特開 2024-25436 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024025436

(43)【公開日】2024-02-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240216BHJP

   H01L 29/786 20060101ALI20240216BHJP

   H01L 21/336 20060101ALI20240216BHJP

【ＦＩ】

H01L27/108 625

H01L27/108 625C

H01L27/108 671C

H01L27/108 671Z

H01L29/78 626A

H01L29/78 613B

H01L29/78 617Z

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022128883

(22)【出願日】2022-08-12

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】弁理士法人サクラ国際特許事務所

(72)【発明者】

【氏名】青木 健

(72)【発明者】

【氏名】宮崎 隆行

(72)【発明者】

【氏名】和田 政春

(72)【発明者】

【氏名】犬飼 貴士

【テーマコード（参考）】

5F083

5F110

【Ｆターム（参考）】

5F083AD03

5F083AD06

5F083AD17

5F083HA02

5F083JA02

5F083JA33

5F083JA37

5F083JA39

5F083JA40

5F083JA42

5F083JA60

5F083KA01

5F083KA05

5F083KA19

5F083LA12

5F083LA16

5F083LA19

5F083MA06

5F083MA16

5F083MA18

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F083PR40

5F110AA30

5F110BB06

5F110BB11

5F110CC09

5F110DD05

5F110DD15

5F110DD17

5F110EE04

5F110EE14

5F110EE44

5F110EE45

5F110FF02

5F110FF03

5F110FF04

5F110FF12

5F110FF28

5F110FF29

5F110GG01

5F110GG22

5F110GG43

5F110GG44

5F110HK02

5F110HK07

5F110HK33

5F110HK34

5F110NN03

5F110NN23

5F110NN24

5F110NN72

5F110QQ03

(57)【要約】

【課題】半導体装置の微細化に伴う信頼性の低下を抑制する
【解決手段】半導体装置は、半導体基板と、半導体基板の上方に設けられ、半導体基板の表面と交差する第１方向に延在する第１の電極と、第１の電極に対向する第２の電極と、を有するキャパシタと、キャパシタの上方に設けられ、第１方向と交差する第２方向に延在する第１の導電層と、第１の導電層を第１方向に貫通して設けられた半導体層と、第１の導電層の上または下に設けられ、第１の導電層に電気的に接続された第１の導電体と、第１の導電層と半導体層との間に設けられた第１の絶縁膜と、第２方向に延在し第１の導電体を介して第１の導電層に電気的に接続された第２の導電層と、を具備する。
【選択図】図５

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の上方に設けられ、前記半導体基板の表面と交差する第１方向に延在する第１の電極と、前記第１の電極に対向する第２の電極と、を有するキャパシタと、
前記キャパシタの上方に設けられ、前記第１方向と交差する第２方向に延在する第１の導電層と、
前記第１の導電層を前記第１方向に貫通して設けられた半導体層と、
前記第１の導電層の上または下に設けられ、前記第１の導電層に電気的に接続された第１の導電体と、
前記第１の導電層と前記半導体層との間に設けられた第１の絶縁膜と、
前記第２方向に延在し前記第１の導電体を介して前記第１の導電層に電気的に接続された第２の導電層と、
を具備する、半導体装置。

【請求項2】

前記半導体層は、酸化物半導体を含む、請求項１に記載の半導体装置。

【請求項3】

前記第２の導電層は、前記第１の導電層の上方に設けられる、請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第２の導電層は、前記第２の電極の下方に設けられ、
前記第２の電極を前記第１方向に貫通して設けられ、前記第１の導電体と前記第２の導電層とを電気的に接続する第１の電気伝導体をさらに具備する、請求項１または請求項２に記載の半導体装置。

【請求項5】

前記第１の電気伝導体と前記第２の電極との間に設けられた第２の絶縁膜をさらに具備する、請求項４に記載の半導体装置。

【請求項6】

前記第１の電気伝導体と前記第１の電極とは同一の材料を含む、請求項４に記載の半導体装置。

【請求項7】

半導体基板と、
前記半導体基板の上方に設けられ、前記半導体基板の表面と交差する第１方向に延在する第１の電極と、前記第１の電極に対向する第２の電極と、を有するキャパシタと、
前記キャパシタの上方に設けられ、前記第１方向と交差する第２方向に延在する第１の導電層と、
前記第１の導電層を前記第１方向に貫通して設けられた半導体層と、
前記第１の導電層を前記第１方向に貫通して設けられ、前記第２の電極に電気的に接続された第１の導電体と、
前記第１の導電層と前記半導体層との間に設けられた第１の絶縁膜と、
前記第１の導電層と前記第１の導電体との間に設けられた第２の絶縁膜と、
前記第１の導電体を介して前記第２の電極に電気的に接続された第２の導電層と、
を具備する、半導体装置。

【請求項8】

前記半導体層は、酸化物半導体を含む、請求項７に記載の半導体装置。

【請求項9】

前記第１の導電体は、金属および金属化合物からなる群より選ばれる少なくとも一つを含む、請求項７または請求項８に記載の半導体装置。

【請求項10】

前記第１の導電体の下方に設けられ、前記第１の導電体と前記第２の電極とを電気的に接続する第１の電気伝導体をさらに具備する、請求項７または請求項８に記載の半導体装置。

【請求項11】

前記第１の電気伝導体と前記第２の電極との間に設けられた第３の絶縁膜をさらに具備する、請求項１０に記載の半導体装置。

【請求項12】

前記第１の電気伝導体と前記第１の電極とは同一の材料を含む、請求項１０に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１２／０１６８８５８号公報

【特許文献2】米国特許第１０９６４７１０号公報

【特許文献3】米国特許第８７１６７７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の発明が解決しようとする課題は、半導体装置の微細化に伴う信頼性の低下を抑制することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、半導体基板と、半導体基板の上方に設けられ、半導体基板の表面と交差する第１方向に延在する第１の電極と、第１の電極に対向する第２の電極と、を有するキャパシタと、キャパシタの上方に設けられ、第１方向と交差する第２方向に延在する第１の導電層と、第１の導電層を第１方向に貫通して設けられた半導体層と、第１の導電層の上または下に設けられ、第１の導電層に電気的に接続された第１の導電体と、第１の導電層と半導体層との間に設けられた第１の絶縁膜と、第２方向に延在し第１の導電体を介して第１の導電層に電気的に接続された第２の導電層と、を具備する。

【図面の簡単な説明】

【0006】

【図1】メモリセルアレイの回路構成例を説明するための回路図である。

【図2】メモリセルアレイの構造例を説明するための平面模式図である。

【図3】メモリセルアレイの構造例を説明するための断面模式図である。

【図4】メモリセルアレイの第１の構造例を説明するための平面模式図である。

【図5】メモリセルアレイの第１の構造例を説明するための断面模式図である。

【図6】第１の構造例の製造方法例を説明するための断面模式図である。

【図7】第１の構造例の製造方法例を説明するための断面模式図である。

【図8】第１の構造例の製造方法例を説明するための断面模式図である。

【図9】第１の構造例の製造方法例を説明するための断面模式図である。

【図10】第１の構造例の製造方法例を説明するための断面模式図である。

【図11】第１の構造例の製造方法例を説明するための断面模式図である。

【図12】第１の構造例の製造方法例を説明するための断面模式図である。

【図13】第１の構造例の製造方法例を説明するための断面模式図である。

【図14】第１の構造例の製造方法例を説明するための断面模式図である。

【図15】第１の構造例の製造方法例を説明するための断面模式図である。

【図16】第１の構造例の製造方法例を説明するための断面模式図である。

【図17】第１の構造例の製造方法例を説明するための断面模式図である。

【図18】第１の構造例の製造方法例を説明するための断面模式図である。

【図19】第１の構造例の製造方法例を説明するための断面模式図である。

【図20A】第１の構造例の他の例を説明するための断面模式図である。

【図20B】第１の構造例の別の他の例を説明するための断面模式図である。

【図21】第１の構造例の他の例を説明するための平面模式図である。

【図22】第１の構造例の他の例を説明するための平面模式図である。

【図23】第１の構造例の他の例を説明するための平面模式図である。

【図24】第１の構造例の変形例を説明するための断面模式図である。

【図25】第１の構造例の変形例の製造方法例を説明するための断面模式図である。

【図26】第１の構造例の変形例の製造方法例を説明するための断面模式図である。

【図27】第１の構造例の変形例の製造方法例を説明するための断面模式図である。

【図28】第１の構造例の変形例の製造方法例を説明するための断面模式図である。

【図29】第１の構造例の変形例の製造方法例を説明するための断面模式図である。

【図30】第１の構造例の変形例の製造方法例を説明するための断面模式図である。

【図31】第１の構造例の変形例の製造方法例を説明するための断面模式図である。

【図32】メモリセルアレイの第２の構造例を説明するための平面模式図である。

【図33】メモリセルアレイの第２の構造例を説明するための断面模式図である。

【図34】第２の構造例の製造方法例を説明するための断面模式図である。

【図35】第２の構造例の製造方法例を説明するための断面模式図である。

【図36】第２の構造例の製造方法例を説明するための断面模式図である。

【図37】第２の構造例の製造方法例を説明するための断面模式図である。

【図38】第２の構造例の製造方法例を説明するための断面模式図である。

【図39】第２の構造例の製造方法例を説明するための断面模式図である。

【図40】第２の構造例の製造方法例を説明するための断面模式図である。

【図41】第２の構造例の製造方法例を説明するための断面模式図である。

【図42】第２の構造例の製造方法例を説明するための断面模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。

【0009】

実施形態の半導体装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、メモリセルアレイを有する。

【0010】

図１は、メモリセルアレイの回路構成例を説明するための回路図である。図１は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬ_ｎ、ワード線ＷＬ_ｎ＋１、ワード線ＷＬ_ｎ＋２、ｎは整数）と、複数のビット線ＢＬ（ビット線ＢＬ_ｍ、ビット線ＢＬ_ｍ＋１、ビット線ＢＬ_ｍ＋２、ｍは整数）と、電源線ＶＰＬと、を図示する。

【0011】

複数のメモリセルＭＣは、行列方向に配列され、メモリセルアレイを形成する。それぞれのメモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を備える。メモリトランジスタＭＴＲのゲートは対応するワード線ＷＬに接続され、ソースまたはドレインの一方は対応するビット線ＢＬに接続される。ワード線ＷＬは、例えばロウデコーダに接続される。ビット線ＢＬは、例えばセンスアンプに接続される。メモリキャパシタＭＣＰの第１の電極はメモリトランジスタＭＴＲのソースまたはドレインの他方に接続され、第２の電極は特定の電位を供給する電源線ＶＰＬに接続される。電源線ＶＰＬは、例えば電源回路に接続される。メモリセルＭＣは、ワード線ＷＬによるメモリトランジスタＭＴＲのスイッチングによりビット線ＢＬからメモリキャパシタＭＣＰに電荷を蓄積してデータを保持できる。複数のメモリセルＭＣの数は、図１に示す数に限定されない。

【0012】

図２は、メモリセルアレイの構造例を説明するための平面模式図である。図３は、メモリセルアレイの構造例を説明するための断面模式図である。図２および図３は、Ｘ軸と、Ｙ軸と、Ｚ軸と、を示す。Ｘ軸、Ｙ軸、およびＺ軸は、互いに直交する。Ｚ軸は、半導体基板１０の表面と交差する方向である。図２は、Ｘ－Ｙ平面の一部を示す。図３は、Ｘ－Ｚ断面の一部を示す。

【0013】

メモリセルアレイは、導電体２１と、導電層２２と、電気伝導体２３と、絶縁体２４と、導電層３１と、導電性酸化物層３２と、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電性酸化物層５１と、導電層５２と、導電層７１と、を具備する。なお、図２は、便宜のため、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電層７１と、を示し、その他の構成要素については便宜のため図示を省略している。

【0014】

メモリトランジスタＭＴＲおよびメモリキャパシタＭＣＰは、図３に示すように、半導体基板１０の上の絶縁層１１の上方に設けられる。半導体基板１０には、ロウデコーダやセンスアンプ、電源回路等の周辺回路が形成される。周辺回路は、例えばＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）、Ｎチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）の電界効果トランジスタを有する。電界効果トランジスタは、例えば単結晶シリコン基板等の半導体基板１０を用いて形成可能であり、Ｐｃｈ－ＦＥＴおよびＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有する。なお、半導体基板１０はＰ型の導電型を有していてもよい。絶縁層１１は、半導体基板１０の上に設けられ、例えばシリコン（Ｓｉ）と、酸素（Ｏ）または窒素（Ｎ）と、を含む。絶縁層１１は、積層膜であってもよい。

【0015】

導電体２１、導電層２２、電気伝導体２３、および絶縁体２４は、メモリキャパシタＭＣＰを形成する。メモリキャパシタＭＣＰは、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の３次元キャパシタである。

【0016】

導電体２１は、絶縁層１１を挟んで半導体基板１０の上方に設けられる。導電層２２は、導電体２１の一部の上に設けられる。導電体２１および導電層２２は、メモリキャパシタＭＣＰの第２の電極を形成する。導電体２１は、Ｚ軸方向から見て複数の電気伝導体２３と重なるように延在する。導電体２１は、プレート電極ともいう。電気伝導体２３は、絶縁体２４を挟んで導電体２１の上方に設けられ、Ｚ軸方向に延在し、メモリキャパシタＭＣＰの第１の電極を形成する。絶縁体２４は、導電体２１および導電層２２と、電気伝導体２３と、の間に設けられ、メモリキャパシタＭＣＰの誘電体を形成する。

【0017】

導電体２１および導電層２２は、例えばタングステン、窒化チタン等の材料を含む。電気伝導体２３は、例えばタングステン、窒化チタン、アモルファスシリコン等の材料を含む。絶縁体２４は、例えば酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム等の材料を含む。

【0018】

導電層３１は、電気伝導体２３の上に設けられ、電気伝導体２３に電気的に接続される。導電層３１は、例えば銅を含む。なお、導電層３１は、必ずしも形成されなくてもよい。

【0019】

導電性酸化物層３２は、導電層３１の上に設けられる。導電性酸化物層３２は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。

【0020】

導電層３１および導電性酸化物層３２は、導電体３０ａを形成する。導電体３０ａは、複数の電気伝導体２３に対して複数設けられる。複数の導電体３０ａの間には、絶縁層３３が形成される。絶縁層３３は、例えばシリコンと、酸素または窒素と、を含む。

【0021】

酸化物半導体層４１、導電層４２、および絶縁膜４３は、メモリトランジスタＭＴＲを形成する。メモリトランジスタＭＴＲは、メモリキャパシタＭＣＰの上方に設けられる。メモリトランジスタＭＴＲは、複数のメモリキャパシタＭＣＰに対応して複数設けられる。複数のメモリトランジスタＭＴＲの間には、絶縁層４４および絶縁層４５が形成される。絶縁層４４および絶縁層４５は、例えばシリコンと、酸素または窒素と、を含む。

【0022】

酸化物半導体層４１は、例えばＺ軸方向に延在する柱状体である。酸化物半導体層４１は、導電層４２をＺ軸方向に貫通する。酸化物半導体層４１は、メモリトランジスタＭＴＲのチャネルを形成する。酸化物半導体層４１は、例えばインジウム（Ｉｎ）を含む。酸化物半導体層４１は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、インジウム、ガリウム、及び、亜鉛を含む酸化物（インジウム－ガリウム－亜鉛－酸化物）、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）を含む。

【0023】

酸化物半導体層４１のＺ軸方向の一端は、導電性酸化物層３２を介して導電層３１に接続され、メモリトランジスタＭＴＲのソースまたはドレインの他方として機能する。導電性酸化物層３２は、メモリキャパシタＭＣＰの電気伝導体２３とメモリトランジスタＭＴＲの酸化物半導体層４１との間に設けられ、メモリトランジスタＭＴＲのソース電極またはドレイン電極の他方として機能する。導電性酸化物層３２は、メモリトランジスタＭＴＲの酸化物半導体層４１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲとメモリキャパシタＭＣＰとの間の接続抵抗を低減できる。

【0024】

導電層４２は、Ｘ―Ｙ平面において絶縁膜４３を挟んで酸化物半導体層４１に対向する部分を含む。導電層４２は、メモリトランジスタＭＴＲのゲート電極を形成するとともに、配線としてワード線ＷＬを形成する。導電層４２は、例えば金属、金属化合物、または、半導体を含む。導電層４２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。

【0025】

なお、図２において、導電層４２は、Ｙ軸方向から見てメモリトランジスタＭＴＲと重なる領域よりもメモリトランジスタＭＴＲと重ならない領域の方がＹ軸方向の幅が狭いが、これに限定されず、導電層のＹ軸方向の幅は、一定の値であってもよい。

【0026】

複数の導電層４２は、図２に示すように、Ｘ軸方向に延在するとともに、互いに平行に配置される。各導電層４２は、Ｘ軸方向において、複数のメモリセルＭＣに重なり接続される。

【0027】

絶縁膜４３は、Ｘ―Ｙ平面において、酸化物半導体層４１と導電層４２との間に設けられる。絶縁膜４３は、メモリトランジスタＭＴＲのゲート絶縁膜を形成する。絶縁膜４３は、例えば、シリコンと、酸素または窒素と、を含む。

【0028】

メモリトランジスタＭＴＲは、ゲート電極がチャネルを囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。ＳＧＴにより半導体装置の面積を小さくできる。

【0029】

酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板１０に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、メモリキャパシタＭＣＰに熱ストレスを与えることを抑制できる。

【0030】

導電性酸化物層５１は、酸化物半導体層４１の上に設けられる。導電性酸化物層５１は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。

【0031】

導電層５２は、導電性酸化物層５１の上に設けられ、導電性酸化物層５１に電気的に接続される。導電層５２は、例えば銅を含む。

【0032】

導電性酸化物層５１および導電層５２は、導電体５０ａを形成する。導電体５０ａは、ビット線ＢＬを介してセンスアンプに電気的に接続される。導電体５０ａは、例えばメモリトランジスタＭＴＲとビット線ＢＬと接続するための導電性パッドとしての機能を有する。導電体５０ａは、複数のメモリトランジスタＭＴＲに対応して複数設けられる。複数の導電体５０ａの間には、絶縁層５３が形成される。絶縁層５３は、例えば、シリコンと、酸素または窒素と、を含む。

【0033】

酸化物半導体層４１のＺ軸方向の他端は、導電性酸化物層５１を介して導電層５２に接続され、メモリトランジスタＭＴＲのソースまたはドレインの一方として機能する。導電性酸化物層５１は、メモリトランジスタＭＴＲのソース電極またはドレイン電極の一方として機能する。導電性酸化物層５１は、メモリトランジスタＭＴＲの酸化物半導体層４１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲとビット線ＢＬとの間の接続抵抗を低減できる。

【0034】

導電層７１は、導電層５２の上に設けられ、導電体５０ａに接続される。導電層７１は、配線としてビット線ＢＬを形成する。複数の導電層７１の間には絶縁層７２が形成される。絶縁層７２は、例えば、シリコンと、酸素または窒素と、を含む。

【0035】

複数の導電層７１（ビット線ＢＬ）は、図２に示すように、Ｙ軸方向に延在するとともに、互いに平行に配置される。各導電層７１は、Ｚ軸方向から見て、複数のメモリセルＭＣに重なり接続される。

【0036】

複数のメモリセルＭＣは、図２に示すように、Ｘ－Ｙ平面において千鳥配置を形成する。複数のワード線ＷＬの一つに接続されたメモリセルＭＣは、隣接するワード線ＷＬに接続されたメモリセルＭＣに対してＸ軸方向にずれて配置される。これにより、メモリセルＭＣの集積度を高めることができる。

【0037】

メモリセルＭＣの微細化に伴い、例えばワード線ＷＬの配線幅（Ｙ軸方向の幅）を狭くすることが考えられる。しかしながら、図２および図３に示す構造において、ワード線ＷＬの配線幅を狭くすると、細線効果に起因して特にメモリセルＭＣの部分において配線抵抗が大きくなる。これは、半導体装置の信頼性の低下の原因となる。

【0038】

また、メモリキャパシタＭＣＰは、プレート電極を電源線ＶＰＬに接続する必要があるが、メモリセルアレイの端部でプレート電極と電源線ＶＰＬとを接続する必要があるため、プレート電極のノイズの抑制が困難である。電源線ＶＰＬに接続される電源回路は、プレート電極の負荷容量が大きくなると、応答速度が遅くなる。これは、電源回路の低消費電力化に伴い顕著となる。これも、半導体装置の信頼性の低下の原因となる。

【0039】

そこで、実施形態の半導体装置の一つは、ワード線ＷＬと異なる層に設けられ、メモリセルアレイ内に設けられた導電体を介してワード線ＷＬに電気的に接続された補助配線を有する。これにより、ワード線ＷＬの配線抵抗の増加の抑制を図る。

【0040】

また、実施形態の半導体装置の他の一つは、メモリセルアレイの上方に設けられ、メモリセルアレイ内に設けられた導電体を介してプレート電極に電気的に接続された電源線ＶＰＬを有する。これにより、プレート電極へのノイズの抑制を図る。

【0041】

これらの実施形態の半導体装置の具体的な構造例について以下に説明する。

【0042】

（メモリセルアレイの第１の構造例）
図４は、メモリセルアレイの第１の構造例を説明するための平面模式図である。図５は、メモリセルアレイの第１の構造例を説明するための断面模式図である。図４は、Ｘ－Ｙ平面の一部を示す。図５は、Ｘ－Ｚ断面の一部を示す。以下では図２および図３と異なる部分について説明し、その他の部分については、図２および図３の説明を適宜援用できる。

【0043】

メモリセルアレイの第１の構造例は、導電体４６と、導電性酸化物層５４と、導電層５５と、導電層７３と、導電体８１と、導電層９１と、をさらに具備する。なお、図４は、便宜のため、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電体４６と、導電層７１と、導電層７３と、導電層９１と、を示し、その他の構成要素については便宜のため図示を省略している。

【0044】

導電体４６は、Ｘ軸方向において、複数のメモリセルＭＣの間に設けられる。導電体４６は、導電層４２の上に設けられる。導電体４６の上方および下方には、図５に示すように、メモリトランジスタＭＴＲおよびメモリキャパシタＭＣＰが形成されない。図４は、複数の導電層４２に対応して設けられた複数の導電体４６を示す。複数の導電体４６は、複数のメモリセルＭＣとともに千鳥配置を形成する。導電体４６は、例えば導電層４２に適用可能な材料を含む。

【0045】

導電性酸化物層５４は、導電体４６の上に設けられ、導電体４６に電気的に接続される。導電性酸化物層５４は、例えば導電性酸化物層５１に適用可能な材料を含む。

【0046】

導電層５５は、導電性酸化物層５４の上に設けられ、導電性酸化物層５４に電気的に接続される。導電層５５は、例えば導電層５２に適用可能な材料を含む。なお、導電性酸化物層５４および導電層５５の一つは、必ずしも設けられなくてもよい。

【0047】

導電性酸化物層５４および導電層５５は、導電体５０ｂを形成する。導電体５０ｂは、複数の導電層４２に対応して複数設けられる。複数の導電体５０ｂの間および導電体５０ａと導電体５０ｂとの間には、絶縁層５３が形成される。

【0048】

導電層７３は、図４に示すように、Ｚ軸方向から見て、複数のメモリセルＭＣの間に設けられ、複数の導電体５０ａの一つを介して導電体４６に接続される。導電層７３は、導電層７１と同一層に設けられ、導電層５５の上に設けられる。導電層７３は、導電性パッドとしての機能を有する。導電層７３は、導電層７１に適用可能な材料を含む。導電層７３は、複数の導電層４２に対応して複数設けられる。複数の導電層７３の間および導電層７１と導電層７３の間には、絶縁層７２が形成される。

【0049】

導電体８１は、導電層７３の上に設けられ、絶縁層７２内をＺ軸方向に延在する。導電体８１は、導電層９１と導電層７３とを電気的に接続する。導電体８１は、例えば銅を含む。導電体８１は、複数の導電層７３に対応して複数設けられる。複数の導電体８１の間には、絶縁層７２が形成される。

【0050】

導電層９１は、導電体８１の上および絶縁層７２の上に設けられ、図４に示すように、Ｘ軸方向に延在する。導電層９１は、ワード線ＷＬの補助配線を形成する。導電層９１は、例えば金属、金属化合物、または、半導体を含む。導電層９１は、例えば、タングステン、チタン、窒化チタン、モリブデン、コバルト、およびルテニウムからなる群より選ばれる少なくとも一つの材料を含む。導電層９１は、複数の導電層４２に対応して複数設けられる。複数の導電層９１の間には、絶縁層が形成されてもよい。

【0051】

以上のように、第１の構造例では、複数のメモリセルＭＣの上方に導電層９１が形成される。導電体４６、導電体５０ｂ、導電層７３、および導電体８１を介して導電層４２と導電層９１とを電気的に接続することにより、ワード線ＷＬの配線幅を狭くしても配線抵抗の増加を抑制できる。これにより、半導体装置の微細化に伴う信頼性の低下を抑制できる。

【0052】

次に、第１の構造例の製造方法例について図６ないし図１９を参照して説明する。図６ないし図１９は、第１の構造例の製造方法例を説明するための断面模式図である。図６ないし図１９は、Ｘ－Ｚ断面の一部を示す。なお、ここでは、周辺回路を形成してからメモリセルアレイを形成するまでの製造工程について説明する。

【0053】

図６に示すように、半導体基板１０上の絶縁層１１の上に導電体２１を形成し、導電体２１の上に絶縁層２０１を形成する。導電体２１は、例えばスパッタリング、ＡＬＤを用いて導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。絶縁層２０１は、例えばシリコンと、窒素と、を含む。絶縁層２０１は、例えば化学気相成長法（ＣＶＤ）や塗布法を用いて形成可能である。

【0054】

次に、図７に示すように、絶縁層２０１を部分的に除去し、導電体２１の上面を部分的に露出させるとともに、後に電気伝導体２３および絶縁体２４が形成される複数の部分２０１ａを残存させる。絶縁層２０１は、例えばレジストマスクを用いたエッチングにより部分的に除去可能である。

【0055】

次に、図８に示すように、導電体２１の上に導電層２２を形成し、導電層２２を厚さ方向に部分的に除去して複数の部分２０１ａの上面を露出させる。これにより、導電層２２が複数の部分２０１ａの間に残存する。導電層２２は、例えばスパッタリングや、原子層堆積法（ＡＬＤ）を用いて形成可能である。導電層２２は、例えば反応性イオンエッチング（ＲＩＥ）や、化学機械研磨（ＣＭＰ）により部分的に除去可能である。

【0056】

次に、図９に示すように、複数の部分２０１ａを除去して導電層２２をＺ軸方向に貫通する開口２２ａを形成する。部分２０１ａは、例えばエッチングにより除去可能である。

【0057】

次に、導電層２２の上に絶縁体２４を形成し、絶縁体２４を厚さ方向に部分的に除去して導電層２２の上面を露出させる。これにより、図１０に示すように、開口２２ａの内面に絶縁体２４が残存する。絶縁体２４は、例えばＣＶＤや、ＡＬＤを用いて形成可能である。

【0058】

次に、導電層２２の上および絶縁体２４の上に電気伝導体２３を形成し、電気伝導体２３を厚さ方向に部分的に除去して導電層２２の上面を露出させる。これにより、図１１に示すように、開口２２ａの内部に電気伝導体２３が残存する。電気伝導体２３は、例えばスパッタリングや、ＡＬＤを用いて形成可能である。電気伝導体２３は、例えばＲＩＥや、ＣＭＰにより部分的に除去可能である。

【0059】

次に、図１２に示すように、導電層３１、導電性酸化物層３２、および絶縁層３３を形成する。導電層３１および導電性酸化物層３２は、例えばスパッタリングや、ＡＬＤを用いて積層膜を形成後、例えばレジストマスクを用いたエッチングにより積層膜を部分的に除去することにより形成可能である。絶縁層３３は、例えばＣＶＤや、ＡＬＤを用いて絶縁膜を形成後、絶縁膜を厚さ方向に部分的に除去して導電性酸化物層３２の上面を露出させることにより形成可能である。絶縁層３３は、例えばＲＩＥや、ＣＭＰにより部分的に除去可能である。

【0060】

次に、図１３に示すように、導電性酸化物層３２の上および絶縁層３３の上に絶縁層４４、導電層４２、および絶縁層４５を順に形成する。導電層４２は、例えばスパッタリングや、ＡＬＤを用いて導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。絶縁層４４および絶縁層４５は、例えばＣＶＤや、ＡＬＤを用いて形成可能である。

【0061】

次に、図１４に示すように、絶縁層４４、導電層４２、および絶縁層４５の積層体をＺ軸方向に貫通する開口４０１を形成して導電性酸化物層３２の上面を部分的に露出させる。開口４０１は、例えばレジストマスクを用いたエッチングにより上記積層体を厚さ方向に部分的に除去することにより形成可能である。

【0062】

次に、図１５に示すように、開口４０１の内面に絶縁膜４３および酸化物半導体層４１を順に形成する。絶縁膜４３は、例えばＣＶＤや、ＡＬＤを用いて開口４０１に絶縁膜を形成後、ＲＩＥにより絶縁膜を厚さ方向に部分的に除去して導電性酸化物層３２の上面を部分的に露出させることにより形成される。酸化物半導体層４１は、例えばスパッタリングや、ＡＬＤを用いて絶縁膜４３の上に酸化物半導体膜を形成後、ＲＩＥにより酸化物半導体膜を厚さ方向に部分的に除去して絶縁層４５の上面を露出させることにより形成される。

【0063】

次に、図１６に示すように、導電層４２の上に導電体４６を形成する。導電体４６は、例えば絶縁層４５を部分的に除去して導電層４２の上面を部分的に露出させる開口を形成し、開口に導電膜を形成後、ＲＩＥやＣＭＰにより導電膜を厚さ方向に部分的に除去して絶縁層４５の上面を露出させることにより形成される。

【0064】

次に、図１７に示すように、導電性酸化物層５１、導電層５２、絶縁層５３、導電性酸化物層５４、および導電層５５を形成する。導電性酸化物層５１、導電層５２、導電性酸化物層５４、および導電層５５は、同一工程で形成可能であり、例えばスパッタリング、ＡＬＤを用いて積層膜を形成後、例えばレジストマスクを用いたエッチングにより積層膜を部分的に除去することにより形成可能である。絶縁層５３は、例えば、導電層５２の上、導電層５５の上、および絶縁層４５の上にＣＶＤや、ＡＬＤを用いて絶縁膜を形成後、絶縁膜を厚さ方向に部分的に除去して導電層５２の上面および導電層５５の上面を露出させることにより形成可能である。

【0065】

次に、図１８に示すように、導電層７１および導電層７３を形成する。導電層７１および導電層７３は、同一工程で形成可能であり、例えばスパッタリングや、ＡＬＤを用いて導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。

【0066】

次に、図１９に示すように、絶縁層７２、導電体８１、および導電層９１を順に形成する。絶縁層７２は、例えばＣＶＤや、ＡＬＤを用いて形成可能である。導電体８１は、例えば絶縁層７２を部分的に除去して導電層７３の上面を部分的に露出させる開口を形成し、開口に導電膜を形成後、ＲＩＥやＣＭＰにより導電膜を厚さ方向に部分的に除去して絶縁層７２の上面を露出させることにより形成される。導電層９１は、例えばスパッタリングや、ＡＬＤを用いて絶縁層７２の上および導電体８１の上に導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。以上が第１の構造例の製造方法例の説明である。

【0067】

第１の構造例において、図２０Ａに示すように、導電体４６の下方に絶縁体２５を形成してもよい。絶縁体２５は、導電層２２をＺ軸方向に貫通するように延在する柱状体である。絶縁体２５は、複数のメモリキャパシタＭＣＰの間に設けられる。絶縁体２５は、複数の導電体４６に対応して複数設けられてもよい。絶縁体２５は、例えばシリコンと、酸素または窒素と、を含む。絶縁体２５は、例えば図９に示す開口２２ａを形成する工程において、複数のメモリキャパシタＭＣＰの間にも開口を形成し、当該開口に例えばＣＶＤや、ＡＬＤを用いて絶縁膜を形成後、ＲＩＥやＣＭＰにより絶縁膜を厚さ方向に部分的に除去して導電層２２の上面を露出させることにより形成可能である。絶縁体２５を形成することにより、ワード線ＷＬとプレート電極との間の寄生容量を小さくできる。

【0068】

第１の構造例において、図２０Ｂに示すように、導電体４６の下方にメモリキャパシタＭＣＰおよび導電体３０ａを形成し、導電体３０ａと導電体４６との間に絶縁体４４１を形成してもよい。導電体４６は、導電層４２の内部をＺ軸方向に延在し、導電層４２に接続される。絶縁体４４１は、絶縁層４４をＺ軸方向に貫通する柱状体である。絶縁体４４１は、導電層４２の内部に延在してもよい。絶縁体４４１は、例えば絶縁層４４に適用可能な材料を含んでもよく、絶縁層４４と異なる材料を含んでいてもよい。図２０Ｂに示す構造例は、例えば図１４に示す工程でメモリキャパシタＭＣＰおよび導電体３０ａの上に形成された複数の開口４０１の少なくとも一つの内部にＣＶＤや、ＡＬＤを用いて絶縁体４４１と導電体４６とを順に形成することにより形成可能である。図２０Ｂに示す構造例は、開口４０１を利用して形成可能であるため、製造工程数の増加を抑制できるという点で好適である。

【0069】

第１の構造例において、図２１に示すように、導電層９１の代わりに、導電層９１ａと、導電層９１ｂと、を具備してもよい。図２１は、Ｘ－Ｙ平面の一部を示す。導電層９１ａは、例えば偶数行のワード線ＷＬに対応して複数設けられる。導電層９１ａは、図４および図５に示すメモリセルアレイと同様に、導電体４６、導電体５０ｂ、導電層７３、および導電体８１を介して導電層４２と電気的に接続される。導電層９１ｂは、例えば奇数行のワード線ＷＬに対応して複数設けられる。導電層９１ｂは、図４および図５に示すメモリセルアレイと同様に、導電体４６、導電体５０ｂ、導電層７３、および導電体８１を介して導電層４２と電気的に接続される。導電層９１ａおよび導電層９１ｂのそれぞれの長さは、導電層９１の長さよりも短い。導電層９１ａは、例えばロウデコーダに設けられた複数のセグメントワード線駆動回路の一つに接続される。導電層９１ｂは、例えばロウデコーダに設けられた複数のセグメントワード線駆動回路の他の一つに接続される。セグメントワード線駆動回路は、一つのメモリセルアレイに対して複数設けられる。２以上のセグメントワード線駆動回路は、メインワード線駆動回路に接続される。半導体装置は、メインワード線駆動回路によりセグメントワード線駆動回路を選択し、選択されたセグメントワード線駆動回路によりワード線ＷＬを選択することによりメモリセルアレイの行を選択する。導電層９１ａおよび導電層９１ｂのその他の説明は、導電層９１の説明を適宜援用できる。導電層９１の代わりに導電層９１ａおよび導電層９１ｂを設けることにより、Ｘ－Ｙ平面において、補助配線間の寄生容量を複数の導電層９１を形成する場合よりも小さくできる。

【0070】

第１の構造例において、図２２に示すように、Ｘ－Ｙ平面における導電層７１と導電層７３の間に導電層７４を具備していてもよい。図２２は、Ｘ－Ｙ平面の一部を示す。導電層７４は、ダミー配線としての機能を有する。複数の導電層７４は、Ｙ軸方向に沿って、複数の導電層７１と平行に延在する。導電層７４は、導電層７１と同一の材料および同一の工程により形成可能である。導電層７４を設けることにより、ビット線ＢＬにおけるカップリング容量の値を調整できる。

【0071】

第１の構造例において、複数のビット線ＢＬおきに、導電体４６、導電体５０ｂ、導電層７３、および導電体８１を介して導電層４２と導電層９１とを電気的に接続してもよい。図２３は、Ｘ軸方向において、複数の導電体４６の間および複数の導電層７３の間に複数のビット線ＢＬを有するＸ－Ｙ平面の一部を示す。複数の導電層７３の間に複数のビット線ＢＬを形成し、複数のビット線ＢＬおきに導電体４６、導電体５０ｂ、導電層７３、および導電体８１を介して導電層４２と導電層９１とを電気的に接続することにより、メモリセルＭＣの集積度を高めることができる。

【0072】

（第１の構造例の変形例）
図２４は、メモリセルアレイの第１の構造例の変形例を説明するための断面模式図である。図２４は、Ｘ－Ｚ断面の一部を示す。図２４に示すメモリセルアレイは、導電体２１の下方に導電層９２を具備するとともに、電気伝導体２６と、絶縁体２７と、導電層３４と、導電性酸化物層３５と、導電体４７と、をさらに具備し、導電体４６、導電性酸化物層５４、導電層５５、導電層７３、導電体８１、および導電層９１を具備しない。以下では図２ないし図５と異なる部分について説明し、その他の部分については、図２ないし図５の説明を適宜援用できる。

【0073】

導電層９２は、半導体基板１０と導電体２１との間に設けられ、図２４に示すように、Ｘ軸方向に延在する。導電層９２は、ワード線ＷＬの補助配線を形成する。導電層９２は、例えば導電層９１に適用可能な材料を含む。導電層９２は、導電層９１と同様に、複数の導電層４２に対応して複数設けられる。複数の導電層９２の間および導電層９２と導電体２１との間には、絶縁層１２が形成される。絶縁層１２は、例えば、シリコンと、酸素または窒素と、を含む。

【0074】

電気伝導体２６は、絶縁層１２、導電体２１、および導電層２２をＺ軸方向に貫通し、導電層９２に達する。電気伝導体２６は、例えば導電層４２や電気伝導体２３に適用可能な材料を含む。例えば電気伝導体２６と導電層４２とは、同一の材料を含んでいてもよい。電気伝導体２６は、複数設けられる。

【0075】

絶縁体２７は、例えばＸ－Ｙ平面において、絶縁層１２、導電体２１、および導電層２２と、電気伝導体２６と、の間に設けられる。絶縁体２７は、例えば、シリコンと、酸素または窒素と、を含む。絶縁体２４に適用される材料を含んでもよい。

【0076】

導電層３４は、電気伝導体２６の上に設けられ、電気伝導体２６に電気的に接続される。導電層３４は、例えば導電層３１に適用可能な材料を含む。

【0077】

導電性酸化物層３５は、導電層３４の上に設けられる。導電性酸化物層３５は、例えば導電性酸化物層３２に適用可能な材料を含む。

【0078】

導電層３４および導電性酸化物層３５は、導電体３０ｂを形成する。導電体３０ｂは、複数の電気伝導体２６に対応して複数設けられる。複数の導電体３０ｂの間および導電体３０ａと導電体３０ｂとの間には、絶縁層３３が形成される。導電層３４および導電性酸化物層３５の一つは、必ずしも形成されなくてもよい。

【0079】

導電体４７は、導電層４２と導電性酸化物層３５とを電気的に接続する。導電体４７は、例えば導電層４２に適用可能な材料を含む。導電体４７は、複数の電気伝導体２６に対応して複数設けられる。

【0080】

次に、第１の構造例の変形例の製造方法例について図２５ないし図３１を参照して説明する。図２５ないし図３１は、第１の構造例の変形例の製造方法例を説明するための断面模式図である。図２５ないし図３１は、Ｘ－Ｚ断面の一部を示す。なお、ここでは、周辺回路を形成してからメモリセルアレイを形成するまでの製造工程について説明する。

【0081】

図２５に示すように、半導体基板１０の上方の絶縁層１１の上に導電層９２を形成し、導電層９２の上に絶縁層１２を形成する。導電層９２は、例えばスパッタリングや、ＡＬＤを用いて絶縁層１１の上に導電膜を形成後、例えばパターンを有するレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。絶縁層１２は、例えばＣＶＤや、ＡＬＤを用いて形成可能である。

【0082】

次に、図２６に示すように、図６、図７、図８、および図９と同様の工程を経て、開口２２ａを形成するとともに、複数の開口２２ａの間に開口２２ｂを形成する。開口２２ｂは、開口２２ａと同一工程により形成可能である。

【0083】

次に、図２７に示すように、開口２２ｂにおいて導電体２１および絶縁層１２を部分的に除去して導電層９２の上面を部分的に露出させる。例えばレジストマスクを用いたエッチングにより開口２２ｂにおいて導電体２１および絶縁層１２を部分的に除去可能である。なお、導電体２１および絶縁層１２は、複数のエッチングにより別々に加工されてもよい。

【0084】

次に、図２８に示すように、開口２２ａに絶縁体２４を形成し、開口２２ｂに絶縁体２７を形成する。絶縁体２４および絶縁体２７は、同一工程で形成可能であり、例えばＣＶＤや、ＡＬＤを用いて絶縁膜を形成後、絶縁膜を厚さ方向に部分的に除去して導電層２２の上面を露出させることにより形成可能である。絶縁体２４および絶縁体２７は、例えばＣＭＰを用いて部分的に除去可能である。

【0085】

次に、図２９に示すように、開口２２ｂにおいて、絶縁体２７を部分的に除去し、導電層９２の上面を部分的に露出させる。例えばパターンを有するレジストマスクを用いたエッチングにより開口２２ｂにおいて絶縁体２７を部分的に除去可能である。

【0086】

次に、図３０に示すように、開口２２ａにおいて絶縁体２４の上に電気伝導体２３を形成し、開口２２ｂにおいて、絶縁体２７および導電層９２の上に電気伝導体２６を形成する。電気伝導体２３および電気伝導体２６は、同一工程により形成可能であり、例えばスパッタリングや、ＡＬＤを用いて膜を形成後、ＲＩＥにより膜を厚さ方向に部分的に除去して導電層２２の上面を露出させることにより形成される。

【0087】

次に、図３１に示すように、図１２に示す工程と同様に、同一の工程により導電層３１、導電性酸化物層３２、導電層３４、および導電性酸化物層３５を形成する。さらに、絶縁層３３を形成し、絶縁層４４および導電体４７を形成する。絶縁層４４および導電体４７は、絶縁層４４を形成後、例えば絶縁層４４を部分的に除去して導電性酸化物層３５の上面を部分的に露出させる開口を形成し、開口に導電膜を形成後、ＲＩＥやＣＭＰにより導電膜を厚さ方向に部分的に除去して絶縁層４４の上面を露出させることにより形成される。

【0088】

その後、図１４、図１５、図１７、図１８、および図１９に示す工程と同様に、酸化物半導体層４１、導電層４２、絶縁膜４３、絶縁層４５、導電性酸化物層５１、導電層５２、絶縁層５３、導電層７１、および絶縁層７２を形成する。以上が第１の構造例の変形例の製造方法例の説明である。なお、開口２２ｂ、絶縁体２７、および電気伝導体２６の形成工程を、開口２２ａ、絶縁体２４、および電気伝導体２３の形成工程とは別工程で行うこともできる。この場合、絶縁体２４と絶縁体２７を互いに異なる材料とすることができ、電気伝導体２３と電気伝導体２６を互いに異なる材料とすることができる。

【0089】

（メモリセルアレイの第２の構造例）
図３２は、メモリセルアレイの第２の構造例を説明するための平面模式図である。図３３は、メモリセルアレイの第２の構造例を説明するための断面模式図である。図３２は、Ｘ－Ｙ平面の一部を示す。図３３は、Ｘ－Ｚ断面の一部を示す。以下では図２ないし図５と異なる部分について説明し、その他の部分については、図２ないし図５の説明を適宜援用できる。

【0090】

メモリセルアレイの第２の構造例は、電気伝導体２８と、絶縁体２９と、導電層３４と、導電性酸化物層３５と、導電体４８と、絶縁膜４９と、導電性酸化物層５４と、導電層５５と、導電層７５と、導電体８２と、導電層９３と、をさらに具備し、導電層７３、導電体８１、および導電層９１を具備しない。なお、図３２は、便宜のため、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電体４８と、絶縁膜４９と、導電層７１と、導電層７５と、導電層９３と、を示し、その他の構成要素については便宜のため図示を省略している。

【0091】

電気伝導体２８は、導電層２２をＺ軸方向に貫通し、導電体２１に達する。電気伝導体２８は、例えば電気伝導体２３や導電層４２に適用可能な材料を含む。電気伝導体２８は、複数設けられる。

【0092】

絶縁体２９は、例えばＸ－Ｙ平面において、導電層２２と電気伝導体２８との間に設けられる。絶縁体２９は、例えば絶縁体２４に適用可能な材料を含む。なお、絶縁体２９は、絶縁体２４に含まれる材料と異なる材料を含んでいてもよい。

【0093】

導電層３４は、電気伝導体２８の上に設けられ、電気伝導体２８に電気的に接続される。導電層３４は、例えば導電層３１に適用可能な材料を含む。

【0094】

導電性酸化物層３５は、導電層３４の上に設けられる。導電性酸化物層３５は、例えば導電性酸化物層３２に適用可能な材料を含む。

【0095】

導電層３４および導電性酸化物層３５は、導電体３０ｂを形成する。導電体３０ｂは、複数の電気伝導体２８に対応して複数設けられる。複数の導電体３０ｂの間および導電体３０ａと導電体３０ｂとの間には、絶縁層３３が形成される。導電層３４および導電性酸化物層３５の一つは、必ずしも形成されなくてもよい。

【0096】

導電体４８は、例えばＺ軸方向に延在する柱状体である。導電体４８は、導電層４２をＺ軸方向に貫通する。導電体４８は、例えば導電層４２に適用可能な材料を含む。なお、導電体４８は、導電層４２に含まれる材料と異なる材料を含んでいてもよい。

【0097】

絶縁膜４９は、Ｘ―Ｙ平面において、導電体４８と導電層４２との間に設けられる。絶縁膜４９は、例えば、絶縁膜４３に適用可能な材料を含むが、これに限られず絶縁膜４３に含まれる材料と異なる材料を含んでいてもよい。

【0098】

導電性酸化物層５４は、導電体４８の上に設けられる。導電性酸化物層５４は、例えば導電性酸化物層５１に適用可能な材料を含む。

【0099】

導電層５５は、導電性酸化物層５４の上に設けられ、導電性酸化物層５４に電気的に接続される。導電層５５は、例えば導電層５２に適用可能な材料を含む。なお、導電性酸化物層５４および導電層５５の一つは、必ずしも設けられなくてもよい。

【0100】

導電性酸化物層５４および導電層５５は、導電体５０ｂを形成する。導電体５０ｂは、複数の導電体４８に対応して複数設けられる。複数の導電体５０ｂの間および導電体５０ａと導電体５０ｂとの間には、絶縁層５３が形成される。

【0101】

導電層７５は、Ｘ軸方向において複数の導電層７１の間に設けられ、Ｙ軸方向に延在する。導電層７５は、Ｚ軸方向から見て、Ｙ軸方向に沿って、複数の導電体４８および複数の導電体５０ｂと重なるように設けられる。導電層７５は、複数の導電体５０ｂを介して複数の導電体４８に接続される。導電層７５は、導電層７１と同一層に設けられ、導電層５５の上に設けられる。導電層７５は、導電層７１に適用可能な材料を含む。導電層７５は、複数設けられてもよい。

【0102】

導電体８２は、導電層７５の上に設けられ、絶縁層７２内をＺ軸方向に延在する。導電体８２は、導電層９３と導電層７５とを電気的に接続する。導電体８２は、例えば導電体８１に適用可能な材料を含む。導電体８２は、複数設けられてもよい。

【0103】

導電層９３は、導電体８２の上および絶縁層７２の上に設けられ、図３２に示すように、Ｘ軸方向に延在する。導電層９３は、配線として電源線ＶＰＬを形成する。導電層９３は、導電層９１に適用可能な材料を含む。導電層９３は、導電体２１に対応して少なくとも一つ設けられる。

【0104】

以上のように、第２の構造例では、複数のメモリセルＭＣの上方に導電層９３が設けられ、電気伝導体２８、導電体３０ｂ、導電体４８、導電体５０ｂ、導電層７５、および導電体８２を介して導電体２１と導電層９３とが電気的に接続されることにより、プレート電極へのノイズの影響を抑制するとともに、プレート電極の負荷容量を低減できる。これにより、半導体装置の微細化に伴う信頼性の低下を抑制できる。

【0105】

次に、第２の構造例の製造方法例について図３４ないし図４２を参照して説明する。図３４ないし図４２は、第２の構造例の製造方法例を説明するための断面模式図である。なお、ここでは、周辺回路を形成してからメモリセルアレイを形成するまでの製造工程について説明する。

【0106】

まず、図６、図７、図８、および図９と同様の工程を経て、図２６に示す工程と同様に、開口２２ａとともに開口２２ｂを形成する。

【0107】

次に、図３４に示すように、開口２２ａに絶縁体２４を形成し、開口２２ｂに絶縁体２９を形成する。絶縁体２４および絶縁体２９は、同一工程で形成可能であり、例えばＣＶＤや、ＡＬＤを用いて絶縁膜を形成後、絶縁膜を厚さ方向に部分的に除去して導電層２２の上面を露出させることにより形成可能である。

【0108】

次に、図３５に示すように、開口２２ｂにおいて、絶縁体２９を部分的に除去し、導電体２１の上面を部分的に露出させる。例えばパターンを有するレジストマスクを用いたエッチングにより開口２２ｂにおいて絶縁体２９を部分的に除去可能である。

【0109】

次に、図３６に示すように、開口２２ａにおいて絶縁体２４の上に電気伝導体２３を形成し、開口２２ｂにおいて、導電体２１の上に電気伝導体２８を形成する。電気伝導体２３および電気伝導体２８は、同一工程により形成可能であり、例えばスパッタリングや、ＡＬＤを用いて膜を形成後、ＲＩＥにより膜を厚さ方向に部分的に除去して導電層２２の上面を露出させることにより形成される。

【0110】

次に、図１２に示す工程と同様に、導電層３１、導電性酸化物層３２、導電層３４、導電性酸化物層３５、および絶縁層３３を形成し、図１３に示す工程と同様に、導電性酸化物層３２の上、絶縁層３３の上、および導電性酸化物層３５の上に絶縁層４４、導電層４２、および絶縁層４５を順に形成する。

【0111】

次に、図１４に示す工程と同様に、開口４０１を形成するとともに、図３７に示すように、絶縁層４４、導電層４２、および絶縁層４５の積層体をＺ軸方向に貫通して導電性酸化物層３５に達する開口４０２を形成して導電性酸化物層３５の上面を部分的に露出させる。開口４０２は、例えば開口４０１と同一工程で形成可能である。

【0112】

次に、図３８に示すように、開口４０１の内面に絶縁膜４３を形成し、開口４０２の内面に絶縁膜４９を形成する。絶縁膜４３および絶縁膜４９は、同一工程で形成可能であり、例えばＣＶＤや、ＡＬＤを用いて開口４０１および開口４０２に絶縁膜を形成後、ＲＩＥにより絶縁膜を厚さ方向に部分的に除去して導電性酸化物層３２の上面および導電性酸化物層３５の上面を部分的に露出させることにより形成される。

【0113】

次に、図３９に示すように、開口４０２に絶縁層４０３を形成する。絶縁層４０３は、例えばＣＶＤや、ＡＬＤを用いて絶縁膜を形成後、パターンを有するレジストマスクを用いたエッチングにより、絶縁膜を部分的に除去し、当該絶縁膜を後に導電体４８が形成される部分に残存させることにより形成される。絶縁層４０３は、例えばシリコンと、窒素と、を含む。絶縁層４０３は、例えばＣＶＤやＡＬＤを用いて形成可能である。

【0114】

次に、図４０に示すように、開口４０１に酸化物半導体層４１を形成する。酸化物半導体層４１は、例えばスパッタリングや、ＡＬＤを用いて絶縁膜４３の上に酸化物半導体膜を形成後、ＲＩＥにより酸化物半導体膜を厚さ方向に部分的に除去して絶縁層４５の上面を露出させることにより形成される。

【0115】

次に、図４１に示すように、絶縁層４０３を除去する。絶縁層４０３は、例えばパターンを有するレジストマスクを用いたエッチングにより除去可能である。

【0116】

次に、図４２に示すように、開口４０２に導電体４８を形成する。導電体４８は、例えばスパッタリングや、ＡＬＤを用いて導電膜を形成後、例えばパターンを有するレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。

【0117】

その後、図１７、図１８、および図１９に示す工程と同様の工程により、導電性酸化物層５１、導電層５２、絶縁層５３、導電性酸化物層５４、導電層５５、導電層７１、絶縁層７２、および導電層７５を形成し、導電体８２および導電層９３を形成する。導電層７５は、導電層７１と同一工程により形成可能である。導電体８２は、導電体８１と同様の工程により形成可能である。導電層９３は、導電層９１と同様の工程により形成可能である。以上が第２の構造例の製造方法例の説明である。なお、上述した工程において、開口４０２を形成した後でかつ絶縁膜４９を形成する前に開口４０２に絶縁層４０３を形成しても良い。この場合には絶縁層４０３を除去した後に開口４０２に絶縁膜４９を形成することができ、絶縁膜４９の材料を絶縁膜４３の材料と異なるものとすることができる。また、開口２２ａおよび開口２２ｂを形成した後に同様に工程を採用することもでき、この場合、絶縁体２４と絶縁体２９を互いに異なる材料とすることができ、電気伝導体２３と電気伝導体２８を互いに異なる材料とすることができる。

【0118】

第２の構造例は、第１の構造例と適宜組み合わせることができる。例えば第２の構造例において、導電層７１と導電層７５との間に図２２に示すようにダミー配線としての機能を有する導電層７４を形成してもよい。また、第２の構造例において、図２３に示すように、複数の導電層７５の間に複数のビット線ＢＬを形成し、電気伝導体２８、導電体３０ｂ、導電体４８、導電体５０ｂ、導電層７５、および導電体８２を介して導電体２１と導電層９３とを電気的に接続していてもよい。

【0119】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0120】

１０…半導体基板、１１…絶縁層、１２…絶縁層、２１…導電体、２２…導電層、２２ａ…開口、２２ｂ…開口、２３…電気伝導体、２４…絶縁体、２５…絶縁体、２６…電気伝導体、２７…絶縁体、２８…電気伝導体、２９…絶縁体、３０ａ…導電体、３０ｂ…導電体、３１…導電層、３２…導電性酸化物層、３３…絶縁層、３４…導電層、３５…導電性酸化物層、４１…酸化物半導体層、４２…導電層、４２…絶縁膜、４３…絶縁膜、４４…絶縁層、４５…絶縁層、４６…導電体、４７…導電体、４８…導電体、４９…絶縁膜、５０ａ…導電体、５０ｂ…導電体、５１…導電性酸化物層、５２…導電層、５３…絶縁層、５４…導電性酸化物層、５５…導電層、７１…導電層、７２…絶縁層、７３…導電層、７４…導電層、７５…導電層、８１…導電体、８２…導電体、９１…導電層、９１ａ…導電層、９１ｂ…導電層、９２…導電層、９３…導電層、２０１…絶縁層、２０１ａ…部分、４０１…開口、４０２…開口、４０３…絶縁層、４４１…絶縁体。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20A】

【図20B】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】