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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024025525
(43)【公開日】2024-02-26
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240216BHJP
【ＦＩ】
H01L29/78 652S
H01L29/78 652Q
H01L29/78 652F
H01L29/78 653C
H01L29/78 652M
H01L29/78 652J
H01L29/78 652K
H01L29/78 652D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022129034
(22)【出願日】2022-08-12
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】齊藤 昭洋
(72)【発明者】
【氏名】渡邉 建太
(57)【要約】
【課題】半導体装置の耐圧を確保しつつ、オン抵抗を低減する。
【解決手段】半導体装置１０は、半導体層１２と、半導体層１２に形成された複数のセルトレンチ１４と、半導体層１２に形成された１つまたは複数の外周トレンチ１８とを備える。複数のセルトレンチ１４は、第１方向に延び、平面視で第１方向と直交する第２方向に第１ピッチＰ１で配列された第１組のセルトレンチＳ１と、第２方向に延び、第１方向に第２ピッチＰ２で配列された第２組のセルトレンチＳ２とを含む。半導体層１２は、第１組のセルトレンチＳ１が配置される第１セル領域３６と、第２組のセルトレンチＳ２が配置される第２セル領域３８とを含む。１つまたは複数の外周トレンチ１８は、平面視で第１セル領域３６および第２セル領域３８を囲むように配置されている。第１セル領域３６と第２セル領域３８との間のセル間距離Ｄは、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。
【選択図】図２
【解決手段】半導体装置１０は、半導体層１２と、半導体層１２に形成された複数のセルトレンチ１４と、半導体層１２に形成された１つまたは複数の外周トレンチ１８とを備える。複数のセルトレンチ１４は、第１方向に延び、平面視で第１方向と直交する第２方向に第１ピッチＰ１で配列された第１組のセルトレンチＳ１と、第２方向に延び、第１方向に第２ピッチＰ２で配列された第２組のセルトレンチＳ２とを含む。半導体層１２は、第１組のセルトレンチＳ１が配置される第１セル領域３６と、第２組のセルトレンチＳ２が配置される第２セル領域３８とを含む。１つまたは複数の外周トレンチ１８は、平面視で第１セル領域３６および第２セル領域３８を囲むように配置されている。第１セル領域３６と第２セル領域３８との間のセル間距離Ｄは、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層に形成された複数のセルトレンチと、
前記半導体層上に形成された絶縁層と、
複数の電極であって、各々が前記複数のセルトレンチのうちの対応する１つに前記絶縁層を介して埋め込まれている、複数の電極と、
前記半導体層に形成された１つまたは複数の外周トレンチと
を備え、前記複数のセルトレンチは、
第１方向に延びるとともに、平面視で前記第１方向と直交する第２方向に第１ピッチで配列された第１組のセルトレンチと、
前記第２方向に延びるとともに、前記第１方向に第２ピッチで配列された第２組のセルトレンチと
を含み、前記半導体層は、前記第１組のセルトレンチが配置される第１セル領域と、前記第２組のセルトレンチが配置される第２セル領域とを含み、前記１つまたは複数の外周トレンチは、平面視で前記第１セル領域および前記第２セル領域を囲むように配置されており、
前記第１セル領域と前記第２セル領域との間のセル間距離は、前記第１ピッチおよび前記第２ピッチのいずれよりも小さい、半導体装置。
前記半導体層に形成された複数のセルトレンチと、
前記半導体層上に形成された絶縁層と、
複数の電極であって、各々が前記複数のセルトレンチのうちの対応する１つに前記絶縁層を介して埋め込まれている、複数の電極と、
前記半導体層に形成された１つまたは複数の外周トレンチと
を備え、前記複数のセルトレンチは、
第１方向に延びるとともに、平面視で前記第１方向と直交する第２方向に第１ピッチで配列された第１組のセルトレンチと、
前記第２方向に延びるとともに、前記第１方向に第２ピッチで配列された第２組のセルトレンチと
を含み、前記半導体層は、前記第１組のセルトレンチが配置される第１セル領域と、前記第２組のセルトレンチが配置される第２セル領域とを含み、前記１つまたは複数の外周トレンチは、平面視で前記第１セル領域および前記第２セル領域を囲むように配置されており、
前記第１セル領域と前記第２セル領域との間のセル間距離は、前記第１ピッチおよび前記第２ピッチのいずれよりも小さい、半導体装置。
【請求項2】
前記第１組のセルトレンチは、第１間隔で配列され、前記第２組のセルトレンチは、第２間隔で配列され、前記セル間距離は、前記第１間隔および前記第２間隔のいずれよりも小さい、請求項１に記載の半導体装置。
【請求項3】
前記セル間距離は、前記第１組のセルトレンチと、前記第２組のセルトレンチとの間の最小距離である、請求項１に記載の半導体装置。
【請求項4】
前記第１セル領域と前記第２セル領域とは、前記第２方向に並んでおり、
前記セル間距離は、前記第１組のセルトレンチのうち、最も前記第２セル領域の近くに位置する１つと、前記第２組のセルトレンチのうちの２つ以上との間の最小距離である、請求項１に記載の半導体装置。
前記セル間距離は、前記第１組のセルトレンチのうち、最も前記第２セル領域の近くに位置する１つと、前記第２組のセルトレンチのうちの２つ以上との間の最小距離である、請求項１に記載の半導体装置。
【請求項5】
前記複数のセルトレンチは、複数のゲートトレンチを含み、
前記複数の電極は、複数のゲート電極を含み、
前記複数のゲート電極の各々は、前記複数のゲートトレンチのうちの対応する１つに前記絶縁層を介して埋め込まれている、請求項１～４のうちのいずれか一項に記載の半導体装置。
前記複数の電極は、複数のゲート電極を含み、
前記複数のゲート電極の各々は、前記複数のゲートトレンチのうちの対応する１つに前記絶縁層を介して埋め込まれている、請求項１～４のうちのいずれか一項に記載の半導体装置。
【請求項6】
前記複数の電極は、複数の第１フィールドプレート電極を含み、
前記複数の第１フィールドプレート電極の各々は、前記複数のゲートトレンチのうちの対応する１つに、前記ゲート電極から離隔されつつ前記絶縁層を介して埋め込まれている、請求項５に記載の半導体装置。
前記複数の第１フィールドプレート電極の各々は、前記複数のゲートトレンチのうちの対応する１つに、前記ゲート電極から離隔されつつ前記絶縁層を介して埋め込まれている、請求項５に記載の半導体装置。
【請求項7】
前記絶縁層上に形成されたゲート配線と、前記絶縁層上に形成されるとともに前記ゲート配線から離隔されたソース配線とをさらに備え、
前記複数のゲート電極は、前記ゲート配線に電気的に接続され、
前記複数の第１フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項６に記載の半導体装置。
前記複数のゲート電極は、前記ゲート配線に電気的に接続され、
前記複数の第１フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項６に記載の半導体装置。
【請求項8】
前記複数のセルトレンチは、フィールドプレートトレンチを含み、
前記複数の電極は、前記フィールドプレートトレンチに前記絶縁層を介して埋め込まれた第２フィールドプレート電極を含み、前記フィールドプレートトレンチには、ゲート電極が埋め込まれていない、請求項５に記載の半導体装置。
前記複数の電極は、前記フィールドプレートトレンチに前記絶縁層を介して埋め込まれた第２フィールドプレート電極を含み、前記フィールドプレートトレンチには、ゲート電極が埋め込まれていない、請求項５に記載の半導体装置。
【請求項9】
前記絶縁層上に形成されたゲート配線と、前記絶縁層上に形成されるとともに前記ゲート配線から離隔されたソース配線とをさらに備え、
前記複数のゲート電極は、前記ゲート配線に電気的に接続され、
前記第２フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項８に記載の半導体装置。
前記複数のゲート電極は、前記ゲート配線に電気的に接続され、
前記第２フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項８に記載の半導体装置。
【請求項10】
前記第１セル領域と前記第２セル領域とは、前記第２方向に並んでおり、
前記第１組のセルトレンチのうち、最も前記第２セル領域の近くに位置するセルトレンチは、前記フィールドプレートトレンチである、請求項８に記載の半導体装置。
前記第１組のセルトレンチのうち、最も前記第２セル領域の近くに位置するセルトレンチは、前記フィールドプレートトレンチである、請求項８に記載の半導体装置。
【請求項11】
１つまたは複数の外周電極をさらに備え、前記１つまたは複数の外周電極の各々は、前記１つまたは複数の外周トレンチのうちの対応する１つに前記絶縁層を介して埋め込まれている、請求項１～４のうちのいずれか一項に記載の半導体装置。
【請求項12】
前記絶縁層上に形成されたゲート配線と、前記絶縁層上に形成されるとともに前記ゲート配線から離隔されたソース配線とをさらに備え、
前記複数の外周電極のうちの少なくとも１つは、前記ソース配線に電気的に接続されている、請求項１１に記載の半導体装置。
前記複数の外周電極のうちの少なくとも１つは、前記ソース配線に電気的に接続されている、請求項１１に記載の半導体装置。
【請求項13】
前記１つまたは複数の外周トレンチは、複数の外周トレンチを含み、
前記複数の外周トレンチは、
前記複数の外周トレンチのうち、最も内側に配置された第１外周トレンチと、
平面視で前記第１外周トレンチを囲む１つまたは複数の第２外周トレンチと
を含み、前記第２外周トレンチは、前記第１外周トレンチよりも大きい幅を有している、請求項１～４のうちのいずれか一項に記載の半導体装置。
前記複数の外周トレンチは、
前記複数の外周トレンチのうち、最も内側に配置された第１外周トレンチと、
平面視で前記第１外周トレンチを囲む１つまたは複数の第２外周トレンチと
を含み、前記第２外周トレンチは、前記第１外周トレンチよりも大きい幅を有している、請求項１～４のうちのいずれか一項に記載の半導体装置。
【請求項14】
前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のボディ領域と、前記ボディ領域上に形成された前記第１導電型のソース領域とを含み、
各セルトレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達している、請求項１～４のいずれか一項に記載の半導体装置。
各セルトレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達している、請求項１～４のいずれか一項に記載の半導体装置。
【請求項15】
前記第１ピッチは、前記第２ピッチと同じである、請求項１～４のいずれか一項に記載の半導体装置。
【請求項16】
前記第１ピッチは、前記第２ピッチと異なっている、請求項１～４のいずれか一項に記載の半導体装置。
【請求項17】
前記第１セル領域および前記第２セル領域の各々は、平面視で矩形状である、請求項１～４のいずれか一項に記載の半導体装置。
【請求項18】
前記１つまたは複数の外周トレンチは、平面視で前記第１セル領域および前記第２セル領域を囲むループを形成している、請求項１～４のいずれか一項に記載の半導体装置。
【請求項19】
前記複数のセルトレンチは、前記第１方向に延びるとともに、前記第２方向に第３ピッチで配列された第３組のセルトレンチをさらに含み、
前記半導体層は、前記第３組のセルトレンチが配置される第３セル領域をさらに含み、
前記複数の外周トレンチは、平面視で前記第１セル領域、前記第２セル領域、および前記第３セル領域を囲むように配置されており、
前記第１セル領域、前記第２セル領域、および前記第３セル領域は、前記第１方向に並び、かつ前記第２セル領域は、前記第１セル領域と前記第３セル領域との間に配置されており、
前記第２セル領域と前記第３セル領域との間のセル間距離は、前記第２ピッチおよび前記第３ピッチのいずれよりも小さい、請求項１に記載の半導体装置。
前記半導体層は、前記第３組のセルトレンチが配置される第３セル領域をさらに含み、
前記複数の外周トレンチは、平面視で前記第１セル領域、前記第２セル領域、および前記第３セル領域を囲むように配置されており、
前記第１セル領域、前記第２セル領域、および前記第３セル領域は、前記第１方向に並び、かつ前記第２セル領域は、前記第１セル領域と前記第３セル領域との間に配置されており、
前記第２セル領域と前記第３セル領域との間のセル間距離は、前記第２ピッチおよび前記第３ピッチのいずれよりも小さい、請求項１に記載の半導体装置。
【請求項20】
前記複数のセルトレンチは、
前記第１方向に延びるとともに、前記第２方向に第３ピッチで配列された第３組のセルトレンチと、
前記第２方向に延びるとともに、前記第１方向に第４ピッチで配列された第４組のセルトレンチと
をさらに含み、
前記半導体層は、前記第３組のセルトレンチが配置される第３セル領域と、前記第４組のセルトレンチが配置される第４セル領域とをさらに含み、
前記複数の外周トレンチは、平面視で前記第１セル領域、前記第２セル領域、前記第３セル領域、および前記第４セル領域を囲むように配置されており、
前記第１セル領域と前記第２セル領域とは、前記第１方向に並び、
前記第２セル領域と前記第３セル領域とは、前記第２方向に並び、
前記第３セル領域と前記第４セル領域とは、前記第１方向に並び、
前記第４セル領域と前記第１セル領域とは、前記第２方向に並び、
前記第２セル領域と前記第３セル領域との間のセル間距離は、前記第２ピッチおよび前記第３ピッチのいずれよりも小さく、
前記第３セル領域と前記第４セル領域との間のセル間距離は、前記第３ピッチおよび前記第４ピッチのいずれよりも小さく、
前記第４セル領域と前記第１セル領域との間のセル間距離は、前記第４ピッチおよび前記第１ピッチのいずれよりも小さい、請求項１に記載の半導体装置。
前記第１方向に延びるとともに、前記第２方向に第３ピッチで配列された第３組のセルトレンチと、
前記第２方向に延びるとともに、前記第１方向に第４ピッチで配列された第４組のセルトレンチと
をさらに含み、
前記半導体層は、前記第３組のセルトレンチが配置される第３セル領域と、前記第４組のセルトレンチが配置される第４セル領域とをさらに含み、
前記複数の外周トレンチは、平面視で前記第１セル領域、前記第２セル領域、前記第３セル領域、および前記第４セル領域を囲むように配置されており、
前記第１セル領域と前記第２セル領域とは、前記第１方向に並び、
前記第２セル領域と前記第３セル領域とは、前記第２方向に並び、
前記第３セル領域と前記第４セル領域とは、前記第１方向に並び、
前記第４セル領域と前記第１セル領域とは、前記第２方向に並び、
前記第２セル領域と前記第３セル領域との間のセル間距離は、前記第２ピッチおよび前記第３ピッチのいずれよりも小さく、
前記第３セル領域と前記第４セル領域との間のセル間距離は、前記第３ピッチおよび前記第４ピッチのいずれよりも小さく、
前記第４セル領域と前記第１セル領域との間のセル間距離は、前記第４ピッチおよび前記第１ピッチのいずれよりも小さい、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
半導体装置の耐圧を向上させるために、素子部の周りに複数のガードリングトレンチを設けることが知られている。
例えば、特許文献１の半導体装置は、素子部および素子部の周囲の外周部を有する半導体層と、素子部に形成された半導体素子構造と、外周部に形成された複数のガードリングトレンチとを含んでいる。
例えば、特許文献１の半導体装置は、素子部および素子部の周囲の外周部を有する半導体層と、素子部に形成された半導体素子構造と、外周部に形成された複数のガードリングトレンチとを含んでいる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１３６４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の耐圧を向上させるためにガードリングトレンチなどの外周構造をチップ上に設けると、半導体装置のアクティブ領域のチップ上における占有率が低下する。これは、半導体装置の性能（例えば、オン抵抗）に影響を及ぼし得る。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成された複数のセルトレンチと、前記半導体層上に形成された絶縁層と、複数の電極であって、各々が前記複数のセルトレンチのうちの対応する１つに前記絶縁層を介して埋め込まれている、複数の電極と、前記半導体層に形成された１つまたは複数の外周トレンチとを備えている。前記複数のセルトレンチは、第１方向に延びるとともに、平面視で前記第１方向と直交する第２方向に第１ピッチで配列された第１組のセルトレンチと、前記第２方向に延びるとともに、前記第１方向に第２ピッチで配列された第２組のセルトレンチとを含む。前記半導体層は、前記第１組のセルトレンチが配置される第１セル領域と、前記第２組のセルトレンチが配置される第２セル領域とを含む。前記１つまたは複数の外周トレンチは、平面視で前記第１セル領域および前記第２セル領域を囲むように配置されている。前記第１セル領域と前記第２セル領域との間のセル間距離は、前記第１ピッチおよび前記第２ピッチのいずれよりも小さい。
【発明の効果】
【0006】
本開示の半導体装置によれば、半導体装置の耐圧を確保しつつ、オン抵抗を低減することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
（半導体装置の平面レイアウト）
図１は、一実施形態に係る例示的な半導体装置１０の概略平面図である。半導体装置１０は、例えばトレンチゲート構造を有する金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であってよい。半導体装置１０は、半導体層１２と、半導体層１２に形成された複数のセルトレンチ１４と、半導体層１２上に形成された絶縁層１６とを含む。図１に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体層１２の面と直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から半導体装置１０を視ることをいう。
図１は、一実施形態に係る例示的な半導体装置１０の概略平面図である。半導体装置１０は、例えばトレンチゲート構造を有する金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であってよい。半導体装置１０は、半導体層１２と、半導体層１２に形成された複数のセルトレンチ１４と、半導体層１２上に形成された絶縁層１６とを含む。図１に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体層１２の面と直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から半導体装置１０を視ることをいう。
【0011】
図１において、半導体層１２は絶縁層１６に覆われているため、符号１２は、半導体層１２の外縁を指し示している。図１に示される半導体層１２の外縁により画定される領域は、１つのチップ（ダイ）に相当し得る。半導体層１２の詳細については、図３を参照して後述する。絶縁層１６は、酸化シリコン（ＳｉＯ２）層および窒化シリコン（ＳｉＮ）層のうちの少なくとも１つを含んでいてよい。
【0012】
複数のセルトレンチ１４は、Ｙ軸方向に延びるとともに、Ｘ軸方向に配列された第１組のセルトレンチＳ１と、Ｘ軸方向に延びるとともに、Ｙ軸方向に配列された第２組のセルトレンチＳ２とを含む。本明細書において、Ｙ軸方向を第１方向と呼び、Ｘ軸方向を第２方向と呼ぶことがある。すなわち、第２方向は、平面視で第１方向と直交している。図１の例では、第１組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。また、第２組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。半導体装置１０は、半導体層１２に形成された１つまたは複数の外周トレンチ１８をさらに含む。１つまたは複数の外周トレンチ１８は、複数のセルトレンチ１４を囲むように配置されていてよい。
【0013】
半導体装置１０は、絶縁層１６上に形成されたゲート配線２０と、絶縁層１６上に形成されるとともにゲート配線２０から離隔されたソース配線２２とをさらに含んでいてよい。ゲート配線２０およびソース配線２２は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成することができる。
【0014】
ゲート配線２０は、平面視で半導体層１２の一角に配置されたゲートパッド２４と、ゲートフィンガー２６，２８，３０とを含んでいてよい。ゲートフィンガー２６は、ゲートパッド２４からＸ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートフィンガー２８は、ゲートパッド２４からＹ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートフィンガー３０は、ゲートフィンガー２８からＸ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートパッド２４およびゲートフィンガー２６，２８，３０は、一体的に形成されていてよい。ソース配線２２は、平面視でゲート配線２０によって少なくとも部分的に囲まれた内側セグメント３２と、ゲート配線２０を少なくとも部分的に取り囲む外周セグメント３４とを含んでいてよい。内側セグメント３２は、ゲートフィンガー２６とゲートフィンガー３０との間の間隙を介して外周セグメント３４に接続されている。内側セグメント３２および外周セグメント３４は、一体的に形成されていてよい。
【0015】
図２は、図１に示す半導体装置１０の半導体層１２に形成されたセルトレンチ１４および外周トレンチ１８の配置を示す概略平面図である。セルトレンチ１４および外周トレンチ１８の配置を説明するために、図２に示す半導体装置１０では、絶縁層１６、ゲート配線２０、およびソース配線２２（図１参照）が省略されている。
【0016】
第１組のセルトレンチＳ１は、平面視でＸ軸方向に第１ピッチＰ１で配列されている。また、第２組のセルトレンチＳ２は、平面視でＹ軸方向に第２ピッチＰ２で配列されている。半導体層１２は、第１組のセルトレンチＳ１が配置される第１セル領域３６と、第２組のセルトレンチＳ２が配置される第２セル領域３８とを含んでいる。第１セル領域３６および第２セル領域３８の各々は、平面視で矩形状であってよい。図２の例では、第１セル領域３６と第２セル領域３８とは、Ｘ軸方向に並んでいてよい。１つまたは複数の外周トレンチ１８は、平面視で第１セル領域３６および第２セル領域３８を囲むように配置されている。より詳細には、１つまたは複数の外周トレンチ１８は、平面視で第１セル領域３６および第２セル領域３８を囲むループを形成していてよい。第１セル領域３６と第２セル領域３８との間のセル間距離Ｄは、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。セル間距離Ｄのさらなる詳細は、図４および図５を参照して後述する。
【0017】
（セルトレンチおよび外周トレンチの断面構造）
まず、図３を参照して、セルトレンチ１４および外周トレンチ１８の断面構造について説明する。図３は、図２のＦ３－Ｆ３線に沿った半導体装置の概略断面図である。図３には、第１セル領域３６に配置されたセルトレンチ１４の一部と、６つの外周トレンチ１８とが示されている。
まず、図３を参照して、セルトレンチ１４および外周トレンチ１８の断面構造について説明する。図３は、図２のＦ３－Ｆ３線に沿った半導体装置の概略断面図である。図３には、第１セル領域３６に配置されたセルトレンチ１４の一部と、６つの外周トレンチ１８とが示されている。
【0018】
半導体層１２は、上面１２Ａ、および上面１２Ａと反対の底面１２Ｂを有している。Ｚ軸方向は、半導体層１２の上面１２Ａおよび底面１２Ｂと直交する方向であってよい。半導体層１２は、半導体基板４０と、半導体基板４０上に形成されたエピタキシャル層４２とを含んでいてよい。半導体基板４０は、半導体層１２の底面１２Ｂを含んでいてよい。エピタキシャル層４２は、半導体層１２の上面１２Ａを含んでいてよい。本実施形態において、半導体基板４０は、Ｓｉ基板であってよい。また、エピタキシャル層４２は、Ｓｉエピタキシャル層であってよい。半導体基板４０は、ＭＩＳＦＥＴのドレイン領域に相当し得る。
【0019】
セルトレンチ１４が配置される第１セル領域３６および第２セル領域３８（図２参照）において、エピタキシャル層４２は、半導体基板４０（ドレイン領域）上に形成されたドリフト領域４４と、ドリフト領域４４上に形成されたボディ領域４６と、ボディ領域４６上に形成されたソース領域４８とを含んでいる。
【0020】
半導体基板４０により形成されるドレイン領域は、ｎ型不純物を含むｎ型領域であってよい。半導体基板４０のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってよい。半導体基板４０は、５０μｍ以上４５０μｍ以下の厚さを有していてよい。
【0021】
ドリフト領域４４は、半導体基板４０（ドレイン領域）よりも低い濃度のｎ型不純物を含むｎ型領域であってよい。ドリフト領域４４のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。ドリフト領域４４は、１μｍ以上２５μｍ以下の厚さを有していてよい。
【0022】
ボディ領域４６は、ｐ型不純物を含むｐ型領域であってよい。ボディ領域４６のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。ボディ領域４６は、０．２μｍ以上１．０μｍ以下の厚さを有していてよい。
【0023】
ソース領域４８は、ドリフト領域４４よりも高い濃度のｎ型不純物を含むｎ型領域であってよい。ソース領域４８のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。ソース領域４８は、０．１μｍ以上１μｍ以下の厚さを有していてよい。
【0024】
なお、本明細書において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。
【0025】
半導体装置１０は、半導体層１２の底面１２Ｂに形成されたドレイン電極５０をさらに含むことができる。ドレイン電極５０は、半導体基板４０（ドレイン領域）と電気的に接続されている。ドレイン電極５０は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、Ａｌ、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成されてもよい。
【0026】
セルトレンチ１４は、半導体層１２の上面１２Ａに開口を有するとともに、Ｚ軸方向に深さを有している。セルトレンチ１４は、側壁１４Ａおよび底壁１４Ｂを有している。セルトレンチ１４は、エピタキシャル層４２のソース領域４８およびボディ領域４６を貫通してドリフト領域４４に達している。したがって、セルトレンチ１４の底壁１４Ｂは、ドリフト領域４４に隣接している。セルトレンチ１４は、１μｍ以上１０μｍ以下の深さを有していてよい。なお、セルトレンチ１４の深さは、半導体層１２の上面１２Ａからセルトレンチ１４の底壁１４ＢまでのＺ軸方向における距離に相当し得る。
【0027】
セルトレンチ１４の側壁１４Ａは、Ｚ軸方向（半導体層１２の上面１２Ａに対して垂直な方向）に延びていてもよいし、Ｚ軸方向に対して傾斜していてもよい。一例では、側壁１４Ａは、セルトレンチ１４の幅が底壁１４Ｂに向かって小さくなるようにＺ軸方向に対して傾斜していてもよい。また、セルトレンチ１４の底壁１４Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。
【0028】
複数のセルトレンチ１４は、複数のゲートトレンチ５２と、フィールドプレートトレンチ５４（図４および図５参照）とを含んでいてよい。図３に示されているセルトレンチ１４は、ゲートトレンチ５２に対応している。フィールドプレートトレンチ５４については、図４および図５を参照して後述する。
【0029】
半導体装置１０は、複数の電極５６をさらに含んでいる。一例では、複数の電極５６は、導電性のポリシリコンから形成されていてよい。別の例では、複数の電極５６は、他の任意の金属材料から形成されていてもよい。複数の電極５６の各々は、複数のセルトレンチ１４のうちの対応する１つに絶縁層１６を介して埋め込まれている。複数の電極５６は、複数のゲート電極５８を含んでいてよい。複数のゲート電極５８の各々は、複数のゲートトレンチ５２のうちの対応する１つに絶縁層１６を介して埋め込まれていてよい。本明細書において、ゲートトレンチ５２とは、ゲート電極５８が埋め込まれたセルトレンチ１４を指す。複数のゲート電極５８は、ゲート配線２０に電気的に接続されている。
【0030】
また、複数の電極５６は、複数の第１フィールドプレート電極６０をさらに含んでいてよい。複数の第１フィールドプレート電極６０の各々は、複数のゲートトレンチ５２のうちの対応する１つに、ゲート電極５８と離隔されつつ絶縁層１６を介して埋め込まれていてよい。複数の第１フィールドプレート電極６０は、ソース配線２２に電気的に接続されている。
【0031】
ゲート電極５８は、ゲート電圧が印加されるように構成されていてよく、第１フィールドプレート電極６０は、基準電圧（またはソース電圧）が印加されるように構成されていてよい。
【0032】
ゲート電極５８は、絶縁層１６に覆われた上面５８Ａ、および上面５８Ａと反対の底面５８Ｂを含んでいてよい。第１フィールドプレート電極６０は、ゲートトレンチ５２内において、ゲート電極５８の下方に配置されている。より詳細には、第１フィールドプレート電極６０は、ゲート電極５８の底面５８Ｂとゲートトレンチ５２の底壁１４Ｂとの間に配置されていてよい。ゲート電極５８の底面５８Ｂの少なくとも一部は、絶縁層１６を挟んで第１フィールドプレート電極６０と対向している。ゲート電極５８は、ゲートトレンチ５２の側壁１４Ａと対向する側面５８Ｃをさらに含む。
【0033】
ゲート電極５８の上面５８Ａは、半導体層１２の上面１２Ａよりも下方に位置していてよい。また、ゲート電極５８の底面５８Ｂは、Ｚ軸方向において、ドリフト領域４４とボディ領域４６との界面との近くに位置しており、好ましくは、当該界面よりも下方にあってよい。ゲート電極５８の上面５８Ａおよび底面５８Ｂは、平坦であってもよいし、湾曲していてもよい。
【0034】
ゲート電極５８および第１フィールドプレート電極６０は、周囲を絶縁層１６によって囲まれている。第１フィールドプレート電極６０は、ゲート電極５８よりも小さい幅を有していてよい。第１フィールドプレート電極６０が比較的小さい幅を有することにより、第１フィールドプレート電極６０を囲む絶縁層１６の厚さは比較的大きい。
【0035】
このように、図３の例では、ゲートトレンチ５２には、２つの電極５６、すなわち、ゲート電極５８および第１フィールドプレート電極６０が埋め込まれていてよい。なお、別の例では、ゲートトレンチ５２には、ゲート電極５８のみが埋め込まれていてもよい。
【0036】
半導体装置１０は、ソース配線２２に接続された複数のソースコンタクトプラグ６２をさらに含んでいてよい。各ソースコンタクトプラグ６２は、平面視でゲートトレンチ５２と平行に延びていてよい。一例では、１つのゲートトレンチ５２が、２つのソースコンタクトプラグ６２の間に配置されていてよい。
【0037】
エピタキシャル層４２は、コンタクト領域６４をさらに含んでいてよい。コンタクト領域６４は、ｐ型不純物を含むｐ型領域であってよい。コンタクト領域６４のｐ型不純物濃度は、ボディ領域４６よりも高く、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。ソースコンタクトプラグ６２は、絶縁層１６およびソース領域４８を貫通して、コンタクト領域６４に接するように延びている。コンタクト領域６４は、ソースコンタクトプラグ６２を介してソース配線２２に電気的に接続されている。
【0038】
絶縁層１６は、ゲート電極５８と半導体層１２との間に介在してゲートトレンチ５２の側壁１４Ａを覆うゲート絶縁部６６を含む。ゲート絶縁部６６は、ゲート電極５８の側面５８Ｃとゲートトレンチ５２の側壁１４Ａとの間にある絶縁層１６の一部である。ゲート電極５８は、ゲート絶縁部６６を介して半導体層１２と対向している。ゲート電極５８に所定の電圧が印加されると、ゲート絶縁部６６と隣接するｐ型のボディ領域４６内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ型のソース領域４８とｎ型のドリフト領域４４との間のＺ軸方向の電子の流れの制御を可能とすることができる。また、第１フィールドプレート電極６０は、ソース配線２２に電気的に接続されているので、ゲートトレンチ５２内の電界集中を緩和して半導体装置１０の耐圧を向上させることができる。
【0039】
１つまたは複数の外周トレンチ１８は、前述のように平面視で第１セル領域３６および第２セル領域３８を囲むように配置されている。図３では、第１セル領域３６の周囲に位置する６つの外周トレンチ１８が示されている。外周トレンチ１８は、半導体層１２の上面１２Ａに開口を有するとともに、Ｚ軸方向に深さを有している。外周トレンチ１８は、側壁１８Ａおよび底壁１８Ｂを有している。外周トレンチ１８の側壁１８Ａは、Ｚ軸方向（半導体層１２の上面１２Ａに対して垂直な方向）に延びていてもよいし、Ｚ軸方向に対して傾斜していてもよい。一例では、側壁１８Ａは、外周トレンチ１８の幅が底壁１８Ｂに向かって小さくなるようにＺ軸方向に対して傾斜していてもよい。また、外周トレンチ１８の底壁１８Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。
【0040】
半導体装置１０は、１つまたは複数の外周電極６８をさらに含んでいてよい。１つまたは複数の外周電極６８の各々は、１つまたは複数の外周トレンチ１８のうちの対応する１つに絶縁層１６を介して埋め込まれていてよい。
【0041】
１つまたは複数の外周トレンチ１８が複数の外周トレンチ１８を含む場合、複数の外周トレンチ１８は、複数の外周トレンチ１８のうち、最も内側に配置された第１外周トレンチ７０と、平面視で第１外周トレンチ７０を囲む１つまたは複数の第２外周トレンチ７２とを含んでいてよい。第１外周トレンチ７０は、セルトレンチ１４と、１つまたは複数の第２外周トレンチ７２との間に位置することができる。図３において、第１外周トレンチ７０は、ゲートトレンチ５２と第２外周トレンチ７２との間に位置している。
【0042】
一例では、１つまたは複数の第２外周トレンチ７２の各々は、第１外周トレンチ７０よりも大きい幅を有していてよい。この場合、各第２外周トレンチ７２の深さは、第１外周トレンチ７０の深さよりも大きくてもよい。また、この場合、第１外周トレンチ７０は、セルトレンチ１４と同じ幅を有していてもよい。別の例では、１つまたは複数の第２外周トレンチ７２の各々は、第１外周トレンチ７０と同じ幅を有していてもよい。
【0043】
１つまたは複数の第２外周トレンチ７２は、ゲートトレンチ５２が配列されるピッチよりも大きいピッチで配列されていてよい。また、第１外周トレンチ７０と第２外周トレンチ７２とが配列されるピッチは、ゲートトレンチ５２が配列されるピッチよりも小さくてもよい。
【0044】
１つまたは複数の外周電極６８のうちの少なくとも１つは、ソース配線２２に電気的に接続されていてよい。半導体装置１０は、複数の外周電極６８のうちの少なくとも１つをソース配線２２に接続する複数の外周コンタクト７４をさらに含んでいてよい。図３の例の場合、２つの外周コンタクト７４が、それぞれ第１外周トレンチ７０に埋め込まれた外周電極６８および第１外周トレンチ７０の隣に位置する第２外周トレンチ７２に埋め込まれた外周電極６８をソース配線２２に接続している。この例では、他の４つの第２外周トレンチ７２の各々に埋め込まれた外周電極６８は、外周コンタクト７４に接続されていなくてもよい。別の例では、複数の外周トレンチ１８に埋め込まれた複数の外周電極６８のすべてが外周コンタクト７４を介してソース配線２２に接続されていてもよい。
【0045】
エピタキシャル層４２は、各第２外周トレンチ７２の底壁１４Ｂの近傍に、高濃度領域７６をさらに含んでいてよい。高濃度領域７６は、ドリフト領域４４よりも高い濃度のｎ型不純物を含むｎ型領域であってよい。高濃度領域７６により、底壁１４Ｂの近傍における電界集中を抑制することができる。
【0046】
（セル間距離）
図４は、図２のＦ４で示す領域の半導体装置１０の拡大図である。図５は、図４のＦ５－Ｆ５線に沿った半導体装置の概略断面図である。なお、図４は、半導体層１２の上面１２Ａよりも下方の位置（図５のＦ４－Ｆ４線参照）における半導体装置１０の断面図に対応し得る。
図４は、図２のＦ４で示す領域の半導体装置１０の拡大図である。図５は、図４のＦ５－Ｆ５線に沿った半導体装置の概略断面図である。なお、図４は、半導体層１２の上面１２Ａよりも下方の位置（図５のＦ４－Ｆ４線参照）における半導体装置１０の断面図に対応し得る。
【0047】
第１組のセルトレンチＳ１は、平面視でＸ軸方向に第１ピッチＰ１で配列されている。また、第１組のセルトレンチＳ１は、第１間隔Ｓｐ１で配列されていてよい。第１間隔Ｓｐ１は、第１ピッチＰ１からセルトレンチ１４の幅（セルトレンチ１４の短手方向の寸法）を減算したものに相当し得る。
【0048】
第２組のセルトレンチＳ２は、平面視でＹ軸方向に第２ピッチＰ２で配列されている。また、第２組のセルトレンチＳ２は、第２間隔Ｓｐ２で配列されていてよい。第２間隔Ｓｐ２は、第２ピッチＰ２からセルトレンチ１４の幅（セルトレンチ１４の短手方向の寸法）を減算したものに相当し得る。
【0049】
第１ピッチＰ１は、第２ピッチＰ２と同じであってよい。また、第１間隔Ｓｐ１は、第２間隔Ｓｐ２と同じであってよい。別の例では、第１ピッチＰ１は、第２ピッチＰ２と異なっていてもよい。例えば、第１ピッチＰ１は、第２ピッチＰ２よりも大きくてもよいし、小さくてもよい。また、第１間隔Ｓｐ１は、第２間隔Ｓｐ２と異なっていてもよい。
【0050】
前述のように、第１セル領域３６と第２セル領域３８との間のセル間距離Ｄは、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。なお、セル間距離Ｄは、第１組のセルトレンチＳ１と、第２組のセルトレンチＳ２との間の最小距離であってよい。より詳細には、第１セル領域３６と第２セル領域３８とがＸ軸方向に並んでいる場合、セル間距離Ｄは、第１組のセルトレンチＳ１のうち、最も第２セル領域３８の近くに位置する１つと、第２組のセルトレンチＳ２のうちの２つ以上との間の最小距離であってよい。
【0051】
一例では、セル間距離Ｄは、第１間隔Ｓｐ１および第２間隔Ｓｐ２のいずれよりも小さくてもよい。別の例では、セル間距離Ｄは、第１間隔Ｓｐ１または第２間隔Ｓｐ２以上であってもよい。
【0052】
なお、図５に示す例では、セル間距離Ｄ、第１ピッチＰ１、第２ピッチＰ２、第１間隔Ｓｐ１、および第２間隔Ｓｐ２として、半導体層１２の上面１２Ａよりも下方、かつ、ゲート電極５８よりも上方の位置で測定された寸法が採用されている。別の例では、セル間距離Ｄ、第１ピッチＰ１、第２ピッチＰ２、第１間隔Ｓｐ１、および第２間隔Ｓｐ２として、半導体層１２の上面１２Ａの位置で測定された寸法を採用してもよい。さらに別の例では、セル間距離Ｄ、第１ピッチＰ１、第２ピッチＰ２、第１間隔Ｓｐ１、および第２間隔Ｓｐ２として、セルトレンチ１４の所定の深さ位置で測定された寸法を採用してもよい。ここで、セルトレンチ１４の所定の深さ位置とは、例えば、セルトレンチ１４の深さの１０％だけ半導体層１２の上面１２Ａから下方の位置、またはセルトレンチ１４の深さの５０％だけ半導体層１２の上面１２Ａから下方の位置などであってよい。なお、セルトレンチ１４の深さは、半導体層１２の上面１２Ａからセルトレンチ１４の底壁１４ＢまでのＺ軸方向における距離に相当し得る。
【0053】
図４に示すように、第１セル領域３６に配置される第１組のセルトレンチＳ１のうち、最も第２セル領域３８の近くに配置されるセルトレンチ１４は、フィールドプレートトレンチ５４であってもよい。半導体装置１０は、複数のフィールドプレートコンタクトプラグ７８を含んでいてよい。複数のフィールドプレートコンタクトプラグ７８は、第２組のセルトレンチＳ２の端部（ゲートトレンチ５２の端部）およびフィールドプレートトレンチ５４と重なるように配置されていてよい。
【0054】
図５に示すように、第１フィールドプレート電極６０は、フィールドプレートコンタクトプラグ７８を介してソース配線２２に接続されていてよい。また、複数の電極５６は、第２フィールドプレート電極８０を含み、第２フィールドプレート電極８０は、フィールドプレートトレンチ５４に絶縁層１６を介して埋め込まれていてよい。第２フィールドプレート電極８０は、ソース配線２２に電気的に接続されている。第２フィールドプレート電極８０は、基準電圧（またはソース電圧）が印加されるように構成されていてよい。第２フィールドプレート電極８０は、フィールドプレートコンタクトプラグ７８を介してソース配線２２に接続されていてよい。フィールドプレートトレンチ５４には、第２フィールドプレート電極８０が埋め込まれているが、ゲート電極５８は埋め込まれていない。
【0055】
別の例では、第１セル領域３６に配置される第１組のセルトレンチＳ１のうち、最も第２セル領域３８の近くに配置されるセルトレンチ１４も、ゲートトレンチ５２であってもよい。その場合、セルトレンチ１４は、フィールドプレートトレンチ５４を含んでいなくてもよい。
【0056】
さらに別の例では、セルトレンチ１４は、複数のフィールドプレートトレンチ５４を含んでいてもよい。複数のフィールドプレートトレンチ５４の各々は、第１セル領域３６および／または第２セル領域３８の端部近傍に配置されていてよい。
【0057】
（半導体装置の作用）
以下、本実施形態の半導体装置１０の作用について説明する。
半導体層１２は、第１組のセルトレンチＳ１が配置される第１セル領域３６と、第２組のセルトレンチＳ２が配置される第２セル領域３８とを含んでいる。第１組のセルトレンチＳ１は、Ｙ軸方向（第１方向）に延びるとともに、平面視でＸ軸方向（第２方向）に第１ピッチＰ１で配列されている。第２組のセルトレンチＳ２は、Ｘ軸方向（第２方向）に延びるとともに、Ｙ軸方向（第１方向）に第２ピッチＰ２で配列されている。
以下、本実施形態の半導体装置１０の作用について説明する。
半導体層１２は、第１組のセルトレンチＳ１が配置される第１セル領域３６と、第２組のセルトレンチＳ２が配置される第２セル領域３８とを含んでいる。第１組のセルトレンチＳ１は、Ｙ軸方向（第１方向）に延びるとともに、平面視でＸ軸方向（第２方向）に第１ピッチＰ１で配列されている。第２組のセルトレンチＳ２は、Ｘ軸方向（第２方向）に延びるとともに、Ｙ軸方向（第１方向）に第２ピッチＰ２で配列されている。
【0058】
半導体装置１０の耐圧を確保するために、従来の方法では、第１セル領域３６および第２セル領域３８をそれぞれ別々の外周構造によって囲むことができる。しかしながら、第１セル領域３６および第２セル領域３８をそれぞれ別々の外周構造によって囲むと、半導体層１２上における外周構造の割合が大きくなるため、半導体装置１０のアクティブ領域（セル領域）が小さくなる。これは、半導体装置１０の性能（例えば、オン抵抗）に影響を及ぼし得る。
【0059】
この点、本実施形態の半導体装置１０によれば、１つまたは複数の外周トレンチ１８は、平面視で第１セル領域３６および第２セル領域３８を囲むように配置されている。この結果、第１セル領域３６および第２セル領域３８を比較的広くすることができるので、半導体装置１０のオン抵抗を低減することができる。
【0060】
また、第１セル領域３６と第２セル領域３８との間のセル間距離Ｄは、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。これにより、第１セル領域３６および第２セル領域３８をそれぞれ別々の外周構造によって囲まなくても、以下に説明するように、半導体装置１０の耐圧を確保することができる。
【0061】
図６は、実験例の半導体装置の降伏電圧ＢＶＤＳＳを示すグラフであり、グラフの横軸はセル間距離Ｄに対応し、縦軸は降伏電圧ＢＶＤＳＳに対応している。降伏電圧ＢＶＤＳＳは、ゲート・ソース間を短絡しつつ、所定のドレイン電流を与えて測定したドレイン・ソース間の電圧である。図６に示すように、セル間距離Ｄが比較的小さい半導体装置では、降伏電圧ＢＶＤＳＳは比較的大きい値を有しているが、セル間距離Ｄがある程度以上大きくなると、降伏電圧ＢＶＤＳＳが低下する。本発明者らは、セル間距離Ｄを第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さくすることにより、第１セル領域３６および第２セル領域３８をそれぞれ別々の外周構造によって囲む場合と同等の降伏電圧ＢＶＤＳＳを得ることができることを見出した。これは、セル間距離Ｄを第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さくすることにより、第１セル領域３６と第２セル領域３８との間の領域に形成される空乏層を、各セル領域３６，３８内と同様に広げることができるためであると考えられる。
【0062】
セル間距離Ｄを第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さくすることにより、第１セル領域３６および第２セル領域３８をそれぞれ別々の外周構造によって囲む場合と比較して、セル間距離Ｄを大幅に（例えば１桁程度）低減することができる。
【0063】
以上説明したように、本実施形態の半導体装置１０では、１つまたは複数の外周トレンチ１８は、平面視で第１セル領域３６および第２セル領域３８を囲むように配置されるとともに、第１セル領域３６と第２セル領域３８との間のセル間距離Ｄは、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。この結果、第１セル領域３６と第２セル領域３８との間の領域に形成される空乏層を、各セル領域３６，３８内と同様に広げるとともに、各セル領域３６，３８を比較的広く設けることができる。したがって、半導体装置１０の耐圧を確保しつつ、オン抵抗を低減することができる。
【0064】
本実施形態の半導体装置１０は、以下の利点を有する。
（１）１つまたは複数の外周トレンチ１８は、平面視で第１セル領域３６および第２セル領域３８を囲むように配置されるとともに、第１セル領域３６と第２セル領域３８との間のセル間距離Ｄは、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。この結果、第１セル領域３６と第２セル領域３８との間の領域に形成される空乏層を、各セル領域３６，３８内と同様に広げるとともに、各セル領域３６，３８を比較的広く設けることができる。したがって、半導体装置１０の耐圧を確保しつつ、オン抵抗を低減することができる。
（１）１つまたは複数の外周トレンチ１８は、平面視で第１セル領域３６および第２セル領域３８を囲むように配置されるとともに、第１セル領域３６と第２セル領域３８との間のセル間距離Ｄは、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。この結果、第１セル領域３６と第２セル領域３８との間の領域に形成される空乏層を、各セル領域３６，３８内と同様に広げるとともに、各セル領域３６，３８を比較的広く設けることができる。したがって、半導体装置１０の耐圧を確保しつつ、オン抵抗を低減することができる。
【0065】
（２）セル間距離Ｄは、第１間隔Ｓｐ１および第２間隔Ｓｐ２のいずれよりも小さくてもよい。これにより、半導体装置１０の耐圧をさらに安定的に確保することができる。
（３）複数の電極５６は、複数の第１フィールドプレート電極６０を含み、複数の第１フィールドプレート電極６０の各々は、複数のゲートトレンチ５２のうちの対応する１つに、ゲート電極５８から離隔されつつ絶縁層１６を介して埋め込まれている。これにより、ゲートトレンチ５２における電界集中を緩和するとともに、ゲート・ドレイン間容量を低減することができる。
（３）複数の電極５６は、複数の第１フィールドプレート電極６０を含み、複数の第１フィールドプレート電極６０の各々は、複数のゲートトレンチ５２のうちの対応する１つに、ゲート電極５８から離隔されつつ絶縁層１６を介して埋め込まれている。これにより、ゲートトレンチ５２における電界集中を緩和するとともに、ゲート・ドレイン間容量を低減することができる。
【0066】
（４）複数のセルトレンチ１４は、フィールドプレートトレンチ５４を含み、複数の電極５６は、フィールドプレートトレンチ５４に絶縁層１６を介して埋め込まれた第２フィールドプレート電極８０を含み、フィールドプレートトレンチ５４には、ゲート電極５８が埋め込まれていない。このようなフィールドプレートトレンチ５４を設けることにより、半導体装置１０の耐圧を向上させることができる。
【0067】
（５）第１セル領域３６と第２セル領域３８とは、Ｘ軸方向（第２方向）に並んでおり、第１組のセルトレンチＳ１のうち、最も第２セル領域３８の近くに位置するセルトレンチ１４は、フィールドプレートトレンチ５４であってよい。これにより、第１セル領域３６と第２セル領域３８との間の領域における耐圧をさらに向上させることができる。
【0068】
［第１変更例］
図７は、第１変更例に係る例示的な半導体装置１００の概略平面図である。図７において、図１に示す半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
図７は、第１変更例に係る例示的な半導体装置１００の概略平面図である。図７において、図１に示す半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
【0069】
半導体装置１００は、半導体装置１０と同様、例えばトレンチゲート構造を有する金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であってよい。半導体装置１００は、半導体層１２と、半導体層１２に形成された複数のセルトレンチ１４と、半導体層１２上に形成された絶縁層１６とを含む。
【0070】
複数のセルトレンチ１４は、Ｙ軸方向に延びるとともに、Ｘ軸方向に配列された第１組のセルトレンチＳ１と、Ｘ軸方向に延びるとともに、Ｙ軸方向に配列された第２組のセルトレンチＳ２と、Ｙ軸方向に延びるとともに、Ｘ軸方向に配列された第３組のセルトレンチＳ３とを含む。図７の例では、第１組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。第２組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。第３組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。半導体装置１００は、半導体層１２に形成された１つまたは複数の外周トレンチ１８をさらに含む。１つまたは複数の外周トレンチ１８は、複数のセルトレンチ１４を囲むように配置されていてよい。
【0071】
半導体装置１００のセルトレンチ１４および外周トレンチ１８の断面構造は、図３に示す半導体装置１０と同様であってよい。半導体装置１００は、３つの組のセルトレンチＳ１，Ｓ２，Ｓ３を含んでいるという点で、半導体装置１０と相違している。
【0072】
半導体装置１００は、絶縁層１６上に形成されたゲート配線１０２と、絶縁層１６上に形成されるとともにゲート配線１０２から離隔されたソース配線１０４とをさらに含んでいてよい。ゲート配線１０２およびソース配線１０４は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成することができる。
【0073】
ゲート配線１０２は、平面視で半導体層１２の一角に配置されたゲートパッド１０６と、ゲートフィンガー１０８，１１０，１１２，１１４とを含んでいてよい。ゲートフィンガー１０８は、ゲートパッド１０６からＸ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートフィンガー１１０は、ゲートフィンガー１０８からＹ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートフィンガー１１２は、ゲートパッド１０６からＹ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートフィンガー１１４は、ゲートフィンガー１１２からＸ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートパッド１０６およびゲートフィンガー１０８，１１０，１１２，１１４は、一体的に形成されていてよい。ソース配線１０４は、平面視でゲート配線１０２によって少なくとも部分的に囲まれた内側セグメント１１６と、ゲート配線１０２を少なくとも部分的に取り囲む外周セグメント１１８とを含んでいてよい。内側セグメント１１６は、ゲートフィンガー１１０とゲートフィンガー１１４との間の間隙を介して外周セグメント１１８に接続されている。内側セグメント１１６および外周セグメント１１８は、一体的に形成されていてよい。
【0074】
図８は、図７に示す半導体装置１００の半導体層１２に形成されたセルトレンチ１４および外周トレンチ１８の配置を示す概略平面図である。セルトレンチ１４および外周トレンチ１８の配置を説明するために、図８に示す半導体装置１００では、絶縁層１６、ゲート配線１０２、およびソース配線１０４（図７参照）が省略されている。
【0075】
第１組のセルトレンチＳ１は、平面視でＸ軸方向に第１ピッチＰ１で配列されている。また、第２組のセルトレンチＳ２は、平面視でＹ軸方向に第２ピッチＰ２で配列されている。第３組のセルトレンチＳ３は、平面視でＸ軸方向に第３ピッチＰ３で配列されている。半導体層１２は、第１組のセルトレンチＳ１が配置される第１セル領域１２０と、第２組のセルトレンチＳ２が配置される第２セル領域１２２と、第３組のセルトレンチＳ３が配置される第３セル領域１２４とを含んでいる。第１セル領域１２０、第２セル領域１２２、および第３セル領域１２４の各々は、平面視で矩形状であってよい。図８の例では、第１セル領域１２０、第２セル領域１２２、および第３セル領域１２４は、Ｙ軸方向に並んでいてよい。また、第２セル領域１２２は、第１セル領域１２０と第３セル領域１２４との間に配置されていてよい。Ｙ軸方向に延びるセルトレンチ１４が配置される第１セル領域１２０は、異なる向き、すなわちＸ軸方向に延びるセルトレンチ１４が配置される第２セル領域１２２と隣り合っている。Ｘ軸方向に延びるセルトレンチ１４が配置される第２セル領域１２２は、異なる向き、すなわちＹ軸方向に延びるセルトレンチ１４が配置される第３セル領域１２４と隣り合っている。１つまたは複数の外周トレンチ１８は、平面視で第１セル領域１２０、第２セル領域１２２、および第３セル領域１２４を囲むように配置されている。より詳細には、１つまたは複数の外周トレンチ１８は、平面視で第１セル領域１２０、第２セル領域１２２、および第３セル領域１２４を囲むループを形成していてよい。第１セル領域１２０と第２セル領域１２２との間のセル間距離Ｄ１は、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。また、第２セル領域１２２と第３セル領域１２４との間のセル間距離Ｄ２は、第２ピッチＰ２および第３ピッチＰ３のいずれよりも小さい。
【0076】
セル間距離Ｄ１は、第１組のセルトレンチＳ１と、第２組のセルトレンチＳ２との間の最小距離であってよい。より詳細には、第１セル領域１２０と第２セル領域１２２とがＹ軸方向に並んでいる場合、セル間距離Ｄ１は、第１組のセルトレンチＳ１のうちの２つ以上と、第２組のセルトレンチＳ２のうち、最も第１セル領域１２０の近くに位置する１つとの間の最小距離であってよい。
【0077】
セル間距離Ｄ２は、第２組のセルトレンチＳ２と、第３組のセルトレンチＳ３との間の最小距離であってよい。より詳細には、第２セル領域１２２と第３セル領域１２４とがＹ軸方向に並んでいる場合、セル間距離Ｄ２は、第２組のセルトレンチＳ２のうち、最も第３セル領域１２４の近くに位置する１つと、第３組のセルトレンチＳ３のうちの２つ以上との間の最小距離であってよい。
【0078】
第１ピッチＰ１は、第２ピッチＰ２と同じであってもよいし、異なっていてもよい。第２ピッチＰ２は、第３ピッチＰ３と同じであってもよいし、異なっていてもよい。第３ピッチＰ３は、第１ピッチＰ１と同じであってもよいし、異なっていてもよい。
【0079】
以上説明したように、第１変更例による半導体装置１００では、１つまたは複数の外周トレンチ１８は、平面視で第１セル領域１２０、第２セル領域１２２、および第３セル領域１２４を囲むように配置されている。また、第１セル領域１２０と第２セル領域１２２との間のセル間距離Ｄ１は、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さく、かつ第２セル領域１２２と第３セル領域１２４との間のセル間距離Ｄ２は、第２ピッチＰ２および第３ピッチＰ３のいずれよりも小さい。この結果、第１セル領域１２０と第２セル領域１２２との間の領域、および第２セル領域１２２と第３セル領域１２４との間の領域に形成される空乏層を、各セル領域１２０，１２２，１２４内と同様に広げるとともに、各セル領域１２０，１２２，１２４を比較的広く設けることができる。したがって、半導体装置１００の耐圧を確保しつつ、オン抵抗を低減することができる。
【0080】
［第２変更例］
図９は、第２変更例に係る例示的な半導体装置２００の概略平面図である。図９において、図１に示す半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
図９は、第２変更例に係る例示的な半導体装置２００の概略平面図である。図９において、図１に示す半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
【0081】
半導体装置２００は、半導体装置１０と同様、例えばトレンチゲート構造を有する金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であってよい。半導体装置２００は、半導体層１２と、半導体層１２に形成された複数のセルトレンチ１４と、半導体層１２上に形成された絶縁層１６とを含む。
【0082】
複数のセルトレンチ１４は、Ｙ軸方向に延びるとともに、Ｘ軸方向に配列された第１組のセルトレンチＳ１と、Ｘ軸方向に延びるとともに、Ｙ軸方向に配列された第２組のセルトレンチＳ２と、Ｙ軸方向に延びるとともに、Ｘ軸方向に配列された第３組のセルトレンチＳ３と、Ｘ軸方向に延びるとともに、Ｙ軸方向に配列された第４組のセルトレンチＳ４とを含む。図９の例では、第１組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。第２組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。第３組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。第４組に含まれるセルトレンチ１４は、互いに同じ長さを有していてよい。半導体装置２００は、半導体層１２に形成された１つまたは複数の外周トレンチ１８をさらに含む。１つまたは複数の外周トレンチ１８は、複数のセルトレンチ１４を囲むように配置されていてよい。
【0083】
半導体装置２００のセルトレンチ１４および外周トレンチ１８の断面構造は、図３に示す半導体装置１０と同様であってよい。半導体装置１００は、４つの組のセルトレンチＳ１，Ｓ２，Ｓ３，Ｓ４を含んでいるという点で、半導体装置１０と相違している。
【0084】
半導体装置２００は、絶縁層１６上に形成されたゲート配線２０２と、絶縁層１６上に形成されるとともにゲート配線２０２から離隔されたソース配線２０４とをさらに含んでいてよい。ゲート配線２０２およびソース配線２０４は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成することができる。
【0085】
ゲート配線２０２は、平面視で半導体層１２の一角に配置されたゲートパッド２０６と、ゲートフィンガー２０８，２１０，２１２，２１４とを含んでいてよい。ゲートフィンガー２０８は、ゲートパッド２０６からＸ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートフィンガー２１０は、ゲートフィンガー２０８からＹ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートフィンガー２１２は、ゲートフィンガー２１０からＸ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートフィンガー２１４は、ゲートパッド２０６からＹ軸方向に延びるとともに、平面視で複数のセルトレンチ１４のうちのいくつかと重なっていてよい。ゲートパッド２０６およびゲートフィンガー２０８，２１０，２１２，２１４は、一体的に形成されていてよい。ソース配線２０４は、平面視でゲート配線２０２によって少なくとも部分的に囲まれた内側セグメント２１６と、ゲート配線２０２を少なくとも部分的に取り囲む外周セグメント２１８とを含んでいてよい。内側セグメント２１６は、ゲートフィンガー２１２とゲートフィンガー２１４との間の間隙を介して外周セグメント２１８に接続されている。内側セグメント２１６および外周セグメント２１８は、一体的に形成されていてよい。
【0086】
図１０は、図９に示す半導体装置２００の半導体層１２に形成されたセルトレンチ１４および外周トレンチ１８の配置を示す概略平面図である。セルトレンチ１４および外周トレンチ１８の配置を説明するために、図１０に示す半導体装置２００では、絶縁層１６、ゲート配線２０２、およびソース配線２０４（図９参照）が省略されている。
【0087】
第１組のセルトレンチＳ１は、平面視でＸ軸方向に第１ピッチＰ１で配列されている。また、第２組のセルトレンチＳ２は、平面視でＹ軸方向に第２ピッチＰ２で配列されている。第３組のセルトレンチＳ３は、平面視でＸ軸方向に第３ピッチＰ３で配列されている。また、第４組のセルトレンチＳ４は、平面視でＹ軸方向に第４ピッチＰ４で配列されている。半導体層１２は、第１組のセルトレンチＳ１が配置される第１セル領域２２０と、第２組のセルトレンチＳ２が配置される第２セル領域２２２と、第３組のセルトレンチＳ３が配置される第３セル領域２２４と、第４組のセルトレンチＳ４が配置される第４セル領域２２６とを含んでいる。第１セル領域２２０、第２セル領域２２２、第３セル領域２２４、および第４セル領域２２６の各々は、平面視で矩形状であってよい。図１０の例では、第１セル領域２２０と、第２セル領域２２２とは、Ｙ軸方向に並んでいてよい。第２セル領域２２２と、第３セル領域２２４とは、Ｘ軸方向に並んでいてよい。また、第３セル領域２２４と、第４セル領域２２６とは、Ｙ軸方向に並んでいてよい。第４セル領域２２６と、第１セル領域２２０とは、Ｘ軸方向に並んでいてよい。Ｙ軸方向に延びるセルトレンチ１４が配置される第１セル領域２２０および第３セル領域２２４は、異なる向き、すなわちＸ軸方向に延びるセルトレンチ１４が配置される第２セル領域２２２および第４セル領域２２６と隣り合っている。１つまたは複数の外周トレンチ１８は、平面視で第１セル領域２２０、第２セル領域２２２、第３セル領域２２４、および第４セル領域２２６を囲むように配置されている。より詳細には、１つまたは複数の外周トレンチ１８は、平面視で第１セル領域２２０、第２セル領域２２２、第３セル領域２２４、および第４セル領域２２６を囲むループを形成していてよい。第１セル領域２２０と第２セル領域２２２との間のセル間距離Ｄ１は、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さい。また、第２セル領域２２２と第３セル領域２２４との間のセル間距離Ｄ２は、第２ピッチＰ２および第３ピッチＰ３のいずれよりも小さい。第３セル領域２２４と第４セル領域２２６との間のセル間距離Ｄ３は、第３ピッチＰ３および第４ピッチＰ４のいずれよりも小さい。また、第４セル領域２２６と第１セル領域２２０との間のセル間距離Ｄ４は、第４ピッチＰ４および第１ピッチＰ１のいずれよりも小さい。
【0088】
セル間距離Ｄ１は、第１組のセルトレンチＳ１と、第２組のセルトレンチＳ２との間の最小距離であってよい。より詳細には、第１セル領域２２０と第２セル領域２２２とがＹ軸方向に並んでいる場合、セル間距離Ｄ１は、第１組のセルトレンチＳ１のうちの２つ以上と、第２組のセルトレンチＳ２のうち、最も第１セル領域２２０の近くに位置する１つとの間の最小距離であってよい。
【0089】
セル間距離Ｄ２は、第２組のセルトレンチＳ２と、第３組のセルトレンチＳ３との間の最小距離であってよい。より詳細には、第２セル領域２２２と第３セル領域２２４とがＸ軸方向に並んでいる場合、セル間距離Ｄ２は、第２組のセルトレンチＳ２のうちの２つ以上と、第３組のセルトレンチＳ３のうち、最も第２セル領域２２２の近くに位置する１つとの間の最小距離であってよい。
【0090】
セル間距離Ｄ３は、第３組のセルトレンチＳ３と、第４組のセルトレンチＳ４との間の最小距離であってよい。より詳細には、第３セル領域２２４と第４セル領域２２６とがＹ軸方向に並んでいる場合、セル間距離Ｄ３は、第３組のセルトレンチＳ３のうちの２つ以上と、第４組のセルトレンチＳ４のうち、最も第３セル領域２２４の近くに位置する１つとの間の最小距離であってよい。
【0091】
セル間距離Ｄ４は、第４組のセルトレンチＳ４と、第１組のセルトレンチＳ１との間の最小距離であってよい。より詳細には、第４セル領域２２６と第１セル領域２２０とがＸ軸方向に並んでいる場合、セル間距離Ｄ４は、第４組のセルトレンチＳ４のうちの２つ以上と、第１組のセルトレンチＳ１のうち、最も第４セル領域２２６の近くに位置する１つとの間の最小距離であってよい。
【0092】
第１ピッチＰ１は、第２ピッチＰ２と同じであってもよいし、異なっていてもよい。第２ピッチＰ２は、第３ピッチＰ３と同じであってもよいし、異なっていてもよい。第３ピッチＰ３は、第４ピッチＰ４と同じであってもよいし、異なっていてもよい。第４ピッチＰ４は、第１ピッチＰ１と同じであってもよいし、異なっていてもよい。第１ピッチＰ１は、第３ピッチＰ３と同じであってもよいし、異なっていてもよい。
【0093】
以上説明したように、第２変更例による半導体装置２００では、１つまたは複数の外周トレンチ１８は、平面視で第１セル領域２２０、第２セル領域２２２、第３セル領域２２４、および第４セル領域２２６を囲むように配置されている。また、第１セル領域２２０と第２セル領域２２２との間のセル間距離Ｄ１は、第１ピッチＰ１および第２ピッチＰ２のいずれよりも小さく、かつ第２セル領域２２２と第３セル領域２２４との間のセル間距離Ｄ２は、第２ピッチＰ２および第３ピッチＰ３のいずれよりも小さく、かつ第３セル領域２２４と第４セル領域２２６との間のセル間距離Ｄ３は、第３ピッチＰ３および第４ピッチＰ４のいずれよりも小さく、かつ第４セル領域２２６と第１セル領域２２０との間のセル間距離Ｄ４は、第４ピッチＰ４および第１ピッチＰ１のいずれよりも小さい。この結果、第１セル領域２２０と第２セル領域２２２との間の領域、第２セル領域２２２と第３セル領域２２４との間の領域、第３セル領域２２４と第４セル領域２２６との間の領域、および第４セル領域２２６と第１セル領域２２０との間の領域に形成される空乏層を、各セル領域２２０，２２２，２２４，２２６内と同様に広げるとともに、各セル領域２２０，２２２，２２４，２２６を比較的広く設けることができる。したがって、半導体装置２００の耐圧を確保しつつ、オン抵抗を低減することができる。
【0094】
［他の変更例］
上記実施形態および変更例の各々は、以下のように変更して実施することができる。
・半導体層１２に含まれるセル領域の数、形状、および配置は任意であり、上記の例に限定されるものではない。例えば、隣り合う２つのセル領域が、同じ向きに延びる異なる長さのセルトレンチを含んでいてもよい。
上記実施形態および変更例の各々は、以下のように変更して実施することができる。
・半導体層１２に含まれるセル領域の数、形状、および配置は任意であり、上記の例に限定されるものではない。例えば、隣り合う２つのセル領域が、同じ向きに延びる異なる長さのセルトレンチを含んでいてもよい。
【0095】
・ゲート配線２０およびソース配線２２のレイアウトは上記の例に限定されるものではない。例えば、ソース配線２２は、内側セグメント３２だけを含み、外周セグメント３４を含んでいなくてもよい。
【0096】
・半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。
・ゲート配線２０およびソース配線２２を含む層の上に、さらなる配線構造が形成されていてもよい。
・ゲート配線２０およびソース配線２２を含む層の上に、さらなる配線構造が形成されていてもよい。
【0097】
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」との記載は、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」との記載は、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
【0098】
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0099】
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
【0100】
例えば、本明細書で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0101】
［付記］
上記実施形態および変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記実施形態および変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
【0102】
（付記１）
半導体層（１２）と、
前記半導体層（１２）に形成された複数のセルトレンチ（１４）と、
前記半導体層（１２）上に形成された絶縁層（１６）と、
複数の電極（５６）であって、各々が前記複数のセルトレンチ（１４）のうちの対応する１つに前記絶縁層（１６）を介して埋め込まれている、複数の電極（５６）と、
前記半導体層（１２）に形成された１つまたは複数の外周トレンチ（１８）と
を備え、前記複数のセルトレンチ（１４）は、
第１方向に延びるとともに、平面視で前記第１方向と直交する第２方向に第１ピッチ（Ｐ１）で配列された第１組のセルトレンチ（Ｓ１）と、
前記第２方向に延びるとともに、前記第１方向に第２ピッチ（Ｐ２）で配列された第２組のセルトレンチ（Ｓ２）と
を含み、前記半導体層（１２）は、前記第１組のセルトレンチ（Ｓ１）が配置される第１セル領域（３６；１２０；２２０）と、前記第２組のセルトレンチ（Ｓ２）が配置される第２セル領域（３８；１２２；２２２）とを含み、前記１つまたは複数の外周トレンチ（１８）は、平面視で前記第１セル領域（３６；１２０；２２０）および前記第２セル領域（３８；１２２；２２２）を囲むように配置されており、
前記第１セル領域（３６；１２０；２２０）と前記第２セル領域（３８；１２２；２２２）との間のセル間距離（Ｄ，Ｄ１）は、前記第１ピッチ（Ｐ１）および前記第２ピッチ（Ｐ２）のいずれよりも小さい、半導体装置。
半導体層（１２）と、
前記半導体層（１２）に形成された複数のセルトレンチ（１４）と、
前記半導体層（１２）上に形成された絶縁層（１６）と、
複数の電極（５６）であって、各々が前記複数のセルトレンチ（１４）のうちの対応する１つに前記絶縁層（１６）を介して埋め込まれている、複数の電極（５６）と、
前記半導体層（１２）に形成された１つまたは複数の外周トレンチ（１８）と
を備え、前記複数のセルトレンチ（１４）は、
第１方向に延びるとともに、平面視で前記第１方向と直交する第２方向に第１ピッチ（Ｐ１）で配列された第１組のセルトレンチ（Ｓ１）と、
前記第２方向に延びるとともに、前記第１方向に第２ピッチ（Ｐ２）で配列された第２組のセルトレンチ（Ｓ２）と
を含み、前記半導体層（１２）は、前記第１組のセルトレンチ（Ｓ１）が配置される第１セル領域（３６；１２０；２２０）と、前記第２組のセルトレンチ（Ｓ２）が配置される第２セル領域（３８；１２２；２２２）とを含み、前記１つまたは複数の外周トレンチ（１８）は、平面視で前記第１セル領域（３６；１２０；２２０）および前記第２セル領域（３８；１２２；２２２）を囲むように配置されており、
前記第１セル領域（３６；１２０；２２０）と前記第２セル領域（３８；１２２；２２２）との間のセル間距離（Ｄ，Ｄ１）は、前記第１ピッチ（Ｐ１）および前記第２ピッチ（Ｐ２）のいずれよりも小さい、半導体装置。
【0103】
（付記２）
前記第１組のセルトレンチ（Ｓ１）は、第１間隔（Ｓｐ１）で配列され、前記第２組のセルトレンチ（Ｓ２）は、第２間隔（Ｓｐ２）で配列され、前記セル間距離（Ｄ，Ｄ１）は、前記第１間隔（Ｓｐ１）および前記第２間隔（Ｓｐ２）のいずれよりも小さい、付記１に記載の半導体装置。
前記第１組のセルトレンチ（Ｓ１）は、第１間隔（Ｓｐ１）で配列され、前記第２組のセルトレンチ（Ｓ２）は、第２間隔（Ｓｐ２）で配列され、前記セル間距離（Ｄ，Ｄ１）は、前記第１間隔（Ｓｐ１）および前記第２間隔（Ｓｐ２）のいずれよりも小さい、付記１に記載の半導体装置。
【0104】
（付記３）
前記セル間距離（Ｄ，Ｄ１）は、前記第１組のセルトレンチ（Ｓ１）と、前記第２組のセルトレンチ（Ｓ２）との間の最小距離である、付記１または２に記載の半導体装置。
前記セル間距離（Ｄ，Ｄ１）は、前記第１組のセルトレンチ（Ｓ１）と、前記第２組のセルトレンチ（Ｓ２）との間の最小距離である、付記１または２に記載の半導体装置。
【0105】
（付記４）
前記第１セル領域（３６）と前記第２セル領域（３８）とは、前記第２方向に並んでおり、
前記セル間距離（Ｄ）は、前記第１組のセルトレンチ（Ｓ１）のうち、最も前記第２セル領域（３８）の近くに位置する１つと、前記第２組のセルトレンチ（Ｓ２）のうちの２つ以上との間の最小距離である、付記１～３のいずれか１つに記載の半導体装置。
前記第１セル領域（３６）と前記第２セル領域（３８）とは、前記第２方向に並んでおり、
前記セル間距離（Ｄ）は、前記第１組のセルトレンチ（Ｓ１）のうち、最も前記第２セル領域（３８）の近くに位置する１つと、前記第２組のセルトレンチ（Ｓ２）のうちの２つ以上との間の最小距離である、付記１～３のいずれか１つに記載の半導体装置。
【0106】
（付記５）
前記複数のセルトレンチ（１４）は、複数のゲートトレンチ（５２）を含み、
前記複数の電極（５６）は、複数のゲート電極（５８）を含み、
前記複数のゲート電極（５８）の各々は、前記複数のゲートトレンチ（５２）のうちの対応する１つに前記絶縁層（１６）を介して埋め込まれている、付記１～４のうちのいずれか１つに記載の半導体装置。
前記複数のセルトレンチ（１４）は、複数のゲートトレンチ（５２）を含み、
前記複数の電極（５６）は、複数のゲート電極（５８）を含み、
前記複数のゲート電極（５８）の各々は、前記複数のゲートトレンチ（５２）のうちの対応する１つに前記絶縁層（１６）を介して埋め込まれている、付記１～４のうちのいずれか１つに記載の半導体装置。
【0107】
（付記６）
前記複数の電極（５６）は、複数の第１フィールドプレート電極（６０）を含み、
前記複数の第１フィールドプレート電極（６０）の各々は、前記複数のゲートトレンチ（５２）のうちの対応する１つに、前記ゲート電極（５８）から離隔されつつ前記絶縁層（１６）を介して埋め込まれている、付記５に記載の半導体装置。
前記複数の電極（５６）は、複数の第１フィールドプレート電極（６０）を含み、
前記複数の第１フィールドプレート電極（６０）の各々は、前記複数のゲートトレンチ（５２）のうちの対応する１つに、前記ゲート電極（５８）から離隔されつつ前記絶縁層（１６）を介して埋め込まれている、付記５に記載の半導体装置。
【0108】
（付記７）
前記絶縁層（１６）上に形成されたゲート配線（２０）と、前記絶縁層（１６）上に形成されるとともに前記ゲート配線（２０）から離隔されたソース配線（２２）とをさらに備え、
前記複数のゲート電極（５８）は、前記ゲート配線（２０）に電気的に接続され、
前記複数の第１フィールドプレート電極（６０）は、前記ソース配線（２２）に電気的に接続されている、付記６に記載の半導体装置。
前記絶縁層（１６）上に形成されたゲート配線（２０）と、前記絶縁層（１６）上に形成されるとともに前記ゲート配線（２０）から離隔されたソース配線（２２）とをさらに備え、
前記複数のゲート電極（５８）は、前記ゲート配線（２０）に電気的に接続され、
前記複数の第１フィールドプレート電極（６０）は、前記ソース配線（２２）に電気的に接続されている、付記６に記載の半導体装置。
【0109】
（付記８）
前記複数のセルトレンチ（１４）は、フィールドプレートトレンチ（５４）を含み、
前記複数の電極（５６）は、前記フィールドプレートトレンチ（５４）に前記絶縁層（１６）を介して埋め込まれた第２フィールドプレート電極（８０）を含み、前記フィールドプレートトレンチ（５４）には、ゲート電極（５８）が埋め込まれていない、付記５または６に記載の半導体装置。
前記複数のセルトレンチ（１４）は、フィールドプレートトレンチ（５４）を含み、
前記複数の電極（５６）は、前記フィールドプレートトレンチ（５４）に前記絶縁層（１６）を介して埋め込まれた第２フィールドプレート電極（８０）を含み、前記フィールドプレートトレンチ（５４）には、ゲート電極（５８）が埋め込まれていない、付記５または６に記載の半導体装置。
【0110】
（付記９）
前記絶縁層（１６）上に形成されたゲート配線（２０）と、前記絶縁層（１６）上に形成されるとともに前記ゲート配線（２０）から離隔されたソース配線（２２）とをさらに備え、
前記複数のゲート電極（５８）は、前記ゲート配線（２０）に電気的に接続され、
前記第２フィールドプレート電極（８０）は、前記ソース配線（２２）に電気的に接続されている、付記８に記載の半導体装置。
前記絶縁層（１６）上に形成されたゲート配線（２０）と、前記絶縁層（１６）上に形成されるとともに前記ゲート配線（２０）から離隔されたソース配線（２２）とをさらに備え、
前記複数のゲート電極（５８）は、前記ゲート配線（２０）に電気的に接続され、
前記第２フィールドプレート電極（８０）は、前記ソース配線（２２）に電気的に接続されている、付記８に記載の半導体装置。
【0111】
（付記１０）
前記第１セル領域（３６）と前記第２セル領域（３８）とは、前記第２方向に並んでおり、
前記第１組のセルトレンチ（Ｓ１）のうち、最も前記第２セル領域（３８）の近くに位置するセルトレンチ（１４）は、前記フィールドプレートトレンチ（５４）である、付記８または９に記載の半導体装置。
前記第１セル領域（３６）と前記第２セル領域（３８）とは、前記第２方向に並んでおり、
前記第１組のセルトレンチ（Ｓ１）のうち、最も前記第２セル領域（３８）の近くに位置するセルトレンチ（１４）は、前記フィールドプレートトレンチ（５４）である、付記８または９に記載の半導体装置。
【0112】
（付記１１）
１つまたは複数の外周電極（６８）をさらに備え、前記１つまたは複数の外周電極（６８）の各々は、前記１つまたは複数の外周トレンチ（１８）のうちの対応する１つに前記絶縁層（１６）を介して埋め込まれている、付記１～１０のうちのいずれか１つに記載の半導体装置。
１つまたは複数の外周電極（６８）をさらに備え、前記１つまたは複数の外周電極（６８）の各々は、前記１つまたは複数の外周トレンチ（１８）のうちの対応する１つに前記絶縁層（１６）を介して埋め込まれている、付記１～１０のうちのいずれか１つに記載の半導体装置。
【0113】
（付記１２）
前記絶縁層（１６）上に形成されたゲート配線（２０）と、前記絶縁層（１６）上に形成されるとともに前記ゲート配線（２０）から離隔されたソース配線（２２）とをさらに備え、
前記複数の外周電極（６８）のうちの少なくとも１つは、前記ソース配線（２２）に電気的に接続されている、付記１１に記載の半導体装置。
前記絶縁層（１６）上に形成されたゲート配線（２０）と、前記絶縁層（１６）上に形成されるとともに前記ゲート配線（２０）から離隔されたソース配線（２２）とをさらに備え、
前記複数の外周電極（６８）のうちの少なくとも１つは、前記ソース配線（２２）に電気的に接続されている、付記１１に記載の半導体装置。
【0114】
（付記１３）
前記１つまたは複数の外周トレンチ（１８）は、複数の外周トレンチ（１８）を含み、
前記複数の外周トレンチ（１８）は、
前記複数の外周トレンチ（１８）のうち、最も内側に配置された第１外周トレンチ（７０）と、
平面視で前記第１外周トレンチを囲む１つまたは複数の第２外周トレンチ（７２）と
を含み、前記第２外周トレンチ（７２）は、前記第１外周トレンチ（７０）よりも大きい幅を有している、付記１～１２のうちのいずれか１つに記載の半導体装置。
前記１つまたは複数の外周トレンチ（１８）は、複数の外周トレンチ（１８）を含み、
前記複数の外周トレンチ（１８）は、
前記複数の外周トレンチ（１８）のうち、最も内側に配置された第１外周トレンチ（７０）と、
平面視で前記第１外周トレンチを囲む１つまたは複数の第２外周トレンチ（７２）と
を含み、前記第２外周トレンチ（７２）は、前記第１外周トレンチ（７０）よりも大きい幅を有している、付記１～１２のうちのいずれか１つに記載の半導体装置。
【0115】
（付記１４）
前記半導体層（１２）は、第１導電型のドリフト領域（４４）と、前記ドリフト領域（４４）上に形成された第２導電型のボディ領域（４６）と、前記ボディ領域（４６）上に形成された前記第１導電型のソース領域（４８）とを含み、
各セルトレンチ（１４）は、前記ソース領域（４８）および前記ボディ領域（４６）を貫通して前記ドリフト領域（４４）に達している、付記１～１３のいずれか１つに記載の半導体装置。
前記半導体層（１２）は、第１導電型のドリフト領域（４４）と、前記ドリフト領域（４４）上に形成された第２導電型のボディ領域（４６）と、前記ボディ領域（４６）上に形成された前記第１導電型のソース領域（４８）とを含み、
各セルトレンチ（１４）は、前記ソース領域（４８）および前記ボディ領域（４６）を貫通して前記ドリフト領域（４４）に達している、付記１～１３のいずれか１つに記載の半導体装置。
【0116】
（付記１５）
前記第１ピッチ（Ｐ１）は、前記第２ピッチ（Ｐ２）と同じである、付記１～１４のいずれか１つに記載の半導体装置。
前記第１ピッチ（Ｐ１）は、前記第２ピッチ（Ｐ２）と同じである、付記１～１４のいずれか１つに記載の半導体装置。
【0117】
（付記１６）
前記第１ピッチ（Ｐ１）は、前記第２ピッチ（Ｐ２）と異なっている、付記１～１４のいずれか１つに記載の半導体装置。
前記第１ピッチ（Ｐ１）は、前記第２ピッチ（Ｐ２）と異なっている、付記１～１４のいずれか１つに記載の半導体装置。
【0118】
（付記１７）
前記第１セル領域（３６；１２０；２２０）および前記第２セル領域（３８；１２２；２２２）の各々は、平面視で矩形状である、付記１～１６のいずれか１つに記載の半導体装置。
前記第１セル領域（３６；１２０；２２０）および前記第２セル領域（３８；１２２；２２２）の各々は、平面視で矩形状である、付記１～１６のいずれか１つに記載の半導体装置。
【0119】
（付記１８）
前記１つまたは複数の外周トレンチ（１８）は、平面視で前記第１セル領域（３６；１２０；２２０）および前記第２セル領域（３８；１２２；２２２）を囲むループを形成している、付記１～１７のいずれか１つに記載の半導体装置。
前記１つまたは複数の外周トレンチ（１８）は、平面視で前記第１セル領域（３６；１２０；２２０）および前記第２セル領域（３８；１２２；２２２）を囲むループを形成している、付記１～１７のいずれか１つに記載の半導体装置。
【0120】
（付記１９）
前記複数のセルトレンチ（１４）は、前記第１方向に延びるとともに、前記第２方向に第３ピッチ（Ｐ３）で配列された第３組のセルトレンチ（Ｓ３）をさらに含み、
前記半導体層（１２）は、前記第３組のセルトレンチ（Ｓ３）が配置される第３セル領域（１２４）をさらに含み、
前記複数の外周トレンチ（１８）は、平面視で前記第１セル領域（１２０）、前記第２セル領域（１２２）、および前記第３セル領域（１２４）を囲むように配置されており、
前記第１セル領域（１２０）、前記第２セル領域（１２２）、および前記第３セル領域（１２４）は、前記第１方向に並び、かつ前記第２セル領域（１２２）は、前記第１セル領域（１２０）と前記第３セル領域（１２４）との間に配置されており、
前記第２セル領域（１２２）と前記第３セル領域（１２４）との間のセル間距離（Ｄ２）は、前記第２ピッチ（Ｐ２）および前記第３ピッチ（Ｐ３）のいずれよりも小さい、付記１に記載の半導体装置。
前記複数のセルトレンチ（１４）は、前記第１方向に延びるとともに、前記第２方向に第３ピッチ（Ｐ３）で配列された第３組のセルトレンチ（Ｓ３）をさらに含み、
前記半導体層（１２）は、前記第３組のセルトレンチ（Ｓ３）が配置される第３セル領域（１２４）をさらに含み、
前記複数の外周トレンチ（１８）は、平面視で前記第１セル領域（１２０）、前記第２セル領域（１２２）、および前記第３セル領域（１２４）を囲むように配置されており、
前記第１セル領域（１２０）、前記第２セル領域（１２２）、および前記第３セル領域（１２４）は、前記第１方向に並び、かつ前記第２セル領域（１２２）は、前記第１セル領域（１２０）と前記第３セル領域（１２４）との間に配置されており、
前記第２セル領域（１２２）と前記第３セル領域（１２４）との間のセル間距離（Ｄ２）は、前記第２ピッチ（Ｐ２）および前記第３ピッチ（Ｐ３）のいずれよりも小さい、付記１に記載の半導体装置。
【0121】
（付記２０）
前記複数のセルトレンチ（１４）は、
前記第１方向に延びるとともに、前記第２方向に第３ピッチ（Ｐ３）で配列された第３組のセルトレンチ（Ｓ３）と、
前記第２方向に延びるとともに、前記第１方向に第４ピッチ（Ｐ４）で配列された第４組のセルトレンチ（Ｓ４）と
をさらに含み、
前記半導体層（１２）は、前記第３組のセルトレンチ（Ｓ３）が配置される第３セル領域（２２４）と、前記第４組のセルトレンチ（Ｓ４）が配置される第４セル領域（２２６）とをさらに含み、
前記複数の外周トレンチ（１８）は、平面視で前記第１セル領域（２２０）、前記第２セル領域（２２２）、前記第３セル領域（２２４）、および前記第４セル領域（２２６）を囲むように配置されており、
前記第１セル領域（２２０）と前記第２セル領域（２２２）とは、前記第１方向に並び、
前記第２セル領域（２２２）と前記第３セル領域（２２４）とは、前記第２方向に並び、
前記第３セル領域（２２４）と前記第４セル領域（２２６）とは、前記第１方向に並び、
前記第４セル領域（２２６）と前記第１セル領域（２２０）とは、前記第２方向に並び、
前記第２セル領域（２２２）と前記第３セル領域（２２４）との間のセル間距離（Ｄ２）は、前記第２ピッチ（Ｐ２）および前記第３ピッチ（Ｐ３）のいずれよりも小さく、
前記第３セル領域（２２４）と前記第４セル領域（２２６）との間のセル間距離（Ｄ３）は、前記第３ピッチ（Ｐ３）および前記第４ピッチ（Ｐ４）のいずれよりも小さく、
前記第４セル領域（２２６）と前記第１セル領域（２２０）との間のセル間距離（Ｄ４）は、前記第４ピッチ（Ｐ４）および前記第１ピッチ（Ｐ１）のいずれよりも小さい、付記１に記載の半導体装置。
前記複数のセルトレンチ（１４）は、
前記第１方向に延びるとともに、前記第２方向に第３ピッチ（Ｐ３）で配列された第３組のセルトレンチ（Ｓ３）と、
前記第２方向に延びるとともに、前記第１方向に第４ピッチ（Ｐ４）で配列された第４組のセルトレンチ（Ｓ４）と
をさらに含み、
前記半導体層（１２）は、前記第３組のセルトレンチ（Ｓ３）が配置される第３セル領域（２２４）と、前記第４組のセルトレンチ（Ｓ４）が配置される第４セル領域（２２６）とをさらに含み、
前記複数の外周トレンチ（１８）は、平面視で前記第１セル領域（２２０）、前記第２セル領域（２２２）、前記第３セル領域（２２４）、および前記第４セル領域（２２６）を囲むように配置されており、
前記第１セル領域（２２０）と前記第２セル領域（２２２）とは、前記第１方向に並び、
前記第２セル領域（２２２）と前記第３セル領域（２２４）とは、前記第２方向に並び、
前記第３セル領域（２２４）と前記第４セル領域（２２６）とは、前記第１方向に並び、
前記第４セル領域（２２６）と前記第１セル領域（２２０）とは、前記第２方向に並び、
前記第２セル領域（２２２）と前記第３セル領域（２２４）との間のセル間距離（Ｄ２）は、前記第２ピッチ（Ｐ２）および前記第３ピッチ（Ｐ３）のいずれよりも小さく、
前記第３セル領域（２２４）と前記第４セル領域（２２６）との間のセル間距離（Ｄ３）は、前記第３ピッチ（Ｐ３）および前記第４ピッチ（Ｐ４）のいずれよりも小さく、
前記第４セル領域（２２６）と前記第１セル領域（２２０）との間のセル間距離（Ｄ４）は、前記第４ピッチ（Ｐ４）および前記第１ピッチ（Ｐ１）のいずれよりも小さい、付記１に記載の半導体装置。
【符号の説明】
【0122】
１０，１００，２００…半導体装置
１２…半導体層
１２Ａ…上面
１２Ｂ…底面
１４…セルトレンチ
１４Ａ…側壁
１４Ｂ…底壁
１６…絶縁層
１８…外周トレンチ
２０，１０２，２０２…ゲート配線
２２，１０４，２０４…ソース配線
２４，１０６，２０６…ゲートパッド
２６，２８，３０，１０８，１１０，１１２，１１４，２０８，２１０，２１２，２１４…ゲートフィンガー
３２，１１６，２１６…内側セグメント
３４，１１８，２１８…外周セグメント
３６，１２０，２２０…第１セル領域
３８，１２２，２２２…第２セル領域
４０…半導体基板
４２…エピタキシャル層
４４…ドリフト領域
４６…ボディ領域
４８…ソース領域
５０…ドレイン電極
５２…ゲートトレンチ
５４…フィールドプレートトレンチ
５６…電極
５８…ゲート電極
５８Ａ…上面
５８Ｂ…底面
５８Ｃ…側面
６０…第１フィールドプレート電極
６２…ソースコンタクトプラグ
６４…コンタクト領域
６６…ゲート絶縁部
６８…外周電極
７０…第１外周トレンチ
７２…第２外周トレンチ
７４…外周コンタクト
７６…高濃度領域
７８…フィールドプレートコンタクトプラグ
８０…第２フィールドプレート電極
１２４，２２４…第３セル領域
２２６…第４セル領域
Ｄ，Ｄ１，Ｄ２，Ｄ３，Ｄ４…セル間距離
Ｐ１…第１ピッチ
Ｐ２…第２ピッチ
Ｐ３…第３ピッチ
Ｐ４…第４ピッチ
Ｓｐ１…第１間隔
Ｓｐ２…第２間隔
Ｓ１…第１組のセルトレンチ
Ｓ２…第２組のセルトレンチ
Ｓ３…第３組のセルトレンチ
Ｓ４…第４組のセルトレンチ
１２…半導体層
１２Ａ…上面
１２Ｂ…底面
１４…セルトレンチ
１４Ａ…側壁
１４Ｂ…底壁
１６…絶縁層
１８…外周トレンチ
２０，１０２，２０２…ゲート配線
２２，１０４，２０４…ソース配線
２４，１０６，２０６…ゲートパッド
２６，２８，３０，１０８，１１０，１１２，１１４，２０８，２１０，２１２，２１４…ゲートフィンガー
３２，１１６，２１６…内側セグメント
３４，１１８，２１８…外周セグメント
３６，１２０，２２０…第１セル領域
３８，１２２，２２２…第２セル領域
４０…半導体基板
４２…エピタキシャル層
４４…ドリフト領域
４６…ボディ領域
４８…ソース領域
５０…ドレイン電極
５２…ゲートトレンチ
５４…フィールドプレートトレンチ
５６…電極
５８…ゲート電極
５８Ａ…上面
５８Ｂ…底面
５８Ｃ…側面
６０…第１フィールドプレート電極
６２…ソースコンタクトプラグ
６４…コンタクト領域
６６…ゲート絶縁部
６８…外周電極
７０…第１外周トレンチ
７２…第２外周トレンチ
７４…外周コンタクト
７６…高濃度領域
７８…フィールドプレートコンタクトプラグ
８０…第２フィールドプレート電極
１２４，２２４…第３セル領域
２２６…第４セル領域
Ｄ，Ｄ１，Ｄ２，Ｄ３，Ｄ４…セル間距離
Ｐ１…第１ピッチ
Ｐ２…第２ピッチ
Ｐ３…第３ピッチ
Ｐ４…第４ピッチ
Ｓｐ１…第１間隔
Ｓｐ２…第２間隔
Ｓ１…第１組のセルトレンチ
Ｓ２…第２組のセルトレンチ
Ｓ３…第３組のセルトレンチ
Ｓ４…第４組のセルトレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】