(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024025701
(43)【公開日】2024-02-26
(54)【発明の名称】表示パネル
(51)【国際特許分類】
G09F 9/30 20060101AFI20240216BHJP
H10K 59/123 20230101ALI20240216BHJP
H10K 59/131 20230101ALI20240216BHJP
H10K 50/844 20230101ALI20240216BHJP
H10K 59/129 20230101ALI20240216BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 348A
H10K59/123
H10K59/131
H10K50/844
H10K59/129
【審査請求】未請求
【請求項の数】25
【出願形態】ＯＬ
(21)【出願番号】P 2023126483
(22)【出願日】2023-08-02
(31)【優先権主張番号】10-2022-0099729
(32)【優先日】2022-08-10
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110002619
【氏名又は名称】弁理士法人ＰＯＲＴ
(72)【発明者】
【氏名】キム，ヘミン
(72)【発明者】
【氏名】ソ，ヨンワン
(72)【発明者】
【氏名】ユ，ビョンチャン
(72)【発明者】
【氏名】イ，ユンホ
(72)【発明者】
【氏名】チュン，キュンフン
【テーマコード（参考）】
3K107
5C094
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC43
3K107DD11
3K107DD39
3K107DD90
3K107EE04
3K107EE57
3K107FF15
3K107HH05
5C094AA15
5C094BA01
5C094DA09
5C094DA15
5C094DB01
5C094EA10
(57)【要約】
【課題】スキャン駆動回路を含む表示パネルを提供する。
【解決手段】スキャン駆動回路はターンオン区間にスキャン信号のハイ電圧を出力する第１トランジスタを含む。前記第１トランジスタは、第１入力領域と、第１出力領域と、第１チャネル領域とを含む第１半導体パターンと、前記第１チャネル領域に重畳する第１ゲート電極と、前記第１入力領域に電気的に連結される第２入力領域と、前記第１出力領域に電気的に連結される第２出力領域と、前記第１チャネル領域に重畳する第２チャネル領域とを含む第２半導体パターンと、前記第２チャネル領域に重畳し、前記第１ゲート電極に電気的に連結される第２ゲート電極と、を含む。
【選択図】図８ｂ
【解決手段】スキャン駆動回路はターンオン区間にスキャン信号のハイ電圧を出力する第１トランジスタを含む。前記第１トランジスタは、第１入力領域と、第１出力領域と、第１チャネル領域とを含む第１半導体パターンと、前記第１チャネル領域に重畳する第１ゲート電極と、前記第１入力領域に電気的に連結される第２入力領域と、前記第１出力領域に電気的に連結される第２出力領域と、前記第１チャネル領域に重畳する第２チャネル領域とを含む第２半導体パターンと、前記第２チャネル領域に重畳し、前記第１ゲート電極に電気的に連結される第２ゲート電極と、を含む。
【選択図】図８ｂ
【特許請求の範囲】
【請求項1】
表示領域と前記表示領域に隣接して配置される非表示領域とを含むベース層と、
前記ベース層の前記非表示領域の上に配置される複数個の絶縁層と、
前記ベース層の前記表示領域に配置される画素回路と、
前記表示領域に重畳し、前記画素回路に電気的に連結される発光素子と、
前記ベース層の前記非表示領域の上に配置され、ターンオン区間の間にスキャン信号のハイ電圧を出力する第１トランジスタと、を含むスキャン駆動回路と、を含み、
前記第１トランジスタは、
第１入力領域と、第１出力領域と、前記第１入力領域と第１出力領域との間に配置される第１チャネル領域とを含む第１半導体パターンと、
前記第１半導体パターンの上に配置され、前記第１チャネル領域に重畳する第１ゲート電極と、
前記第１入力領域に電気的に連結される第２入力領域と、前記第１出力領域に電気的に連結される第２出力領域と、前記第２入力領域と前記第２出力領域との間に配置され、前記第１チャネル領域に重畳する第２チャネル領域とを含み、前記第１ゲート電極の上に配置される第２半導体パターンと、
前記第２半導体パターンの上に配置され、前記第２チャネル領域に重畳し、前記第１ゲート電極に電気的に連結される第２ゲート電極と、を含む表示パネル。
前記ベース層の前記非表示領域の上に配置される複数個の絶縁層と、
前記ベース層の前記表示領域に配置される画素回路と、
前記表示領域に重畳し、前記画素回路に電気的に連結される発光素子と、
前記ベース層の前記非表示領域の上に配置され、ターンオン区間の間にスキャン信号のハイ電圧を出力する第１トランジスタと、を含むスキャン駆動回路と、を含み、
前記第１トランジスタは、
第１入力領域と、第１出力領域と、前記第１入力領域と第１出力領域との間に配置される第１チャネル領域とを含む第１半導体パターンと、
前記第１半導体パターンの上に配置され、前記第１チャネル領域に重畳する第１ゲート電極と、
前記第１入力領域に電気的に連結される第２入力領域と、前記第１出力領域に電気的に連結される第２出力領域と、前記第２入力領域と前記第２出力領域との間に配置され、前記第１チャネル領域に重畳する第２チャネル領域とを含み、前記第１ゲート電極の上に配置される第２半導体パターンと、
前記第２半導体パターンの上に配置され、前記第２チャネル領域に重畳し、前記第１ゲート電極に電気的に連結される第２ゲート電極と、を含む表示パネル。
【請求項2】
前記第１半導体パターンの下側に配置され、前記第１ゲート電極に重畳する遮蔽電極を更に含む請求項１に記載の表示パネル。
【請求項3】
前記複数個の絶縁層は、
前記第１チャネル領域と前記第１ゲート電極との間に配置される第１絶縁層と、
前記第１ゲート電極と前記第２半導体パターンとの間に配置される第２絶縁層と、
前記第２チャネル領域と前記第２ゲート電極との間に配置される第３絶縁層と、
前記第２ゲート電極をカバーしながら前記第３絶縁層の上に配置される第４絶縁層と、を含む請求項１に記載の表示パネル。
前記第１チャネル領域と前記第１ゲート電極との間に配置される第１絶縁層と、
前記第１ゲート電極と前記第２半導体パターンとの間に配置される第２絶縁層と、
前記第２チャネル領域と前記第２ゲート電極との間に配置される第３絶縁層と、
前記第２ゲート電極をカバーしながら前記第３絶縁層の上に配置される第４絶縁層と、を含む請求項１に記載の表示パネル。
【請求項4】
前記第２入力領域は、前記第２絶縁層を貫通する第１コンタクト孔を介して前記第１入力領域に連結され、
前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記第１出力領域に連結される請求項３に記載の表示パネル。
前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記第１出力領域に連結される請求項３に記載の表示パネル。
【請求項5】
前記第４絶縁層を貫通する第３コンタクト孔を介して前記第２入力領域に連結されて前記第１入力領域及び前記第２入力領域にクロック信号を提供する第１導電パターンと、
前記第４絶縁層を貫通する第４コンタクト孔を介して前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む請求項４に記載の表示パネル。
前記第４絶縁層を貫通する第４コンタクト孔を介して前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む請求項４に記載の表示パネル。
【請求項6】
前記スキャン駆動回路は、前記ベース層の前記非表示領域に配置され、ターンオン区間の間に前記スキャン信号のロー電圧を出力する第２トランジスタを更に含む請求項１に記載の表示パネル。
【請求項7】
前記第２トランジスタは、
第３入力領域と、第３出力領域と、前記第３入力領域と第３出力領域との間に配置される第３チャネル領域とを含む第３半導体パターンと、
前記第３半導体パターンの上に配置され、前記第３チャネル領域に重畳する第３ゲート電極と、
前記第３入力領域に電気的に連結される第４入力領域と、前記第３出力領域に電気的に連結される第４出力領域と、前記第４入力領域と前記第４出力領域との間に配置され、前記第３チャネル領域に重畳する第４チャネル領域とを含み、前記第３ゲート電極の上に配置される第４半導体パターンと、
前記第４半導体パターンの上に配置され、前記第4チャネル領域に重畳し、前記第３ゲート電極に電気的に連結される第４ゲート電極と、を含む請求項６に記載の表示パネル。
第３入力領域と、第３出力領域と、前記第３入力領域と第３出力領域との間に配置される第３チャネル領域とを含む第３半導体パターンと、
前記第３半導体パターンの上に配置され、前記第３チャネル領域に重畳する第３ゲート電極と、
前記第３入力領域に電気的に連結される第４入力領域と、前記第３出力領域に電気的に連結される第４出力領域と、前記第４入力領域と前記第４出力領域との間に配置され、前記第３チャネル領域に重畳する第４チャネル領域とを含み、前記第３ゲート電極の上に配置される第４半導体パターンと、
前記第４半導体パターンの上に配置され、前記第4チャネル領域に重畳し、前記第３ゲート電極に電気的に連結される第４ゲート電極と、を含む請求項６に記載の表示パネル。
【請求項8】
前記第１半導体パターンと前記第３半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含み、
前記第２半導体パターンと前記第４半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含む請求項７に記載の表示パネル。
前記第２半導体パターンと前記第４半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含む請求項７に記載の表示パネル。
【請求項9】
前記第４入力領域に連結されて前記第４入力領域に前記スキャン信号の前記ロー電圧に対応する基準ロー電圧を提供する第２導電パターンと、
前記第４出力領域に連結されて前記第２トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ロー電圧を受信するスキャン信号ラインと、を更に含む請求項８に記載の表示パネル。
前記第４出力領域に連結されて前記第２トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ロー電圧を受信するスキャン信号ラインと、を更に含む請求項８に記載の表示パネル。
【請求項10】
前記画素回路は、
前記第１半導体パターンと同じ層の上に配置され、同じ酸化物半導体を含む半導体パターンを含む第１型トランジスタと、
前記第２半導体パターンと同じ層の上に配置され、同じ酸化物半導体を含む半導体パターンを含む第２型トランジスタと、を含み、
前記第１型トランジスタと前記第２型トランジスタのうちいずれか一つは前記スキャン信号を受信する請求項１に記載の表示パネル。
前記第１半導体パターンと同じ層の上に配置され、同じ酸化物半導体を含む半導体パターンを含む第１型トランジスタと、
前記第２半導体パターンと同じ層の上に配置され、同じ酸化物半導体を含む半導体パターンを含む第２型トランジスタと、を含み、
前記第１型トランジスタと前記第２型トランジスタのうちいずれか一つは前記スキャン信号を受信する請求項１に記載の表示パネル。
【請求項11】
前記複数個の絶縁層は、
前記第１チャネル領域と前記第１ゲート電極との間に配置される第１絶縁層と、
前記第１ゲート電極と前記第２半導体パターンとの間に配置される第２絶縁層と、
前記第２半導体パターンと前記第２ゲート電極との間に配置される第３絶縁層と、を含む請求項１に記載の表示パネル。
前記第１チャネル領域と前記第１ゲート電極との間に配置される第１絶縁層と、
前記第１ゲート電極と前記第２半導体パターンとの間に配置される第２絶縁層と、
前記第２半導体パターンと前記第２ゲート電極との間に配置される第３絶縁層と、を含む請求項１に記載の表示パネル。
【請求項12】
前記第２入力領域は、前記第２絶縁層を貫通する第１コンタクト孔を介して前記第１入力領域に連結され、
前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記第１出力領域に連結される請求項１１に記載の表示パネル。
前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記第１出力領域に連結される請求項１１に記載の表示パネル。
【請求項13】
前記第３絶縁層を貫通する第３コンタクト孔を介して前記第２入力領域に連結されて前記第１入力領域及び前記第２入力領域にクロック信号を提供する第１導電パターンと、
前記第３絶縁層を貫通する第４コンタクト孔を介して前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む請求項１２に記載の表示パネル。
前記第３絶縁層を貫通する第４コンタクト孔を介して前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む請求項１２に記載の表示パネル。
【請求項14】
前記第２ゲート電極と前記第１導電パターンは同じ層の上に配置され、同じ物質を含む請求項１３に記載の表示パネル。
【請求項15】
表示領域と前記表示領域に隣接して配置される非表示領域とを含むベース層と、
前記ベース層の前記非表示領域の上に配置される複数個の絶縁層と、
前記ベース層の前記表示領域に配置される画素回路と、
前記ベース層の前記表示領域に配置され、前記画素回路に電気的に連結される発光素子と、
前記ベース層の前記非表示領域に配置され、ターンオン区間の間にスキャン信号のハイ電圧を出力する第１トランジスタと、ターンオン区間の間に前記スキャン信号のロー電圧を出力する第２トランジスタと、を含むスキャン駆動回路と、を含み、
前記第１トランジスタは、
第１入力領域と、第１出力領域と、前記第１入力領域と第１出力領域との間に配置される第１チャネル領域と、第１－１入力領域と、前記第１－１入力領域と前記第１出力領域との間に配置される第１－１チャネル領域とを含み、第１方向に延長され、前記第１方向と交差する第２方向に並べられる複数個の第１半導体パターンと、
前記複数個の第１半導体パターンの上に配置され、前記複数個の第１半導体パターンそれぞれの前記第１チャネル領域に重畳する第１部分と前記複数個の第１半導体パターンそれぞれの前記第１－１チャネル領域に重畳する第２部分とを含む第１ゲート電極と、
それぞれが前記第１入力領域に電気的に連結される第２入力領域と、前記第１出力領域に電気的に連結される第２出力領域と、前記第２入力領域と前記第２出力領域との間に配置され、前記第１チャネル領域に重畳する第２チャネル領域と、前記第１－１入力領域に電気的に連結される第２－１入力領域と、前記第２－１入力領域と第２出力領域との間に配置され、前記第１－１チャネル領域に重畳する第２－１チャネル領域とを含み、前記複数個の第１半導体パターンに対応するように配置される複数個の第２半導体パターンと、
前記複数個の第２半導体パターンの上に配置され、前記複数個の第２半導体パターンそれぞれの前記第２チャネル領域に重畳する第３部分と、前記複数個の第２半導体パターンそれぞれの第２－１チャネル領域に重畳する第４部分とを含む第２ゲート電極と、を含む表示パネル。
前記ベース層の前記非表示領域の上に配置される複数個の絶縁層と、
前記ベース層の前記表示領域に配置される画素回路と、
前記ベース層の前記表示領域に配置され、前記画素回路に電気的に連結される発光素子と、
前記ベース層の前記非表示領域に配置され、ターンオン区間の間にスキャン信号のハイ電圧を出力する第１トランジスタと、ターンオン区間の間に前記スキャン信号のロー電圧を出力する第２トランジスタと、を含むスキャン駆動回路と、を含み、
前記第１トランジスタは、
第１入力領域と、第１出力領域と、前記第１入力領域と第１出力領域との間に配置される第１チャネル領域と、第１－１入力領域と、前記第１－１入力領域と前記第１出力領域との間に配置される第１－１チャネル領域とを含み、第１方向に延長され、前記第１方向と交差する第２方向に並べられる複数個の第１半導体パターンと、
前記複数個の第１半導体パターンの上に配置され、前記複数個の第１半導体パターンそれぞれの前記第１チャネル領域に重畳する第１部分と前記複数個の第１半導体パターンそれぞれの前記第１－１チャネル領域に重畳する第２部分とを含む第１ゲート電極と、
それぞれが前記第１入力領域に電気的に連結される第２入力領域と、前記第１出力領域に電気的に連結される第２出力領域と、前記第２入力領域と前記第２出力領域との間に配置され、前記第１チャネル領域に重畳する第２チャネル領域と、前記第１－１入力領域に電気的に連結される第２－１入力領域と、前記第２－１入力領域と第２出力領域との間に配置され、前記第１－１チャネル領域に重畳する第２－１チャネル領域とを含み、前記複数個の第１半導体パターンに対応するように配置される複数個の第２半導体パターンと、
前記複数個の第２半導体パターンの上に配置され、前記複数個の第２半導体パターンそれぞれの前記第２チャネル領域に重畳する第３部分と、前記複数個の第２半導体パターンそれぞれの第２－１チャネル領域に重畳する第４部分とを含む第２ゲート電極と、を含む表示パネル。
【請求項16】
前記複数個の絶縁層は、
前記複数個の第１半導体パターンそれぞれの前記第１チャネル領域と前記第１部分との間、及び前記第１－１チャネル領域と前記第２部分との間に配置される第１絶縁層と、
前記第１ゲート電極と前記複数個の第２半導体パターンとの間に配置される第２絶縁層と、
前記複数個の第２半導体パターンそれぞれの前記第２チャネル領域と前記第３部分との間、及び前記第２－１チャネル領域と前記第４部分との間に配置される第３絶縁層と、
前記第２ゲート電極をカバーしながら前記第３絶縁層の上に配置される第４絶縁層と、を含む請求項１５に記載の表示パネル。
前記複数個の第１半導体パターンそれぞれの前記第１チャネル領域と前記第１部分との間、及び前記第１－１チャネル領域と前記第２部分との間に配置される第１絶縁層と、
前記第１ゲート電極と前記複数個の第２半導体パターンとの間に配置される第２絶縁層と、
前記複数個の第２半導体パターンそれぞれの前記第２チャネル領域と前記第３部分との間、及び前記第２－１チャネル領域と前記第４部分との間に配置される第３絶縁層と、
前記第２ゲート電極をカバーしながら前記第３絶縁層の上に配置される第４絶縁層と、を含む請求項１５に記載の表示パネル。
【請求項17】
前記複数個の第２半導体パターンそれぞれの前記第２入力領域は、前記第２絶縁層を貫通する第１コンタクト孔を介して前記複数個の第１半導体パターンのうち対応する第１半導体パターンの前記第１入力領域に連結され、
前記複数個の第２半導体パターンそれぞれの前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記対応する第１半導体パターンの前記第１出力領域に連結され、
前記複数個の第２半導体パターンそれぞれの前記第２－１入力領域は、前記第２絶縁層を貫通する第１－１コンタクト孔を介して前記対応する第１半導体パターンの前記第１－１入力領域に連結される請求項１６に記載の表示パネル。
前記複数個の第２半導体パターンそれぞれの前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記対応する第１半導体パターンの前記第１出力領域に連結され、
前記複数個の第２半導体パターンそれぞれの前記第２－１入力領域は、前記第２絶縁層を貫通する第１－１コンタクト孔を介して前記対応する第１半導体パターンの前記第１－１入力領域に連結される請求項１６に記載の表示パネル。
【請求項18】
前記第４絶縁層を貫通する第３コンタクト孔を介して前記複数個の第２半導体パターンのうち対応する第２半導体パターンの前記第２入力領域に連結されて前記第２入力領域にクロック信号を提供する第１導電パターン部分と、前記第４絶縁層を貫通する第３－１コンタクト孔を介して前記複数個の第２半導体パターンのうち対応する第２半導体パターンの前記第２－１入力領域に連結されて前記第２－１入力領域に前記クロック信号を提供する第２導電パターン部分とを含む第１導電パターンと、
前記第４絶縁層を貫通する第４コンタクト孔を介して前記複数個の第２半導体パターンのうち対応する第２半導体パターンの前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む請求項１７に記載の表示パネル。
前記第４絶縁層を貫通する第４コンタクト孔を介して前記複数個の第２半導体パターンのうち対応する第２半導体パターンの前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む請求項１７に記載の表示パネル。
【請求項19】
前記スキャン信号ラインは前記第１方向内で前記第１導電パターン部分と前記第２導電パターン部分との間に配置される請求項１８に記載の表示パネル。
【請求項20】
前記第１導電パターン部分の長さは前記第２方向内で前記第２導電パターン部分の長さより小さい請求項１８に記載の表示パネル。
【請求項21】
前記第２トランジスタは、
それぞれが第３入力領域と、第３出力領域と、前記第３入力領域と第３出力領域との間に配置される第３チャネル領域とを含む複数個の第３半導体パターンと、
前記複数個の第３半導体パターンの上に配置され、前記複数個の第３半導体パターンそれぞれの前記第３チャネル領域に重畳する第３ゲート電極と、
それぞれが前記第３入力領域に電気的に連結される第４入力領域と、前記第３出力領域に電気的に連結される第４出力領域と、前記第４入力領域と前記第４出力領域との間に配置され、前記第３チャネル領域に重畳する第４チャネル領域とを含み、前記第３ゲート電極の上に配置される複数個の第４半導体パターンと、
前記複数個の第４半導体パターンの上に配置され、前記複数個の第４半導体パターンそれぞれの前記第４チャネル領域に重畳し、前記第３ゲート電極に電気的に連結される第４ゲート電極と、を含む請求項１８に記載の表示パネル。
それぞれが第３入力領域と、第３出力領域と、前記第３入力領域と第３出力領域との間に配置される第３チャネル領域とを含む複数個の第３半導体パターンと、
前記複数個の第３半導体パターンの上に配置され、前記複数個の第３半導体パターンそれぞれの前記第３チャネル領域に重畳する第３ゲート電極と、
それぞれが前記第３入力領域に電気的に連結される第４入力領域と、前記第３出力領域に電気的に連結される第４出力領域と、前記第４入力領域と前記第４出力領域との間に配置され、前記第３チャネル領域に重畳する第４チャネル領域とを含み、前記第３ゲート電極の上に配置される複数個の第４半導体パターンと、
前記複数個の第４半導体パターンの上に配置され、前記複数個の第４半導体パターンそれぞれの前記第４チャネル領域に重畳し、前記第３ゲート電極に電気的に連結される第４ゲート電極と、を含む請求項１８に記載の表示パネル。
【請求項22】
前記複数個の第１半導体パターンと前記複数個の第３半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含み、
前記複数個の第２半導体パターンと前記複数個の第４半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含む請求項２１に記載の表示パネル。
前記複数個の第２半導体パターンと前記複数個の第４半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含む請求項２１に記載の表示パネル。
【請求項23】
前記第４入力領域に連結され、前記第４入力領域に前記スキャン信号の前記ロー電圧に対応する基準ロー電圧を提供する第２導電パターンを更に含む請求項２１に記載の表示パネル。
【請求項24】
前記スキャン信号ラインは、前記第４出力領域に連結されて前記第２トランジスタの前記ターンオン区間の間に前記スキャン信号のロー電圧を受信する請求項２３に記載の表示パネル。
【請求項25】
前記第１ゲート電極の前記第２部分、前記第２ゲート電極の前記第４部分、前記第１導電パターンの前記第２導電パターン部分は前記スキャン信号ラインに沿って延長され、
前記複数個の第３半導体パターンそれぞれは前記第１－１入力領域と、前記第１－１入力領域と前記第３出力領域との間に配置される第１－１チャネル領域とを更に含み、
前記複数個の第４半導体パターンそれぞれは第２－１入力領域と、前記第２－１入力領域と前記第４出力領域との間に配置される第２－１チャネル領域とを更に含み、
前記第１ゲート電極の前記第２部分は前記複数個の第３半導体パターンそれぞれの前記第１－１チャネル領域に重畳し、
前記第２ゲート電極の前記第４部分は前記複数個の第４半導体パターンそれぞれの前記第２－１チャネル領域に重畳し、
前記第１導電パターンの前記第２導電パターン部分は前記複数個の第４半導体パターンそれぞれの前記第２－１入力領域に電気的に連結される請求項２３に記載の表示パネル。
前記複数個の第３半導体パターンそれぞれは前記第１－１入力領域と、前記第１－１入力領域と前記第３出力領域との間に配置される第１－１チャネル領域とを更に含み、
前記複数個の第４半導体パターンそれぞれは第２－１入力領域と、前記第２－１入力領域と前記第４出力領域との間に配置される第２－１チャネル領域とを更に含み、
前記第１ゲート電極の前記第２部分は前記複数個の第３半導体パターンそれぞれの前記第１－１チャネル領域に重畳し、
前記第２ゲート電極の前記第４部分は前記複数個の第４半導体パターンそれぞれの前記第２－１チャネル領域に重畳し、
前記第１導電パターンの前記第２導電パターン部分は前記複数個の第４半導体パターンそれぞれの前記第２－１入力領域に電気的に連結される請求項２３に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示パネルに関し、非表示領域の面積を減少させることができる表示パネルに関する。
【背景技術】
【0002】
表示パネルは表示領域に複数個の画素が配置される。表示パネルは非表示領域に前記複数個の画素を駆動するゲート駆動回路が配置される。ゲート駆動回路は発光駆動回路とスキャン駆動回路を含む。ゲート駆動回路は画素の駆動回路の製造工程によって形成される。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明は占有面積が減少されたスキャン駆動回路を含む表示パネルを提供することを目的とする。
【課題を解決するための手段】
【0004】
本発明の一実施例による表示パネルは、表示領域と前記表示領域に隣接して配置される非表示領域とを含むベース層と、前記非表示領域に重畳して前記ベース層の上に配置される複数個の絶縁層と、前記ベース層の前記表示領域に配置される画素回路と、前記ベース層の前記表示領域に配置され、前記画素回路に電気的に連結される発光素子と、前記ベース層の前記非表示領域に配置され、ターンオン区間の間にスキャン信号のハイ電圧を出力する第１トランジスタと、を含むスキャン駆動回路を含む。前記第１トランジスタは、第１入力領域と、第１出力領域と、前記第１入力領域と第１出力領域との間に配置される第１チャネル領域とを含む第１半導体パターンと、前記第１半導体パターンの上に配置され、前記第１チャネル領域に重畳する第１ゲート電極と、前記第１入力領域に電気的に連結される第２入力領域と、前記第１出力領域に電気的に連結される第２出力領域と、前記第２入力領域と前記第２出力領域との間に配置され、前記第１チャネル領域に重畳する第２チャネル領域とを含み、前記第１ゲート電極の上に配置される第２半導体パターンと、前記第２半導体パターンの上に配置され、前記第２チャネル領域に重畳し、前記第１ゲート電極に電気的に連結される第２ゲート電極と、を含む。
【0005】
前記第１半導体パターンの下側に配置され、前記第１ゲート電極に重畳する遮蔽電極を更に含む。
【0006】
前記複数個の絶縁層は、前記第１チャネル領域と前記第１ゲート電極との間に配置される第１絶縁層と、前記第１ゲート電極と前記第２半導体パターンとの間に配置される第２絶縁層と、前記第２チャネル領域と前記第２ゲート電極との間に配置される第３絶縁層と、前記第２ゲート電極をカバーしながら前記第３絶縁層の上に配置される第４絶縁層と、を含む。
【0007】
前記第２入力領域は、前記第２絶縁層を貫通する第１コンタクト孔を介して前記第１入力領域に連結され、前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記第１出力領域に連結される。
【0008】
前記第４絶縁層を貫通する第３コンタクト孔を介して前記第２入力領域に連結されて前記第１入力領域及び前記第２入力領域にクロック信号を提供する第１導電パターンと、前記第４絶縁層を貫通する第４コンタクト孔を介して前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む。
【0009】
前記スキャン駆動回路は、前記ベース層の前記非表示領域に配置され、ターンオン区間の間に前記スキャン信号のロー電圧を出力する第２トランジスタを更に含む。
【0010】
前記第２トランジスタは、第３入力領域と、第３出力領域と、前記第３入力領域と第３出力領域との間に配置される第３チャネル領域とを含む第３半導体パターンと、前記第３半導体パターンの上に配置され、前記第３チャネル領域に重畳する第３ゲート電極と、前記第３入力領域に電気的に連結される第４入力領域と、前記第３出力領域に電気的に連結される第４出力領域と、前記第４入力領域と前記第４出力領域との間に配置され、前記第３チャネル領域に重畳する第４チャネル領域と、を含み、前記第３ゲート電極の上に配置される第４半導体パターンと、前記第４半導体パターンの上に配置され、前記第4チャネル領域に重畳し、前記第３ゲート電極に電気的に連結される第４ゲート電極と、を含む。
【0011】
前記第１半導体パターンと前記第３半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含み、前記第２半導体パターンと前記第４半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含む。
【0012】
前記第４入力領域に連結されて前記第４入力領域に前記スキャン信号の前記ロー電圧に対応する基準ロー電圧を提供する第２導電パターンと、前記第４出力領域に連結されて前記第２トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ロー電圧を受信するスキャン信号ラインと、を更に含む。
【0013】
前記画素回路は、前記第１半導体パターンと同じ層の上に配置され、同じ酸化物半導体を含む第１型トランジスタと、前記第２半導体パターンと同じ層の上に配置され、同じ酸化物半導体を含む第２型トランジスタと、を含む。前記第１型トランジスタと前記第２型トランジスタのうちいずれか一つは前記スキャン信号を受信する。
【0014】
前記複数個の絶縁層は、前記第１チャネル領域と前記第１ゲート電極との間に配置される第１絶縁層と、前記第１ゲート電極と前記第２半導体パターンとの間に配置される第２絶縁層と、前記第２半導体パターンと前記第２ゲート電極との間に配置される第３絶縁層と、を含む。
【0015】
前記第２入力領域は、前記第２絶縁層を貫通する第１コンタクト孔を介して前記第１入力領域に連結され、前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記第１出力領域に連結される。
【0016】
前記第３絶縁層を貫通する第３コンタクト孔を介して前記第２入力領域に連結されて前記第１入力領域及び前記第２入力領域にクロック信号を提供する第１導電パターンと、前記第３絶縁層を貫通する第４コンタクト孔を介して前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む。
【0017】
前記第２ゲート電極と前記第１導電パターンは同じ層の上に配置され、同じ物質を含む。
【0018】
本発明の一実施例による表示パネルは、表示領域と前記表示領域に隣接して配置される非表示領域とを含むベース層と、前記非表示領域に重畳して前記ベース層の上に配置される複数個の絶縁層と、前記ベース層の前記表示領域に配置される画素回路と、前記ベース層の前記表示領域に配置され、前記画素回路に電気的に連結される発光素子と、前記ベース層の前記非表示領域に配置され、ターンオン区間の間にスキャン信号のハイ電圧を出力する第１トランジスタと、ターンオン区間の間に前記スキャン信号のロー電圧を出力する第２トランジスタと、を含むスキャン駆動回路を含む。前記第１トランジスタは、第１入力領域と、第１出力領域と、前記第１入力領域と第１出力領域との間に配置される第１チャネル領域と、第１－１入力領域と、前記第１－１入力領域と前記第１出力領域との間に配置される第１－１チャネル領域とを含み、第１方向に延長され、前記第１方向と交差する第２方向に並べられる複数個の第１半導体パターンと、前記複数個の第１半導体パターンの上に配置され、前記複数個の第１半導体パターンそれぞれの前記第１チャネル領域に重畳する第１部分と前記複数個の第１半導体パターンそれぞれの前記第１－１チャネル領域に重畳する第２部分とを含む第１ゲート電極と、それぞれが前記第１入力領域に電気的に連結される第２入力領域と、前記第１出力領域に電気的に連結される第２出力領域と、前記第２入力領域と前記第２出力領域との間に配置され、前記第１チャネル領域に重畳する第２チャネル領域と、前記第１－１入力領域に電気的に連結される第２－１入力領域と、前記第２－１入力領域と第２出力領域との間に配置され、前記第１－１チャネル領域に重畳する第２－１チャネル領域とを含み、前記複数個の第１半導体パターンに対応するように配置される複数個の第２半導体パターンと、前記複数個の第２半導体パターンの上に配置され、前記複数個の第２半導体パターンそれぞれの前記第２チャネル領域に重畳する第３部分と、前記複数個の第２半導体パターンそれぞれの第２－１チャネル領域に重畳する第４部分とを含む第２ゲート電極と、を含む。
【0019】
前記複数個の絶縁層は、前記複数個の第１半導体パターンそれぞれの前記第１チャネル領域と前記第１部分との間、及び前記第１－１チャネル領域と前記第２部分との間に配置される第１絶縁層と、前記第１ゲート電極と前記複数個の第２半導体パターンとの間に配置される第２絶縁層と、前記複数個の第２半導体パターンそれぞれの前記第２チャネル領域と前記第３部分との間、及び前記第２－１チャネル領域と前記第４部分との間に配置される第３絶縁層と、前記第２ゲート電極をカバーしながら前記第３絶縁層の上に配置される第４絶縁層と、を含む。
【0020】
前記複数個の第２半導体パターンそれぞれの前記第２入力領域は、前記第２絶縁層を貫通する第１コンタクト孔を介して前記複数個の第１半導体パターンのうち対応する第１半導体パターンの前記第１入力領域に連結され、前記複数個の第２半導体パターンそれぞれの前記第２出力領域は、前記第２絶縁層を貫通する第２コンタクト孔を介して前記対応する第１半導体パターンの前記第１出力領域に連結され、前記複数個の第２半導体パターンそれぞれの前記第２－１入力領域は、前記第２絶縁層を貫通する第１－１コンタクト孔を介して前記対応する第１半導体パターンの前記第１－１入力領域に連結される。
【0021】
前記第４絶縁層を貫通する複数個の第３コンタクト孔のうち対応する第３コンタクト孔を介して前記複数個の第２半導体パターンのうち対応する第２半導体パターンの前記第２入力領域に連結されて前記第２入力領域にクロック信号を提供する第１導電パターン部分と、前記第４絶縁層を貫通する複数個の第３－１コンタクト孔のうち対応する第３－１コンタクト孔を介して前記複数個の第２半導体パターンのうち対応する第２半導体パターンの前記第２－１入力領域に連結されて前記第２－１入力領域にクロック信号を提供する第２導電パターン部分とを含む第１導電パターンと、前記第４絶縁層を貫通する複数個の第４コンタクト孔のうち対応する第４コンタクト孔を介して前記複数個の第２半導体パターンのうち対応する第２半導体パターンの前記第２出力領域に連結されて前記第１トランジスタの前記ターンオン区間の間に前記スキャン信号の前記ハイ電圧を受信するスキャン信号ラインと、を更に含む。
【0022】
前記第１方向内で、前記スキャン信号ラインは前記第１導電パターン部分と前記第２導電パターン部分との間に配置される。
【0023】
前記第２方向内で、前記第１導電パターン部分の長さは前記第２導電パターン部分の長さより小さい。
【0024】
前記第２トランジスタは、それぞれが第３入力領域と、第３出力領域と、前記第３入力領域と第３出力領域との間に配置される第３チャネル領域とを含む複数個の第３半導体パターンと、前記複数個の第３半導体パターンの上に配置され、前記複数個の第３半導体パターンそれぞれの前記第３チャネル領域に重畳する第３ゲート電極と、前記第３入力領域に電気的に連結される第４入力領域と、前記第３出力領域に電気的に連結される第４出力領域と、前記第４入力領域と前記第４出力領域との間に配置され、前記第３チャネル領域に重畳する第４チャネル領域と、を含み、前記第３ゲート電極の上に配置される第４半導体パターンと、前記第４半導体パターンの上に配置され、前記複数個の第４半導体パターンそれぞれの前記第４チャネル領域に重畳し、前記第３ゲート電極に電気的に連結される第４ゲート電極と、を含む。
【0025】
前記第１半導体パターンと前記第３半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含み、前記第２半導体パターンと前記第４半導体パターンは同じ層の上に配置され、同じ酸化物半導体を含む。
【0026】
前記第４入力領域に連結され、前記第４入力領域に前記スキャン信号の前記ロー電圧に対応する基準ロー電圧を提供する第２導電パターンを更に含む。
【0027】
前記スキャン信号ラインは、前記第４出力領域に連結されて前記第２トランジスタの前記ターンオン区間の間に前記スキャン信号のロー電圧を受信する。
【0028】
前記第１ゲート電極の前記第２部分、前記第２ゲート電極の前記第４部分、前記第１導電パターンの前記第２導電パターン部分は前記スキャン信号ラインに沿って延長され、前記複数個の第３半導体パターンそれぞれは前記第１－１入力領域と、前記第１－１入力領域と前記第３出力領域との間に配置される第１－１チャネル領域とを更に含み、前記複数個の第４半導体パターンそれぞれは第２－１入力領域と、前記第２－１入力領域と前記第４出力領域との間に配置される第２－１チャネル領域とを更に含み、前記第１ゲート電極の前記第２部分は前記複数個の第３半導体パターンそれぞれの前記第１－１チャネル領域に重畳し、前記第２ゲート電極の前記第４部分は前記複数個の第４半導体パターンそれぞれの前記第２－１チャネル領域に重畳し、前記第１導電パターンの前記第２導電パターン部分は前記複数個の第４半導体パターンそれぞれの前記第２－１入力領域に電気的に連結される。
【発明の効果】
【0029】
上述によると、厚さ方向に積層されて配置される第１半導体パターン、第１ゲート電極、第２半導体パターン、及び第２ゲート電極は並列されるトランジスタを定義する。並列連結されるトランジスタはスキャン信号の遅延を抑制する。
【0030】
並列連結されるトランジスタが厚さ方向に積層されることでトランジスタの占有面積が減少される。結果的に非表示領域の面積を減少することができる。
【図面の簡単な説明】
【0031】
【図1】本発明の一実施例による表示装置の斜視図である。
【図2】本発明の一実施例による表示パネルの断面図である。
【図3a】本発明の一実施例による表示パネルの平面図である。
【図3b】本発明の一実施例による表示装置のブロック図である。
【図4a】本発明の一実施例による画素の等価回路図である。
【図5a】本発明の一実施例によるゲート駆動回路のブロック図である。
【図5b】本発明の一実施例によるスキャン駆動回路のブロック図である。
【図6】本発明の一実施例によるスキャン駆動回路のレイアウトを示す平面図である。
【図7】第１バッファトランジスタの等価回路図である。
【図10】本発明の一実施例による画素の断面図である。
【図11】本発明の一実施例によるスキャン駆動回路の断面図である。
【発明を実施するための形態】
【0032】
本明細書において、ある構成要素（または領域、層、部分など）が他の構成要素の「上にある」、「結合される」、または「結合される」と言及されれば、それは他の構成要素の上に直接配置・連結・結合され得るか、またはそれらの間に第３の構成要素が配置され得ることを意味する。
【0033】
同じ図面符号は同じ構成要素を指す。また、図面において、構成要素の厚さ、割合、及び寸法は技術的内容の効果的な説明のために誇張されている。「及び／または」は、関連する構成要素が定義する一つ以上の組み合わせを全て含む。
【0034】
第１、第２などの用語は多様な構成要素を説明するのに使用されるが、前記構成要素は前記用語に限らない。前記用語は一つの構成要素を他の構成要素から区別する目的にのみ使用される。例えば、本発明の権利範囲を逸脱しないながらも第１構成要素は第２構成要素と命名されてもよく、類似して第２構成要素も第１構成要素と命名されてもよい。単数の表現は、文脈上明白に異なるように意味しない限り、複数の表現を含む。
【0035】
また、「下に」、「下側に」、「上に」、「上側に」などの用語は、図面に示した構成要素の連関関係を説明するために使用される。前記用語は相対的な概念であって、図面に示した方向を基準に説明される。
【0036】
「含む」または「有する」などの用語は明細書の上に記載された特徴、数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定するものであって、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたもの存在または付加可能性を予め排除しないと理解すべきである。
【0037】
異なるように定義されない限り、本明細書で使用された全ての用語（技術的及び科学的用語を含む）は、本発明の属する技術分野の当業者によって一般的に理解されるようなものと同じ意味を有する。また、一般的に使用される辞書で定義された用語のような用語は、関連技術の脈絡で有する意味と一致する意味を有すると解釈すべきであって、ここで明示的に定義されない限り、過度に理想的であるか形式的な意味で解釈してはならない。
【0038】
以下、図面を参照して本発明の実施例を説明する。
【0039】
【0040】
図１を参照すると、表示装置ＤＤは電気的信号によって活性化される装置である。表示装置ＤＤはテレビのような大型電子装置をはじめ、モニタ、ノートパソコン、携帯電話のような中小型電子装置などに使用されてもよい。本実施例において、表示装置ＤＤはスマートフォンとして例示的に示されている。
【0041】
表示装置ＤＤは互いに直交する第１方向ＤＲ１及び第２方向ＤＲ２が定義する平面と平行する表示面ＩＳを介して映像を表示する。本実施例では表示面ＩＳの法線方向である第３方向ＤＲ３を基準に各部材の前面（または上面）と背面（または下面）が定義される。後述する部材の上面（前面）と後面（背面）は第３方向ＤＲ３によって区分される。しかし、第１乃至第３方向ＤＲ１、ＤＲ２、ＤＲ３が指示する方向は図１の定義とは異なる方向に変換されてもよい。
【0042】
表示装置ＤＤは表示パネルＤＰと駆動回路ユニットＤＣとを含む。図示していないが、表示装置ＤＤは表示パネルＤＰの上に配置される入力センサを更に含む。
【0043】
図２を参照すると、表示パネルＤＰは、ベース層ＢＬと、回路層ＤＰ－ＣＬと、表示素子層ＤＰ－ＯＬＥＤと、封止層ＴＦＥとを含む。
【0044】
ベース層ＢＬは合成樹脂層を含む。合成樹脂層はポリイミド系樹脂層であってもよいが、その材料は特に限らない。ベース層ＢＬは順次に積層される第１合成樹脂層と、無機層と、第２合成樹脂層とを含む。
【0045】
回路層ＤＰ－ＣＬはベース層ＢＬの上に配置される。回路層ＤＰ－ＣＬは少なくとも一つの絶縁層と回路素子とを含む。回路素子は信号ライン、画素の駆動回路（以下、画素回路）などを含む。コーティング、蒸着などによる絶縁層、半導体層、及び導電層の形成工程をフォトリソグラフィ工程による前記絶縁層、前記半導体層、及び前記導電層のパターニング工程によって回路層ＤＰ－ＣＬが形成される。
【0046】
表示素子層ＤＰ－ＯＬＥＤは発光素子と画素定義膜とを含む。封止層ＴＦＥは表示素子層ＤＰ－ＯＬＥＤを密封する。封止層ＴＦＥは少なくとも一つの有機膜と少なくとも一つの無機膜とを含む。無機膜は水分／酸素から表示素子層ＤＰ－ＯＬＥＤを保護する。無機膜は、窒化ケイ素層、酸窒化ケイ素層、酸化ケイ素層、酸化チタン層、または酸化アルミニウム層などを含んでもよいが、特にこれに限らない。
【0047】
【0048】
図１を参照すると、駆動回路ユニットＤＣは表示パネルＤＰと電気的に連結される。駆動回路ユニットＤＣは、メイン回路基板ＭＢと、フレキシブル回路基板ＦＣＢと、駆動チップＤＩＣとを含む。
【0049】
メイン回路基板ＭＢは、表示パネルＤＰを駆動するための各種駆動回路や電源を供給するためのコネクタなどを含む。フレキシブル回路基板ＦＣＢは、メイン回路基板ＭＢと表示パネルＤＰを電気的に連結する。駆動チップＤＩＣはデータ駆動回路を含む。本実施例において、駆動チップＤＩＣはフレキシブル回路基板ＦＣＢに実装されているが、これに限らず、駆動チップＤＩＣは表示パネルＤＰに実装されてもよい。
【0050】
【0051】
図３ａ及び図３ｂを参照すると、表示パネルＤＰは、映像が表示される表示領域ＡＡと、表示領域ＡＡの外側に配置される非表示領域ＮＡＡとを含む。表示領域ＡＡには複数個の画素ＰＸが配置される。非表示領域ＮＡＡには複数個の画素ＰＸを駆動するためのゲート駆動回路ＧＤＣが配置される。
【0052】
ゲート駆動回路ＧＤＣはフォトリソグラフィ工程によってベース層ＢＬ（図２を参照）の上に直接形成される。ゲート駆動回路ＧＤＣは複数個の画素ＰＸの画素回路を形成する工程によって形成される。表示パネルＤＰの非表示領域ＮＡＡに配置される複数個のパッドＰＤがフレキシブル回路基板ＦＣＢと連結される。
【0053】
図３ｂを参照すると、表示装置ＤＤは表示パネルＤＰと、ゲート駆動回路ＧＤＣと、データ駆動回路ＤＤＣと、制御回路ＴＣとを含む。
【0054】
制御回路ＴＣはゲート駆動回路ＧＤＣ及びデータ駆動回路ＤＤＣの駆動を制御する。制御回路ＴＣは、データ駆動回路ＤＤＣとのインタフェース仕様に合わせて入力映像信号のデータフォーマットを変換して映像データＲＧＢを生成する。制御回路ＴＣは映像データＲＧＢ及び各種制御信号ＤＣＳ、ＧＣＳを出力する。
【0055】
ゲート駆動回路ＧＤＣは制御回路ＴＣから第１制御信号ＧＣＳを受信する。第１制御信号ＧＣＳは、ゲート駆動回路ＧＤＣの動作を開始する垂直開始信号と、信号の出力時期を決定するクロック信号などを含む。ゲート駆動回路ＧＤＣは複数個のスキャン信号を後述する複数個のスキャンラインＧＷＬ１～ＧＷＬｎ、ＧＲＬ１～ＧＲＬｎ、ＧＩＬ１～ＧＩＬｎに出力する。また、ゲート駆動回路ＧＤＣは複数個の発光制御信号を生成し、複数個の発光信号ラインＥＬ１～ＥＬｎに出力する。
【0056】
データ駆動回路ＤＤＣは制御回路ＴＣから第２制御信号ＤＣＳ及び映像データＲＧＢを受信する。データ駆動回路ＤＤＣは映像データＲＧＢをデータ信号に変換し、データ信号を後述する複数個のデータラインＤＬ１～ＤＬｍに出力する。データ信号は映像データＲＧＢの階調値に対応するアナログ電圧である。データ駆動回路ＤＤＣは図１に示した駆動チップＤＩＣを構成する。
【0057】
表示パネルＤＰは、複数個のスキャンラインＧＷＬ１～ＧＷＬｎ、ＧＲＬ１～ＧＲＬｎ、ＧＩＬ１～ＧＩＬｎと、複数個発光信号ラインＥＬ１～ＥＬｎと、複数個のデータラインＤＬ１～ＤＬｍと、複数個の画素ＰＸとを含む。複数個のスキャンラインＧＷＬ１～ＧＷＬｎ、ＧＲＬ１～ＧＲＬｎ、ＧＩＬ１～ＧＩＬｎは第１方向ＤＲ１に延長され、第１方向ＤＲ１に直交する第２方向ＤＲ２に並べられる。複数個の発光信号ラインＥＬ１～ＥＬｎそれぞれは複数個のスキャンラインＧＷＬ１～ＧＷＬｎ、ＧＲＬ１～ＧＲＬｎ、ＧＩＬ１～ＧＩＬｎのうち対応するスキャンラインに並んで配列される。複数個のデータラインＤＬ１～ＤＬｍは複数個のスキャンラインＧＷＬ１～ＧＷＬｎ、ＧＲＬ１～ＧＲＬｎ、ＧＩＬ１～ＧＩＬｎと絶縁するように交差する。
【0058】
複数個の画素ＰＸそれぞれは、複数個のスキャンラインＧＷＬ１～ＧＷＬｎ、ＧＲＬ１～ＧＲＬｎ、ＧＩＬ１～ＧＩＬｎのうち対応するスキャンライン、複数個の発光信号ラインＥＬ１～ＥＬｎのうち対応する発光信号ライン、及び複数個のデータラインＤＬ１～ＤＬｍのうち対応するデータラインに接続される。
【0059】
表示パネルＤＰは第１電源電圧ＥＬＶＤＤと第２電源電圧ＥＬＶＳＳとを受信する。第１電源電圧ＥＬＶＤＤは第１電源ラインＰＬ１を介して複数個の画素ＰＸに提供される。第２電源電圧ＥＬＶＳＳは表示パネルＤＰに形成される第２電源ライン（図示せず）を介して複数個の画素ＰＸに提供される。
【0060】
表示パネルＤＰは初期化電圧Ｖｉｎｔと基準電圧Ｖｒｅｆとを受信する。初期化電圧Ｖｉｎｔ及び基準電圧Ｖｒｅｆは電圧ラインＶＬを介して複数個の画素ＰＸに提供される。
【0061】
【0062】
図４ａは、第１グループのスキャンラインＧＷＬ１乃至ＧＷＬｎ（図３を参照）のうち第１グループのｉ番目のスキャンラインＧＷＬｉに連結され、複数のデータラインＤＬ１乃至ＤＬｍ（図３ｂを参照）のうちｊ番目のデータラインＤＬｊに連結される画素ＰＸｉｊを代表的に示している。画素ＰＸｉｊは第２グループのスキャンラインのうちｉ番目のスキャンラインＧＲＬｉに連結され、第３グループのスキャンラインのうちｉ番目のスキャンラインＧＩＬｉに連結される。
【0063】
本実施例において、画素回路（または画素駆動回路）は、第１乃至第５トランジスタＴ１乃至Ｔ５と、第１キャパシタＣ１及び第２キャパシタＣ２とを含む。画素ＰＸｉｊは画素回路とそれに電気的に連結される発光素子ＯＬＥＤとを含む。本実施例において、第１乃至第５トランジスタＴ１乃至Ｔ５はＮ型と説明される。但し、これに限らず、第１乃至第５トランジスタＴ１乃至Ｔ５のうち少なくとも一つ以上はＰ型のトランジスタであってもよい。また、本発明の実施例において、第１乃至第５トランジスタＴ１乃至Ｔ５のうち少なくとも一つは省略されるか、追加のトランジスタが画素ＰＸｉｊに更に含まれてもよい。
【0064】
本実施例において、第１乃至第５トランジスタＴ１乃至Ｔ５それぞれは２つのゲートを含むと図示したが、少なくともいずれか一つのトランジスタは一つのゲートのみを含む。第２乃至第５トランジスタＴ２乃至Ｔ５それぞれの上部ゲートＧ２－１、Ｇ３－１、Ｇ４－１、Ｇ５－１と下部ゲートＧ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２は互いに電気的に連結されているように示したが、これに限らない。第２乃至第５トランジスタＴ２乃至Ｔ５それぞれの下部ゲートＧ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２はフローティング状態の電極であってもよい。
【0065】
本実施例において、第１トランジスタＴ１は駆動トランジスタであり、第２トランジスタＴ２はスイッチングトランジスタである。第１トランジスタＴ１の第１上部ゲートG１－１が連結されるノードは第１ノードＮＤ１と定義され、第１トランジスタＴ１のソースＳ１が連結されるノードは第２ノードＮＤ２と定義される。
【0066】
発光素子ＯＬＥＤは、第２ノードＮＤ２に電気的に接続される第１電極と、第１電源電圧ＥＬＶＳＳを受信する第２電極と、第１電極と第２電極との間に配置される発光層とを含む。発光素子ＯＬＥＤに関する具体的な説明は後述する。
【0067】
第１トランジスタＴ１は第２電源電圧ＥＬＶＤＤを受信する第１電源ラインＰＬ１と第２ノードＮＤ２との間に電気的に接続される。第１トランジスタＴ１は、第２ノードＮＤ２に接続されるソースＳ１（以下、第１ソース）と、ドレインＤ１（以下、第１ドレイン）と、半導体領域と、第２ノードＮＤ２に電気的に連結される第１上部ゲートＧ１－１とを含む。第１トランジスタＴ１は第２ノードＮＤ２に連結される第１下部ゲートＧ１－２を更に含む。
【0068】
第２トランジスタＴ２はｊ番目のデータラインＤＬｊと第１ノードＮＤ１との間に電気的に接続される。第２トランジスタＴ２は、第１ノードＮＤ１に接続されるソースＳ２（以下、第２ソース）と、ｊ番目のドレインＤＬｊに接続されるドレイン（以下、第２レイン）と、半導体領域と、第１グループのｉ番目のスキャンラインＧＷＬｉに連結されるゲートＧ２－１（以下、第２上部ゲート）とを含む。第２トランジスタＴ２は第２上部ゲートＧ２－１に電気的に連結されるゲートＧ２－２（以下、第２下部ゲート）を更に含む。後述する第３乃至第５トランジスタＴ３乃至Ｔ５は、第２上部ゲートＧ２－１と第２下部ゲートＧ２－２に対応する上部ゲートＧ３－１、Ｇ４－１、Ｇ５－１と下部ゲートＧ３－２、Ｇ４－２、Ｇ５－２とを含む。
【0069】
第３トランジスタＴ３は第１ノードＮＤ１と基準電圧Ｖｒｅｆを受信する第１電圧ラインＶＬ１との間に電気的に連結される。第３トランジスタＴ３は、第１ノードＮＤ１に接続されるドレインＤ３（以下、第３ドレイン）と、第１電圧ラインＶＬ１に接続されるソースＳ３（以下、第３ソース）と、半導体領域と、第２グループのｉ番目のスキャンラインＧＲＬｉに連結される第３上部ゲートＧ３－１とを含む。
【0070】
第４トランジスタＴ４は初期化電圧Ｖｉｎｔを受信する第２電圧ラインＶＬ２と第２ノードＮＤ２との間に電気的に接続される。第４トランジスタＴ４は、第２ノードＮＤ２に接続されるドレイン（以下、第４ドレイン）と、第２電圧ラインＶＬ２に接続されるソースＳ４（以下、第４ソース）と、半導体領域と、第３グループのｉ番目のスキャンラインＧＩＬｉに連結される第４上部ゲートＧ４－２とを含む。
【0071】
第５トランジスタＴ５は第１電源ラインＰＬ１と第１ドレインＤ１または第１ソースＳ１との間に電気的に接続される。本実施例において、第５トランジスタＴ５は、第１電源ラインＰＬ１に接続されるドレインＤ５（以下、第５ドレイン）と、第１ドレインＤ１に接続されるソースＳ５（以下、第５ソース）と、半導体領域と、ｉ番目の発光信号ラインＥＬｉに連結される第５上部ゲートＧ５－１とを含む。
【0072】
第１キャパシタＣ１は第１ノードＮＤ１と第２ノードＮＤ２との間に電気的に接続される。第１キャパシタＣ１は、第１ノードＮＤ１に接続する第１電極Ｅ１－１と第２ノードＮＤ２に接続する第２電極Ｅ１－２とを含む。
【0073】
第２キャパシタＣ２は第１電源ラインＰＬ１と第２ノードＮＤ２との間に電気的に接続される。第２キャパシタＣ２は、第１電源ラインＰＬ１に接続する第１電極Ｅ２－１と第２ノードＮＤ２に接続する第２電極Ｅ２－２とを含む。
【0074】
図４ａ及び図４ｂを参照して画素ＰＸｉｊの動作をより詳細に説明する。表示装置ＤＤ（図３ａ、図３ｂを参照）はフレーム区間ごとに映像を表示する。第１グループのスキャンライン、第２グループのスキャンライン、第３グループのスキャンライン、及び発光信号ラインそれぞれはフレーム区間の間にスキャン信号または制御信号を順次に受信する。図４ｂはフレーム区間のうち一部を示している。
【0075】
図４ａ及び図４ｂを参照すると、スキャン信号ＥＭｉ、ＧＲｉ、ＧＷｉ、ＧＩｉそれぞれは一部区間の間にハイ電圧（Ｖ－ＨＩＧＨまたはハイレベル）を有し、一部区間の間にロー電圧（Ｖ－ＬＯＷまたはローレベル）を有する。上述したＮ型の第１乃至第５トランジスタＴ１乃至Ｔ５は対応するスキャン信号がハイ電圧Ｖ－ＨＩＧＨを有する際にターンオンされる。
【0076】
初期化区間ＩＰの間、第３トランジスタＴ３と第４トランジスタＴ４がターンオンされる。第１ノードＮＤ１は基準電圧Ｖｒｅｆに初期化される。第２ノードＮＤ２は初期化電圧Ｖｉｎｔに初期化される。第１キャパシタＣ１は基準電圧Ｖｒｅｆと初期化電圧Ｖｉｎｔとの差に当たる値に初期化される。第２キャパシタＣ２が第２電源電圧ＥＬＶＤＤと初期化電圧Ｖｉｎｔとの差に当たる値に初期化される。
【0077】
補償区間ＣＰの間、第３トランジスタＴ３と第５トランジスタＴ５がターンオンされる。第１キャパシタＣ１には第１トランジスタＴ１の閾値に当たる電圧が補償される。
【0078】
書込区間ＷＰの間、第２トランジスタＴ２がターンオンされる。第２トランジスタＴ２はデータ信号ＤＳに対応する電圧を出力する。結果的に第１キャパシタＣ１にはデータ信号ＤＳに対応する電圧値が充電される。第１キャパシタＣ１には第１トランジスタＴ１の閾値が補償されたデータ信号ＤＳが充電される。画素ＰＸ（図３ｂを参照）ごとに駆動トランジスタの閾値が異なるが、図４ａ及び図４ｂに示した画素ＰＸｉｊは駆動トランジスタの閾値の偏差にかかわらずにデータ信号ＤＳに比例する大きさの電流を発光素子ＯＬＥＤに供給する。
【0079】
次に、発光区間の間、第５トランジスタＴ５がターンオンされる。第１トランジスタＴ１は第１キャパシタＣ１に保存されている電圧値に対応する電流を発光素子ＯＬＥＤに提供する。発光素子ＯＬＥＤはデータ信号ＤＳに対応する輝度で発光される。
【0080】
図５ａは、本発明の一実施例によるゲート駆動回路ＧＤＣのブロック図である。図５ｂは、本発明の一実施例によるスキャン駆動回路ＧＷＤのブロック図である。図５ｃは、図５ｂに示した第１スケージＳＴ１の回路図である。
【0081】
図５ａに示したように、ゲート駆動回路ＧＤＣは、発光制御回路ＥＭＤと、第１スキャン駆動回路ＧＷＤと、第２スキャン駆動回路ＧＲＤと、第３スキャン駆動回路ＧＩＤとを含む。発光制御回路ＥＭＤ、第１スキャン駆動回路ＧＷＤ、第２スキャン駆動回路ＧＲＤ、及び第３スキャン駆動回路ＧＩＤは非表示領域ＮＡＡに配置される。図５ａに示した第１方向ＤＲ１内での発光制御回路ＥＭＤ、第１スキャン駆動回路ＧＷＤ、第２スキャン駆動回路ＧＲＤ、及び第３スキャン駆動回路ＧＩＤの配置順序は一例にすぎず、特に制限されない。
【0082】
発光制御回路ＥＭＤは発光信号ラインＥＬ１～ＥＬｎ（図３ｂを参照）と連結されるが、図５ａにはｉ番目の発光信号ラインＥＬｉが例示的に示されている。図５ａには第１スキャン駆動回路ＧＷＤに連結される第１グループのｉ番目のスキャンラインＧＷＬｉ、第２スキャン駆動回路ＧＲＤに連結される第２グループのｉ番目のスキャンラインＧＲＬｉ、及び第３スキャン駆動回路ＧＩＤに連結される第３グループのｉ番目のスキャンラインＧＩＬｉが例示的に示されている。また、第１グループのｉ番目のスキャンＧＷＬｉに連結され、ｊ番目のデータラインＤＬｊに連結される画素ＰＸｉｊが例示的に示されている。
【0083】
図５ｂを参照すると、第１スキャン駆動回路ＧＷＤが例示的に示されている。第１スキャン駆動回路ＧＷＤは互いに連結される複数個のステージＳＴ１～ＳＴ４を含む。ステージＳＴ１～ＳＴ４は実質的に同じ回路構成を有する。図５ｂは４つのステージＳＴ１～ＳＴ４を例示的に示しているが、第１スキャン駆動回路ＧＷＤは図３ｂに示した第１グループのスキャンラインＧＷＬ１乃至ＧＷＬｎにそれぞれ対応するステージを含む。
【0084】
ステージＳＴ１～ＳＴ４それぞれは、第１入力端子ＩＮ１と、第２入力端子ＩＮ２と、第１制御端子ＣＴ１と、第２制御端子ＳＴ２と、第１出力端子ＯＴ１と、第２出力端子ＯＴ２とを含む。また、ステージＳＴ１～ＳＴ４それぞれは第１乃至第３電圧端子ＶＴ１乃至ＶＴ３を含む。
【0085】
第１入力端子ＩＮ１は以前のステージの第１出力端子ＯＴ１から出力されたスキャン信号または開始信号ＦＬＭを受信する。開始信号ＦＬＭは最初のステージＳＴ１以前のダミーステージから出力される。第２入力端子ＩＮ２は次のステージの第２出力端子ＯＴ２から出力されたキャリー信号を受信する。
【0086】
ステージＳＴ１～ＳＴ４それぞれは第１及び第２制御端子ＣＴ１、ＣＴ２を介して第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２を受信する。ステージＳＴ１～ＳＴ４のうち奇数番目のステージＳＴ１、ＳＴ３の第１制御端子ＣＴ１は第１クロック信号ＣＬＫ１を受信し、第２制御端子ＣＴ２は第２クロック信号ＣＬＫ２を受信する。それに対し、偶数番目のステージＳＴ２、ＳＴ４の第１制御端子ＣＴ１は第２クロック信号ＣＬＫ２を受信し、第２制御端子ＣＴ２は第１クロック信号ＣＬＫ１を受信する。第１クロック信号ＣＬＫ１及び第２ＣＬＫ２は同じ周期を有し、互いに異なる位相を有する。一例として、第２クロック信号ＣＬＫ２は第１クロック信号ＣＬＫ１とは反転する位置を有する。
【0087】
第１電圧端子ＶＴ１、第２電圧端子ＶＴ２、及び第３電圧端子ＶＴ３はハイ電圧ＶＧＨ、第１ロー電圧ＶＧＬ１、第２ロー電圧ＶＧＬ２をそれぞれ供給される。ハイ電圧ＶＧＨ、第１ロー電圧ＶＧＬ１、第２ロー電圧ＶＧＬ２それぞれは直流電圧レベルを有する。
【0088】
ハイ電圧ＶＧＨはスキャン信号のハイレベル、つまりゲートオン電圧と設定され、第１ロー電圧ＶＧＬ１はスキャン信号のローレベル、つまりゲートオフ電圧と設定される。第２ロー電圧ＶＧＬ２は第１ロー電圧ＶＧＬ１とは異なるレベルを有するバイアス電圧である。ステージＳＴ１～ＳＴ４は第１グループのスキャンラインＧＷＬ１乃至ＧＷＬ４に順次にスキャン信号を出力する。
【0089】
以下、図５ｃを参照して、ステージＳＴ１～ＳＴ４のうち第１ステージＳＴ１の回路構成を説明する。ステージＳＴ１～ＳＴ４それぞれは互いに同じ回路構成を有するため、残りのステージＳＴ２～ＳＴ４の回路構成を関する説明は省略する。
【0090】
図５ｃを参照すると、第１ステージＳＴ１は第１出力部ＯＰＣ１と、第２出力部ＯＰＣ２と、制御部ＣＲＣとを含む。第１出力部ＯＰＣ１は、第１バッファトランジスタＢＴ１と、第２バッファトランジスタＢＴ２と、第１キャパシタＣ１０とを含む。第２出力部ＯＰＣ２は、第１キャリートランジスタＣＢＴ１と、第２キャリートランジスタＣＢＴ２と、第２キャパシタＣ２０とを含む。制御部ＣＲＣは第１乃至第６制御トランジスタＤＴ１乃至ＤＴ６を含む。
【0091】
３つの水平区間Ｈ０、Ｈ１、Ｈ２を基準に第１ステージＳＴ１の動作について説明する。該当水平区間Ｈ１の間に第１ステージＳＴ１は該当スキャン信号ＧＷ１と該当キャリー信号Ｃ－ＧＷ１を出力する。
【0092】
以前の水平区間Ｈ０の間、開始信号ＦＬＭが第１入力端子ＩＮ１に印加されて第１制御トランジスタＤＴ１がターンオンされる。第１電圧端子ＶＴ１に印加されたハイ電圧ＶＧＨが第１ノードＱに提供される。以前の水平区間Ｈ０の間、ハイレベルを有する第１クロック信号ＣＬＫ１によって第４制御トランジスタＤＴ４がターンオンされる。第１電圧端子ＶＴ１に印加されたハイ電圧ＶＧＨが第２ノードＱＢに提供される。第４制御トランジスタＤＴ４と第２キャリートランジスタＣＢＴ２がターンオンされる。この際、以前の水平区間Ｈ０の間にローレベルを有する第２クロック信号ＣＬＫ２によって第２制御トランジスタＤＴ２がターンオフされるため、第２キャパシタＣ２０はハイ電圧ＶＧＨと第２ロー電圧ＶＧＬ２との差に対応する電圧を充電する。以前の水平区間Ｈ０の間、第１バッファトランジスタＢＴ１、第２バッファトランジスタＢＴ２、第１キャリートランジスタＣＢＴ１、及び第２キャリートランジスタＣＢＴ２はターンオンされ、第１出力端子ＯＴ１及び第２出力端子ＯＴ２には第１ロー電圧ＶＧＬ１及び第２ロー電圧ＶＧＬ２がそれぞれ提供される。
【0093】
第２キャパシタＣ２０は該当水平区間Ｈ１まで第１ノードＱの電位を維持する。よって、該当水平区間Ｈ１の間、第１バッファトランジスタＢＴ１と第１キャリートランジスタＣＢＴ１はターンオンされる。該当水平区間Ｈ１は第１バッファトランジスタＢＴ１と第１キャリートランジスタＣＢＴ１のターンオン区間である。第１出力端子ＯＴ及び第２出力端子ＯＴ２には第２クロック信号ＣＬＫ２のハイ電圧が提供される。第２クロック信号ＣＬＫ２のハイ電圧は図４ｂを参照して説明したスキャン信号ＧＷｉのハイ電圧Ｖ－ＨＩＧＨと同じである。
【0094】
次の水平区間Ｈ２の間に開始信号ＦＬＭはローレベルを有するため、第１制御トランジスタＤＴ１がターンオフされる。次の水平区間Ｈ２の間にハイレベルを有する第１クロック信号ＣＬＫ１によって第４制御トランジスタＤＴ４がターンオンされる。第１電圧端子ＶＴ１に印加されたハイ電圧ＶＧＨが第２ノードＱＢに提供される。この際、第２バッファトランジスタＢＴ２及び第２キャリートランジスタＣＢＴ２はターンオンされる。次の水平区間Ｈ２は第２バッファトランジスタＢＴ２及び第２キャリートランジスタＣＢＴ２のターンオン区間である。
【0095】
第１出力端子ＯＴ１及び第２出力端子ＯＴ２には第１ロー電圧ＶＧＬ１及び第２ロー電圧ＶＧＬ２がそれぞれ提供される。第１出力端子ＯＴ１に提供された第１ロー電圧ＶＧＬ１は図４ｂを参照して説明したスキャン信号ＧＷｉのロー電圧Ｖ－ＬＯＷと同じである。
【0096】
また、２番目のステージＳＴ２（図５ｂを参照）からキャリー信号Ｃ－ＧＷ２を受信した第６制御トランジスタＤＴ６がターンオンされる。第６制御トランジスタＤＴ６は第１ノードＱに第２ロー電圧ＶＧＬ２を提供する。第１バッファトランジスタＢＴ１と第１キャリートランジスタＣＢＴ１がターンオフされる。
【0097】
図６は、本発明の一実施例によるスキャン駆動回路ＧＷＤのレイアウトを示す平面図である。図７は、第１バッファトランジスタＢＴ１の等価回路図である。図８ａは、図６の第１領域Ｇ－１０を拡大して示す平面図である。図８ｂは、図８ａのＩ－Ｉ’に対応する断面図である。図８ｃは、図６の第２領域Ｇ－２０を拡大して示す平面図である。図８ｄは、図８ｃのＩＩ－ＩＩ’に対応する断面図である。図８ｅは、図６の第３領域Ｇ－３０を拡大して示す平面図である。
【0098】
図６は図５ｂのブロック図と図５ｃの等価回路図を有するスキャン駆動回路ＧＷＤのレイアウトを示している。第１領域ＡＲ１にはスキャン駆動回路ＧＷＤにクロック信号ＣＬＫ１、ＣＬＫ２を提供する信号ラインが配置される。第２領域ＡＲ２には、図５ｃを参照して説明した第２出力部ＯＰＣ２の第１キャリートランジスタＣＢＴ１、第２キャリートランジスタＣＢＴ２、及び第２キャパシタＣ２０と制御部ＣＲＣの第１乃至第６制御トランジスタＤＴ１乃至ＤＴ６が配置される。第３領域ＡＲ３には図５ｃを参照して説明した第１出力部ＯＰＣ１の第１バッファトランジスタＢＴ１と第２バッファトランジスタＢＴ２が配置される。より詳しくは、第３－１領域ＡＲ３－１に第１バッファトランジスタＢＴ１が配置され、第３－２領域ＡＲ３－２に第２バッファトランジスタＢＴ２が配置される。
【0099】
図６を参照すると、スキャン駆動回路ＧＷＤが占める面積のうち第１出力部ＯＰＣ１の占有面積が非常に大きいことが分かる。これは第１バッファトランジスタＢＴ１と第２バッファトランジスタＢＴ２が複数個のユニットトランジスタＵＴを含むためである。複数個のユニットトランジスタＵＴは第１バッファトランジスタＢＴ１と第２バッファトランジスタＢＴ２のチャネル幅を増加させ、鋭い立ち上がりエッジと鋭い立ち下がりエッジを有するスキャン信号ＧＷｉ（図４ｂを参照）を生成する。複数個のユニットトランジスタＵＴが増加することはチャネル幅が増加することと同じであるため、第１バッファトランジスタＢＴ１と第２バッファトランジスタＢＴ２の出力特性を確保するために広い領域に複数個のユニットトランジスタＵＴを形成する。
【0100】
図７は、第１バッファトランジスタＢＴ１を構成する並列連結された複数個のユニットトランジスタＵＴを示している。複数個のユニットトランジスタＵＴは第１ユニットトランジスタＵＴ１と第２ユニットトランジスタＵＴ２を含み、一つの第１ユニットトランジスタＵＴ１と一つの第２バッファトランジスタＵＴ２は一対をなす。
【0101】
図８ａ乃至図８ｅは、第１バッファトランジスタＢＴ１と第２バッファトランジスタＢＴ２の構造を説明するためにスキャン駆動回路ＧＷＤの互いに異なる領域Ｇ－１０、Ｇ－２０、Ｇ－３０を拡大して示している。図８ａには第２制御トランジスタＤＴ２、第５制御トランジスタＤＴ５、及び第２キャパシタＣ２０が第１バッファトランジスタＢＴ１と共に示されている。第２制御トランジスタＤＴ２、第５制御トランジスタＤＴ５、第２キャパシタＣ２０、及び第１バッファトランジスタＢＴ１の連結関係は図５ｃの等価回路と同じである。
【0102】
図８ａは図５ｃの等価回路のうち第２制御トランジスタＤＴ２、第５制御トランジスタＤＴ５、第２キャパシタＣ２０、及び第１バッファトランジスタＢＴ１に対応するレイアウトを示している。第２制御トランジスタＤＴ２のゲートと第１バッファトランジスタＢＴ１のドレインは第２クロック信号ＣＬＫ２を受信する。第２キャパシタＣ２０と第５制御トランジスタＤＴ５は第２出力端子ＯＴ２に連結される。第２キャパシタＣ２０と第２制御トランジスタＤＴ２は第１ノードＱに連結される。第５制御トランジスタＤＴ５のゲートは第２ノードＱＢに連結される。第１バッファトランジスタＢＴ１はスキャンラインＧＷＬ１に連結される。以下、図８ａ及び図８ｅを参照して第１バッファトランジスタＢＴ１の構造について詳細に説明する。
【0103】
図８ａを参照すると、第１バッファトランジスタＢＴ１は、複数個の第１半導体パターンＯＳＬ１（または複数個の第１半導体パターン層）と、第１ゲート電極ＧＥ１と、複数個の第２半導体パターンＯＳＬ２（または複数個の第２半導体パターン層）と、第２ゲート電極ＧＥ２とを含む。図８ａにおいて、複数個の第１半導体パターンＯＳＬ１は複数個の第２半導体パターンＯＳＬ２に１対１に重畳するように示されている。第１半導体パターンＯＳＬ１と第２半導体パターンＯＳＬ２を区別するために第１半導体パターンＯＳＬ１は第２半導体パターンＯＳＬ２より大きく示されているが、これに限らず、第１半導体パターンＯＳＬ１と第２半導体パターンＯＳＬ２は同じ面積を有してもよい。また、第１ゲート電極ＧＥ１は第２ゲート電極ＧＥ２に重畳する。第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２を区別するために、第２ゲート電極ＧＥ２がより大きい面積を有するように示されている。第１ゲート電極ＧＥ１の下側には遮蔽電極ＢＭＬが配置される。遮蔽電極ＢＭＬは第１ゲート電極ＧＥ１重畳し、第１ゲート電極ＧＥ１に対応する形状を有する。
【0104】
複数個の第１半導体パターンＯＳＬ１と複数個の第２半導体パターンＯＳＬ２は第２方向ＤＲ２０に延長され、第２方向ＤＲ２０と交差する第１方向ＤＲ１０に並べられる。第２方向ＤＲ２０は図１の第２方向ＤＲ２と平行してもよいが、必ずしも平行するとは限らない。
【0105】
第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２は第１コンタクト孔ＣＮＴ－１を介して電気的に連結される。第１ゲート電極ＧＥ１は第１方向ＤＲ１０に延長され、第２方向ＤＲ２０に離隔される第１部分ＧＰ１と第２部分ＧＰ２を含む。第２ゲート電極ＧＥ２は第１方向ＤＲ１０に延長され、第２方向ＤＲ２０に離隔される第３部分ＧＰ３と第４部分ＧＰを含む。第１部分ＧＰ１と第３部分ＧＰ３が重畳し、第２部分ＧＰ２と第４部分ＧＰ４が重畳する。
【0106】
第１ゲート電極ＧＥ１の第１部分ＧＰ１と第２部分ＧＰ２は第２キャパシタＣ２０の下部電極Ｃ２０－Ｌを介して連結される。第２ゲート電極ＧＥ２の第３部分ＧＰ３と第４部分ＧＰ４は第２キャパシタＣ２０の上部電極Ｃ２０－Ｕを介して連結される。第１バッファトランジスタＢＴ１は第１連結電極ＣＮＥ１を介して第２クロック信号ＣＬＫ２を受信する。
【0107】
第１バッファトランジスタＢＴ１並列連結された複数個のユニットトランジスタＵＴを含む。ユニットトランジスタＵＴそれぞれは、図７を参照して説明した第１ユニットトランジスタＵＴ１と第２ユニットトランジスタＵＴ２を含む。
【0108】
図８ａに示したように、複数個のユニットトランジスタＵＴは第１行と第２行を成す。第１ゲート電極ＧＥ１の第１部分ＧＰ１に対応するように第１行のユニットトランジスタＵＴが配置され、第１ゲート電極ＧＥ１の第２部分ＧＰ２に対応するように第２行のユニットトランジスタＵＴが配置される。第１行のユニットトランジスタＵＴと第２行のユニットトランジスタＵＴとの間にスキャンラインＧＷＬ１が配置されるため、第１行のユニットトランジスタＵＴと第２行のユニットトランジスタＵＴは第１方向ＤＲ１０に対して対称の構造を有する。つまり、第１行のユニットトランジスタＵＴのドレイン（または入力領域）とソース（または出力領域）の配置は、第２行のユニットトランジスタＵＴのドレイン（または入力領域）とソース（または出力領域）の配置と第１方向ＤＲ１０に対して対称である。図８ａ乃至図８ｅを参照すると、第２行より短い第１行を含む複数個のユニットトランジスタＵＴを例示的に示している。
【0109】
以下、図８ｂを参照して一つのユニットトランジスタＵＴについて詳細に説明する。ベース層ＢＬの上面にバリア層ＢＲＬが配置される。バリア層ＢＲＬの上に遮蔽電極ＢＭＬが配置される。バリア層ＢＲＬの上に遮蔽電極ＢＭＬをカバーするバッファ層ＢＦＬが配置される。バリア層ＢＲＬまたはバッファ層ＢＦＬは酸化ケイ素層及び窒化ケイ素層を含む。酸化ケイ素層及び窒化ケイ素層は交互に積層される。
【0110】
バッファ層ＢＦＬの上に第１半導体パターンＯＳＬ１が配置される。第１半導体パターンＯＳＬ１はバッファ層ＢＦＬの上に配置される半導体層の複数個のパターンのうち一つに当たる。第１半導体パターンＯＳＬ１は金属酸化物を含む。金属酸化物半導体は結晶質または非晶質酸化物半導体を含む。例えば、酸化物半導体は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、チタン（Ｔｉ）などの金属酸化物、または亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、チタン（Ｔｉ）などの金属とこれらの酸化物の混合部物を含む。酸化物半導体は、インジウム－錫酸化物（ＩＴＯ）、インジウム－ガリウム－亜鉛酸化物（ＩＧＺＯ）、亜鉛酸化物（ＺｎＯ）、インジウム－亜鉛酸化物（ＩＺＯ）、亜鉛－インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウム－亜鉛－錫酸化物（ＩＺＴＯ）、亜鉛－錫酸化物（ＺＴＯ）などを含む。
【0111】
第１半導体パターンＯＳＬ１は、金属酸化物が還元されたのか否かによって区分される複数個の領域を含む。金属酸化物が還元された領域（以下、還元領域）はそうではない領域（以下、非還元領域）に比べ大きい伝導性を有する。還元領域は実質的にトランジスタのソース／ドレインまたは信号ラインの役割を有する。非還元領域は実質的にトランジスタの半導体領域（またはチャネル）に当たる。言い換えれば、半導体パターンの一部分はトランジスタの半導体領域であり、他の一部分はトランジスタのソース/ドレインであり、また他の一部分は信号伝達領域である。
【0112】
第１半導体パターンＯＳＬ１は、第１入力領域ＩＡ１（またはドレイン領域）と、第１チャネル領域ＣＡ１（または半導体領域）と、第１出力領域ＯＡ１（またはソース領域）とを含む。第１チャネル領域ＣＡ１は第１入力領域ＩＡ１と第１出力領域ＯＡ１との間に配置される。第１半導体パターンＯＳＬ１の第１入力領域ＩＡ１は第１バッファトランジスタＢＴ１のドレインに当たり、第１出力領域ＯＡ１は第１バッファトランジスタＢＴ１のソースに当たる。
【0113】
第１半導体パターンＯＳＬ１の上に第１絶縁層１０が配置される。第１絶縁層１０は第１チャネル領域ＣＡ１に重畳する。本実施例において、第１絶縁層１０はベース層ＢＬに全面的に形成されず、後述する特定の導電パターンにのみ重畳する。但し、これに限らず、本発明の一実施例において、第１絶縁層１０はベース層ＢＬに全面的に重畳してもよい。
【0114】
第１絶縁層１０の上に第１ゲート電極ＧＥ１が配置される。バッファ層ＢＦＬの上に第１半導体パターンＯＳＬ１が配置され、第１ゲート電極ＧＥ１を覆う第２絶縁層２０が第１半導体パターンＯＳＬ１上に配置される。第２半導体パターンＯＳＬ２は平面上で第２絶縁層２０の上に配置される半導体層の複数個のパターンのうち一つに当たる。第２半導体パターンＯＳＬ２は金属酸化物を含む。第２半導体パターンＯＳＬ２は第１半導体パターンＯＳＬ１の上述した金属酸化物半導体物質のうちいずれか一つを含む。第２半導体パターンＯＳＬ２は第１半導体パターンＯＳＬ１と同じ金属酸化物を含むか、異なる金属酸化物を含む。
【0115】
第２半導体パターンＯＳＬ２は、第２入力領域ＩＡ２（またはドレイン領域）と、第２チャネル領域ＣＡ２（または半導体領域）と、第２出力領域ＯＡ２（またはソース領域）とを含む。第２半導体パターンＯＳＬ２の第２入力領域ＩＡ２は第２絶縁層２０を貫通する第２コンタクト孔ＣＮＴ－２を介して第１半導体パターンＯＳＬ１の第１入力領域ＩＡ１に電気的に連結される。第２半導体パターンＯＳＬ２の第２出力領域ＯＡ２は第２絶縁層２０を貫通する第３コンタクト孔ＣＮＴ－３を介して第１半導体パターンＯＳＬ１の第１出力領域ＯＡ１に電気的に連結される。
【0116】
第２半導体パターンＯＳＬ２の上に第３絶縁層３０が配置される。第３絶縁層３０は第２半導体パターンＯＳＬ２の第２チャネル領域ＣＡ２に重畳する。本実施例において、第３絶縁層３０はベース層ＢＬに全面的に形成されず、後述する特定の導電パターンにのみ重畳する。第３絶縁層３０はベース層ＢＬに全面的に重畳してもよい。第３絶縁層３０は第１絶縁層１０より多少小さく示されているが、これに限らない。図８ｂの断面上において、第３絶縁層３０は第１絶縁層１０と同じ長さを有してもよい。
【0117】
第３絶縁層３０の上に第２ゲート電極ＧＥ２が配置される。第２絶縁層２０の上に第２半導体パターンＯＳＬ２及び第２ゲート電極ＧＥ２をカバーする第４絶縁層４０が配置される。第４絶縁層４０の上に第１連結電極ＣＮＥ１とスキャンラインＧＷＬ１が配置される。第１連結電極ＣＮＥ１とスキャンラインＧＷＬ１は第４絶縁層４０の上に配置される導電層から形成される互いに異なる導電パターンに当たる。例えば、第１連結電極ＣＮＥ１が第１導電パターンと定義され、スキャンラインＧＷＬ１は第２導電パターンと定義される。第１連結電極ＣＮＥ１は第４絶縁層４０を貫通する第４コンタクト孔ＣＮＴ－４を介して第２半導体パターンＯＳＬ２の第２入力領域ＩＡ２に電気的に連結される。スキャンラインＧＷＬ１は第４絶縁層４０を貫通する第５コンタクト孔ＣＮＴ－５を介して第２半導体パターンＯＳＬ２の第２出力領域ＯＡ２に電気的に連結される。図示していないが、第４絶縁層４０の上には第１連結電極ＣＮＥ１とスキャンラインＧＷＬ１をカバーする絶縁層が更に配置されてもよい。
【0118】
図８ｂを参照すると、第１半導体パターンＯＳＬ１と第１ゲート電極ＧＥ１は図７の第１ユニットトランジスタＵＴ１を定義し、第２半導体パターンＯＳＬ２と第２ゲート電極ＧＥ２は図７の第２ユニットトランジスタＵＴ２を定義する。第１ユニットトランジスタＵＴ１の第１入力領域ＩＡ１、第２ユニットトランジスタＵＴ２の第２入力領域ＩＡ２、及び第１連結電極ＣＮＥ１が互いに電気的に連結され、第１ユニットトランジスタＵＴ１の第１出力領域ＯＡ１、第２ユニットトランジスタＵＴ２の第２出力領域ＯＡ２、及びスキャンラインＧＷＬ１が互いに電気的に連結される。
【0119】
図８ｃを参照すると、第１バッファトランジスタＢＴ１の第１行のユニットトランジスタＵＴは第１キャパシタＣ１０に隣接する領域で断絶される。第１バッファトランジスタＢＴ１の第２行のユニットトランジスタＵＴは第１キャパシタＣ１０に隣接する領域を通って延長される。第１バッファトランジスタＢＴ１の第１ゲート電極ＧＥ１の第１部分ＧＰ１は第１キャパシタＣ１０に隣接して断絶される。図８ａに示した第１連結電極ＣＮＥ１も、同じく第１ゲート電極ＧＥ１の第１部分ＧＰ１に対応するように第１キャパシタＣ１０に隣接して断絶される。第１バッファトランジスタＢＴ１の第１ゲート電極ＧＥ１の第１部分ＧＰ１は第２部分ＧＰ２よりも短い長さを有する。
【0120】
第１キャパシタＣ１０に隣接する領域に第２バッファトランジスタＢＴ２の第１行のユニットトランジスタＵＴ０が配置される。第２バッファトランジスタＢＴ２の第１行のユニットトランジスタＵＴ０は第１バッファトランジスタＢＴ１の第１行のユニットトランジスタＵＴと同じ行に配置される。第２バッファトランジスタＢＴ２の第１行のユニットトランジスタＵＴ０と第１バッファトランジスタＢＴ１の第１行のユニットトランジスタＵＴとの間に第１キャパシタＣ１０が配置される。第１ゲート電極ＧＥ１０（または第３ゲート電極）は第１キャパシタＣ１０の下部電極Ｃ１０－Ｌに連結され、第２ゲート電極ＧＥ２０（または第４ゲート電極）は第１キャパシタＣ１０の上部電極Ｃ１０－Ｕに連結される。第２バッファトランジスタＢＴ２は第２連結電極ＣＮＥ２を介して第１キャパシタＣ１０に連結される。
【0121】
第２バッファトランジスタＢＴ２は第１バッファトランジスタＢＴ１の第１部分ＧＰ１に対応する第１ゲート電極ＧＥ１０を含み、第１バッファトランジスタＢＴ１の第２部分ＧＰ２に対応する第２ゲート電極ＧＥ２を含む。第１ゲート電極ＧＥ１０と第２ゲート電極ＧＥ２は第１０コンタクト孔ＣＮＴ－１０を介して電気的に連結される。
【0122】
実質的に第２バッファトランジスタＢＴ２の第１行のユニットトランジスタＵＴ０は第１バッファトランジスタＢＴ１の第１行のユニットトランジスタＵＴと同じ構造を有する。図８ｄを参照すると、第２バッファトランジスタＢＴ２の第１行のユニットトランジスタＵＴ０は図８ｃに示した第１バッファトランジスタＢＴ１の第１行のユニットトランジスタＵＴと同じ積層構造を有する。
【0123】
第１半導体パターンＯＳＬ１０の半分は第２バッファトランジスタＢＴ２のユニットトランジスタＵＴ０を定義し、第１半導体パターンＯＳＬ１０の残りの半分は第１バッファトランジスタＢＴ１のユニットトランジスタＵＴを定義する。第２半導体パターンＯＳＬ２０の半分は第２バッファトランジスタＢＴ２のユニットトランジスタＵＴ０を定義し、第２半導体パターンＯＳＬ２０の残りの半分は第１バッファトランジスタＢＴ１のユニットトランジスタＵＴを定義する。
【0124】
図８ｄを参照すると、第２バッファトランジスタＢＴ２の第１行のユニットトランジスタＵＴ０は第１ユニットトランジスタＵＴ０と第２ユニットトランジスタＵＴ２０を含む。図８ｄの第１半導体パターンＯＳＬ１０（または第３半導体パターン）は図８ｂの第１半導体パターンＯＳＬ１に対応し、図８ｄの第１ゲート電極ＧＥ１０は第８ｂの第１ゲート電極ＧＥ１に対応し、図８ｄの第２半導体パターンＯＳＬ２０（または第４半導体パターン）は図８ｂの第２半導体パターンＯＳＬ２に対応し、図８ｄの第２ゲート電極ＧＥ２０は図８ｂの第２ゲート電極ＧＥ２に対応する。図８ｂ及び図８ｄの対応する構成は同じ工程によって形成され、同じ物質を含む。
【0125】
第２半導体パターンＯＳＬ２０の第２入力領域ＩＡ２０（または第４入力領域）は第２絶縁層２０を貫通する第２コンタクト孔ＣＮＴ－２を介して第１半導体パターンＯＳＬ１０の第１入力領域ＩＡ１０（または第３入力領域）に電気的に連結される。第２半導体パターンＯＳＬ２０第２出力領域ＯＡ２０（または第４出力領域）は第２絶縁層２０を貫通する第３コンタクト孔ＣＮＴ－３を介して第１半導体パターンＯＳＬ１０の第１出力領域ＯＡ１０（または第３出力領域）に電気的に連結される。第２半導体パターンＯＳＬ２０の第２チャネル領域ＣＡ２０（または第４チャネル領域）は第１半導体パターンＯＳＬ１０の第１チャネル領域ＣＡ１０（または第３チャネル領域）に重畳する。一方、図８ｄの第１半導体パターンＯＳＬ１０は図８ｂの第１半導体パターンＯＳＬ１と実質的に同じであり、図８ｄの第２半導体パターンＯＳＬ２０は図８ｂの第２半導体パターンＯＳＬ２と実質的に同じである。
【0126】
図８ｅを参照すると、電圧ラインＧ－ＶＬは第１ロー電圧ＶＧＬ１を受信する。第２連結電極ＣＮＥ２は第２０コンタクト孔ＣＮＴ－２０を介して電圧ラインＧ－ＶＬに電気的に連結される。電圧ラインＧ－ＶＬは表示パネルの断面上で第２連結電極ＣＮＥ２より上側に配置され、第２０コンタクト孔ＣＮＴ－２０は電圧ラインＧ－ＶＬと第２連結電極ＣＮＥ２との間に配置される絶縁層を貫通する。例えば、電圧ラインＧ－ＶＬは図８ｂに示した第４絶縁層４０より上側に配置される。電圧ラインＧ－ＶＬは後述する図１０に示した図５絶縁層５０または第６絶縁層６０の上に配置される導電パターンである。
【0127】
図９ａ乃至図９ｈは、図８ａの一部領域ＰＡＡを基準にスキャン駆動回路の製造工程を示す平面図である。図９ａ乃至図９ｈの各ステップごとにフォトリソグラフィ工程が行われる。図８ｂのバリア層ＢＲＬ、バッファ層ＢＦＬ、及び絶縁層１０、２０、３０、４０の形成工程に関する詳細な説明は省略する。以下、図８ａ及び図８ｂで説明した構成と同じ構成に関する詳細な説明は図８ａ及び図８ｂを参照する。
【0128】
図９ａを参照すると、遮蔽電極ＢＭＬを形成する。遮蔽電極ＢＭＬは第２方向ＤＲ２０に離隔され、それぞれが第１方向ＤＲ１０に延長される第１部分ＢＭＬ－１と第２部分ＢＭＬ－２を含む。
【0129】
図９ｂを参照すると、遮蔽電極ＢＭＬの上に複数個の第１半導体パターンＯＳＬ１を形成する。複数個の第１半導体パターンＯＳＬ１は第２方向ＤＲ２０に延長され、複数個の第１半導体パターンＯＳＬ１それぞれは第１部分ＢＭＬ－１と第２部分ＢＭＬ－２に重畳する。
【0130】
図９ｃを参照すると、複数個の第１半導体パターンＯＳＬ１の上に第１ゲート電極ＧＥ１を形成する。遮蔽電極ＢＭＬの第１部分ＢＭＬ－１と第２部分ＢＭＬ－２にそれぞれ重畳するように第１ゲート電極ＧＥ１の第１部分ＧＰ１と第２部分ＧＰ２を形成する。
【0131】
図９ｄを参照すると、第２絶縁層２０（図８ｂを参照）を貫通する第２コンタクト孔ＣＮＴ－２、第２－１コンタクト孔ＣＮＴ－２０、及び第３コンタクト孔ＣＮＴ－３を形成する。第２絶縁層２０が形成されることで第２絶縁層２０の水素が第１半導体パターンＯＳＬ１の第１ゲート電極ＧＥ１から露出された領域に拡散され、第１半導体パターンＯＳＬ１の還元反応が発生する。それによって第１半導体パターンＯＳＬ１は伝導性が異なる領域に区分される。図９ｄは第１半導体パターンＯＳＬ１の互いに異なる領域を示している。
【0132】
第１半導体パターンＯＳＬ１それぞれは、第１入力領域ＩＡ１と、第１出力領域ＯＡ１と、第１入力領域ＩＡ１と第１出力領域ＯＡ１との間に配置される第１チャネル領域ＣＡ１と、第１－１入力領域ＩＡ１－１と、第１－１入力領域ＩＡ１－１と第１出力領域ＯＡ１との間に配置される第１－１チャネル領域ＣＡ１－１と、を含む。本発明の一実施例において、第１ゲート電極ＧＥ１が第１部分ＧＰ１のみ含めば第１－１入力領域ＩＡ１－１及び第１－１チャネル領域ＣＡ１－１は省略される。
【0133】
図９ｅを参照すると、第２絶縁層２０の上に第１半導体パターンＯＳＬ１と重畳するように第２半導体パターンＯＳＬ２を形成する。第２半導体パターンＯＳＬ２それぞれは第２コンタクト孔ＣＮＴ－２、第２－１コンタクト孔ＣＮＴ－２０、及び第３コンタクト孔ＣＮＴ－３を介して第１半導体パターンＯＳＬ１のうち対応する第１半導体パターンＯＳＬ１に連結される。
【0134】
図９ｆを参照すると、複数個の第２半導体パターンＯＳＬ２の上に第２ゲート電極ＧＥ２を形成する。第１ゲート電極ＧＥ１の第１部分ＧＰ１と第２部分ＧＰ２にそれぞれ重畳するように第２ゲート電極ＧＥ２の第３部分ＧＰ３と第４部分ＧＰ４を形成する。
図９ｇを参照すると、第４絶縁層４０（図８ｂを参照）を貫通する第４コンタクト孔ＣＮＴ－４、第４－１コンタクト孔ＣＮＴ－４０、及び第５コンタクト孔ＣＮＴ－５を形成する。第４絶縁層４０が形成される工程において、第２半導体パターンＯＳＬ２は伝導性が異なる領域に区分される。図９ｇは第２半導体パターンＯＳＬ２の互いに異なる領域を示している。
図９ｇを参照すると、第４絶縁層４０（図８ｂを参照）を貫通する第４コンタクト孔ＣＮＴ－４、第４－１コンタクト孔ＣＮＴ－４０、及び第５コンタクト孔ＣＮＴ－５を形成する。第４絶縁層４０が形成される工程において、第２半導体パターンＯＳＬ２は伝導性が異なる領域に区分される。図９ｇは第２半導体パターンＯＳＬ２の互いに異なる領域を示している。
【0135】
第２半導体パターンＯＳＬ２それぞれは、第２入力領域ＩＡ２と、第２出力領域ＯＡ２と、第２入力領域ＩＡ２と第２出力領域ＯＡ２との間に配置される第２チャネル領域ＣＡ２と、第２－１入力領域ＩＡ２－１と、第２－１入力領域ＩＡ２－１と第２出力領域ＯＡ２との間に配置される第２－１チャネル領域ＣＡ２－１と、を含む。本発明の一実施例において、第２ゲート電極ＧＥ２が第３部分ＧＰ３のみ含めば第２－１入力領域ＩＡ２－１及び第２－１チャネル領域ＣＡ２－１は省略される。
【0136】
図９ｈを参照すると、第４絶縁層４０の上に第１連結電極ＣＮＥ１とスキャンラインＧＷＬ１を形成する。第１連結電極ＣＮＥ１は第４コンタクト孔ＣＮＴ－４及び第４－１コンタクト孔ＣＮＴ－４０を介して第２半導体パターンＯＳＬ２それぞれの第２入力領域ＩＡ１と第２－１入力領域ＩＡ２－１に連結される。スキャンラインＧＷＬ１は第５コンタクト孔ＣＮＴ－５を介して第２半導体パターンＯＳＬ２それぞれの第２出力領域ＯＡ２に連結される。
【0137】
第１連結電極ＣＮＥ１は第２入力領域ＩＡ２に対応する部分ＣＮＥ１－Ｐ１と第２－１入力領域ＩＡ２－１に対応する部分を含む。第２入力領域ＩＡ２に対応する部分ＣＮＥ１－Ｐ２が第１導電パターン部分ＣＮＥ１－Ｐ１と定義され、第２－１入力領域ＩＡ２－１に対応する部分ＣＮＥ１－Ｐ２が第２導電パターン部分と定義される。図８ａを参照すると、第１導電パターン部分と第２導電パターン部分は一体の形状を有する。
【0138】
図１０は、本発明の一実施例による画素の断面図である。図１０には図８ｂに示したバリア層ＢＲＬ、バッファ層ＢＦＬ、及び絶縁層１０、２０、３０、４０が同じく示されており、これらに関する詳細な説明は図８ｂを参照する。
【0139】
図１０を参照すると、画素ＰＸは画素回路ＰＣと発光素子ＯＬＥＤとを含む。図１０は、画素回路ＰＣとして第１型トランジスタＴＰ１と第２型トランジスタＴＰ２を示している。図４ａに示した第１乃至第５トランジスタＴ１乃至Ｔ５は第１型トランジスタＴＰ１及び第２型トランジスタＴＰ２のうちいずれか一つのトランジスタと同じ積層構造を有する。第１乃至第５トランジスタＴ１乃至Ｔ５のうち少なくともいずれか一つは第１型トランジスタＴＰ１と同じ積層構造を有し、少なくともいずれか一つは第２型トランジスタＴＰ２と同じ積層構造を有する。
【0140】
第１型トランジスタＴＰ１は図８ｂの遮蔽電極ＢＭＬと同じ層の上に配置される第１下部ゲート電極ＴＧ１－２、及び図８ｂの第１半導体パターンＯＳＬ１と同じ層の上に配置される半導体パターンＯＳＬ－１を含む。半導体パターンＯＳＬ－１は、出力領域ＴＳ１（またはソース領域）と、チャネル領域ＴＡ１と、入力領域ＴＤ１（またはドレイン領域）とを含む。第１型トランジスタＴＰ１は図８ｂの第１ゲート電極ＧＥ１と同じ層の上に配置される第１上部ゲート電極ＴＧ１－１を含む。
【0141】
第２型トランジスタＴＰ２は、図８ｂの第１ゲート電極ＧＥ１と同じ層の上に配置される第２下部ゲート電極ＴＧ２－２と、図８ｂの第２半導体パターンＯＳＬ２と同じ層の上に配置される半導体パターンＯＳＬ－２とを含む。半導体パターンＯＳＬ－２は、出力領域ＴＳ２（またはソース領域）と、チャネル領域ＴＡ２と、入力領域ＴＤ２（またはドレイン領域）とを含む。第２型トランジスタＴＰ２は図８ｂの第２ゲート電極ＧＥ２と同じ層の上に配置される第２上部ゲート電極ＴＧ２－１を含む。
【0142】
第４絶縁層４０の上に第５絶縁層５０、第６絶縁層７０、及び第７絶縁層７０が配置される。第５絶縁層５０の上に配置される連結電極ＴＣＮＥ１、ＴＣＮＥ２を例示的に示している。連結電極ＴＣＮＥ１、ＴＣＮＥ２のうち一つの連結電極ＴＣＮＥ１は第５絶縁層５０を貫通するコンタクト孔１１７を介して第１半導体パターンＯＳＬ１の出力領域ＴＳ１に連結され、連結電極ＴＣＮＥ１、ＴＣＮＥ２のうち他の一つの連結電極ＴＣＮＥ２は第５絶縁層５０を貫通するコンタクト孔１１８を介して第２半導体パターンＯＳＬ２の入力領域ＴＤ２に連結される。第６絶縁層６０に配置される連結電極ＴＣＮＥ３は第６絶縁層６０を貫通するコンタクト孔１１９を介して他の一つの連結電極ＴＣＮＥ２に連結される。
【0143】
第７絶縁層７０の上に発光素子ＯＬＥＤが配置される。発光素子ＯＬＥＤの第１電極ＡＥが第７絶縁層７０の上に配置される。第１電極ＡＥはアノードである。第７絶縁層７０の上に画素定義膜ＰＤＬが配置される。画素定義膜ＰＤＬの開口部は第１電極ＡＥの少なくとも一部分を露出させる。第１電極ＡＥの上に正孔制御層ＨＣＬ、発光層ＥＭＬ、電子制御層ＥＣＬ、及び第２電極ＣＥが配置される。正孔制御層ＨＣＬは正孔輸送層及び正孔注入層を含む。電子制御層ＥＣＬは電子輸送層及び電子注入層を含む。第２電極ＣＥの上に薄膜封止層ＴＦＥが配置される。
【0144】
図１１は、本発明の一実施例によるスキャン駆動回路の断面図である。図１１は図８ｂに対応する断面を示している。図８ｂのスキャン駆動回路との差を中心に説明する。
図１１を参照すると、図８ｂの第３絶縁層３０が省略される。第４絶縁層４０が第２半導体パターンＯＳＬ２を直接カバーする。第２ゲート電極ＧＥ２は第４絶縁層４０の上に配置され、第１ゲート電極ＧＥ１に重畳する。第２ゲート電極ＧＥ２は第１連結電極ＣＮＥ１及びスキャンラインＧＷＬ１と同じ工程によって形成され、同じ物質を含む。
第４絶縁層４０の形成工程において、第２半導体パターンＯＳＬ２が還元されないように第４絶縁層４０は相対的に水素濃度が低い無機物質を含む。第２ゲート電極ＧＥ２が形成された後、水素注入工程によって第２半導体パターンＯＳＬ２にドーパントを注入する。
図１１を参照すると、図８ｂの第３絶縁層３０が省略される。第４絶縁層４０が第２半導体パターンＯＳＬ２を直接カバーする。第２ゲート電極ＧＥ２は第４絶縁層４０の上に配置され、第１ゲート電極ＧＥ１に重畳する。第２ゲート電極ＧＥ２は第１連結電極ＣＮＥ１及びスキャンラインＧＷＬ１と同じ工程によって形成され、同じ物質を含む。
第４絶縁層４０の形成工程において、第２半導体パターンＯＳＬ２が還元されないように第４絶縁層４０は相対的に水素濃度が低い無機物質を含む。第２ゲート電極ＧＥ２が形成された後、水素注入工程によって第２半導体パターンＯＳＬ２にドーパントを注入する。
【0145】
これまで本発明の好ましい実施例を参照して説明したが、該当技術分野における熟練した当業者または該当技術分野における通常の知識を有する者であれば、後述する特許請求の範囲に記載された本発明の思想及び技術領域から逸脱しない範囲内で本発明を多様に修正及び変更し得ることを理解できるはずである。
【0146】
よって、本発明の技術的範囲は明細書の詳細な説明に記載されている内容に限らず、特許請求の範囲によって決められるべきである。
【符号の説明】
【0147】
ＢＬ：ベース層 ＡＡ、ＮＡＡ：表示領域、非表示領域
１０－４０：絶縁層（第１乃至第４絶縁層）
ＰＣ：画素回路 ＯＬＥＤ：発光素子
ＢＴ１：第１バッファトランジスタ
ＧＷＤ：第１スキャン駆動回路 ＯＳＬ１：第１半導体パターン
ＧＥ１：第１ゲート電極 ＯＳＬ２：第２半導体パターン
ＧＥ２：第２ゲート電極 ＣＮＥ１：第１連結電極
ＧＷＬ１：第１グループのスキャンライン
ＣＬＫ２：第２クロック信号 ＢＴ２：第２バッファトランジスタ
１０－４０：絶縁層（第１乃至第４絶縁層）
ＰＣ：画素回路 ＯＬＥＤ：発光素子
ＢＴ１：第１バッファトランジスタ
ＧＷＤ：第１スキャン駆動回路 ＯＳＬ１：第１半導体パターン
ＧＥ１：第１ゲート電極 ＯＳＬ２：第２半導体パターン
ＧＥ２：第２ゲート電極 ＣＮＥ１：第１連結電極
ＧＷＬ１：第１グループのスキャンライン
ＣＬＫ２：第２クロック信号 ＢＴ２：第２バッファトランジスタ
【図1】
【図2】
【図3a】
【図3b】
【図4a】
【図4b】
【図5a】
【図5b】
【図5c】
【図6】
【図7】
【図8a】
【図8b】
【図8c】
【図8d】
【図8e】
【図9a】
【図9b】
【図9c】
【図9d】
【図9e】
【図9f】
【図9g】
【図9h】
【図10】
【図11】