特開 2024-25897 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024025897

(43)【公開日】2024-02-28

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20240220BHJP

   H01L 21/822 20060101ALI20240220BHJP

   H01L 21/60 20060101ALI20240220BHJP

【ＦＩ】

H01L21/88 S

H01L27/04 D

H01L21/60 301N

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022129251

(22)【出願日】2022-08-15

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】仲谷 吾郎

【テーマコード（参考）】

5F033

5F038

5F044

【Ｆターム（参考）】

5F033HH08

5F033HH09

5F033JJ01

5F033JJ08

5F033JJ09

5F033KK01

5F033NN33

5F033NN34

5F033UU03

5F033VV00

5F033VV03

5F033VV07

5F033XX00

5F038BH09

5F038BH10

5F038CA01

5F038CD01

5F038CD10

5F038EZ19

5F038EZ20

5F044EE04

5F044EE08

5F044FF04

(57)【要約】

【課題】ダイシングの際に形成されるチッピングへのマイグレーションを抑制可能な半導体装置を提供する。
【解決手段】半導体装置１００は、複数のトランジスタを有している。半導体装置１００は、主面１０ａを有する半導体基板１０と、主面１０ａ上に配置されている層間絶縁膜２０と、シールリング４０とを備えている。シールリング４０は、平面視における層間絶縁膜２０の外周縁部上に配置され、かつ平面視において環状の環状部４１と、層間絶縁膜２０中に埋め込まれ、かつ環状部４１及び主面１０ａを接続している接続部４２とを有している。複数のトランジスタについてのゲート長Ｌの最小値は、０．６μｍ以上である。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数のトランジスタを有する半導体装置であって、
主面を有する半導体基板と、
前記主面上に配置されている層間絶縁膜と、
シールリングとを備え、
前記シールリングは、平面視における前記層間絶縁膜の外周縁部上に配置され、かつ平面視において環状の環状部と、前記層間絶縁膜中に埋め込まれ、かつ前記環状部及び前記主面を接続している接続部とを有し、
前記複数のトランジスタについてのゲート長の最小値は、０．６μｍ以上である、半導体装置。

【請求項2】

前記外周縁部には、前記外周縁部を貫通している環状溝が形成されており、
前記環状溝には、前記接続部が埋め込まれている、請求項１に記載の半導体装置。

【請求項3】

前記外周縁部には、前記外周縁部を貫通しており、かつ平面視において環状に並んでいる複数の貫通穴が形成されており、
前記貫通穴には、前記接続部が埋め込まれている、請求項１に記載の半導体装置。

【請求項4】

前記外周縁部には、前記外周縁部を貫通しており、かつ平面視において環状に並んでいる複数の第１貫通穴と、前記外周縁部を貫通しており、かつ平面視において環状に並んでいる複数の第２貫通穴とが形成されており、
前記複数の第２貫通穴は、平面視において、前記複数の第１貫通穴よりも内側にあり、
前記複数の第２貫通穴の各々は、平面視において、前記複数の第１貫通穴のうちの隣り合う２つの間にある、請求項１に記載の半導体装置。

【請求項5】

前記層間絶縁膜上に配置され、かつボンディングパッドを有する配線をさらに備え、
前記ボンディングパッドは、被接合部に接合され、
前記被接合部の構成材料の主成分は、銀である、請求項１～請求項４のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

例えば特開２００９－８１３５１号公報（特許文献１）には、半導体装置が記載されている。特許文献１に記載の半導体装置は、半導体基板と、複数の層間絶縁膜と、シールリングとを有している。シールリングは、複数の金属層と、複数の金属プラグとを有している。複数の層間絶縁膜は、積層配置されている。複数の金属層の各々は、平面視において環状である。複数の金属層の各々は、複数の層間絶縁膜の各々の平面視における外周縁部上に配置されている。複数の金属プラグの各々は、複数の層間絶縁膜の各々に埋め込まれることにより、厚さ方向において隣り合う２つの金属層又は最も半導体基板の近くにある金属層と半導体基板とを接続している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９－８１３５１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

０．５μｍ以下のデザインルールで設計されている半導体装置では、ダイシングが行われる際に生じるチッピングの影響が大きいため、特許文献１に記載されているようなシールリングが適用されることにより、チッピングの発生が抑制されている。他方で、０．６μｍ以上のデザインルールで設計されている半導体装置では、ダイシングが行われる際にチッピングが生じても影響が小さいため、特許文献１に記載されているようなシールリングは適用されない。

【0005】

しかしながら、０．６μｍ以下のデザインルールで設計されている半導体装置でも、ボンディングパッドに構成材料の主成分が銀である被接合部が接合される場合、当該銀がダイシングの際に形成されるチッピングへとマイグレーションしてしまうことがある。

【0006】

本開示は、上記のような従来技術の問題点に鑑みてなされたものである。より具体的には、本開示は、ダイシングの際に形成されるチッピングへのマイグレーションを抑制可能な半導体装置を提供するものである。

【課題を解決するための手段】

【0007】

本開示の半導体装置は、複数のトランジスタを有する。半導体装置は、主面を有する半導体基板と、主面上に配置されている層間絶縁膜と、シールリングとを備える。シールリングは、平面視における層間絶縁膜の外周縁部上に配置され、かつ平面視において環状の環状部と、層間絶縁膜中に埋め込まれ、かつ環状部及び主面を接続している接続部とを有する。複数のトランジスタについてのゲート長の最小値は、０．６μｍ以上である。

【発明の効果】

【0008】

本開示の半導体装置によると、ダイシングの際に形成されるチッピングへのマイグレーションを抑制可能である。

【図面の簡単な説明】

【0009】

【図1】半導体装置１００の平面図である。

【図2】図１中のＩＩ－ＩＩにおける断面図である。

【図3】半導体装置１００の製造方法を示す工程図である。

【図4】第１イオン注入工程Ｓ２を説明する断面図である。

【図5】素子分離膜形成工程Ｓ３を説明する断面図である。

【図6】ゲート絶縁膜形成工程Ｓ４を説明する断面図である。

【図7】ゲート形成工程Ｓ５を説明する断面図である。

【図8】第２イオン注入工程Ｓ６を説明する断面図である。

【図9】サイドウォールスペーサ形成工程Ｓ７を説明する断面図である。

【図10】第３イオン注入工程Ｓ８を説明する断面図である。

【図11】層間絶縁膜形成工程Ｓ９を説明する断面図である。

【図12】コンタクトホール形成工程Ｓ１０を説明する断面図である。

【図13】配線形成工程Ｓ１１を説明する断面図である。

【図14】サーマルプリントヘッド２００の平面図である。

【図15】図１４中のＸＶ－ＸＶにおける断面図である。

【図16】半導体装置１００がワイヤボンディングにより接続された状態のサーマルプリントヘッド２００の平面図である。

【図17】半導体装置１００がフリップチップボンディングにより接続された状態のサーマルプリントヘッド２００の平面図である。

【図18】図１７中のＸＶＩＩＩ－ＸＶＩＩＩにおける断面図である。

【図19】半導体装置１００Ａの平面図である。

【図20】半導体装置１００Ｂの平面図である。

【発明を実施するための形態】

【0010】

本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。実施形態に係る半導体装置を、半導体装置１００とする。

【0011】

以下に、半導体装置１００の構成を説明する。

【0012】

図１は、半導体装置１００の平面図である。図２は、図１中のＩＩ－ＩＩにおける断面図である。図２中では、ボンディングパッド３１及びボンディングパッド３２以外の配線３０の部分の図示が省略されている。図１及び図２に示されるように、半導体装置１００は、半導体基板１０と、ゲート絶縁膜１４と、ゲート１５と、サイドウォールスペーサ１６と、素子分離膜１７と、層間絶縁膜２０と、配線３０と、シールリング４０とを有している。なお、半導体装置１００は、例えば、サーマルプリントヘッドに用いられるドライバＩＣ（Integrated Circuit）である。但し、半導体装置１００の用途は、これに限られるものではない。

【0013】

半導体基板１０は、主面１０ａと、主面１０ｂとを有している。主面１０ａ及び主面１０ｂは、半導体基板１０の厚さ方向における端面である。主面１０ｂは、主面１０ａの反対面である。半導体基板１０は、例えば単結晶シリコン（Ｓｉ）で形成されている。

【0014】

半導体基板１０は、ソース領域１１と、ドレイン領域１２と、ウェル領域１３とを有している。ソース領域１１及びドレイン領域１２の導電型は第１導電型であり、ウェル領域１３の導電型は第２導電型である。第２導電型は、第１導電型の反対の導電型である。第１導電型が例えばｎ型である場合、第２導電型はｐ型である。ソース領域１１及びドレイン領域１２は、主面１０ａに配置されている。ソース領域１１及びドレイン領域１２は、互いに間隔を空けて配置されている。ウェル領域１３は、ソース領域１１及びドレイン領域１２を取り囲むように主面１０ａに配置されている。

【0015】

ソース領域１１は、第１部分１１ａと、第２部分１１ｂとを有している。第１部分１１ａは、第２部分１１ｂよりもドレイン領域１２の近くにある。第１部分１１ａにおけるドーパント濃度は、第２部分１１ｂにおけるドーパント濃度よりも低い。すなわち、ソース領域１１は、ＬＤＤ（Lightly Doped Diffusion）構造になっている。ドレイン領域１２は、第１部分１２ａと、第２部分１２ｂとを有している。第１部分１２ａは、第２部分１２ｂよりもソース領域１１の近くにある。第１部分１２ａにおけるドーパント濃度は、第２部分１２ｂにおけるドーパント濃度よりも低い。すなわち、ドレイン領域１２は、ＬＤＤ構造になっている。

【0016】

ゲート絶縁膜１４は、ソース領域１１とドレイン領域１２との間にある主面１０ａ上に配置されている。ゲート絶縁膜１４は、例えばシリコン酸化物（ＳｉＯ）で形成されている。ゲート１５は、ゲート絶縁膜１４上に配置されている。このことを別の観点から言えば、ゲート１５は、ゲート絶縁膜１４で絶縁されながら、ソース領域１１とドレイン領域１２との間にあるウェル領域１３（すなわち、チャネル領域）と対向している。ゲート１５は、例えばドーパントを含有している多結晶シリコンで形成されている。

【0017】

ソース領域１１、ドレイン領域１２、ウェル領域１３、ゲート絶縁膜１４及びゲート１５は、トランジスタを構成されている。図示されていないが、半導体装置１００は、複数のトランジスタを有している。ソース領域１１及びドレイン領域１２が並んでいる方向におけるゲート１５の幅を、ゲート長Ｌとする。半導体装置１００が有する複数のトランジスタについて、ゲート長Ｌの最小値は、０．６μｍ以上である。すなわち、半導体装置１００は、０．６μｍ以上のデザインルールで設計されている。

【0018】

サイドウォールスペーサ１６は、ゲート１５の側面と接するように、第１部分１１ａ上及び第１部分１２ａ上に配置されている。サイドウォールスペーサ１６は、例えばシリコン酸化物又はシリコン窒化物（ＳｉＮ）で形成されている。素子分離膜１７は、平面視においてウェル領域１３を取り囲むように主面１０ａ上に配置されている。素子分離膜１７により、半導体装置１００が有する１つのトランジスタは、半導体装置１００が有する他の１つのトランジスタから絶縁分離されている。このことを別の観点から言えば、半導体装置１００では、隣り合う２つのトランジスタが、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造により絶縁分離されている。

【0019】

層間絶縁膜２０は、ゲート絶縁膜１４、ゲート１５、サイドウォールスペーサ１６及び素子分離膜１７を覆うように、主面１０ａ上に配置されている。層間絶縁膜２０は、例えばシリコン酸化物で形成されている。より具体的には、層間絶縁膜２０は、例えばＢＰＳＧ（Boron Phosphorus Silicate Glass）で形成されている。層間絶縁膜２０には、コンタクトホール２１が形成されている。コンタクトホール２１は、層間絶縁膜２０を厚さ方向に貫通している。すなわち、コンタクトホール２１からは、ソース領域１１（第２部分１１ｂ）、ドレイン領域１２（第２部分１２ｂ）又はゲート１５が露出している。

【0020】

配線３０は、層間絶縁膜２０上に配置されている。また、配線３０は、コンタクトホール２１にも埋め込まれている。これにより、配線３０は、上記のトランジスタに電気的に接続されている。配線３０は、例えば、アルミニウム（Ａｌ）又はアルミニウム合金で形成されている。配線３０は、ボンディングパッド３１とボンディングパッド３２とを有している。

【0021】

シールリング４０は、環状部４１と、接続部４２とを有している。環状部４１は、平面視における層間絶縁膜２０の外周縁部上に配置されている。環状部４１は、平面視において環状である。より具体的には、環状部４１は、平面視において、矩形環状である。

【0022】

接続部４２は、層間絶縁膜２０に埋め込まれており、かつ環状部４１及び主面１０ａを接続している。より具体的には、層間絶縁膜２０には、環状溝２２が形成されている。環状溝２２は、平面視において環状（矩形環状）である。環状溝２２は、層間絶縁膜２０の外周縁部に形成されており、平面視において環状部４１に重なっている。環状溝２２は、層間絶縁膜２０を厚さ方向に貫通している。環状溝２２からは、主面１０ａが露出している。接続部４２は、環状溝２２に埋め込まれている。すなわち、接続部４２は、平面視において環状（矩形環状）である。

【0023】

環状部４１及び接続部４２は、一体形成されている。環状部４１及び接続部４２の構成材料は、配線３０の構成材料と同一である。すなわち、環状部４１及び接続部４２は、アルミニウム又はアルミニウム合金で形成されている。

【0024】

（半導体装置１００の製造方法）
以下に、半導体装置１００の製造方法を説明する。

【0025】

図３は、半導体装置１００の製造方法を示す工程図である。図３に示されるように、半導体装置１００の製造方法は、準備工程Ｓ１と、第１イオン注入工程Ｓ２と、素子分離膜形成工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、ゲート形成工程Ｓ５と、第２イオン注入工程Ｓ６と、サイドウォールスペーサ形成工程Ｓ７と、第３イオン注入工程Ｓ８と、層間絶縁膜形成工程Ｓ９と、コンタクトホール形成工程Ｓ１０と、配線形成工程Ｓ１１と、個片化工程Ｓ１２とを有している。

【0026】

準備工程Ｓ１では、半導体基板１０が準備される。第１イオン注入工程Ｓ２は、準備工程Ｓ１の後に行われる。図４は、第１イオン注入工程Ｓ２を説明する断面図である。図４に示されるように、第１イオン注入工程Ｓ２では、イオン注入が行われることにより、ウェル領域１３が形成される。

【0027】

素子分離膜形成工程Ｓ３は、第１イオン注入工程Ｓ２の後に行われる。図５は、素子分離膜形成工程Ｓ３を説明する断面図である。図５に示されるように、素子分離膜形成工程Ｓ３では、素子分離膜１７が形成される。素子分離膜形成工程Ｓ３では、第１に、主面１０ａ上にハードマスクが形成される。ハードマスクは、主面１０ａ上に配置されているシリコン酸化物層と、シリコン酸化物層上に配置されているシリコン窒化物層とを有している。第２に、上記のハードマスクのシリコン窒化物層がパターンニングされる。パターンニングは、ウェル領域１３上にシリコン窒化物層が残存するように行われる。また、パターンニングは、シリコン窒化物層上に配置されているレジストパターンをマスクとするエッチングにより行われる。レジストパターンは、フォトリソグラフィにより形成される。第３に、熱酸化が行われる。これにより、シリコン窒化物層の間にあるシリコン酸化物層が成長し、素子分離膜１７となる。なお、素子分離膜１７の形成後、シリコン窒化物層の下にあったシリコン酸化物層は除去される。

【0028】

ゲート絶縁膜形成工程Ｓ４は、素子分離膜形成工程Ｓ３の後に行われる。図６は、ゲート絶縁膜形成工程Ｓ４を説明する断面図である。図６に示されるように、ゲート絶縁膜形成工程Ｓ４では、主面１０ａに対する熱酸化が行われることにより、ゲート絶縁膜１４が形成される。

【0029】

ゲート形成工程Ｓ５は、ゲート絶縁膜形成工程Ｓ４の後に行われる。図７は、ゲート形成工程Ｓ５を説明する断面図である。図７に示されるように、ゲート形成工程Ｓ５では、ゲート１５が形成される。ゲート形成工程Ｓ５では、第１に、ゲート１５の構成材料が、例えばＣＶＤ（Chemical Vapor Deposition）で成膜される。第２に、成膜されたゲート１５の構成材料が、パターンニングされる。パターンニングは、成膜されたゲート１５の構成材料の上にフォトリソグラフィを用いて形成されたレジストパターンをマスクとするエッチングにより行われる。

【0030】

第２イオン注入工程Ｓ６は、ゲート形成工程Ｓ５の後に行われる。図８は、第２イオン注入工程Ｓ６を説明する断面図である。図８に示されるように、第２イオン注入工程Ｓ６では、イオン注入が行われることにより、第１部分１１ａ及び第１部分１２ａが形成される。

【0031】

サイドウォールスペーサ形成工程Ｓ７は、第２イオン注入工程Ｓ６の後に行われる。図９は、サイドウォールスペーサ形成工程Ｓ７を説明する断面図である。図９に示されるように、サイドウォールスペーサ形成工程Ｓ７では、サイドウォールスペーサ１６が形成される。サイドウォールスペーサ形成工程Ｓ７では、第１に、サイドウォールスペーサ１６の構成材料が、例えばＣＶＤで成膜される。第２に、成膜されたサイドウォールスペーサ１６の構成材料が、エッチバックされる。

【0032】

第３イオン注入工程Ｓ８は、サイドウォールスペーサ形成工程Ｓ７の後に行われる。図１０は、第３イオン注入工程Ｓ８を説明する断面図である。図１０に示されるように、第３イオン注入工程Ｓ８では、第２部分１１ｂ及び第２部分１２ｂが形成される。

【0033】

層間絶縁膜形成工程Ｓ９は、第３イオン注入工程Ｓ８の後に行われる。図１１は、層間絶縁膜形成工程Ｓ９を説明する断面図である。図１１に示されるように、層間絶縁膜形成工程Ｓ９では、層間絶縁膜２０が形成される。層間絶縁膜形成工程Ｓ９では、第１に、層間絶縁膜２０の構成材料が、例えばＣＶＤで成膜される。第２に、成膜された層間絶縁膜２０の構成材料は、リフローが行われることにより平坦化される。

【0034】

コンタクトホール形成工程Ｓ１０は、層間絶縁膜形成工程Ｓ９の後に行われる。図１２は、コンタクトホール形成工程Ｓ１０を説明する断面図である。コンタクトホール形成工程Ｓ１０では、図１２に示されるように、フォトリソグラフィを用いて層間絶縁膜２０上に形成されたレジストパターンをマスクとするエッチングにより、コンタクトホール２１が形成される。また、コンタクトホール形成工程Ｓ１０では、コンタクトホール２１と同時に、環状溝２２も上記のエッチングにより形成される。

【0035】

配線形成工程Ｓ１１は、コンタクトホール形成工程Ｓ１０の後に行われる。図１３は、配線形成工程Ｓ１１を説明する断面図である。図１３に示されるように、配線形成工程Ｓ１１では、配線３０が形成される。配線形成工程Ｓ１１では、シールリング４０も形成される。コンタクトホール形成工程Ｓ１０では、第１に、配線３０（シールリング４０）の構成材料が、例えばスパッタリングにより成膜される。この際、配線３０の材料は、層間絶縁膜２０上に成膜されるとともに、コンタクトホール２１中及び環状溝２２中にも埋め込まれる。第２に、成膜された配線３０の構成材料が、レジストパターンをマスクとするエッチングによりパターンニングされる。レジストパターンは、フォトリソグラフィを用いて形成される。

【0036】

個片化工程Ｓ１２は、配線形成工程Ｓ１１の後に行われる。個片化工程Ｓ１２では、半導体基板１０及び層間絶縁膜２０がスクライブ領域において切断されることにより、図１及び図２に示される構造の半導体装置１００が複数得られる。

【0037】

（半導体装置１００の効果）
以下に、半導体装置１００の効果を説明する。

【0038】

図１４は、サーマルプリントヘッド２００の平面図である。図１５は、図１４中のＸＶ－ＸＶにおける断面図である。図１４及び図１５に示されるように、サーマルプリントヘッド２００は、セラミック層５０と、グレーズ層６０と、共通電極７１と、複数の個別電極７２と、発熱体７３と、配線８１と、複数の配線８２とを有している。

【0039】

セラミック層５０は、主面５０ａと、主面５０ｂとを有している。主面５０ａ及び主面５０ｂは、セラミック層５０の厚さ方向における端面である。主面５０ｂは、主面５０ａの反対面である。平面視におけるセラミック層５０の長手方向を第１方向ＤＲ１とし、第１方向ＤＲ１に直交する方向を第２方向ＤＲ２とする。セラミック層５０は、アルミナ等のセラミック材料で形成されている。セラミック層５０は、平面視において矩形である。平面視において、グレーズ層６０は、第１辺５０ｃと、第２辺５０ｄとを有している。第１辺５０ｃ及び第２辺５０ｄは、第１方向ＤＲ１に沿っている。グレーズ層６０は、主面５０ａ上に配置されている。グレーズ層６０は、ガラスで形成されている。

【0040】

共通電極７１は、グレーズ層６０上に配置されている。共通電極７１は、本体部７１ａと、複数の突出部７１ｂとを有している。本体部７１ａは、平面視において矩形であり、第１方向ＤＲ１に沿って延在している。本体部７１ａは、第２辺５０ｄよりも第１辺５０ｃの近くにある。突出部７１ｂは、本体部７１ａの第２辺５０ｄ側を向いている辺から第２方向ＤＲ２に沿って突出している。複数の突出部７１ｂは、第１方向ＤＲ１において間隔を空けて並んでいる。共通電極７１は、例えば金（Ａｕ）で形成されている。

【0041】

個別電極７２は、グレーズ層６０上に配置されている。個別電極７２は、一方端部において先端部７２ａを有しており、他方端部においてボンディングパッド７２ｂを有している。先端部７２ａは、隣り合う２つの突出部７１ｂの間に配置されている。個別電極７２は、例えば、共通電極７１と同一材料で形成されている。

【0042】

発熱体７３は、突出部７１ｂ上に配置されている部分と、グレーズ層６０上に配置されている部分と、先端部７２ａ上に配置されている部分とを有している。これらの部分は、第１方向ＤＲ１に沿って連続している。そのため、隣り合う２つの突出部７１ｂとその間にある先端部７２ａとは、発熱体７３により電気的に接続されている。複数の個別電極７２の各々のボンディングパッド７２ｂには、選択的に電圧が印加される。電圧が印加された個別電極７２の先端部７２ａとその隣にある突出部７１ｂとの間には発熱体７３を介して電流が流れ、発熱体７３が部分的に発熱する。発熱体７３は、例えば、ガラスとガラス中に混ぜられている酸化ルテニウム（ＲｕＯ_２）粒子で構成されている。

【0043】

配線８１は、本体部７１ａを部分的に覆うようにグレーズ層６０上に配置されており、本体部７１ａに電気的に接続されている。配線８２は、グレーズ層６０上に配置されている。配線８２は、ボンディングパッド８２ａを有している。配線８１及び配線８２は、銀（Ａｇ）粒子の焼結体で形成されている。すなわち、配線８１の構成材料の主成分及び配線８２の構成材料の主成分は、銀である。ここで、「構成材料中の主成分が銀である」とは、ある部材又は部分の構成材料中の銀の含有量が８０質量パーセント以上であることを意味する。

【0044】

図１６は、半導体装置１００がワイヤボンディングにより接続された状態のサーマルプリントヘッド２００の平面図である。図１６に示されるように、半導体装置１００は、グレーズ層６０上に配置されている。平面視において、半導体装置１００は、第１辺５０ｃよりも第２辺５０ｄの近くに配置されている。ボンディングワイヤ９１は、一方端においてボンディングパッド３１に接合されており、他方端においてボンディングパッド７２ｂに接合されている。ボンディングワイヤ９２は、一方端においてボンディングパッド３２に接合されており、他方端においてボンディングパッド８２ａに接合されている。これにより、半導体装置１００とサーマルプリントヘッド２００とが電気的に接続されている。

【0045】

ボンディングワイヤ９１及びボンディングワイヤ９２の構成材料の主成分は、銀になっている。個片化工程Ｓ１２におけるダイシングにより半導体装置１００の外周縁にチッピングが発生する場合、半導体装置１００の動作時の熱や半導体装置１００の周囲の水分の影響等により、ボンディングワイヤ９１（ボンディングワイヤ９２）中の銀が上記のチッピングに向かってマイグレーションすることがある。

【0046】

しかしながら、半導体装置１００は、０．６μｍ以下のデザインルールで設計されている（ゲート長Ｌの最小値が０．６μｍ以上である）が、シールリング４０を有している。そのため、個片化工程Ｓ１２におけるダイシングが行われる際のチッピングの発生が抑制されており、その結果、ボンディングワイヤ９１（ボンディングワイヤ９２）中の銀がチッピングに向かってマイグレーションすることも抑制されている。

【0047】

図１７は、半導体装置１００がフリップチップボンディングにより接続された状態のサーマルプリントヘッド２００の平面図である。図１８は、図１７中のＸＶＩＩＩ－ＸＶＩＩＩにおける断面図である。この場合、ボンディングパッド３１及びボンディングパッド３２は、それぞれ、接合部９３により、ボンディングパッド７２ｂ及びボンディングパッド８２ａに接合されている。接合部９３は、例えば、金バンプである。接合部９３は、これに限られず、はんだ合金であってもよい。この場合も、個片化工程Ｓ１２におけるダイシングが行われる際のチッピングの発生が抑制されているため、ボンディングパッド８２ａ中の銀がチッピングに向かってマイグレーションすることを抑制可能である。

【0048】

（変形例１）
以下に、変形例１に係る半導体装置１００を説明する。変形例１に係る半導体装置１００を半導体装置１００Ａとする。ここでは、半導体装置１００と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0049】

図１９は、半導体装置１００Ａの平面図である。図１９に示されるように、半導体装置１００Ａでは、環状溝２２に代えて、層間絶縁膜２０の外周縁部に複数の貫通穴２３が形成されている。すなわち、貫通穴２３は、平面視において、環状部４１に重なっている。貫通穴２３は、層間絶縁膜２０を厚さ方向に貫通している。貫通穴２３からは、主面１０ａが露出している。複数の貫通穴２３は、平面視において環状に並んでいる。貫通穴２３には、接続部４２が埋め込まれている。なお、貫通穴２３は、コンタクトホール形成工程Ｓ１０においてコンタクトホール２１とともに形成される。また、貫通穴２３には、配線形成工程Ｓ１１において接続部４２が埋め込まれる。

【0050】

この場合も、半導体装置１００と同様に、シールリング４０により、個片化工程Ｓ１２におけるダイシングが行われる際のチッピングの発生が抑制されるため、ボンディングワイヤ９１（ボンディングワイヤ９２）やボンディングパッド８２ａ中の銀がチッピングに向かってマイグレーションすることを抑制可能である。

【0051】

（変形例２）
以下に、変形例２に係る半導体装置１００を説明する。変形例２に係る半導体装置１００を、半導体装置１００Ｂとする。ここでは、半導体装置１００Ａと異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0052】

図２０は、半導体装置１００Ｂの平面図である。図２０に示されるように、半導体装置１００Ｂでは、層間絶縁膜２０の外周縁部に複数の貫通穴２４がさらに形成されている。貫通穴２４は、平面視において環状部４１に重なっている。貫通穴２４は、層間絶縁膜２０を厚さ方向に貫通している。すなわち、貫通穴２４からは主面１０ａが露出している。複数の貫通穴２４は、平面視において環状に並んでいる。環状に並んでいる複数の貫通穴２４は、平面視において、環状に並んでいる複数の貫通穴２３よりも内側にある。貫通穴２４は、隣り合う２つの貫通穴２３の間に配置されている。なお、貫通穴２４は、コンタクトホール形成工程Ｓ１０においてコンタクトホール２１及び貫通穴２３とともに形成される。また、貫通穴２４には、配線形成工程Ｓ１１において接続部４２が埋め込まれる。

【0053】

半導体装置１００Ｂでは、隣り合う２つの貫通穴２３の間に貫通穴２４が配置されているため、半導体装置１００Ｂと比較して、個片化工程Ｓ１２におけるダイシングが行われる際のチッピングの発生が抑制されるため、ボンディングワイヤ９１（ボンディングワイヤ９２）やボンディングパッド８２ａ中の銀がチッピングに向かってマイグレーションすることをさらに抑制可能である。

【0054】

（付記）
本開示の実施形態の構成を、以下に付記する。

【0055】

＜付記１＞
複数のトランジスタを有する半導体装置であって、
主面を有する半導体基板と、
前記主面上に配置されている層間絶縁膜と、
シールリングとを備え、
前記シールリングは、平面視における前記層間絶縁膜の外周縁部上に配置され、かつ平面視において環状の環状部と、前記層間絶縁膜中に埋め込まれ、かつ前記環状部及び前記主面を接続している接続部とを有し、
前記複数のトランジスタについてのゲート長の最小値は、０．６μｍ以上である、半導体装置。

【0056】

＜付記２＞
前記外周縁部には、前記外周縁部を貫通している環状溝が形成されており、
前記環状溝には、前記接続部が埋め込まれている、付記１に記載の半導体装置。

【0057】

＜付記３＞
前記外周縁部には、前記外周縁部を貫通しており、かつ平面視において環状に並んでいる複数の貫通穴が形成されており、
前記貫通穴には、前記接続部が埋め込まれている、付記１又は付記２に記載の半導体装置。

【0058】

＜付記４＞
前記外周縁部には、前記外周縁部を貫通しており、かつ平面視において環状に並んでいる複数の第１貫通穴と、前記外周縁部を貫通しており、かつ平面視において環状に並んでいる複数の第２貫通穴とが形成されており、
前記複数の第２貫通穴は、平面視において、前記複数の第１貫通穴よりも内側にあり、
前記複数の第２貫通穴の各々は、平面視において、前記複数の第１貫通穴のうちの隣り合う２つの間にある、付記１から付記３に記載の半導体装置。

【0059】

＜付記５＞
前記層間絶縁膜上に配置され、かつボンディングパッドを有する配線をさらに備え、
前記ボンディングパッドは、被接合部に接合され、
前記被接合部の構成材料の主成分は、銀である、付記１～付記４のいずれか１項に記載の半導体装置。

【0060】

以上のように本開示の実施形態について説明を行ったが、上述の実施形態を様々に変形することも可能である。また、本発明の範囲は、上述の実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更を含むことが意図される。

【符号の説明】

【0061】

１０ 半導体基板、１０ａ，１０ｂ 主面、１１ ソース領域、１１ａ，１２ａ 第１部分、１１ｂ，１２ｂ 第２部分、１２ ドレイン領域、１３ ウェル領域、１４ ゲート絶縁膜、１５ ゲート、１６ サイドウォールスペーサ、１７ 素子分離膜、２０ 層間絶縁膜、２１ コンタクトホール、２２ 環状溝、２３，２４ 貫通穴、３０ 配線、３１，３２ ボンディングパッド、４０ シールリング、４１ 環状部、４２ 接続部、５０ セラミック層、５０ａ，５０ｂ 主面、５０ｃ 第１辺、５０ｄ 第２辺、６０ グレーズ層、７１ 共通電極、７１ａ 本体部、７１ｂ 突出部、７２ 個別電極、７２ａ 先端部、７２ｂ ボンディングパッド、７３ 発熱体、８１ 配線、８２ 配線、８２ａ ボンディングパッド、９１，９２ ボンディングワイヤ、９３ 接合部、１００ 半導体装置、１００Ａ，１００Ｂ 半導体装置、２００ サーマルプリントヘッド、ＤＲ１ 第１方向、ＤＲ２ 第２方向、Ｌ ゲート長、Ｓ１ 準備工程、Ｓ２ 第１イオン注入工程、Ｓ３ 素子分離膜形成工程、Ｓ４ ゲート絶縁膜形成工程、Ｓ５ ゲート形成工程、Ｓ６ 第２イオン注入工程、Ｓ７ サイドウォールスペーサ形成工程、Ｓ８ 第３イオン注入工程、Ｓ９ 層間絶縁膜形成工程、Ｓ１０ コンタクトホール形成工程、Ｓ１１ 配線形成工程、Ｓ１２ 個片化工程。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】