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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024026948
(43)【公開日】2024-02-29
(54)【発明の名称】スイッチング制御回路、半導体装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20240221BHJP
【ＦＩ】
H02M3/155 H
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022129515
(22)【出願日】2022-08-16
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100097113
【弁理士】
【氏名又は名称】堀 城之
(74)【代理人】
【識別番号】100162363
【弁理士】
【氏名又は名称】前島 幸彦
(72)【発明者】
【氏名】中村 勝
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AS01
5H730AS05
5H730BB13
5H730BB57
5H730DD04
5H730DD16
5H730EE59
5H730FD01
5H730FG05
5H730FG12
(57)【要約】
【課題】出力コンデンサの変動範囲を予め把握しておくことなく、不安定動作を検出して、フィルタ調整動作を実行できるスイッチング制御回路を提供する。
【解決手段】誤差信号Ｘ（ｎ）を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、出力コンデンサＣによる位相遅れを補償した制御値Ｙ（ｎ）を生成するデジタルフィルタ３４と、制御値Ｙ（ｎ）に応じたデューティーでスイッチング素子Ｑ１、Ｑ２をオンオフ制御する駆動部３５と、フィードバック信号ＦＢと目標値ＲＥＦとの差分値を積分して積分値Ｚ（ｎ）を算出する積分器３６と、積分器３６によって算出された積分値Ｚ（ｎ）が予め設定されたしきい値を上回ると、フィルタ特性を段階的に変化させて、デジタルフィルタ３４の係数を動的に調整するフィルタ調整動作を実行する係数調整部３７と、を備える。
【選択図】図１
【解決手段】誤差信号Ｘ（ｎ）を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、出力コンデンサＣによる位相遅れを補償した制御値Ｙ（ｎ）を生成するデジタルフィルタ３４と、制御値Ｙ（ｎ）に応じたデューティーでスイッチング素子Ｑ１、Ｑ２をオンオフ制御する駆動部３５と、フィードバック信号ＦＢと目標値ＲＥＦとの差分値を積分して積分値Ｚ（ｎ）を算出する積分器３６と、積分器３６によって算出された積分値Ｚ（ｎ）が予め設定されたしきい値を上回ると、フィルタ特性を段階的に変化させて、デジタルフィルタ３４の係数を動的に調整するフィルタ調整動作を実行する係数調整部３７と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
スイッチング素子のオンオフ制御によって生成された矩形波を出力コンデンサによって平滑して出力する出力回路を制御するスイッチング制御回路であって、
前記出力回路の出力電圧をデジタル値のフィードバック信号に変換するアナログデジタルコンバータと、
前記フィードバック信号と目標値との誤差に応じた誤差信号を生成する誤差検出器と、
前記誤差信号を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、前記出力コンデンサによる位相遅れを補償した制御値を生成するデジタルフィルタと、
前記制御値に応じたデューティーで前記スイッチング素子をオンオフ制御する駆動部と、
前記フィードバック信号と前記目標値との差分値を積分して積分値を算出する積分器と、
前記積分器によって算出された前記積分値が予め設定されたしきい値を上回ると、
前記フィルタ特性を段階的に変化させて、前記デジタルフィルタの前記係数を動的に調整するフィルタ調整動作を実行する係数調整部と、を具備することを特徴とするスイッチング制御回路。
前記出力回路の出力電圧をデジタル値のフィードバック信号に変換するアナログデジタルコンバータと、
前記フィードバック信号と目標値との誤差に応じた誤差信号を生成する誤差検出器と、
前記誤差信号を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、前記出力コンデンサによる位相遅れを補償した制御値を生成するデジタルフィルタと、
前記制御値に応じたデューティーで前記スイッチング素子をオンオフ制御する駆動部と、
前記フィードバック信号と前記目標値との差分値を積分して積分値を算出する積分器と、
前記積分器によって算出された前記積分値が予め設定されたしきい値を上回ると、
前記フィルタ特性を段階的に変化させて、前記デジタルフィルタの前記係数を動的に調整するフィルタ調整動作を実行する係数調整部と、を具備することを特徴とするスイッチング制御回路。
【請求項2】
前記係数調整部は、前記フィルタ特性を段階的に変化させて、前記積分値が最小となる前記フィルタ特性を探索し、探索した前記フィルタ特性に基づく前記係数に調整することを特徴とする請求項１に記載のスイッチング制御回路。
【請求項3】
前記係数調整部は、前記フィルタ特性を段階的に変化させて、前記積分値が許容値未満となる前記フィルタ特性を探索し、探索した前記フィルタ特性に基づく前記係数に調整することを特徴とする請求項１に記載のスイッチング制御回路。
【請求項4】
前記係数調整部は、前記フィルタ特性としてゲインを段階的に変化させることを特徴とする請求項２又は３記載のスイッチング制御回路。
【請求項5】
前記係数調整部は、前記フィルタ特性としてポールを段階的に変化させることを特徴とする請求項２又は３記載のスイッチング制御回路。
【請求項6】
前記出力回路が出力する負荷電流に基づいて負荷急変を検出し、前記負荷急変してから所定期間の動作を有効にする積分許可信号を前記積分器に出力する負荷急変検出部を具備することを特徴とする請求項１記載のスイッチング制御回路。
【請求項7】
前記出力電圧の変化に基づいて負荷急変を検出し、前記負荷急変してから所定期間の動作を有効にする積分許可信号を前記積分器に出力する負荷急変検出部を具備することを特徴とする請求項１記載のスイッチング制御回路。
【請求項8】
スイッチング素子のオンオフ制御によって生成された矩形波を出力コンデンサによって平滑して出力する出力回路を制御するスイッチング制御回路を含む半導体装置であって、
前記スイッチング制御回路は、
前記出力回路の出力電圧をデジタル値のフィードバック信号に変換するアナログデジタルコンバータと、
前記フィードバック信号と目標値との誤差に応じた誤差信号を生成する誤差検出器と、
前記誤差信号を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、前記出力コンデンサによる位相遅れを補償した制御値を生成するデジタルフィルタと、
前記制御値に応じた生成した制御信号によって前記スイッチング素子のデューティーを制御する駆動部と、
前記フィードバック信号と前記目標値との差分値を積分して積分値を算出する積分器と、
前記積分器によって算出された前記積分値が予め設定されたしきい値を上回ると、
前記フィルタ特性を段階的に変化させて、前記デジタルフィルタの前記係数を動的に調整するフィルタ調整動作を実行する係数調整部と、を具備することを特徴とする半導体装置。
前記スイッチング制御回路は、
前記出力回路の出力電圧をデジタル値のフィードバック信号に変換するアナログデジタルコンバータと、
前記フィードバック信号と目標値との誤差に応じた誤差信号を生成する誤差検出器と、
前記誤差信号を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、前記出力コンデンサによる位相遅れを補償した制御値を生成するデジタルフィルタと、
前記制御値に応じた生成した制御信号によって前記スイッチング素子のデューティーを制御する駆動部と、
前記フィードバック信号と前記目標値との差分値を積分して積分値を算出する積分器と、
前記積分器によって算出された前記積分値が予め設定されたしきい値を上回ると、
前記フィルタ特性を段階的に変化させて、前記デジタルフィルタの前記係数を動的に調整するフィルタ調整動作を実行する係数調整部と、を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路を制御するスイッチング制御回路、半導体装置に関するものである。
【背景技術】
【0002】
ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路において、オートチューナーと、出力コンデンサが最小値で最適化された第１制御指令と、出力コンデンサが最大値で最適化された第２制御指令と、重み付け係数を備え、第１制御指令に重み付けされた第２制御指令を加算した信号で主スイッチング素子のデューティーを制御する制御回路が提案されている（例えば、特許文献１参照）。特許文献１は、出力コンデンサが、品質ばらつきや、周囲温度変化や、経年劣化などにより容量値が変化した際には、オートチューナーが重み付け係数を自動調整することで制御を安定化する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】ＷＯ２０２１／１０６７１２
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来技術では、出力コンデンサの変動範囲を予め把握しておく必要があり、想定される変動範囲を超えた場合には安定動作を得られない問題があった。
【0005】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、出力コンデンサの変動範囲を予め把握しておくことなく、不安定動作を検出して、フィルタ調整動作を実行できるスイッチング制御回路、半導体装置を提供する点にある。
【課題を解決するための手段】
【0006】
本発明に係るスイッチング制御回路は、上記の目的を達成するため、次のように構成される。
本発明に係るスイッチング制御回路は、スイッチング素子のオンオフ制御によって生成された矩形波を出力コンデンサによって平滑して出力する出力回路を制御するスイッチング制御回路であって、前記出力回路の出力電圧をデジタル値のフィードバック信号に変換するアナログデジタルコンバータと、前記フィードバック信号と目標値との誤差に応じた誤差信号を生成する誤差検出器と、前記誤差信号を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、前記出力コンデンサによる位相遅れを補償した制御値を生成するデジタルフィルタと、前記制御値に応じたデューティーで前記スイッチング素子をオンオフ制御する駆動部と、前記フィードバック信号と前記目標値との差分値を積分して積分値を算出する積分器と、前記積分器によって算出された前記積分値が予め設定されたしきい値を上回ると、前記フィルタ特性を段階的に変化させて、前記デジタルフィルタの前記係数を動的に調整するフィルタ調整動作を実行する係数調整部と、を具備することを特徴とする
また、本発明に係る半導体装置は、スイッチング素子のオンオフ制御によって生成された矩形波を出力コンデンサによって平滑して出力する出力回路を制御するスイッチング制御回路を含む半導体装置であって、前記スイッチング制御回路は、前記出力回路の出力電圧をデジタル値のフィードバック信号に変換するアナログデジタルコンバータと、前記フィードバック信号と目標値との誤差に応じた誤差信号を生成する誤差検出器と、前記誤差信号を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、前記出力コンデンサによる位相遅れを補償した制御値を生成するデジタルフィルタと、前記制御値に応じた生成した制御信号によって前記スイッチング素子のデューティーを制御する駆動部と、前記フィードバック信号と前記目標値との差分値を積分して積分値を算出する積分器と、前記積分器によって算出された前記積分値が予め設定されたしきい値を上回ると、前記フィルタ特性を段階的に変化させて、前記デジタルフィルタの前記係数を動的に調整するフィルタ調整動作を実行する係数調整部と、を具備することを特徴とする。
本発明に係るスイッチング制御回路は、スイッチング素子のオンオフ制御によって生成された矩形波を出力コンデンサによって平滑して出力する出力回路を制御するスイッチング制御回路であって、前記出力回路の出力電圧をデジタル値のフィードバック信号に変換するアナログデジタルコンバータと、前記フィードバック信号と目標値との誤差に応じた誤差信号を生成する誤差検出器と、前記誤差信号を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、前記出力コンデンサによる位相遅れを補償した制御値を生成するデジタルフィルタと、前記制御値に応じたデューティーで前記スイッチング素子をオンオフ制御する駆動部と、前記フィードバック信号と前記目標値との差分値を積分して積分値を算出する積分器と、前記積分器によって算出された前記積分値が予め設定されたしきい値を上回ると、前記フィルタ特性を段階的に変化させて、前記デジタルフィルタの前記係数を動的に調整するフィルタ調整動作を実行する係数調整部と、を具備することを特徴とする
また、本発明に係る半導体装置は、スイッチング素子のオンオフ制御によって生成された矩形波を出力コンデンサによって平滑して出力する出力回路を制御するスイッチング制御回路を含む半導体装置であって、前記スイッチング制御回路は、前記出力回路の出力電圧をデジタル値のフィードバック信号に変換するアナログデジタルコンバータと、前記フィードバック信号と目標値との誤差に応じた誤差信号を生成する誤差検出器と、前記誤差信号を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、前記出力コンデンサによる位相遅れを補償した制御値を生成するデジタルフィルタと、前記制御値に応じた生成した制御信号によって前記スイッチング素子のデューティーを制御する駆動部と、前記フィードバック信号と前記目標値との差分値を積分して積分値を算出する積分器と、前記積分器によって算出された前記積分値が予め設定されたしきい値を上回ると、前記フィルタ特性を段階的に変化させて、前記デジタルフィルタの前記係数を動的に調整するフィルタ調整動作を実行する係数調整部と、を具備することを特徴とする。
【発明の効果】
【0007】
本発明のスイッチング電源装置は、フィードバック信号ＦＢに基づいて、出力コンデンサＣの品質ばらつき、温度変化や経年劣化を検出できるため、出力コンデンサＣの変動範囲を予め把握しておくことなく、不安定動作を検出して、フィルタ調整動作を実行できるという効果を奏する。
【図面の簡単な説明】
【0008】
【図1】本発明に係るスイッチング電源装置の第１の実施の形態の構成を示す回路図である。
【図3】定常動作時のループゲインの周波数特性を示すボーデ線図である。
【図4】不安定動作時のループゲインの周波数特性を示すボーデ線図である。
【図5】不安定動作を説明する波形図である。
【図6】第１の実施の形態における不安定動作の検出動作を示すフローチャートである。
【図7】第１の実施の形態におけるフィルタ調整動作を示すフローチャートである。
【図8】第１の実施の形態におけるフィルタ調整動作を説明する波形図である。
【図10】本発明に係るスイッチング電源装置の第２の実施の形態の構成を示す回路図である。
【図11】定常動作時のループゲインの周波数特性を示すボーデ線図である。
【図12】不安定動作時のループゲインの周波数特性を示すボーデ線図である。
【図13】第２の実施の形態におけるフィルタ調整動作を示すフローチャートである。
【図14】本発明に係るスイッチング電源装置の第３の実施の形態の構成を示す回路図である。
【図15】第３の実施の形態における不安定動作の検出動作を説明する波形図である。
【図16】第３の実施の形態におけるフィルタ調整動作を説明する波形図である。
【発明を実施するための形態】
【0009】
以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。なお、同一の構成は、同一の符号を付して、説明を適宜省略する。
【0010】
（第１の実施の形態）
第１の実施の形態のスイッチング電源装置１は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換し、出力端子Ｔｏに接続された負荷ｌｏａｄに供給するＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路である。スイッチング電源装置１は、図１を参照すると、出力回路２と、出力回路２をデジタル制御する制御回路３と、を備える。
第１の実施の形態のスイッチング電源装置１は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換し、出力端子Ｔｏに接続された負荷ｌｏａｄに供給するＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路である。スイッチング電源装置１は、図１を参照すると、出力回路２と、出力回路２をデジタル制御する制御回路３と、を備える。
【0011】
出力回路２は、２個のスイッチング素子Ｑ１及びスイッチング素子Ｑ２と、インダクタＬ、出力コンデンサＣと、を備える。
【0012】
スイッチング素子Ｑ１及びスイッチング素子Ｑ２は、高電位の入力電圧Ｖｉｎと低電位側の接地端子との間に直列に接続されている。本実施の形態では、スイッチング素子Ｑ１及びスイッチング素子Ｑ２は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）で構成される。
【0013】
上アームスイッチとして機能するスイッチング素子Ｑ１は、ドレインが入力電圧Ｖｉｎに接続されていると共に、ソースが下アームスイッチとして機能するスイッチング素子Ｑ２のドレインに接続され、スイッチング素子Ｑ２のソースが接地端子に接続されている。
【0014】
制御回路３によってスイッチング素子Ｑ１及びスイッチング素子Ｑ２のオンオフ制御（ＰＷＭ制御）することで、スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの接続点の電圧Ｖｒは、矩形波状のＰＷＭ波形となる。
【0015】
インダクタＬは、一端がスイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの接続点に、他端が出力端子Ｔｏにそれぞれ接続されている。そして、出力コンデンサＣは、一端がインダクタＬの他端と出力端子Ｔｏとの接続点に、他端が接地端子にそれぞれ接続されている。なお、図１に示すＲｅｓｒは、出力コンデンサＣの等価直列抵抗である。
【0016】
インダクタＬ及び出力コンデンサＣは、平滑回路を構成する。矩形波状のＰＷＭ波形（電圧Ｖｒ）に対して、インダクタＬは、電流を平滑化すると共に、出力コンデンサＣは、電圧を平滑化する。
【0017】
制御回路３は、ＡＤＣ（アナログデジタルコンバータ）３１と、目標値設定部３２と、誤差検出器３３と、デジタルフィルタ３４と、駆動部３５と、積分器３６と、係数調整部３７と、を備える。制御回路３は、半導体基板に集積化されたＩＣ（Integrated Circuit）等の半導体装置で構成される。なお、出力回路２の一部、例えば、スイッチング素子Ｑ１及びスイッチング素子Ｑ２は、制御回路３に含めて集積化されても良い。
【0018】
ＡＤＣ３１は、アナログの出力電圧Ｖｏｕｔを入力とし、出力電圧Ｖｏｕｔを複数ビットからなるデジタル値に変換し、変換したデジタル値をフィードバック信号ＦＢとして出力する。
【0019】
誤差検出器３３は、フィードバック信号ＦＢを、目標値設定部３２に設定された目標値ＲＥＦから減算することで、フィードバック信号ＦＢと目標値ＲＥＦとの誤差（偏差）に応じた誤差信号Ｘ（ｎ）を生成する。
【0020】
デジタルフィルタ３４は、誤差信号Ｘ（ｎ）を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、出力コンデンサＣによる位相遅れを補償した制御値Ｙ（ｎ）を生成する。
【0021】
駆動部３５は、デジタルフィルタ３４で生成された制御値Ｙ（ｎ）に応じたＰＷＭ信号を生成し、生成したＰＷＭ信号によってスイッチング素子Ｑ１及びスイッチング素子Ｑ２のデューティーを制御する。すなわち、制御値Ｙ（ｎ）は、次の周期のスイッチング素子Ｑ１及びスイッチング素子Ｑ２のデューティーを決める値である。
【0022】
デジタルフィルタ３４は、２ポール２ゼロ制御器（２Ｐ２Ｚ）やＰＩＤ制御器などで構成される。本実施の形態のデジタルフィルタ３４は、２ポール２ゼロ制御器で構成した。図２は、デジタルフィルタ３４のブロック線図および差分方程式である。
【0023】
デジタルフィルタ３４は、図２（ａ）を参照すると、誤差信号Ｘ（ｎ）を係数ｂ０倍［ｂ０Ｘ（ｎ）］して出力する乗算器４１と、遅延素子５１によって誤差信号Ｘ（ｎ）をサンプリングの１周期（１クロック）だけ遅延させた１周期前の誤差信号Ｘ（ｎ-１）を係数ｂ１倍［ｂ１Ｘ（ｎ－１）］して出力する乗算器４２と、遅延素子５２によって信号Ｘ（ｎ-１）サンプリングの１周期（１クロック）だけ遅延させた２周期前の誤差信号Ｘ（ｎ-２）を係数ｂ２倍［ｂ２Ｘ（ｎ－２）］して出力する乗算器４３と、遅延素子５３によって制御値Ｙ（ｎ）をサンプリングの１周期（１クロック）だけ遅延させた１周期前の制御値Ｙ（ｎ-１）を係数ａ１倍［ａ１Ｙ（ｎ－１）］して出力する乗算器４４と、遅延素子５５によって制御値Ｙ（ｎ-１）をサンプリングの１周期（１クロック）だけ遅延させた２周期前の制御値Ｙ（ｎ-２）を係数ａ２倍［ａ２Ｙ（ｎ－２）］して出力する乗算器４５と、を備える。
【0024】
また、デジタルフィルタ３４は、乗算器４１の出力［ｂ０Ｘ（ｎ）］、乗算器４２の出力［ｂ１Ｘ（ｎ－１）］、乗算器４３の出力［ｂ２Ｘ（ｎ－２）］、乗算器４４の出力［ａ１Ｙ（ｎ－１）］、乗算器４５の出力［ａ２Ｙ（ｎ－２）］を加算する加算器６１、６２、６３、６４を備える。これにより、デジタルフィルタ３４は、入力された誤差信号Ｘ（ｎ）を図２（ｂ）に示す差分方程式に従ってフィルタ演算を行い、演算結果を制御値Ｙ（ｎ）として出力する。
【0025】
係数ａ１、ａ２、ｂ０、ｂ１、ｂ２は、フィルタ特性（ゼロｆｚ、ポールｆｐ、ゲインＫｄｃ）と、演算周期Ｔｓとを用いた以下の係数算出式（１）、（２）、（３）、（４）、（５）によってそれぞれ算出されたものである。係数算出式（１）、（２）、（３）、（４）、（５）は、図１のシステム（スイッチング電源装置１）の伝達関数を、双一次変換を用いてＺ変換することで得られたフィルタ特性と係数の相関式である。
【0026】
ａ１=（２／（π・ｆｐ２））／（１／（π・ｆｐ２）＋Ｔｓ）・・・(１)
【0027】
ａ２=（１／（π・ｆｐ２）―Ｔｓ）／（１／（π・ｆｐ２）＋Ｔｓ）・・・(２)
【0028】
ｂ０＝Ｋｄｃ・（Ｔｓ＋１／（π・ｆｚ１））（Ｔｓ＋１／（π・ｆｚ２））／（２／（π・ｆｐ２）＋２・Ｔｓ）・・・(３)
【0029】
ｂ１＝Ｋｄｃ・（Ｔｓ＾２－１／（π＾２・ｆｚ１・ｆｚ２））／（１／（π・ｆｐ２）＋Ｔｓ）・・・(４)
【0030】
ｂ２＝Ｋｄｃ・（Ｔｓ－１／（π・ｆｚ１））（Ｔｓ－１／（π・ｆｚ２））／（２／（π・ｆｐ２）＋２・Ｔｓ）・・・(５)
【0031】
図３及び図４は、スイッチング電源装置１におけるループゲインの周波数特性を示す定常動作時のボーデ（ボード）線図であり、(ａ)は制御対象の特性を、（ｂ）はデジタルフィルタ３４のフィルタ特性（ゼロｆｚ、ポールｆｐ、ゲインＫｄｃ）を、（ｃ）は(ａ)の特性に（ｂ）の特性を足し合わせた一巡伝達関数の特性をそれぞれ示す。
【0032】
図３（ａ）は、定常動作時の制御対象の特性を示す。この定常動作時の制御対象の特性に対し、図３（ｂ）に示すように、デジタルフィルタ３４のフィルタ特性（ゼロｆｚ、ポールｆｐ、ゲインＫｄｃ）を最適化する。これにより、図３（ｃ）に示すように、インダクタＬと出力コンデンサＣによる位相遅れは、補償され、位相余裕度が十分確保できるように設定される。
【0033】
図４（ａ）は、出力コンデンサＣの容量が減少し、出力コンデンサＣとインダクタＬで決まるＬＣ共振周波数(１／２π√ＬＣ)が上昇した制御対象の特性を示す。この場合、定常動作時に最適化された図４（ｂ）のデジタルフィルタ３４のフィルタ特性を足し合わせても、図４（ｃ）に示すように、クロスオーバー周波数が上昇し、位相余裕度が低下してシステムが不安定動作に至る。不安定動作になると、図５に示すように、出力電圧Ｖｏｕｔの振幅が大きくなり、ＡＤＣ３１の出力と目標値ＲＥＦとの誤差が増幅する。
【0034】
積分器３６は、図６を参照すると、ＡＤＣ３１の出力と目標値ＲＥＦとの差分値（誤差信号Ｘ（ｎ）の絶対値ＡＢＳ［Ｘ（ｎ）］）を積分した積分値Ｚ（ｎ）を算出する（ステップＳ１０１）。積分器３６は、例えば、以下の式（６）に示すように、絶対値ＡＢＳ［Ｘ（ｎ）］と、前の演算周期の積分値Ｚ（ｎ－１）の和から、係数Ｂを減算することで、積分値Ｚ（ｎ）を算出する。積分値Ｚ（ｎ）は、演算周期毎に算出される。係数Ｂは、積分値の貯まり過ぎを防止するための感度調整用の係数であり、定常動作時において積分値Ｚ（ｎ）が増減しない値に設定される。なお、積分器３６は、予め設定された所定期間の差分値の絶対値ＡＢＳ［Ｘ（ｎ）］を加算して積分値Ｚ（ｎ）を算出しても良い。
【0035】
Ｚ（ｎ）＝Ｚ（ｎ－１）＋ＡＢＳ［Ｘ（ｎ）］－Ｂ ・・・式（６）
【0036】
係数調整部３７は、積分値Ｚ（ｎ）と予め設定されたしきい値とを比較する（ステップＳ１０２）。ステップＳ１０２で積分値Ｚ（ｎ）がしきい値以下である場合、積分器３６は、ステップＳ１０１に戻って、次の演算周期の積分値Ｚ（ｎ）を算出する。
【0037】
ステップＳ１０２で積分値Ｚ（ｎ）がしきい値を超える場合、係数調整部３７は、システムが不安定動作になったことを検出し、フィルタ調整動作の実行する（ステップＳ１０３）。
【0038】
また、積分器３６は、係数調整部３７のフィルタ調整動作において、係数調整部３７からの算出指示に基づいて、予め設定された所定期間の差分値、すなわち絶対値ＡＢＳ［Ｘ（ｎ）］を加算して積分値Ｚ（ｎ）を算出し、算出した積分値Ｚ（ｎ）を係数調整部３７に出力する。
【0039】
係数調整部３７は、積分器３６からの調整指示に基づいて、デジタルフィルタ３４の係数ｂ０、ｂ１、ｂ２を動的に調整するフィルタ調整動作を実行する。以下、係数調整部３７によるフィルタ調整動作について図７及び図８を参照して詳細に説明する。
【0040】
係数調整部３７は、最小値を初期化すると共に（ステップＳ２０１）、変数ＣＮＴに１をセットする（ステップＳ２０２）。最小値は、積分値Ｚ（ｎ）と比較する値であり、初期化によって、例えば、直前の積分値Ｚ（ｎ）がセットされる。
【0041】
係数調整部３７は、デジタルフィルタ３４に現在設定されている係数ｂ０、ｂ１、ｂ２を算出する基となったフィルタ特性のゲインＫｄｃ０を、ゲインＫｄｃの起点として設定する（ステップＳ２０３）。
【0042】
【0043】
係数調整部３７は、ステップＳ２０４で定数Ｎを減算したゲインＫｄｃを式（３）、（４）、（５）に代入することで係数ｂ０、ｂ１、ｂ２を算出する（ステップＳ２０５）。
【0044】
係数調整部３７は、ステップＳ２０５で算出した係数ｂ０、ｂ１、ｂ２をデジタルフィルタ３４に適用させ、積分値Ｚ（ｎ）の算出を指示する算出指示を積分器３６に出力する（ステップＳ２０６）。積分器３６は、係数調整部３７からの算出指示に基づいて、予め設定された所定期間の差分値の絶対値ＡＢＳ［Ｘ（ｎ）］を加算して積分値Ｚ（ｎ）を算出し、算出した積分値Ｚ（ｎ）を係数調整部３７に出力する。
【0045】
係数調整部３７は、積分器３６で算出された積分値Ｚ（ｎ）と最小値とを比較し、積分値Ｚ（ｎ）が最小値を下回るか否かを判断する（ステップＳ２０７）。
【0046】
ステップＳ２０７で積分値Ｚ（ｎ）が最小値を下回る場合、係数調整部３７は、積分値Ｚ（ｎ）を最小値として記憶（最小値を更新）すると共に、積分値Ｚ（ｎ）が最小値となったゲインＫｄｃの値（係数ｂ０、ｂ１、ｂ２でも良い）を記憶する（ステップＳ２０８）。
【0047】
ステップＳ２０７で積分値Ｚ（ｎ）が最小値以上である場合、もしくは、ステップＳ２０８で積分値Ｚ（ｎ）を最小値として記憶させた後、係数調整部３７は、変数ＣＮＴをインクリメントし（ステップＳ２０９）、変数ＣＮＴが予め設定された上限値ＣＮＴＭＡＸに到達したか否かを判断する（ステップＳ２１０）。
【0048】
ステップＳ２１０で変数ＣＮＴが上限値ＣＮＴＭＡＸに到達していない場合、係数調整部３７は、ステップＳ２０４に戻って、さらにゲインＫｄｃから定数Ｎを減算して、ステップＳ２０５～ステップＳ２１０の動作を実行する。これにより、係数調整部３７は、下方向（ゲインＫｄｃから減算する方向）のフィルタ調整動作として、図８に示すように、不安定動作を検出した際の値Ｋｄｃ０を起点として、ゲインＫｄｃを下方向に段階的に変化させ、積分値Ｚ（ｎ）が最小となるポイント（ゲインＫｄｃ）を探索することになる。
【0049】
ステップＳ２１０で変数ＣＮＴが上限値ＣＮＴＭＡＸに到達した場合、係数調整部３７は、変数ＣＮＴに１をセットすると共に（ステップＳ２１１）、ゲインＫｄｃ０をゲインＫｄｃの起点として設定する（ステップＳ２１２）。
【0050】
係数調整部３７は、ゲインＫｄｃに定数Ｎを加算する（ステップＳ２１３）。ゲインＫｄｃに定数Ｎを加算することで、図３（ｂ）及び図４（ｂ）に示すゲイン線図の周波数特性が上方向に移動する。ステップＳ２１３でゲインＫｄｃに加算する定数Ｎと、ステップＳ２０４でゲインＫｄｃから減算する定数Ｎとは、異なる値であっても良い。
【0051】
係数調整部３７は、ステップＳ２１３で定数Ｎを加算したゲインＫｄｃを式（３）、（４）、（５）に代入することで係数ｂ０、ｂ１、ｂ２を算出する（ステップＳ２１４）。
【0052】
係数調整部３７は、ステップＳ２１４で算出した係数ｂ０、ｂ１、ｂ２をデジタルフィルタ３４に適用させ、積分値Ｚ（ｎ）の算出を指示する算出指示を積分器３６に出力する（ステップＳ２１５）。積分器３６は、係数調整部３７からの算出指示に基づいて、予め設定された所定期間の差分値の絶対値ＡＢＳ［Ｘ（ｎ）］を加算して積分値Ｚ（ｎ）を算出し、算出した積分値Ｚ（ｎ）を係数調整部３７に出力する。
【0053】
係数調整部３７は、積分器３６で算出された積分値Ｚ（ｎ）と最小値とを比較し、積分値Ｚ（ｎ）が最小値を下回るか否かを判断する（ステップＳ２１６）。
【0054】
積分値Ｚ（ｎ）が最小値を下回る場合、係数調整部３７は、積分値Ｚ（ｎ）を最小値として記憶（最小値を更新）すると共に、積分値Ｚ（ｎ）が最小値となったゲインＫｄｃの値（係数ｂ０、ｂ１、ｂ２でも良い）を記憶する（ステップＳ２１７）。
【0055】
ステップＳ２１６で積分値Ｚ（ｎ）が最小値以上である場合、もしくは、ステップＳ２１７で積分値Ｚ（ｎ）を最小値として記憶させた後、係数調整部３７は、変数ＣＮＴをインクリメントし（ステップＳ２１８）、変数ＣＮＴが予め設定された上限値ＣＮＴＭＡＸに到達したか否かを判断する（ステップＳ２１９）。ステップＳ２１９の上限値ＣＮＴＭＡＸと、ステップＳ２１０の上限値ＣＮＴＭＡＸとは、異なる値であっても良い。
【0056】
ステップＳ２１９で変数ＣＮＴが上限値ＣＮＴＭＡＸに到達していない場合、係数調整部３７は、ステップＳ２１３に戻って、さらにゲインＫｄｃに定数Ｎを加算して、ステップＳ２１４～ステップＳ２１９の動作を実行する。これにより、係数調整部３７は、上方向（ゲインＫｄｃに加算する方向）のフィルタ調整動作として、図８に示すよう、不安定動作を検出した際の値Ｋｄｃ０を起点として、ゲインＫｄｃを上方向に段階的に変化させ、積分値Ｚ（ｎ）が最小となるポイント（ゲインＫｄｃ）を探索することになる。
【0057】
ステップＳ２１９で変数ＣＮＴが上限値ＣＮＴＭＡＸに到達した場合、係数調整部３７は、ステップＳ２０８もしくはステップＳ２１７で記憶させたゲインＫｄｃ（積分値Ｚ（ｎ）が最小値となったゲインＫｄｃ）を式（３）、（４）、（５）に代入することで係数ｂ０、ｂ１、ｂ２を算出し、算出した係数ｂ０、ｂ１、ｂ２をデジタルフィルタ３４に適用させ（ステップＳ２２０）、フィルタ調整動作を終了する。これにより、図８に示すように、スイッチング電源装置１は、安定した定常動作に移行することになる。
【0058】
以上のフィルタ調整動作では、変数ＣＮＴが上限値ＣＮＴＭＡＸに到達するまで上下方向にゲインＫｄｃを段階的に変化させて、積分値Ｚ（ｎ）が最小となるポイント（ゲインＫｄｃ）を探索している。ゲインＫｄｃに上限値及び下限値をそれぞれ設定し、上限値～下限値の範囲でゲインＫｄｃを段階的に変化させて、積分値Ｚ（ｎ）が最小となるポイント（ゲインＫｄｃ）を探索しても良い。また、探索には人工知能を用いても良い。
【0059】
第１の実施の形態のスイッチング電源装置１は、品質ばらつき、温度変化や経年劣化の影響を受けて出力コンデンサＣの容量が減少しても、フィルタ調整動作によって係数ｂ０、ｂ１、ｂ２が最適値に調整されるため、安定動作を提供することができる。また、容量値がある程度変化しても電源動作が不安定にならないため、出力コンデンサＣは、品質ばらつきの大きい、安価なグレードのものを選定することができ、システム全体のコストダウンに寄与できる。
【0060】
なお、係数調整部３７は、積分値Ｚ（ｎ）が予め設定された許容値を下回るポイント（ゲインＫｄｃ）を検索し、積分値Ｚ（ｎ）が許容値を下回ったゲインＫｄｃを式（３）、（４）、（５）に代入することで係数ｂ０、ｂ１、ｂ２を算出し、算出した係数ｂ０、ｂ１、ｂ２をデジタルフィルタ３４に適用させても良い。この場合のフィルタ調整動作について図９を参照して説明する。
【0061】
係数調整部３７は、ステップＳ２０２～ステップＳ２０６を実行した後、積分器３６で算出された積分値Ｚ（ｎ）と予め設定された許容値とを比較し、積分値Ｚ（ｎ）が許容値を下回るか否かを判断する（ステップＳ３０１）。
【0062】
ステップＳ３０１で積分値Ｚ（ｎ）が許容値以上である場合、係数調整部３７は、ステップＳ２０９～ステップＳ２１０を実行する。
【0063】
ステップＳ３０１で積分値Ｚ（ｎ）が許容値を下回る場合、係数調整部３７は、フィルタ調整動作を終了させる。すなわち、ステップＳ３０１で積分値Ｚ（ｎ）が許容値を下回ることは、不安定動作を検出した際の値Ｋｄｃ０を起点としてゲインＫｄｃを下方向に段階的に変化させる下方向のフィルタ調整動作で、積分値Ｚ（ｎ）が許容値を下回るポイント（ゲインＫｄｃ）が検索されたことになる。従って、デジタルフィルタ３４の係数ｂ０、ｂ１、ｂ２は、ステップＳ２０６で適用されたものが継続して使用される。
【0064】
係数調整部３７は、ステップＳ２１１～ステップＳ２１２を実行した後、積分器３６で算出された積分値Ｚ（ｎ）と予め設定された許容値とを比較し、積分値Ｚ（ｎ）が許容値を下回るか否かを判断する（ステップＳ３０２）。
【0065】
ステップＳ３０２で積分値Ｚ（ｎ）が許容値以上である場合、係数調整部３７は、ステップＳ２１８～ステップＳ２１９を実行する。
【0066】
ステップＳ３０２で積分値Ｚ（ｎ）が許容値を下回る場合、係数調整部３７は、フィルタ調整動作を終了させる。すなわち、ステップＳ３０２で積分値Ｚ（ｎ）が許容値を下回ることは、不安定動作を検出した際の値Ｋｄｃ０を起点としてゲインＫｄｃを上方向に段階的に変化させる上方向のフィルタ調整動作で、積分値Ｚ（ｎ）が許容値を下回るポイント（ゲインＫｄｃ）が検索されたことになる。従って、デジタルフィルタ３４の係数ｂ０、ｂ１、ｂ２は、ステップＳ２１５で適用されたものが継続して使用される。
【0067】
ステップＳ２１９でＹｅｓの場合、上下方向のフィルタ調整動作でいずれも積分値Ｚ（ｎ）が許容値を下回るポイント（ゲインＫｄｃ）が検索されなかったことを意味し、係数調整部３７は、エラーを検出し（ステップＳ３０３）、フィルタ調整動作を終了させる。
ステップＳ３０３のエラー検出によって、係数調整部３７は、スイッチング電源装置１の動作を停止させたり、上位装置にエラーを報知したりすることができる。
ステップＳ３０３のエラー検出によって、係数調整部３７は、スイッチング電源装置１の動作を停止させたり、上位装置にエラーを報知したりすることができる。
【0068】
図９に示すフィルタ調整動作は、積分値Ｚ（ｎ）が許容値を下回るポイント（ゲインＫｄｃ）が検索された時点で、終了する。従って、係数ｂ０、ｂ１、ｂ２は、フィルタ調整動作によって素早く適値に調整されるため、システムを素早く安定させることができる。
【0069】
（第２の実施の形態）
第２の実施の形態のスイッチング電源装置１ａは、図１０を参照すると、出力コンデンサＣとして等価直列抵抗Ｒｅｓｒが比較的大きい電解コンデンサが用いられ、係数調整部３７ａは、デジタルフィルタ３４の係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を動的に調整する点が、第１の実施の形態のスイッチング電源装置１と異なっている。
第２の実施の形態のスイッチング電源装置１ａは、図１０を参照すると、出力コンデンサＣとして等価直列抵抗Ｒｅｓｒが比較的大きい電解コンデンサが用いられ、係数調整部３７ａは、デジタルフィルタ３４の係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を動的に調整する点が、第１の実施の形態のスイッチング電源装置１と異なっている。
【0070】
図１１及び図１２は、スイッチング電源装置１ａにおけるループゲインの周波数特性を示す定常動作時のボーデ（ボード）線図であり、(ａ)は制御対象の特性を、（ｂ）はデジタルフィルタ３４のフィルタ特性（ゼロｆｚ、ポールｆｐ、ゲインＫｄｃ）を、（ｃ）は(ａ)の特性に（ｂ）の特性を足し合わせた一巡伝達関数の特性をそれぞれ示す。
【0071】
図１１（ａ）を参照すると、スイッチング電源装置１ａでは、出力コンデンサＣに電解コンデンサが用いられているため、等価直列抵抗Ｒｅｓｒによって発生するゼロｆｚ＿ｅｓｒが低い周波数に発生している。デジタルフィルタ３４は、図１１（ｂ）に示すように、ゼロｆｚ＿ｅｓｒに対応させたポールｆｐ２が設定され、図１１（ｃ）に示すように、ポールｆｐ２によってゼロｆｚ＿ｅｓｒが影響を相殺される。
【0072】
出力コンデンサＣの劣化等の要因で等価直列抵抗Ｒｅｓｒ増加する方向に変化すると、図１２（ａ）に示すように、ゼロｆｚ＿ｅｓｒが低周波数側にシフトする。この場合、定常動作時に最適化された図１２（ｂ）のデジタルフィルタ３４のフィルタ特性を足し合わせても、図１２（ｃ）に示すように、クロスオーバー周波数が上昇し、位相余裕度が低下してシステムが不安定動作に至る。不安定動作になると、出力電圧Ｖｏｕｔの振幅が大きくなり、ＡＤＣ３１の出力と目標値ＲＥＦとの誤差が増幅するため、積分器３６によって不安定動作が検出される。
【0073】
係数調整部３７ａは、図１３を参照すると、係数調整部３７が実行するステップＳ２０３～ステップＳ２０６の代わりにステップＳ４０１～ステップＳ４０４を実行する。
【0074】
係数調整部３７ａは、デジタルフィルタ３４に現在設定されている係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を算出する基となったフィルタ特性のポールｆｐ２０を、ポールｆｐ２の起点として設定する（ステップＳ４０１）。
【0075】
係数調整部３７ａは、ポールｆｐ２から予め設定された定数Ｎを減算する（ステップＳ４０２）。
【0076】
係数調整部３７ａは、ステップＳ４０２で定数Ｎを減算したポールｆｐ２を式（１）、（２）、（３）、（４）、（５）に代入することで係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を算出する（ステップＳ４０３）。
【0077】
係数調整部３７ａは、ステップＳ４０３で算出した係数ａ１、ａ２、ｂ０、ｂ１、ｂ２をデジタルフィルタ３４に適用させ、積分値Ｚ（ｎ）の算出を指示する算出指示を積分器３６に出力する（ステップＳ４０４）。
【0078】
これにより、係数調整部３７ａは、下方向（ポールｆｐ２を減算する方向）のフィルタ調整動作として、不安定動作を検出した際のポールｆｐ２０を起点として、ポールｆｐ２を下方向に段階的に変化させ、積分値Ｚ（ｎ）が最小となるポイント（ポールｆｐ２）を探索することになる。
【0079】
係数調整部３７ａは、図１３を参照すると、係数調整部３７が実行するステップＳ２１２～ステップＳ２１５の代わりにステップＳ４０５～ステップＳ４０８を実行する。
【0080】
係数調整部３７ａは、デジタルフィルタ３４に現在設定されている係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を算出する基となったフィルタ特性のポールｆｐ２０を、ポールｆｐ２の起点として設定する（ステップＳ４０５）。
【0081】
係数調整部３７ａは、ポールｆｐ２から予め設定された定数Ｎを加算する（ステップＳ４０６）。
【0082】
係数調整部３７ａは、ステップＳ４０５で定数Ｎを減算したポールｆｐ２を式（１）、（２）、（３）、（４）、（５）に代入することで係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を算出する（ステップＳ４０７）。
【0083】
係数調整部３７ａは、ステップＳ４０６で算出した係数ａ１、ａ２、ｂ０、ｂ１、ｂ２をデジタルフィルタ３４に適用させ、積分値Ｚ（ｎ）の算出を指示する算出指示を積分器３６に出力する（ステップＳ４０８）。
【0084】
これにより、係数調整部３７ａは、上方向（ポールｆｐ２に加算する方向）のフィルタ調整動作として、不安定動作を検出した際のポールｆｐ２０を起点として、ポールｆｐ２を上方向に段階的に変化させ、積分値Ｚ（ｎ）が最小となるポイント（ポールｆｐ２）を探索することになる。
【0085】
係数調整部３７ａは、図１３を参照すると、係数調整部３７が実行するステップＳ２２０の代わりにステップＳ４０９を実行する。
【0086】
ステップＳ２１９で変数ＣＮＴが上限値ＣＮＴＭＡＸに到達した場合、係数調整部３７ａは、ステップＳ２０８もしくはステップＳ２１７で最小値と共に記憶させたポールｆｐ２（積分値Ｚ（ｎ）が最小値となったポールｆｐ２）を式ａ１、ａ２、ｂ０、ｂ１、ｂ２に代入することで係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を算出し、算出した係数ａ１、ａ２、ｂ０、ｂ１、ｂ２をデジタルフィルタ３４に適用させ（ステップＳ４０９）、フィルタ調整動作を終了する。
【0087】
第２の実施の形態においても、フィルタ調整動作は、積分値Ｚ（ｎ）が許容値を下回るポイント（ポールｆｐ２）を検索するようにしても良い。この場合、係数ａ１、ａ２、ｂ０、ｂ１、ｂ２は、フィルタ調整動作によって素早く適値に調整されるため、システムを素早く安定させることができる。
【0088】
第２の実施の形態のスイッチング電源装置１ａは、品質ばらつき、温度変化や経年劣化の影響を受けて出力コンデンサＣの等価直列抵抗Ｒｅｓｒが上昇しても、フィルタ調整動作によって係数ａ１、ａ２、ｂ０、ｂ１、ｂ２が最適値に調整されるため、安定動作を提供することができる。また、等価直列抵抗Ｒｅｓｒがある程度変化しても電源動作が不安定にならないため、出力コンデンサＣは、品質ばらつきの大きい、安価なグレードのものを選定することができ、システム全体のコストダウンに寄与できる。
【0089】
（第３の実施の形態）
第３の実施の形態のスイッチング電源装置１ｂは、図１４を参照すると、スイッチング電源装置１の構成に加えて、負荷電流検出部３８と、負荷急変検出部３９と、を備える。
第３の実施の形態のスイッチング電源装置１ｂは、図１４を参照すると、スイッチング電源装置１の構成に加えて、負荷電流検出部３８と、負荷急変検出部３９と、を備える。
【0090】
負荷電流検出部３８は、負荷ｌｏａｄに供給する負荷電流Ｉｏを検出する。負荷電流検出部３８は、例えば、変流器（カレントトランス）で構成され、スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの接続点と、インダクタＬとの間に介装される。
【0091】
負荷急変検出部３９は、負荷電流検出部３８によって検出された負荷電流Ｉｏに基づいて、負荷急変したことを検出し、負荷急変してから所定期間の動作を有効にする積分許可信号を積分器３６に出力する。負荷急変検出部３９は、例えば、負荷電流Ｉｏの単位時間当たりの変化量が予め設定されたしきい値を超えた場合に、負荷急変したことを検出する。
【0092】
積分器３６は、負荷急変検出部３９からの積分許可信号によって許可された期間のみ、ＡＤＣ３１の出力と目標値ＲＥＦとの差分値（誤差信号Ｘ（ｎ）の絶対値ＡＢＳ［Ｘ（ｎ）］）を積分した積分値Ｚ（ｎ）を算出する。
【0093】
図１５を参照すると、出力電圧Ｖｏｕｔは、負荷電流Ｉｏが軽負荷から重負荷へ急変すると一時的に落ち込み、負荷電流Ｉｏが重負荷から軽負荷へ急変すると一時的に跳ね上がる。
【0094】
負荷急変検出部３９は、負荷急変に伴って、出力電圧Ｖｏｕｔが一時的に落ち込む、もしくは、一時的に跳ね上がる期間の積分を許可する期間とする積分許可信号を積分器３６に出力する。
【0095】
積分器３６は、積分許可信号がＨｉレベルで積分を許可する期間、ＡＤＣ３１の出力と目標値ＲＥＦとの差分値（誤差信号Ｘ（ｎ）の絶対値ＡＢＳ［Ｘ（ｎ）］）を積分した積分値Ｚ（ｎ）を算出する。そして、積分値Ｚ（ｎ）が予め設定されたしきい値を上回った場合、積分器３６は、係数調整部３７にフィルタ調整動作を指示する。
【0096】
図１６を参照すると、係数調整部３７は、フィルタ調整動作において、ゲインＫｄｃを段階的に変化させて、積分許可期間の積分値Ｚ（ｎ）が最小となるポイント（ゲインＫｄｃ）を探索する。
【0097】
第３の実施の形態においても、フィルタ調整動作は、積分値Ｚ（ｎ）が許容値を下回るポイント（ゲインＫｄｃ）を検索するようにしても良い。この場合、係数ｂ０、ｂ１、ｂ２は、フィルタ調整動作によって素早く適値に調整されるため、システムを素早く安定させることができる。
【0098】
また、第３の実施の形態においても、ポールｆｐ２を段階的に変化させて、積分許可期間の積分値Ｚ（ｎ）が最小となるポイント（ポールｆｐ２）を探索しても良い。また、負荷急変検出部３９は、図示しない出力電圧検出部によって検出される出力電圧Ｖｏｕｔの変化から負荷急変したことを判断し、フィルタ調整動作に移行する構成としても良い。
【0099】
第３の実施の形態のスイッチング電源装置１ｂは、負荷急変時の出力電圧変動と、制御安定性の両方をバランス良く満たすフィルタ特性を設定することができるため、負荷応答性能の高い電源を実現することが可能となる。
【0100】
以上説明したように、本実施の形態は、スイッチング素子Ｑ１、Ｑ２のオンオフ制御によって生成された矩形波を出力コンデンサＣによって平滑して出力する出力回路２を制御する制御回路３（スイッチング制御回路）であって、出力回路２の出力電圧Ｖｏｕｔをデジタル値のフィードバック信号ＦＢに変換するＡＤＣ３１（アナログデジタルコンバータ）と、フィードバック信号ＦＢと目標値ＲＥＦとの誤差に応じた誤差信号Ｘ（ｎ）を生成する誤差検出器３３と、誤差信号Ｘ（ｎ）を入力としてフィルタ特性に基づく係数を用いたフィルタ演算を行うことにより、出力コンデンサＣによる位相遅れを補償した制御値Ｙ（ｎ）を生成するデジタルフィルタ３４と、制御値Ｙ（ｎ）に応じたデューティーでスイッチング素子Ｑ１、Ｑ２をオンオフ制御する駆動部３５と、フィードバック信号ＦＢと目標値ＲＥＦとの差分値（誤差信号Ｘ（ｎ）の絶対値）を積分して積分値Ｚ（ｎ）を算出する積分器３６と、積分器３６によって算出された積分値Ｚ（ｎ）が予め設定されたしきい値を上回ると、フィルタ特性を段階的に変化させて、デジタルフィルタ３４の係数を動的に調整するフィルタ調整動作を実行する係数調整部３７と、を備える。
この構成により、係数調整部３７は、フィードバック信号ＦＢに基づいて、出力コンデンサＣの品質ばらつき、温度変化や経年劣化を検出し、デジタルフィルタ３４の係数を調整できる。従って、係数調整部３７は、出力コンデンサＣの変動範囲を予め把握しておくことなく、不安定動作を検出して、フィルタ調整動作を実行できる。また、容量値がある程度変化しても電源動作が不安定にならないため、出力コンデンサＣは、品質ばらつきの大きい、安価なグレードのものを選定することができ、システム全体のコストダウンに寄与できる。
この構成により、係数調整部３７は、フィードバック信号ＦＢに基づいて、出力コンデンサＣの品質ばらつき、温度変化や経年劣化を検出し、デジタルフィルタ３４の係数を調整できる。従って、係数調整部３７は、出力コンデンサＣの変動範囲を予め把握しておくことなく、不安定動作を検出して、フィルタ調整動作を実行できる。また、容量値がある程度変化しても電源動作が不安定にならないため、出力コンデンサＣは、品質ばらつきの大きい、安価なグレードのものを選定することができ、システム全体のコストダウンに寄与できる。
【0101】
さらに、本実施形態において、係数調整部３７、３７ａは、フィルタ特性を段階的に変化させて、積分値Ｚ（ｎ）が最小となるフィルタ特性を探索し、探索したフィルタ特性に基づく係数に調整する。
この構成により、デジタルフィルタ３４の係数は、フィルタ調整動作によって最適値に調整される。
この構成により、デジタルフィルタ３４の係数は、フィルタ調整動作によって最適値に調整される。
【0102】
さらに、本実施形態において、係数調整部３７、３７ａは、フィルタ特性を段階的に変化させて、積分値Ｚ（ｎ）が許容値未満となるフィルタ特性を探索し、探索したフィルタ特性に基づく係数に調整する。
この構成により、デジタルフィルタ３４の係数は、フィルタ調整動作によって素早く適値に調整される。
この構成により、デジタルフィルタ３４の係数は、フィルタ調整動作によって素早く適値に調整される。
【0103】
さらに、第１の実施の形態において、係数調整部３７は、フィルタ特性としてゲインを段階的に変化させる。
この構成により、係数調整部３７は、デジタルフィルタ３４の係数ｂ０、ｂ１、ｂ２を調整でき、出力コンデンサＣの容量の減少に対応することができる。
この構成により、係数調整部３７は、デジタルフィルタ３４の係数ｂ０、ｂ１、ｂ２を調整でき、出力コンデンサＣの容量の減少に対応することができる。
【0104】
さらに、第２の実施の形態において、係数調整部３７ａは、フィルタ特性としてポールを段階的に変化させる。
この構成により、係数調整部３７は、デジタルフィルタ３４の係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を調整でき、出力コンデンサＣとして等価直列抵抗Ｒｅｓｒが比較的大きい電解コンデンサを用いても対応することができる。
この構成により、係数調整部３７は、デジタルフィルタ３４の係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を調整でき、出力コンデンサＣとして等価直列抵抗Ｒｅｓｒが比較的大きい電解コンデンサを用いても対応することができる。
【0105】
さらに、第３の実施の形態において、スイッチング電源装置１ｃは、出力回路２が出力する負荷電流Ｉｏに基づいて負荷急変を検出し、負荷急変してから所定期間の動作を有効にする積分許可信号を積分器３６に出力する負荷急変検出部３９を備える。
この構成により、負荷急変時の出力電圧変動と、制御安定性の両方をバランス良く満たすフィルタ特性を設定することができるため、負荷応答性能の高い電源を実現することが可能となる。
この構成により、負荷急変時の出力電圧変動と、制御安定性の両方をバランス良く満たすフィルタ特性を設定することができるため、負荷応答性能の高い電源を実現することが可能となる。
【0106】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、同一構成要素には、各図において、同一符号を付している。
【符号の説明】
【0107】
１、１ａ、１ｂ スイッチング電源装置
２ 出力回路
３ 制御回路
３１ ＡＤＣ（アナログデジタルコンバータ）
３２ 目標値設定部
３３ 誤差検出器
３４ デジタルフィルタ
３５ 駆動部
３６ 積分器
３７、３７ａ 係数調整部
３８ 負荷電流検出部
３９ 負荷急変検出部
４１、４２、４３、４４、４５ 乗算器
５１、５２、５３、５５ 遅延素子
６１、６２、６３、６４ 加算器
２ 出力回路
３ 制御回路
３１ ＡＤＣ（アナログデジタルコンバータ）
３２ 目標値設定部
３３ 誤差検出器
３４ デジタルフィルタ
３５ 駆動部
３６ 積分器
３７、３７ａ 係数調整部
３８ 負荷電流検出部
３９ 負荷急変検出部
４１、４２、４３、４４、４５ 乗算器
５１、５２、５３、５５ 遅延素子
６１、６２、６３、６４ 加算器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】