特開2024-26986 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

青山学院大学 (神奈川県相模原市中央区淵野辺)

▶ ルネサスエレクトロニクス株式会社の特許一覧

特開2024-26986半導体装置の製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024026986

(43)【公開日】2024-02-29

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

H01L 21/336 20060101AFI20240221BHJP

H01L 29/78 20060101ALI20240221BHJP

H01L 21/265 20060101ALI20240221BHJP

H01L 21/301 20060101ALI20240221BHJP

H01L 21/66 20060101ALI20240221BHJP

【ＦＩ】

H01L29/78 658L

H01L29/78 652Q

H01L29/78 652H

H01L29/78 653A

H01L29/78 652N

H01L29/78 652G

H01L29/78 652F

H01L21/265 V

H01L29/78 658F

H01L29/78 658G

H01L29/78 652K

H01L21/78 F

H01L21/66 J

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2022129627

(22)【出願日】2022-08-16

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】安藤公一

(72)【発明者】

【氏名】波多俊幸

(72)【発明者】

【氏名】北市幸佑

(72)【発明者】

【氏名】岡浩偉

【テーマコード（参考）】

4M106

5F063

【Ｆターム（参考）】

4M106AA01

4M106AC05

4M106BA04

4M106CA39

4M106DB02

4M106DB04

4M106DB07

5F063AA05

5F063BA13

5F063BA28

5F063BA36

5F063CA01

5F063CA04

(57)【要約】

【課題】ダイシング工程においてクラックが発生した場合に、クラックが素子領域にまで進行するのを抑制する。
【解決手段】半導体ウェハＷＡＦの主面には、複数の素子領域ＥＦＲを規定する第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが形成されている。第１スクライブ領域ＳＲＢＦには、評価用ディープトレンチ第１部ＥＤＣＦと評価用ディープトレンチ第２部ＥＤＣＳとを備えた評価用ディープトレンチ群ＥＤＴＧが形成されている。評価用ディープトレンチ第１部ＥＤＣＦは、第１領域ＫＦ内に形成されている。評価用ディープトレンチ第２部ＥＤＣＳは、第１領域ＫＦと素子領域ＥＦＲとの間に位置する第２領域ＮＫにおいて、Ｘ軸方向に幅を有し、Ｙ軸方向に延在するように帯状に形成されている。
【選択図】図３

【特許請求の範囲】

【請求項1】

半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体装置の製造方法であって、
主面を有する前記半導体基板を用意する工程と、
前記半導体基板の前記主面に、第１方向にそれぞれ延在し前記第１方向と交差する第２方向に互いに距離を隔てて配置される第１スクライブ領域を含む、複数のスクライブ領域を規定する工程と、
前記複数のスクライブ領域によってマトリクス状に規定された前記複数の素子領域のそれぞれに、前記半導体素子を形成する工程と、
ダイシングブレードにより前記複数のスクライブ領域のそれぞれを切断することにより、前記半導体素子が形成された前記素子領域を半導体チップとして取り出す工程と、
を有し、
前記半導体素子を形成する工程は、
前記素子領域に第１トレンチを形成するとともに、前記第１スクライブ領域に複数の第２トレンチからなるトレンチ群を形成する工程と、
前記トレンチ群を評価する工程と、
を含み、
前記複数の第２トレンチからなる前記トレンチ群を形成する工程は、前記ダイシングブレードによって除去されることになる前記第１スクライブ領域の第１領域に第２トレンチ第１部を形成するとともに、前記第１領域を含む前記第１スクライブ領域と隣接する前記素子領域と前記第１領域との間に位置する前記第１スクライブ領域の第２領域に第２トレンチ第２部を形成する工程を備え、
平面視において、前記第２トレンチ第２部は、前記第１スクライブ領域が延在する前記第１方向に沿って帯状に形成される、半導体装置の製造方法。

【請求項2】

前記第２トレンチ第１部は、前記第１方向に第１長さを有し、
前記第２トレンチ第２部は、前記第１方向に前記第１長さ以上の第２長さを有する態様で形成される、請求項１記載の半導体装置の製造方法。

【請求項3】

前記複数のスクライブ領域を規定する工程は、前記半導体基板の前記主面に、前記第２方向にそれぞれ延在し前記第１方向に互いに距離を隔てて配置される第２スクライブ領域を規定する工程を含み、
前記トレンチ群を形成する工程は、前記第１スクライブ領域のうち、前記第２スクライブ領域と交差する部分に、前記トレンチ群を形成する工程を含み、
前記半導体チップとして取り出す工程は、
前記第１スクライブ領域を前記ダイシングブレードにより切断する第１ダイシング工程と、
前記第１ダイシング工程の後に、前記第２スクライブ領域を前記ダイシングブレードにより切断する第２ダイシング工程と、
を備えた、請求項１記載の半導体装置の製造方法。

【請求項4】

前記複数の第２トレンチからなる前記トレンチ群を形成する工程は、前記第１スクライブ領域の前記第２領域を含む、前記ダイシングブレードによって除去されずに残されることになる前記複数のスクライブ領域の部分に、前記素子領域を環状に取り囲むように第２トレンチ第３部を形成する工程を含む、請求項１記載の半導体装置の製造方法。

【請求項5】

前記半導体素子を形成する工程は、前記トレンチ群を評価する工程の後、前記トレンチ群内および前記第１トレンチ内のそれぞれに、空洞を有する態様で絶縁体を埋め込む工程を含む、請求項１～４のいずれか１項に記載の半導体装置の製造方法。

【請求項6】

前記半導体素子を形成する工程では、前記トレンチ群および前記第１トレンチのそれぞれは、少なくとも１．０μｍの深さを有するように形成される、請求項１～４のいずれか１項に記載の半導体装置の製造方法。

【請求項7】

前記トレンチ群を評価する工程では、前記トレンチ群は光学的に評価される、請求項１記載の半導体装置の製造方法。

【請求項8】

半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体装置の製造方法であって、
主面を有する前記半導体基板を用意する工程と、
前記半導体基板の前記主面に、第１方向にそれぞれ延在し前記第１方向と交差する第２方向に互いに距離を隔てて配置される複数の第１スクライブ領域、および、前記第２方向にそれぞれ延在し前記第１方向に互いに距離を隔てて配置される複数の第２スクライブ領域を規定する工程と、
前記複数の第１スクライブ領域と前記複数の第２スクライブ領域とによってマトリクス状に規定された前記複数の素子領域のそれぞれに、前記半導体素子を形成する工程と、
ダイシングブレードにより、前記第１スクライブ領域と前記第２スクライブ領域とをそれぞれ切断することにより、前記半導体素子が形成された前記素子領域を半導体チップとして取り出す工程と、
を有し、
前記半導体素子を形成する工程は、
前記素子領域に第１トレンチを形成するとともに、前記第１スクライブ領域と前記第２スクライブ領域とが交差する交差領域に、複数の第２トレンチからなるトレンチ群を形成する工程と、
前記トレンチ群を評価する工程と、
を含み、
前記トレンチ群を形成する工程では、前記複数の第２トレンチのすべてが、前記交差領域のうち、前記ダイシングブレードによって除去されることになる部分に位置するように形成される、半導体装置の製造方法。

【請求項9】

前記トレンチ群を形成する工程では、前記複数の第２トレンチのそれぞれは、前記第１方向および前記第２方向のそれぞれと交差する第３方向にそれぞれ帯状に延在するとともに、前記第１方向、前記第２方向および前記第３方向のそれぞれと交差する第４方向に距離を隔てて形成され、
前記複数の第２トレンチの前記第３方向の長さおよび前記第４方向の長さは、前記ダイシングブレードによって除去される幅よりも長く、前記第１スクライブ領域および前記第２スクライブ領域の幅と２の平方根との積の値よりも短い、請求項８記載の半導体装置の製造方法。

【請求項10】

前記半導体素子を形成する工程は、前記トレンチ群を評価する工程の後、前記トレンチ群内および前記第１トレンチ内のそれぞれに、空洞を有する態様で絶縁体を埋め込む工程を含む、請求項８または９に記載の半導体装置の製造方法。

【請求項11】

前記半導体素子を形成する工程では、前記トレンチ群および前記第１トレンチのそれぞれは、少なくとも１．０μｍの深さを有するように形成される、請求項８または９に記載の半導体装置の製造方法。

【請求項12】

前記トレンチ群を評価する工程では、前記トレンチ群は光学的に評価される、請求項８記載の半導体装置の製造方法。

【請求項13】

半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体装置の製造方法であって、
主面を有する前記半導体基板を用意する工程と、
前記半導体基板の前記主面に、第１方向にそれぞれ延在し前記第１方向と交差する第２方向に互いに距離を隔てて配置される複数の第１スクライブ領域、および、前記第２方向にそれぞれ延在し前記第１方向に互いに距離を隔てて配置される複数の第２スクライブ領域をそれぞれ規定する工程と、
前記複数の第１スクライブ領域と前記複数の第２スクライブ領域とによってマトリクス状に規定された前記複数の素子領域のそれぞれに、前記半導体素子を形成する工程と、
ダイシングブレードにより、前記第１スクライブ領域と前記第２スクライブ領域とをそれぞれ切断することにより、前記半導体素子が形成された前記素子領域を半導体チップとして取り出す工程と、
を有し、
前記半導体素子を形成する工程は、
前記素子領域に第１トレンチを形成するとともに、前記第１スクライブ領域と前記第２スクライブ領域とが交差する交差領域に、複数の第２トレンチからなるトレンチ群を形成する工程と、
前記トレンチ群を評価する工程と、
を含み、
前記複数の第２トレンチからなる前記トレンチ群を形成する工程では、前記複数の第２トレンチのそれぞれは、前記半導体基板の劈開面に沿って環状に形成される、半導体装置の製造方法。

【請求項14】

前記劈開面は、
前記第１方向に平行に位置する第１劈開面と、
前記第２方向に平行に位置する第２劈開面と、
と含む、請求項１３記載の半導体装置の製造方法。

【請求項15】

前記劈開面は、
前記第１方向および前記第２方向のそれぞれに交差する第３方向に平行に位置する第１劈開面と、
前記第１方向、前記第２方向および前記第３方向のそれぞれに交差する第４方向に平行に位置する第２劈開面と、
を含む、請求項１３記載の半導体装置の製造方法。

【請求項16】

前記半導体素子を形成する工程は、前記トレンチ群を評価する工程の後、前記トレンチ群内および前記第１トレンチ内のそれぞれに、空洞を有する態様で絶縁体を埋め込む工程を含む、請求項１３～１５のいずれか１項に記載の半導体装置の製造方法。

【請求項17】

前記半導体素子を形成する工程では、前記トレンチ群および前記第１トレンチのそれぞれは、少なくとも１．０μｍの深さを有するように形成される、請求項１３～１５のいずれか１項に記載の半導体装置の製造方法。

【請求項18】

前記トレンチ群を評価する工程では、前記トレンチ群は光学的に評価される、請求項１３記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、たとえば、比較的深い溝が形成される半導体装置に好適に利用できるものである。

【背景技術】

【0002】

半導体装置には、半導体基板に、たとえば、１μｍ以上の比較的深い溝が形成される半導体装置がある。ここで、この比較的深い溝を、ディープトレンチと称する。たとえば、特許文献１では、半導体素子が形成されている素子領域内において、ディープトレンチを介して、ｎ型の不純物およびｐ型の不純物をそれぞれ注入することによって、ｐｎ接合が周期的に配置されたスーパージャンクション構造を形成する手法が提案されている。

【0003】

また、特許文献２では、素子領域内において、ディープトレンチ内に、フィールドプレート電極とゲート電極とが配置されたフィールドプレート型の電界効果トランジスタを形成する手法が提案されている。さらに、特許文献３では、素子領域内において、一のディープトレンチ内には基板コンタクトを形成し、他のディープトレンチ内には素子分離体を形成する手法が提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－３３１４８号公報

【特許文献2】特開２０１９－１１４６４３号公報

【特許文献3】特開２０１５－３７０９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上述したように、特許文献１では、素子領域内にスーパージャンクション構造を形成するために、ディープトレンチが形成される。特許文献２では、素子領域内にフィールドプレート型の電界効果トランジスタを形成するために、ディープトレンチが形成される。特許文献３では、素子領域内に基板コンタクトと素子分離領域とを形成するために、ディープトレンチが形成される。

【0006】

一方、本発明者は、素子領域内に形成されたディープトレンチが所望の形状に形成されているかどうかを確認するために、評価用のディープトレンチをスクライブ領域に形成することを、検討している。

【0007】

具体的には、スクライブ領域に形成された評価用ディープトレンチの深さ、寸法および角度等の形状は、たとえば、光学的手法（ＯＣＤ：Optical Critical Dimension）を用いて評価される。そして、本発明者は、光学的な評価を行う際の精度を向上させるために、スクライブ領域に形成する評価用ディープトレンチを、ラインアンドスペースのパターンとして形成することを検討している。なお、ここで言う「ラインアンドスペースのパターン」とは、それぞれが一方向に延びる複数のディープトレンチ（すなわち、ライン状のパターン）を、この一方向と交差する他の方向において互いに距離を隔てるように並べて配置したパターンである。

【0008】

また、ウェハプロセスが完了した半導体ウェハは、そのスクライブ領域をダイシングブレードで切断することによって、個々の半導体チップに分割される。

【0009】

ここで、近年では、たとえば、半導体装置の製造コストを低減するために、半導体ウェハのスクライブ領域の幅を狭く（細く）することで、１枚の半導体ウェハから取得される半導体チップの数を増加させる傾向にある。これに伴い、ダイシング工程において使用するダイシングブレードの幅（太さ）も、細く（小さく）なる傾向にある。一方、素子領域内に形成されたディープトレンチが所望の形状に形成されているかどうかを確認する際の精度を向上させるためには、スクライブ領域に形成するラインアンドスペースのパターン（すなわち、評価用ディープトレンチ）のサイズは、大きいことが好ましい。

【0010】

この結果、スクライブ領域に形成されたラインアンドスペースのパターンのうち、ダイシングブレードが通過するカーフ領域に位置する部分は除去される一方、カーフ領域と素子領域との間に位置する部分は残されることになる。

【0011】

そして、このラインアンドスペースのパターンの配置の仕方によっては、カーフ領域に位置するラインアンドスペースのパターンが除去される際に、カーフ領域と素子領域との間に残されるラインアンドスペースのパターンの端部を起点として、半導体基板にクラックが発生することが、本発明者の検討により明らかとなった。なお、クラックが素子領域にまで進行すると、半導体装置（半導体チップ）が不良になるおそれがあることが想定される。

【0012】

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

【課題を解決するための手段】

【0013】

一実施の形態に係る半導体装置の製造方法は、半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体装置の製造方法であって、以下の４つの工程を有する。主面を有する半導体基板を用意する。半導体基板の主面に、第１方向にそれぞれ延在し第１方向と交差する第２方向に互いに距離を隔てて配置される第１スクライブ領域を含む、複数のスクライブ領域を規定する。複数のスクライブ領域によって、マトリクス状に規定された複数の素子領域のそれぞれに、半導体素子を形成する。ダイシングブレードにより複数のスクライブ領域のそれぞれを切断することにより、半導体素子が形成された素子領域を半導体チップとして取り出す。半導体素子を形成する工程は、以下の２つの工程を含む。素子領域に第１トレンチを形成するとともに、第１スクライブ領域に複数の第２トレンチからなるトレンチ群を形成する。トレンチ群を評価する。複数の第２トレンチからなるトレンチ群を形成する工程は、ダイシングブレードによって除去されることになる第１スクライブ領域の第１領域に第２トレンチ第１部を形成するとともに、第１領域を含む第１スクライブ領域と隣接する素子領域と第１領域との間に位置する第１スクライブ領域の第２領域に第２トレンチ第２部を形成する工程を備えている。平面視において、第２トレンチ第２部は、第１スクライブ領域が延在する第１方向に沿って帯状に形成される。

【0014】

他の実施の形態に係る半導体装置の製造方法は、半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体装置の製造方法であって、以下の４つの工程を有する。主面を有する半導体基板を用意する。半導体基板の主面に、第１方向にそれぞれ延在し第１方向と交差する第２方向に互いに距離を隔てて配置される複数の第１スクライブ領域、および、第２方向にそれぞれ延在し第１方向に互いに距離を隔てて配置される複数の第２スクライブ領域を規定する。複数の第１スクライブ領域と複数の第２スクライブ領域とによってマトリクス状に規定された複数の素子領域のそれぞれに、半導体素子を形成する。ダイシングブレードにより、第１スクライブ領域と第２スクライブ領域とをそれぞれ切断することにより、半導体素子が形成された素子領域を半導体チップとして取り出す。半導体素子を形成する工程は、以下の２つの工程を含む。素子領域に第１トレンチを形成するとともに、第１スクライブ領域と第２スクライブ領域とが交差する交差領域に、複数の第２トレンチからなるトレンチ群を形成する。トレンチ群を評価する。トレンチ群を形成する工程では、複数の第２トレンチのすべてが、交差領域のうち、ダイシングブレードによって除去されることになる部分に位置するように形成される。

【0015】

さらに他の実施の形態に係る半導体装置の製造方法は、半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体装置の製造方法であって、以下の４つの工程を有する。主面を有する半導体基板を用意する。半導体基板の主面に、第１方向にそれぞれ延在し第１方向と交差する第２方向に互いに距離を隔てて配置される複数の第１スクライブ領域、および、第２方向にそれぞれ延在し第１方向に互いに距離を隔てて配置される複数の第２スクライブ領域をそれぞれ規定する。複数の第１スクライブ領域と複数の第２スクライブ領域とによってマトリクス状に規定された複数の素子領域のそれぞれに、半導体素子を形成する。ダイシングブレードにより、第１スクライブ領域と第２スクライブ領域とをそれぞれ切断することにより、半導体素子が形成された素子領域を半導体チップとして取り出す。半導体素子を形成する工程は、以下の２つの工程を含む。素子領域に第１トレンチを形成するとともに、第１スクライブ領域と第２スクライブ領域とが交差する交差領域に、複数の第２トレンチからなるトレンチ群を形成する。トレンチ群を評価する。複数の第２トレンチからなるトレンチ群を形成する工程では、複数の第２トレンチのそれぞれは、半導体基板の劈開面に沿って環状に形成される。

【発明の効果】

【0016】

一実施の形態に係る半導体装置の製造方法によれば、半導体装置が不良になるのを抑制することができる。

【0017】

他の実施の形態に係る半導体装置の製造方法によれば、半導体装置が不良になるのを抑制することができる。

【0018】

さらに他の実施の形態に係る半導体装置の製造方法によれば、半導体装置が不良になるのを抑制することができる。

【図面の簡単な説明】

【0019】

【図1】各実施の形態に係る半導体ウェハを示す平面図である。

【図2】実施の形態１に係る半導体ウェハにおけるスクライブ領域と素子領域とを示す部分平面図である。

【図3】同実施の形態において、図２に示される断面線ＩＩＩ－ＩＩＩにおける断面構造と、図２に示される点線枠内に示される平面構造とを併せて示す図である。

【図4】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。

【図5】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。

【図6】同実施の形態において、図５に示す工程の後に行われる工程を示す部分断面図である。

【図7】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。

【図8】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。

【図9】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。

【図10】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。

【図11】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。

【図12】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。

【図13】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。

【図14】同実施の形態において、図１３に示す工程の後に行われる工程を示す部分拡大平面図である。

【図15】同実施の形態において、図１４に示す工程の後に行われる工程を示す部分拡大平面図である。

【図16】同実施の形態において、図１５に示す工程の後に行われる工程を示す平面図である。

【図17】比較例に係る半導体装置の製造方法の一工程を示す部分拡大平面図である。

【図18】図１７に示す工程の後に行われる工程を示す部分拡大平面図である。

【図19】実施の形態２に係る半導体ウェハにおけるスクライブ領域とその周辺の領域とを示す部分拡大平面図である。

【図20】同実施の形態において、半導体装置の製造方法の一工程を示す部分拡大平面図である。

【図21】実施の形態３に係る半導体ウェハにおけるスクライブ領域とその周辺の領域とを示す部分拡大平面図である。

【図22】同実施の形態において、半導体装置の製造方法の一工程を示す部分拡大平面図である。

【図23】同実施の形態において、図２２に示す工程の後に行われる工程を示す部分拡大平面図である。

【図24】実施の形態４に係る半導体ウェハにおけるスクライブ領域とその周辺の領域とを示す部分拡大平面図である。

【図25】同実施の形態において、半導体装置の製造方法の一工程を示す部分拡大平面図である。

【図26】同実施の形態において、図２５に示す工程の後に行われる工程を示す部分拡大平面図である。

【図27】実施の形態５の第１例に係る半導体ウェハを示す平面図である。

【図28】同実施の形態において、第１例に係る半導体ウェハにおけるスクライブ領域とその周辺の領域とを示す部分拡大平面図である。

【図29】同実施の形態において、第１例に係る半導体ウェハを適用した半導体装置の製造方法の一工程を示す部分拡大平面図である。

【図30】同実施の形態において、図２９に示す工程の後に行われる工程を示す部分拡大平面図である。

【図31】実施の形態５の第２例に係る半導体ウェハを示す平面図である。

【図32】同実施の形態において、第２例に係る半導体ウェハにおけるスクライブ領域とその周辺の領域とを示す部分拡大平面図である。

【図33】同実施の形態において、第２例に係る半導体ウェハを適用した半導体装置の製造方法の一工程を示す部分拡大平面図である。

【図34】同実施の形態において、図３３に示す工程の後に行われる工程を示す部分拡大平面図である。

【図35】実施の形態６に係る半導体ウェハにおけるスクライブ領域と素子領域とを示す部分平面図である。

【図36】同実施の形態において、半導体ウェハにおけるスクライブ領域とその周辺の領域とを示す部分拡大平面図である。

【図37】同実施の形態において、半導体装置の製造方法の一工程を示す部分拡大平面図である。

【図38】同実施の形態において、図３７に示す工程の後に行われる工程を示す平面図である。

【図39】各実施の形態において、第１変形例に係る半導体ウェハにおけるディープトレンチ内の構造を示す部分拡大断面図である。

【図40】各実施の形態において、第２変形例に係る半導体ウェハにおけるディープトレンチ内の構造を示す部分拡大断面図である。

【発明を実施するための形態】

【0020】

実施の形態１
実施の形態１に係る、半導体装置が形成された半導体ウェハの一例と、半導体装置の製造方法の一例とについて説明する。説明の便宜上、必要に応じてＸ－Ｙ直交座標を用いて説明する。

【0021】

図１および図２に示すように、半導体ウェハＷＡＦ（半導体基板ＳＵＢ）の主面には、複数のスクライブ領域ＳＲＢが規定されている。なお、図２は、図１に示される点線枠ＳＡ内の平面構造を示す。複数のスクライブ領域ＳＲＢは、第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとを含む。第１スクライブ領域ＳＲＢＦは、Ｙ軸方向（第１方向）にそれぞれ延在し、Ｘ軸方向（第２方向）に互いに距離を隔てて規定されている。第２スクライブ領域ＳＲＢＳは、Ｘ軸方向にそれぞれ延在し、Ｙ軸方向に互いに距離を隔てて規定されている。第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとによって、複数の素子領域ＥＦＲがマトリクス状に規定されている。

【0022】

次に、図２に示される点線枠ＳＢ内の構造について説明する。まず、素子領域ＥＦＲについて説明する。素子領域ＥＦＲのそれぞれには、半導体素子ＳＣＥが形成されている。ここでは、半導体素子ＳＣＥの一例として、スーパージャンクション構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effective Transistor）を挙げる。図３に示すように、半導体基板ＳＵＢは、ｎ＋＋型基板ＮＰＳＢ、ｎ型エピタキシャル層ＮＥＬおよびｐ型エピタキシャル層ＰＥＬを含む。半導体基板ＳＵＢの主面から所定の深さにわたりｐ型のベース拡散層ＢＤＬが形成されている。そのベース拡散層ＢＤＬの底からｎ型エピタキシャル層ＮＥＬに達するｎ型カラム層ＮＣＬが形成されている。

【0023】

半導体基板ＳＵＢの主面からベース拡散層ＢＤＬを貫通してｎ型カラム層ＮＣＬに達するゲートトレンチＴＲＣが形成されている。ゲートトレンチＴＲＣ内に、ゲート絶縁膜ＧＩＦを介在させてゲート電極ＴＧＥＬが形成されている。ベース拡散層ＢＤＬには、半導体基板ＳＵＢの主面からベース拡散層ＢＤＬの底よりも浅い領域にわたり、ｎ型のソース拡散層ＳＤＬが形成されている。

【0024】

半導体基板ＳＵＢの主面からベース拡散層ＢＤＬとｎ型カラム層ＮＣＬとを貫通して、ｎ型エピタキシャル層ＮＥＬに達する絶縁体ＺＯＦが形成されている。絶縁体ＺＯＦは、ディープトレンチＤＴＣ（第１トレンチ）内に形成されている。ディープトレンチＤＴＣの深さＤＤＴは、たとえば、数μｍ程度とされる。なお、この明細書では、１．０μ程度以上の深さを有する溝を、ディープトレンチと称する。

【0025】

絶縁体ＺＯＦには、空洞ＡＧが形成されている。絶縁体ＺＯＦに接するように、ｐ型カラム層ＰＣＬが形成されている。ｐ型カラム層ＰＣＬは、ｎ型カラム層ＮＣＬにも接している。ｐ型カラム層ＰＣＬとｎ型カラム層ＮＣＬとは、スーパージャンクション構造として、交互に配置されている。

【0026】

素子領域ＥＦＲを覆うように、保護絶縁膜ＴＰＦおよび層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを覆うように、ソース電極ＳＥＤが形成されている。ソース電極ＳＥＤを覆うように、パッシベーション膜ＰＶＦが形成されている。ソース電極ＳＥＤは、ソース拡散層ＳＤＬと電気的に接続されている。また、ソース電極ＳＥＤは、ベース拡散層ＢＤＬと電気的に接続されている。

【0027】

次に、スクライブ領域ＳＲＢについて説明する。スクライブ領域ＳＲＢには、素子領域ＥＦＲに形成されるディープトレンチＤＴＣを光学的に評価するための評価用ディープトレンチ群ＥＤＴＧ（トレンチ群）が形成されている。評価用ディープトレンチ群ＥＤＴＧは、複数の評価用ディープトレンチＥＤＣ（第２トレンチ）からなる。

【0028】

複数の評価用ディープトレンチＥＤＣからなる評価用ディープトレンチ群ＥＤＴＧ（トレンチ群）は、光学的な評価を行う際の精度を向上させるために、たとえば、ラインアンドスペースのパターンとして形成される。具体的には、一つの評価用ディープトレンチＥＤＣを、たとえば、Ｙ軸方向に延在するライン状とし、そのライン状の評価用ディープトレンチＥＤＣを、Ｘ軸方向に互いに距離を隔ててストライプ状に複数配置したパターンとされる。

【0029】

複数の評価用ディープトレンチＥＤＣは、評価用ディープトレンチ第１部ＥＤＣＦ（第２トレンチ第１部）と、評価用ディープトレンチ第２部ＥＤＣＳ（第２トレンチ第２部）とを備えている。評価用ディープトレンチ第１部ＥＤＣＦは、スクライブ領域ＳＲＢのうち、ダイシングブレードによって除去されることになるカーフ領域ＫＦ（第１領域）内に形成されている。

【0030】

評価用ディープトレンチ第２部ＥＤＣＳは、評価用ディープトレンチ第１部ＥＤＣＦが形成されたカーフ領域ＫＦを含むスクライブ領域ＳＲＢと隣接する素子領域ＥＦＲと、カーフ領域ＫＦとの間に位置するスクライブ領域ＳＲＢの部分に形成されている。すなわち、評価用ディープトレンチ第２部ＥＤＣＳは、ダイシングブレードによってスクライブ領域ＳＲＢを切断した後に残されることになるスクライブ領域ＳＲＢの領域ＮＫ（第２領域）に形成されている。平面視において、評価用ディープトレンチ第２部ＥＤＣＳは、Ｘ軸方向に幅を有し、Ｙ軸方向に延在するように帯状に形成されている。評価用ディープトレンチ第２部ＥＤＣＳは、素子領域ＥＦＲの一辺に沿って形成されている。

【0031】

評価用ディープトレンチ群ＥＤＴＧ内のそれぞれには、絶縁体ＺＯＦが埋め込まれている。絶縁体ＺＯＦには、空洞ＡＧが形成されている。また、スクライブ領域ＳＲＢでは、素子領域ＥＦＲに形成されるｐ型カラム層ＰＣＬに対応するｐ型不純物領域が、絶縁体ＺＯＦに接するように形成されている。さらに、スクライブ領域ＳＲＢでは、素子領域ＥＦＲに形成されるｎ型カラム層ＮＣＬに対応するｎ型不純物領域が、ｐ型不純物領域に接するように形成されている。

【0032】

実施の形態１に係る、素子領域ＥＦＲに半導体素子ＳＣＥが形成された半導体ウェハＷＡＦは上記のように構成される。

【0033】

次に、上述した半導体ウェハＷＡＦの製造方法と、その半導体ウェハＷＡＦから半導体装置としての半導体チップＳＣＰ（図１６参照）を取り出す製造方法とを含む、一連の半導体装置の製造方法の一例について説明する。

【0034】

まず、ｎ＋＋型基板ＮＰＳＢ、ｎ型エピタキシャル層ＮＥＬおよびｐ型エピタキシャル層ＰＥＬを有する半導体基板ＳＵＢ（半導体ウェハＷＡＦ）（図４参照）を用意する。次に、半導体基板ＳＵＢの主面に、互いに直交する第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが規定される。半導体基板ＳＵＢの主面では、第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとによって、複数の素子領域ＥＦＲがマトリクス状に規定される（図２参照）。

【0035】

次に、素子領域ＥＦＲに、半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥＬ）の表面から所定の深さを有するゲートトレンチＴＲＣ（図４参照）が形成される。次に、熱酸化処理を行うことによって、ゲートトレンチＴＲＣ内に露出したｐ型エピタキシャル層ＰＥＬの部分を含むｐ型エピタキシャル層ＰＥＬの表面に、シリコン酸化膜（図示せず）が形成される。次に、ゲートトレンチＴＲＣ内を埋め込むように、ポリシリコン膜（図示せず）が形成される。

【0036】

次に、ｐ型エピタキシャル層ＰＥＬの上面上に位置するシリコン酸化膜の部分およびポリシリコン膜の部分が除去される。これにより、図４に示すように、ゲートトレンチＴＲＣ内に残されたシリコン酸化膜の部分がゲート絶縁膜ＧＩＦとして形成される。また、ゲートトレンチＴＲＣ内に残されるポリシリコン膜の部分が、ゲート電極ＴＧＥＬとして形成される。次に、熱酸化処理を行うことにより、ｐ型エピタキシャル層ＰＥＬの表面に、保護絶縁膜ＩＰＦが形成される。

【0037】

次に、所定の写真製版処理とエッチング処理とが行われる。これにより、図５に示すように、素子領域ＥＦＲに、深さＤＤＴを有するディープトレンチＤＴＣが形成される。このとき、スクライブ領域ＳＲＢでは、ディープトレンチＤＴＣの深さ等を、光学的に評価するための評価用ディープトレンチ群ＥＤＴＧが、同時に形成される。評価用ディープトレンチ群ＥＤＴＧは、評価用ディープトレンチ第１部ＥＤＣＦと評価用ディープトレンチ第２部ＥＤＣＳとを含む。

【0038】

次に、評価用ディープトレンチ群ＥＤＴＧが、光学的手法（ＯＣＤ）によって評価される。図６に示すように、評価用ディープトレンチ群ＥＤＴＧが形成されたスクライブ領域ＳＲＢ（半導体基板ＳＵＢ）に所定の光を照射し、反射した光を受光することによって、評価用ディープトレンチ群ＥＤＴＧの深さ等の形状が測定される。測定された評価用ディープトレンチ群ＥＤＴＧの深さ等の形状に関する情報は、ディープトレンチＤＴＣの深さ等の形状に対応する情報として扱われる。この測定結果に基づいて、所望のディープトレンチＤＴＣが形成されたか否かが判断される。なお、評価用ディープトレンチ群ＥＤＴＧの評価手法としては、ディープトレンチＤＴＣの形状に対応する情報が取得できれば、光学的手法に限られず、他の評価手法を用いてもよい。

【0039】

次に、図７に示すように、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣ等を介して、ｎ型の不純物を斜め注入し、熱処理を行うことによって、素子領域ＥＦＲには、ｎ型カラム層ＮＣＬが形成される。スクライブ領域ＳＲＢでは、ｎ型の不純物領域が形成される。次に、図８に示すように、ディープトレンチＤＴＣ等を介して、ｐ型の不純物を斜め注入し、熱処理を行うことによって、素子領域ＥＦＲには、ｐ型カラム層ＰＣＬが形成される。スクライブ領域ＳＲＢでは、ｐ型の不純物領域が形成される。

【0040】

次に、図９に示すように、ディープトレンチＤＴＣおよび評価用ディープトレンチＥＤＣを埋め込むように、たとえば、シリコン酸化膜等の絶縁膜ＺＯＦＦが形成される。このとき、ゲートトレンチＴＲＣの深さよりも十分に深いディープトレンチＤＴＣおよび評価用ディープトレンチＥＤＣでは、空洞ＡＧが形成されることになる。

【0041】

次に、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を行うことによって、ディープトレンチＤＴＣ内および評価用ディープトレンチＥＤＣ内のそれぞれに位置する絶縁膜ＺＯＦＦの部分を残して、半導体基板ＳＵＢの上面上に位置する絶縁膜ＺＯＦＦの部分が除去される。これにより、図１０に示すように、素子領域ＥＦＲでは、ディープトレンチＤＴＣ内に、空洞ＡＧを有する絶縁体ＺＯＦが形成される。スクライブ領域ＳＲＢでは、評価用ディープトレンチ群ＥＤＴＧ内に、空洞ＡＧを有する絶縁体ＺＯＦが形成される。

【0042】

次に、熱酸化処理を行うことにより、半導体基板ＳＵＢの表面が酸化されて、保護絶縁膜ＴＰＦ（図１１参照）が形成される。次に、写真製版処理を行うことにより、ベース拡散層ＢＤＬを形成するための所定のフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターン（図示せず）を注入マスクとして、ｐ型の不純物が注入される。これにより、図１１に示すように、ｐ型のベース拡散層ＢＤＬが形成される。ベース拡散層ＢＤＬは、半導体基板ＳＵＢの表面から、ゲートトレンチＴＲＣの底よりも浅い位置にわたり形成される。その後、そのフォトレジストパターンが除去される。

【0043】

次に、写真製版処理を行うことにより、ソース拡散層ＳＤＬを形成するための所定のフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、ｎ型の不純物が注入される。これにより、素子領域ＥＦＲでは、ソース拡散層ＳＤＬが形成される。ソース拡散層ＳＤＬは、ベース拡散層ＢＤＬの表面から、ベース拡散層ＢＤＬの底よりも浅い位置にわたり形成される。その後、そのフォトレジストパターンが除去される。

【0044】

次に、半導体基板ＳＵＢ（保護絶縁膜ＴＰＦ）を覆うように、層間絶縁膜ＩＬＦ（図１２参照）が形成される。次に、層間絶縁膜ＩＬＦに、所定の写真製版処理およびエッチング処理が行われる。これにより、図１２に示すように、ソース拡散層ＳＤＬおよびベース拡散層ＢＤＬを露出する開口部ＣＨＥが形成される。

【0045】

次に、たとえば、スパッタ法等によって、層間絶縁膜ＩＬＦを覆うようにアルミニウム膜（図示せず）が形成される。次に、アルミニウム膜に、所定の写真製版処理およびエッチング処理が行われる。これにより、図１３に示すように、ソース電極ＳＥＤが形成される。次に、ソース電極ＳＥＤ等を覆うように、パッシベーション膜ＰＶＦ（図３参照）を形成することにより、図１～図３に示す半導体ウェハＷＡＦが完成する。

【0046】

次に、半導体ウェハＷＡＦから、半導体素子ＳＣＥが形成された素子領域ＥＦＲを半導体チップＳＣＰ（図１６参照）として取り出すダイシング工程が行われる。図１４に示すように、ダイシングが行われるスクライブ領域ＳＲＢのうち、第１スクライブ領域ＳＲＢＦには、絶縁体ＺＯＦ（図３参照）が形成された評価用ディープトレンチ群ＥＤＴＧが形成されている。

【0047】

スクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）のうち、ダイシングブレードによって除去されることになるカーフ領域ＫＦには、複数の評価用ディープトレンチ第１部ＥＤＣＦが位置している。その評価用ディープトレンチ第１部ＥＤＣＦが形成されたカーフ領域ＫＦを含むスクライブ領域ＳＲＢと隣接する素子領域ＥＦＲと、カーフ領域ＫＦとの間に位置するスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）の領域ＮＫには、評価用ディープトレンチ第２部ＥＤＣＳが位置している。評価用ディープトレンチ第２部ＥＤＣＳのＹ軸方向の長さＴＬ２は、評価用ディープトレンチ第１部ＥＤＣＦのＹ軸方向の長さＴＬ１とほぼ同じ長さとされる。

【0048】

まず、ダイシングブレード（図示せず）によって、複数の第１スクライブ領域ＳＲＢＦが順次ダイシング（切断）される。これにより、図１５に示すように、カーフ領域ＫＦに位置していた評価用ディープトレンチ第１部ＥＤＣＦが除去される。一方、評価用ディープトレンチ第２部ＥＤＣＳは、カーフ領域ＫＦと素子領域ＥＦＲとの間に位置する、ダイシングブレードによって除去されずに残されるスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）の領域ＮＫに残されることになる。

【0049】

次に、ダイシングブレード（図示せず）によって、複数の第２スクライブ領域ＳＲＢＳが順次ダイシング（切断）される。このダイシング工程により、図１６に示すように、半導体ウェハＷＡＦ（図１参照）における、半導体素子が形成された素子領域ＥＦＲが、半導体チップＳＣＰとして取り出される。こうして、半導体装置としての半導体チップＳＣＰが完成する。

【0050】

上述した半導体装置の一連の製造方法では、スクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）に、絶縁体ＺＯＦが形成された評価用ディープトレンチ第２部ＥＤＣＳが形成されている。これにより、ダイシング工程において、たとえ、クラックが発生したとしても、そのクラックが素子領域ＥＦＲにまで進行するのを阻止することができる。これについて、比較例に係る半導体装置の製造方法と比べて説明する。

【0051】

図１７に示すように、比較例に係る半導体装置の製造方法に適用される半導体ウェハＷＡＦでは、スクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）に、複数の評価用ディープトレンチＥＤＣからなる評価用ディープトレンチ群ＥＤＴＧが形成されている。評価用ディープトレンチ群ＥＤＴＧでは、一つの評価用ディープトレンチＥＤＣをＸ軸方向に延在するライン状とし、その評価用ディープトレンチＥＤＣがＹ軸方向に互いに距離を隔ててストライプ状に複数配置されている。

【0052】

その半導体ウェハＷＡＦに対して、ダイシング工程が行われる。まず、ダイシングブレードによって、複数の第１スクライブ領域ＳＲＢＦ（図１７参照）が順次ダイシングされる。このダイシングにより、図１８に示すように、評価用ディープトレンチ群ＥＤＴＧでは、カーフ領域ＫＦに位置していた評価用ディープトレンチＥＤＣの部分が除去される。カーフ領域ＫＦと素子領域ＥＦＲとの間に位置するスクライブ領域ＳＲＢの領域ＮＫでは、評価用ディープトレンチＥＤＣの端部を含む部分が残されることになる。

【0053】

図１８に示すように、このダイシングブレードによる切断の際に、評価用ディープトレンチＥＤＣの端部にクラックＣＫＳが発生し、そのクラックＣＫＳが素子領域ＥＦＲへ向かって進行することがある。その結果、半導体素子ＳＣＥが形成された素子領域ＥＦＲ（半導体チップ）が不良品となってしまうことが想定される。

【0054】

比較例に係る半導体装置の製造方法に対して、実施の形態１に係る半導体装置の製造方法では、図１５に示すように、ダイシング工程によって残されるスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）の領域ＮＫには、スクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）が延在するＹ軸方向に沿って帯状に延在する評価用ディープトレンチ第２部ＥＤＣＳが形成されている。

【0055】

これにより、ダイシング工程の際に、カーフ領域ＫＦに位置する評価用ディープトレンチ第１部ＥＤＣＦからクラックが発生したとしても、そのクラックが、評価用ディープトレンチ第２部ＥＤＣＳによって、隣接する素子領域ＥＦＲ（半導体チップ）へ向かって進行するのを阻止することができる。その結果、半導体素子ＳＣＥが形成された素子領域ＥＦＲ（半導体チップ）が不良品となってしまうのを抑制することができる。

【0056】

特に、評価用ディープトレンチＥＤＣ内に埋め込まれる絶縁体ＺＯＦが空洞ＡＧを有する場合には、空洞ＡＧを有していない構造と比較して、強度的に不利になり、クラックが発生しやすくなる。上述した半導体装置の製造方法では、ダイシング工程によりクラックが発生しやすい状況でも、評価用ディープトレンチ第２部ＥＤＣＳによって、クラックが、素子領域ＥＦＲ（半導体チップ）へ向かって進行するのを効果的に阻止することができる。

【0057】

実施の形態２
実施の形態２では、スクライブ領域ＳＲＢに形成される評価用ディープトレンチ群ＥＤＴＧのパターンのバリエーションの第１例について説明する。

【0058】

図１９に示すように、実施の形態２に半導体装置の製造方法の製造対象とされる半導体ウェハＷＡＦでは、スクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）に、複数の評価用ディープトレンチＥＤＣからなる評価用ディープトレンチ群ＥＤＴＧが形成されている。評価用ディープトレンチ群ＥＤＴＧは、評価用ディープトレンチ第１部ＥＤＣＦと評価用ディープトレンチ第２部ＥＤＣＳとを備えている。評価用ディープトレンチ群ＥＤＴＧ内には、空洞ＡＧを有する絶縁体ＺＯＦが形成されている。

【0059】

評価用ディープトレンチ第１部ＥＤＣＦは、Ｘ軸方向に延在するライン状とされ、Ｙ軸方向に互いに距離を隔ててストライプ状に複数配置されている。評価用ディープトレンチ第２部ＥＤＣＳは、評価用ディープトレンチ第１部ＥＤＣＦが形成されたカーフ領域ＫＦを含むスクライブ領域ＳＲＢと隣接する素子領域ＥＦＲと、カーフ領域ＫＦとの間に位置するスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）の領域ＮＫに形成されている。

【0060】

評価用ディープトレンチ第２部ＥＤＣＳは、Ｘ軸方向に幅を有し、Ｙ軸方向に延在するように帯状に形成されている。評価用ディープトレンチ第２部ＥＤＣＳは、Ｙ軸方向に長さＴＬ２を有している。評価用ディープトレンチ群ＥＤＴＧは、Ｙ軸方向に長さＴＬ１を有している。長さＴＬ２は、長さＴＬ１よりも長いことが望ましい。

【0061】

なお、これ以外の、素子領域ＥＦＲに形成される半導体素子ＳＣＰ等を含む構造については、図３等に示す半導体基板ＳＵＢ（半導体ウェハＷＡＦ）の構成と同様なので、必要である場合を除き、その説明を繰り返さないこととする。

【0062】

次に、上述した半導体ウェハＷＡＦを適用した半導体装置の製造方法について説明する。半導体装置の一連の製造方法は、評価用ディープトレンチ群ＥＤＴＧのパターンが実施の形態１の場合と異なるだけで、実施の形態１において説明した製造工程と同様である。ここでは、特に、ダイシング工程について説明する。

【0063】

半導体基板ＳＵＢ（半導体ウェハＷＡＦ）に半導体素子ＳＣＥを形成する一連の製造工程を経た後、半導体ウェハＷＡＦから、半導体素子ＳＣＥが形成された素子領域ＥＦＲを半導体チップＳＣＰ（図１６参照）として取り出すダイシング工程が行われる。

【0064】

まず、ダイシングブレード（図示せず）によって、複数の第１スクライブ領域ＳＲＢＦが順次ダイシング（切断）される。これにより、図２０に示すように、カーフ領域ＫＦに位置していた複数の評価用ディープトレンチ第１部ＥＤＣＦが除去される。一方、評価用ディープトレンチ第２部ＥＤＣＳは、カーフ領域ＫＦと素子領域ＥＦＲとの間に位置する、除去されなかったスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）の領域ＮＫに残されることになる。また、この除去されなかった領域ＮＫには、評価用ディープトレンチ第１部ＥＤＣＦにおける端部を含む部分が残されることになる。

【0065】

次に、ダイシングブレード（図示せず）によって、複数の第２スクライブ領域ＳＲＢＳ（図２参照）が順次ダイシング（切断）される。このダイシング工程により、半導体ウェハＷＡＦ（図１参照）における、半導体素子が形成された素子領域ＥＦＲが、半導体チップＳＣＰ（図１６参照）として取り出される。こうして、半導体装置としての半導体チップＳＣＰが完成する。

【0066】

上述した半導体装置の製造方法では、評価用ディープトレンチ群ＥＤＴＧ内には、空洞ＡＧを有する絶縁体ＺＯＦが形成されている。ダイシング工程の際に残されるスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）の領域ＮＫには、スクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ）が延在するＹ軸方向に沿って帯状に延在する評価用ディープトレンチ第２部ＥＤＣＳが形成されている。また、その領域ＮＫには、評価用ディープトレンチ第１部ＥＤＣＦの端部を含む部分も残されることになる。

【0067】

これにより、ダイシング工程の際に、評価用ディープトレンチ第１部ＥＤＣＦの端部等からクラックが発生したとしても、そのクラックが、評価用ディープトレンチ第２部ＥＤＣＳによって、隣接する素子領域ＥＦＲ（半導体チップ）へ向かって進行するのを効果的に阻止することができる。その結果、半導体素子ＳＣＥが形成された素子領域ＥＦＲ（半導体チップ）が不良品となってしまうのを抑制することができる。

【0068】

実施の形態３
実施の形態３では、スクライブ領域ＳＲＢに形成される評価用ディープトレンチ群ＥＤＴＧのパターンのバリエーションの第２例について説明する。

【0069】

図２１に示すように、実施の形態３に係る半導体装置の製造方法の製造対象とされる半導体ウェハＷＡＦでは、第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが交差する交差領域に、複数の評価用ディープトレンチＥＤＣからなる評価用ディープトレンチ群ＥＤＴＧが形成されている。評価用ディープトレンチ群ＥＤＴＧは、評価用ディープトレンチ第１部ＥＤＣＦ（第２トレンチ第１部）と評価用ディープトレンチ第２部ＥＤＣＳ（第２トレンチ第２部）とを備えている。評価用ディープトレンチ群ＥＤＴＧ内には、空洞ＡＧを有する絶縁体ＺＯＦ（図３参照）が形成されている。

【0070】

評価用ディープトレンチ第１部ＥＤＣＦは、Ｙ軸方向に延在するライン状とされ、Ｘ軸方向に互いに距離を隔ててストライプ状に複数配置されている。評価用ディープトレンチ第２部ＥＤＣＳは、カーフ領域ＫＦの外側に位置するスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ、第２スクライブ領域ＳＲＢＳ）の領域ＮＫに形成されている。評価用ディープトレンチ第２部ＥＤＣＳは、Ｘ軸方向に幅を有し、Ｙ軸方向に延在するように帯状に形成されている。評価用ディープトレンチ第２部ＥＤＣＳは、Ｙ軸方向に長さＴＬ２を有している。評価用ディープトレンチ第１部ＥＤＣＦは、Ｙ軸方向に長さＴＬ１を有している。長さＴＬ２は、長さＴＬ１とほぼ同じ長さとされる。

【0071】

【0072】

【0073】

【0074】

このダイシング工程では、評価用ディープトレンチ第２部ＥＤＣＳが延在する方向と平行に位置する第１スクライブ領域ＳＲＢＦからダイシング（切断）が行われる。次に、第２スクライブ領域ＳＲＢＳがダイシング（切断）される。

【0075】

まず、ダイシングブレード（図示せず）によって、複数の第１スクライブ領域ＳＲＢＦが順次ダイシング（切断）される。これにより、図２２に示すように、カーフ領域ＫＦに位置していた評価用ディープトレンチ第１部ＥＤＣＦが除去される。一方、評価用ディープトレンチ第２部ＥＤＣＳは、カーフ領域ＫＦの外側に位置する、除去されなかったスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ、第２スクライブ領域ＳＲＢＳ）の領域ＮＫに残されることになる。

【0076】

次に、ダイシングブレード（図示せず）によって、複数の第２スクライブ領域ＳＲＢＳが順次ダイシング（切断）される。これにより、図２３に示すように、半導体ウェハＷＡＦにおける、半導体素子が形成された素子領域ＥＦＲが、半導体チップＳＣＰ（図１６参照）として取り出される。こうして、半導体装置としての半導体チップＳＣＰが完成する。

【0077】

上述した半導体装置の製造方法では、評価用ディープトレンチ第２部ＥＤＣＳが延在する方向と平行に位置する第１スクライブ領域ＳＲＢＦが最初にダイシング（切断）され、次に、第２スクライブ領域ＳＲＢＳがダイシング（切断）される。

【0078】

これにより、第１スクライブ領域ＳＲＢＦをダイシング（切断）する際に、評価用ディープトレンチ第１部ＥＤＣＦの端部等からクラックが発生したとしても、そのクラックが、評価用ディープトレンチ第２部ＥＤＣＳによって、素子領域ＥＦＲ（半導体チップ）へ向かって進行するのを効果的に阻止することができる。

【0079】

また、第２スクライブ領域ＳＲＢＳをダイシング（切断）する際には、第２カーフ領域ＫＦ２に位置する評価用ディープトレンチ第２部ＥＤＣＳの部分が除去される一方で、除去されなかったスクライブ領域ＳＲＢの領域ＮＫには、評価用ディープトレンチ第２部ＥＤＣＳの端部を含む部分が残されることになる。

【0080】

このとき、第２スクライブ領域ＳＲＢＳをダイシング（切断）する際に、残される評価用ディープトレンチ第２部ＥＤＣＳの端部からクラックが発生するようなケースを想定する。そうすると、評価用ディープトレンチ第２部ＥＤＣＳは、第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが交差する交差領域に形成されていることで、評価用ディープトレンチ第２部ＥＤＣＳの端部から素子領域ＥＦＲまでの距離が、評価用ディープトレンチ第２部ＥＤＣＳが交差領域に形成されていない場合と比べて長くなる。これにより、評価用ディープトレンチ第２部ＥＤＣＳの端部から発生したクラックが、素子領域ＥＦＲへ進行するのを抑制することができる。

【0081】

これらの結果、半導体素子ＳＣＥが形成された素子領域ＥＦＲ（半導体チップ）が不良品となってしまうのを抑制することができる。

【0082】

実施の形態４
実施の形態４では、スクライブ領域ＳＲＢに形成される評価用ディープトレンチ群ＥＤＴＧのパターンのバリエーションの第３例について説明する。

【0083】

図２４に示すように、実施の形態４に係る半導体装置の製造方法の製造対象とされる半導体ウェハＷＡＦでは、第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが交差する交差領域に、複数の評価用ディープトレンチＥＤＣからなる評価用ディープトレンチ群ＥＤＴＧが形成されている。評価用ディープトレンチ群ＥＤＴＧ内には、空洞ＡＧを有する絶縁体ＺＯＦ（図３参照）が形成されている。

【0084】

複数の評価用ディープトレンチＥＤＣのそれぞれは、幅を有し、Ｘ軸方向とＹ軸方向との双方の方向に交差する方向に延在するように帯状に形成されている。ここでは、複数の評価用ディープトレンチＥＤＣのそれぞれは、Ｘ軸方向とＹ軸方向との双方に対し、約４５°で交差する方向に延在する。また、複数の評価用ディープトレンチＥＤＣのそれぞれは、延在する方向と交差する方向に互いに距離を隔てて形成されている。さらに、複数の評価用ディープトレンチＥＤＣは、ダイシングブレードによって最終的に除去されることになるカーフ領域ＫＦ内に形成されている。

【0085】

ここで、評価用ディープトレンチＥＤＣが延在する方向（第３方向）の長さを長さＴＬ３とし、評価用ディープトレンチＥＤＣが延在する方向と交差する方向（第４方向）の長さを長さＴＬ４とする。長さＴＬ３および長さＴＬ４は、カーフ領域ＫＦの幅ＷＫよりも長い。また、長さＴＬ３および長さＴＬ４は、スクライブ領域ＳＲＢの幅ＷＳと２の平方根（√２）との積の値（長さ）よりも短い。

【0086】

【0087】

【0088】

【0089】

まず、ダイシングブレード（図示せず）によって、複数の第１スクライブ領域ＳＲＢＦが順次ダイシング（切断）される。これにより、図２５に示すように、カーフ領域ＫＦに位置していた評価用ディープトレンチＥＤＣの部分が除去される。このとき、この除去されなかったスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ、第２スクライブ領域ＳＲＢＳ）の領域ＮＫには、評価用ディープトレンチＥＤＣにおける端部を含む部分が残されることになる。

【0090】

次に、ダイシングブレード（図示せず）によって、複数の第２スクライブ領域ＳＲＢＳが順次ダイシング（切断）される。これにより、図２６に示すように、残された評価用ディープトレンチＥＤＣにおける端部を含む部分が除去されて、半導体ウェハＷＡＦにおける、半導体素子が形成された素子領域ＥＦＲが、半導体チップＳＣＰ（図１６参照）として取り出される。こうして、半導体装置としての半導体チップＳＣＰが完成する。

【0091】

上述した半導体装置の製造方法では、評価用ディープトレンチ群ＥＤＴＧが、第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが交差する交差領域に形成されている。しかも、評価用ディープトレンチ群ＥＤＴＧは、ダイシングブレードによって最終的に除去されることになるカーフ領域ＫＦ内に形成されている。また、評価用ディープトレンチ群ＥＤＴＧでは、評価用ディープトレンチＥＤＣのそれぞれは、Ｘ軸方向とＹ軸方向との双方に対し、約４５°で交差する方向に延在する。

【0092】

これにより、第１スクライブ領域ＳＲＢＦのダイシングによって残される評価用ディープトレンチＥＤＣにおける端部から素子領域ＥＦＲまでの距離が、評価用ディープトレンチＥＤＣが、Ｘ軸方向またはＹ軸方向に平行に配置されている場合と比べて、より長くなる。このため、第１スクライブ領域ＳＲＢＦをダイシング（切断）する際に、残される評価用ディープトレンチＥＤＣにおける端部を含む部分からクラック発生したとしても、そのクラックが素子領域ＥＦＲにまで進行するのを抑制することができる。

【0093】

さらに、残された評価用ディープトレンチＥＤＣにおける端部を含む部分も、第２スクライブ領域ＳＲＢＳのダイシングによって、最終的に除去されることになる。これらの結果、半導体素子ＳＣＥが形成された素子領域ＥＦＲ（半導体チップ）が不良品となってしまうのをより確実に抑制することができる。

【0094】

また、評価用ディープトレンチ群ＥＤＴＧでは、長さＴＬ３および長さＴＬ４は、カーフ領域ＫＦの幅ＷＫよりも長い。また、長さＴＬ３および長さＴＬ４は、スクライブ領域ＳＲＢの幅ＷＳと２の平方根（√２）との積の値（長さ）よりも短い。これにより、評価用ディープトレンチ群ＥＤＴＧのパターンのサイズを、評価用ディープトレンチ群ＥＤＴＧをＸ軸方向またはＹ軸軸方向に対して傾けない場合と比較して、より大きくすることができる。その結果、光学的に評価用ディープトレンチ群ＥＤＴＧを評価する際の精度を向上させることができる。

【0095】

実施の形態５
実施の形態５では、スクライブ領域ＳＲＢに形成される評価用ディープトレンチＥＤＣのパターンのバリエーションの第４例について説明する。ここでは、評価用ディープトレンチが延在する方向が半導体ウェハＷＡＦの劈開面に平行な場合について、２つのケースに分けて説明する。

【0096】

（ケース１）
ケース１では、半導体ウェハＷＡＦのノッチの方向が［０１１］である場合について説明する。

【0097】

図２７および図２８に示すように、半導体装置の製造方法の製造対象とされる半導体ウェハＷＡＦでは、第１劈開面ＣＶＳ１がＹ軸方向に平行に位置する。第２劈開面ＣＶＳ２がＸ軸方向に平行に位置する。第１劈開面ＣＶＳ１と第２劈開面ＣＶＳ２とは直交する。

【0098】

第１スクライブ領域ＳＲＢＦは、第１劈開面ＣＶＳ１（Ｙ軸方向）に平行に位置し、第２スクライブ領域ＳＲＢＳは、第２劈開面ＣＶＳ２（Ｘ軸方向）に平行に位置する。その第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが交差する交差領域に、評価用ディープトレンチ群ＥＤＴＧが形成されている。評価用ディープトレンチ群ＥＤＴＧ内には、空洞ＡＧを有する絶縁体ＺＯＦが形成されている（図３参照）。

【0099】

評価用ディープトレンチ群ＥＤＴＧでは、Ｘ軸方向（第２劈開面ＣＶＳ２）に平行に延在する部分と、Ｙ軸方向（第１劈開面ＣＶＳ１）に平行に延在する部分とが互いに繋がった環状の一つの評価用ディープトレンチＥＤＣが、交差する領域の中央部から周囲に、互いに距離を隔てて矩形状に広がる態様で、複数形成されている。ここで、評価用ディープトレンチ群ＥＤＴＧのＸ軸方向の長さを長さＴＬ５とし、評価用ディープトレンチ群ＥＤＴＧの軸方向の長さを長さＴＬ６とする。長さＴＬ５および長さＴＬ６は、カーフ領域ＫＦの幅ＷＫよりも長い。

【0100】

【0101】

【0102】

【0103】

まず、ダイシングブレード（図示せず）によって、複数の第１スクライブ領域ＳＲＢＦが順次ダイシング（切断）される。これにより、図２９に示すように、カーフ領域ＫＦに位置していた評価用ディープトレンチ群ＥＤＴＧの部分が除去される。このとき、除去されなかったスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ、第２スクライブ領域ＳＲＢＳ）の領域ＮＫには、評価用ディープトレンチ群ＥＤＴＧの一部が残される。その評価用ディープトレンチ群ＥＤＴＧの一部は、Ｘ軸方向に延在する評価用ディープトレンチＥＤＣの部分と、Ｙ軸方向に延在する評価用ディープトレンチＥＤＣの部分とが繋がった態様で残される。

【0104】

次に、ダイシングブレード（図示せず）によって、複数の第２スクライブ領域ＳＲＢＳが順次ダイシング（切断）される。これにより、図３０に示すように、矩形状で環状の評価用ディープトレンチ群ＥＤＴＧの四隅に位置する部分を残して、評価用ディープトレンチ群ＥＤＴＧの部分がさらに除去される。評価用ディープトレンチ群ＥＤＴＧの四隅に位置する部分は、Ｘ軸方向に延在する評価用ディープトレンチＥＤＣの部分と、Ｙ軸方向に延在する評価用ディープトレンチＥＤＣの部分とが繋がった態様で残される。

【0105】

こうして、半導体ウェハＷＡＦにおける、半導体素子が形成された素子領域ＥＦＲが、半導体チップＳＣＰ（図１６参照）として取り出されて、半導体装置としての半導体チップＳＣＰが完成する。

【0106】

上述した半導体装置の製造方法では、第１劈開面ＣＶＳ１（Ｙ軸方向）と平行に位置する第１スクライブ領域ＳＲＢＦと、第２劈開面ＣＶＳ２（Ｘ軸方向）に平行に位置する第２スクライブ領域ＳＲＢＳとが交差する領域に、評価用ディープトレンチ群ＥＤＴＧが形成されている。

【0107】

その評価用ディープトレンチ群ＥＤＴＧでは、Ｘ軸方向（第２劈開面ＣＶＳ２）に平行に延在する評価用ディープトレンチＥＤＣの部分と、Ｙ軸方向（第１劈開面ＣＶＳ１）に平行に延在する評価用ディープトレンチＥＤＣの部分とが互いに繋がった環状の一つの評価用ディープトレンチＥＤＣが、交差領域の中央部から周囲に、互いに距離を隔てて矩形状に広がる態様で、複数形成されている。

【0108】

これにより、第１スクライブ領域ＳＲＢＦをダイシング（切断）する際に、Ｘ軸に平行に位置する評価用ディープトレンチＥＤＣの部分から第２劈開面ＣＶＳ２（Ｘ軸方向）に沿ってクラックが発生したとしても、そのＸ軸に平行に位置する評価用ディープトレンチＥＤＣの端部に、Ｙ軸に平行に位置する評価用ディープトレンチＥＤＣが繋がっていることで、クラックが素子領域ＥＦＲへ向かって進行するのを阻止することができる。

【0109】

また、第２スクライブ領域ＳＲＢＳをダイシング（切断）する際に、Ｙ軸に平行に位置する評価用ディープトレンチＥＤＣの部分から第１劈開面ＣＶＳ１（Ｙ軸方向）に沿ってクラックが発生したとしても、そのＹ軸に平行に位置する評価用ディープトレンチＥＤＣの端部に、Ｘ軸に平行に位置する評価用ディープトレンチＥＤＣが繋がっていることで、クラックが素子領域ＥＦＲへ向かって進行するのを阻止することができる。

【0110】

これらの結果、半導体素子ＳＣＥが形成された素子領域ＥＦＲ（半導体チップ）が不良品となってしまうのを抑制することができる。

【0111】

また、評価用ディープトレンチ群ＥＤＴＧのＸ軸方向の長さＴＬ５およびＹ軸方向の長さＴＬ６が、カーフ領域ＫＦの幅ＷＫよりも長いことで、評価用ディープトレンチ群ＥＤＴＧのパターンのサイズが大きくなる。その結果、光学的に評価用ディープトレンチ群ＥＤＴＧを評価する際の精度を向上させることができる。

【0112】

（ケース２）
ケース２では、半導体ウェハＷＡＦのノッチの方向が［００１］である場合について説明する。

【0113】

図３１および図３２に示すように、半導体装置の製造方法の製造対象とされる半導体ウェハＷＡＦでは、第１劈開面ＣＶＳ１が、Ｘ軸方向およびＹ軸方向の双方と４５°で交差する方向（第３方向）に平行に位置する。第２劈開面ＣＶＳ２が、Ｘ軸方向およびＹ軸方向の双方と４５°で交差する方向（第４方向）に平行に位置する。第１劈開面ＣＶＳ１と第２劈開面ＣＶＳ２とは直交する。

【0114】

第１スクライブ領域ＳＲＢＦは、第１劈開面ＣＶＳ１（Ｙ軸方向）および第２劈開面ＣＶＳ２（Ｘ軸方向）と４５°で交差する方向に平行に位置する。第２スクライブ領域ＳＲＢＳは、第１劈開面ＣＶＳ１（Ｙ軸方向）および第２劈開面ＣＶＳ２（Ｘ軸方向）と４５°で交差する方向に平行に位置する。その第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが交差する交差領域に、評価用ディープトレンチ群ＥＤＴＧが形成されている。評価用ディープトレンチ群ＥＤＴＧ内には、空洞ＡＧを有する絶縁体ＺＯＦが形成されている（図３参照）。

【0115】

評価用ディープトレンチ群ＥＤＴＧでは、第１劈開面ＣＶＳ１に平行に延在する部分と第２劈開面ＣＶＳ２に平行に延在する部分とが、互いに繋がった環状の一つの評価用ディープトレンチＥＤＣが、交差する領域の中央部から周囲に、互いに距離を隔てて矩形状に広がる態様で、複数形成されている。ここで、評価用ディープトレンチ群ＥＤＴＧの第１劈開面ＣＶＳ１に平行な方向の長さを長さＴＬ７とし、評価用ディープトレンチ群ＥＤＴＧの第２劈開面ＣＶＳ２に平行な方向の長さを長さＴＬ８とする。長さＴＬ７および長さＴＬ８は、カーフ領域ＫＦの幅ＷＫよりも長い。

【0116】

【0117】

【0118】

【0119】

まず、ダイシングブレード（図示せず）によって、複数の第１スクライブ領域ＳＲＢＦが順次ダイシング（切断）される。これにより、図３３に示すように、カーフ領域ＫＦに位置していた評価用ディープトレンチ群ＥＤＴＧの部分が除去される。このとき、除去されなかったスクライブ領域ＳＲＢ（第１スクライブ領域ＳＲＢＦ、第２スクライブ領域ＳＲＢＳ）の領域ＮＫには、評価用ディープトレンチ群ＥＤＴＧの一部が残される。その評価用ディープトレンチ群ＥＤＴＧの一部は、第１劈開面ＣＶＳ１に平行に延在する評価用ディープトレンチＥＤＣの部分と、第２劈開面ＣＶＳ２に平行に延在する評価用ディープトレンチＥＤＣの部分とが繋がった態様で残される。

【0120】

次に、ダイシングブレード（図示せず）によって、複数の第２スクライブ領域ＳＲＢＳが順次ダイシング（切断）される。これにより、図３４に示すように、第１劈開面ＣＶＳ１に平行に延在する評価用ディープトレンチ群ＥＤＴＧの部分と、第２劈開面ＣＶＳ２に平行に延在する評価用ディープトレンチ群ＥＤＴＧの部分とを残して、評価用ディープトレンチ群ＥＤＴＧの部分がさらに除去される。

【0121】

【0122】

上述した半導体装置の製造方法では、第１スクライブ領域ＳＲＢＦと第２スクライブ領域ＳＲＢＳとが交差する交差領域に、評価用ディープトレンチ群ＥＤＴＧが形成されている。その評価用ディープトレンチ群ＥＤＴＧでは、第１劈開面ＣＶＳ１に平行に延在する評価用ディープトレンチＥＤＣの部分と、第２劈開面ＣＶＳ２に平行に延在する評価用ディープトレンチＥＤＣの部分とが、互いに繋がった環状の一つの評価用ディープトレンチＥＤＣが、交差領域の中央部から周囲に、互いに距離を隔てて矩形状に広がる態様で、複数形成されている。

【0123】

これにより、第１スクライブ領域ＳＲＢＦをダイシング（切断）する際に、第１劈開面ＣＶＳ１に平行に位置する評価用ディープトレンチＥＤＣの部分から第１劈開面ＣＶＳ１に沿ってクラックがたとえ発生したとしても、クラックが発生したその評価用ディープトレンチＥＤＣの端部に、第２劈開面ＣＶＳ２に平行に位置する評価用ディープトレンチＥＤＣが繋がっていることで、クラックが素子領域ＥＦＲへ向かって進行するのを阻止することができる。

【0124】

また、第１スクライブ領域ＳＲＢＦをダイシング（切断）する際に、第２劈開面ＣＶＳ２に平行に位置する評価用ディープトレンチＥＤＣの部分から第２劈開面ＣＶＳ２に沿ってクラックがたとえ発生したとしても、クラックが発生したその評価用ディープトレンチＥＤＣの端部に、第１劈開面ＣＶＳ１に平行に位置する評価用ディープトレンチＥＤＣが繋がっていることで、クラックが素子領域ＥＦＲへ向かって進行するのを阻止することができる。

【0125】

さらに、第２スクライブ領域ＳＲＢＳをダイシング（切断）する際に、第１劈開面ＣＶＳ１に平行に位置する評価用ディープトレンチＥＤＣの部分から第１劈開面ＣＶＳ１に沿ってクラックがたとえ発生したとしても、クラックが発生したその評価用ディープトレンチＥＤＣの途中から先は、最初のダイシングによってすでに除去されている。これにより、クラックが素子領域ＥＦＲへ向かって進行することはない。

【0126】

また、第２劈開面ＣＶＳ２に平行に位置する評価用ディープトレンチＥＤＣの部分から第２劈開面ＣＶＳ２に沿ってクラックがたとえ発生したとしても、クラックが発生したその評価用ディープトレンチＥＤＣの途中から先も、最初のダイシングによってすでに除去されている。これにより、クラックが素子領域ＥＦＲへ向かって進行することはない。

【0127】

また、評価用ディープトレンチ群ＥＤＴＧを構成する評価用ディープトレンチＥＤＣは、第１劈開面ＣＶＳ１に平行に延在する部分と第２劈開面ＣＶＳ２に平行に延在する部分とが、互いに繋がった環状の矩形状とされ、Ｘ軸方向とＹ軸方向との双方に４５°で交差する態様で形成されている。

【0128】

これにより、実施の形態４において説明したのと同様に、評価用ディープトレンチ群ＥＤＴＧのパターンのサイズを、ケース１の場合よりも大きくすることができる。その結果、光学的に評価用ディープトレンチ群ＥＤＴＧを評価する際の精度を向上させることができる。

【0129】

実施の形態６
実施の形態６では、スクライブ領域ＳＲＢに形成される評価用ディープトレンチＥＤＣのパターンのバリエーションの第５例について説明する。

【0130】

図３５および図３６に示すように、実施の形態６に係る半導体装置の製造方法の製造対象とされる半導体ウェハＷＡＦでは、第１スクライブ領域ＳＲＢＦに、複数の評価用ディープトレンチＥＤＣからなる評価用ディープトレンチ群ＥＤＴＧが形成されている。

【0131】

複数の評価用ディープトレンチＥＤＣは、Ｙ軸方向に所定の長さをもって延在する評価用ディープトレンチＥＤＣに加えて、素子領域ＥＦＲを連続的に取り囲む評価用ディープトレンチ第３部ＥＤＣＴ（第２トレンチ第３部）を有する。素子領域ＥＦＲを取り囲む評価用ディープトレンチ第３部ＥＤＣＴは、ダイシングブレードによって最終的に除去されることになるカーフ領域ＫＦと素子領域ＥＦＲとの間に位置するスクライブ領域ＳＲＢの領域ＮＫに、素子領域ＥＦＲを連続的に取り囲むように形成されている。

【0132】

【0133】

【0134】

【0135】

まず、ダイシングブレード（図示せず）によって、複数の第１スクライブ領域ＳＲＢＦが順次ダイシング（切断）される。これにより、図３７に示すように、カーフ領域ＫＦに位置していた評価用ディープトレンチＥＤＣが除去される。このとき、除去されなかった第１スクライブ領域ＳＲＢＦの領域ＮＫには、素子領域ＥＦＲを連続的に取り囲む評価用ディープトレンチ第３部ＥＤＣＴが残されることになる。

【0136】

次に、ダイシングブレード（図示せず）によって、複数の第２スクライブ領域ＳＲＢＳ（図３５参照）が順次ダイシング（切断）される。これにより、除去されなかった第２スクライブ領域ＳＲＢＳの領域ＮＫには、素子領域ＥＦＲを連続的に取り囲む評価用ディープトレンチ第３部ＥＤＣＴが残されることになる。こうして、図３８に示すように、半導体素子が形成された素子領域ＥＦＲが、半導体チップＳＣＰとして取り出されて、半導体装置としての半導体チップＳＣＰが完成する。

【0137】

上述した半導体装置の製造方法では、最終的に残されるスクライブ領域ＳＲＢの領域ＮＫに、素子領域ＥＦＲを連続的に取り囲むように評価用ディープトレンチ第３部ＥＤＣＴが形成されている。

【0138】

これにより、ダイシング工程の際に、カーフ領域ＫＦに位置する評価用ディープトレンチ第１部ＥＤＣＦからクラックが発生したとしても、そのクラックが評価用ディープトレンチ第３部ＥＤＣＴによって、素子領域ＥＦＲ（半導体チップ）へ向かって進行するのを阻止することができる。その結果、半導体素子ＳＣＥが形成された素子領域ＥＦＲ（半導体チップＳＣＰ）が不良となってしまうのを抑制することができる。

【0139】

（変形例）上述したように、各実施の形態では、素子領域に形成される半導体素子として、スーパージャンクション構造を備えたＭＯＳＦＥＴを一例に挙げた。この場合には、素子領域ＥＦＲに形成されるディープトレンチＤＴＣ（図３参照）内には、空洞ＡＧを有する絶縁体ＺＯＦが形成される。これに伴い、スクライブ領域に形成される評価用ディープトレンチ群ＥＤＴＧを構成する評価用ディープトレンチＥＤＣ内にも、空洞ＡＧを有する絶縁体ＺＯＦが形成される。

【0140】

素子領域に形成される半導体素子として、スーパージャンクション構造を有する半導体素子の他に、たとえば、フィールドプレート型の電界効果トランジスタがある（特許文献２）。この場合には、素子領域に形成されるディープトレンチ内には、フィールドプレートとゲート電極とが形成される（図示せず）。

【0141】

これに伴い、図３９に示すように、スクライブ領域ＳＲＢでは、評価用ディープトレンチ群ＥＤＴＧを構成する評価用ディープトレンチＥＤＣ内には、フィールドプレートに対応する第１導電体ＦＤＢと、ゲート電極に対応する第２導電体ＳＤＢとが形成されることになる。第１導電体ＦＤＢと第２導電体ＳＤＢとは、絶縁体ＺＯＦによって電気的に絶縁されている。この場合、評価用ディープトレンチＥＤＣの深さＤＤＴは、たとえば、数μｍ程度とされる。

【0142】

また、素子領域に形成される半導体素子として、一のディープトレンチ内に、基板コンタクトが形成され、他のディープトレンチ内に、素子分離体が形成される半導体素子がある（特許文献３）。この場合には、一のディープトレンチ内には、タングステン等の金属が形成され、他のディープトレンチ内には、空洞を有する絶縁体が形成される（いずれも図示せず）。

【0143】

これに伴い、図４０に示すように、スクライブ領域ＳＲＢでは、評価用ディープトレンチ群ＥＤＴＧを構成する評価用ディープトレンチＥＤＣ内には、絶縁体ＺＯＦを介在させてタングステン等の金属に対応する導電体ＣＬＤが形成されることになる。この場合、評価用ディープトレンチＥＤＣの深さＤＤＴは、たとえば、十数μｍ程度とされる。また、他の評価用ディープトレンチ内には、空洞を有する絶縁体が形成されることになる（図示せず）。

【0144】

なお、各実施の形態において説明した半導体装置の製造法または半導体ウェハについては、必要に応じて種々組み合わせることが可能である。

【0145】

各実施の形態に係る半導体ウェハは、以下の態様を含む。

【0146】

［付記１］
半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体ウェハであって、
主面を有する前記半導体基板と、
前記半導体基板の前記主面に規定され、第１方向にそれぞれ延在し前記第１方向と交差する第２方向に互いに距離を隔てて配置される第１スクライブ領域を含む、複数のスクライブ領域と、
前記半導体基板の前記主面に、前記複数のスクライブ領域によってマトリクス状に規定され、第１トレンチが形成された前記複数の素子領域と、
前記複数の素子領域のそれぞれに形成された前記半導体素子と、
前記第１スクライブ領域に形成され、複数の第２トレンチからなるトレンチ群と、
を有し、
前記複数の第２トレンチからなる前記トレンチ群は、
前記第１スクライブ領域の第１領域に形成された第２トレンチ第１部と、
前記第１領域を含む前記第１スクライブ領域と隣接する前記素子領域と、前記第１領域との間に位置する前記第１スクライブ領域の第２領域に形成された第２トレンチ第２部と、
を備え、
平面視において、前記第２トレンチ第２部は、前記第１スクライブ領域が延在する前記第１方向に沿って帯状に形成された、半導体ウェハ。

【0147】

［付記２］
前記第２トレンチ第１部は、前記第１方向に第１長さを有し、
前記第２トレンチ第２部は、前記第１方向に前記第１長さ以上の第２長さを有する、付記１記載の半導体ウェハ。

【0148】

［付記３］
前記複数のスクライブ領域は、前記半導体基板の前記主面に、前記第２方向にそれぞれ延在し前記第１方向に互いに距離を隔てて配置される第２スクライブ領域を含み、
前記トレンチ群は、前記第１スクライブ領域のうち、前記第２スクライブ領域と交差する交差領域に形成された、付記１記載の半導体ウェハ。

【0149】

［付記４］
前記複数の第２トレンチからなる前記トレンチ群は、前記スクライブ領域の前記第２領域に、前記素子領域を環状に取り囲むように形成された第２トレンチ第３部を含む、付記１記載の半導体ウェハ。

【0150】

［付記５］
前記トレンチ群内および前記第１トレンチ内のそれぞれには、空洞を有する絶縁体が形成された、付記１～４のいずれか１項に記載の半導体ウェハ。

【0151】

［付記６］
前記トレンチ群および前記第１トレンチのそれぞれは、少なくとも１．０μｍの深さを有する、付記１～４のいずれか１項に記載の半導体ウェハ。

【0152】

［付記７］
半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体ウェハであって、
主面を有する前記半導体基板と、
前記半導体基板の前記主面に規定され、第１方向にそれぞれ延在し前記第１方向と交差する第２方向に互いに距離を隔てて配置される複数の第１スクライブ領域、および、前記第２方向にそれぞれ延在し前記第１方向に互いに距離を隔てて配置される複数の第２スクライブ領域と、
前記半導体基板の前記主面に、前記複数の第１スクライブ領域と前記複数の第２スクライブ領域とによってマトリクス状に規定され、第１トレンチが形成された前記複数の素子領域と、
前記第１スクライブ領域と前記第２スクライブ領域とが交差する交差領域に形成された、複数の第２トレンチからなるトレンチ群と、
前記複数の素子領域のそれぞれに形成された前記半導体素子と、
を有し、
第１スクライブ領域および第２スクライブ領域のそれぞれは、
第１領域と、
前記第１スクライブ領域または前記第２スクライブ領域に隣接する前記素子領域と、前記第１領域との間に位置する第２領域と、
を含み、
前記複数の第２トレンチからなる前記トレンチ群は、前記複数の第２トレンチのすべてが、前記交差領域において前記第１領域内に位置するように形成された、半導体ウェハ。

【0153】

［付記８］
前記トレンチ群における前記複数の第２トレンチのそれぞれは、前記第１方向および前記第２方向のそれぞれと交差する第３方向にそれぞれ帯状に延在するとともに、前記第１方向、前記第２方向および前記第３方向のそれぞれと交差する第４方向に距離を隔てて形成され、
前記複数の第２トレンチの前記第３方向の長さおよび前記第４方向の長さは、前記第１領域の幅よりも長く、前記第１スクライブ領域および前記第２スクライブ領域の幅と２の平方根との積の値よりも短い、付記７記載の半導体ウェハ。

【0154】

［付記９］
前記トレンチ群内および前記第１トレンチ内のそれぞれには、空洞を有する絶縁体が形成された、付記７または８に記載の半導体ウェハ。

【0155】

［付記１０］
前記トレンチ群および前記第１トレンチのそれぞれは、少なくとも１．０μｍの深さを有する、付記７または８に記載の半導体ウェハ。

【0156】

［付記１１］
半導体基板に規定された複数の素子領域のそれぞれに、半導体素子が形成された半導体ウェハであって、
主面を有する前記半導体基板と、
前記半導体基板の前記主面に規定され、第１方向にそれぞれ延在し前記第１方向と交差する第２方向に互いに距離を隔てて配置される複数の第１スクライブ領域、および、前記第２方向にそれぞれ延在し前記第１方向に互いに距離を隔てて配置される複数の第２スクライブ領域と、
前記半導体基板の前記主面に、前記複数の第１スクライブ領域と前記複数の第２スクライブ領域とによってマトリクス状に規定され、第１トレンチが形成された前記複数の素子領域と、
前記第１スクライブ領域と前記第２スクライブ領域とが交差する交差領域に形成された、複数の第２トレンチからなるトレンチ群と、
前記複数の素子領域のそれぞれに形成された前記半導体素子と、
を有し、
前記トレンチ群では、前記複数の第２トレンチのそれぞれは、前記半導体基板の劈開面に沿って環状に形成された、半導体ウェハ。

【0157】

［付記１２］
前記劈開面は、
前記第１方向に平行に位置する第１劈開面と、
前記第２方向に平行に位置する第２劈開面と、
と有する、付記１１記載の半導体ウェハ。

【0158】

［付記１３］
前記劈開面は、
前記第１方向および前記第２方向のそれぞれに交差する第３方向に平行に位置する第１劈開面と、
前記第１方向、前記第２方向および前記第３方向のそれぞれに交差する第４方向に平行に位置する第２劈開面と、
を有する、付記１１記載の半導体ウェハ。

【0159】

［付記１４］
前記トレンチ群内および前記第１トレンチ内のそれぞれには、空洞を有する絶縁体が形成された、付記１１～１３のいずれか１項に記載の半導体ウェハ。

【0160】

［付記１５］
前記トレンチ群および前記第１トレンチのそれぞれは、少なくとも１．０μｍの深さを有する、付記１１～１３のいずれか１項に記載の半導体ウェハ。

【0161】

［付記１６］
（ａ）平面視において、一辺を有する素子領域、および前記素子領域の前記一辺に沿って設けられたスクライブ領域を有する半導体基板を準備する工程と、
（ｂ）前記（ａ）の後、前記素子領域に第１トレンチを形成すると共に、前記スクライブ領域に複数の第２トレンチを形成する工程と、
（ｃ）前記（ｂ）の後、前記複数の第２トレンチを評価する工程と、
（ｄ）前記（ｃ）の後、前記スクライブ領域に沿ってダイシングブレードを走行させることにより前記半導体基板を切断し、前記素子領域を有する半導体チップを取得する工程と、を含み、
前記スクライブ領域は、平面視において、
前記（ｄ）工程において前記ダイシングブレードにより除去される第１領域と、
前記スクライブ領域に隣接する前記素子領域と前記第１領域との間に位置し、かつ、前記（ｄ）工程において前記ダイシングブレードにより除去されない第２領域と、
を有し、
前記（ｂ）工程により形成された前記複数の第２トレンチは、平面視において、
前記第１領域に形成された複数の第２トレンチ第１部と、
前記第２領域に形成され、かつ、前記複数の第２トレンチ第１部の隣に位置する第２トレンチ第２部と、
を有し、
前記（ｂ）工程では、前記第２トレンチ第２部を、平面視において前記素子領域の前記一辺に沿うように形成する、半導体装置の製造方法。

【0162】

［付記１７］
前記（ｂ）工程では、前記第２トレンチ第１部を、平面視において前記素子領域の前記一辺に沿うように形成する、付記１６記載の半導体装置の製造方法。

【0163】

［付記１８］
前記（ｂ）工程では、前記第２領域のうち、前記第２トレンチ第２部と前記素子領域との間に、第２トレンチ第３部を、平面視において前記素子領域の前記一辺に沿うように、形成する、付記１７記載の半導体装置の製造方法。

【0164】

［付記１９］
前記（ｂ）工程では、前記第２トレンチ第１部を、平面視において、前記素子領域の前記一辺が延在する第１方向と交差する第２方向に沿うように形成する、付記１６記載の半導体装置の製造方法。

【0165】

［付記２０］
前記（ｃ）工程では、前記複数の第２トレンチを評価することにより、前記第１トレンチの形状を評価する、付記１６記載の半導体装置の製造方法。

【0166】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0167】

ＷＡＦ半導体ウェハ、ＳＵＢ半導体基板、ＮＰＳＢｎ＋＋型基板、ＮＥＬＮ型エピタキシャル層、ＰＥＬｐ型エピタキシャル層、ＳＲＢスクライブ領域、ＳＲＢＦ第１スクライブ領域、ＳＲＢＳ第２スクライブ領域、ＥＤＴＧ評価用ディープトレンチ群、ＥＤＣ評価用ディープトレンチ、ＥＤＣＦ評価用ディープトレンチ第１部、ＥＤＣＳ評価用ディープトレンチ第２部、ＥＤＣＴ評価用ディープトレンチ第３部、ＤＤＴ深さ、ＦＤＢ第１導電体、ＳＤＢ第２導電体、ＣＬＤ埋め込み導電体、ＥＦＲ素子領域、ＳＣＥ半導体素子、ＳＣＰ半導体チップ、ＤＴＣディープトレンチ、ＺＯＦＦ絶縁膜、ＺＯＦ絶縁体、ＡＧ空洞、ＮＣＬｎ型カラム層、ＰＣＬｐ型カラム層、ＴＲＣゲートトレンチ、ＧＩＦゲート絶縁膜、ＴＧＥＬゲート電極、ＢＤＬベース拡散層、ＳＤＬソース拡散層、ＩＰＦ、ＴＰＦ保護絶縁膜、ＩＬＦ層間絶縁膜、ＣＨＥ開口部、ＳＥＬソース電極、ＰＶＦパッシベーション膜、ＫＦカーフ領域、ＮＫ領域、ＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４、ＴＬ５、ＴＬ６、ＴＬ７、ＴＬ８長さ、ＷＳ、ＷＫ幅、ＣＶＳ１第１劈開面、ＣＶＳ２第２劈開面、ＳＡ、ＳＢ点線枠。

【図1】