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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024027106
(43)【公開日】2024-02-29
(54)【発明の名称】不揮発性メモリ装置及びその動作方法
(51)【国際特許分類】
G11C 13/00 20060101AFI20240221BHJP
H10B 63/10 20230101ALI20240221BHJP
H10N 70/00 20230101ALI20240221BHJP
H10N 70/20 20230101ALI20240221BHJP
H10N 99/00 20230101ALI20240221BHJP
【ＦＩ】
G11C13/00 270E
H10B63/10
H10N70/00 A
H10N70/20
H10N99/00
G11C13/00 215
G11C13/00 230
G11C13/00 480J
G11C13/00 270A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023132315
(22)【出願日】2023-08-15
(31)【優先権主張番号】10-2022-0102228
(32)【優先日】2022-08-16
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100154922
【弁理士】
【氏名又は名称】崔 允辰
(72)【発明者】
【氏名】金 裕▲ミン▼
(72)【発明者】
【氏名】姜 周憲
(72)【発明者】
【氏名】金 宣浩
(72)【発明者】
【氏名】金 世潤
(72)【発明者】
【氏名】朴 可籃
(72)【発明者】
【氏名】宋 俔在
(72)【発明者】
【氏名】安 東浩
(72)【発明者】
【氏名】楊 承烈
(72)【発明者】
【氏名】禹 明勳
(72)【発明者】
【氏名】李 鎭宇
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA10
5F083JA37
5F083JA38
5F083JA60
(57)【要約】
【課題】不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】導電性ピラー（ｃｏｎｄｕｃｔｉｖｅ ｐｉｌｌａｒ）と、導電性ピラーの側面を取り囲む抵抗変化層と、抵抗変化層の側面を取り囲む半導体層と、半導体層の側面を取り囲むゲート絶縁層と、ゲート絶縁層の側面を取り囲み、かつゲート絶縁層の表面に沿って交互に配列された複数個の絶縁素子及び複数個のゲート電極と、を含む不揮発性メモリ装置である。
【選択図】図４
【解決手段】導電性ピラー（ｃｏｎｄｕｃｔｉｖｅ ｐｉｌｌａｒ）と、導電性ピラーの側面を取り囲む抵抗変化層と、抵抗変化層の側面を取り囲む半導体層と、半導体層の側面を取り囲むゲート絶縁層と、ゲート絶縁層の側面を取り囲み、かつゲート絶縁層の表面に沿って交互に配列された複数個の絶縁素子及び複数個のゲート電極と、を含む不揮発性メモリ装置である。
【選択図】図４
【特許請求の範囲】
【請求項1】
導電性ピラーと、
前記導電性ピラーの側面を取り囲む抵抗変化層と、
前記抵抗変化層の側面を取り囲む半導体層と、
前記半導体層の側面を取り囲むゲート絶縁層と、
前記ゲート絶縁層の側面を取り囲み、かつ前記ゲート絶縁層の表面に沿って交互に配列された複数個の絶縁素子及び複数個のゲート電極と、
前記導電性ピラーに電気的に連結され、前記導電性ピラーに第１電圧を提供する第１ビットラインと、
前記第１ビットラインとは電気的に絶縁され、かつ前記半導体層と電気的に連結され、前記半導体層に第２電圧を提供する第２ビットラインと、を含む、不揮発性メモリ装置。
前記導電性ピラーの側面を取り囲む抵抗変化層と、
前記抵抗変化層の側面を取り囲む半導体層と、
前記半導体層の側面を取り囲むゲート絶縁層と、
前記ゲート絶縁層の側面を取り囲み、かつ前記ゲート絶縁層の表面に沿って交互に配列された複数個の絶縁素子及び複数個のゲート電極と、
前記導電性ピラーに電気的に連結され、前記導電性ピラーに第１電圧を提供する第１ビットラインと、
前記第１ビットラインとは電気的に絶縁され、かつ前記半導体層と電気的に連結され、前記半導体層に第２電圧を提供する第２ビットラインと、を含む、不揮発性メモリ装置。
【請求項2】
前記第１電圧及び前記第２電圧は、互いに異なる、請求項１に記載の不揮発性メモリ装置。
【請求項3】
前記第１電圧は、前記第２電圧より大きい、請求項１に記載の不揮発性メモリ装置。
【請求項4】
前記第１電圧と前記第２電圧との差は、前記第２電圧の絶対値より小さい、請求項１に記載の不揮発性メモリ装置。
【請求項5】
前記第２電圧の絶対値は、５Ｖ以下である、請求項１に記載の不揮発性メモリ装置。
【請求項6】
前記複数個のゲート電極のうち、選択メモリセルに対応するゲート電極には、ターンオフ電圧が印加され、
前記複数個のゲート電極のうち、非選択メモリセルに対応するゲート電極には、ターンオン電圧が印加される、請求項１に記載の不揮発性メモリ装置。
前記複数個のゲート電極のうち、非選択メモリセルに対応するゲート電極には、ターンオン電圧が印加される、請求項１に記載の不揮発性メモリ装置。
【請求項7】
前記ターンオフ電圧は、前記第１電圧及び前記第２電圧のうち少なくとも１つより小さい、請求項６に記載の不揮発性メモリ装置。
【請求項8】
前記ターンオン電圧は、前記第１電圧及び前記第２電圧のうち少なくとも１つより大きい、請求項６に記載の不揮発性メモリ装置。
【請求項9】
前記第１電圧と前記第２電圧との差は、前記ターンオン電圧と前記ターンオフ電圧との差より小さい、請求項６に記載の不揮発性メモリ装置。
【請求項10】
前記導電性ピラーの全ての領域は、前記半導体層の全ての領域と空間的に離隔配置される、請求項１に記載の不揮発性メモリ装置。
【請求項11】
前記抵抗変化層と前記導電性ピラーとの間に配置される絶縁層をさらに含む、請求項１に記載の不揮発性メモリ装置。
【請求項12】
前記導電性ピラー内に挿入された絶縁層をさらに含む、請求項１に記載の不揮発性メモリ装置。
【請求項13】
前記導電性ピラー内に挿入された絶縁層は、前記抵抗変化層と接する、請求項１２に記載の不揮発性メモリ装置。
【請求項14】
導電性ピラーと、前記導電性ピラーの側面に沿って順次に配列されたメモリセルアレイとを含む不揮発性メモリ装置の動作方法において、
前記メモリセルアレイのうち選択メモリセルにターンオフ電圧を印加し、前記メモリセルアレイのうち非選択メモリセルにターンオン電圧を印加する段階と、
前記選択メモリセルを動作させるために、前記導電性ピラーに第１電圧を印加し、メモリセルアレイに前記第１電圧と異なる第２電圧を印加する段階と、を含む、不揮発性メモリ装置の動作方法。
前記メモリセルアレイのうち選択メモリセルにターンオフ電圧を印加し、前記メモリセルアレイのうち非選択メモリセルにターンオン電圧を印加する段階と、
前記選択メモリセルを動作させるために、前記導電性ピラーに第１電圧を印加し、メモリセルアレイに前記第１電圧と異なる第２電圧を印加する段階と、を含む、不揮発性メモリ装置の動作方法。
【請求項15】
前記第１電圧は、前記第２電圧より大きい、請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項16】
前記第１電圧と前記第２電圧との差は、前記第２電圧の絶対値より小さい、請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項17】
前記第２電圧の絶対値は、５Ｖ以下である、請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項18】
前記ターンオフ電圧は、前記第１電圧及び前記第２電圧のうち少なくとも１つより小さい、請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項19】
前記ターンオン電圧は、前記第１電圧及び前記第２電圧のうち少なくとも１つより大きい、請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項20】
前記第１電圧と前記第２電圧との差は、前記ターンオン電圧と前記ターンオフ電圧との差より小さい、請求項１４に記載の不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリ装置及びその動作方法に関する。
【背景技術】
【0002】
半導体メモリ装置として、不揮発性メモリ装置は、電源が切れた状態でも情報を維持しており、電源が供給されれば再び保存された情報を使用することができる多数のメモリセルを含む。不揮発性メモリ装置は、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置及びその他装置で使用可能である。
【0003】
次世代ニューロモルフィックコンピューティング（Ｎｅｕｒｏｍｏｒｐｈｉｃ Ｃｏｍｐｕｔｉｎｇ）プラットホーム、あるいはニューラルネットワーク（Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）を形成するチップに三次元（または、垂直型（Ｖｅｒｔｉｃａｌ））ＮＡＮＤ（ＶＮＡＮＤ）を使用する研究が進められている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、導電性ピラーを含む不揮発性メモリ装置及びその動作方法を提供することである。
【0005】
本発明が解決しようとする課題は、半導体層に強度の低い電圧を印加することができる不揮発性メモリ装置及びその動作方法を提供することである。
【課題を解決するための手段】
【0006】
一実施形態による不揮発性メモリ装置は、導電性ピラー（ｃｏｎｄｕｃｔｉｖｅ ｐｉｌｌａｒ）と、前記導電性ピラーの側面を取り囲む抵抗変化層と、前記抵抗変化層の側面を取り囲む半導体層と、前記半導体層の側面を取り囲むゲート絶縁層と、前記ゲート絶縁層の側面を取り囲み、かつ前記ゲート絶縁層の表面に沿って交互に配列された複数個の絶縁素子及び複数個のゲート電極と、前記導電性ピラーに電気的に連結され、前記導電性ピラーに第１電圧を提供する第１ビットラインと、前記第１ビットラインとは電気的に絶縁され、かつ前記半導体層と電気的に連結され、前記半導体層に第２電圧を提供する第２ビットラインと、を含む。
【0007】
そして、前記第１電圧及び前記第２電圧は、互いに異なっている。
【0008】
また、前記第１電圧は、前記第２電圧よりも大きい。
【0009】
そして、前記第１電圧と前記第２電圧との差は、前記第２電圧の絶対値よりも小さい。
【0010】
また、前記第２電圧の絶対値は、５Ｖ以下でもある。
【0011】
そして、前記複数個のゲート電極のうち、選択メモリセルに対応するゲート電極には、ターンオフ電圧が印加され、前記複数個のゲート電極のうち、非選択メモリセルに対応するゲート電極には、ターンオン電圧が印加されうる。
【0012】
また、前記ターンオフ電圧は、前記第１電圧及び前記第２電圧のうち少なくとも１つよりも小さい。
【0013】
そして、前記ターンオン電圧は、前記第１電圧及び前記第２電圧のうち少なくとも１つよりも大きい。
【0014】
また、前記第１電圧と前記第２電圧との差は、前記ターンオン電圧と前記ターンオフ電圧との差よりも小さい。
【0015】
そして、前記導電性ピラーの全ての領域は、前記半導体層の全ての領域と空間的に離隔配置されうる。
【0016】
また、前記抵抗変化層と前記導電性ピラーとの間に配置される絶縁層をさらに含んでもよい。
【0017】
そして、前記絶縁層は、シリコン酸化物を含んでもよい。
【0018】
また、前記導電性ピラー内に挿入された絶縁層をさらに含んでもよい。
【0019】
そして、前記導電性ピラー内に挿入された絶縁層は、前記抵抗変化層と接することができる。
【0020】
一方、一実施形態による導電性ピラー（ｃｏｎｄｕｃｔｉｖｅ ｐｉｌｌａｒ）と、前記導電性ピラーの側面に沿って順次に配列されたメモリセルアレイとを含む不揮発性メモリ装置の動作方法は、前記メモリセルアレイのうち選択メモリセルにターンオフ電圧を印加し、前記メモリセルアレイのうち非選択メモリセルにターンオン電圧を印加する段階と、前記選択メモリセルを動作させるために、前記導電性ピラーに第１電圧を印加し、メモリセルアレイに前記第１電圧と異なる第２電圧を印加する段階と、を含む。
【0021】
そして、前記第１電圧は、前記第２電圧よりも大きい。
【0022】
また、前記第１電圧と前記第２電圧との差は、前記第２電圧の絶対値よりも小さい。
【0023】
そして、前記第２電圧の絶対値は、５Ｖ以下でもある。
【0024】
また、前記ターンオフ電圧は、前記第１電圧及び前記第２電圧のうち少なくとも１つよりも小さい。
【0025】
そして、前記ターンオン電圧は、前記第１電圧及び前記第２電圧のうち少なくとも１つよりも大きい。
【0026】
また、前記第１電圧と前記第２電圧との差は、前記ターンオン電圧と前記ターンオフ電圧との差よりも小さい。
【発明の効果】
【0027】
一実施形態による半導体装置は、選択メモリセルの抵抗変化層に水平方向の電場を形成可能な導電性ピラーを含むので、半導体層に印加される電圧の絶対値を減らすことができる。
【0028】
導電性ピラー及び半導体層に独立して電圧が印加されるので、半導体装置の物性によって電圧範囲を容易に調節することができる。
【図面の簡単な説明】
【0029】
【図1】一実施形態によるメモリシステムを示すブロック図である。
【図4】一実施形態によるメモリブロックに対応する物理的構造を示す図面である。
【図5】一実施形態による書き込み動作時、抵抗変化層において酸素空孔の移動を示す図面である。
【図6A】比較例において、導電性ピラーがない半導体装置の抵抗変化層において酸素空孔の移動を示す図面である。
【図6B】比較例において、導電性ピラーがない半導体装置の抵抗変化層において酸素空孔の移動を示す図面である。
【図7】一実施形態による消去動作時、抵抗変化層において酸素空孔の移動を示す図面である。
【図8】一実施形態による第１絶縁層を含むメモリ装置を示す図面である。
【図9】一実施形態による第２絶縁層を含むメモリ装置を示す図面である。
【図10】一実施形態による第１及び第２絶縁層を含む半導体装置を示す図面である。
【図11A】一実施形態による不揮発性メモリ装置を製造する方法を説明する参照図である。
【図11B】一実施形態による不揮発性メモリ装置を製造する方法を説明する参照図である。
【図11C】一実施形態による不揮発性メモリ装置を製造する方法を説明する参照図である。
【図11D】一実施形態による不揮発性メモリ装置を製造する方法を説明する参照図である。
【図11E】一実施形態による不揮発性メモリ装置を製造する方法を説明する参照図である。
【図11F】一実施形態による不揮発性メモリ装置を製造する方法を説明する参照図である。
【図11G】一実施形態による不揮発性メモリ装置を製造する方法を説明する参照図である。
【図12】一実施形態による不揮発性メモリ装置を製造する方法を説明する参照図である。
【図13】一実施形態による不揮発性メモリ装置を含む電子装置を図式的に説明するブロック図である。
【図14】一実施形態による不揮発性メモリ装置を含むメモリシステムを図式的に説明するブロック図である。
【図15】実施形態によるメモリ装置を含むニューロモルフィック装置を概略的に示す図面である。
【発明を実施するための形態】
【0030】
本明細書で多様なところに表される「一部実施形態において」または「一実施形態において」などの語句は、必ずしも全て同一実施形態を示すものではない。
【0031】
本発明の一部実施形態は、機能的なブロック構成及び多様な処理段階でも表される。そのような機能ブロックの一部または全部は、特定機能を行う多様な個数のハードウェア及び／またはソフトウェア構成によっても具現される。例えば、本発明の機能ブロックは、マイクロプロセッサによって具現されてもよく、所定の機能のための回路構成によって具現されてもよい。本発明の機能ブロックは、多様なプログラミング言語またはスクリプティング言語によっても具現される。機能ブロックは、プロセッサで実行されるアルゴリズムによっても具現される。また、本発明は、電子的な環境設定、信号処理、及び／またはデータ処理などのために従来技術を採用することができる。「メカニズム」、「要素」、「手段」及び「構成」などの用語は、広く使用され、機械的かつ物理的な構成として限定されるものではない。
【0032】
また、図面に示した構成要素間の連結線または連結部材は、機能的な連結、及び／または物理的または回路的連結を例示的に表すものである。実際の装置では、代替可能であったり追加されたりする多様な機能的な連結、物理的な連結または回路的な連結により構成要素間の連結が表される。
【0033】
本明細書で使用される「構成される」または「含む」などの用語は、明細書上に記載された多くの構成要素または多くの段階を必ずしも全て含むものと解釈されてはならず、そのうち一部構成要素または一部段階は含まなくてもよく、更なる構成要素または段階をさらに含んでもよいというものと解釈されなければならない。
【0034】
以下、「上部」や「上」と記載されたものは、接触してすぐ上下左右にあるものだけでなく、非接触で上下左右にあるものも含む。以下、添付された図面を参照して、例示のための実施形態について詳細に説明する。
【0035】
第１、第２などの用語は、多様な構成要素を説明するのに使用されるが、構成要素は、用語によって限定されてはならない。用語は、１つの構成要素を他の構成要素と区別する目的にのみ使用されている。
【0036】
以下、添付された図面を参照して、本発明について詳細に説明する。
【0037】
図１は、一実施形態によるメモリシステムを示すブロック図である。
【0038】
図１を参照すれば、メモリシステム１０は、メモリコントローラ１００及びメモリ装置２００を含むものでもある。メモリコントローラ１００は、メモリ装置２００に対する制御動作を行い、一例として、メモリコントローラ１００は、メモリ装置２００にアドレスＡＤＤ及びコマンドＣＭＤを提供することにより、メモリ装置２００に対する書き込み、読み取り及び消去動作を行うことができる。また、書き込み動作のためのデータと読み取られたデータとが、メモリコントローラ１００とメモリ装置２００との間で送受信される。
【0039】
メモリ装置２００は、メモリセルアレイ２１０及び電圧発生部２２０（例えば、電源回路）を含むものでもある。メモリセルアレイ２１０は、複数本のワードラインと複数本のビットラインとが交差する領域に配置される複数個のメモリセルを含む。メモリセルアレイ２１０は、データを不揮発性であるように保存する不揮発性メモリセルを含み、不揮発性メモリセルとして、メモリセルアレイ２１０は、ＮＡＮＤフラッシュメモリセルアレイまたはＮＯＲフラッシュメモリセルアレイなどのフラッシュメモリセルを含む。以下、メモリセルアレイ２１０がフラッシュメモリセルアレイを含み、これにより、メモリ装置２００が不揮発性メモリ装置であることを仮定して、本発明の実施形態について詳述する。
【0040】
メモリコントローラ１００は、書き込み／読み取り（ＷＲ／ＲＤ）制御部１１０、電圧制御部１２０及びデータ判別部１３０を含むものでもある。
【0041】
書き込み／読み取り制御部１１０は、メモリセルアレイ２１０に対する書き込み／読み取り及び消去動作を行うためのアドレスＡＤＤ及びコマンドＣＭＤを生成することができる。また、電圧制御部１２０は、不揮発性メモリ装置２００内で利用される電圧レベルを制御する電圧制御信号を生成することができる。一例として、電圧制御部１２０は、メモリセルアレイ２１０からデータを読み取るか、あるいはメモリセルアレイ２１０にデータを書き込むためのワードラインの電圧レベルを制御するための電圧制御信号を生成することができる。
【0042】
一方、データ判別部１３０は、メモリ装置２００から読み取られたデータに対する判別動作を行うことができる。例えば、メモリセルから読み取られたデータを判別し、メモリセルのうちオンセル（ｏｎ ｃｅｌｌ）及び／またはオフセル（ｏｆｆ ｃｅｌｌ）の個数を判別することができる。一動作例として、複数のメモリセルに対して書き込みが行われれば、所定の読み取り電圧を利用してメモリセルのデータの状態を判別することにより、全てのセルに対して正常に書き込みが完了したか否かが判別される。
【0043】
一方、メモリ装置２００は、メモリセルアレイ２１０及び電圧発生部２２０を含むものでもある。前述のように、メモリセルアレイ２１０は、不揮発性メモリセルを含み、一例として、メモリセルアレイ２１０は、フラッシュメモリセルを含む。また、フラッシュメモリセルは、多様な形態にも具現され、例えば、メモリセルアレイ２１０は、三次元（または、垂直型）ＮＡＮＤ（ＶＮＡＮＤ）メモリセルを含んでもよい。
【0044】
【0045】
図２に示されたように、メモリ装置２００は、ロウデコーダ２３０及び制御ロジック２５０をさらに含んでもよい。
【0046】
メモリセルアレイ２１０は、ストリング選択ラインＳＳＬ、複数本のワードラインＷＬ１～ＷＬｍ（ノーマルワードライン及びダミーワードラインを含む）及び共通ソースラインＣＳＬｓに連結され、かつ複数本のビットラインＢＬ１～ＢＬｎにも連結される。
【0047】
電圧発生部２２０は、ワードライン電圧Ｖ１～Ｖｉを発生させることができ、ワードライン電圧Ｖ１～Ｖｉは、ロウデコーダ２３０に提供される。ビットラインを介して、書き込み／読み取り／消去動作のための信号がメモリセルアレイ２１０に印加される。
【0048】
また、書き込まれるデータは、入出力回路２４０を介してメモリセルアレイ２１０に提供され、読み取られたデータは、入出力回路２４０を介して外部（例えば、メモリコントローラ１００）に提供される。制御ロジック２５０は、メモリコントローラ１００の制御下でメモリ動作と関連した各種制御信号をロウデコーダ２３０及び電圧発生部２２０に提供することができる。
【0049】
ロウデコーダ２３０のデコーディング動作によって、ワードライン電圧Ｖ１～Ｖｉは、各種ラインＳＳＬｓ、ＷＬ１～ＷＬｍ、ＣＳＬｓに提供される。例えば、ワードライン電圧Ｖ１～Ｖｉは、ストリング選択電圧、ワードライン電圧及び接地選択電圧を含み、ストリング選択電圧は、ストリング選択ラインＳＳＬｓに提供され、ワードライン電圧は、ワードラインＷＬに提供され、接地選択電圧は、共通ソースラインＣＳＬｓに提供される。
【0050】
【0051】
図３を参照すれば、メモリセルアレイ２１０は、複数個のメモリブロックＢＬＫ１～ＢＬＫｚを含む。各メモリブロックＢＬＫは、三次元構造（または、垂直構造）を有する。例えば、各メモリブロックＢＬＫは、第１ないし第３方向に沿って延びた構造物を含む。
【0052】
各セルストリングＣＳは、ビットラインＢＬ、ストリング選択ラインＳＳＬ、ワードラインＷＬｓ及び共通ソースラインＣＳＬに連結される。すなわち、各メモリブロックＢＬＫ１～ＢＬＫｚは、複数本のビットラインＢＬｓ、複数本のストリング選択ラインＳＳＬｓ、複数本のワードラインＷＬｓ、及び複数本の共通ソースラインＣＳＬｓに連結されるであろう。
【0053】
図４は、一実施形態によるメモリブロックに対応する物理的構造を示す図面である。
【0054】
図４を参照すれば、基板５０１が提供される。基板５０１は、第１型不純物でドーピングされたシリコン物質を含む。例えば、基板５０１は、ｐ型不純物でドーピングされたシリコン物質を含んでもよい。以下、基板５０１は、ｐ型シリコンであるものと仮定する。しかし、基板５０１は、ｐ型シリコンに限定されない。
【0055】
基板５０１上に、共通ソース領域５１０が提供される。例えば、共通ソース領域５１０は、基板５０１と異なる第２型を有することができる。例えば、共通ソース領域５１０は、ｎ型を有することができる。以下、共通ソース領域５１０は、ｎ型であるものと仮定する。しかし、共通ソース領域５１０は、ｎ型に限定されない。
【0056】
基板５０１上には、複数個のゲート電極５３１及び複数個の絶縁素子５３２が交互に配列される。複数個のゲート電極５３１及び複数個の絶縁素子５３２は、基板５０１の厚み方向に交差して順次に積層される。ゲート電極５３１は、例えば、金属物質（例えば、銅、銀など）を含み、複数個の絶縁素子５３２は、シリコン酸化物を含むが、それに制限されない。各ゲート電極５３１は、ワードラインＷＬ及びストリング選択ラインＳＳＬのうち１本と連結される。
【0057】
交互に配列された複数個のゲート電極５３１及び複数個の絶縁素子５３２を垂直方向に貫通するチャネル構造体５２０が提供される。チャネル構造体５２０は、複数個のゲート電極５３１と複数個の絶縁素子５３２により定義されたチャネルホールＣＨを介して延びる。チャネルホールＣＨは、基板５０１の上面に垂直に延びる。
【0058】
チャネル構造体（ピラー）５２０は、複数層を含む。一実施形態において、チャネル構造体５２０の最外郭層は、ゲート絶縁層５２１でもある。例えば、ゲート絶縁層５２１は、シリコン酸化物を含んでもよい。ゲート絶縁層５２１は、チャネル構造体５２０にコンフォーマルに蒸着されうる。ゲート絶縁層５２１は、約１ｎｍないし約１５ｎｍの厚みを有することができる。
【0059】
また、ゲート絶縁層５２１の内部側面に沿って、半導体層５２２がコンフォーマルに蒸着されうる。一実施形態において、半導体層５２２は、シリコン物質を含む。または、半導体層５２２は、Ｇｅ、ＩＧＺＯ、ＧａＡｓなどの物質を含むこともできる。半導体層５２２は、ドーパントがドーピングされない。ゲート電極５３１に印加された電圧によって、半導体層５２２のフェルミレベルが変更されるが、それに限定されない。半導体層５２２は、第１型にドーピングされたシリコン物質を含んでもよい。半導体層５２２は、基板５０１と同一型にドーピングされたシリコン物質を含み、例えば、基板５０１がｐ型にドーピングされたシリコン物質を含む場合、半導体層５２２もｐ型にドーピングされたシリコン物質を含む。半導体層５２２は、約１ｎｍないし約１５ｎｍの厚みを有することができる。
【0060】
半導体層５２２の内部側面に沿って、抵抗変化層５２３が配置されうる。抵抗変化層５２３は、半導体層５２２にコンフォーマルに蒸着されうる。一実施形態において、抵抗変化層５２３は、印加された電圧によって抵抗が変わる物質でも形成される。抵抗変化層５２３は、ゲート電極５３１に印加された電圧によって、高抵抗状態から低抵抗状態に、または低抵抗状態から高抵抗状態に変わりうる。抵抗変化は、抵抗変化層５２３の酸素空孔（Ｏｘｙｇｅｎ ｖａｃａｎｃｉｅｓ）による現状でもある。
【0061】
抵抗変化層５２３は、ヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）特性を有する物質でも形成される。例えば、抵抗変化層５２３は、遷移金属酸化物または遷移金属窒化物を含んでもよい。具体的には、抵抗変化層５２３は、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、マンガン（Ｍｎ）、カルシウム（Ｃａ）及びプラセオジム（Ｐｒ）からなる群から選択される少なくとも１つの元素の酸化物または窒化物を含む。また、抵抗変化層５２３は、ＧｅＳｂＴｅを含むこともできる。抵抗変化層５２３は、約１ｎｍないし約１５ｎｍの厚みを有することができる。
【0062】
抵抗変化層５２３の内部面に沿って、導電性ピラー５２４が配置されうる。導電性ピラー５２４は、抵抗変化層５２３と接することができる。導電性ピラー５２４は、抵抗変化層５２３にコンフォーマルに蒸着されうる。導電性ピラー５２４は、電気的導電性に優れた物質でも形成される。例えば、導電性ピラー５２４は、Ｗ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＯ２、Ｔａ及びＴａＮのうち少なくとも１つを含んでもよい。導電性ピラー５２４は、ゲート電極５３１と同一物質でも形成される。
【0063】
導電性ピラー５２４の全ての領域は、抵抗変化層５２３により半導体層５２２の全ての領域と空間的に離隔配置されうる。導電性ピラー５２４と半導体層５２２とは、電気的に絶縁されているので、導電性ピラー５２４と半導体層５２２には、独立して電圧が印加される。
【0064】
半導体層５２２及び抵抗変化層５２３は、共通ソース領域５１０と接することができる。
【0065】
第１半導体層５２２上には、第１ドレイン５４１が提供され、導電性ピラー５２４上には、第２ドレイン５４２が提供される。第１ドレイン５４１と第２ドレイン５４２とは、電気的に絶縁される。例えば、第１ドレイン５４１と第２ドレイン５４２とは、空間的に離隔配置され、第１ドレイン５４１と第２ドレイン５４２との間には、空気または絶縁物質が充填される。
【0066】
第１ドレイン５４１及び第２ドレイン５４２のうち少なくとも１つは、第２型にドーピングされたシリコン物質を含む。例えば、第１ドレイン５４１と第２ドレイン５４２とは、ｎ型にドーピングされたシリコン物質を含んでもよい。
【0067】
第１ドレイン５４１には、第１ビットライン５５１が提供され、第２ドレイン５４２には、第２ビットライン５５２が提供される。第１ドレイン５４１及び第１ビットライン５５１、第２ドレイン５４２及び第２ビットライン５５２それぞれは、コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）を介して連結されうる。第１ビットライン５５１と第２ビットライン５５２とは、金属物質を含んでもよい。１つのセルストリングにおいて、第１及び第２ビットライン５５１、５５２は、セットとしてビットラインＢＬにもなる。
【0068】
すなわち、一実施形態によるセルストリング形態のメモリ素子は、導電性ピラー５２４と、導電性ピラー５２４の側面を取り囲む抵抗変化層５２３と、抵抗変化層５２３の側面を取り囲む半導体層５２２と、半導体層５２２の側面を取り囲むゲート絶縁層５２１と、ゲート絶縁層５２１の側面を取り囲み、かつゲート絶縁層の表面に沿って交互に配列された複数個のゲート電極５３１及び複数個の絶縁素子５３２と、を含む。また、メモリ素子は、導電性ピラー５２４に電気的に連結され、導電性ピラーに電圧を提供する第１ビットライン５５１、及び第１ビットライン５５１とは電気的に絶縁され、かつ半導体層５２２と電気的に連結され、半導体層５２２に電圧を提供する第２ビットライン５５２を含む。
【0069】
ゲート電極５３１、ゲート絶縁層５２１及び半導体層５２２は、トランジスタの一構成要素となり、抵抗変化層５２３は、抵抗ともなる。トランジスタの半導体層５２２と抵抗変化層５２３とが直接接合され、抵抗変化層５２３は、高抵抗状態または低抵抗状態を有することができる。各メモリセルＭＣは、トランジスタの半導体層５２２と抵抗変化層５２３とが並列連結されており、そのような並列構造が垂直方向に連続して配列されることにより、セルストリングＣＳが構成される。
【0070】
セルストリングＣＳの両端にそれぞれ共通ソースラインＣＳＬ、第１及び第２ビットライン５５１、５５２が連結される。そして、第１及び第２ビットライン５５１、５５２に電圧が印加されることにより、複数個のメモリセルＭＣｓに書き込み、読み取り及び消去動作が行われる。
【0071】
本発明によれば、相変化（ｐｈａｓｅ ｃｈａｎｇｅ）物質を利用してメモリブロックを構成する代わりに、抵抗変化層５２３を利用してメモリブロックを構成することにより、相変化物質を利用することによる熱発生及び応力（圧力）問題を解決することができる。また、前述のようにメモリブロックを構成し、メモリブロックを動作させることにより、メモリブロックに含まれたメモリセルＭＣを反復して動作させる場合にも、隣接メモリセル間のイオン移動及びそれによる漏れ電流、動作失敗を防止することができる。また、本発明によるメモリブロックは、次世代ＶＮＡＮＤにおけるメモリセル間のスケーリング問題（ｓｃａｌｉｎｇ ｉｓｓｕｅ）を解決することができるので、集積度（ｄｅｎｓｉｔｙ）を飛躍的に増大させることができる。
【0072】
一方、本発明によるメモリブロックは、チップ形態に具現され、ニューロモルフィックコンピューティング（Ｎｅｕｒｏｍｏｒｐｈｉｃ Ｃｏｍｐｕｔｉｎｇ）プラットホームとしても使用される。また、本発明によるブロックは、チップ形態に具現され、ニューラルネットワーク（Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）を構成するのにも利用される。
【0073】
メモリコントローラ１００は、書き込み、読み取り及び消去のうち少なくとも１つで動作するようにメモリセルＭＣを制御することができる。
【0074】
図５は、一実施形態による書き込み動作時、抵抗変化層５２３において酸素空孔の移動を示す図面である。
【0075】
図５に示されたように、基板５０１（図示せず）上には、ゲート電極５３１、絶縁素子５３２、ゲート絶縁層５２１、半導体層５２２、抵抗変化層５２３及び導電性ピラー５２４を含む。ゲート絶縁層５２１、半導体層５２２、抵抗変化層５２３及び導電性ピラー５２４は、第１方向に沿って延びる。ゲート電極５３１と絶縁素子５３２とは、交互に第１方向と垂直な第２方向に沿って延びる。
【0076】
一方、ゲート電極５３１、ゲート絶縁層５２１及び半導体層５２２は、トランジスタの一構成要素となり、抵抗変化層５２３は、抵抗にも対応する。
【0077】
制御ロジック２５０は、選択メモリセル７１０のゲート電極５３１ａにターンオフ電圧Ｖｏｆｆを印加し、非選択メモリセル７２０のゲート電極５３１ｂにターンオン電圧Ｖｏｎを印加するように制御することができる。ターンオフ電圧Ｖｏｆｆは、トランジスタをターンオフさせる電圧であって、選択メモリセル７１０に含まれたトランジスタの半導体層５２２ａに電流が流れないようにする電圧である。ターンオン電圧Ｖｏｎは、トランジスタをターンオンさせる電圧であって、非選択メモリセル７２０に含まれたトランジスタの半導体層５２２ｂに電流が流れるようにする電圧である。したがって、選択メモリセル７１０のゲート電極５３１ａに対応する半導体層５２２ａは、絶縁特性を有し、非選択メモリセル７２０のゲート電極５３１ｂに対応する半導体層５２２ｂは、導体特性を有することができる。
【0078】
ターンオフ電圧Ｖｏｆｆ及びターンオン電圧Ｖｏｎは、ゲート電極５３１、ゲート絶縁層５２１、半導体層５２２、抵抗変化層５２３及び導電性ピラー５２４を構成する物質の種類、厚みなどによっても変わる。例えば、ターンオフ電圧Ｖｏｆｆが負の電圧である場合、ターンオフ電圧Ｖｏｆｆは、－１０Ｖ以上かつ－２Ｖ以下でもある。ターンオン電圧Ｖｏｎが正の電圧である場合、ターンオン電圧Ｖｏｎは、０Ｖ以上かつ１０Ｖ以下でもある。非選択メモリセル７２０には、同一値のターンオン電圧Ｖｏｎが印加されてもよく、互いに異なる値のターンオン電圧Ｖｏｎが印加されてもよい。
【0079】
書き込み動作時、メモリコントローラ１００は、第１ビットライン５５１を介して導電性ピラー５２４に第１電圧Ｖ１を印加し、第２ビットライン５５２を介して半導体層５２２に第２電圧Ｖ２を印加することができる。メモリコントローラ１００は、第１電圧Ｖ１及び第２電圧Ｖ２を順次に１つずつ印加してもよく、同時に印加してもよい。
【0080】
第１電圧Ｖ１及び第２電圧Ｖ２は、ゲート電極５３１、ゲート絶縁層５２１、半導体層５２２、抵抗変化層５２３及び導電性ピラー５２４を構成する物質の種類、厚みなどによっても変わる。第１電圧Ｖ１は、第２電圧Ｖ２と互いに異なっている。または、第１電圧Ｖ１は、第２電圧Ｖ２以上でもある。または、第１電圧Ｖ１は、第２電圧Ｖ２よりも大きい。第１電圧Ｖ１と第２電圧Ｖ２との差は、第２電圧Ｖ２の絶対値よりも小さく、第２電圧Ｖ２の絶対値は、約５Ｖ以下でもある。
【0081】
選択メモリセル７１０に対応する抵抗変化層５２３ａの内部には、第１電圧Ｖ１、第２電圧Ｖ２及びターンオフ電圧Ｖｏｆｆによって水平方向の電場Ｅ１が発生し、第２電圧Ｖ２によって垂直方向の電場Ｅ２が発生する。垂直方向の電場Ｅ２の強度及び方向は、第２電圧Ｖ２によって決定され、水平方向の電場Ｅ１の方向及び強度は、ターンオフ電圧Ｖｏｆｆ、第１電圧Ｖ１及び第２電圧Ｖ２によって決定される。水平方向の電場Ｅ１は、導電性ピラー５２４から半導体層５２２に向かうように、ターンオフ電圧Ｖｏｆｆ、第１電圧Ｖ１及び第２電圧Ｖ２が設定される。ターンオフ電圧Ｖｏｆｆが負の電圧であり、第１電圧Ｖ１及び第２電圧Ｖ２が正の電圧でもある。例えば、第１電圧Ｖ１が第２電圧Ｖ２以上である場合、水平方向の電場Ｅ１の強度はさらに強い。
【0082】
水平方向の電場Ｅ１及び垂直方向の電場Ｅ２により、選択メモリセル７１０に対応する抵抗変化層５２３ａの内部の酸素空孔は、半導体層５２２ａと抵抗変化層５２３ａとの界面に集中され、半導体層５２２ａと抵抗変化層５２３ａとの界面で酸素空孔の密度が増加しうる。したがって、半導体層５２２と抵抗変化層５２３との界面で導電性フィラメントが容易に形成可能である。導電性フィラメントは、抵抗変化層５２３ａを低抵抗状態に変化させ、抵抗変化層５２３ａに第２電圧Ｖ２による電流が流れるので、選択メモリセル７１０は、書き込み動作が行われる。
【0083】
前述のように、一実施形態による選択メモリセル７１０の抵抗変化層５２３ａには、水平方向の電場Ｅ１と垂直方向の電場Ｅ２とが形成され、酸素空孔を、特定領域、すなわち、半導体層５２２ａと抵抗変化層５２３ａとの界面に集中させるので、第２電圧Ｖ２が小さくても書き込み動作が容易に行われる。また、水平方向の電場Ｅ１の強度は、ターンオフ電圧Ｖｏｆｆ、第１電圧Ｖ１及び第２電圧Ｖ２の調節により容易に調節可能である。例えば、第１電圧Ｖ１及び第２電圧Ｖ２それぞれは、第１ビットライン５５１及び第２ビットライン５５２を介して独立して印加されるので、半導体層５２２及び抵抗変化層５２３の物性を考慮して第１電圧Ｖ１及び第２電圧Ｖ２の調節が容易である。
【0084】
【0085】
図６Ａ及び図６Ｂのセルストリングは、導電性ピラーを含まない。例えば、セルストリングは、基板５０１（図示せず）上には、ゲート電極５３１、絶縁素子５３２、ゲート絶縁層５２１、半導体層５２２、抵抗変化層５２３及び絶縁層６１０を含む。ゲート絶縁層５２１、半導体層５２２、抵抗変化層５２３及び絶縁層６１０は、第１方向に沿って延びる。ゲート電極５３１と絶縁素子５３２とは、交互に第１方向と垂直な第２方向に沿って延びる。セルストリングＣＳには、半導体層５２２に電圧を印加する第２ビットライン５５２のみが存在しうる。
【0086】
書き込み動作時、メモリコントローラ１００は、選択メモリセル７１０のゲート電極５３１ａにターンオフ電圧Ｖｏｆｆを印加し、非選択メモリセル７２０のゲート電極５３１ｂにターンオン電圧Ｖｏｎを印加するように制御することができる。
【0087】
選択メモリセル７１０に電気的に連結された第２ビットライン５５２を介して、第２電圧Ｖ２が印加される。選択メモリセル７１０に対応する抵抗変化層５２３ａには、垂直方向の電場Ｅ２が形成される。選択メモリセル７１０に対応する抵抗変化層５２３ａの内部において、酸素空孔は、垂直方向に移動するだけであり、水平方向に移動することが困難である。図６Ａに示されたように、垂直方向に酸素空孔の密度が低いので、垂直方向に導電性フィラメントが形成されない。
【0088】
一方、垂直方向に導電性フィラメントを形成するために、図６Ｂに示されたように、第２ビットライン５５２を介して、第２電圧Ｖ２より大きい電圧Ｖ２２が選択メモリセル７１０に印加される。第２電圧より大きい電圧Ｖ２２は、選択メモリセル７１０に対応する抵抗変化層５２３ａの内部に酸素空孔の密度を増加させ、垂直方向に導電性フィラメントを形成することができる。導電性フィラメントは、抵抗変化層５２３を低抵抗状態にするので、抵抗変化層５２３ａに電流が流れる。したがって、メモリ装置は、強度が高い電圧ではじめて書き込み動作を行い、強度が低い電圧では書き込み動作を行いがたい。
【0089】
導電性ピラー５２４がないメモリ装置も、書き込み動作を行うことができる。しかし、選択メモリセル７１０の抵抗変化層５２３ａに提供される垂直方向の導電性フィラメントを形成するためには、酸素空孔の密度を増加させなければならない。酸素空孔の密度を増加させるために、相対的に大きい動作電圧が第２ビットライン５５２に印加されなければならない。一般的に、導電性ピラー５２４がない半導体装置には、約１０Ｖ以上の書き込み電圧が印加される。これは、半導体層５２２の劣化を起こし、半導体装置の誤動作を誘発しうる。
【0090】
一方、一実施形態による半導体装置は、導電性ピラー５２４を含んでおり、導電性ピラー５２４にも独立して電圧が印加される。導電性ピラー５２４と選択メモリセル７１０のゲート電極５３１との間の電場により、選択メモリセル７１０には水平方向に力が発生しうる。当該力は、酸素空孔を半導体層５２２と抵抗変化層５２３との界面に集中させることができる。したがって、選択メモリセル７１０に対応する半導体層５２２に印加される第２電圧の絶対値が小さくても、導電性フィラメントの形成が容易である。また、第２電圧の絶対値が小さいため、半導体層５２２の劣化を防止することができる。
【0091】
図７は、一実施形態による消去動作時、抵抗変化層において酸素空孔の移動を示す図面である。
【0092】
メモリコントローラ１００は、選択メモリセル７１０のゲート電極５３１ａにターンオフ電圧Ｖｏｆｆを印加し、非選択メモリセル７２０のゲート電極５３１ｂにターンオン電圧Ｖｏｎを印加するように制御することができる。したがって、選択メモリセル７１０のゲート電極５３１ａに対応する半導体層５２２ａは、絶縁特性を有し、非選択メモリセル７２０のゲート電極５３１ｂに対応する半導体層５２２ｂは、導体特性を有することができる。
【0093】
消去動作時、メモリコントローラ１００は、第１ビットライン５５１を介して導電性ピラー５２４に第３電圧Ｖ３を印加し、第２ビットライン５５２を介して半導体層５２２に第４電圧Ｖ４を印加することができる。メモリコントローラ１００は、第３電圧Ｖ３及び第４電圧Ｖ４を順次に１つずつ印加してもよく、同時に印加してもよい。
【0094】
第３電圧Ｖ３及び第４電圧Ｖ４は、ゲート電極５３１、ゲート絶縁層５２１、半導体層５２２、抵抗変化層５２３及び導電性ピラー５２４を構成する物質の種類、厚みなどによっても変わる。例えば、第４電圧Ｖ４は、第２電圧Ｖ２と絶対値は同一であり、符号が反対でもある。第２電圧Ｖ２が＋３Ｖである場合、第４電圧Ｖ４は－３Ｖでもある。第３電圧Ｖ３と第４電圧Ｖ４との差は、第４電圧Ｖ４の絶対値よりも小さく、第４電圧Ｖ４の絶対値は、約５Ｖ以下でもある。
【0095】
第３電圧Ｖ３は、第４電圧Ｖ４と同一であってもよく、異なってもよい。例えば、第３電圧Ｖ３は、第４電圧Ｖ４以上でもある。第３電圧Ｖ３と第４電圧Ｖ４との差は、第１電圧Ｖ１と第２電圧Ｖ２との差と同一である。
【0096】
導電性ピラー５２４に第３電圧Ｖ３が印加され、半導体層５２２に第４電圧Ｖ４が印加されれば、選択メモリセル７１０に対応する抵抗変化層５２３ａの内部には、第３電圧Ｖ３、第４電圧Ｖ４及びターンオフ電圧Ｖｏｆｆによって水平方向の電場Ｅ３が発生し、第４電圧Ｖ４によって垂直方向の電場Ｅ４が発生する。
【0097】
消去動作時の垂直方向の電場Ｅ４に係わる方向は、書き込み動作時の垂直方向の電場Ｅ２に係わる方向と反対でもある。
【0098】
消去動作時の水平方向の電場Ｅ３に係わる方向は、書き込み動作時の水平方向の電場Ｅ１に係わる方向と同一であってもよく、異なってもよい。例えば、ターンオフ電圧Ｖｏｆｆ及び第４電圧Ｖ４が負であり、第３電圧Ｖ３が第４電圧Ｖ４以上であれば、消去動作時の水平方向の電場Ｅ３に係わる方向は、書き込み動作時の水平方向の電場Ｅ１に係わる方向と同一である。しかし、消去動作時の水平方向の電場Ｅ３に係わる強度は、書き込み動作時の水平方向の電場Ｅ１に係わる強度よりも低い。したがって、消去動作における酸素空孔には、書き込み動作における酸素空孔より、相対的に半導体層５２２から導電性ピラー５２４の方向に変更された力が作用されうる。または、第３電圧Ｖ３が第４電圧Ｖ４未満である場合、消去動作時の水平方向の電場Ｅ３に係わる方向は、書き込み動作時の水平方向の電場Ｅ１に係わる方向と異なっている。したがって、酸素空孔には、半導体層５２２から導電性ピラー５２４の方向に力が作用されうる。
【0099】
消去動作において、水平方向の電場Ｅ３及び垂直方向の電場Ｅ４により、抵抗変化層５２３ａの内部の酸素空孔は、書き込み動作における移動方向と異なる方向に移動することができる。したがって、形成された導電性フィラメントが切れることにより、選択メモリセル７１０は、消去動作を行うことができる。
【0100】
消去動作において、選択メモリセル７１０の抵抗変化層５２３ａには、水平方向の電場Ｅ３と垂直方向の電場Ｅ４とが形成されるので、酸素空孔の移動方向が多様になり、導電性フィラメントを容易に切断することができる。したがって、半導体層５２２に印加される第４電圧Ｖ４の大きさを減らすことができる。また、導電性ピラー５２４及び半導体層５２２に独立して第３電圧Ｖ３及び第４電圧Ｖ４が印加されるので、メモリ装置の物性を考慮して第３電圧Ｖ３及び第４電圧Ｖ４の調節が容易である。
【0101】
図８は、一実施形態による第１絶縁層５２５を含むメモリ装置を示す図面である。図４及び図８を比較すれば、図８のメモリ装置は、抵抗変化層５２３と導電性ピラー５２４との間に第１絶縁層５２５をさらに含んでもよい。第１絶縁層５２５は、導電性ピラー５２４の側面及び下部面を取り囲むことができる。
【0102】
第１絶縁層５２５は、絶縁物質でも形成される。例えば、第１絶縁層５２５は、シリコン酸化物を含んでもよい。抵抗変化層５２３が形成された後、抵抗変化層５２３の内部に第１絶縁層５２５がコンフォーマルに蒸着されうる。第１絶縁層５２５は、導電性ピラー５２４と半導体層５２２との電位差によって、抵抗変化層５２３への酸素空孔の移動を防止することができる。また、第１絶縁層５２５は、導電性ピラー５２４とゲート電極５３１との電位差によって、抵抗変化層５２３が永久的にブレークダウン（ｂｒｅａｋｄｏｗｎ）されることを防止することができる。
【0103】
図９は、一実施形態による第２絶縁層５２６を含むメモリ装置を示す図面である。図４及び図９を比較すれば、図９のメモリ装置は、導電性ピラー５２４内に埋め込まれた（ｅｍｂｅｄｄｅｄ）第２絶縁層５２６をさらに含んでもよい。第２絶縁層５２６は、導電性ピラー５２４の内部壁面上に配置されうる。第２絶縁層５２６の底面は、抵抗変化層５２３と接することができる。導電性ピラー５２４が形成された後、導電性ピラー５２４の内部に第２絶縁層５２６がコンフォーマルに蒸着されうる。
【0104】
第２絶縁層５２６は、絶縁物質でも形成される。例えば、第２絶縁層５２６は、シリコン酸化物を含んでもよい。第２絶縁層５２６は、導電性ピラー５２４と、抵抗変化層５２３、特に、抵抗変化層５２３のうち共通ソース領域５１０上に配置された領域との接触面積を減らすことができる。第２絶縁層５２６は、導電性ピラー５２４と共通ソース領域５１０との電位差によって、抵抗変化層５２３への酸素空孔の移動を防止することができ、導電性ピラー５２４と共通ソース領域５１０との電位差によって、抵抗変化層５２３が永久的にブレークダウンされることを防止することができる。
【0105】
図１０は、一実施形態による第１及び第２絶縁層を含む半導体装置を示す図面である。図４及び図１０を比較すれば、半導体装置は、抵抗変化層５２３と導電性ピラー５２４との間に、第１絶縁層５２５、及び導電性ピラー５２４内に埋め込まれた第２絶縁層５２６をさらに含んでもよい。第１絶縁層５２５及び第２絶縁層５２６の特性は前述したので、具体的な説明は省略する。
【0106】
【0107】
図１１Ａに示されたように、基板５０１に第１絶縁物質層８１０及び第２絶縁物質層８２０を交互に積層することができる。第１絶縁物質層８１０及び第２絶縁物質層８２０は、基板５０１の表面に対して垂直な方向に交互に積層される。第１及び第２絶縁物質層８１０、８２０は、互いに異なる物質でも形成される。第１及び第２絶縁物質層８１０、８２０は、例えば、シリコン酸化物、シリコン窒化物などを含むが、それらに限定されるものではない。
【0108】
図１１Ｂに示されたように、第１及び第２絶縁物質層８１０、８２０を貫通するようにホール８３０を形成する。ここで、ホール８３０は、基板５０１の表面に対して垂直な方向に延びるように形成される。当該ホール８３０は、円形の断面を有するように形成される。当該ホール８３０は、第１絶縁物質層８１０及び第２絶縁物質層８２０を異方性エッチングすることによっても形成される。チャネルホールにより、基板５０１の表面が露出されうる。
【0109】
図１１Ｃに示されたように、ホール８３０の内壁にゲート絶縁層５２１、半導体層５２２、抵抗変化層５２３及び導電性ピラー５２４を順次に形成することができる。ゲート絶縁層５２１は、基板５０１の表面に対して垂直な方向に延びるように形成される。ゲート絶縁層５２１は、第１及び第２絶縁物質層８１０、８２０と接するようにホール８３０の内壁に形成される。半導体層５２２は、ゲート絶縁層５２１の内部側面に接するように形成される。抵抗変化層５２３は、半導体層５２２の内部側面と、ホール８３０により露出された基板５０１の上部表面上に形成される。抵抗変化層５２３内に導電性ピラー５２４がさらに形成されてもよい。図１１Ｃにおいて、導電性ピラー５２４が形成されるものと示しているが、それに限定されない。導電性ピラー５２４は、後述するゲート電極５３１の形成時に共に形成されることも可能である。
【0110】
図１１Ｄに示されたように、第１及び第２絶縁物質層８１０、８２０を貫通する開口８４０を形成し、第２絶縁物質層８２０を除去して、ゲート絶縁層５２１を露出させることができる。第２絶縁物質層８２０は、ウェットエッチング工程によってもエッチングされる。
【0111】
図１１Ｅに示されたように、第２絶縁物質層８２０が除去された領域にゲート電極５３１を形成することができる。ゲート電極５３１の形成時、導電性ピラー５２４も共に形成可能である。残っている第１絶縁物質層８１０は、絶縁素子５３２にもなる。ゲート電極５３１の形成時、導電性ピラー５２４も形成可能である。
【0112】
図１１Ｆに示されたように、開口８４０により露出された基板５０１の上部に共通ソース領域５１０を形成することができる。共通ソース領域５１０は、例えば、リン（Ｐ）のようなｎ型不純物をドーピングすることによっても形成される。
【0113】
図１１Ｇ及び図１２に示されたように、導電性ピラー５２４上に第１ドレイン５４１を形成し、半導体層５２２上に第２ドレイン５４２を形成し、第１ドレイン５４１及び第２ドレイン５４２に接する第１ビットライン５５１及び第２ビットライン５５２を形成することができる。
【0114】
一実施形態によるメモリ装置は、選択メモリセル７１０の抵抗変化層５２３に水平方向の電場を形成することができる導電性ピラー５２４を含むので、半導体層５２２に印加される電圧の絶対値を減らすことができる。導電性ピラー５２４及び半導体層５２２に独立して電圧が印加されるので、メモリ装置の物性によって、印加される電圧を容易に調節することができる。
【0115】
図１３は、一実施形態による不揮発性メモリ装置を含む電子装置１０００を図式的に説明するブロック図である。
【0116】
図１３を参照すれば、一実施形態による電子装置１０００は、ＰＤＡ、ラップトップコンピュータ、ポータブルコンピュータ、ウェブタブレット、無線電話機、携帯電話、デジタル音楽プレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、有無線電子機器、またはそれらのうち少なくとも２つを含む複合電子装置のうち１つでもある。電子装置１０００は、バス１０１０を介して互いに結合した制御器１０２０、キーパッド、キーボード、画面（ｄｉｓｐｌａｙ）のような入出力装置１０３０、メモリ１０４０及び無線インターフェース１０５０を含む。
【0117】
制御器１０２０は、例えば、１以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、またはそれと類似したものを含む。メモリ１０４０は、例えば、制御器１０２０により実行される命令語を保存するのにも使用される。
【0118】
メモリ１０４０は、ユーザデータを保存するのにも使用される。メモリ１０４０は、一実施形態による不揮発性メモリ装置のうち少なくとも１つを含んでもよい。
【0119】
電子装置１０００は、ＲＦ信号で通信する無線通信ネットワークにデータを伝送するか、あるいはネットワークからデータを受信するために、無線インターフェース１０５０を使用することができる。例えば、無線インターフェース１０５０は、アンテナ、無線トランシーバなどを含んでもよい。電子装置１０００は、ＣＤＭＡ、ＧＳＭ、ＮＡＤＣ、Ｅ－ＴＤＭＡ、ＷＣＤＡＭ、ＣＤＭＡ２０００のような三世代通信システムのような通信インターフェースプロトコルで使用可能である。
【0120】
図１４は、一実施形態による不揮発性メモリ装置を含むメモリシステム１１００を図式的に説明するブロック図である。
【0121】
図１４を参照すれば、一実施形態による不揮発性メモリ装置は、メモリシステムを具現するために使用される。メモリシステム１１００は、大容量のデータを保存するためのメモリ１１１０及びメモリコントローラ１１２０を含む。メモリコントローラ１１２０は、ホスト１１３０の読み取り／書き込み要請に応答して、メモリ１１１０から保存されたデータを読み取るか、あるいはメモリ１１１０にデータを書き込むようにメモリ１１１０を制御する。メモリコントローラ１１２０は、ホスト１１３０、例えば、モバイル機器またはコンピュータシステムから提供されるアドレスをメモリ１１１０の物理的なアドレスにマッピングするためのアドレスマッピングテーブル（Ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ ｔａｂｌｅ）を構成することができる。メモリ１１１０は、一実施形態による半導体メモリ装置のうち少なくとも１つを含んでもよい。
【0122】
これまで説明した実施形態による不揮発性メモリ装置は、チップ形態に具現され、ニューロモルフィックコンピューティングプラットホームとしても使用される。例えば、図１５は、実施形態によるメモリ装置を含むニューロモルフィック装置を概略的に示す。図１５を参照すれば、ニューロモルフィック装置１２００は、プロセッシング回路１２１０及び／またはメモリ１２２０を含む。ニューロモルフィック装置１２００のメモリ１２２０は、実施形態によるメモリシステムを含む。
【0123】
プロセッシング回路１２１０は、ニューロモルフィック装置１２００を駆動させるための機能を制御するように構成される。例えば、プロセッシング回路１２１０は、ニューロモルフィック装置１２００のメモリ１２２０に保存されたプログラムを実行させることにより、ニューロモルフィック装置１２００を制御することができる。
【0124】
プロセッシング回路１２１０は、論理回路のようなハードウェア、ソフトウェアを実行させるプロセッサのようなハードウェアとソフトウェアとの組み合わせ、またはそれらの結合を含む。例えば、プロセッサは、中央処理ユニット（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、グラフィック処理ユニット（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ニューロモルフィック装置１２００内のアプリケーションプロセッサ（ＡＰ：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）、算術論理ユニット（ＡＬＵ：ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタルプロセッサ、マイクロコンピュータ、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）、プログラマブルロジックユニット、マイクロプロセッサ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）などを含んでもよい。
【0125】
また、プロセッシング回路１２１０は、外部装置１２３０で多様なデータを読み書きし、そのデータを利用してニューロモルフィック装置１２００を実行させることができる。外部装置１２３０は、外部のメモリ及び／またはイメージセンサ（例えば、ＣＭＯＳイメージセンサ回路）を具備したセンサアレイを含んでもよい。
【0126】
図１５に示されたニューロモルフィック装置１２００は、マシンラーニングシステムにも適用される。マシンラーニングシステムは、例えば、畳み込みニューラルネットワーク（ＣＮＮ：ｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、逆畳み込みニューラルネットワーク（ｄｅｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、長短期メモリ（ｌｏｎｇ ｓｈｏｒｔ－ｔｅｒｍ ｍｅｍｏｒｙ：ＬＳＴＭ）及び／またはＧＲＵ（ｇａｔｅｄ ｒｅｃｕｒｒｅｎｔ ｕｎｉｔ）を選択的に含む、リカレントニューラルネットワーク（ＲＮＮ：ｒｅｃｕｒｒｅｎｔ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、ＳＮＮ（ｓｔａｃｋｅｄ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、ＳＳＤＮＮ（ｓｔａｔｅ－ｓｐａｃｅ ｄｙｎａｍｉｃ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、ＤＢＮ（ｄｅｅｐ ｂｅｌｉｅｆ ｎｅｔｗｏｒｋ）、ＧＡＮｓ（ｇｅｎｅｒａｔｉｖｅ ａｄｖｅｒｓａｒｉａｌ ｎｅｔｗｏｒｋｓ）及び／またはＲＢＭ（ｒｅｓｔｒｉｃｔｅｄ Ｂｏｌｔｚｍａｎｎ ｍａｃｈｉｎｅｓ）などを含む多様な人工ニューラルネットワーク組織と処理モデルを活用することができる。
【0127】
そのようなマシンラーニングシステムは、例えば、線形回帰分析（ｌｉｎｅａｒ ｒｅｇｒｅｓｓｉｏｎ）及び／またはロジスティクス回帰分析（ｌｏｇｉｓｔｉｃ ｒｅｇｒｅｓｓｉｏｎ）、統計的クラスタリング（ｓｔａｔｉｓｔｉｃａｌ ｃｌｕｓｔｅｒｉｎｇ）、ベイズ分類（Ｂａｙｅｓｉａｎ ｃｌａｓｓｉｆｉｃａｔｉｏｎ）、決定木（ｄｅｃｉｓｉｏｎ ｔｒｅｅｓ）、主成分分析（ｐｒｉｎｃｉｐａｌ ｃｏｍｐｏｎｅｎｔ ａｎａｌｙｓｉｓ）のような次元削減（ｄｉｍｅｎｓｉｏｎａｌｉｔｙ ｒｅｄｕｃｔｉｏｎ）、及び専門家システムのような他の種類のマシンラーニングモデル、及び／またはランダムフォレスト（ｒａｎｄｏｍ ｆｏｒｅｓｔ）のようなアンサンブル技法を含むそれらの組み合わせを含む。そのようなマシンラーニングモデルは、例えば、映像分類サービス、生体情報または生体データに基づいたユーザ認証サービス、先進運転支援システム（ＡＤＡＳ：ａｄｖａｎｃｅｄ ｄｒｉｖｅｒ ａｓｓｉｓｔａｎｃｅ ｓｙｓｔｅｍ）、音声アシスタントサービス（ｖｏｉｃｅ ａｓｓｉｓｔａｎｔ ｓｅｒｖｉｃｅ）、自動音声認識（ＡＳＲ：ａｕｔｏｍａｔｉｃ ｓｐｅｅｃｈ ｒｅｃｏｇｎｉｔｉｏｎ）サービスのような多様なサービスを提供するのに使用され、他の電子装置に装着されて実行可能である。
【0128】
前述の不揮発性メモリ装置は、図面に示された実施形態を参照して説明されたが、これは、例示的なものに過ぎず、当該分野において通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。前述の説明において多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するというより、具体的な実施形態の例示として解釈されなければならない。本発明の範囲は、前述の実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想によって決まらなければならない。
【符号の説明】
【0129】
５０１ 基板
５１０ 共通ソース領域
５２０ チャネル構造体
５２１ ゲート絶縁層
５２２ 半導体層
５２３ 抵抗変化層
５２４ 導電性ピラー
５２５ 第１絶縁層
５２６ 第２絶縁層
５３１ ゲート電極
５３２ 絶縁素子
５４１ 第１ドレイン
５４２ 第２ドレイン
５５１ 第１ビットライン
５５２ 第２ビットライン
５１０ 共通ソース領域
５２０ チャネル構造体
５２１ ゲート絶縁層
５２２ 半導体層
５２３ 抵抗変化層
５２４ 導電性ピラー
５２５ 第１絶縁層
５２６ 第２絶縁層
５３１ ゲート電極
５３２ 絶縁素子
５４１ 第１ドレイン
５４２ 第２ドレイン
５５１ 第１ビットライン
５５２ 第２ビットライン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図11G】
【図12】
【図13】
【図14】
【図15】
