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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024027256
(43)【公開日】2024-03-01
(54)【発明の名称】半導体装置および半導体素子
(51)【国際特許分類】
H01L 25/04 20230101AFI20240222BHJP
H01L 21/338 20060101ALI20240222BHJP
H01L 21/60 20060101ALI20240222BHJP
【ＦＩ】
H01L25/04 Z
H01L29/80 H
H01L29/80 G
H01L21/60 311S
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022129912
(22)【出願日】2022-08-17
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100135389
【弁理士】
【氏名又は名称】臼井 尚
(74)【代理人】
【識別番号】100200609
【弁理士】
【氏名又は名称】齊藤 智和
(72)【発明者】
【氏名】田村 侑也
【テーマコード（参考）】
5F044
5F102
【Ｆターム（参考）】
5F044KK17
5F044LL01
5F044QQ02
5F102FA10
5F102GB01
5F102GC01
5F102GL04
5F102GM04
5F102GQ01
5F102GV03
(57)【要約】
【課題】 配線における寄生インダクタンスの低減を図ることが可能な半導体装置および半導体素子を提供する。
【解決手段】 半導体装置Ａ１０は、第１ゲート電極３１１、第１電極３１２および第２電極３１３を有する第１半導体素子３１と、第２ゲート電極３２１、第３電極３２２および第４電極３２３を有する第２半導体素子３２と、第１ゲート電極３１１および第２ゲート電極３２１に導通する駆動素子３３とを備える。第１方向に視て、第１ゲート電極３１１および第２ゲート電極３２１は、第２方向ｘにおいて第１半導体素子３１の第１中心Ｃ１と、第２半導体素子３２の第２中心Ｃ２との間に位置する。前記第１方向に視て、第１ゲート電極３１１および第２ゲート電極３２１は、第３方向ｙにおいて駆動素子３３と、第１中心Ｃ１および第２中心Ｃ２との間に位置する。
【選択図】 図３
【解決手段】 半導体装置Ａ１０は、第１ゲート電極３１１、第１電極３１２および第２電極３１３を有する第１半導体素子３１と、第２ゲート電極３２１、第３電極３２２および第４電極３２３を有する第２半導体素子３２と、第１ゲート電極３１１および第２ゲート電極３２１に導通する駆動素子３３とを備える。第１方向に視て、第１ゲート電極３１１および第２ゲート電極３２１は、第２方向ｘにおいて第１半導体素子３１の第１中心Ｃ１と、第２半導体素子３２の第２中心Ｃ２との間に位置する。前記第１方向に視て、第１ゲート電極３１１および第２ゲート電極３２１は、第３方向ｙにおいて駆動素子３３と、第１中心Ｃ１および第２中心Ｃ２との間に位置する。
【選択図】 図３
【特許請求の範囲】
【請求項1】
第１方向の一方側に位置する第１電極、第２電極および第１ゲート電極を有する第１半導体素子と、
前記第１方向において前記第１電極が位置する側に位置する第３電極、第４電極および第２ゲート電極を有するとともに、前記第１方向に対して直交する第２方向において前記第１半導体素子から離れた第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を基準として前記第１方向および前記第２方向に対して直交する第３方向の一方側に位置するとともに、前記第１ゲート電極および前記第２ゲート電極に導通する駆動素子と、を備え、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において前記第１半導体素子の第１中心と、前記第２半導体素子の第２中心と、の間に位置しており、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第３方向において、前記駆動素子と、前記第１中心および前記第２中心と、の間に位置する、半導体装置。
前記第１方向において前記第１電極が位置する側に位置する第３電極、第４電極および第２ゲート電極を有するとともに、前記第１方向に対して直交する第２方向において前記第１半導体素子から離れた第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を基準として前記第１方向および前記第２方向に対して直交する第３方向の一方側に位置するとともに、前記第１ゲート電極および前記第２ゲート電極に導通する駆動素子と、を備え、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において前記第１半導体素子の第１中心と、前記第２半導体素子の第２中心と、の間に位置しており、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第３方向において、前記駆動素子と、前記第１中心および前記第２中心と、の間に位置する、半導体装置。
【請求項2】
前記第１方向に視て、前記第１半導体素子は、前記第２方向に延び、かつ前記駆動素子から最も近くに位置する第１縁を有し、
前記第１方向に視て、前記駆動素子は、前記第３方向に延び、かつ前記第１縁から最も近くに位置する第２縁を有し、
前記第１方向に視て、前記第２縁の延長線は、前記第１縁に交差する、請求項１に記載の半導体装置。
前記第１方向に視て、前記駆動素子は、前記第３方向に延び、かつ前記第１縁から最も近くに位置する第２縁を有し、
前記第１方向に視て、前記第２縁の延長線は、前記第１縁に交差する、請求項１に記載の半導体装置。
【請求項3】
前記第１方向に視て、前記第２半導体素子は、前記第２方向に延び、かつ前記駆動素子から最も近くに位置する第３縁を有し、
前記第１方向に視て、前記駆動素子は、前記第３方向に延び、かつ前記第３縁から最も近くに位置する第４縁を有し、
前記第１方向に視て、前記第４縁の延長線は、前記第３縁に交差する、請求項２に記載の半導体装置。
前記第１方向に視て、前記駆動素子は、前記第３方向に延び、かつ前記第３縁から最も近くに位置する第４縁を有し、
前記第１方向に視て、前記第４縁の延長線は、前記第３縁に交差する、請求項２に記載の半導体装置。
【請求項4】
前記駆動素子と前記第１ゲート電極とを導通する第１配線をさらに備え、
前記第１方向に視て、前記第１ゲート電極は、前記第１配線に重なっている、請求項３に記載の半導体装置。
前記第１方向に視て、前記第１ゲート電極は、前記第１配線に重なっている、請求項３に記載の半導体装置。
【請求項5】
前記第１方向において前記第１配線を基準として前記第１半導体素子とは反対側に位置する第１絶縁層をさらに備え、
前記第１配線は、前記第１絶縁層に接している、請求項４に記載の半導体装置。
前記第１配線は、前記第１絶縁層に接している、請求項４に記載の半導体装置。
【請求項6】
前記駆動素子と前記第１電極とを導通する第２配線をさらに備え、
前記第２配線は、前記第１方向において前記第１絶縁層を基準として前記第１配線が位置する側に位置しており、
前記第２配線は、前記第１絶縁層に接している、請求項５に記載の半導体装置。
前記第２配線は、前記第１方向において前記第１絶縁層を基準として前記第１配線が位置する側に位置しており、
前記第２配線は、前記第１絶縁層に接している、請求項５に記載の半導体装置。
【請求項7】
前記第１方向に視て、前記駆動素子は、前記第１配線および前記第２配線に重なっている、請求項６に記載の半導体装置。
【請求項8】
前記第２電極は、前記第１電極よりも前記駆動素子の近くに位置する、請求項７に記載の半導体装置。
【請求項9】
前記第２電極は、前記第２方向において前記第１ゲート電極を基準として前記第２ゲート電極とは反対側に位置する、請求項８に記載の半導体装置。
【請求項10】
前記第１方向に視て、前記第１配線は、前記第２配線に重なっている、請求項９に記載の半導体装置。
【請求項11】
前記第１半導体素子と前記第１絶縁層との間に位置する第２絶縁層をさらに備え、
前記第１配線および前記第２配線の各々の少なくとも一部は、前記第２絶縁層に収容されている、請求項６ないし１０のいずれかに記載の半導体装置。
前記第１配線および前記第２配線の各々の少なくとも一部は、前記第２絶縁層に収容されている、請求項６ないし１０のいずれかに記載の半導体装置。
【請求項12】
前記第１絶縁層を基準として前記第１配線および前記第２配線とは反対側に位置する複数の電力端子をさらに備え、
前記複数の電力端子の各々は、前記第１電極、前記第２電極、前記第３電極および前記第４電極の少なくともいずれかに導通している、請求項１１に記載の半導体装置。
前記複数の電力端子の各々は、前記第１電極、前記第２電極、前記第３電極および前記第４電極の少なくともいずれかに導通している、請求項１１に記載の半導体装置。
【請求項13】
前記複数の電力端子の各々の少なくとも一部は、前記第１絶縁層に収容されている、請求項１２に記載の半導体装置。
【請求項14】
前記第１半導体素子を基準として前記第２絶縁層とは反対側に位置する放熱層をさらに備え、
前記第１方向に視て、前記放熱層は、前記第１半導体素子に重なっている、請求項１３に記載の半導体装置。
前記第１方向に視て、前記放熱層は、前記第１半導体素子に重なっている、請求項１３に記載の半導体装置。
【請求項15】
本体部と、
前記本体部の第１方向の一方側に位置するとともに、前記本体部に導通する第１電極、第２電極、第１ゲート電極および第２ゲート電極と、を備え、
前記第１方向に視て、前記本体部は、前記第１方向に対して直交する第２方向に延びる第１縁と、前記第１方向および前記第２方向に対して直交する第３方向に延びる第２縁と、を有し、
前記第１縁の長さは、前記第２縁の長さよりも小さく、
前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において互いに離れており、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記本体部の中心よりも前記第１縁の近くに位置する、半導体素子。
前記本体部の第１方向の一方側に位置するとともに、前記本体部に導通する第１電極、第２電極、第１ゲート電極および第２ゲート電極と、を備え、
前記第１方向に視て、前記本体部は、前記第１方向に対して直交する第２方向に延びる第１縁と、前記第１方向および前記第２方向に対して直交する第３方向に延びる第２縁と、を有し、
前記第１縁の長さは、前記第２縁の長さよりも小さく、
前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において互いに離れており、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記本体部の中心よりも前記第１縁の近くに位置する、半導体素子。
【請求項16】
前記第２電極は、前記第１電極よりも前記第１縁の近くに位置する、請求項１５に記載の半導体素子。
【請求項17】
前記第２電極は、前記第２方向において前記第１ゲート電極と前記第２ゲート電極との間に位置する部分を含む、請求項１６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体素子に関する。
【背景技術】
【0002】
特許文献１には、横型構造の半導体素子（ＨＥＭＴ）を備える半導体装置の一例が開示されている。半導体素子は、第１電極および第２電極を有する。当該半導体装置においては、半導体素子はダイパッドに接合されている。第１電極および第２電極は、ワイヤを介してダイパッドの周辺に位置する複数の端子リードに導通している。
【0003】
特許文献１に開示されている半導体装置においては、より効率的な電力変換を達成すべく、高周波である電気信号の伝送が求められることがある。そのためには、当該電気信号の伝送経路となる配線において、寄生インダクタンスを低減することが求められる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２０－１８８０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示は先述の事情に鑑み、配線における寄生インダクタンスの低減を図ることが可能な半導体装置および半導体素子を提供することをその課題とする。
【課題を解決するための手段】
【0006】
本開示の第１の側面によって提供される半導体装置は、第１方向の一方側に位置する第１電極、第２電極および第１ゲート電極を有する第１半導体素子と、前記第１方向において前記第１電極が位置する側に位置する第３電極、第４電極および第２ゲート電極を有するとともに、前記第１方向に対して直交する第２方向において前記第１半導体素子から離れた第２半導体素子と、前記第１半導体素子および前記第２半導体素子を基準として前記第１方向および前記第２方向に対して直交する第３方向の一方側に位置するとともに、前記第１ゲート電極および前記第２ゲート電極に導通する駆動素子と、を備え、前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において前記第１半導体素子の第１中心と、前記第２半導体素子の第２中心と、の間に位置しており、前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第３方向において、前記駆動素子と、前記第１中心および前記第２中心と、の間に位置する。
【0007】
本開示の第２の側面によって提供される半導体素子は、本体部と、前記本体部の第１方向の一方側に位置するとともに、前記本体部に導通する第１電極、第２電極、第１ゲート電極および第２ゲート電極と、を備え、前記第１方向に視て、前記本体部は、前記第１方向に対して直交する第２方向に延びる第１縁と、前記第１方向および前記第２方向に対して直交する第３方向に延びる第２縁と、を有し、前記第１縁の長さは、前記第２縁の長さよりも小さく、前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において互いに離れており、前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記本体部の中心よりも前記第１縁の近くに位置する。
【発明の効果】
【0008】
本開示にかかる半導体装置および半導体素子が具備する構成によれば、配線における寄生インダクタンスの低減を図ることが可能となる。
【0009】
本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
本開示を実施するための形態について、添付図面に基づいて説明する。
【0012】
〔第１実施形態〕
図１～図１２に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１絶縁層１１、第２絶縁層１２、第３絶縁層１３、第４絶縁層１４、第１配線２１、第２配線２２、第３配線２３、第４配線２４、複数の電力配線２５、複数の制御配線２６、複数の連絡配線２９、第１半導体素子３１、第２半導体素子３２、駆動素子３３、および複数の接続配線３９を備える。さらに半導体装置Ａ１０は、複数の第１ビア４１、複数の第２ビア４２、複数の第３ビア４３、複数の第４ビア４４、複数の第５ビア４５、複数の端子５１、被覆層５２、複数の放熱層６１、および複数の中間層６２を備える。半導体装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によるものである。
図１～図１２に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１絶縁層１１、第２絶縁層１２、第３絶縁層１３、第４絶縁層１４、第１配線２１、第２配線２２、第３配線２３、第４配線２４、複数の電力配線２５、複数の制御配線２６、複数の連絡配線２９、第１半導体素子３１、第２半導体素子３２、駆動素子３３、および複数の接続配線３９を備える。さらに半導体装置Ａ１０は、複数の第１ビア４１、複数の第２ビア４２、複数の第３ビア４３、複数の第４ビア４４、複数の第５ビア４５、複数の端子５１、被覆層５２、複数の放熱層６１、および複数の中間層６２を備える。半導体装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によるものである。
【0013】
ここで、図２は、理解の便宜上、第４絶縁層１４、複数の第１ビア４１、複数の第２ビア４２、および複数の放熱層６１の図示を省略している。図３は、理解の便宜上、図２に対して第３絶縁層１３、および複数の中間層６２の図示を省略している。図４は、理解の便宜上、図３に対して第２絶縁層１２の図示を省略するとともに、第１半導体素子３１、第２半導体素子３２および駆動素子３３を透過している。図４では、透過した複数の第１半導体素子３１、第２半導体素子３２および駆動素子３３を想像線（二点鎖線）で示している。図５は、理解の便宜上、被覆層５２を透過している。図５では、透過した被覆層５２を想像線で示している。
【0014】
半導体装置Ａ１０の説明においては、便宜上、後述する第４絶縁層１４の頂面１４１の法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘに対して直交する方向を「第３方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、第１方向ｚに視て矩形状である。
【0015】
半導体装置Ａ１０は、外部から半導体装置Ａ１０に供給された直流電力を、第１半導体素子３１および第２半導体素子３２により交流電力に変換する。半導体装置Ａ１０は、たとえばモータを駆動するためのインバータに用いられる。半導体装置Ａ１０は、たとえば米国特許出願公開第２０１０／００１９３７０号明細書に開示されているＬＤＳ（Laser Direct Structuring）工法によって形成することができる。
【0016】
第１絶縁層１１は、図９および図１２に示すように、第１方向ｚにおいて第１配線２１と第２配線２２との間に位置する。第１絶縁層１１は、樹脂を含む。第１絶縁層１１は、第１方向ｚを向く底面１１１を有する。半導体装置Ａ１０を配線基板に実装する際、底面１１１は、当該配線基板に対向する。
【0017】
第２絶縁層１２は、図６～図８に示すように、第１方向ｚにおいて第１半導体素子３１、第２半導体素子３２および駆動素子３３と、第１絶縁層１１との間に位置する。第２絶縁層１２は、第１絶縁層１１に接している。第２絶縁層１２の組成は、第１絶縁層１１の組成と同一である。
【0018】
第３絶縁層１３は、図６～図１０に示すように、第１方向ｚにおいて第２絶縁層１２を基準として第１絶縁層１１とは反対側に位置する。第３絶縁層１３は、第２絶縁層１２に接している。第３絶縁層１３の組成は、第１絶縁層１１の組成と同一である。
【0019】
第４絶縁層１４は、図６～図１０に示すように、第１方向ｚにおいて第３絶縁層１３を基準として第２絶縁層１２とは反対側に位置する。第４絶縁層１４は、第３絶縁層１３に接している。第４絶縁層１４の組成は、第１絶縁層１１の組成と同一である。第４絶縁層１４は、第１方向ｚにおいて底面１１１とは反対側を向く頂面１４１を有する。
【0020】
第１半導体素子３１は、図６、図７および図９に示すように、第２絶縁層１２に対向している。第２半導体素子３２の少なくとも一部は、第３絶縁層１３に覆われている。第１半導体素子３１は、主として電力変換に用いられるトランジスタ（スイッチング素子）である。第１半導体素子３１は、たとえば窒化物半導体を含む材料からなる。半導体装置Ａ１０においては、第１半導体素子３１は、窒化ガリウム（ＧａＮ）を含む材料からなるＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）である。
【0021】
図３および図９に示すように、第１半導体素子３１は、第１主面３１Ａ、２つの第１ゲート電極３１１、複数の第１電極３１２、および複数の第２電極３１３を有する。第１主面３１Ａは、第１方向ｚにおいて第４絶縁層１４の頂面１４１と同じ側を向く。図３に示すように、第１半導体素子３１の第１主面３１Ａは、第１縁３１Ｂを有する。第１方向ｚに視て、第１縁３１Ｂは、第２方向ｘに延び、かつ駆動素子３３から最も近くに位置する。
【0022】
図９に示すように、２つの第１ゲート電極３１１、複数の第１電極３１２、および複数の第２電極３１３は、第１方向ｚにおいて第１主面３１Ａが位置する側とは反対側に位置する。したがって、２つの第１ゲート電極３１１、複数の第１電極３１２、および複数の第２電極３１３は、第２絶縁層１２に対向している。
【0023】
図３に示すように、複数の第１電極３１２、および複数の第２電極３１３の各々は、第３方向ｙに延びている。複数の第１電極３１２の第３方向ｙの両側に、複数の第２電極３１３のうち２つの第２電極３１３が位置する。複数の第１電極３１２には、第１半導体素子３１により変換された後の電力に対応する電流が流れる。したがって、複数の第１電極３１２は、第１半導体素子３１のソースに相当する。複数の第２電極３１３には、第１半導体素子３１により変換される前の電力に対応する電流が流れる。したがって、複数の第２電極３１３は、第１半導体素子３１のドレインに対応する。
【0024】
図３に示すように、２つの第１ゲート電極３１１は、第１半導体素子３１の第３方向ｙの両側に位置する。２つの第１ゲート電極３１１のいずれかには、第１半導体素子３１を駆動するためのゲート電圧が印加される。第１方向ｚに視て、２つの第１ゲート電極３１１の各々の面積は、複数の第１電極３１２、および複数の第２電極３１３の各々の面積よりも小さい。
【0025】
図３に示すように、第１方向ｚに視て、２つの第１ゲート電極３１１のいずれかは、第２方向ｘにおいて第１半導体素子３１の第１中心Ｃ１と、第２半導体素子３２の第２中心Ｃ２との間に位置する。第１方向ｚに視て、２つの第１ゲート電極３１１のいずれかは、第３方向ｙにおいて駆動素子３３と、第１中心Ｃ１および第２中心Ｃ２との間に位置する。
【0026】
第２半導体素子３２は、図６、図７および図１０に示すように、第２絶縁層１２に対向している。第２半導体素子３２の少なくとも一部は、第３絶縁層１３に覆われている。第２半導体素子３２は、第２方向ｘにおいて第１半導体素子３１から離れている。第１半導体素子３１は、第２半導体素子３２と同一構造および同一機能の素子である。したがって、第１半導体素子３１の説明においては、第２半導体素子３２の説明と重複する内容を省略する。
【0027】
図３および図１０に示すように、第２半導体素子３２は、第２主面３２Ａ、２つの第２ゲート電極３２１、複数の第３電極３２２、および複数の第４電極３２３を有する。第２主面３２Ａは、第１方向ｚにおいて第４絶縁層１４の頂面１４１と同じ側を向く。図３に示すように、第２半導体素子３２の第２主面３２Ａは、第３縁３２Ｂを有する。第１方向ｚに視て、第３縁３２Ｂは、第２方向ｘに延び、かつ駆動素子３３から最も近くに位置する。
【0028】
図１０に示すように、２つの第２ゲート電極３２１、複数の第３電極３２２、および複数の第４電極３２３は、第１方向ｚにおいて第２主面３２Ａが位置する側とは反対側に位置する。したがって、２つの第２ゲート電極３２１、複数の第３電極３２２、および複数の第４電極３２３は、第２絶縁層１２に対向している。すなわち、２つの第２ゲート電極３２１、複数の第３電極３２２、および複数の第４電極３２３は、第１方向ｚにおいて第１半導体素子３１の複数の第１電極３１２が位置する側に位置する。
【0029】
２つの第２ゲート電極３２１の構造および機能は、第１半導体素子３１の２つの第１ゲート電極３１１の構造および機能に相当する。複数の第３電極３２２の構造および機能は、第１半導体素子３１の複数の第１電極３１２の構造および機能に相当する。複数の第４電極３２３の構造および機能は、第２半導体素子３２の複数の第２電極３１３の構造および機能に相当する。
【0030】
図３に示すように、第１方向ｚに視て、２つの第２ゲート電極３２１のいずれかは、第２方向ｘにおいて第１半導体素子３１の第１中心Ｃ１と、第２半導体素子３２の第２中心Ｃ２との間に位置する。第１方向ｚに視て、２つの第２ゲート電極３２１のずれかは、第３方向ｙにおいて駆動素子３３と、第１中心Ｃ１および第２中心Ｃ２との間に位置する。
【0031】
図３に示すように、第１半導体素子３１の複数の第２電極３１３のうち第１主面３１Ａの第１縁３１Ｂから最も近くに位置する第２電極３１３は、第１半導体素子３１の複数の第１電極３１２よりも駆動素子３３の近くに位置する。さらに、複数の第２電極３１３のうち第１縁３１Ｂから最も近くに位置する第２電極３１３は、第２方向ｘにおいて第１半導体素子３１の２つの第１ゲート電極３１１を基準として、第２半導体素子３２の２つの第２ゲート電極３２１とは反対側に位置する。
【0032】
図３に示すように、第２半導体素子３２の複数の第４電極３２３のうち第２主面３２Ａの第３縁３２Ｂから最も近くに位置する第４電極３２３は、第２半導体素子３２の複数の第３電極３２２よりも駆動素子３３の近くに位置する。さらに、複数の第４電極３２３のうち第３縁３２Ｂから最も近くに位置する第４電極３２３は、第２方向ｘにおいて第２半導体素子３２の２つの第２ゲート電極３２１を基準として、第１半導体素子３１の２つの第１ゲート電極３１１とは反対側に位置する。
【0033】
駆動素子３３は、図２、図５および図６に示すように、第２絶縁層１２に対向している。駆動素子３３は、第３絶縁層１３に覆われている。駆動素子３３は、第１半導体素子３１および第２半導体素子３２の第３方向ｙの一方側に位置する。駆動素子３３は、第１半導体素子３１および第２半導体素子３２に導通している。駆動素子３３は、第２半導体素子３２の２つの第２ゲート電極３２１のいずれかと、複数の第１半導体素子３１の２つの第１ゲート電極３１１のいずれかとゲート電圧を印加するゲートドライバである。駆動素子３３は、複数のパッド３３１を有する。複数のパッド３３１は、第２絶縁層１２に対向している。
【0034】
図３に示すように、駆動素子３３は、第２縁３３Ａを有する。第１方向ｚに視て、第２縁３３Ａは、第３方向ｙに延び、かつ第１半導体素子３１の第１縁３１Ｂから最も近くに位置する。図１１に示すように、第１方向ｚに視て、第２縁３３Ａの延長線ＥＬ１は、第１縁３１Ｂに交差する。
【0035】
図３に示すように、駆動素子３３は、第４縁３３Ｂを有する。第１方向ｚに視て、第４縁３３Ｂは、第３方向ｙに延び、かつ第２半導体素子３２の第３縁３２Ｂから最も近くに位置する。図１１に示すように、第１方向ｚに視て、第４縁３３Ｂの延長線ＥＬ２は、第３縁３２Ｂに交差する。
【0036】
複数の接続配線３９は、図６～図１０に示すように、第２絶縁層１２に収容されている。図３に示すように、第１方向ｚに視て、複数の接続配線３９の各々は、第１半導体素子３１、第２半導体素子３２および駆動素子３３のいずれかに重なっている。複数の接続配線３９の各々は、第１配線２１、第３配線２３、複数の電力配線２５、および複数の制御配線２６のいずれかにつながっている。複数の接続配線３９の組成は、第１配線２１の組成と同一である。
【0037】
【0038】
複数の第１接続配線３９Ａの各々は、第１半導体素子３１の２つの第１ゲート電極３１１、複数の第１電極３１２、および複数の第２電極３１３のいずれかにつながっている。複数の第２接続配線３９Ｂの各々は、第２半導体素子３２の２つの第２ゲート電極３２１、複数の第３電極３２２、および複数の第４電極３２３のいずれかにつながっている。複数の第３接続配線３９Ｃは、駆動素子３３の複数のパッド３３１に個別につながっている。
【0039】
複数の電力配線２５は、図６、図７、図９および図１０に示すように、第１絶縁層１１と第２絶縁層１２との間に位置する。複数の電力配線２５の各々の少なくとも一部は、第２絶縁層１２に収容されている。複数の電力配線２５の組成は、第１配線２１の組成と同一である。
【0040】
図４に示すように、複数の電力配線２５は、第１電力配線２５Ａ、第２電力配線２５Ｂおよび第３電力配線２５Ｃを含む。第１半導体素子３１の複数の第１電極３１２は、複数の第１接続配線３９Ａのうちのいくつかを介して第１電力配線２５Ａに導通している。第１半導体素子３１の複数の第２電極３１３は、複数の第１接続配線３９Ａのいくつかを介して第２電力配線２５Ｂに導通している。第２半導体素子３２の複数の第３電極３２２は、複数の第２接続配線３９Ｂのいくつかを介して第２電力配線２５Ｂに導通している。第２半導体素子３２の複数の第４電極３２３は、複数の第２接続配線３９Ｂのいくつかを介して第３電力配線２５Ｃに導通している。
【0041】
複数の制御配線２６は、図８および図１０に示すように、第１絶縁層１１と第２絶縁層１２との間に位置する。複数の制御配線２６の各々の少なくとも一部は、第２絶縁層１２に収容されている。複数の制御配線２６の組成は、第１配線２１の組成と同一である。複数の制御配線２６の各々は、複数の第３接続配線３９Ｃのいずれかを介して駆動素子３３の複数のパッド３３１のいずれかに導通している。
【0042】
第１配線２１は、図１２に示すように、第１絶縁層１１と第２絶縁層１２との間に位置する。第１配線２１の少なくとも一部は、第２絶縁層１２に収容されている。第１配線２１の組成は、少なくとも銅（Ｃｕ）を含む。第１配線２１は、複数の第１接続配線３９Ａのいずれかを介して第１半導体素子３１の２つの第１ゲート電極３１１のいずれかに導通している。さらに第１配線２１は、複数の第３接続配線３９Ｃのいずれかを介して駆動素子３３の複数のパッド３３１のいずれかに導通している。第１配線２１においては、駆動素子３３の複数のパッド３３１のいずれかから第１半導体素子３１の２つの第１ゲート電極３１１のいずれかに向けて電流Ｉ１が流れる。
【0043】
第２配線２２は、図１２に示すように、第１絶縁層１１を基準として第２絶縁層１２とは反対側に位置する。第２配線２２の少なくとも一部は、第１絶縁層１１に収容されている。第２配線２２の組成は、第１配線２１の組成と同一である。第２配線２２は、後述する第１端子５１Ａと、第１電力配線２５Ａとを介して第１半導体素子３１の複数の第１電極３１２に導通している。さらに第２配線２２は、複数の制御配線２６のいずれかを介して駆動素子３３の複数のパッド３３１のいずれかに導通している。第２配線２２においては、第１半導体素子３１の複数の第１電極３１２から駆動素子３３の複数のパッド３３１のいずれかに向けて電流Ｉ２が流れる。したがって、電流Ｉ２の向きは、第１配線２１に流れる電流Ｉ１の向きとは逆である。
【0044】
図１１に示すように、第１方向ｚに視て、第１配線２１は、第２配線２２に重なっている。図１１および図１２に示すように、第１方向ｚにおける第１配線２１と第２配線２２との間隔Ｄは、第１方向ｚと、第１配線２１において電流Ｉ１が流れる方向とに対して直交する方向における第１配線２１の第１寸法Ｂ１よりも短い。さらに図１１に示すように、第１方向ｚと、第２配線２２において電流Ｉ２が流れる方向とに対して直交する方向における第２配線２２の第２寸法Ｂ２よりも、第１寸法Ｂ１の方が小さい。
【0045】
第３配線２３は、図１２に示すように、第１絶縁層１１と第２絶縁層１２との間に位置する。第３配線２３の少なくとも一部は、第２絶縁層１２に収容されている。第３配線２３の組成は、第１配線２１の組成と同一である。第３配線２３は、複数の第２接続配線３９Ｂのいずれかを介して第２半導体素子３２の２つの第２ゲート電極３２１のいずれかに導通している。さらに第３配線２３は、複数の第３接続配線３９Ｃのいずれかを介して駆動素子３３の複数のパッド３３１のいずれかに導通している。第３配線２３においては、駆動素子３３の複数のパッド３３１のいずれかから第２半導体素子３２の２つの第２ゲート電極３２１のいずれかに向けて電流が流れる。
【0046】
第４配線２４は、図１２に示すように、第１絶縁層１１を基準として第２絶縁層１２とは反対側に位置する。第４配線２４の少なくとも一部は、第１絶縁層１１に収容されている。第４配線２４の組成は、第１配線２１の組成と同一である。第４配線２４は、後述する第２端子５１Ｂと、第２電力配線２５Ｂとを介して第２半導体素子３２の複数の第３電極３２２に導通している。さらに第４配線２４は、複数の制御配線２６のいずれかを介して駆動素子３３の複数のパッド３３１のいずれかに導通している。第４配線２４においては、第２半導体素子３２の複数の第３電極３２２から駆動素子３３の複数のパッド３３１のいずれかに向けて電流が流れる。したがって、第４配線２４に流れる電流の向きは、第３配線２３に流れる電流の向きとは逆である。第１方向ｚに視て、第３配線２３は、第４配線２４に重なっている。
【0047】
図１１に示すように、第１配線２１の導通経路長Ｌ１は、第３配線２３の導通経路長Ｌ２よりも長い。導通経路長Ｌ１は、駆動素子３３の複数のパッド３３１のいずれかから第１半導体素子３１の２つの第１ゲート電極３１１のいずれかに至る導電経路のうち、第１配線２１における最短経路の長さである。導通経路長Ｌ２は、駆動素子３３の複数のパッド３３１のいずれかから第２半導体素子３２の２つの第１電極３１２のいずれかに至る導電経路のうち、第２配線２２における最短経路の長さである。
【0048】
複数の連絡配線２９は、図６～図１０に示すように、第１絶縁層１１に収容されている。複数の連絡配線２９の各々は、第１配線２１、第２配線２２、複数の電力配線２５、および複数の制御配線２６のいずれかと、第２配線２２、第４配線２４、および複数の端子５１とのいずれかとにつながっている。図５に示すように、第１方向ｚに視て、複数の連絡配線２９は、第１絶縁層１１の底面１１１の周縁に囲まれている。複数の連絡配線２９の組成は、第１配線２１の組成と同一である。
【0049】
【0050】
図６および図７に示すように、複数の第１連絡配線２９Ａは、第１電力配線２５Ａと後述する第１端子５１Ａとにつながっている。複数の第２連絡配線２９Ｂは。第２電力配線２５Ｂと後述する第２端子５１Ｂとにつながっている。複数の第３連絡配線２９Ｃは、第３電力配線２５Ｃと後述する第３端子５１Ｃとにつながっている。図８～図１０に示すように、複数の第４連絡配線２９Ｄの各々は、第１配線２１、第３配線２３、および複数の制御配線２６の各々のいずれかと、第２配線２２、第４配線２４、および後述する複数の制御端子５１Ｄの各々のいずれかとにつながっている。
【0051】
複数の端子５１は、図６～図１０に示すように、第１絶縁層１１を基準として第２絶縁層１２とは反対側に位置する。図５に示すように、複数の端子５１の各々は、複数の連絡配線２９のいずれかにつながっている。これにより、複数の端子５１の各々は、第１半導体素子３１、第２半導体素子３２および駆動素子３３の少なくともいずれかに導通している。複数の端子５１は、第１絶縁層１１に接している。半導体装置Ａ１０においては、複数の端子５１の各々の少なくとも一部は、第１絶縁層１１に収容されている。複数の端子５１の組成は、第１配線２１の組成と同一である。
【0052】
図５に示すように、複数の端子５１は、第１端子５１Ａ、第２端子５１Ｂ、第３端子５１Ｃ、および複数の制御端子５１Ｄを含む。
【0053】
図４および図５に示すように、第１端子５１Ａは、複数の第１連絡配線２９Ａを介して第１電力配線２５Ａに導通している。第２配線２２は、第１端子５１Ａにつながっている。第３端子５１Ｃは、複数の第３連絡配線２９Ｃを介して第２電力配線２５Ｂに導通している。第１端子５１Ａおよび第３端子５１Ｃには、第１半導体素子３１および第２半導体素子３２が変換する対象である直流電力が入力される。第１端子５１Ａは、負極（Ｎ端子）である。第３端子５１Ｃは、正極（Ｐ端子）である。
【0054】
図４および図５に示すように、第２端子５１Ｂは、複数の第２連絡配線２９Ｂを介して第２電力配線２５Ｂに導通している。第２端子５１Ｂから、第１半導体素子３１および第２半導体素子３２により変換された交流電力が出力される。第４配線２４は、第２端子５１Ｂにつながっている。
【0055】
複数の制御端子５１Ｄの各々は、複数の第４連絡配線２９Ｄのいずれかを介して、第１配線２１、第３配線２３、および複数の制御配線２６のいずれかに導通している。したがって、複数の制御端子５１Ｄの各々は、駆動素子３３に導通している。複数の制御端子５１Ｄのいずれかには、駆動素子３３を駆動するための電力が入力される。複数の制御端子５１Ｄのいずれかには、駆動素子３３への電気信号が入力される。さらに複数の制御端子５１Ｄのいずれかから、駆動素子３３からの電気信号が出力される。
【0056】
被覆層５２は、図６～図１０に示すように、第１絶縁層１１を基準として第２絶縁層１２とは反対側に位置する。被覆層５２は、第１絶縁層１１の一部として底面１１１を覆っている。被覆層５２は、絶縁体である。被覆層５２は、たとえばソルダーレジストである。第２配線２２および第４配線２４は、被覆層５２に覆われている。被覆層５２には、複数の開口５２１が設けられている。複数の開口５２１は、被覆層５２を第１方向ｚに貫通している。複数の開口５２１の各々から、複数の端子５１のいずれかが外部に露出している。これにより、半導体装置Ａ１０を配線基板に実装する際、ハンダを介して複数の端子５１の各々を当該配線基板に導電接合させることができる。
【0057】
複数の放熱層６１は、図６、図７、図９および図１０に示すように、第３絶縁層１３を基準として第２絶縁層１２とは反対側に位置する。半導体装置Ａ１０においては、複数の放熱層６１の各々の少なくとも一部は、第４絶縁層１４に収容されている。複数の放熱層６１は、第４絶縁層１４に接している。複数の放熱層６１は、第４絶縁層１４の頂面１４１から外部に露出している。複数の放熱層６１の組成は、第１配線２１の組成と同一である。
【0058】
図１に示すように、複数の放熱層６１は、第１放熱層６１Ａおよび第２放熱層６１Ｂを含む。第１放熱層６１Ａおよび第２放熱層６１Ｂは、第２方向ｘにおいて互いに離れている。第１方向ｚに視て、第１放熱層６１Ａは、第１半導体素子３１に重なっている。第１方向ｚに視て、第２放熱層６１Ｂは、第２半導体素子３２に重なっている。
【0059】
複数の中間層６２は、図６～図１０に示すように、第３絶縁層１３を基準として第２絶縁層１２とは反対側に位置するとともに、第３絶縁層１３と複数の放熱層６１との間に位置する。複数の中間層６２の各々の少なくとも一部は、第３絶縁層１３に収容されている。複数の中間層６２は、第４絶縁層１４に接している。したがって、第４絶縁層１４は、複数の中間層６２と複数の放熱層６１との間に位置する。複数の中間層６２の組成は、第１配線２１の組成と同一である。
【0060】
図２に示すように、複数の中間層６２は、第１中間層６２Ａ、第２中間層６２Ｂおよび第３中間層６２Ｃを含む。第１中間層６２Ａおよび第２中間層６２Ｂは、第２方向ｘにおいて互いに離れている。第１方向ｚに視て、第１中間層６２Ａは、第１半導体素子３１および第１放熱層６１Ａに重なっている。第１中間層６２Ａは、第１半導体素子３１から離れている。第１方向ｚに視て、第２中間層６２Ｂは、第２半導体素子３２および第２放熱層６１Ｂに重なっている。第２中間層６２Ｂは、第２半導体素子３２から離れている。第３中間層６２Ｃは、第２方向ｘにおいて第１中間層６２Ａと第２中間層６２Ｂとの間に位置する。第１方向ｚに視て、第３中間層６２Ｃは、駆動素子３３に重なっている。第３中間層６２Ｃは、駆動素子３３から離れている。
【0061】
複数の第１ビア４１は、図６に示すように、第４絶縁層１４に収容されている。複数の第１ビア４１は、第１放熱層６１Ａと第１中間層６２Ａとにつながっている。これにより、第１中間層６２Ａは、第１放熱層６１Ａに導通している。複数の第１ビア４１の組成は、第１配線２１の組成と同一である。
【0062】
複数の第２ビア４２は、図６および図１０に示すように、第４絶縁層１４に収容されている。複数の第２ビア４２は、第２放熱層６１Ｂと第２中間層６２Ｂとにつながっている。これにより、第２中間層６２Ｂは、第２放熱層６１Ｂに導通している。複数の第２ビア４２の組成は、第１配線２１の組成と同一である。
【0063】
複数の第３ビア４３は、図６および図７に示すように、第２絶縁層１２および第３絶縁層１３に収容されている。複数の第３ビア４３は、第１中間層６２Ａと第１電力配線２５Ａとにつながっている。これにより、第１中間層６２Ａは、第１電力配線２５Ａに導通している。複数の第３ビア４３の組成は、第１配線２１の組成と同一である。
【0064】
複数の第４ビア４４は、図６および図７に示すように、第２絶縁層１２および第３絶縁層１３に収容されている。複数の第４ビア４４は、第２中間層６２Ｂと第２電力配線２５Ｂとにつながっている。これにより、第２中間層６２Ｂは、第２電力配線２５Ｂに導通している。複数の第４ビア４４の組成は、第１配線２１の組成と同一である。
【0065】
複数の第５ビア４５は、図８に示すように、第２絶縁層１２および第３絶縁層１３に収容されている。複数の第５ビア４５は、第２中間層６２Ｂと、複数の制御配線２６のいずれかとに導通している。
【0066】
次に、半導体装置Ａ１０の作用効果について説明する。
【0067】
半導体装置Ａ１０は、第１ゲート電極３１１、第１電極３１２および第２電極３１３を有する第１半導体素子３１と、第２ゲート電極３２１、第３電極３２２および第４電極３２３を有する第２半導体素子３２と、第１ゲート電極３１１および第２ゲート電極３２１に導通する駆動素子３３とを備える。第１方向ｚに視て、第１ゲート電極３１１および第２ゲート電極３２１は、第２方向ｘにおいて第１半導体素子３１の第１中心Ｃ１と、第２半導体素子３２の第２中心Ｃ２との間に位置する。第１方向ｚに視て、第１ゲート電極３１１および第２ゲート電極３２１は、第３方向ｙにおいて駆動素子３３と、第１中心Ｃ１および第２中心Ｃ２との間に位置する。本構成をとることにより、図１１に示す導通経路長Ｌ１，Ｌ２の各々を短縮することができる。したがって、本構成によれば、半導体装置Ａ１０の配線における寄生インダクタンスの低減を図ることが可能となる。
【0068】
半導体装置Ａ１０は、駆動素子３３と、第１半導体素子３１の第１ゲート電極３１１とを導通する第１配線２１をさらに備える。図１１に示す導通経路長Ｌ１は、第１配線２１において設定される。第１ゲート電極３１１には、第１半導体素子３１を駆動するためのゲート電圧が印加される。したがって、導通経路長Ｌ１の短縮により第１配線２１における寄生インダクタンスが低減されるため、第１半導体素子３１のスイッチング損失を抑制することができる。第１方向ｚに視て、第１ゲート電極３１１および駆動素子３３は、第１配線２１に重なっている。これにより、導通経路長Ｌ１がより短縮されるため、第１配線２１の寄生インダクタンスをさらに低減することができる。
【0069】
半導体装置Ａ１０は、駆動素子３３と、第２半導体素子３２の第２ゲート電極３２１とを導通する第３配線２３をさらに備える。図１１に示す導通経路長Ｌ２は、第３配線２３において設定される。第２ゲート電極３２１には、第２半導体素子３２を駆動するためのゲート電圧が印加される。したがって、導通経路長Ｌ２の短縮により第３配線２３における寄生インダクタンスが低減されるため、第２半導体素子３２のスイッチング損失を抑制することができる。第１方向ｚに視て、第２ゲート電極３２１および駆動素子３３は、第２配線２２に重なっている。これにより、導通経路長Ｌ２がより短縮されるため、第３配線２３の寄生インダクタンスをさらに低減することができる。
【0070】
第１方向ｚに視て、第１半導体素子３１は、第２方向ｘに延び、かつ駆動素子３３から最も近くに位置する第１縁３１Ｂを有する。第１方向ｚに視て、駆動素子３３は、第３方向ｙに延び、かつ第１縁３１Ｂから最も近くに位置する第２縁３３Ａを有する。第１方向ｚに視て、第２縁３３Ａの延長線ＥＬ１は、第１縁３１Ｂに交差する（図１１参照）。本構成をとることにより、図１１に示す導通経路長Ｌ１を効率よく短縮することができる。
【0071】
第１方向ｚに視て、第２半導体素子３２は、第２方向ｘに延び、かつ駆動素子３３から最も近くに位置する第３縁３２Ｂを有する。第１方向ｚに視て、駆動素子３３は、第３方向ｙに延び、かつ第３縁３２Ｂから最も近くに位置する第４縁３３Ｂを有する。第１方向ｚに視て、第４縁３３Ｂの延長線ＥＬ２は、第３縁３２Ｂに交差する（図１１参照）。本構成をとることにより、図１１に示す導通経路長Ｌ２を効率よく短縮することができる。
【0072】
第１方向ｚに視て、第１配線２１は、第２配線２２に重なっている。さらに第１配線２１の第１寸法Ｂ１は、第２配線２２の第２寸法Ｂ２（第１方向ｚと第２配線２２において電流Ｉ２が流れる方向に対して直交する方向における寸法）よりも短い。本構成をとることにより、第１方向ｚに視て、第２配線２２に重なる第１配線２１の面積がより増加する。これにより、第１配線２１および第２配線２２に作用する相互インダクタンスに伴って第１配線２１に発生する逆起電力がより大きくなる。したがって、第１配線２１における寄生インダクタンスをより効果的に低減することができる。
【0073】
半導体装置Ａ１０は、第１方向ｚにおいて第１配線２１と第２配線２２との間に位置する第１絶縁層１１をさらに備える。第１絶縁層１１は、樹脂を含む。第２配線２２の少なくとも一部は、第１絶縁層１１に収容されている。本構成をとることにより、第１配線２１と第２配線２２との電気絶縁を確保しつつ、第１方向ｚにおける第１配線２１と第２配線２２との間隔Ｄをより短くすることができる。これにより、第１配線２１および第２配線２２に作用する相互インダクタンスがより大きなものとなるため、第１配線２１における寄生インダクタンスをさらに低減することが可能となる。
【0074】
半導体装置Ａ１０は、第１方向ｚにおいて第１半導体素子３１と第１絶縁層１１との間に位置する第２絶縁層１２と、第２絶縁層１２を基準として第１絶縁層１１とは反対側に位置する第３絶縁層１３とをさらに備える。第１半導体素子３１の少なくとも一部は、第３絶縁層１３に覆われている。第１配線２１は、第１絶縁層１１と第２絶縁層１２との間に位置する。本構成をとることにより、第１半導体素子３１と第１絶縁層１１との間に第１配線２１を配置しつつ、第１半導体素子３１の絶縁耐圧の低下を抑制できる。
【0075】
半導体装置Ａ１０は、第３絶縁層１３を基準として第２絶縁層１２とは反対側に位置する放熱層６１とをさらに備える。放熱層６１は、外部に露出している。第１方向ｚに視て、放熱層６１は、第１半導体素子３１に重なっている。本構成をとることにより、第１半導体素子３１から発生した熱を効率よく外部に放出することができる。
【0076】
半導体装置Ａ１０は、第３絶縁層１３を基準として第２絶縁層１２とは反対側に位置し、かつ第３絶縁層１３と放熱層６１との間に位置する中間層６２をさらに備える。中間層６２は、第３絶縁層１３に接し、かつ第１半導体素子３１から離れている。中間層６２は、第１半導体素子３１が導通する複数の電力配線２５のいずれかと、放熱層６１とに導通している。本構成をとることにより、第１半導体素子３１から発生した熱が複数の電力配線２５のいずれかを介して中間層６２に伝導される。この場合において、第１方向ｚに視て、中間層６２は、第１半導体素子３１および放熱層６１に重なっている。したがって、第１半導体素子３１から発生した熱を、より円滑に放熱層６１伝導させることができる。さらに中間層６２は、第１半導体素子３１から発生するノイズや、外部から半導体装置Ａ１０に侵入するノイズを低減する効果がある。
【0077】
〔第２実施形態〕
図１３～図１６に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図１３～図１６に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【0078】
半導体装置Ａ２０においては、中間層６２の構成と、第４絶縁層１４、複数の中間層６２、複数の第１ビア４１、複数の第２ビア４２、複数の第３ビア４３、複数の第４ビア４４、および複数の第５ビア４５を具備しないこととが、半導体装置Ａ１０の場合と異なる。
【0079】
図１３～図１６に示すように、第３絶縁層１３は、第１方向ｚにおいて第１絶縁層１１の底面１１１とは反対側を向く頂面１３１を有する。複数の放熱層６１の各々の少なくとも一部は、第３絶縁層１３に収容されている。複数の放熱層６１は、頂面１３１から外部に露出している。複数の放熱層６１の各々は、複数の電力配線２５、および複数の制御配線２６のいずれに対しても電気絶縁されている。
【0080】
次に、半導体装置Ａ２０の作用効果について説明する。
【0081】
半導体装置Ａ２０は、第１ゲート電極３１１、第１電極３１２および第２電極３１３を有する第１半導体素子３１と、第２ゲート電極３２１、第３電極３２２および第４電極３２３を有する第２半導体素子３２と、第１ゲート電極３１１および第２ゲート電極３２１に導通する駆動素子３３とを備える。第１方向ｚに視て、第１ゲート電極３１１および第２ゲート電極３２１は、第２方向ｘにおいて第１半導体素子３１の第１中心Ｃ１と、第２半導体素子３２の第２中心Ｃ２との間に位置する。第１方向ｚに視て、第１ゲート電極３１１および第２ゲート電極３２１は、第３方向ｙにおいて駆動素子３３と、第１中心Ｃ１および第２中心Ｃ２との間に位置する。したがって、本構成によれば、半導体装置Ａ２０においても、半導体装置Ａ２０の配線における寄生インダクタンスの低減を図ることが可能となる。さらに半導体装置Ａ２０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
【0082】
半導体装置Ａ２０においては、半導体装置Ａ１０の場合に対して第４絶縁層１４および中間層６２を具備しない。放熱層６１の少なくとも一部は、第３絶縁層１３に収容されている。放熱層６１は、第３絶縁層１３に接し、かつ第３絶縁層１３から外部に露出している。本構成をとることにより、半導体装置Ａ２０の放熱性能の低下を抑制しつつ、半導体装置Ａ２０の第１方向ｚにおける寸法を縮小することができる。
【0083】
〔第３実施形態〕
図１７～図２０に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図１７～図２０に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【0084】
半導体装置Ａ３０においては、第３絶縁層１３の構成と、複数の放熱層６１を具備しないこととが、先述した半導体装置Ａ２０の場合と異なる。
【0085】
図１７～図２０に示すように、第１半導体素子３１の第１主面３１Ａと、第２半導体素子３２の第２主面３２Ａとは、第３絶縁層１３の頂面１３１から外部に露出している。第１主面３１Ａおよび第２主面３２Ａの各々は、頂面１３１と面一である。したがって、第３絶縁層１３の第１方向ｚのおける寸法は、半導体装置Ａ２０の当該寸法よりも小さい。
【0086】
次に、半導体装置Ａ３０の作用効果について説明する。
【0087】
半導体装置Ａ３０は、第１ゲート電極３１１、第１電極３１２および第２電極３１３を有する第１半導体素子３１と、第２ゲート電極３２１、第３電極３２２および第４電極３２３を有する第２半導体素子３２と、第１ゲート電極３１１および第２ゲート電極３２１に導通する駆動素子３３とを備える。第１方向ｚに視て、第１ゲート電極３１１および第２ゲート電極３２１は、第２方向ｘにおいて第１半導体素子３１の第１中心Ｃ１と、第２半導体素子３２の第２中心Ｃ２との間に位置する。第１方向ｚに視て、第１ゲート電極３１１および第２ゲート電極３２１は、第３方向ｙにおいて駆動素子３３と、第１中心Ｃ１および第２中心Ｃ２との間に位置する。したがって、本構成によれば、半導体装置Ａ３０においても、半導体装置Ａ３０の配線における寄生インダクタンスの低減を図ることが可能となる。さらに半導体装置Ａ３０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
【0088】
半導体装置Ａ３０においては、半導体装置Ａ２０の場合に対して放熱層６１を具備しない。第１半導体素子３１の第１主面３１Ａは、第３絶縁層１３から外部に露出している。さらに第１主面３１Ａは、第３絶縁層１３と面一である。本構成をとることにより、半導体装置Ａ３０の放熱性能の低下を抑制しつつ、半導体装置Ａ３０の第１方向ｚにおける寸法をさらに縮小することができる。
【0089】
〔半導体素子〕
図２１～図２３に基づき、本開示の一実施形態にかかる半導体素子Ｂについて説明する。半導体素子Ｂは、本体部７１、第１ゲート電極７２、第２ゲート電極７３、複数の第１電極７４、および複数の第２電極７５を備える。
図２１～図２３に基づき、本開示の一実施形態にかかる半導体素子Ｂについて説明する。半導体素子Ｂは、本体部７１、第１ゲート電極７２、第２ゲート電極７３、複数の第１電極７４、および複数の第２電極７５を備える。
【0090】
半導体素子Ｂは、先述の第１半導体素子３１および第２半導体素子３２と同じく、主として電力変換に用いられるトランジスタ（スイッチング素子）である。より具体的には、半導体素子Ｂは、窒化ガリウムを含む材料からなるＨＥＭＴである。
【0091】
本体部７１は、図２１に示すように、第１方向ｚに視て第３方向ｙを短辺方向とする矩形状である。本体部７１は、半導体基板、半導体層および再配線層（いずれも図示略）などを含む。本体部７１は、第１面７１１、第２面７１２、第１縁７１３および第２縁７１４を有する。第１面７１１および第２面７１２は、第１方向ｚにおいて互いに反対側を向く。第１方向ｚに視て、第１縁７１３は、第２方向ｘに延びている。第１方向ｚに視て、第２縁７１４は、第３方向ｙに延びている。第１縁７１３の長さは、第２縁７１４の長さよりも小さい。
【0092】
第１ゲート電極７２、第２ゲート電極７３、複数の第１電極７４、および複数の第２電極７５は、図２２および図２３に示すように、第１方向ｚにおいて第１面７１１が位置する側に位置する。第１ゲート電極７２、第２ゲート電極７３、複数の第１電極７４、および複数の第２電極７５は、本体部７１に導通している。
【0093】
図２１に示すように、複数の第１電極７４、および複数の第２電極７５の各々は、第３方向ｙに延びている。複数の第１電極７４には、半導体素子Ｂにより変換された後の電力に対応する電流が流れる。したがって、複数の第１電極７４は、半導体素子Ｂのソースに相当する。複数の第２電極７５には、半導体素子Ｂにより変換される前の電力に対応する電流が流れる。したがって、複数の第２電極７５は、半導体素子Ｂのドレインに対応する。複数の第２電極７５のいずれかは、複数の第１電極７４よりも本体部７１の第１縁７１３の近くに位置する。
【0094】
図２１に示すように、第１ゲート電極７２および第２ゲート電極７３は、第２方向ｘにおいて互いに離れている。第１方向ｚに視て、第１ゲート電極７２および第２ゲート電極７３は、本体部７１の中心Ｃよりも本体部７１の第１縁７１３の近くに位置する。第１ゲート電極７２および第２ゲート電極７３のいずれかには、半導体素子Ｂを駆動するためのゲート電圧が印加される。第１方向ｚに視て、第１ゲート電極７２および第２ゲート電極７３の各々の面積は、複数の第１電極７４、および複数の第２電極７５の各々の面積よりも小さい。図２１および図２３に示すように、複数の第２電極７５のうち第１縁７１３から最も近くに位置する第２電極７５は、第２方向ｘにおいて第１ゲート電極７２と第２ゲート電極７３との間に位置する部分を含む。
【0095】
〔第４実施形態〕
図２４に基づき、本開示の第４実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２４は、理解の便宜上、第３絶縁層１３、第４絶縁層１４、複数の第１ビア４１、複数の第２ビア４２、複数の放熱層６１、および複数の中間層６２の図示を省略している。
図２４に基づき、本開示の第４実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２４は、理解の便宜上、第３絶縁層１３、第４絶縁層１４、複数の第１ビア４１、複数の第２ビア４２、複数の放熱層６１、および複数の中間層６２の図示を省略している。
【0096】
半導体装置Ａ４０においては、第１半導体素子３１および第２半導体素子３２に替えて２つの半導体素子Ｂを具備することが、半導体装置Ａ１０の場合と異なる。
【0097】
図２４に示すように、２つの半導体素子Ｂのうち一方の半導体素子Ｂは、複数の接続配線３９を介して第１配線２１、第１電力配線２５Ａおよび第２電力配線２５Ｂに導電接合されている。第１配線２１には、一方の半導体素子Ｂの第１ゲート電極７２が導電接合されている。
【0098】
図２４に示すように、２つの半導体素子Ｂのうち他方の半導体素子Ｂは、複数の接続配線３９を介して第３配線２３、第２電力配線２５Ｂおよび第３電力配線２５Ｃに導電接合されている。第３配線２３には、他方の半導体素子Ｂの第２ゲート電極７３が導電接合されている。
【0099】
次に、半導体素子Ｂの作用効果について説明する。
【0100】
半導体素子Ｂは、本体部７１、第１ゲート電極７２、第２ゲート電極７３、第１電極７４および第２電極７５を備える。第１方向ｚに視て、本体部７１は、第２方向ｘに延びる第１縁７１３と、第３方向ｙに延びる第２縁７１４とを有する。第１縁７１３の長さは、第２縁７１４の長さよりも小さい。第１ゲート電極７２および第２ゲート電極７３は、第２方向ｘにおいて互いに離れている。第１方向ｚに視て、第１ゲート電極７２および第２ゲート電極７３は、本体部７１の中心Ｃよりも第１縁７１３の近くに位置する。本構成をとることにより、図２４に示す２つの半導体素子Ｂを具備する半導体装置Ａ４０においても、図１１に示す導通経路長Ｌ１，Ｌ２の各々を短縮することができる。したがって、本構成によれば、半導体装置Ａ４０の配線における寄生インダクタンスの低減を図ることが可能となる。
【0101】
半導体装置Ａ４０においては、２つの半導体素子Ｂを第１配線２１、第３配線２３、および複数の電力配線２５に導電接合する際、２つの半導体素子Ｂのいずれかを第１方向ｚの回りに回転させる必要がない。一方、半導体装置Ａ１０においては、第１半導体素子３１および第２半導体素子３２が互いに同一の素子である場合では、先述の導電接合の際、第１半導体素子３１および第２半導体素子３２のいずれかを第１方向ｚの回りに回転させる必要がある。
【0102】
本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
【0103】
本開示は、以下の付記に記載した実施形態を含む。
［付記１］
第１方向の一方側に位置する第１電極、第２電極および第１ゲート電極を有する第１半導体素子と、
前記第１方向において前記第１電極が位置する側に位置する第３電極、第４電極および第２ゲート電極を有するとともに、前記第１方向に対して直交する第２方向において前記第１半導体素子から離れた第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を基準として前記第１方向および前記第２方向に対して直交する第３方向の一方側に位置するとともに、前記第１ゲート電極および前記第２ゲート電極に導通する駆動素子と、を備え、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において前記第１半導体素子の第１中心と、前記第２半導体素子の第２中心と、の間に位置しており、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第３方向において、前記駆動素子と、前記第１中心および前記第２中心と、の間に位置する、半導体装置。
［付記２］
前記第１方向に視て、前記第１半導体素子は、前記第２方向に延び、かつ前記駆動素子から最も近くに位置する第１縁を有し、
前記第１方向に視て、前記駆動素子は、前記第３方向に延び、かつ前記第１縁から最も近くに位置する第２縁を有し、
前記第１方向に視て、前記第２縁の延長線は、前記第１縁に交差する、付記１に記載の半導体装置。
［付記３］
前記第１方向に視て、前記第２半導体素子は、前記第２方向に延び、かつ前記駆動素子から最も近くに位置する第３縁を有し、
前記第１方向に視て、前記駆動素子は、前記第３方向に延び、かつ前記第３縁から最も近くに位置する第４縁を有し、
前記第１方向に視て、前記第４縁の延長線は、前記第３縁に交差する、付記２に記載の半導体装置。
［付記４］
前記駆動素子と前記第１ゲート電極とを導通する第１配線をさらに備え、
前記第１方向に視て、前記第１ゲート電極は、前記第１配線に重なっている、付記３に記載の半導体装置。
［付記５］
前記第１方向において前記第１配線を基準として前記第１半導体素子とは反対側に位置する第１絶縁層をさらに備え、
前記第１配線は、前記第１絶縁層に接している、付記４に記載の半導体装置。
［付記６］
前記駆動素子と前記第１電極とを導通する第２配線をさらに備え、
前記第２配線は、前記第１方向において前記第１絶縁層を基準として前記第１配線が位置する側に位置しており、
前記第２配線は、前記第１絶縁層に接している、付記５に記載の半導体装置。
［付記７］
前記第１方向に視て、前記駆動素子は、前記第１配線および前記第２配線に重なっている、付記６に記載の半導体装置。
［付記８］
前記第２電極は、前記第１電極よりも前記駆動素子の近くに位置する、付記７に記載の半導体装置。
［付記９］
前記第２電極は、前記第２方向において前記第１ゲート電極を基準として前記第２ゲート電極とは反対側に位置する、付記８に記載の半導体装置。
［付記１０］
前記第１方向に視て、前記第１配線は、前記第２配線に重なっている、付記９に記載の半導体装置。
［付記１１］
前記第１半導体素子と前記第１絶縁層との間に位置する第２絶縁層をさらに備え、
前記第１配線および前記第２配線の各々の少なくとも一部は、前記第２絶縁層に収容されている、付記６ないし１０のいずれかに記載の半導体装置。
［付記１２］
前記第１絶縁層を基準として前記第１配線および前記第２配線とは反対側に位置する複数の電力端子をさらに備え、
前記複数の電力端子の各々は、前記第１電極、前記第２電極、前記第３電極および前記第４電極の少なくともいずれかに導通している、付記１１に記載の半導体装置。
［付記１３］
前記複数の電力端子の各々の少なくとも一部は、前記第１絶縁層に収容されている、付記１２に記載の半導体装置。
［付記１４］
前記第１半導体素子を基準として前記第２絶縁層とは反対側に位置する放熱層をさらに備え、
前記第１方向に視て、前記放熱層は、前記第１半導体素子に重なっている、付記１３に記載の半導体装置。
［付記１５］
本体部と、
前記本体部の第１方向の一方側に位置するとともに、前記本体部に導通する第１電極、第２電極、第１ゲート電極および第２ゲート電極と、を備え、
前記第１方向に視て、前記本体部は、前記第１方向に対して直交する第２方向に延びる第１縁と、前記第１方向および前記第２方向に対して直交する第３方向に延びる第２縁と、を有し、
前記第１縁の長さは、前記第２縁の長さよりも小さく、
前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において互いに離れており、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記本体部の中心よりも前記第１縁の近くに位置する、半導体素子。
［付記１６］
前記第２電極は、前記第１電極よりも前記第１縁の近くに位置する、付記１５に記載の半導体素子。
［付記１７］
前記第２電極は、前記第２方向において前記第１ゲート電極と前記第２ゲート電極との間に位置する部分を含む、付記１６に記載の半導体素子。
［付記１］
第１方向の一方側に位置する第１電極、第２電極および第１ゲート電極を有する第１半導体素子と、
前記第１方向において前記第１電極が位置する側に位置する第３電極、第４電極および第２ゲート電極を有するとともに、前記第１方向に対して直交する第２方向において前記第１半導体素子から離れた第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を基準として前記第１方向および前記第２方向に対して直交する第３方向の一方側に位置するとともに、前記第１ゲート電極および前記第２ゲート電極に導通する駆動素子と、を備え、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において前記第１半導体素子の第１中心と、前記第２半導体素子の第２中心と、の間に位置しており、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記第３方向において、前記駆動素子と、前記第１中心および前記第２中心と、の間に位置する、半導体装置。
［付記２］
前記第１方向に視て、前記第１半導体素子は、前記第２方向に延び、かつ前記駆動素子から最も近くに位置する第１縁を有し、
前記第１方向に視て、前記駆動素子は、前記第３方向に延び、かつ前記第１縁から最も近くに位置する第２縁を有し、
前記第１方向に視て、前記第２縁の延長線は、前記第１縁に交差する、付記１に記載の半導体装置。
［付記３］
前記第１方向に視て、前記第２半導体素子は、前記第２方向に延び、かつ前記駆動素子から最も近くに位置する第３縁を有し、
前記第１方向に視て、前記駆動素子は、前記第３方向に延び、かつ前記第３縁から最も近くに位置する第４縁を有し、
前記第１方向に視て、前記第４縁の延長線は、前記第３縁に交差する、付記２に記載の半導体装置。
［付記４］
前記駆動素子と前記第１ゲート電極とを導通する第１配線をさらに備え、
前記第１方向に視て、前記第１ゲート電極は、前記第１配線に重なっている、付記３に記載の半導体装置。
［付記５］
前記第１方向において前記第１配線を基準として前記第１半導体素子とは反対側に位置する第１絶縁層をさらに備え、
前記第１配線は、前記第１絶縁層に接している、付記４に記載の半導体装置。
［付記６］
前記駆動素子と前記第１電極とを導通する第２配線をさらに備え、
前記第２配線は、前記第１方向において前記第１絶縁層を基準として前記第１配線が位置する側に位置しており、
前記第２配線は、前記第１絶縁層に接している、付記５に記載の半導体装置。
［付記７］
前記第１方向に視て、前記駆動素子は、前記第１配線および前記第２配線に重なっている、付記６に記載の半導体装置。
［付記８］
前記第２電極は、前記第１電極よりも前記駆動素子の近くに位置する、付記７に記載の半導体装置。
［付記９］
前記第２電極は、前記第２方向において前記第１ゲート電極を基準として前記第２ゲート電極とは反対側に位置する、付記８に記載の半導体装置。
［付記１０］
前記第１方向に視て、前記第１配線は、前記第２配線に重なっている、付記９に記載の半導体装置。
［付記１１］
前記第１半導体素子と前記第１絶縁層との間に位置する第２絶縁層をさらに備え、
前記第１配線および前記第２配線の各々の少なくとも一部は、前記第２絶縁層に収容されている、付記６ないし１０のいずれかに記載の半導体装置。
［付記１２］
前記第１絶縁層を基準として前記第１配線および前記第２配線とは反対側に位置する複数の電力端子をさらに備え、
前記複数の電力端子の各々は、前記第１電極、前記第２電極、前記第３電極および前記第４電極の少なくともいずれかに導通している、付記１１に記載の半導体装置。
［付記１３］
前記複数の電力端子の各々の少なくとも一部は、前記第１絶縁層に収容されている、付記１２に記載の半導体装置。
［付記１４］
前記第１半導体素子を基準として前記第２絶縁層とは反対側に位置する放熱層をさらに備え、
前記第１方向に視て、前記放熱層は、前記第１半導体素子に重なっている、付記１３に記載の半導体装置。
［付記１５］
本体部と、
前記本体部の第１方向の一方側に位置するとともに、前記本体部に導通する第１電極、第２電極、第１ゲート電極および第２ゲート電極と、を備え、
前記第１方向に視て、前記本体部は、前記第１方向に対して直交する第２方向に延びる第１縁と、前記第１方向および前記第２方向に対して直交する第３方向に延びる第２縁と、を有し、
前記第１縁の長さは、前記第２縁の長さよりも小さく、
前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において互いに離れており、
前記第１方向に視て、前記第１ゲート電極および前記第２ゲート電極は、前記本体部の中心よりも前記第１縁の近くに位置する、半導体素子。
［付記１６］
前記第２電極は、前記第１電極よりも前記第１縁の近くに位置する、付記１５に記載の半導体素子。
［付記１７］
前記第２電極は、前記第２方向において前記第１ゲート電極と前記第２ゲート電極との間に位置する部分を含む、付記１６に記載の半導体素子。
【符号の説明】
【0104】
Ａ１０，Ａ２０，Ａ３０，Ａ４０：半導体装置
Ｂ：半導体素子
１１：第１絶縁層
１１１：底面
１２：第２絶縁層
１３：第３絶縁層
１４：第４絶縁層
１４１：頂面
２１：第１配線
２２：第２配線
２３：第３配線
２４：第４配線
２５：電力配線
２５Ａ：第１電力配線
２５Ｂ：第２電力配線
２５Ｃ：第３電力配線
２６：制御配線
２９：連絡配線
２９Ａ：第１連絡配線
２９Ｂ：第２連絡配線
２９Ｃ：第３連絡配線
２９Ｄ：第４連絡配線
３１：第１半導体素子
３１Ａ：第１主面
３１Ｂ：第１縁
３１１：第１ゲート電極
３１２：第１電極
３１３：第２電極
３２：第２半導体素子
３２Ａ：第２主面
３２Ｂ：第３縁
３２１：第２ゲート電極
３２２：第３電極
３２３：第４電極
３３：駆動素子
３３Ａ：第２縁
３３Ｂ：第４縁
３３１：パッド
３９：接続配線
３９Ａ：第１接続配線
３９Ｂ：第２接続配線
３９Ｃ：第３接続配線
４１：第１ビア
４２：第２ビア
４３：第３ビア
４４：第４ビア
４５：第５ビア
５１：端子
５１Ａ：第１端子
５１Ｂ：第２端子
５１Ｃ：第３端子
５１Ｄ：制御端子
５２：被覆層
５２１：開口
６１：放熱層
６１Ａ：第１放熱層
６１Ｂ：第２放熱層
６２：中間層
６２Ａ：第１中間層
６２Ｂ：第２中間層
６２Ｃ：第３中間層
７１：本体部
７１１：第１面
７１２：第２面
７１３：第１縁
７１４：第２縁
７２：第１ゲート電極
７３：第２ゲート電極
７４：第１電極
７５：第２電極
ｚ：第１方向
ｘ：第２方向
ｙ：第３方向
Ｂ：半導体素子
１１：第１絶縁層
１１１：底面
１２：第２絶縁層
１３：第３絶縁層
１４：第４絶縁層
１４１：頂面
２１：第１配線
２２：第２配線
２３：第３配線
２４：第４配線
２５：電力配線
２５Ａ：第１電力配線
２５Ｂ：第２電力配線
２５Ｃ：第３電力配線
２６：制御配線
２９：連絡配線
２９Ａ：第１連絡配線
２９Ｂ：第２連絡配線
２９Ｃ：第３連絡配線
２９Ｄ：第４連絡配線
３１：第１半導体素子
３１Ａ：第１主面
３１Ｂ：第１縁
３１１：第１ゲート電極
３１２：第１電極
３１３：第２電極
３２：第２半導体素子
３２Ａ：第２主面
３２Ｂ：第３縁
３２１：第２ゲート電極
３２２：第３電極
３２３：第４電極
３３：駆動素子
３３Ａ：第２縁
３３Ｂ：第４縁
３３１：パッド
３９：接続配線
３９Ａ：第１接続配線
３９Ｂ：第２接続配線
３９Ｃ：第３接続配線
４１：第１ビア
４２：第２ビア
４３：第３ビア
４４：第４ビア
４５：第５ビア
５１：端子
５１Ａ：第１端子
５１Ｂ：第２端子
５１Ｃ：第３端子
５１Ｄ：制御端子
５２：被覆層
５２１：開口
６１：放熱層
６１Ａ：第１放熱層
６１Ｂ：第２放熱層
６２：中間層
６２Ａ：第１中間層
６２Ｂ：第２中間層
６２Ｃ：第３中間層
７１：本体部
７１１：第１面
７１２：第２面
７１３：第１縁
７１４：第２縁
７２：第１ゲート電極
７３：第２ゲート電極
７４：第１電極
７５：第２電極
ｚ：第１方向
ｘ：第２方向
ｙ：第３方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】