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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024027292
(43)【公開日】2024-03-01
(54)【発明の名称】逐次比較型ＡＤ変換回路
(51)【国際特許分類】
H03M 1/38 20060101AFI20240222BHJP
【ＦＩ】
H03M1/38
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022129975
(22)【出願日】2022-08-17
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】網永 博之
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA06
5J022CB01
5J022CE08
5J022CF01
5J022CF07
5J022CF08
5J022CG01
(57)【要約】
【課題】逐次比較型ＡＤ変換回路の消費電力を低減させる。
【解決手段】逐次比較型ＡＤ変換回路において、キャパシタアレイ及びスイッチアレイを有するキャパシタ型ＤＡＣ（１０）は、サンプリング期間にてアナログ入力信号に応じた電荷をキャパシタアレイに蓄積させ、逐次比較期間にて蓄積電荷に基づく第１比較電圧（Ｖ１）を第１比較配線（ＷＲ１）に発生させる。逐次比較期間において、制御回路（３０）は第１比較電圧と第２比較電圧（Ｖ２）との比較結果信号（ＳＣＭＰ）に基づきスイッチアレイの状態を制御しつつデジタル出力信号の値を決定する。第１比較配線及びグランド間にグランド短絡用スイッチ（ＳＧ）を設ける。基準変更用キャパシタ（ＣＲＣ）の第１端は第１比較配線に接続される。基準変更用スイッチ（ＳＲＣ）は基準変更用キャパシタの第２端に対し電源電圧又はグランド電圧を選択的に与える。
【選択図】図１
【解決手段】逐次比較型ＡＤ変換回路において、キャパシタアレイ及びスイッチアレイを有するキャパシタ型ＤＡＣ（１０）は、サンプリング期間にてアナログ入力信号に応じた電荷をキャパシタアレイに蓄積させ、逐次比較期間にて蓄積電荷に基づく第１比較電圧（Ｖ１）を第１比較配線（ＷＲ１）に発生させる。逐次比較期間において、制御回路（３０）は第１比較電圧と第２比較電圧（Ｖ２）との比較結果信号（ＳＣＭＰ）に基づきスイッチアレイの状態を制御しつつデジタル出力信号の値を決定する。第１比較配線及びグランド間にグランド短絡用スイッチ（ＳＧ）を設ける。基準変更用キャパシタ（ＣＲＣ）の第１端は第１比較配線に接続される。基準変更用スイッチ（ＳＲＣ）は基準変更用キャパシタの第２端に対し電源電圧又はグランド電圧を選択的に与える。
【選択図】図１
【特許請求の範囲】
【請求項1】
アナログ入力信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路において、
キャパシタアレイ及び前記キャパシタアレイに接続されるスイッチアレイを有し、サンプリング期間にて前記アナログ入力信号が加わる配線を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の電源電圧又はグランド電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づく第１比較電圧を第１比較配線に発生するよう構成されるキャパシタ型ＤＡＣと、
前記第１比較配線と第２比較電圧が加わる第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号を生成するよう構成されるコンパレータと、
前記逐次比較期間において前記比較結果信号に基づき前記スイッチアレイの状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路と、
前記第１比較配線とグランドとの間に設けられるグランド短絡用スイッチと、
前記第１比較配線に接続された第１端を有する基準変更用キャパシタと、
前記基準変更用キャパシタの第２端に対し、前記電源電圧又は前記グランド電圧を選択的に与えるよう構成された基準変更用スイッチと、を備える
、逐次比較型ＡＤ変換回路。
キャパシタアレイ及び前記キャパシタアレイに接続されるスイッチアレイを有し、サンプリング期間にて前記アナログ入力信号が加わる配線を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の電源電圧又はグランド電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づく第１比較電圧を第１比較配線に発生するよう構成されるキャパシタ型ＤＡＣと、
前記第１比較配線と第２比較電圧が加わる第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号を生成するよう構成されるコンパレータと、
前記逐次比較期間において前記比較結果信号に基づき前記スイッチアレイの状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路と、
前記第１比較配線とグランドとの間に設けられるグランド短絡用スイッチと、
前記第１比較配線に接続された第１端を有する基準変更用キャパシタと、
前記基準変更用キャパシタの第２端に対し、前記電源電圧又は前記グランド電圧を選択的に与えるよう構成された基準変更用スイッチと、を備える
、逐次比較型ＡＤ変換回路。
【請求項2】
前記制御回路は、前記サンプリング期間にて前記グランド短絡用スイッチをオンにすることで前記第１比較配線に前記グランド電圧を与え、前記逐次比較期間にて前記グランド短絡用スイッチをオフとし、
前記制御回路は、前記基準変更用スイッチの制御を通じて、前記基準変更用キャパシタの第２端に対し、前記サンプリング期間にて前記グランド電圧を与え、前記逐次比較期間にて前記電源電圧を与える
、請求項１に記載の逐次比較型ＡＤ変換回路。
前記制御回路は、前記基準変更用スイッチの制御を通じて、前記基準変更用キャパシタの第２端に対し、前記サンプリング期間にて前記グランド電圧を与え、前記逐次比較期間にて前記電源電圧を与える
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項3】
前記基準変更用キャパシタの第２端に与えられる電圧が前記グランド電圧から前記電源電圧に切り替えられることで前記第１比較配線の電圧が所定電圧量だけ上昇し、
前記逐次比較期間において前記第２比較電圧は前記所定電圧量を電圧値として持つ
、請求項２に記載の逐次比較型ＡＤ変換回路。
前記逐次比較期間において前記第２比較電圧は前記所定電圧量を電圧値として持つ
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項4】
前記基準変更用スイッチは、前記電源電圧が加わる第１切替端子、前記グランド電圧が加わる第２切替端子及び前記基準変更用キャパシタの第２端に接続される共通端子を有し、
前記制御回路は、前記サンプリング期間から前記逐次比較期間へ遷移させる際、前記グランド短絡用スイッチをオンからオフに切り替える第１遷移切替動作と、前記基準変更用スイッチにおける前記共通端子の接続先を前記第２切替端子から前記第１切替端子に切り替える第２遷移切替動作とを同時行う、又は、前記第１遷移切替動作を行ってから前記第２遷移切替動作を行う
、請求項２に記載の逐次比較型ＡＤ変換回路。
前記制御回路は、前記サンプリング期間から前記逐次比較期間へ遷移させる際、前記グランド短絡用スイッチをオンからオフに切り替える第１遷移切替動作と、前記基準変更用スイッチにおける前記共通端子の接続先を前記第２切替端子から前記第１切替端子に切り替える第２遷移切替動作とを同時行う、又は、前記第１遷移切替動作を行ってから前記第２遷移切替動作を行う
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項5】
前記制御回路は、前記逐次比較期間において前記比較結果信号に基づき、バイナリサーチにより前記スイッチアレイの状態を順次切り替えながら前記デジタル出力信号の値をビットごとに決定する
、請求項１～４の何れかに記載の逐次比較型ＡＤ変換回路。
、請求項１～４の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項6】
前記デジタル出力信号は第１～第Ｎ番目のビットを有するＮビットのデジタル信号であり、
前記キャパシタアレイは、第１～第Ｎ番目のビットに対応し、各々に第１端及び第２端を有する第１～第Ｎキャパシタを有し、
前記スイッチアレイは、第１～第Ｎキャパシタに対応する第１～第Ｎスイッチを有し、
前記第１比較配線は前記第１～第Ｎキャパシタの各第１端側に設けられ、
第ｉスイッチは、第１切替端子、第２切替端子、第３切替端子及び第ｉキャパシタの第２端に接続される共通端子を有し、
前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、
前記制御回路は、前記サンプリング期間において前記第１～第Ｎスイッチの夫々における前記共通端子に前記第１切替端子を接続させ、その後の前記逐次比較期間において、前記第１～第Ｎスイッチの夫々における前記共通端子に前記第２又は第３切替端子を選択的に接続させた状態での前記比較結果信号に基づき、バイナリサーチにより前記デジタル出力信号の各ビットの値を決定し、
Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す
、請求項５に記載の逐次比較型ＡＤ変換回路。
前記キャパシタアレイは、第１～第Ｎ番目のビットに対応し、各々に第１端及び第２端を有する第１～第Ｎキャパシタを有し、
前記スイッチアレイは、第１～第Ｎキャパシタに対応する第１～第Ｎスイッチを有し、
前記第１比較配線は前記第１～第Ｎキャパシタの各第１端側に設けられ、
第ｉスイッチは、第１切替端子、第２切替端子、第３切替端子及び第ｉキャパシタの第２端に接続される共通端子を有し、
前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、
前記制御回路は、前記サンプリング期間において前記第１～第Ｎスイッチの夫々における前記共通端子に前記第１切替端子を接続させ、その後の前記逐次比較期間において、前記第１～第Ｎスイッチの夫々における前記共通端子に前記第２又は第３切替端子を選択的に接続させた状態での前記比較結果信号に基づき、バイナリサーチにより前記デジタル出力信号の各ビットの値を決定し、
Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す
、請求項５に記載の逐次比較型ＡＤ変換回路。
【請求項7】
前記第１～第Ｎキャパシタの第１端は全て前記第１比較配線に接続される、或いは、前記第１～第Ｎキャパシタの内、一部のキャパシタの第１端は前記第１比較配線に接続される一方で残りのキャパシタの第１端と前記第１比較配線との間にスケーリングキャパシタが直列に設けられる
、請求項６に記載の逐次比較型ＡＤ変換回路。
、請求項６に記載の逐次比較型ＡＤ変換回路。
【請求項8】
第１アナログ入力信号及び第２アナログ入力信号間の差信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路において、
第１キャパシタアレイ及び前記第１キャパシタアレイに接続される第１スイッチアレイを有し、サンプリング期間にて前記第１アナログ入力信号が加わる配線を前記第１スイッチアレイを介して前記第１キャパシタアレイに接続することで前記第１アナログ入力信号に応じた電荷を前記第１キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の電源電圧又はグランド電圧を前記第１スイッチアレイを介し前記第１キャパシタアレイ中の各キャパシタに供給した状態で前記第１キャパシタアレイの蓄積電荷に基づく第１比較電圧を第１比較配線に発生するよう構成される第１キャパシタ型ＤＡＣと、
第２キャパシタアレイ及び前記第２キャパシタアレイに接続される第２スイッチアレイを有し、前記サンプリング期間にて前記第２アナログ入力信号が加わる配線を前記第２スイッチアレイを介して前記第２キャパシタアレイに接続することで前記第２アナログ入力信号に応じた電荷を前記第２キャパシタアレイ中の各キャパシタに蓄積させ、前記逐次比較期間において前記電源電圧又は前記グランド電圧を前記第２スイッチアレイを介し前記第２キャパシタアレイ中の各キャパシタに供給した状態で前記第２キャパシタアレイの蓄積電荷に基づく第２比較電圧を第２比較配線に発生するよう構成される第２キャパシタ型ＤＡＣと、
前記第１比較配線及び前記第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号を生成するよう構成されるコンパレータと、
前記逐次比較期間において前記比較結果信号に基づき前記第１スイッチアレイ及び前記第２スイッチアレイの各状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路と、
前記第１比較配線とグランドとの間に設けられる第１グランド短絡用スイッチと、
前記第１比較配線に接続された第１端を有する第１基準変更用キャパシタと、
前記第１基準変更用キャパシタの第２端に対し、所定の電源電圧又はグランド電圧を選択的に与えるよう構成された第１基準変更用スイッチと、
前記第２比較配線とグランドとの間に設けられる第２グランド短絡用スイッチと、
前記第２比較配線に接続された第１端を有する第２基準変更用キャパシタと、
前記第２基準変更用キャパシタの第２端に対し、前記電源電圧又は前記グランド電圧を選択的に与えるよう構成された第２基準変更用スイッチと、を備える
、逐次比較型ＡＤ変換回路。
第１キャパシタアレイ及び前記第１キャパシタアレイに接続される第１スイッチアレイを有し、サンプリング期間にて前記第１アナログ入力信号が加わる配線を前記第１スイッチアレイを介して前記第１キャパシタアレイに接続することで前記第１アナログ入力信号に応じた電荷を前記第１キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の電源電圧又はグランド電圧を前記第１スイッチアレイを介し前記第１キャパシタアレイ中の各キャパシタに供給した状態で前記第１キャパシタアレイの蓄積電荷に基づく第１比較電圧を第１比較配線に発生するよう構成される第１キャパシタ型ＤＡＣと、
第２キャパシタアレイ及び前記第２キャパシタアレイに接続される第２スイッチアレイを有し、前記サンプリング期間にて前記第２アナログ入力信号が加わる配線を前記第２スイッチアレイを介して前記第２キャパシタアレイに接続することで前記第２アナログ入力信号に応じた電荷を前記第２キャパシタアレイ中の各キャパシタに蓄積させ、前記逐次比較期間において前記電源電圧又は前記グランド電圧を前記第２スイッチアレイを介し前記第２キャパシタアレイ中の各キャパシタに供給した状態で前記第２キャパシタアレイの蓄積電荷に基づく第２比較電圧を第２比較配線に発生するよう構成される第２キャパシタ型ＤＡＣと、
前記第１比較配線及び前記第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号を生成するよう構成されるコンパレータと、
前記逐次比較期間において前記比較結果信号に基づき前記第１スイッチアレイ及び前記第２スイッチアレイの各状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路と、
前記第１比較配線とグランドとの間に設けられる第１グランド短絡用スイッチと、
前記第１比較配線に接続された第１端を有する第１基準変更用キャパシタと、
前記第１基準変更用キャパシタの第２端に対し、所定の電源電圧又はグランド電圧を選択的に与えるよう構成された第１基準変更用スイッチと、
前記第２比較配線とグランドとの間に設けられる第２グランド短絡用スイッチと、
前記第２比較配線に接続された第１端を有する第２基準変更用キャパシタと、
前記第２基準変更用キャパシタの第２端に対し、前記電源電圧又は前記グランド電圧を選択的に与えるよう構成された第２基準変更用スイッチと、を備える
、逐次比較型ＡＤ変換回路。
【請求項9】
前記制御回路は、前記サンプリング期間にて前記第１グランド短絡用スイッチ及び第２グランド短絡用スイッチをオンにすることで前記第１比較配線及び前記第２比較配線に前記グランド電圧を与え、前記逐次比較期間にて前記第１グランド短絡用スイッチ及び第２グランド短絡用スイッチをオフとし、
前記制御回路は、前記第１基準変更用スイッチ及び第２基準変更用スイッチの制御を通じて、前記第１基準変更用キャパシタ及び前記第２基準変更用キャパシタの各第２端に対し、前記サンプリング期間にて前記グランド電圧を与え、前記逐次比較期間にて前記電源電圧を与える
、請求項８に記載の逐次比較型ＡＤ変換回路。
前記制御回路は、前記第１基準変更用スイッチ及び第２基準変更用スイッチの制御を通じて、前記第１基準変更用キャパシタ及び前記第２基準変更用キャパシタの各第２端に対し、前記サンプリング期間にて前記グランド電圧を与え、前記逐次比較期間にて前記電源電圧を与える
、請求項８に記載の逐次比較型ＡＤ変換回路。
【請求項10】
前記第１基準変更用キャパシタの第２端に与えられる電圧が前記グランド電圧から前記電源電圧に切り替えられることで前記第１比較配線の電圧が所定電圧量だけ上昇し、
前記第２基準変更用キャパシタの第２端に与えられる電圧が前記グランド電圧から前記電源電圧に切り替えられることで前記第２比較配線の電圧が前記所定電圧量だけ上昇する
、請求項９に記載の逐次比較型ＡＤ変換回路。
前記第２基準変更用キャパシタの第２端に与えられる電圧が前記グランド電圧から前記電源電圧に切り替えられることで前記第２比較配線の電圧が前記所定電圧量だけ上昇する
、請求項９に記載の逐次比較型ＡＤ変換回路。
【請求項11】
前記第１基準変更用スイッチは、前記電源電圧が加わる第１切替端子、前記グランド電圧が加わる第２切替端子及び前記第１基準変更用キャパシタの第２端に接続される共通端子を有し、
前記第２基準変更用スイッチは、前記電源電圧が加わる第１切替端子、前記グランド電圧が加わる第２切替端子及び前記第２基準変更用キャパシタの第２端に接続される共通端子を有し、
前記制御回路は、前記サンプリング期間から前記逐次比較期間へ遷移させる際、前記第１及び第２グランド短絡用スイッチをオンからオフに切り替える第１遷移切替動作と、前記第１及び第２基準変更用スイッチの夫々において前記共通端子の接続先を前記第２切替端子から前記第１切替端子に切り替える第２遷移切替動作とを同時行う、又は、前記第１遷移切替動作を行ってから前記第２遷移切替動作を行う
、請求項９に記載の逐次比較型ＡＤ変換回路。
前記第２基準変更用スイッチは、前記電源電圧が加わる第１切替端子、前記グランド電圧が加わる第２切替端子及び前記第２基準変更用キャパシタの第２端に接続される共通端子を有し、
前記制御回路は、前記サンプリング期間から前記逐次比較期間へ遷移させる際、前記第１及び第２グランド短絡用スイッチをオンからオフに切り替える第１遷移切替動作と、前記第１及び第２基準変更用スイッチの夫々において前記共通端子の接続先を前記第２切替端子から前記第１切替端子に切り替える第２遷移切替動作とを同時行う、又は、前記第１遷移切替動作を行ってから前記第２遷移切替動作を行う
、請求項９に記載の逐次比較型ＡＤ変換回路。
【請求項12】
前記制御回路は、前記逐次比較期間において前記比較結果信号に基づき、バイナリサーチにより前記第１及び第２スイッチアレイの状態を順次切り替えながら前記デジタル出力信号の値をビットごとに決定する
、請求項８～１１の何れかに記載の逐次比較型ＡＤ変換回路。
、請求項８～１１の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項13】
前記デジタル出力信号は第１～第Ｎ番目のビットを有するＮビットのデジタル信号であり、
各キャパシタアレイは、第１～第Ｎ番目のビットに対応し、各々に第１端及び第２端を有する第１～第Ｎキャパシタを有し、
各スイッチアレイは、第１～第Ｎキャパシタに対応する第１～第Ｎスイッチを有し、
前記第１比較配線は前記第１キャパシタアレイにおける前記第１～第Ｎキャパシタの各第１端側に設けられ、
前記第２比較配線は前記第２キャパシタアレイにおける前記第１～第Ｎキャパシタの各第１端側に設けられ、
各スイッチアレイにおいて、第ｉスイッチは、第１切替端子、第２切替端子、第３切替端子及び第ｉキャパシタの第２端に接続される共通端子を有し、
前記第１スイッチアレイにおける前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記第１アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、
前記第２スイッチアレイにおける前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記第２アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、
前記制御回路は、前記サンプリング期間において各スイッチアレイの前記第１～第Ｎスイッチの夫々における前記共通端子に前記第１切替端子を接続させ、その後の前記逐次比較期間において、各スイッチアレイの前記第１～第Ｎスイッチの夫々における前記共通端子に前記第２又は第３切替端子を選択的に接続させた状態での前記比較結果信号に基づき、バイナリサーチにより前記デジタル出力信号の各ビットの値を決定し、
Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す
、請求項１２に記載の逐次比較型ＡＤ変換回路。
各キャパシタアレイは、第１～第Ｎ番目のビットに対応し、各々に第１端及び第２端を有する第１～第Ｎキャパシタを有し、
各スイッチアレイは、第１～第Ｎキャパシタに対応する第１～第Ｎスイッチを有し、
前記第１比較配線は前記第１キャパシタアレイにおける前記第１～第Ｎキャパシタの各第１端側に設けられ、
前記第２比較配線は前記第２キャパシタアレイにおける前記第１～第Ｎキャパシタの各第１端側に設けられ、
各スイッチアレイにおいて、第ｉスイッチは、第１切替端子、第２切替端子、第３切替端子及び第ｉキャパシタの第２端に接続される共通端子を有し、
前記第１スイッチアレイにおける前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記第１アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、
前記第２スイッチアレイにおける前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記第２アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、
前記制御回路は、前記サンプリング期間において各スイッチアレイの前記第１～第Ｎスイッチの夫々における前記共通端子に前記第１切替端子を接続させ、その後の前記逐次比較期間において、各スイッチアレイの前記第１～第Ｎスイッチの夫々における前記共通端子に前記第２又は第３切替端子を選択的に接続させた状態での前記比較結果信号に基づき、バイナリサーチにより前記デジタル出力信号の各ビットの値を決定し、
Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す
、請求項１２に記載の逐次比較型ＡＤ変換回路。
【請求項14】
前記第１キャパシタアレイにおける前記第１～第Ｎキャパシタの第１端は全て前記第１比較配線に接続され、且つ、前記第２キャパシタアレイにおける前記第１～第Ｎキャパシタの第１端は全て前記第２比較配線に接続される、或いは、
前記第１キャパシタアレイにおける前記第１～第Ｎキャパシタの内、一部のキャパシタの第１端は前記第１比較配線に接続される一方で残りのキャパシタの第１端と前記第１比較配線との間にスケーリングキャパシタが直列に設けられ、且つ、前記第２キャパシタアレイにおける前記第１～第Ｎキャパシタの内、一部のキャパシタの第１端は前記第２比較配線に接続される一方で残りのキャパシタの第１端と前記第２比較配線との間に他のスケーリングキャパシタが直列に設けられる
、請求項１３に記載の逐次比較型ＡＤ変換回路。
前記第１キャパシタアレイにおける前記第１～第Ｎキャパシタの内、一部のキャパシタの第１端は前記第１比較配線に接続される一方で残りのキャパシタの第１端と前記第１比較配線との間にスケーリングキャパシタが直列に設けられ、且つ、前記第２キャパシタアレイにおける前記第１～第Ｎキャパシタの内、一部のキャパシタの第１端は前記第２比較配線に接続される一方で残りのキャパシタの第１端と前記第２比較配線との間に他のスケーリングキャパシタが直列に設けられる
、請求項１３に記載の逐次比較型ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型ＡＤ変換回路に関する。
【背景技術】
【0002】
逐次比較型ＡＤ変換回路は、一般に、ＤＡＣ（デジタル－アナログ変換器）、コンパレータ、及び、逐次比較を担う論理回路（制御回路）を備える。ＤＡＣとしてキャパシタ型ＤＡＣ（容量性ＤＡＣ）が用いられることも多い。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－８０２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
キャパシタ型ＤＡＣを用いてアナログ入力信号をサンプリングする際、通常、基準電圧源を作動させ、基準電圧に対してアナログ入力信号のサンプリングを行う。但し、この方法では、サンプリング時に基準電圧源の電力消費が発生し、低電力化に不利である。
【0005】
本開示は、消費電力の低減に寄与する逐次比較型ＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る逐次比較型ＡＤ変換回路は、アナログ入力信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路において、キャパシタアレイ及び前記キャパシタアレイに接続されるスイッチアレイを有し、サンプリング期間にて前記アナログ入力信号が加わる配線を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の電源電圧又はグランド電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づく第１比較電圧を第１比較配線に発生するよう構成されるキャパシタ型ＤＡＣと、前記第１比較配線と第２比較電圧が加わる第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号を生成するよう構成されるコンパレータと、前記逐次比較期間において前記比較結果信号に基づき前記スイッチアレイの状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路と、前記第１比較配線とグランドとの間に設けられるグランド短絡用スイッチと、前記第１比較配線に接続された第１端を有する基準変更用キャパシタと、前記基準変更用キャパシタの第２端に対し、前記電源電圧又は前記グランド電圧を選択的に与えるよう構成された基準変更用スイッチと、を備える。
【発明の効果】
【0007】
本開示によれば、消費電力の低減に寄与する逐次比較型ＡＤ変換回路を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＷＲ１”によって参照される比較配線は（図１参照）、比較配線ＷＲ１と表記されることもあるし、配線ＷＲ１と略記されることもあり得るが、それらは全て同じものを指す。本明細書において、任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0010】
＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１に第１実施形態に係るＡＤコンバータ１の全体構成図を示す。ＡＤコンバータ１は逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１に対してアナログ入力信号Ａｉｎが入力される。ＡＤコンバータ１はアナログ入力信号Ａｉｎに対するＡＤ変換動作を行う。アナログ入力信号Ａｉｎに対するＡＤ変換動作では、アナログ入力信号Ａｉｎをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。
本開示の第１実施形態を説明する。図１に第１実施形態に係るＡＤコンバータ１の全体構成図を示す。ＡＤコンバータ１は逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１に対してアナログ入力信号Ａｉｎが入力される。ＡＤコンバータ１はアナログ入力信号Ａｉｎに対するＡＤ変換動作を行う。アナログ入力信号Ａｉｎに対するＡＤ変換動作では、アナログ入力信号Ａｉｎをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。
【0011】
デジタル出力信号ＤｏｕｔはＮビットのデジタル信号である。即ち、デジタル出力信号Ｄｏｕｔは、第１番目のビットから第Ｎ番目のビットまでの計Ｎビットを有する。Ｎは２以上の任意の整数であり、例えば、８、１０、１２、１４又は１６である。ここで、第ｉ番目のビットから見て第（ｉ＋１）番目のビットが上位側のビットであるとする。故に、第１番目～第Ｎ番目のビットの内、第１番目のビットが最下位ビットであり、第Ｎ番目のビットが最上位ビットである。ｉは任意の整数を表し、Ｎ以下の自然数を表すと解して良い。
【0012】
ＡＤコンバータ１は、ＤＡＣ１０、コンパレータ２０、制御回路３０及び電圧生成回路４０を備えると共に、スイッチＳＧ、スイッチＳＲＣ及びキャパシタＣＲＣを備える。配線ＷＲ＿Ａｉｎはアナログ入力信号Ａｉｎが加わるアナログ入力配線である。配線ＷＲ＿ＶＤＤは所定の電源電圧ＶＤＤが加わる電源配線である。配線ＷＲ＿ＧＮＤはグランドに接続される。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。配線ＷＲ＿ＧＮＤはグランド電圧が加わるグランド配線である。配線ＷＲ＿ＧＮＤそのものがグランドであると解しても良い。グランド電圧はグランドの電位を有し、故に０Ｖである。電源電圧ＶＤＤは正の直流電圧値（例えば５Ｖ）を有する。アナログ入力信号Ａｉｎは０Ｖ以上且つ電源電圧ＶＤＤ以下の電圧値を有する。
【0013】
ＤＡＣ１０はキャパシタ型ＤＡＣ（キャパシタ型デジタル－アナログ変換器）である。キャパシタ型ＤＡＣは一般に容量性ＤＡＣとも称される。ＤＡＣ１０はキャパシタアレイ１１及びスイッチアレイ１２を備える。キャパシタアレイ１１はキャパシタＣ［１］～Ｃ［Ｎ］を備え、スイッチアレイ１２はスイッチＳ［１］～Ｓ［Ｎ］を備える。
【0014】
キャパシタＣ［１］～Ｃ［Ｎ］は各々に第１端及び第２端を備え、第１端及び第２端間に電荷を蓄積する。図１の構成では、キャパシタＣ［１］～Ｃ［Ｎ］の第１端は全て比較配線ＷＲ１に接続される。キャパシタＣ［１］～Ｃ［Ｎ］に対応して、夫々、スイッチＳ［１］～Ｓ［Ｎ］が設けられる。即ちキャパシタＣ［ｉ］に対応してスイッチＳ［ｉ］が設けられる。また、キャパシタＣ［ｉ］はデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットに対応する。キャパシタＣ［１］～Ｃ［Ｎ］の第２端に対し、スイッチＳ［１］～Ｃ［Ｎ］を介して、アナログ入力信号Ａｉｎ、電源電圧ＶＤＤ又はグランド電圧が印加され得る。比較配線ＷＲ１に加わる電圧を比較電圧Ｖ１と称する。
【0015】
図２にキャパシタＣ［ｉ］とスイッチＳ［ｉ］と配線ＷＲ＿Ａｉｎ、ＷＲ＿ＶＤＤ及びＷＲ＿ＧＮＤとの接続関係を示す。スイッチＳ［１］～Ｓ［Ｎ］は各々に共通端子ＴＣＯＭ及び切替端子Ｔａ、Ｔｂ及びＴｃを備える。スイッチＳ［１］～Ｓ［Ｎ］の共通端子ＴＣＯＭは、夫々、キャパシタＣ［１］～Ｃ［Ｎ］の第２端に接続される。即ち例えば、スイッチＳ［１］の共通端子ＴＣＯＭはキャパシタＣ［１］の第２端に接続され、スイッチＳ［２］の共通端子ＴＣＯＭはキャパシタＣ［２］の第２端に接続される。スイッチＳ［３］等も同様である。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔａは配線ＷＲ＿Ａｉｎに接続されてアナログ入力信号Ａｉｎを受ける。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｂは配線ＷＲ＿ＶＤＤに接続されて電源電圧ＶＤＤを受ける。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｃは配線ＷＲ＿ＧＮＤに接続されてグランド電圧を受ける。
【0016】
制御回路３０の制御の下、スイッチＳ［１］～Ｓ［Ｎ］の夫々において、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れか１つに選択的に接続される。但し、スイッチＳ［ｉ］において共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れとも接続されないことがあっても良い。
【0017】
図３を参照し、以下では、任意のスイッチＳ［ｉ］において、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ、Ｔｃに接続される状態を、夫々、信号入力状態、電源接続状態、グランド接続状態と称し、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れとも接続されない状態を開放状態と称する。スイッチＳ［ｉ］の信号入力状態、電源接続状態、グランド状態では、夫々、アナログ入力信号Ａｉｎ、電源電圧ＶＤＤ、グランド電圧がキャパシタＣ［ｉ］の第２端に加わる。尚、図１では例として、スイッチＳ［１］～Ｓ［Ｎ］が全て信号入力状態とされる様子が示されている。
【0018】
スイッチＳＧはグランド短絡用スイッチであり、比較配線ＷＲ１及びグランド間に直列に設けられる。即ち、スイッチＳＧの第１端は比較配線ＷＲ１に接続され、スイッチＳＧの第２端はグランドに接続される（換言すれば配線ＷＲ＿ＧＮＤに接続される）。制御回路３０によりスイッチＳＧはオン状態又はオフ状態に制御される。オン状態、オフ状態は、以下、夫々、単にオン、オフと表現され得る。スイッチＳＧがオンであるとき、スイッチＳＧの第１端及び第２端間が導通し、比較配線ＷＲ１の電圧（即ち比較電圧Ｖ１）は０Ｖに固定される。スイッチＳＧがオフであるとき、スイッチＳＧの第１端及び第２端間は遮断され（非導通となり）、スイッチＳＧは比較電圧Ｖ１に影響を与えない。尚、図１では例として、スイッチＳＧがオフとされる様子が示されている。
【0019】
キャパシタＣＲＣは基準変更用キャパシタであり、スイッチＳＲＣは基準変更用スイッチである。キャパシタＣＲＣ及びスイッチＳＲＣにて基準変更回路が構成される。詳細は後述の説明から明らかとなるが、アナログ入力信号Ａｉｎのサンプリングの後、基準変更回路により比較電圧Ｖ１の基準となる電圧が高レベル側に変更（シフト）される。
【0020】
図４に示す如く、スイッチＳＲＣは切替端子Ｔ１及びＴ２並びに共通端子Ｔ３を備える。キャパシタＣＲＣの第１端は比較配線ＷＲ１に接続される。キャパシタＣＲＣの第２端はスイッチＳＲＣの共通端子Ｔ３は接続される。スイッチＳＲＣの切替端子Ｔ１は配線ＷＲ＿ＶＤＤに接続されて電源電圧ＶＤＤを受ける。スイッチＳＲＣの切替端子Ｔ２は配線ＷＲ＿ＧＮＤに接続されてグランド電圧を受ける。
【0021】
制御回路３０の制御の下、スイッチＳＲＣにおける共通端子Ｔ３が切替端子Ｔ１又はＴ２に選択的に接続される。但し、スイッチＳＲＣにおいて共通端子Ｔ３が切替端子Ｔ１及びＴ２の何れとも接続されないことがあっても良い。
【0022】
図５を参照し、以下では、スイッチＳＲＣにおいて、共通端子Ｔ３が切替端子Ｔ１、Ｔ２に接続される状態を、夫々、電源接続状態、グランド接続状態と称し、共通端子Ｔ３が切替端子Ｔ１及びＴ２の何れとも接続されない状態を開放状態と称する。スイッチＳＲＣの電源接続状態、グランド状態では、夫々、電源電圧ＶＤＤ、グランド電圧がキャパシタＣＲＣの第２端に加わる。尚、図１では例として、スイッチＳＲＣがグランド接続状態とされる様子が示されている。
【0023】
スイッチＳ［１］～［Ｎ］、ＳＧ及びＳＲＣの夫々を、ＭＯＳＦＥＴ等の任意のスイッチング素子にて構成できる。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。スイッチＳ［１］～［Ｎ］及びＳＲＣはマルチプレクサであって良い。尚、任意のスイッチに関し、制御回路３０が当該スイッチを或る注目した状態に制御するとは、制御回路３０が当該スイッチの状態を当該注目した状態に設定することと同義である。
【0024】
コンパレータ２０は比較配線ＷＲ１及びＷＲ２に接続される。上述したように比較配線ＷＲ１には比較電圧Ｖ１が加わる。一方、比較配線ＷＲ２には比較電圧Ｖ２が加わる。コンパレータ２０は比較電圧Ｖ１及びＶ２を比較し、比較電圧Ｖ１及びＶ２の比較結果（高低関係）を示す比較結果信号ＳＣＭＰを生成及び出力する。比較結果信号ＳＣＭＰは“０”又は“１”の値を有する二値化信号である。コンパレータ２０は非反転入力端子、反転入力端子及び出力端子を有し、ここでは、反転入力端子が比較配線ＷＲ１に接続され且つ非反転入力端子が比較配線ＷＲ２に接続されるものとする。
【0025】
コンパレータ２０は、“Ｖ１＜Ｖ２”の成立時において“１”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力し、“Ｖ１＞Ｖ２”の成立時において“０”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力する。“Ｖ１＝Ｖ２”の成立時において比較結果信号ＳＣＭＰは“０”又は“１”の値を有する。“Ｖ１＞Ｖ２”は比較電圧Ｖ１が比較電圧Ｖ２よりも高いことを表し、“Ｖ１＜Ｖ２”は比較電圧Ｖ１が比較電圧Ｖ２よりも低いことを表す。電圧等の物理量を含む他の式についても同様である。
【0026】
制御回路３０は比較結果信号ＳＣＭＰを受ける。制御回路３０はＡＤ変換動作を全体的に制御し、ＡＤ変換動作によって得られたデジタル出力信号Ｄｏｕｔを出力する。制御回路３０にはレジスタ３１が設けられ、レジスタ３１にデジタル出力信号Ｄｏｕｔの値を格納することができる。制御回路３０はＤＡＣ１０に対して制御信号ＣＮＴＤＡＣ（ＤＡＣ入力信号）を供給することで、スイッチＳ［１］～Ｓ［Ｎ］の状態を個別に制御する。制御回路３０はスイッチＳＧに対して制御信号ＣＮＴＧを供給し且つスイッチＳＲＣに対して制御信号ＣＮＴＲＣを供給することで、スイッチＳＧ及びＳＲＣの状態を個別に制御する。
【0027】
電圧生成回路４０は比較電圧Ｖ１と対比されるべき比較電圧Ｖ２を生成し、生成した比較電圧Ｖ２を比較配線ＷＲ２に供給する。比較電圧Ｖ２を基準電圧と称することもでき、この場合、電圧生成回路４０を基準電圧生成回路と称することもできる。
【0028】
図１のＤＡＣ１０において、任意の整数ｉに関し、キャパシタＣ［ｉ＋１］の静電容量値はキャパシタＣ［ｉ］の静電容量値よりも大きい。ここでは、図６に示す如く、ＤＡＣ１０内のキャパシタＣ［ｉ］は“２ｉ－１・ＣＵＮＴ”の静電容量値を有するものとする。故に、図１のＤＡＣ１０において、任意の整数ｉに関し、キャパシタＣ［ｉ＋１］の静電容量値はキャパシタＣ［ｉ］の静電容量値の２倍である。ＣＵＮＴは所定の単位容量値を表す。
【0029】
図７にＡＤ変換動作のフローチャートを示す。ＡＤ変換動作では、まずステップＳ１のサンプリング動作が行われ、次いで、ステップＳ２の状態遷移動作を経てからステップＳ３の逐次比較動作が行われ、最後にステップＳ４の結果出力動作が行われる。以下、サンプリング動作が行われる期間をサンプリング期間と称し、逐次比較動作が行われる期間を逐次比較期間と称する。
【0030】
図８はサンプリング期間におけるＡＤコンバータ１の状態を示す。サンプリング期間は所定時間長さを有する。サンプリング期間において、制御回路３０は、ＤＡＣ１０内の全スイッチＳ［１］～Ｓ［Ｎ］を信号入力状態に制御し、且つ、スイッチＳＧをオンに制御し、且つ、スイッチＳＲＣをグランド接続状態に制御する。
【0031】
サンプリング期間において、配線ＷＲ＿Ａｉｎがスイッチアレイ１２を介してキャパシタアレイ１１に接続されることで、アナログ入力信号Ａｉｎに応じた電荷がキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）に蓄積される。サンプリング期間において、比較配線ＷＲ１はスイッチＳＧを介してグランドに接続されるため、キャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）はグランド電圧を基準にしてアナログ入力信号Ａｉｎにより充電される。一方、サンプリング期間においてスイッチＳＲＣはグランド接続状態とされるため、キャパシタＣＲＣの両端間電圧は０Ｖである。尚、サンプリング期間においてコンパレータ２０及び電圧生成回路４０の動作は停止していて良い。
【0032】
ステップＳ２における状態遷移動作の流れの一例を図９に示す。図９の例では、状態遷移動作において、ステップＳ２１、Ｓ２２、Ｓ２３、Ｓ２４の動作が、この順番で実行される。ステップＳ２１、Ｓ２２、Ｓ２３、Ｓ２４の動作を、夫々、接続解消動作、第１遷移切替動作、第２遷移切替動作、逐次比較準備動作と称する。
【0033】
ステップＳ２１の接続解消動作では、ＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態が全て信号入力状態から開放状態に切り替えられる。ステップＳ２２の第１遷移切替動作では、スイッチＳＧの状態がオンからオフに切り替えられる。ステップＳ２２の後、ステップＳ３の逐次比較動作が完了するまでスイッチＳＧはオフ状態に維持される。ステップＳ２３の第２遷移切替動作では、スイッチＳＲＣの状態がグランド接続状態から電源接続状態に切り替えられる。ステップＳ２３の後、ステップＳ３の逐次比較動作が完了するまでスイッチＳＲＣは電源接続状態に維持される。ステップＳ２４の逐次比較準備動作では、ＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態が電源接続状態又はグランド接続状態に切り替えられる。
【0034】
図１０に、ステップＳ２１～Ｓ２４の動作を経た後のＡＤコンバータ１の状態を示す。図１０の例では、ステップＳ２４にてＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態が全てグランド接続状態に切り替えられることが想定されている。
【0035】
状態遷移動作においてスイッチＳ［１］～Ｓ［Ｎ］、ＳＧ及びＳＲＣの各状態の遷移タイミングは、様々に変更可能である。
即ち例えば、状態遷移動作において、ステップＳ２１、Ｓ２２及びＳ２３の動作を同時に行い、その後にステップＳ２４の動作を行っても良い。
或いは、状態遷移動作において、ステップＳ２１及びＳ２２の動作を同時に行ってから、ステップＳ２３の動作を行い、その後にステップＳ２４の動作を行っても良い。或いは、ステップＳ２１及びＳ２２の動作を同時に行ってから、ステップＳ２３及びステップＳ２４の動作を同時に行っても良い。
或いは、状態遷移動作において、ステップＳ２１の動作を行ってから、ステップＳ２２及びＳ２３の動作を同時に行い、その後にステップＳ２４の動作を行っても良い。或いは、ステップＳ２１の動作を行ってからステップＳ２２の動作を行い、その後にステップＳ２３及びＳ２４の動作を同時に行っても良い。或いは、状態遷移動作において、ステップＳ２１の動作を行ってから、ステップＳ２２、Ｓ２３及びＳ２４の動作を同時に行っても良い。
即ち例えば、状態遷移動作において、ステップＳ２１、Ｓ２２及びＳ２３の動作を同時に行い、その後にステップＳ２４の動作を行っても良い。
或いは、状態遷移動作において、ステップＳ２１及びＳ２２の動作を同時に行ってから、ステップＳ２３の動作を行い、その後にステップＳ２４の動作を行っても良い。或いは、ステップＳ２１及びＳ２２の動作を同時に行ってから、ステップＳ２３及びステップＳ２４の動作を同時に行っても良い。
或いは、状態遷移動作において、ステップＳ２１の動作を行ってから、ステップＳ２２及びＳ２３の動作を同時に行い、その後にステップＳ２４の動作を行っても良い。或いは、ステップＳ２１の動作を行ってからステップＳ２２の動作を行い、その後にステップＳ２３及びＳ２４の動作を同時に行っても良い。或いは、状態遷移動作において、ステップＳ２１の動作を行ってから、ステップＳ２２、Ｓ２３及びＳ２４の動作を同時に行っても良い。
【0036】
ステップＳ２４において、スイッチＳ［１］～Ｓ［Ｎ］は全てグランド接続状態されるか或いは全て電源接続状態とされ得る。或いは、ステップＳ２４において、スイッチＳ［１］～Ｓ［Ｎ］の状態は、ステップＳ３の逐次比較動作でのスイッチＳ［１］～Ｓ［Ｎ］の初期状態（後述の“ｊ＝Ｎ”におけるステップＳ３２の状態：図１４参照）に設定されて良い。ステップＳ２４の動作は省略され得る。
【0037】
スイッチＳ［１］～Ｓ［Ｎ］のグランド接続状態において、スイッチＳＧがオフとされた上でスイッチＳＲＣの状態がグランド接続状態から電源接続状態に切り替えられると、比較配線ＷＲ１における比較電圧Ｖ１が所定の電圧量Ｖ１ＳＦＴだけ上昇する。
【0038】
電圧量Ｖ１ＳＦＴは、ＤＡＣ１０におけるキャパシタＣ［１］～Ｃ［Ｎ］の合成容量の値（即ちキャパシタＣ［１］～Ｃ［Ｎ］の並列接続回路が有する静電容量値）と、キャパシタＣＲＣの静電容量値と、電源電圧ＶＤＤの値と、に依存して定まる。キャパシタＣ［１］～Ｃ［Ｎ］の各静電容量値及び電源電圧ＶＤＤの値が固定されているとすれば、キャパシタＣＲＣの静電容量値の調整により電圧量Ｖ１ＳＦＴを任意に調整できる。後述の逐次比較動作においてスイッチＳ［１］～Ｓ［Ｎ］の各状態に応じて比較電圧Ｖ１は変動し、スイッチＳ［１］～Ｓ［Ｎ］が全てグランド接続状態であるときに比較電圧Ｖ１は最も低くなる。また、逐次比較動作における比較電圧Ｖ１はサンプリング期間中のアナログ入力信号Ａｉｎにも依存する。アナログ入力信号Ａｉｎの変動範囲を考慮しつつ、逐次比較動作においてスイッチＳ［１］～Ｓ［Ｎ］が全てグランド接続状態であるときにも比較電圧Ｖ１が常に０Ｖ以上となるよう、上述の電圧量Ｖ１ＳＦＴが決定される（換言すればキャパシタＣＲＣの静電容量値が決定される）。このため、コンパレータ２０に負電源は必要ない。即ち、コンパレータ２０はグランド電圧を電源電圧ＶＤＤ（又は他の正の直流電圧）に基づき駆動する。
【0039】
電圧生成回路４０が生成する比較電圧Ｖ２は上記電圧量Ｖ１ＳＨＴを電圧値として持つ（即ち、“Ｖ２＝Ｖ１ＳＨＴ”である）。但し、サンプリング期間における比較電圧Ｖ２は任意で良い。少なくとも逐次比較期間において電圧量Ｖ１ＳＨＴ分の電圧値を有する比較電圧Ｖ２が電圧比較回路４０にて生成され且つ比較配線ＷＲ２に加われば良い。
【0040】
図１１の電圧生成回路４０ａは電圧生成回路４０の一例である。電圧生成回路４０ａは、キャパシタＣＲＥＦ及びＣＲＣ’とスイッチＳＧ’及びＳＲＣ’を備える。スイッチＳＧ’はスイッチＳＧと同一の構造を有し、スイッチＳＲＣ’はスイッチＳＲＣと同一の構造を有する。スイッチＳＧ’の第１端、キャパシタＣＲＥＦの第１端及びキャパシタＣＲＣ’の第１端は配線ＷＲ２に接続される。スイッチＳＧ’の第２端及びキャパシタＣＲＥＦの第２端はグランドに接続される。キャパシタＣＲＣ’の第２端はスイッチＳＲＣ’の共通端子Ｔ３に接続される。スイッチＳＲＣ’の切替端子Ｔ１は配線ＷＲ＿ＶＤＤに接続されて電源電圧ＶＤＤを受ける。スイッチＳＲＣ’の切替端子Ｔ２は配線ＷＲ＿ＧＮＤに接続されてグランド電圧を受ける。制御回路３０はスイッチＳＧと同様にスイッチＳＧ’のオン、オフを制御する。制御回路３０の制御の下、スイッチＳＲＣ’にて共通端子Ｔ３が切替端子Ｔ１又はＴ２に選択的に接続される。但し、スイッチＳＲＣ’において共通端子Ｔ３が切替端子Ｔ１及びＴ２の何れとも接続されないことがあっても良い。
【0041】
電圧生成回路４０ａが電圧生成回路４０として用いられる場合、図１２に示す如く、サンプリング期間において、スイッチＳＧ’がオンに制御され且つスイッチＳＲＣ’の共通端子Ｔ３が切替端子Ｔ２に接続されることでキャパシタＣＲＣ’の第２端にグランド電圧が印加される。その後、逐次比較期間において、スイッチＳＧ’がオフに制御され且つスイッチＳＲＣ’の共通端子Ｔ３が切替端子Ｔ１に接続されることでキャパシタＣＲＣ’の第２端に電源電圧ＶＤＤが印加される。
【0042】
ここで、式“ＣＴＯＴＡＬ：ＣＲＣ＝ＣＲＥＦ：ＣＲＣ’”が成立する。この式において、ＣＴＯＴＡＬは、ＤＡＣ１０におけるキャパシタＣ［１］～Ｃ［Ｎ］の合成容量の値（即ちキャパシタＣ［１］～Ｃ［Ｎ］の並列接続回路が有する静電容量値）を表し、ＣＲＣ、ＣＲＥＦ、、ＣＲＣ’は、夫々、キャパシタＣＲＣ、ＣＲＥＦ、、ＣＲＣ’の静電容量値を表す。上記式が成立するよう各キャパシタが構成されることで、逐次比較期間中における比較電圧Ｖ２の値は上記の電圧量Ｖ１ＳＨＴと一致する。
【0043】
或いは、図１３の電圧生成回路４０ｂを電圧生成回路４０として用いても良い。電圧生成回路４０ｂは分圧抵抗Ｒ１及びＲ２を有する。電圧生成回路４０ｂにおいて、分圧抵抗Ｒ１の第１端に電源電圧ＶＤＤが印加され、分圧抵抗Ｒ１の第２端及び分圧抵抗Ｒ２の第１端は比較配線ＷＲ２に接続される。分圧抵抗Ｒ２の第２端はグランドに接続される。電圧生成回路４０ｂが電圧生成回路４０として用いられる場合、電源電圧ＶＤＤが分圧抵抗Ｒ１及びＲ２にて分圧されること比較配線ＷＲ２に比較電圧Ｖ２が生じる。この際、“Ｖ２＝Ｖ１ＳＨＴ”が成立するよう、分圧抵抗Ｒ１及びＲ２の抵抗値比が設定される。
【0044】
図１４にステップＳ３の逐次比較動作のフローチャートを示す。上述の説明から理解されるよう、逐次比較動作が行われる逐次比較期間においてスイッチＳＧはオフ状態に維持され且つスイッチＳＲＣは電源接続状態に維持される。図１５にレジスタ３１（図１参照）の構造を示す。レジスタ３１はＮビット分の記憶容量を有し、値Ｒｇ［１］～Ｒｇ［Ｎ］を格納する。値Ｒｇ［１］～Ｒｇ［Ｎ］は夫々に“０”又は“１”である。任意の整数ｉに関し、値Ｒｇ［ｉ＋１］は値Ｒｇ［ｉ］の上位側ビットの値である。逐次比較動作において値Ｒｇ［１］～Ｒｇ［Ｎ］が上位ビット側から１ビットずつ決定され、決定された値Ｒｇ［ｉ］がデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットの値となる。
【0045】
逐次比較期間においてスイッチＳ［１］～Ｓ［Ｎ］が個別に電源接続状態又はグランド接続状態に設定される。サンプリング期間中にキャパシタアレイ１１に蓄積された電荷が逐次比較期間中にキャパシタＣ［１］～Ｃ［Ｎ］及びＣＲＣに分配される。分配の状態は逐次比較期間中のスイッチＳ［１］～Ｓ［Ｎ］の状態に依存し、故に逐次比較期間中のスイッチＳ［１］～Ｓ［Ｎ］の状態に依存して比較電圧Ｖ１が変化する。制御回路３０は、逐次比較動作において（換言すれば逐次比較期間において）、比較結果信号ＳＣＭＰに基づきバイナリサーチによりスイッチアレイ１２の状態を順次切り替えながら値Ｒｇ［１］～Ｒｇ［Ｎ］（即ちデジタル出力信号Ｄｏｕｔの値）をビットごとに決定する。
【0046】
図１４の逐次比較動作では、まずステップＳ３１にて、制御回路３０にて管理される変数ｊに対しＮの値が代入される。その後、ステップＳ３２に進む。ステップＳ３２において、制御回路３０はスイッチＳ［ｊ］を電源接続状態に制御し且つスイッチＳ［１］～Ｓ［ｊ－１］を全てグランド接続状態に制御する。但し、“ｊ＝１”の状態でステップＳ３２の処理が実行される場合にあっては、スイッチＳ［１］～Ｓ［ｊ－１］は存在しないので、ステップＳ３２にて単にスイッチＳ［１］が電源接続状態に制御される。例として図１６に、“ｊ＝Ｎ”であるときにおけるステップＳ３２での各スイッチの状態を示す。
【0047】
ステップＳ３２に続くステップＳ３３において、制御回路３０は、現時点の比較結果信号ＳＣＭＰの値を取得する（即ち直近のステップＳ３２の状態にてコンパレータ２０から出力される比較結果信号ＳＣＭＰの値を取得する）。取得した値が“１”であれば（ステップＳ３３のＹ）ステップＳ３４に進んで制御回路３０はステップＳ３４及びＳ３５の処理を行う一方、取得した値が“０”であれば（ステップＳ３３のＮ）ステップＳ３６に進んで制御回路３０はステップＳ３６及びＳ３７の処理を行う。
【0048】
ステップＳ３４において制御回路３０は値Ｒｇ［ｊ］を“１”に決定する。続くステップＳ３５において制御回路３０はスイッチＳ［ｊ］を電源接続状態で維持する。以後、図１４の逐次比較動作が終了するまでスイッチＳ［ｊ］は電源接続状態で維持される。ステップＳ３５の後、ステップＳ３８に進む。ステップＳ３５では実質的に何も実行されないので、ステップＳ３５は省略されても良い。
【0049】
ステップＳ３６において制御回路３０は値Ｒｇ［ｊ］を“０”に決定する。続くステップＳ３７において制御回路３０はスイッチＳ［ｊ］の状態を電源接続状態からグランド接続状態に切り替える。以後、図１４の逐次比較動作が終了するまでスイッチＳ［ｊ］はグランド接続状態で維持される。ステップＳ３７の後、ステップＳ３８に進む。
【0050】
ステップＳ３８において制御回路３０は変数ｊが１であるかを確認する。変数ｊが１でない場合には（ステップＳ３８のＮ）、ステップＳ３９に進み、変数ｊより１を減算してからステップＳ３２に戻ってステップＳ３２及びそれ以降の処理を繰り返す。例えば、２回目のステップＳ３２の処理では、スイッチＳ［Ｎ－１］が電源接続状態に設定され且つスイッチＳ［１］～Ｓ［Ｎ－１］がグランド接続状態に設定されることになる。この際、１回目のステップＳ３３にて“ＳＣＭＰ＝１”であったならば２回目のステップＳ３２にてスイッチＳ［Ｎ］は電源接続状態とされ、１回目のステップＳ３３にて“ＳＣＭＰ＝０”であったならば２回目のステップＳ３２にてスイッチＳ［Ｎ］はグランド接続状態とされる。
【0051】
ステップＳ３２～Ｓ３７から成る処理を単位比較動作と称する。そうすると、逐次比較動作は第１～第Ｎ単位比較動作を含む。“ｊ＝Ｎ”のときに実行される単位比較動作が第Ｎ単位比較動作であり、“ｊ＝Ｎ－１”のときに実行される単位比較動作が第（Ｎ－１）単位比較動作であり、・・・、“ｊ＝１”のときに実行される単位比較動作が第１単位比較動作である。第ｊ単位比較動作において値Ｒｇ［ｊ］が決定される、即ちデジタル出力信号Ｄｏｕｔの第ｊ番目のビットの値が決定される。
【0052】
ステップＳ３８において“ｊ＝１”である場合（ステップＳ３８のＹ）、図１４の逐次比較動作を終了する。この段階では、値Ｒｇ［１］～Ｒｇ［Ｎ］が全て決定済みである。
【0053】
ステップＳ４（図７参照）の結果出力動作において、制御回路３０は、ステップＳ３の逐次比較動作にて決定された値Ｒｇ［１］～Ｒｇ［Ｎ］を有するデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。デジタル出力信号Ｄｏｕｔを利用する任意の回路（不図示）に対してデジタル出力信号Ｄｏｕｔが出力される。
【0054】
ここで、図１７に参考ＡＤコンバータ９０１の構成を示す。参考ＡＤコンバータ９０１は、キャパシタアレイ９１１及びスイッチアレイ９１２を有するＤＡＣ９１０と、コンパレータ９２０と、制御回路９３０と、電圧生成回路９４０と、基準電圧源９５０と、スイッチ９６０と、を有する。キャパシタアレイ９１１中のキャパシタの各第１端は配線ＷＲ１’に共通接続される。配線ＷＲ１’に比較電圧Ｖ１’が加わる。コンパレータ９２０の反転入力端子に配線ＷＲ１’が接続される。電圧生成回路９４０はコンパレータ９２０の非反転入力端子に比較電圧Ｖ２’を供給する。基準電圧源９５０は配線ＷＲ１’に対しスイッチ９６０を介して接続され、スイッチ９６０がオンのときに配線ＷＲ１’に対して正の基準電圧ＶＲＥＦを供給する。
【0055】
参考ＡＤコンバータ９０１では、サンプリング動作において、図１７に示す如くアナログ入力信号Ａｉｎが加わる配線をスイッチアレイ９１２を介してキャパシタアレイ９１１の各キャパシタの第２端に接続することでアナログ入力信号Ａｉｎに応じた電荷をキャパシタアレイ９１１の各キャパシタに蓄積させる。この際、スイッチ９６０がオンとされるため、キャパシタアレイ９１１中の各キャパシタは基準電圧ＶＲＥＦを基準にしてアナログ入力信号Ａｉｎにより充電される。その後、逐次比較動作では、スイッチ９６０をオフに維持した状態で、スイッチアレイ９１２を用いてキャパシタアレイ９１１中の各キャパシタの第２端に対し電源電圧ＶＤＤ’又はグランド電圧を供給する（図１８参照）。逐次比較動作において、制御回路９３０はコンパレータ９２０による電圧Ｖ１’及びＶ２’の比較結果に基づきスイッチアレイ９１２の状態を順次切り替えながらバイナリサーチによりアナログ入力信号Ａｉｎ’をデジタル信号に変換する。
【0056】
参考ＡＤコンバータ９０１ではサンプリング動作が行われるときに基準電圧源９５０を作動させ続ける必要があり、その分、消費電力が増える。参考ＡＤコンバータ９０１から基準電圧源９５０を削除し、０Ｖを基準電圧ＶＲＥＦとして用いる方法もあるが、この方法では、逐次比較動作にて比較電圧Ｖ１’の極性が負となるため、コンパレータ９２０に負電源（負の電源電圧）が必要となる。負電源が必須であるとき、負電源を生成する回路が必要になるなど回路構成が複雑化する。このため負電源は不要とされることが望ましい。
【0057】
これに対し、図１のＡＤコンバータ１では、グランドに対してアナログ入力信号Ａｉｎをサンプリングした後に基準電圧ＶＲＥＦに相当する分だけ比較電圧Ｖ１を上昇させることができる。詳細には、ＡＤコンバータ１では、サンプリング期間にてグランド電圧を基準にアナログ入力信号Ａｉｎに応じた電荷をキャパシタアレイ１１の各キャパシタに蓄積させる。その後、基準変更回路（キャパシタＣＲＣ及びスイッチＳＲＣ）を用い、比較電圧Ｖ１を必要な分だけ上昇させた状態で、逐次比較動作を行う。これにより、図１のＡＤコンバータ１では基準電圧源９５０に相当する回路が不要であり、参考ＡＤコンバータ９０１と比べてサンプリング期間での消費電力を低減できる。
【0058】
＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。第２実施形態並びに後述の第３及び第４実施形態は第１実施形態を基礎とする実施形態であり、第２～第４実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２～第４実施形態にも適用される。但し、第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３及び第４実施形態についても同様）。矛盾の無い限り、第１～第４実施形態の内、任意の複数の実施形態を組み合わせても良い。
本開示の第２実施形態を説明する。第２実施形態並びに後述の第３及び第４実施形態は第１実施形態を基礎とする実施形態であり、第２～第４実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２～第４実施形態にも適用される。但し、第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３及び第４実施形態についても同様）。矛盾の無い限り、第１～第４実施形態の内、任意の複数の実施形態を組み合わせても良い。
【0059】
第１実施形態におけるＤＡＣ１０に１以上のスケーリングキャパシタが設けられていて良い。スケーリングキャパシタを用いることにより、キャパシタアレイにおいて、最大の静電容量値を有するキャパシタと最小の静電容量値を有するキャパシタとの間における容量比を低く抑えることができ、実用性が高まる。
【0060】
図１９に示すＤＡＣ１０＿１は、スケーリングキャパシタＣｓを追加する変形が施されたＤＡＣ１０である。即ち、第１実施形態に係るＤＡＣ１０に対してスケーリングキャパシタＣｓを追加することでＤＡＣ１０＿１が得られる。ＤＡＣ１０＿１は、スケーリングキャパシタＣｓを有し、且つ、キャパシタアレイ１１＿１及びスイッチアレイ１２＿１を有する。ＤＡＣ１０＿１において、Ｎ及びＭは“Ｎ＞Ｍ≧１”を満たす整数であり、典型的には例えば“Ｍ≧２”且つ“Ｎ≧Ｍ＋２”が満たされる。
【0061】
キャパシタアレイ１１＿１は第１実施形態のキャパシタアレイ１１と同様にキャパシタＣ［１］～Ｃ［Ｎ］を備える。スイッチアレイ１２＿１は第１実施形態のスイッチアレイ１２と同様にスイッチＳ［１］～Ｓ［Ｎ］を備える。キャパシタアレイ１１＿１は、以下の相違点ＤＰ２Ａ及びＤＰ２Ｂを除き、第１実施形態のキャパシタアレイ１１と同様である。
【0062】
相違点ＤＰ２Ａとして、ＤＡＣ１０＿１において、キャパシタＣ［１］～Ｃ［Ｎ］の内、キャパシタＣ［１］～Ｃ［Ｍ］の各第１端は配線ＷＲ１ではなく配線ＷＲ＿ｓに接続される。キャパシタＣ［Ｍ＋１］～Ｃ［Ｎ］の各第１端が配線ＷＲ１に接続される点は第１実施形態と同様である。また、キャパシタＣ［１］～Ｃ［Ｍ］の第２端が夫々スイッチＳ［１］～Ｓ［Ｍ］の共通端子ＴＣＯＭに接続され、キャパシタＣ［Ｍ＋１］～Ｃ［Ｎ］の第２端が夫々スイッチＳ［Ｍ＋１］～Ｓ［Ｎ］の共通端子ＴＣＯＭに接続される点も第１実施形態と同様である（図２参照）。
【0063】
ＤＡＣ１０＿１において、スケーリングキャパシタＣｓは配線ＷＲ１及びＷＲ＿ｓ間に直列に挿入される。即ち、ＤＡＣ１０＿１において、スケーリングキャパシタＣｓの第１端は配線ＷＲ１に接続され、スケーリングキャパシタＣｓの第２端は配線ＷＲ＿ｓに接続される。
【0064】
相違点ＤＰ２Ｂとして、キャパシタＣ［１］～Ｃ［Ｎ］が有する静電容量値は、ＤＡＣ１０＿１と第１実施形態のＤＡＣ１０とで異なる。図２０を参照する。ＤＡＣ１０＿１において、“１≦ｉ≦Ｍ”を満たす整数ｉに関し、キャパシタＣ［ｉ］は“２ｉ－１・ＣＵＮＴ”の静電容量値を有する。ＤＡＣ１０＿１において、“Ｍ＋１≦ｉ≦Ｎ”を満たす整数ｉに関し、キャパシタＣ［ｉ］は“２ｉ－Ｍ－１・ＣＵＮＴ”の静電容量値を有する。
【0065】
ＤＡＣ１０＿１において、キャパシタＣ［１］～Ｃ［Ｍ］及びスケーリングキャパシタＣｓの合成容量の値（即ちキャパシタＣ［１］～Ｃ［Ｍ］の並列接続回路とスケーリングキャパシタＣｓとが直列接続されることで形成される回路の静電容量値）は、単位容量値ＣＵＮＴに等しい。
【0066】
キャパシタアレイ１１＿１に関する相違点ＤＰ２Ａ及びＤＰ２Ｂを除き、ＤＡＣ１０に代えてＡＤコンバータ１にＤＡＣ１０＿１が用いられるときの構成及び動作は、第１実施形態と同様である。
【0067】
ＤＡＣ１０に対するスケーリングキャパシタＣｓの追加数（直列段数）は１以上であれば任意である。例として、図２１に２つのスケーリングキャパシタＣｓが追加されたＤＡＣ１０としてＤＡＣ１０＿２を示す。ＤＡＣ１０＿２において２つのスケーリングキャパシタＣｓをスケーリングキャパシタＣｓ１及びＣｓ２と称する。第１実施形態に係るＤＡＣ１０に対してスケーリングキャパシタＣｓ１及びＣｓ２を追加することでＤＡＣ１０＿２が得られる。ＤＡＣ１０＿２は、スケーリングキャパシタＣｓ１及びＣｓ２を有し、且つ、キャパシタアレイ１１＿２及びスイッチアレイ１２＿２を有する。ＤＡＣ１０＿２において、Ｎ、Ｍ及びＬは“Ｎ＞Ｌ＋Ｍ”、“Ｌ≧１”且つ“Ｍ≧１”を満たす整数であり、典型的には例えば“Ｌ≧２”、“Ｍ≧２”且つ“Ｎ≧Ｌ＋Ｍ＋２”が満たされる。
【0068】
キャパシタアレイ１１＿２は第１実施形態のキャパシタアレイ１１と同様にキャパシタＣ［１］～Ｃ［Ｎ］を備える。スイッチアレイ１２＿２は第１実施形態のスイッチアレイ１２と同様にスイッチＳ［１］～Ｓ［Ｎ］を備える。キャパシタアレイ１１＿２は、以下の相違点ＤＰ２Ｃ及びＤＰ２Ｄを除き、第１実施形態のキャパシタアレイ１１と同様である。
【0069】
相違点ＤＰ２Ｃとして、ＤＡＣ１０＿２において、キャパシタＣ［１］～Ｃ［Ｎ］の内、キャパシタＣ［１］～Ｃ［Ｌ］の各第１端は配線ＷＲ１ではなく配線ＷＲ＿ｓ２に接続され、且つ、キャパシタＣ［Ｌ＋１］～Ｃ［Ｌ＋Ｍ］の各第１端は配線ＷＲ１ではなく配線ＷＲ＿ｓ１に接続される。キャパシタＣ［Ｌ＋Ｍ＋１］～Ｃ［Ｎ］の各第１端が配線ＷＲ１に接続される点は第１実施形態と同様である。また、キャパシタＣ［１］～Ｃ［Ｌ］の第２端が夫々スイッチＳ［１］～Ｓ［Ｌ］の共通端子ＴＣＯＭに接続され、キャパシタＣ［Ｌ＋１］～Ｃ［Ｌ＋Ｍ］の第２端が夫々スイッチＳ［Ｌ＋１］～Ｓ［Ｌ＋Ｍ］の共通端子ＴＣＯＭに接続され、且つ、キャパシタＣ［Ｌ＋Ｍ＋１］～Ｃ［Ｎ］の第２端が夫々スイッチＳ［Ｌ＋Ｍ＋１］～Ｓ［Ｎ］の共通端子ＴＣＯＭに接続される点も第１実施形態と同様である（図２参照）。
【0070】
ＤＡＣ１０＿２において、スケーリングキャパシタＣｓ１は配線ＷＲ１及びＷＲ＿ｓ１間に直列に挿入される。即ち、ＤＡＣ１０＿２において、スケーリングキャパシタＣｓ１の第１端は配線ＷＲ１に接続され、スケーリングキャパシタＣｓ１の第２端は配線ＷＲ＿ｓ１に接続される。ＤＡＣ１０＿２において、スケーリングキャパシタＣｓ２は配線ＷＲ１及びＷＲ＿ｓ２間に直列に挿入される。即ち、ＤＡＣ１０＿２において、スケーリングキャパシタＣｓ２の第１端は配線ＷＲ１に接続され、スケーリングキャパシタＣｓ２の第２端は配線ＷＲ＿ｓ２に接続される。
【0071】
相違点ＤＰ２Ｄとして、キャパシタＣ［１］～Ｃ［Ｎ］が有する静電容量値は、ＤＡＣ１０＿２と第１実施形態のＤＡＣ１０とで異なる。図２２を参照する。ＤＡＣ１０＿２において、“１≦ｉ≦Ｌ”を満たす整数ｉに関し、キャパシタＣ［ｉ］は“２ｉ－１・ＣＵＮＴ”の静電容量値を有する。ＤＡＣ１０＿２において、“Ｌ＋１≦ｉ≦Ｌ＋Ｍ”を満たす整数ｉに関し、キャパシタＣ［ｉ］は“２ｉ－Ｌ－１・ＣＵＮＴ”の静電容量値を有する。ＤＡＣ１０＿２において、“Ｌ＋Ｍ＋１≦ｉ≦Ｎ”を満たす整数ｉに関し、キャパシタＣ［ｉ］は“２ｉ－Ｌ－Ｍ－１・ＣＵＮＴ”の静電容量値を有する。
【0072】
ＤＡＣ１０＿２において、キャパシタＣ［１］～Ｃ［Ｌ＋Ｍ］並びにスケーリングキャパシタＣｓ１及びＣｓ２の合成容量の値は、単位容量値ＣＵＮＴに等しい。また、スケーリングキャパシタＣｓ１よりもスケーリングキャパシタＣｓ２の方が大きな静電容量値を持つ。
【0073】
キャパシタアレイ１１＿２に関する相違点ＤＰ２Ｃ及びＤＰ２Ｄを除き、ＤＡＣ１０に代えてＡＤコンバータ１にＤＡＣ１０＿２が用いられる場合の構成及び動作は、第１実施形態と同様である。
【0074】
＜＜第３実施形態＞＞
本開示の第３実施形態を説明する。第１実施形態に示したＡＤコンバータ１の構成及び動作を、差動入力構成を持つＡＤコンバータに適用しても良い。当該適用が施されたＡＤコンバータ２の全体構成を図２３に示す。ＡＤコンバータ２は、上述のＡＤコンバータ１と同様、逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ２に対してアナログ入力信号ＡｉｎＰ及びＡｉｎＮが入力される。ＡＤコンバータ２はアナログ入力信号ＡｉｎＰ及びＡｉｎＮ間の差信号ＡＤｉｆに対してＡＤ変換動作を行う。差信号ＡＤｉｆはアナログ入力信号ＡｉｎＮの電位から見たアナログ入力信号ＡｉｎＰの電位を有するアナログ信号であるとする。
本開示の第３実施形態を説明する。第１実施形態に示したＡＤコンバータ１の構成及び動作を、差動入力構成を持つＡＤコンバータに適用しても良い。当該適用が施されたＡＤコンバータ２の全体構成を図２３に示す。ＡＤコンバータ２は、上述のＡＤコンバータ１と同様、逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ２に対してアナログ入力信号ＡｉｎＰ及びＡｉｎＮが入力される。ＡＤコンバータ２はアナログ入力信号ＡｉｎＰ及びＡｉｎＮ間の差信号ＡＤｉｆに対してＡＤ変換動作を行う。差信号ＡＤｉｆはアナログ入力信号ＡｉｎＮの電位から見たアナログ入力信号ＡｉｎＰの電位を有するアナログ信号であるとする。
【0075】
差信号Ａｄｉｆに対するＡＤ変換動作では、差信号Ａｄｉｆをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。デジタル出力信号Ｄｏｕｔは第１実施形態と同様にＮビットのデジタル信号である。“ＡｉｎＰ＝ＡｉｎＮ”であるときにデジタル出力信号Ｄｏｕｔは所定の中間値を持ち、“ＡｉｎＰ＞ＡｉｎＮ”であるときに差信号Ａｄｉｆの大きさの増大につれてデジタル出力信号Ｄｏｕｔの値が中間値から増大し、“ＡｉｎＰ＜ＡｉｎＮ”であるときに差信号Ａｄｉｆの大きさの増大につれてデジタル出力信号Ｄｏｕｔの値が中間値から減少するものであって良い。
【0076】
ＡＤコンバータ２は２つの比較電圧生成ブロックを備える。各比較電圧生成ブロックは第１実施形態にて述べたＤＡＣ１０、スイッチＳＧ、スイッチＳＲＣ及びキャパシタＣＲＣを備える。各比較電圧生成ブロックにおけるＤＡＣ１０、スイッチＳＧ、スイッチＳＲＣ及びキャパシタＣＲＣの構成は、第１実施形態にて述べたＤＡＣ１０、スイッチＳＧ、スイッチＳＲＣ及びキャパシタＣＲＣの構成と同じである。故に、各比較電圧生成ブロックにおいて、ＤＡＣ１０はキャパシタＣ［１］～Ｃ［Ｎ］から成るキャパシタアレイ１１及びスイッチＳ［１］～Ｓ［Ｎ］から成るスイッチアレイ１２を備える。各比較電圧生成ブロックにおけるキャパシタＣ［１］～Ｃ［Ｎ］及びスイッチＳ［１］～Ｓ［Ｎ］間の接続関係は、第１実施形態におけるキャパシタＣ［１］～Ｃ［Ｎ］及びスイッチＳ［１］～Ｓ［Ｎ］間の接続関係と同じである。各比較電圧生成ブロックにおけるキャパシタＣＲＣ及びスイッチＳＲＣ間の接続関係は第１実施形態におけるキャパシタＣＲＣ及びスイッチＳＲＣ間の接続関係と同じである。
【0077】
以下では、ＡＤコンバータ２に設けられる２つの比較電圧生成ブロックの内、一方の比較電圧生成ブロックに設けられるＤＡＣ１０、スイッチＳＧ、スイッチＳＲＣ及びキャパシタＣＲＣを、夫々、特に、ＤＡＣ１０Ｐ、スイッチＳＧＰ、スイッチＳＲＣＰ及びキャパシタＣＲＣＰと称し、他方の比較電圧生成ブロックに設けられるＤＡＣ１０、スイッチＳＧ、スイッチＳＲＣ及びキャパシタＣＲＣを、夫々、特に、ＤＡＣ１０Ｎ、スイッチＳＧＮ、スイッチＳＲＣＮ及びキャパシタＣＲＣＮと称する。
【0078】
配線ＷＲ＿ＡｉｎＰはアナログ入力信号ＡｉｎＰが加わるアナログ入力配線であり、配線ＷＲ＿ＡｉｎＮはアナログ入力信号ＡｉｎＮが加わるアナログ入力配線である。第１実施形態と同様、配線ＷＲ＿ＶＤＤは所定の電源電圧ＶＤＤが加わる電源配線であり、配線ＷＲ＿ＧＮＤはグランド電圧が加わるグランド配線である。アナログ入力信号ＡｉｎＰ、ＡｉｎＮは、夫々、ＤＡＣ１０Ｐ、１０Ｎに対するアナログ入力信号Ａｉｎに相当する。
【0079】
図２３の構成では、ＤＡＣ１０ＰのキャパシタＣ［１］～Ｃ［Ｎ］の第１端が全て比較配線ＷＲ１に接続され、ＤＡＣ１０ＮのキャパシタＣ［１］～Ｃ［Ｎ］の第１端が全て比較配線ＷＲ２に接続される。比較配線ＷＲ１に加わる電圧が比較電圧Ｖ１であって且つ比較配線ＷＲ２に加わる電圧が比較電圧Ｖ２である点は第１実施形態と同様である。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、キャパシタＣ［ｉ］に対応してスイッチＳ［ｉ］が設けられる。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、キャパシタＣ［ｉ］はデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットに対応する。
【0080】
スイッチＳ［１］～Ｓ［Ｎ］は各々に共通端子ＴＣＯＭ及び切替端子Ｔａ、Ｔｂ及びＴｃを備える（図２参照）。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、スイッチＳ［ｉ］の共通端子ＴＣＯＭはキャパシタＣ［ｉ］の第２端に接続される。ＤＡＣ１０ＰにおけるスイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔａは配線ＷＲ＿ＡｉｎＰに接続されてアナログ入力信号ＡｉｎＰを受ける。故にＤＡＣ１０Ｐにおいて、スイッチＳ［ｉ］の信号入力状態ではアナログ入力信号ＡｉｎＰがキャパシタＣ［ｉ］の第２端に加わる。ＤＡＣ１０ＮにおけるスイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔａは配線ＷＲ＿ＡｉｎＮに接続されてアナログ入力信号ＡｉｎＮを受ける。故にＤＡＣ１０Ｎにおいて、スイッチＳ［ｉ］の信号入力状態ではアナログ入力信号ＡｉｎＮがキャパシタＣ［ｉ］の第２端に加わる。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｂは配線ＷＲ＿ＶＤＤに接続されて電源電圧ＶＤＤを受ける。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｃは配線ＷＲ＿ＧＮＤに接続されてグランド電圧を受ける。
【0081】
ＤＡＣ１０Ｐにおいて、スイッチＳ［ｉ］の信号入力状態、電源接続状態、グランド状態では、夫々、アナログ入力信号ＡｉｎＰ、電源電圧ＶＤＤ、グランド電圧がキャパシタＣ［ｉ］の第２端に加わる（図３参照）。ＤＡＣ１０Ｎにおいて、スイッチＳ［ｉ］の信号入力状態、電源接続状態、グランド状態では、夫々、アナログ入力信号ＡｉｎＮ、電源電圧ＶＤＤ、グランド電圧がキャパシタＣ［ｉ］の第２端に加わる（図３参照）。尚、図２３では、例として、ＤＡＣ１０Ｐ及び１０ＮにおけるスイッチＳ［１］～Ｓ［Ｎ］が全て信号入力状態とされる様子が示されている。
【0082】
スイッチＳＧＰ及びＳＧＮはグランド短絡用スイッチである。スイッチＳＧＰは比較配線ＷＲ１及びグランド間に直列に設けられる。即ち、スイッチＳＧＰの第１端は比較配線ＷＲ１に接続され、スイッチＳＧＰの第２端はグランドに接続される（換言すれば配線ＷＲ＿ＧＮＤに接続される）。スイッチＳＧＮは比較配線ＷＲ２及びグランド間に直列に設けられる。即ち、スイッチＳＧＮの第１端は比較配線ＷＲ２に接続され、スイッチＳＧＮの第２端はグランドに接続される（換言すれば配線ＷＲ＿ＧＮＤに接続される）。
【0083】
制御回路３０によりスイッチＳＧＰ及びＳＧＮがオン状態又はオフ状態に制御される。スイッチＳＧＰがオンであるとき、スイッチＳＧＰの第１端及び第２端間が導通し、比較配線ＷＲ１の電圧（即ち比較電圧Ｖ１）は０Ｖに固定される。スイッチＳＧＰがオフであるとき、スイッチＳＧＰの第１端及び第２端間は遮断され（非導通となり）、スイッチＳＧＰは比較電圧Ｖ１に影響を与えない。スイッチＳＧＮがオンであるとき、スイッチＳＧＮの第１端及び第２端間が導通し、比較配線ＷＲ２の電圧（即ち比較電圧Ｖ２）は０Ｖに固定される。スイッチＳＧＮがオフであるとき、スイッチＳＧＮの第１端及び第２端間は遮断され（非導通となり）、スイッチＳＧＮは比較電圧Ｖ２に影響を与えない。尚、図２３では、例として、スイッチＳＧＰ及びＳＧＮがオフとされる様子が示されている。
【0084】
キャパシタＣＲＣＰ及びＣＲＣＮは基準変更用キャパシタであり、スイッチＳＲＣＰ及びＳＲＣＮは基準変更用スイッチである。キャパシタＣＲＣＰ及びスイッチＳＲＣＰにて第１基準変更回路が構成され、キャパシタＣＲＣＮ及びスイッチＳＲＣＮにて第２基準変更回路が構成される。アナログ入力信号ＡｉｎＰ及びＡｉｎＮのサンプリングの後、第１及び第２基準変更回路により比較電圧Ｖ１及びＶ２の基準となる電圧が高レベル側に変更（シフト）される。
【0085】
図４のスイッチＳＲＣと同様、スイッチＳＲＣＰ及びＳＲＣＮは各々に切替端子Ｔ１及びＴ２並びに共通端子Ｔ３を備える。キャパシタＣＲＣＰの第１端は比較配線ＷＲ１に接続される。キャパシタＣＲＣＰの第２端はスイッチＳＲＣＰの共通端子Ｔ３は接続される。キャパシタＣＲＣＮの第１端は比較配線ＷＲ２に接続される。キャパシタＣＲＣＮの第２端はスイッチＳＲＣＮの共通端子Ｔ３は接続される。スイッチＳＲＣＰ及びＳＲＣＮの各切替端子Ｔ１は配線ＷＲ＿ＶＤＤに接続されて電源電圧ＶＤＤを受ける。スイッチＳＲＣＰ及びＳＲＣＮの各切替端子Ｔ２は配線ＷＲ＿ＧＮＤに接続されてグランド電圧を受ける。
【0086】
制御回路３０の制御の下、スイッチＳＲＣＰ及びＳＲＣＮの夫々において、共通端子Ｔ３が切替端子Ｔ１又はＴ２に選択的に接続される（但し共通端子Ｔ３が切替端子Ｔ１及びＴ２の何れとも接続されないことがあっても良い）。スイッチＳＲＣＰの電源接続状態、グランド状態では、夫々、電源電圧ＶＤＤ、グランド電圧がキャパシタＣＲＣＰの第２端に加わる（図５参照）。スイッチＳＲＣＮの電源接続状態、グランド状態では、夫々、電源電圧ＶＤＤ、グランド電圧がキャパシタＣＲＣＮの第２端に加わる。尚、図２３では、例として、スイッチＳＲＣＰ及びＳＲＣＮがグランド接続状態とされる様子が示されている。
【0087】
コンパレータ２０は比較配線ＷＲ１及びＷＲ２に接続される。第１実施形態と同様、ＤＡＣ２のコンパレータ２０は比較電圧Ｖ１及びＶ２を比較し、比較電圧Ｖ１及びＶ２の比較結果（高低関係）を示す比較結果信号ＳＣＭＰを生成及び出力する。但し、ＡＤコンバータ２では比較電圧Ｖ２がＤＡＣ１０Ｎから出力される。比較結果信号ＳＣＭＰは“０”又は“１”の値を有する二値化信号である。コンパレータ２０は非反転入力端子、反転入力端子及び出力端子を有し、ここでは、反転入力端子が比較配線ＷＲ１に接続され且つ非反転入力端子が比較配線ＷＲ２に接続されるものとする。コンパレータ２０は、“Ｖ１＜Ｖ２”の成立時において“１”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力し、“Ｖ１＞Ｖ２”の成立時において“０”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力する。“Ｖ１＝Ｖ２”の成立時において比較結果信号ＳＣＭＰは“０”又は“１”の値を有する。
【0088】
制御回路３０は比較結果信号ＳＣＭＰを受ける。制御回路３０はＡＤ変換動作を全体的に制御し、ＡＤ変換動作によって得られたデジタル出力信号Ｄｏｕｔを出力する。第１実施形態と同様、制御回路３０にはレジスタ３１が設けられ、レジスタ３１にデジタル出力信号Ｄｏｕｔの値を格納することができる。制御回路３０はＤＡＣ１０Ｐ及び１０Ｎに対して制御信号ＣＮＴＤＡＣ（ＤＡＣ入力信号）を供給することで、ＤＡＣ１０Ｐ及び１０ＮにおけるスイッチＳ［１］～Ｓ［Ｎ］の状態を個別に制御する。制御回路３０は、スイッチＳＧＰ及びＳＧＮに対して制御信号ＣＮＴＧを供給することでスイッチＳＧＰ及びＳＧＮの状態を制御し、スイッチＳＲＣＰ及びＳＲＣＮに対して制御信号ＣＮＴＲＣを供給することでスイッチＳＲＣＰ及びＳＲＣＮの状態を制御する。
【0089】
ＤＡＣ１０Ｐ及び１０Ｎの夫々において、キャパシタＣ［１］～Ｃ［ｎ］の静電容量値は第１実施形態と同様に設定される（図６参照）。
【0090】
ＡＤコンバータ２におけるＡＤ変換動作では、第１実施形態と同様に、ステップＳ１～Ｓ４の動作が順次実行される（図７参照）。
【0091】
図２４はサンプリング期間におけるＡＤコンバータ２の状態を示す。サンプリング期間は所定時間長さを有する。サンプリング期間において、制御回路３０は、ＤＡＣ１０Ｐ及び１０Ｎ内の全スイッチＳ［１］～Ｓ［Ｎ］を信号入力状態に制御し、且つ、スイッチＳＧＰ及びＳＧＮをオンに制御し、且つ、スイッチＳＲＣＰ及びＳＲＣＮをグランド接続状態に制御する。
【0092】
サンプリング期間では、配線ＷＲ＿ＡｉｎＰがＤＡＣ１０Ｐ内でスイッチアレイ１２を介してキャパシタアレイ１１に接続され、これによってアナログ入力信号ＡｉｎＰに応じた電荷がＤＡＣ１０Ｐのキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）に蓄積される。同様に、サンプリング期間では、配線ＷＲ＿ＡｉｎＮがＤＡＣ１０Ｎ内でスイッチアレイ１２を介してキャパシタアレイ１１に接続され、これによってアナログ入力信号ＡｉｎＮに応じた電荷がＤＡＣ１０Ｎのキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）に蓄積される。
【0093】
サンプリング期間において、比較配線ＷＲ１及びＷＲ２はスイッチＳＧＰ及びＳＧＮを介してグランドに接続される。このため、ＤＡＣ１０Ｐにおけるキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）はグランド電圧を基準にしてアナログ入力信号ＡｉｎＰにより充電され、ＤＡＣ１０Ｎにおけるキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）はグランド電圧を基準にしてアナログ入力信号ＡｉｎＮにより充電される。また、サンプリング期間においてスイッチＳＲＣＰ及びＳＲＣＮはグランド接続状態とされるため、キャパシタＣＲＣＰ及びＣＲＣＮの夫々の両端間電圧は０Ｖである。尚、サンプリング期間においてコンパレータ２０の動作は停止していて良い。
【0094】
ステップＳ２における状態遷移動作では、第１実施形態に示す状態遷移動作と同様の動作が、２つの比較電圧生成ブロックの夫々に対して実行される。状態遷移動作において、ステップＳ２１、Ｓ２２、Ｓ２３、Ｓ２４の動作が、この順番で実行されて良い（図９参照）。
【0095】
ステップＳ２１の接続解消動作では、ＤＡＣ１０Ｐ及び１０Ｎの夫々におけるスイッチＳ［１］～Ｓ［Ｎ］の状態が全て信号入力状態から開放状態に切り替えられる。ステップＳ２２の第１遷移切替動作では、スイッチＳＧＰ及びＳＧＮの夫々の状態がオンからオフに切り替えられる。ステップＳ２２の後、ステップＳ３の逐次比較動作が完了するまでスイッチＳＧＰ及びＳＧＮはオフ状態に維持される。ステップＳ２３の第２遷移切替動作では、スイッチＳＲＣＰ及びＳＲＣＮの夫々の状態がグランド接続状態から電源接続状態に切り替えられる。ステップＳ２３の後、ステップＳ３の逐次比較動作が完了するまでスイッチＳＲＣＰ及びＳＲＣＮは電源接続状態に維持される。ステップＳ２４の逐次比較準備動作では、ＤＡＣ１０Ｐ及び１０Ｎの夫々のスイッチＳ［１］～Ｓ［Ｎ］の状態が電源接続状態又はグランド接続状態に切り替えられる。
【0096】
図２５に、ステップＳ２１～Ｓ２４の動作を経た後のＡＤコンバータ２の状態を示す。図２５の例では、ステップＳ２４にてＤＡＣ１０Ｐ及び１０Ｎの夫々のスイッチＳ［１］～Ｓ［Ｎ］の状態が全てグランド接続状態に切り替えられることが想定されている。
【0097】
状態遷移動作において各スイッチの状態の遷移タイミングが様々に変更可能である点は第１実施形態にて述べた通りであり、この点に関して第１実施形態の記載が本実施形態にも適用される。故に例えば、第３実施形態に係る状態遷移動作において、ステップＳ２１～Ｓ２３の動作を同時に行っても良いし、ステップＳ２１及びＳ２２の動作を同時に行ってからステップＳ２３の動作を行っても良いし、ステップＳ２１の動作を行ってからステップＳ２２及Ｓ２３の動作を同時に行っても良い。この際、ステップＳ２４の動作はステップＳ２３の動作と同時に又はステップＳ２３の動作の後に実行される。或いはステップＳ２４の動作は省略され得る。
【0098】
ＤＡＣ１０ＰにおけるスイッチＳ［１］～Ｓ［Ｎ］のグランド接続状態において、スイッチＳＧＰがオフとされた上でスイッチＳＲＣＰの状態がグランド接続状態から電源接続状態に切り替えられると、比較配線ＷＲ１における比較電圧Ｖ１が所定の電圧量Ｖ１ＳＦＴだけ上昇する。同様に、ＤＡＣ１０ＮにおけるスイッチＳ［１］～Ｓ［Ｎ］のグランド接続状態において、スイッチＳＧＮがオフとされた上でスイッチＳＲＣＮの状態がグランド接続状態から電源接続状態に切り替えられると、比較配線ＷＲ２における比較電圧Ｖ２が所定の電圧量Ｖ２ＳＦＴだけ上昇する。
【0099】
第１実施形態で述べたように、キャパシタＣＲＣＰの静電容量値の調整により電圧量Ｖ１ＳＦＴを任意に調整でき、キャパシタＣＲＣＮの静電容量値の調整により電圧量Ｖ２ＳＦＴを任意に調整できる。ここで、ＤＡＣ１０ＰとＤＡＣ１０Ｎは互いに同じ構成を有し、且つ、キャパシタＣＲＣＰ及びＣＲＣＮも互いに同じ構成を有する（故に互いに静電容量値を有する）。故に、“Ｖ１ＳＦＴ＝Ｖ２ＳＦＴ”である。アナログ入力信号ＡｉｎＰ及びＡｉｎＮの変動範囲を考慮しつつ、逐次比較動作においてＤＡＣ１０Ｐ及び１０Ｎの夫々におけるスイッチＳ［１］～Ｓ［Ｎ］が全てグランド接続状態であるときにも比較電圧Ｖ１及びＶ２が常に０Ｖ以上となるよう、上述の電圧量Ｖ１ＳＦＴ及びＶ２ＳＦＴが決定される（換言すればキャパシタＣＲＣＰ及びＣＲＣＮの静電容量値が決定される）。このため、コンパレータ２０に負電源は必要ない。即ち、コンパレータ２０はグランド電圧を電源電圧ＶＤＤ（又は他の正の直流電圧）に基づき駆動する。
【0100】
ステップＳ３（図７参照）の逐次比較動作が行われる逐次比較期間において、スイッチＳＧＰ及びＳＧＮはオフ状態に維持され且つスイッチＳＲＣＰ及びＳＲＣＮは電源接続状態に維持される。逐次比較動作においてレジスタ３１の値Ｒｇ［１］～Ｒｇ［Ｎ］が上位ビット側から１ビットずつ決定され、決定された値Ｒｇ［ｉ］がデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットの値となる。制御回路３０は、逐次比較動作において（換言すれば逐次比較期間において）、比較結果信号ＳＣＭＰに基づきバイナリサーチによりＤＡＣ１０Ｐ及び１０Ｎのスイッチアレイ１２の状態を順次切り替えながら値Ｒｇ［１］～Ｒｇ［Ｎ］（即ちデジタル出力信号Ｄｏｕｔの値）をビットごとに決定する。
【0101】
ＡＤコンバータ２において、ステップＳ３における逐次比較動作のフローチャートは図１４のそれと同じであり、第１実施形態における逐次比較動作が本実施形態にも適用される。但し、第１実施形態にてスイッチＳ［ｊ］の状態が電源接続状態に制御、設定、維持、切り替えられる場合、第３実施形態ではＤＡＣ１０Ｐ及びＤＡＣ１０Ｎの夫々におけるスイッチＳ［ｊ］の状態が電源接続状態に制御、設定、維持、切り替えられると解される。同様に、第１実施形態にてスイッチＳ［ｊ］の状態がグランド接続状態に制御、設定、維持、切り替えられる場合、第３実施形態ではＤＡＣ１０Ｐ及びＤＡＣ１０Ｎの夫々におけるスイッチＳ［ｊ］の状態がグランド接続状態に制御、設定、維持、切り替えられると解される。
【0102】
ステップＳ４（図７参照）の結果出力動作において、制御回路３０は、ステップＳ３の逐次比較動作にて決定された値Ｒｇ［１］～Ｒｇ［Ｎ］を有するデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。
【0103】
差動入力構成を持つＡＤコンバータ２においても、基準電圧源９５０（図１７参照）に相当する回路が不要となるため、サンプリング期間での消費電力を低減できる。
【0104】
＜＜第４実施形態＞＞
本開示の第４実施形態を説明する。第１実施形態に対して第２実施形態を適用できるのと同様に、第３実施形態に対して第２実施形態を適用しても良い。第３実施形態に対して第２実施形態を適用したものが第４実施形態に相当する。この適用の際、第２実施形態の記述における“第１実施形態”は“第３実施形態”に読み替えられて良い。
本開示の第４実施形態を説明する。第１実施形態に対して第２実施形態を適用できるのと同様に、第３実施形態に対して第２実施形態を適用しても良い。第３実施形態に対して第２実施形態を適用したものが第４実施形態に相当する。この適用の際、第２実施形態の記述における“第１実施形態”は“第３実施形態”に読み替えられて良い。
【0105】
即ち例えば、第３実施形態に係るＡＤコンバータ２において、ＤＡＣ１０Ｐ及び１０Ｎの夫々として、第２実施形態で述べたＤＡＣ１０＿１（図１９参照）を用いるようにしても良い。但し、この際、ＤＡＣ１０ＰとしてのＤＡＣ１０＿１内のスイッチＳ［１］～Ｓ［Ｎ］の切替端子Ｔａは配線ＷＲ＿ＡｉｎＰに接続され、且つ、ＤＡＣ１０ＮとしてのＤＡＣ１０＿１内のスイッチＳ［１］～Ｓ［Ｎ］の切替端子Ｔａは配線ＷＲ＿ＡｉｎＮに接続されるものとする（図３及び図２３も参照）。
【0106】
ＤＡＣ１０Ｐ及び１０Ｎに対するスケーリングキャパシタＣｓの追加数（直列段数）は１以上であれば任意である。即ち例えば、第３実施形態に係るＡＤコンバータ２において、ＤＡＣ１０Ｐ及び１０Ｎの夫々として、第２実施形態で述べたＤＡＣ１０＿２（図２１参照）を用いるようにしても良い。但し、この際、ＤＡＣ１０ＰとしてのＤＡＣ１０＿２内のスイッチＳ［１］～Ｓ［Ｎ］の切替端子Ｔａは配線ＷＲ＿ＡｉｎＰに接続され、且つ、ＤＡＣ１０ＮとしてのＤＡＣ１０＿２内のスイッチＳ［１］～Ｓ［Ｎ］の切替端子Ｔａは配線ＷＲ＿ＡｉｎＮに接続されるものとする（図３及び図２３も参照）。
【0107】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0108】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0109】
本開示の一側面に係る逐次比較型ＡＤ変換回路は、アナログ入力信号（Ａｉｎ）をデジタル出力信号（Ｄｏｕｔ）に変換するよう構成される逐次比較型ＡＤ変換回路（例えばＡＤコンバータ１）において、キャパシタアレイ（１１）及び前記キャパシタアレイに接続されるスイッチアレイ（１２）を有し、サンプリング期間にて前記アナログ入力信号が加わる配線を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の電源電圧又はグランド電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づく第１比較電圧（Ｖ１）を第１比較配線（ＷＲ１）に発生するよう構成されるキャパシタ型ＤＡＣ（１０）と、前記第１比較配線と第２比較電圧（Ｖ２）が加わる第２比較配線（ＷＲ２）に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号（ＳＣＭＰ）を生成するよう構成されるコンパレータ（２０）と、前記逐次比較期間において前記比較結果信号に基づき前記スイッチアレイの状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路（３０）と、前記第１比較配線とグランドとの間に設けられるグランド短絡用スイッチ（ＳＧ）と、前記第１比較配線に接続された第１端を有する基準変更用キャパシタ（ＣＲＣ）と、前記基準変更用キャパシタの第２端に対し、前記電源電圧又は前記グランド電圧を選択的に与えるよう構成された基準変更用スイッチ（ＳＲＣ）と、を備える構成（第１の構成）である。
【0110】
本構成によりサンプリング期間にて基準電圧源に相当する回路を動作させる必要がなくなり、以って消費電力を低減できる。
【0111】
上記第１の構成に係る逐次比較型ＡＤ変換回路において、前記制御回路は、前記サンプリング期間にて前記グランド短絡用スイッチをオンにすることで前記第１比較配線に前記グランド電圧を与え、前記逐次比較期間にて前記グランド短絡用スイッチをオフとし、前記制御回路は、前記基準変更用スイッチの制御を通じて、前記基準変更用キャパシタの第２端に対し、前記サンプリング期間にて前記グランド電圧を与え、前記逐次比較期間にて前記電源電圧を与える構成（第２の構成）であっても良い。
【0112】
これにより、アナログ入力信号のサンプリングの後、基準変更用スイッチ及び基準変更用キャパシタにより第１比較電圧の基準となる電圧を高レベル側に変更（シフト）させることができる。このため、サンプリング期間にて基準電圧源に相当する回路を動作させなくとも、単電源（負電源を持たない電源）にてコンパレータを駆動させることできる。
【0113】
上記第２の構成に係る逐次比較型ＡＤ変換回路において、前記基準変更用キャパシタの第２端に与えられる電圧が前記グランド電圧から前記電源電圧に切り替えられることで前記第１比較配線の電圧が所定電圧量（Ｖ１ＳＨＴ）だけ上昇し、前記逐次比較期間において前記第２比較電圧は前記所定電圧量を電圧値として持つ構成（第３の構成）であっても良い。
【0114】
上記第２又は第３の構成に係る逐次比較型ＡＤ変換回路において、前記基準変更用スイッチは、前記電源電圧が加わる第１切替端子（Ｔ１）、前記グランド電圧が加わる第２切替端子（Ｔ２）及び前記基準変更用キャパシタの第２端に接続される共通端子（Ｔ３）を有し、前記制御回路は、前記サンプリング期間から前記逐次比較期間へ遷移させる際、前記グランド短絡用スイッチをオンからオフに切り替える第１遷移切替動作（Ｓ２２）と、前記基準変更用スイッチにおける前記共通端子の接続先を前記第２切替端子から前記第１切替端子に切り替える第２遷移切替動作（Ｓ２３）とを同時行う、又は、前記第１遷移切替動作を行ってから前記第２遷移切替動作を行う構成（第４の構成）であっても良い。
【0115】
上記第１～第４の構成の何れかに係る逐次比較型ＡＤ変換回路において、前記制御回路は、前記逐次比較期間において前記比較結果信号に基づき、バイナリサーチにより前記スイッチアレイの状態を順次切り替えながら前記デジタル出力信号の値をビットごとに決定する構成（第５の構成）であっても良い。
【0116】
上記第５の構成に係る逐次比較型ＡＤ変換回路において、前記デジタル出力信号は第１～第Ｎ番目のビットを有するＮビットのデジタル信号であり、前記キャパシタアレイは、第１～第Ｎ番目のビットに対応し、各々に第１端及び第２端を有する第１～第Ｎキャパシタ（Ｃ［１］～Ｃ［Ｎ］）を有し、前記スイッチアレイは、第１～第Ｎキャパシタに対応する第１～第Ｎスイッチ（Ｓ［１］～Ｓ［Ｎ］）を有し、前記第１比較配線は前記第１～第Ｎキャパシタの各第１端側に設けられ、第ｉスイッチは、第１切替端子（Ｔａ）、第２切替端子（Ｔｂ又はＴｃ）、第３切替端子（Ｔｂ又はＴｃ）及び第ｉキャパシタの第２端に接続される共通端子（ＴＣＯＭ）を有し、前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、前記制御回路は、前記サンプリング期間において前記第１～第Ｎスイッチの夫々における前記共通端子に前記第１切替端子を接続させ、その後の前記逐次比較期間において、前記第１～第Ｎスイッチの夫々における前記共通端子に前記第２又は第３切替端子を選択的に接続させた状態での前記比較結果信号に基づき、バイナリサーチにより前記デジタル出力信号の各ビットの値を決定し、Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す構成（第６の構成）であっても良い。
【0117】
上記第６の構成に係る逐次比較型ＡＤ変換回路において、前記第１～第Ｎキャパシタの第１端は全て前記第１比較配線に接続される、或いは、前記第１～第Ｎキャパシタの内、一部のキャパシタの第１端は前記第１比較配線に接続される一方で残りのキャパシタの第１端と前記第１比較配線との間にスケーリングキャパシタ（例えばＣｓ；図１９参照）が直列に設けられる構成（第７の構成）であっても良い。
【0118】
本開示の一側面に係る他の逐次比較型ＡＤ変換回路は、第１アナログ入力信号（ＡｉｎＰ）及び第２アナログ入力信号（ＡｉｎＮ）間の差信号（Ｓｄｉｆ）をデジタル出力信号（Ｄｏｕｔ）に変換するよう構成される逐次比較型ＡＤ変換回路（２）において、第１キャパシタアレイ及び前記第１キャパシタアレイに接続される第１スイッチアレイを有し、サンプリング期間にて前記第１アナログ入力信号が加わる配線を前記第１スイッチアレイを介して前記第１キャパシタアレイに接続することで前記第１アナログ入力信号に応じた電荷を前記第１キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の電源電圧又はグランド電圧を前記第１スイッチアレイを介し前記第１キャパシタアレイ中の各キャパシタに供給した状態で前記第１キャパシタアレイの蓄積電荷に基づく第１比較電圧（Ｖ１）を第１比較配線（ＷＲ１）に発生するよう構成される第１キャパシタ型ＤＡＣ（１０Ｐ）と、第２キャパシタアレイ及び前記第２キャパシタアレイに接続される第２スイッチアレイを有し、前記サンプリング期間にて前記第２アナログ入力信号が加わる配線を前記第２スイッチアレイを介して前記第２キャパシタアレイに接続することで前記第２アナログ入力信号に応じた電荷を前記第２キャパシタアレイ中の各キャパシタに蓄積させ、前記逐次比較期間において前記電源電圧又は前記グランド電圧を前記第２スイッチアレイを介し前記第２キャパシタアレイ中の各キャパシタに供給した状態で前記第２キャパシタアレイの蓄積電荷に基づく第２比較電圧（Ｖ２）を第２比較配線（ＷＲ２）に発生するよう構成される第２キャパシタ型ＤＡＣ（１０Ｎ）と、前記第１比較配線及び前記第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号（ＳＣＭＰ）を生成するよう構成されるコンパレータ（２０）と、前記逐次比較期間において前記比較結果信号に基づき前記第１スイッチアレイ及び前記第２スイッチアレイの各状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路（３０）と、前記第１比較配線とグランドとの間に設けられる第１グランド短絡用スイッチ（ＳＧＰ）と、前記第１比較配線に接続された第１端を有する第１基準変更用キャパシタ（ＣＲＣＰ）と、前記第１基準変更用キャパシタの第２端に対し、所定の電源電圧又はグランド電圧を選択的に与えるよう構成された第１基準変更用スイッチ（ＳＲＣＰ）と、前記第２比較配線とグランドとの間に設けられる第２グランド短絡用スイッチ（ＳＧＮ）と、前記第２比較配線に接続された第１端を有する第２基準変更用キャパシタ（ＣＲＣＮ）と、前記第２基準変更用キャパシタの第２端に対し、前記電源電圧又は前記グランド電圧を選択的に与えるよう構成された第２基準変更用スイッチ（ＳＲＣＮ）と、を備える構成（第８の構成）である。
【0119】
本構成によりサンプリング期間にて基準電圧源に相当する回路を動作させる必要がなくなり、以って消費電力を低減できる。
【0120】
上記第８の構成に係る逐次比較型ＡＤ変換回路において、前記制御回路は、前記サンプリング期間にて前記第１グランド短絡用スイッチ及び第２グランド短絡用スイッチをオンにすることで前記第１比較配線及び前記第２比較配線に前記グランド電圧を与え、前記逐次比較期間にて前記第１グランド短絡用スイッチ及び第２グランド短絡用スイッチをオフとし、前記制御回路は、前記第１基準変更用スイッチ及び第２基準変更用スイッチの制御を通じて、前記第１基準変更用キャパシタ及び前記第２基準変更用キャパシタの各第２端に対し、前記サンプリング期間にて前記グランド電圧を与え、前記逐次比較期間にて前記電源電圧を与える構成（第９の構成）であっても良い。
【0121】
これにより、アナログ入力信号のサンプリングの後、各基準変更用スイッチ及び各基準変更用キャパシタにより各比較電圧の基準となる電圧を高レベル側に変更（シフト）させることができる。このため、サンプリング期間にて基準電圧源に相当する回路を動作させなくとも、単電源（負電源を持たない電源）にてコンパレータを駆動させることできる。
【0122】
上記第９の構成に係る逐次比較型ＡＤ変換回路において、前記第１基準変更用キャパシタの第２端に与えられる電圧が前記グランド電圧から前記電源電圧に切り替えられることで前記第１比較配線の電圧が所定電圧量だけ上昇し、前記第２基準変更用キャパシタの第２端に与えられる電圧が前記グランド電圧から前記電源電圧に切り替えられることで前記第２比較配線の電圧が前記所定電圧量だけ上昇する構成（第１０の構成）であっても良い。
【0123】
上記第９又は第１０の構成に係る逐次比較型ＡＤ変換回路において、前記第１基準変更用スイッチは、前記電源電圧が加わる第１切替端子（Ｔ１）、前記グランド電圧が加わる第２切替端子（Ｔ２）及び前記第１基準変更用キャパシタの第２端に接続される共通端子（Ｔ３）を有し、前記第２基準変更用スイッチは、前記電源電圧が加わる第１切替端子（Ｔ１）、前記グランド電圧が加わる第２切替端子（Ｔ２）及び前記第２基準変更用キャパシタの第２端に接続される共通端子（Ｔ３）を有し、前記制御回路は、前記サンプリング期間から前記逐次比較期間へ遷移させる際、前記第１及び第２グランド短絡用スイッチをオンからオフに切り替える第１遷移切替動作（Ｓ２２）と、前記第１及び第２基準変更用スイッチの夫々において前記共通端子の接続先を前記第２切替端子から前記第１切替端子に切り替える第２遷移切替動作（Ｓ２３）とを同時行う、又は、前記第１遷移切替動作を行ってから前記第２遷移切替動作を行う構成（第１１の構成）であっても良い。
【0124】
上記第８～第１１の構成の何れかに係る逐次比較型ＡＤ変換回路において、前記制御回路は、前記逐次比較期間において前記比較結果信号に基づき、バイナリサーチにより前記第１及び第２スイッチアレイの状態を順次切り替えながら前記デジタル出力信号の値をビットごとに決定する構成（第１２の構成）であっても良い。
【0125】
上記第１２の構成に係る逐次比較型ＡＤ変換回路において、前記デジタル出力信号は第１～第Ｎ番目のビットを有するＮビットのデジタル信号であり、各キャパシタアレイは、第１～第Ｎ番目のビットに対応し、各々に第１端及び第２端を有する第１～第Ｎキャパシタ（Ｃ［１］～Ｃ［Ｎ］）を有し、各スイッチアレイは、第１～第Ｎキャパシタに対応する第１～第Ｎスイッチ（Ｓ［１］～Ｓ［Ｎ］）を有し、前記第１比較配線は前記第１キャパシタアレイにおける前記第１～第Ｎキャパシタの各第１端側に設けられ、前記第２比較配線は前記第２キャパシタアレイにおける前記第１～第Ｎキャパシタの各第１端側に設けられ、各スイッチアレイにおいて、第ｉスイッチは、第１切替端子（Ｔａ）、第２切替端子（Ｔｂ又はＴｃ）、第３切替端子（Ｔｂ又はＴｃ）及び第ｉキャパシタの第２端に接続される共通端子（ＴＣＯＭ）を有し、前記第１スイッチアレイにおける前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記第１アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、前記第２スイッチアレイにおける前記第１～第Ｎスイッチの夫々において、前記第１切替端子に前記第２アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記電源電圧が加わり且つ他方に前記グランド電圧が加わり、前記制御回路は、前記サンプリング期間において各スイッチアレイの前記第１～第Ｎスイッチの夫々における前記共通端子に前記第１切替端子を接続させ、その後の前記逐次比較期間において、各スイッチアレイの前記第１～第Ｎスイッチの夫々における前記共通端子に前記第２又は第３切替端子を選択的に接続させた状態での前記比較結果信号に基づき、バイナリサーチにより前記デジタル出力信号の各ビットの値を決定し、Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す構成（第１３の構成）であっても良い。
【0126】
上記第１３の構成に係る逐次比較型ＡＤ変換回路において、前記第１キャパシタアレイにおける前記第１～第Ｎキャパシタの第１端は全て前記第１比較配線に接続され、且つ、前記第２キャパシタアレイにおける前記第１～第Ｎキャパシタの第１端は全て前記第２比較配線に接続される、或いは、前記第１キャパシタアレイにおける前記第１～第Ｎキャパシタの内、一部のキャパシタの第１端は前記第１比較配線に接続される一方で残りのキャパシタの第１端と前記第１比較配線との間にスケーリングキャパシタが直列に設けられ、且つ、前記第２キャパシタアレイにおける前記第１～第Ｎキャパシタの内、一部のキャパシタの第１端は前記第２比較配線に接続される一方で残りのキャパシタの第１端と前記第２比較配線との間に他のスケーリングキャパシタが直列に設けられる構成（第１４の構成）であっても良い。
【符号の説明】
【0127】
１、２ ＡＤコンバータ
１０、１０＿１、１０＿２、１０Ｐ、１０Ｎ ＤＡＣ
１１、１１＿１、１１＿２ キャパシタアレイ
１２、１２＿１、１２＿２ スイッチアレイ
２０ コンパレータ
３０ 制御回路
３１ レジスタ
４０、４０ａ、４０ｂ 電圧生成回路
Ｃ［１］～Ｃ［Ｎ］ キャパシタ
Ｓ［１］～Ｓ［Ｎ］ スイッチ
ＳＧ、ＳＧＰ、ＳＧＮ スイッチ（グランド短絡用スイッチ）
ＣＲＣ、ＣＲＣＰ、ＣＲＣＮ キャパシタ（基準変更用キャパシタ）
ＳＲＣ、ＳＲＣＰ、ＳＲＣＮ スイッチ（基準変更用スイッチ）
ＷＲ１、ＷＲ２ 比較配線
Ｖ１、Ｖ２ 比較電圧
Ａｉｎ、ＡｉｎＰ、ＡｉｎＮ アナログ入力信号
Ｄｏｕｔ デジタル出力信号
Ａｄｉｆ 差信号
ＷＲ＿Ａｉｎ、ＷＲ＿ＡｉｎＰ、ＷＲ＿ＡｉｎＮ、ＷＲ＿ＶＤＤ、ＷＲ＿ＧＮＤ 配線
ＷＲ＿ｓ、ＷＲ＿ｓ１、ＷＲ＿ｓ２ 配線
Ｃｓ、Ｃｓ１、Ｃｓ２ スケーリングキャパシタ
Ｔａ、Ｔｂ、Ｔｃ、Ｔ１、Ｔ２ 切替端子
ＴＣＯＭ、Ｔ３ 共通端子
ＣＲＥＦ、ＣＲＣ’ キャパシタ
ＳＧ’、ＳＲＣ’ スイッチ
１０、１０＿１、１０＿２、１０Ｐ、１０Ｎ ＤＡＣ
１１、１１＿１、１１＿２ キャパシタアレイ
１２、１２＿１、１２＿２ スイッチアレイ
２０ コンパレータ
３０ 制御回路
３１ レジスタ
４０、４０ａ、４０ｂ 電圧生成回路
Ｃ［１］～Ｃ［Ｎ］ キャパシタ
Ｓ［１］～Ｓ［Ｎ］ スイッチ
ＳＧ、ＳＧＰ、ＳＧＮ スイッチ（グランド短絡用スイッチ）
ＣＲＣ、ＣＲＣＰ、ＣＲＣＮ キャパシタ（基準変更用キャパシタ）
ＳＲＣ、ＳＲＣＰ、ＳＲＣＮ スイッチ（基準変更用スイッチ）
ＷＲ１、ＷＲ２ 比較配線
Ｖ１、Ｖ２ 比較電圧
Ａｉｎ、ＡｉｎＰ、ＡｉｎＮ アナログ入力信号
Ｄｏｕｔ デジタル出力信号
Ａｄｉｆ 差信号
ＷＲ＿Ａｉｎ、ＷＲ＿ＡｉｎＰ、ＷＲ＿ＡｉｎＮ、ＷＲ＿ＶＤＤ、ＷＲ＿ＧＮＤ 配線
ＷＲ＿ｓ、ＷＲ＿ｓ１、ＷＲ＿ｓ２ 配線
Ｃｓ、Ｃｓ１、Ｃｓ２ スケーリングキャパシタ
Ｔａ、Ｔｂ、Ｔｃ、Ｔ１、Ｔ２ 切替端子
ＴＣＯＭ、Ｔ３ 共通端子
ＣＲＥＦ、ＣＲＣ’ キャパシタ
ＳＧ’、ＳＲＣ’ スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】