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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024027748
(43)【公開日】2024-03-01
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/50 20230101AFI20240222BHJP
H10B 43/27 20230101ALI20240222BHJP
H01L 21/336 20060101ALI20240222BHJP
【ＦＩ】
H01L27/11575
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022130819
(22)【出願日】2022-08-18
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】西川 拓也
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP42
5F083EP47
5F083EP48
5F083EP72
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA03
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR05
5F083PR21
5F083PR29
5F083PR40
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH15
(57)【要約】
【課題】好適に製造可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、積層方向（Ｚ）に積層された複数の導電層（１１０）と、複数の導電層に対して積層方向の一方側に設けられた第１絶縁層（１０３）と、第１絶縁層に対して積層方向の複数の導電層と反対側に設けられた第２絶縁層（１０４）と、積層方向に延伸し複数の導電層及び第１絶縁層と対向する第１半導体柱（１２０）と、複数の導電層と第１半導体柱との間に設けられた第１電荷蓄積膜と、第１絶縁層に対して積層方向の複数の導電層と反対側に設けられ積層方向に延伸し第２絶縁層に囲まれた外周面を備え第１半導体柱の第１端部に接続されたビアコンタクト電極（Ｃｈ）と、を備える。第１絶縁層は、第２絶縁層と異なる材料を含む。第１絶縁層の積層方向の第２絶縁層側の面は、第１半導体柱の第１端部に対して、複数の導電層側に設けられている。
【選択図】図５
【解決手段】半導体記憶装置は、積層方向（Ｚ）に積層された複数の導電層（１１０）と、複数の導電層に対して積層方向の一方側に設けられた第１絶縁層（１０３）と、第１絶縁層に対して積層方向の複数の導電層と反対側に設けられた第２絶縁層（１０４）と、積層方向に延伸し複数の導電層及び第１絶縁層と対向する第１半導体柱（１２０）と、複数の導電層と第１半導体柱との間に設けられた第１電荷蓄積膜と、第１絶縁層に対して積層方向の複数の導電層と反対側に設けられ積層方向に延伸し第２絶縁層に囲まれた外周面を備え第１半導体柱の第１端部に接続されたビアコンタクト電極（Ｃｈ）と、を備える。第１絶縁層は、第２絶縁層と異なる材料を含む。第１絶縁層の積層方向の第２絶縁層側の面は、第１半導体柱の第１端部に対して、複数の導電層側に設けられている。
【選択図】図５
【特許請求の範囲】
【請求項1】
積層方向に積層された複数の導電層と、
前記複数の導電層に対して前記積層方向の一方側に設けられた第１絶縁層と、
前記第１絶縁層に対して前記積層方向の前記複数の導電層と反対側に設けられた第２絶縁層と、
前記積層方向に延伸し、前記複数の導電層及び前記第１絶縁層と対向する第１半導体柱と、
前記複数の導電層と、前記第１半導体柱と、の間に設けられた第１電荷蓄積膜と、
前記第１絶縁層に対して前記積層方向の前記複数の導電層と反対側に設けられ、前記積層方向に延伸し、前記第２絶縁層に囲まれた外周面を備え、前記第１半導体柱の第１端部に接続されたビアコンタクト電極と
を備え、
前記第１絶縁層は、前記第２絶縁層と異なる材料を含み、
前記第１絶縁層の前記積層方向の前記第２絶縁層側の面は、前記第１半導体柱の前記第１端部に対して、前記複数の導電層側に設けられている
半導体記憶装置。
前記複数の導電層に対して前記積層方向の一方側に設けられた第１絶縁層と、
前記第１絶縁層に対して前記積層方向の前記複数の導電層と反対側に設けられた第２絶縁層と、
前記積層方向に延伸し、前記複数の導電層及び前記第１絶縁層と対向する第１半導体柱と、
前記複数の導電層と、前記第１半導体柱と、の間に設けられた第１電荷蓄積膜と、
前記第１絶縁層に対して前記積層方向の前記複数の導電層と反対側に設けられ、前記積層方向に延伸し、前記第２絶縁層に囲まれた外周面を備え、前記第１半導体柱の第１端部に接続されたビアコンタクト電極と
を備え、
前記第１絶縁層は、前記第２絶縁層と異なる材料を含み、
前記第１絶縁層の前記積層方向の前記第２絶縁層側の面は、前記第１半導体柱の前記第１端部に対して、前記複数の導電層側に設けられている
半導体記憶装置。
【請求項2】
前記第１絶縁層の前記積層方向の前記複数の導電層側の面の、前記積層方向における位置を第１位置とし、
前記第１絶縁層の前記積層方向の前記第２絶縁層側の面の、前記積層方向における位置を第２位置とすると、
前記第１半導体柱の前記第２位置の、前記積層方向と交差する第１方向の長さは、前記第１半導体柱の前記第１位置の前記第１方向の長さよりも小さい
請求項１記載の半導体記憶装置。
前記第１絶縁層の前記積層方向の前記第２絶縁層側の面の、前記積層方向における位置を第２位置とすると、
前記第１半導体柱の前記第２位置の、前記積層方向と交差する第１方向の長さは、前記第１半導体柱の前記第１位置の前記第１方向の長さよりも小さい
請求項１記載の半導体記憶装置。
【請求項3】
前記複数の導電層は、前記積層方向から見て、前記第１絶縁層と重ならない領域を備える
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項4】
前記積層方向に延伸し、前記複数の導電層及び前記第１絶縁層と対向し、前記積層方向と交差する第１方向に前記第１半導体柱と隣り合う第２半導体柱と、
前記複数の導電層と、前記第２半導体柱と、の間に設けられた第２電荷蓄積膜と
を更に備え、
前記第１絶縁層は、
前記第１方向において前記第１半導体柱から第１距離の範囲内に設けられた第１領域と、
前記第１方向において前記第２半導体柱から前記第１距離の範囲内に設けられた第２領域と、
前記第１領域及び前記第２領域の間に設けられた第３領域と
を備え、
前記第３領域の前記積層方向の長さは、前記第１領域の前記積層方向の長さ、及び、前記第２領域の前記積層方向の長さよりも小さい
請求項１記載の半導体記憶装置。
前記複数の導電層と、前記第２半導体柱と、の間に設けられた第２電荷蓄積膜と
を更に備え、
前記第１絶縁層は、
前記第１方向において前記第１半導体柱から第１距離の範囲内に設けられた第１領域と、
前記第１方向において前記第２半導体柱から前記第１距離の範囲内に設けられた第２領域と、
前記第１領域及び前記第２領域の間に設けられた第３領域と
を備え、
前記第３領域の前記積層方向の長さは、前記第１領域の前記積層方向の長さ、及び、前記第２領域の前記積層方向の長さよりも小さい
請求項１記載の半導体記憶装置。
【請求項5】
第１方向に並ぶ第１フィンガー構造及び第２フィンガー構造を備え、
前記第１フィンガー構造及び前記第２フィンガー構造は、それぞれ、
前記第１方向と交差する積層方向に積層された複数の第１導電層と、
前記複数の第１導電層に対して前記積層方向の一方側に設けられた第１絶縁層と、
前記第１方向に並ぶ複数の半導体柱列を成し、前記複数の半導体柱列が、それぞれ、前記第１方向及び前記積層方向と交差する第２方向に並ぶ複数の半導体柱を含み、前記複数の半導体柱が、それぞれ、前記積層方向に延伸し、前記複数の第１導電層及び前記第１絶縁層と対向する、前記複数の半導体柱と
を備え、
前記第１フィンガー構造に含まれる前記複数の半導体柱列のうち、前記第２フィンガー構造に最も近いものを第１半導体柱列とすると、
前記第１フィンガー構造に含まれる前記第１絶縁層の前記第２フィンガー構造側の側面は、前記第１半導体柱列に含まれる前記複数の半導体柱の前記第２方向における複数の中心位置に対応する複数の位置に設けられた複数の第１部分と、これら複数の第１部分と交互に前記第２方向に並ぶ複数の第２部分と、を備え、
前記複数の第１部分の前記第１方向の位置は、前記複数の第２部分の前記第１方向の位置よりも、前記第２フィンガー構造に近い
半導体記憶装置。
前記第１フィンガー構造及び前記第２フィンガー構造は、それぞれ、
前記第１方向と交差する積層方向に積層された複数の第１導電層と、
前記複数の第１導電層に対して前記積層方向の一方側に設けられた第１絶縁層と、
前記第１方向に並ぶ複数の半導体柱列を成し、前記複数の半導体柱列が、それぞれ、前記第１方向及び前記積層方向と交差する第２方向に並ぶ複数の半導体柱を含み、前記複数の半導体柱が、それぞれ、前記積層方向に延伸し、前記複数の第１導電層及び前記第１絶縁層と対向する、前記複数の半導体柱と
を備え、
前記第１フィンガー構造に含まれる前記複数の半導体柱列のうち、前記第２フィンガー構造に最も近いものを第１半導体柱列とすると、
前記第１フィンガー構造に含まれる前記第１絶縁層の前記第２フィンガー構造側の側面は、前記第１半導体柱列に含まれる前記複数の半導体柱の前記第２方向における複数の中心位置に対応する複数の位置に設けられた複数の第１部分と、これら複数の第１部分と交互に前記第２方向に並ぶ複数の第２部分と、を備え、
前記複数の第１部分の前記第１方向の位置は、前記複数の第２部分の前記第１方向の位置よりも、前記第２フィンガー構造に近い
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
積層方向に積層された複数の導電層と、これら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５０２１８号公報
【特許文献2】米国特許第９６４６９７５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、積層方向に積層された複数の導電層と、複数の導電層に対して積層方向の一方側に設けられた第１絶縁層と、第１絶縁層に対して積層方向の複数の導電層と反対側に設けられた第２絶縁層と、積層方向に延伸し複数の導電層及び第１絶縁層と対向する第１半導体柱と、複数の導電層と第１半導体柱との間に設けられた第１電荷蓄積膜と、第１絶縁層に対して積層方向の複数の導電層と反対側に設けられ積層方向に延伸し第２絶縁層に囲まれた外周面を備え第１半導体柱の第１端部に接続されたビアコンタクト電極と、を備える。第１絶縁層は、第２絶縁層と異なる材料を含む。第１絶縁層の積層方向の第２絶縁層側の面は、第１半導体柱の第１端部に対して、複数の導電層側に設けられている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図3】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図4】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図6】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図7】同半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図8】同製造方法について説明するための模式的な断面図である。
【図9】同製造方法について説明するための模式的な断面図である。
【図10】同製造方法について説明するための模式的な断面図である。
【図11】同製造方法について説明するための模式的な断面図である。
【図12】同製造方法について説明するための模式的な断面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】同製造方法について説明するための模式的な断面図である。
【図25】同製造方法について説明するための模式的な断面図である。
【図26】比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
【図27】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図28】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図29】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図30】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
【図31】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図32】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
【図33】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【0011】
また、本明細書においては、基板の表面と交差する方向を積層方向と呼ぶ場合がある。また、積層方向と交差する所定の面に沿った方向を第１方向、この面に沿って第１方向と交差する方向を第２方向と呼ぶことがある。積層方向は、Ｚ方向と一致していても良いし、一致していなくても良い。また、第１方向及び第２方向は、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
【0012】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0013】
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図２は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。図３は、同半導体記憶装置の一部の構成を示す模式的な平面図であり、図１のＡで示す部分を拡大して示している。図４は、同半導体記憶装置の一部の構成を示す模式的な平面図であり、図１のＢで示す部分を拡大して示している。図５は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図４に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面を示している。図６は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図５のＤで示す部分を拡大して示している。尚、図６は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図６と同様の構造が観察される。
［構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図２は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。図３は、同半導体記憶装置の一部の構成を示す模式的な平面図であり、図１のＡで示す部分を拡大して示している。図４は、同半導体記憶装置の一部の構成を示す模式的な平面図であり、図１のＢで示す部分を拡大して示している。図５は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図４に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面を示している。図６は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図５のＤで示す部分を拡大して示している。尚、図６は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図６と同様の構造が観察される。
【0014】
図１に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。
【0015】
メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のフィンガー構造ＦＳを備える。フィンガー構造ＦＳは、例えば図２に示す様に、Ｙ方向に並ぶ５個のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのフィンガー構造ＦＳの間には、フィンガー間構造ＳＴが設けられる。また、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁部材ＳＨＥが設けられる。
【0016】
本実施形態では、１つのフィンガー構造ＦＳが、ＮＡＮＤフラッシュメモリのブロック１つとして機能する。ただし、複数のフィンガー構造ＦＳが、ブロック１つとして機能しても良い。また、フィンガー構造ＦＳは、ストリングユニットＳＵを、１つ～４つ備えていても良いし、６つ以上備えていても良い。
【0017】
フィンガー構造ＦＳは、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０の下方に設けられた配線層１１２と、Ｚ方向に延伸する複数の半導体柱１２０と、を備える。また、図５に示す様に、複数の導電層１１０及び複数の半導体柱１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0018】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、最上層の導電層１１０の上面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２が設けられている。
【0019】
複数の導電層１１０は、ＮＡＮＤフラッシュメモリのワード線ＷＬ及びこれに接続された複数のメモリセル（メモリトランジスタ）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、フィンガー構造ＦＳ毎に電気的に独立している。Ｙ方向に隣り合う２つのフィンガー構造ＦＳに着目した場合、これら２つのフィンガー構造ＦＳ中の、Ｚ方向に並ぶ複数の導電層１１０（ＷＬ）及びこれらの上下面に設けられた複数の絶縁層１０１は、フィンガー間構造ＳＴを介してＹ方向に分断されている。
【0020】
複数の導電層１１０（ＷＬ）よりも下方に位置する一又は複数の導電層１１０（図２）は、ＮＡＮＤフラッシュメモリのソース側の選択ゲート線ＳＧＳ及びこれに接続された複数の選択トランジスタのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。Ｙ方向に隣り合う２つのフィンガー構造ＦＳに着目した場合、これら２つのフィンガー構造ＦＳ中の、一又は複数の導電層１１０（ＳＧＳ）及びこれらの上下面に設けられた複数の絶縁層１０１は、フィンガー間構造ＳＴを介してＹ方向に分断されている。
【0021】
複数の導電層１１０（ＷＬ）よりも上方に位置する一又は複数の導電層１１０は、それぞれ、ＮＡＮＤフラッシュメモリのドレイン側の選択ゲート線ＳＧＤ及びこれに接続された複数の選択トランジスタのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。
【0022】
図３に示す様に、これら複数の導電層１１０（ＳＧＤ）のＹ方向の幅ＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の幅ＹＷＬよりも小さい。
【0023】
複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。各フィンガー構造ＦＳ中において、Ｙ方向に隣り合う２つのストリングユニットＳＵに着目した場合、これら２つのストリングユニットＳＵ中の、一又は複数の導電層１１０（ＳＧＤ）は、ストリングユニット間絶縁部材ＳＨＥを介してＹ方向に分断されている。Ｙ方向に隣り合う２つのフィンガー構造ＦＳの、一方に含まれる複数のストリングユニットＳＵのうち他方に最も近いもの、及び、他方に含まれる複数のストリングユニットＳＵのうち一方に最も近いものに着目した場合、これら２つのストリングユニットＳＵ中の、一又は複数の導電層１１０（ＳＧＤ）は、フィンガー間構造ＳＴを介してＹ方向に分断されている。
【0024】
配線層１１２（図２）は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良い。また、配線層１１２の下面には、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電部材又はその他の導電部材が設けられていても良い。配線層１１２は、ＮＡＮＤフラッシュメモリのソース線ＳＬの一部として機能する。
【0025】
半導体柱１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。例えば、フィンガー構造ＦＳは、Ｙ方向の一方側からＹ方向の他方側にかけて設けられた２４個の半導体柱列ＳＣを備える。これら２４個の半導体柱列ＳＣは、それぞれ、Ｘ方向に並ぶ複数の半導体柱１２０を備える。これら２４個の半導体柱列ＳＣは、ピッチＰＳＣでＹ方向に並ぶ。即ち、Ｙ方向に隣り合う２つの半導体柱列ＳＣに着目した場合、一方の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣと、他方の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣとは、Ｙ方向においてピッチＰＳＣと等しい距離だけ離れている。ただし、半導体柱列ＳＣのＹ方向におけるピッチＰＳＣは、均一でなくても良い。
【0026】
尚、ピッチＰＳＣは、種々の方法によって規定することが可能である。
【0027】
例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様な導電層１１０（ＷＬ）に対応するＸＹ断面を観察し、このＸＹ断面において、着目するフィンガー構造ＦＳに対応する複数の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣを測定し、これら複数の中央位置ＹＳＣの間の複数の距離を測定し、これら複数の距離の平均値又は中間値をピッチＰＳＣとしても良い。また、例えば、このＸＹ断面において、着目するストリングユニットＳＵに対応する４個の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣを測定し、これら４個の中央位置ＹＳＣに対応する３個の距離を測定し、これら３個の距離の平均値又は中間値をピッチＰＳＣとしても良い。
【0028】
また、半導体柱列ＳＣのＹ方向における中央位置ＹＳＣは、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様なＸＹ断面を観察し、このＸＹ断面において、着目する半導体柱列ＳＣに含まれる少なくとも一つの半導体柱１２０のＹ方向における中心位置を測定し、いずれかの中心位置、複数の中心位置の平均値、又は、複数の中心位置の中間値を、半導体柱列ＳＣのＹ方向における中央位置ＹＳＣとしても良い。また、半導体柱１２０のＹ方向における中心位置は、このＸＹ断面における、半導体柱１２０の外接円の中心点のＹ方向における位置であっても良いし、半導体柱１２０の画像上の重心のＹ方向における位置であっても良い。
【0029】
フィンガー構造ＦＳに含まれる複数の半導体柱列ＳＣのうち、Ｙ方向負側から数えて１～４番目、６～９番目、１１～１４番目、１６～１９番目、及び、２０番目～２４番目に設けられたものに含まれる複数の半導体柱１２０は、ビアコンタクト電極Ｃｈ，Ｖｙを介してビット線ＢＬに電気的に接続されている。この様な半導体柱１２０は、メモリセル（メモリトランジスタ）等の一部として機能する。一方、フィンガー構造ＦＳに含まれる複数の半導体柱列ＳＣのうち、Ｙ方向負側から数えて５番目、１０番目、１５番目及び２０番目に設けられたものは、Ｚ方向から見てストリングユニット間絶縁部材ＳＨＥと重なり、ビット線ＢＬに電気的に接続されていない。この様な半導体柱１２０は、メモリセル等として機能しない。
【0030】
次に、複数の半導体柱１２０のうち、メモリセル等の一部として機能するものについて説明する。
【0031】
半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体柱１２０は、例えば図５に示す様に、複数の導電層１１０に対向する領域１２１と、複数の導電層１１０よりも上方に設けられた領域１２２と、を備える。
【0032】
領域１２１は、例えば図５に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁体柱１２５が設けられている。領域１２１は、メモリセル及び選択トランジスタのチャネル領域として機能する。領域１２１の外周面は、ゲート絶縁膜１３０に接している。
【0033】
領域１２２は、リン（Ｐ）等のＮ型の不純物を含み、ビアコンタクト電極Ｃｈの下端に接続されている。領域１２２の下端は絶縁体柱１２５の上端に接している。領域１２２の上端は、後述するストッパ絶縁層１０３の上面よりも上方に設けられている。領域１２２の一部の外周面は、ゲート絶縁膜１３０に接している。また、領域１２２の、これよりも上方に設けられた部分の外周面は、ストッパ絶縁層１０３に接している。また、領域１２２の、これよりも上方に設けられた部分の外周面及び上面は、少なくとも一部が、ビアコンタクト電極Ｃｈに接している。
【0034】
領域１２２の、下端から、絶縁層１０２の上面に対応する高さ位置にかけて設けられた部分は、略円柱状に構成されている。領域１２２の、絶縁層１０２の上面に対応する高さ位置から、上端にかけて設けられた部分は、上方に設けられた部分ほど直径（ＸＹ断面における直径）が小さくなる様な、略円錐台状に構成されている。例えば、領域１２２の、ストッパ絶縁層１０３の上面に対応する高さ位置に設けられた部分の直径Ｗ１２２Ｍは、ストッパ絶縁層１０３の下面に対応する高さ位置に設けられた部分の直径Ｗ１２２Ｂよりも小さい。また、領域１２２の、上端の直径Ｗ１２２Ｔは、ストッパ絶縁層１０３の上面に対応する高さ位置に設けられた部分の直径Ｗ１２２Ｍよりも小さい。
【0035】
次に、複数の半導体柱１２０のうち、メモリセル等として機能しないものについて説明する。この様な半導体柱１２０も、基本的には、メモリセル等の一部として機能するものと同様に構成されている。ただし、この様な半導体柱１２０は、ストリングユニット間絶縁部材ＳＨＥに対応する高さ領域（例えば、最上層に位置する導電層１１０（ＷＬ）の上面の高さ位置より上方に設けられた領域）が、ストリングユニット間絶縁部材ＳＨＥによってＹ方向に分断されている。
【0036】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図６に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と配線層１１２（図２）との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。図５の例において、ゲート絶縁膜１３０の上端の高さ位置は、絶縁層１０２の上面の高さ位置と略一致する。
【0037】
尚、図６には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示している。しかしながら、ゲート絶縁膜１３０に含まれる電荷蓄積膜は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートでも良い。
【0038】
図５に示す様に、絶縁層１０２の上面には、窒化シリコン（ＳｉＮ）等のストッパ絶縁層１０３及び酸化シリコン（ＳｉＯ２）等の絶縁層１０４が設けられている。ストッパ絶縁層１０３は、酸窒化シリコン（ＳｉＯＮ）等の、窒素（Ｎ）及びシリコン（Ｓｉ）を含む他の層を含んでいても良い。
【0039】
図２５を参照して後述するように、本実施形態に係る半導体記憶装置の製造工程では、ビアコンタクト電極Ｃｈに対応する位置に、コンタクトホールＣｈＡを形成する。この際、ストッパ絶縁層１０３は、エッチングストッパとして機能する。
【0040】
ストッパ絶縁層１０３は、導電層１１０（ＳＧＤ）と共に、ストリングユニット間絶縁部材ＳＨＥによって、Ｙ方向に分断されている。ストッパ絶縁層１０３は、半導体柱１２０から一定の距離範囲内に設けられた領域ＲＮと、半導体柱１２０から一定の距離範囲外に設けられた領域ＲＦと、を備える。領域ＲＮのＺ方向における長さＺＲＮは、領域ＲＦのＺ方向における長さＺＲＦよりも大きい。領域ＲＮ，ＲＦの下面は、絶縁層１０２の上面に沿って、略平坦に形成されている。領域ＲＮの上面は、領域ＲＦの上面よりも上方、半導体柱１２０の上端よりも下方に設けられている。
【0041】
尚、領域ＲＮは、例えば、次の様な方法によって規定することが可能である。例えば、ＹＺ断面においてＹ方向に隣り合う２つの半導体柱１２０に着目し、又は、ＸＺ断面においてＸ方向に隣り合う２つの半導体柱１２０に着目する。次に、この２つの半導体柱１２０の間の領域において、ストッパ絶縁層１０３のＺ方向における長さの最大値、最小値、及び、最大値と最小値との平均値を測定する。次に、ストッパ絶縁層１０３のＺ方向における長さが、この平均値となる様な、Ｙ方向又はＸ方向における２以上の位置を測定する。次に、２つの半導体柱１２０の一方から、これら２以上の位置のうちの最も近いものまでの距離を測定する。次に、半導体柱１２０からＹ方向又はＸ方向にこの距離だけ離れた部分を、領域ＲＮのＹ方向又はＸ方向の端部として規定する。
【0042】
領域ＲＦは、例えば、ＹＺ断面においてＹ方向に隣り合う２つの領域ＲＮの間の領域全体であっても良い。また、領域ＲＦは、例えば、ＸＺ断面においてＸ方向に隣り合う２つの領域ＲＮの間の領域全体であっても良い。
【0043】
長さＺＲＮ，ＺＲＦは、例えば、それぞれ、領域ＲＮ，ＲＦのＺ方向の長さの平均値であっても良い。
【0044】
ストッパ絶縁層１０３のＹ方向における側面は、フィンガー間構造ＳＴからＹ方向に離間している。複数の導電層１１０は、Ｚ方向から見て、ストッパ絶縁層１０３と重ならない部分を備える。
【0045】
図４には、ストッパ絶縁層１０３の、ストリングユニット間絶縁部材ＳＨＥによってＹ方向に分断された複数の部分のうち、最もＹ方向正側に設けられたものを部分１０３ａと、最もＹ方向負側に設けられたものを部分１０３ｂと、それ以外を複数の部分１０３ｃとして図示している。
【0046】
また、図４には、フィンガー構造ＦＳに含まれる複数の半導体柱列ＳＣのうち、最もＹ方向正側に設けられたものを半導体柱列ＳＣａと、最もＹ方向負側に設けられたものを半導体柱列ＳＣｂと、それ以外を半導体柱列ＳＣｃとして図示している。
【0047】
ストッパ絶縁層１０３の部分１０３ａのＹ方向正側の側面は、半導体柱列ＳＣａに含まれる複数の半導体柱１２０の外周面に沿って形成された複数の曲面を備える。これら複数の曲面は、それぞれ、対応する半導体柱１２０の中心位置を中心とする円に沿って形成されている。従って、例えば、半導体柱列ＳＣａに含まれる複数の半導体柱１２０の複数のＸ方向における中心位置をＸ１２０とし、Ｘ方向に隣り合う２つの位置Ｘ１２０の中間位置をＸＩ１２０とすると、部分１０３ａのＹ方向正側の側面の、複数の位置Ｘ１２０に対応する複数の点ｐ１は、複数の位置ＸＩ１２０に対応する複数の点ｐ２よりも、Ｙ方向正側に設けられている。
【0048】
ストッパ絶縁層１０３の部分１０３ｂのＹ方向負側の側面も同様に、半導体柱列ＳＣｂに含まれる複数の半導体柱１２０の外周面に沿って形成された複数の曲面を備える。
【0049】
ストリングユニット間絶縁部材ＳＨＥは、例えば図２及び図５に示す様に、Ｘ方向及びＺ方向に延伸し、絶縁層１０４、ストッパ絶縁層１０３、絶縁層１０２、並びに、複数の導電層１１０（ＳＧＤ）及びその上下面に設けられた絶縁層１０１をＹ方向に分断する。ストリングユニット間絶縁部材ＳＨＥは、例えば、酸化シリコン（ＳｉＯ２）等を含む。図５に示す様に、ストリングユニット間絶縁部材ＳＨＥの下端は、最上層に位置する導電層１１０（ＷＬ）の下面よりも上方に位置する。また、ストリングユニット間絶縁部材ＳＨＥの下端は、最下層に位置する導電層１１０（ＳＧＤ）の下面よりも下方に位置する。
【0050】
フィンガー間構造ＳＴは、例えば図５に示す様に、Ｘ方向及びＺ方向に延伸するフィンガー間電極１４１と、フィンガー間電極１４１のＹ方向の両側面に設けられた酸化シリコン（ＳｉＯ２）等のフィンガー間絶縁部材１４２と、を備える。図２に示す様に、フィンガー間電極１４１及びフィンガー間絶縁部材１４２の下端は、配線層１１２に接続されている。図５の例において、フィンガー間電極１４１及びフィンガー間絶縁部材１４２の上端のＺ方向の位置は、絶縁層１０４の上面のＺ方向の位置と略一致している。フィンガー間電極１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む導電部材であっても良い。また、フィンガー間電極１４１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等の半導体部材であっても良い。フィンガー間電極１４１は、導電部材及び半導体部材の双方を含んでいても良い。フィンガー間電極１４１は、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。
【0051】
図５に示す様に、絶縁層１０４、ストリングユニット間絶縁部材ＳＨＥ及びフィンガー間構造ＳＴの上面には、窒化シリコン（ＳｉＮ）等のストッパ絶縁層１０５及び酸化シリコン（ＳｉＯ２）等の絶縁層１０６が設けられている。ストッパ絶縁層１０５は、酸窒化シリコン（ＳｉＯＮ）等の、窒素（Ｎ）及びシリコン（Ｓｉ）を含む他の層を含んでいても良い。
【0052】
ビアコンタクト電極Ｃｈの外周面には、図５に示す様に、絶縁層１０７が設けられている。ビアコンタクト電極Ｃｈ及び絶縁層１０７は、絶縁層１０６、ストッパ絶縁層１０５及び絶縁層１０４を貫通してＺ方向に延伸し、下端において半導体柱１２０の上端及びストッパ絶縁層１０３の上面に接続されている。
【0053】
本実施形態において、ビアコンタクト電極Ｃｈの下端の直径（ＸＹ断面における直径）は、半導体柱１２０の上端の直径よりも大きい。また、半導体柱１２０の上端の高さ位置において、ビアコンタクト電極Ｃｈの直径ＷＣｈは、半導体柱１２０の上端の直径Ｗ１２２Ｔよりも大きい。
【0054】
ビアコンタクト電極Ｃｈは、例えば図４に示す様に、半導体柱１２０に対応して、Ｘ方向及びＹ方向に所定のパターンで並ぶ。図４の例において、ビアコンタクト電極ＣｈのＹ方向における中心位置は、基本的には、半導体柱１２０のＹ方向における中心位置と一致している。ただし、最もＹ方向正側に設けられた半導体柱列ＳＣａに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置は、半導体柱列ＳＣａのＹ方向における中央位置よりも、Ｙ方向負側に設けられている。また、最もＹ方向負側に設けられた半導体柱列ＳＣｂに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置は、半導体柱列ＳＣｂのＹ方向における中央位置よりも、Ｙ方向正側に設けられている。
【0055】
尚、ビアコンタクト電極ＣｈのＹ方向における中心位置は、例えば、半導体柱１２０のＹ方向における中心位置と同様の方法によって規定することが可能である。また、Ｘ方向に並ぶ複数のビアコンタクト電極ＣｈについてＹ方向における中央位置を規定する場合、この中央位置は、半導体柱列ＳＣのＹ方向における中央位置と同様の方法によって規定することが可能である。
【0056】
ビット線ＢＬは、図３に示す様に、Ｙ方向に延伸し、Ｘ方向に並ぶ。ビット線ＢＬのＸ方向におけるピッチは、Ｘ方向に並ぶ複数の半導体柱１２０のＸ方向におけるピッチの１／４倍である。ビット線ＢＬは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。ビット線ＢＬとビアコンタクト電極Ｃｈとの間には、ビアコンタクト電極Ｖｙが接続されている。ビアコンタクト電極Ｖｙは、Ｚ方向から見て、ビット線ＢＬ及びビアコンタクト電極Ｃｈと重なる位置に設けられている。
【0057】
［製造方法］
次に、図７～図２５を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図７～図２５は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。
次に、図７～図２５を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図７～図２５は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。
【0058】
本実施形態に係る半導体記憶装置の製造に際しては、例えば図７に示す様に、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。また、最上層の犠牲層１１０Ａの上面に、絶縁層１０２を形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
【0059】
次に、例えば図８に示す様に、複数の半導体柱１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０２、並びに、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の犠牲層１１０Ａを貫通する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0060】
次に、例えば図９に示す様に、複数のメモリホールＭＨの内周面及び絶縁層１０２の上面に、絶縁膜１３０Ａ、半導体層１２０Ａ、及び、絶縁層１２５Ａを形成する。この工程は、例えば、ＣＶＤによって行う。
【0061】
次に、例えば図１０に示す様に、絶縁層１２５Ａ、半導体層１２０Ａ、及び、絶縁膜１３０Ａの一部を除去して、半導体柱１２０の領域１２１、ゲート絶縁膜１３０、及び、絶縁体柱１２５を形成する。この工程は、例えば、ＲＩＥによって行う。
【0062】
次に、例えば図１１に示す様に、複数のメモリホールＭＨの内周面及び絶縁層１０２の上面に、半導体層１２２Ａを形成する。この工程は、例えば、ＣＶＤによって行う。
【0063】
次に、例えば図１２に示す様に、半導体層１２２Ａの、絶縁層１０２の上面に設けられた部分を除去する。これにより、半導体層１２２Ａが、複数のメモリホールＭＨに対応する複数の部分に分断される。この工程は、例えば、ＲＩＥによって行う。
【0064】
次に、例えば図１３に示す様に、絶縁層１０２及びゲート絶縁膜１３０の一部を除去して、複数の半導体層１２２Ａの外周面の一部を露出させる。この工程は、例えば、ＲＩＥによって行う。この工程では、半導体柱１２０の領域１２２が形成される。
【0065】
次に、例えば図１４に示す様に、絶縁層１０２の上面、並びに、半導体柱１２０の領域１２２の外周面及び上面に、絶縁層１０３Ａを形成する。この工程は、例えば、ＣＶＤによって行う。
【0066】
この工程では、図示の様に、フィンガー間構造ＳＴ近傍の領域における絶縁層１０３ＡのＺ方向の厚みを、それ以外の領域における絶縁層１０３ＡのＺ方向の厚みよりも小さくする。このため、絶縁層１０３Ａの厚みは、絶縁層１０３Ａの、半導体柱１２０の外周面に形成される部分によって、フィンガー構造ＦＳに含まれる複数の半導体柱１２０の間の領域が埋め込まれる様に、調整される。例えば、図４に示す様に、複数の半導体柱１２０が複数の正三角形の頂点に設けられる様な構造では、絶縁層１０３Ａの厚みを、半導体柱１２０の外周面から正三角形の中心位置までの距離よりも大きくする。
【0067】
次に、図１５に示す様に、絶縁層１０３Ａの一部を除去し、絶縁層１０２の上面及び半導体柱１２０の領域１２２を露出させて、ストッパ絶縁層１０３を形成する。この工程では、絶縁層１０３Ａの、フィンガー間構造ＳＴ近傍の領域に設けられた部分が除去され、それ以外の領域に設けられた部分は残存する。この工程は、例えば、ＲＩＥによって行う。
【0068】
この工程では、絶縁層１０３Ａの、半導体柱１２０の外周面に形成された部分が残存する。その結果、ストッパ絶縁層１０３のＹ方向における側面は、図４を参照して説明した様に、半導体柱列ＳＣａ，ＳＣｂに含まれる複数の半導体柱１２０の外周面に沿って、複数の曲面が形成される。
【0069】
次に、図１６に示す様に、絶縁層１０４を形成する。この工程は、例えば、ＣＶＤによって行う。
【0070】
次に、例えば図１７に示す様に、フィンガー間構造ＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０４、絶縁層１０２、並びに、複数の絶縁層１０１及び複数の犠牲層１１０ＡをＹ方向に分断する。この工程は、例えば、ＲＩＥによって行う。尚、溝ＳＴＡは、Ｙ方向において、ストッパ絶縁層１０３から離間する。即ち、ストッパ絶縁層１０３は、溝ＳＴＡに露出しない。
【0071】
次に、例えば図１８に示す様に、複数の導電層１１０を形成する。この工程では、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に並ぶ複数の空隙が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。また、Ｚ方向に並ぶ複数の空隙に、複数の導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0072】
尚、ストッパ絶縁層１０３は、犠牲層１１０Ａと同様に、窒化シリコン（ＳｉＮ）等を含む。しかしながら、犠牲層１１０Ａを除去する工程において、ストッパ絶縁層１０３は、溝ＳＴＡに露出しない。従って、この工程において、ストッパ絶縁層１０３は除去されない。
【0073】
次に、例えば図１９に示す様に、溝ＳＴＡのＹ方向の側面に、フィンガー間絶縁部材１４２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0074】
次に、例えば図２０に示す様に、絶縁層１０４及びフィンガー間絶縁部材１４２の上面、並びに、溝ＳＴＡの内部に、導電部材１４１Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0075】
次に、例えば図２１に示す様に、導電部材１４１Ａの一部を除去して、絶縁層１０４の上面を露出させる。この工程は、例えば、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理によって行う。この工程では、フィンガー間構造ＳＴが形成される。
【0076】
次に、例えば図２２に示す様に、ストリングユニット間絶縁部材ＳＨＥに対応する位置に、溝ＳＨＥＡを形成する。溝ＳＨＥＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０４、ストッパ絶縁層１０３、絶縁層１０２、並びに、複数の導電層１１０（ＳＧＤ）及びこれらの間に設けられた絶縁層１０１をＹ方向に分断する溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0077】
次に、例えば図２３に示す様に、溝ＳＨＥＡの内部に、ストリングユニット間絶縁部材ＳＨＥを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0078】
次に、例えば図２４に示す様に、絶縁層１０４、フィンガー間構造ＳＴ及びストリングユニット間絶縁部材ＳＨＥの上面に、ストッパ絶縁層１０５及び絶縁層１０６を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0079】
次に、例えば図２５に示す様に、ビアコンタクト電極Ｃｈに対応する位置に、コンタクトホールＣｈＡを形成する。コンタクトホールＣｈＡは、Ｚ方向に延伸し、絶縁層１０６、ストッパ絶縁層１０５及び絶縁層１０４を貫通し、半導体柱１２０の領域１２２及びストッパ絶縁層１０３の上面を露出させる。この工程では、例えば、ストッパ絶縁層１０５をストッパとするＲＩＥを実行し、ストッパ絶縁層１０５を除去し、ストッパ絶縁層１０３をストッパとするＲＩＥを実行する。
【0080】
次に、例えば図５に示す様に、コンタクトホールＣｈＡの内部に、絶縁層１０７及びビアコンタクト電極Ｃｈを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0081】
その後、図３を参照して説明したビット線ＢＬ、ビアコンタクト電極Ｖｙ等を形成することにより、第１実施形態に係る半導体記憶装置が形成される。
【0082】
［比較例］
図２６は、比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
図２６は、比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
【0083】
比較例に係る半導体記憶装置は、ストッパ絶縁層１０３を備えていない。
【0084】
また、比較例に係る半導体柱１２０は、領域１２２ではなく、領域１２２´を備える。領域１２２´は、下端から上端にかけて、略円柱状に形成されている。
【0085】
また、比較例に係る半導体記憶装置は、ビアコンタクト電極Ｃｈではなく、ビアコンタクト電極Ｃｈ´を備える。ビアコンタクト電極Ｃｈ´の下端の直径（ＸＹ断面における直径）は、半導体柱１２０の上端の直径よりも小さい。また、ビアコンタクト電極Ｃｈ´のＹ方向における中心位置は、全て、半導体柱１２０のＹ方向における中心位置と一致している。
【0086】
【0087】
［第１実施形態の効果］
図示は省略するものの、比較例に係る半導体記憶装置において、ビアコンタクト電極Ｃｈ´に対応する高さ位置には、半導体柱１２０以外の複数の構成（例えば、フィンガー間電極１４１等）に接続された複数のビアコンタクト電極が形成されている。これら複数のビアコンタクト電極は、ビアコンタクト電極Ｃｈ´と同時に形成される。ここで、半導体柱１２０と、それ以外の構成とでは、上端の高さ位置が異なる。この様な複数の構成に接続される複数のビアコンタクト電極を同時に形成するために、比較例に係る半導体記憶装置の製造に際しては、図２５に対応する工程においてストッパ絶縁層１０５をストッパとするＲＩＥを実行し、その後、各構成の上端の高さ位置に対応する適切な条件でＲＩＥを実行する。
図示は省略するものの、比較例に係る半導体記憶装置において、ビアコンタクト電極Ｃｈ´に対応する高さ位置には、半導体柱１２０以外の複数の構成（例えば、フィンガー間電極１４１等）に接続された複数のビアコンタクト電極が形成されている。これら複数のビアコンタクト電極は、ビアコンタクト電極Ｃｈ´と同時に形成される。ここで、半導体柱１２０と、それ以外の構成とでは、上端の高さ位置が異なる。この様な複数の構成に接続される複数のビアコンタクト電極を同時に形成するために、比較例に係る半導体記憶装置の製造に際しては、図２５に対応する工程においてストッパ絶縁層１０５をストッパとするＲＩＥを実行し、その後、各構成の上端の高さ位置に対応する適切な条件でＲＩＥを実行する。
【0088】
ここで、比較例に係る半導体記憶装置の製造に際しては、図２１に対応する工程において、絶縁層１０４の厚みに、バラツキが生じてしまう恐れがある。従って、例えば、図２５に対応する工程で、コンタクトホールＣｈＡを浅めに形成すると、絶縁層１０４が厚い領域においてコンタクトホールＣｈＡの底面に半導体柱１２０を露出させることが出来ず、半導体柱１２０とビット線ＢＬとを接続することが出来ない懸念がある。一方、図２５に対応する工程で、コンタクトホールＣｈＡを深めに形成すると、絶縁層１０４が薄い領域においてコンタクトホールＣｈＡの位置ずれに伴って導電層１１０を露出させてしまい、導電層１１０とビット線ＢＬとの短絡が発生してしまう懸念がある。
【0089】
そこで、第１実施形態に係る半導体記憶装置の製造に際しては、図１３を参照して説明した工程において、半導体柱１２０の外周面の一部を露出させ、図１４を参照して説明した工程において、半導体柱１２０の外周面の一部に、絶縁層１０３Ａを形成する。また、図１５を参照して説明した工程において、絶縁層１０３Ａの、半導体柱１２０の間の領域に設けられた部分をストッパ絶縁層１０３として残存させ、且つ、半導体柱１２０の上端を露出させる。また、図２５を参照して説明した工程において、このストッパ絶縁層１０３をストッパとするＲＩＥを実行する。
【0090】
この様な方法によれば、ストッパ絶縁層１０３の上面が、半導体柱１２０の上端よりも下方に位置することとなる。従って、図２５を参照して説明した工程において、コンタクトホールＣｈＡの位置ずれが発生しても、コンタクトホールＣｈＡの底面に導電層１１０が露出することを抑制しつつ、半導体柱１２０の上端を露出させることが可能である。従って、導電層１１０とビット線ＢＬとの短絡を抑制しつつ、半導体柱１２０とビアコンタクト電極Ｃｈとを好適に接続することが可能である。
【0091】
また、上述の通り、ストッパ絶縁層１０３は、犠牲層１１０Ａと同様に、窒化シリコン（ＳｉＮ）等を含む。従って、図１７を参照して説明した工程においてストッパ絶縁層１０３が溝ＳＴＡに露出してしまうと、犠牲層１１０Ａを除去する際、ストッパ絶縁層１０３も除去されてしまう恐れがある。
【0092】
ここで、この様なストッパ絶縁層を溝ＳＴＡに露出させないためには、例えば、絶縁層１０４の形成前に、フォトリソグラフィー及びエッチング等の手段によってストッパ絶縁層の一部を除去することも考えられる。しかしながら、この様な方法では、フォトリソグラフィーに際して生じ得る位置ずれを考慮して、ストッパ絶縁層と溝ＳＴＡとの間にマージンを設ける必要が生じてしまい、半導体記憶装置の高集積化の妨げとなってしまう恐れがある。
【0093】
そこで、第１実施形態に係る半導体記憶装置の製造に際しては、図１３を参照して説明した工程で半導体柱１２０の外周面の一部を露出させ、図１４を参照して説明した工程で半導体柱１２０の外周面の一部に絶縁層１０３Ａを形成し、図１５を参照して説明した工程で絶縁層１０３Ａの一部を除去する。
【0094】
この様な方法によれば、半導体柱１２０とストッパ絶縁層１０３とを、自己整合的に位置決めすることが可能である。従って、ストッパ絶縁層１０３と溝ＳＴＡとの間には、上述の様なマージンを設ける必要がない。
【0095】
また、第１実施形態に係る半導体記憶装置においては、図４を参照して説明した様に、最もＹ方向正側に設けられた半導体柱列ＳＣａに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置が、半導体柱列ＳＣａのＹ方向における中央位置よりも、Ｙ方向負側に設けられている。また、最もＹ方向負側に設けられた半導体柱列ＳＣｂに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置が、半導体柱列ＳＣｂのＹ方向における中央位置よりも、Ｙ方向正側に設けられている。
【0096】
この様な構成によれば、ストッパ絶縁層１０３のＹ方向の端部近傍のビアコンタクト電極Ｃｈを、ストッパ絶縁層１０３のＹ方向の端部から遠ざけることにより、導電層１１０とビット線ＢＬとの短絡を、より好適に抑制可能である。
【0097】
［第２実施形態］
図５を参照して説明した様に、第１実施形態に係る半導体記憶装置は、ストッパ絶縁層１０５を備える。しかしながら、第１実施形態においては、図２５を参照して説明した工程においてコンタクトホールＣｈＡを形成する際、ストッパ絶縁層１０３をストッパとする。従って、ストッパ絶縁層１０５を省略することも考えられる。以下、この様な例について説明する。
図５を参照して説明した様に、第１実施形態に係る半導体記憶装置は、ストッパ絶縁層１０５を備える。しかしながら、第１実施形態においては、図２５を参照して説明した工程においてコンタクトホールＣｈＡを形成する際、ストッパ絶縁層１０３をストッパとする。従って、ストッパ絶縁層１０５を省略することも考えられる。以下、この様な例について説明する。
【0098】
図２７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、ストッパ絶縁層１０５を有していない。従って、第２実施形態では、絶縁層１０６が、絶縁層１０４の上面に形成されている。
【0099】
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と、同様の効果を奏することが可能である。また、第１実施形態に係る半導体記憶装置と比較して、製造工程を省略可能である。
【0100】
［第３実施形態］
第１実施形態に係る半導体記憶装置及び第２実施形態に係る半導体記憶装置は、ストッパ絶縁層１０３を備える。ストッパ絶縁層１０３の上面には、図５及び図２７に示す様に、凹凸が形成されている。しかしながら、図１４を参照して説明した工程において、絶縁層１０３Ａの厚みが十分に大きい場合等には、ストッパ絶縁層１０３の上面に、この様な凹凸が形成されないことも考えられる。以下、この様な例について説明する。
第１実施形態に係る半導体記憶装置及び第２実施形態に係る半導体記憶装置は、ストッパ絶縁層１０３を備える。ストッパ絶縁層１０３の上面には、図５及び図２７に示す様に、凹凸が形成されている。しかしながら、図１４を参照して説明した工程において、絶縁層１０３Ａの厚みが十分に大きい場合等には、ストッパ絶縁層１０３の上面に、この様な凹凸が形成されないことも考えられる。以下、この様な例について説明する。
【0101】
図２８は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、ストッパ絶縁層１０３のかわりに、ストッパ絶縁層３０３を備える。ストッパ絶縁層３０３は、基本的には、ストッパ絶縁層１０３と同様に構成されている。ただし、ストッパ絶縁層３０３は、上面が略平坦に形成されている。
【0102】
第３実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と、同様の効果を奏することが可能である。
【0103】
尚、第３実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と同様に、ストッパ絶縁層１０５を有していなくても良い。
【0104】
［第４実施形態］
第１実施形態～第３実施形態に係る半導体記憶装置の半導体柱１２０は、領域１２２を備える。領域１２２は、図５、図２７及び図２８に示す様に、絶縁層１０２の上面に対応する高さ位置から、上端にかけて設けられた部分が、略円錐台状に形成されている。しかしながら、図１３を参照して説明した工程において、半導体層１２２Ａが除去されない様な方法を実行する場合、領域１２２が略円柱状に形成されることも考えられる。以下、この様な例について説明する。
第１実施形態～第３実施形態に係る半導体記憶装置の半導体柱１２０は、領域１２２を備える。領域１２２は、図５、図２７及び図２８に示す様に、絶縁層１０２の上面に対応する高さ位置から、上端にかけて設けられた部分が、略円錐台状に形成されている。しかしながら、図１３を参照して説明した工程において、半導体層１２２Ａが除去されない様な方法を実行する場合、領域１２２が略円柱状に形成されることも考えられる。以下、この様な例について説明する。
【0105】
図２９は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0106】
ただし、第４実施形態に係る半導体柱１２０は、領域１２２のかわりに、領域４２２を備える。領域４２２は、基本的には、領域１２２と同様に構成されている。ただし、領域４２２は、略円柱状に形成されている。
【0107】
また、第４実施形態に係る半導体記憶装置は、ビアコンタクト電極Ｃｈのかわりに、ビアコンタクト電極Ｃｈ４を備える。ビアコンタクト電極Ｃｈ４は、基本的には、ビアコンタクト電極Ｃｈと同様に構成されている。ただし、ビアコンタクト電極Ｃｈ４の下端の直径（ＸＹ断面における直径）は、半導体柱１２０の上端の直径より小さくても良い。
【0108】
第４実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と、同様の効果を奏することが可能である。
【0109】
尚、第４実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と同様に、ストッパ絶縁層１０５を有していなくても良い。
【0110】
また、第４実施形態に係る半導体記憶装置は、第３実施形態に係る半導体記憶装置と同様に、ストッパ絶縁層１０３のかわりに、ストッパ絶縁層３０３を備えていても良い。
【0111】
［第５実施形態］
図３０は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３１は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
図３０は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３１は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0112】
ただし、第５実施形態に係るフィンガー構造ＦＳは、Ｙ方向の一方側からＹ方向の他方側にかけて設けられた２０個の半導体柱列ＳＣを備える。また、第５実施形態においては、これら２０個の半導体柱列ＳＣに含まれる複数の半導体柱１２０が、ビアコンタクト電極Ｃｈ，Ｖｙを介してビット線ＢＬに電気的に接続されており、メモリセル等の一部として機能する。
【0113】
また、第５実施形態においては、ストリングユニット間絶縁部材ＳＨＥが、Ｙ方向負側から数えて、４番目及び５番目の半導体柱列ＳＣの間、８番目及び９番目の半導体柱列ＳＣの間、１２番目及び１３番目の半導体柱列ＳＣの間、並びに、１６番目及び１７番目の半導体柱列ＳＣの間に、それぞれ設けられている。
【0114】
以下、フィンガー構造ＦＳに含まれる複数の半導体柱列ＳＣのうち、４ｎ＋１番目（ｎは０～４の整数）、又は、４ｎ＋４番目の半導体柱列ＳＣを、半導体柱列ＳＣＯと呼ぶ。また、半導体柱列ＳＣＯに含まれる半導体柱１２０を、半導体柱１２０Ｏと呼ぶ。また、フィンガー構造ＦＳに含まれる複数の半導体柱列ＳＣのうち、４ｎ＋２番目、又は、４ｎ＋３番目の半導体柱列ＳＣを、半導体柱列ＳＣＩと呼ぶ。また、半導体柱列ＳＣＩに含まれる半導体柱１２０を、半導体柱１２０Ｉと呼ぶ。
【0115】
半導体柱１２０Ｉは、第１実施形態に係る半導体柱１２０と同様に構成されている。また、Ｙ方向負側から数えて１番目の半導体柱列ＳＣＯ、及び、Ｙ方向正側から数えて１番目の半導体柱列ＳＣＯに含まれる半導体柱１２０Ｏも、第１実施形態に係る半導体柱１２０と同様に構成されている。
【0116】
それ以外の半導体柱１２０Ｏも、基本的には、第１実施形態に係る半導体柱１２０と同様に構成されている。ただし、これらの半導体柱１２０Ｏは、図２２に対応する工程において、一部が溝ＳＨＥＡによって切断される。従って、例えば図３１に示す様に、これら複数の半導体柱１２０Ｏ、並びに、これらに対応する複数のゲート絶縁膜１３０及び複数の絶縁体柱１２５は、ストリングユニット間絶縁部材ＳＨＥに対応する高さ領域において一部が欠けた様な形状となり、ストリングユニット間絶縁部材ＳＨＥに接する。
【0117】
また、図３１の例では、これら複数の半導体柱１２０Ｏに接続された複数のビアコンタクト電極Ｃｈ、及び、これらに対応する絶縁層１０７が、ストリングユニット間絶縁部材ＳＨＥの一部を貫通してＺ方向に延伸する。
【0118】
第５実施形態の様な構成を有する半導体記憶装置においても、第１実施形態に係る半導体記憶装置と、同様の効果を奏することが可能である。
【0119】
尚、第５実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と同様に、ストッパ絶縁層１０５を有していなくても良い。
【0120】
また、第５実施形態に係る半導体記憶装置は、第３実施形態に係る半導体記憶装置と同様に、ストッパ絶縁層１０３のかわりに、ストッパ絶縁層３０３を備えていても良い。
【0121】
また、第５実施形態に係る半導体柱１２０は、第４実施形態に係る半導体柱１２０と同様に、領域１２２のかわりに、領域４２２を備えていても良い。
【0122】
［第６実施形態］
図３２は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３３は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第６実施形態に係る半導体記憶装置は、基本的には、第５実施形態に係る半導体記憶装置と同様に構成されている。
図３２は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３３は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第６実施形態に係る半導体記憶装置は、基本的には、第５実施形態に係る半導体記憶装置と同様に構成されている。
【0123】
ただし、第５実施形態においては、図３０に示す様に、複数の半導体柱列ＳＣのうちＹ方向負側から数えて２番目から１９番目の半導体柱列ＳＣに含まれる複数の半導体柱１２０と、これらに対応する複数のビアコンタクト電極Ｃｈとの間で、Ｙ方向における中心位置が一致している。
【0124】
一方、第６実施形態においては、図３２に示す様に、Ｙ方向負側から数えて４ｎ＋４番目（ｎは０～４の整数）の半導体柱列ＳＣＯに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置が、それぞれ、これらの半導体柱列ＳＣＯのＹ方向における中央位置よりも、Ｙ方向負側に設けられている。また、Ｙ方向負側から数えて４ｎ＋１番目の半導体柱列ＳＣＯに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置が、それぞれ、これらの半導体柱列ＳＣＯのＹ方向における中央位置よりも、Ｙ方向正側に設けられている。
【0125】
第６実施形態に係る半導体記憶装置によれば、第５実施形態に係る半導体記憶装置と、同様の効果を奏することが可能である。
【0126】
また、第６実施形態に係る半導体記憶装置によれば、図３３に示す様に、ストリングユニット間絶縁部材ＳＨＥ近傍のビアコンタクト電極Ｃｈを、ストリングユニット間絶縁部材ＳＨＥから遠ざけることが可能である。これにより、導電層１１０とビット線ＢＬとの短絡を、より好適に抑制可能である。
【0127】
尚、第６実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と同様に、ストッパ絶縁層１０５を有していなくても良い。
【0128】
また、第６実施形態に係る半導体記憶装置は、第３実施形態に係る半導体記憶装置と同様に、ストッパ絶縁層１０３のかわりに、ストッパ絶縁層３０３を備えていても良い。
【0129】
また、第６実施形態に係る半導体柱１２０は、第４実施形態に係る半導体柱１２０と同様に、領域１２２のかわりに、領域４２２を備えていても良い。
【0130】
［その他の実施形態］
第１実施形態においては、図４を参照して説明した様に、フィンガー間構造ＳＴを介して隣り合う２つの半導体柱列ＳＣａ，ＳＣｂに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置が、これらの半導体柱列ＳＣａ，ＳＣｂのＹ方向における中央位置に対して、フィンガー間構造ＳＴと反対側に設けられている。
第１実施形態においては、図４を参照して説明した様に、フィンガー間構造ＳＴを介して隣り合う２つの半導体柱列ＳＣａ，ＳＣｂに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置が、これらの半導体柱列ＳＣａ，ＳＣｂのＹ方向における中央位置に対して、フィンガー間構造ＳＴと反対側に設けられている。
【0131】
ここで、ビアコンタクト電極Ｃｈの位置は、設計値と一致しなくても良い。この様な場合、例えば、半導体柱列ＳＣａ，ＳＣｂのＹ方向における中央位置と、これらに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置との差が、半導体柱列ＳＣｃのＹ方向における中央位置と、これに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置との差より大きくても良い。
【0132】
また、第６実施形態においては、図３２を参照して説明した様に、ストリングユニット間絶縁部材ＳＨＥを介して隣り合う２つの半導体柱列ＳＣＯに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置が、これらの半導体柱列ＳＣＯのＹ方向における中央位置に対して、ストリングユニット間絶縁部材ＳＨＥと反対側に設けられている。
【0133】
この様な構造においても、ビアコンタクト電極Ｃｈの位置は、設計値と一致しなくても良い。この様な場合、例えば、半導体柱列ＳＣＯのＹ方向における中央位置と、これに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置との差が、半導体柱列ＳＣＩのＹ方向における中央位置と、これに対応する複数のビアコンタクト電極ＣｈのＹ方向における中央位置との差より大きくても良い。
【0134】
尚、第１実施形態～第６実施形態においては、全てのビアコンタクト電極ＣｈのＹ方向における中心位置が、対応する半導体柱１２０のＹ方向における中心位置と一致しても良い。
【0135】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0136】
１０１，１０２，１０４，１０６…絶縁層、１０３，１０５…ストッパ絶縁層、１１０…導電層、１１２…配線層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、１４１…フィンガー間電極、１４２…フィンガー間絶縁部材、Ｃｈ，Ｖｙ…ビアコンタクト電極、ＦＳ…フィンガー構造、ＳＴ…フィンガー間構造、ＳＨＥ…ストリングユニット間絶縁部材。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】