特開 2024-27795 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024027795

(43)【公開日】2024-03-01

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240222BHJP

【ＦＩ】

H01L27/04 D

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022130896

(22)【出願日】2022-08-19

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】越智 小百合

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038CD02

5F038CD16

5F038EZ20

(57)【要約】

【課題】電源端子の配置密度が互いに異なる領域において、電源電圧を供給する回路への電源供給能力に差が生じることを抑制する。
【解決手段】半導体装置は、第１電源線と、第２電源線と、第１電源線に接続された複数の第１電源端子が、平面視で第１密度で配置された第１領域と、第１電源線に接続された複数の第２電源端子が、平面視で第１密度より低い第２密度で配置された第２領域とを有する回路領域と、第１領域に設けられ、第１電源線を第２電源線に接続する複数の第１電源スイッチ回路と、第２領域に設けられ、第１電源線を第２電源線に接続する複数の第２電源スイッチ回路と、を有し、第１電源線および第２電源スイッチ回路を含む回路による第２電源線への第２電源供給能力は、第１電源線および第１電源スイッチ回路を含む回路による第２電源線への第１電源供給能力より高い。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１電源線と、
第２電源線と、
前記第１電源線に接続された複数の第１電源端子が、平面視で第１密度で配置された第１領域と、前記第１電源線に接続された複数の第２電源端子が、平面視で前記第１密度より低い第２密度で配置された第２領域とを有する回路領域と、
前記第１領域に設けられ、前記第１電源線を前記第２電源線に接続する複数の第１電源スイッチ回路と、
前記第２領域に設けられ、前記第１電源線を前記第２電源線に接続する複数の第２電源スイッチ回路と、
を有し、
前記第１電源線および前記第２電源スイッチ回路を含む回路による前記第２電源線への第２電源供給能力は、前記第１電源線および前記第１電源スイッチ回路を含む回路による前記第２電源線への第１電源供給能力より高い
半導体装置。

【請求項2】

前記複数の第１電源スイッチ回路の各々は、前記第１電源線を前記第２電源線に接続する第１トランジスタを有し、
前記複数の第２電源スイッチ回路の各々は、前記第１電源線を前記第２電源線に接続する第２トランジスタを有し、
前記第２トランジスタのサイズは、前記第１トランジスタのサイズより大きい
請求項１に記載の半導体装置。

【請求項3】

前記複数の第１電源スイッチ回路の各々と、前記複数の第２電源スイッチ回路の各々とは、互いに同じ回路構成であり、
前記複数の第２電源スイッチ回路の配置密度は、前記複数の第１電源スイッチ回路の配置密度より高い
請求項１に記載の半導体装置。

【請求項4】

前記第２領域に配線される前記第１電源線の幅は、前記第１領域に配線される前記第１電源線の幅より太い
請求項１に記載の半導体装置。

【請求項5】

前記第２領域に配線される前記第１電源線の配置密度は、前記第１領域に配線される前記第１電源線の配置密度より高い
請求項１に記載の半導体装置。

【請求項6】

前記第２領域に配線される前記第１電源線の配置ピッチは、前記第１領域に配線される前記第１電源線の配置ピッチより小さい
請求項５に記載の半導体装置。

【請求項7】

前記第２領域に配線される前記第１電源線の数は、前記第１領域に配線される前記第１電源線の数より多い
請求項５に記載の半導体装置。

【請求項8】

前記第１領域における前記複数の第１電源端子の配置密度と前記第１電源供給能力との積で示される第１パラメータは、前記第２領域における前記複数の第２電源端子の配置密度と前記第２電源供給能力との積で示される第２パラメータと等しい
請求項１ないし請求項６のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体装置のスタンダードセル領域などに、電源電圧の供給のオン／オフを切り替える電源スイッチ回路を設け、低消費電力を図る技術がある。複数種の電源スイッチ回路を設け、電源スイッチ回路を順次オンすることで、急激な電源電圧の供給により供給元の電源電圧が低下するラッシュ電流（突入電流）を抑制する技術がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－２４３７９４号公報

【特許文献2】特開２０２０－００４７６３号公報

【特許文献3】特開２０１０－２８３２６９号公報

【特許文献4】米国特許第８３９０３３１号明細書

【特許文献5】国際公開第２０１７／２０８８８８号

【特許文献6】特開２０１０－１５３５３５号公報

【特許文献7】特開２００５－２８６０８２号公報

【特許文献8】特開２０１８－１９０７６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

大規模な回路領域に複数の電源スイッチ回路を配置する場合、電源電圧の供給を受ける電源端子から複数の電源スイッチ回路までの配線抵抗に差が生じると、抵抗値の高い箇所においてＩＲドロップが生じることがある。また、電源端子がバンプとして設けられる半導体装置において、電源端子の配置密度が他に比べて低い領域において、電源端子から電源スイッチ回路までの配線抵抗が増加するとＩＲドロップの程度に差が生じることがある。これにより、電源端子の配置密度が互いに異なる領域において、電源電圧を供給する回路への電源供給能力に差が生じてしまう。

【0005】

本発明は、上記の点に鑑みてなされたもので、電源端子の配置密度が互いに異なる領域において、電源電圧を供給する回路への電源供給能力に差が生じることを抑制することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様では、半導体装置は、第１電源線と、第２電源線と、前記第１電源線に接続された複数の第１電源端子が、平面視で第１密度で配置された第１領域と、前記第１電源線に接続された複数の第２電源端子が、平面視で前記第１密度より低い第２密度で配置された第２領域とを有する回路領域と、前記第１領域に設けられ、前記第１電源線を前記第２電源線に接続する複数の第１電源スイッチ回路と、前記第２領域に設けられ、前記第１電源線を前記第２電源線に接続する複数の第２電源スイッチ回路と、を有し、前記第１電源線および前記第２電源スイッチ回路を含む回路による前記第２電源線への第２電源供給能力は、前記第１電源線および前記第１電源スイッチ回路を含む回路による前記第２電源線への第１電源供給能力より高い。

【発明の効果】

【0007】

開示の技術によれば、電源端子の配置密度が互いに異なる領域において、電源電圧を供給する回路への電源供給能力に差が生じることを抑制することができる。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態における半導体装置のレイアウトの一例を示す図である。

【図2】図１のスタンダードセルブロックに配置される回路の概要を示す回路ブロック図である。

【図3】図１のスタンダードセルブロックのレイアウトの概要を示す平面図である。

【図4】図２の電源スイッチ回路ＰＳＷのレイアウトの一例を示す平面図である。

【図5】図４のＸ１－Ｘ１'線に沿う断面を示す断面図である。

【図6】図４のＹ１－Ｙ１'線に沿う断面を示す断面図である。

【図7】図２の電源スイッチ回路ＬＰＳＷのレイアウトの一例を示す平面図である。

【図8】第２の実施形態におけるスタンダードセルブロックのレイアウトの概要を示す平面図である。

【図9】第３の実施形態におけるスタンダードセルブロックのレイアウトの概要を示す平面図である。

【図10】第４の実施形態におけるスタンダードセルブロックのレイアウトの概要を示す平面図である。

【図11】第５の実施形態におけるスタンダードセルブロックのレイアウトの概要を示す平面図である。

【発明を実施するための形態】

【0009】

以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号値、信号線または信号端子を示す符号としても使用される。電源電圧を示す符号は、電源電圧が供給される電源線または電源端子を示す符号としても使用される。

【0010】

（第１の実施形態）
図１は、第１の実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置ＳＥＭは、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）等でもよい。

【0011】

半導体装置ＳＥＭは、各々がバンプＢＭＰに接続された複数のＩ／ＯセルＩＯＣ、ＩＯＣＰを有する。Ｉ／ＯセルＩＯＣは、入力信号、出力信号または入出力信号等の信号ＳＩＧ用のインタフェース回路である。Ｉ／ＯセルＩＯＣＰは、電源電圧または接地電圧用のインタフェース回路である。

【0012】

各Ｉ／ＯセルＩＯＣ、ＩＯＣＰは、内部回路領域ＩＮＴＲに接続される。例えば、内部回路領域ＩＮＴＲには、スタンダードセルが設けられる複数のスタンダードセルブロックＳＣＢを有する。なお、内部回路領域ＩＮＴＲには、スタンダードセル以外の論理回路が搭載されてもよく、メモリが搭載されてもよい。なお、Ｉ／ＯセルＩＯＣ、ＩＯＣＰの数および比率は、図１に示す例に限定されない。

【0013】

半導体装置ＳＥＭは、例えば、半導体装置ＳＥＭの表面に設けられる複数のバンプＢＭＰを介して配線基板ＷＢＲＤの表面の図示しないパッドに接続される。配線基板ＷＢＲＤの裏面には、外部接続端子（例えば、バンプ）が設けられる。

【0014】

図２は、図１のスタンダードセルブロックＳＣＢに配置される回路の概要を示す回路ブロック図である。スタンダードセルブロックＳＣＢは、電源スイッチ回路ＰＳＷ（または電源スイッチ回路ＬＰＳＷ）とスタンダードセル領域ＳＣＡとを有する。スタンダードセル領域ＳＣＡは、電気的に仮想電源線ＶＶＤＤおよび接地線ＶＳＳに接続され、仮想電源線ＶＶＤＤから電源電圧の供給を受けて動作する。

【0015】

電源スイッチ回路ＰＳＷ（または電源スイッチ回路ＬＰＳＷ）は、スイッチトランジスタＳＷＴと制御回路ＣＮＴＬとを有する。電源スイッチ回路ＬＰＳＷは、電源スイッチ回路ＰＳＷに比べて、スイッチトランジスタＳＷＴのサイズが大きく、電源供給能力が高いことを除き、電源スイッチ回路ＰＳＷと同様の構成である。

【0016】

電源スイッチ回路ＰＳＷは、第１電源スイッチ回路の一例である。電源スイッチ回路ＬＰＳＷは、第２電源スイッチ回路の一例である。電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴは、第１スイッチトランジスタの一例である。電源スイッチ回路ＬＰＳＷのスイッチトランジスタＳＷＴは、第２スイッチトランジスタの一例である。

【0017】

スイッチトランジスタＳＷＴは、例えば、ソースが電源線ＶＳＳに接続され、ドレインが仮想電源線ＶＶＤＤに接続されたｐチャネルトランジスタであり、制御回路ＣＮＴＬからのスイッチ制御信号ＳＷＣＮＴをゲートで受けて動作する。なお、図２では、簡単化のため、１つのスイッチトランジスタＳＷＴを示すが、電源線ＶＤＤと仮想電源線ＶＶＤＤとの間には、複数のスイッチトランジスタＳＷＴが配置されてもよい。電源線ＶＤＤは、第１電源線の一例であり、仮想電源線ＶＶＤＤは、第２電源線の一例である。

【0018】

スイッチトランジスタＳＷＴがオンしている間、電源線ＶＤＤと仮想電源線ＶＶＤＤとが電気的に接続され、電源電圧ＶＤＤが仮想電源線ＶＶＤＤに供給される。スイッチトランジスタＳＷＴがオフしている間、電源線ＶＤＤと仮想電源線ＶＶＤＤとの電気的な接続が遮断され、仮想電源線ＶＶＤＤは、フローティング状態に設定される。

【0019】

制御回路ＣＮＴＬは、例えば、バッファ回路である。制御回路ＣＮＴＬは、スタンダードセル領域ＳＣＡ内の回路を動作させる場合、スイッチ制御信号ＳＷＣＮＴをロウレベルに設定し、電源線ＶＤＤから仮想電源線ＶＶＤＤに電源電圧を供給する。制御回路ＣＮＴＬは、スタンダードセル領域ＳＣＡ内の回路の動作を停止する場合、スイッチ制御信号ＳＷＣＮＴをハイレベルに設定し、電源線ＶＤＤから仮想電源線ＶＶＤＤへの電源電圧の供給を停止する。

【0020】

図３は、図１のスタンダードセルブロックＳＣＢのレイアウトの概要を示す平面図である。図３では、スタンダードセルブロックＳＣＢの領域の一部を、半導体装置ＳＥＭの表面（バンプＢＭＰの形成面）から見た状態（平面視）を示している。図３では、バンプＢＭＰにより隠れる配線を見やすくするために、各バンプＢＭＰをリング状に示している。なお、説明の簡単化のため、各バンプＢＭＰの大きさは、実際よりも小さくしている。実際のバンプＢＭＰの大きさのイメージは、図５および図６に示される。

【0021】

電源線ＶＤＤ（ＧＬ２）および接地線ＶＳＳ（ＧＬ２）は、バンプＢＭＰに最も近いグローバル配線層ＧＬ２を使用して図３のＸ方向に沿って配線される。電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）は、グローバル配線層ＧＬ２に対してバンプＢＭＰと反対側に位置するグローバル配線層ＧＬ１を使用して図３のＹ方向に沿って配線される。グローバル配線層ＧＬ２、ＧＬ１は、半導体装置ＳＥＭの表面側に設けられる。

【0022】

電源線ＶＤＤ（ＧＬ２）と電源線ＶＤＤ（ＧＬ１）とは、図示しないビアを介して相互に接続される。接地線ＶＳＳ（ＧＬ２）と接地線ＶＳＳ（ＧＬ１）とは、図示しないビアを介して相互に接続される。なお、説明の簡単化のため、グローバル配線層ＧＬ２、ＧＬ１を使用して配線される信号線ＳＩＧおよび電源線ＶＤＤＭの記載は省略する。バンプＢＭＰ（ＶＤＤＭ）および電源線ＶＤＤＭは、スタンダードセルブロックＳＣＢにメモリが設けられる場合、メモリに電源電圧を供給するために使用される。

【0023】

図３の領域Ｒａ、Ｒｂに配置される電源線ＶＤＤ（ＧＬ１）または接地線ＶＳＳ（ＧＬ１）の幅Ｗａ、Ｗｂは、互いに等しい。また、領域Ｒａ、Ｒｂに配置される電源線ＶＤＤ（ＧＬ１）または接地線ＶＳＳ（ＧＬ１）の配置ピッチＰａ、Ｐｂは、互いに等しい。領域Ｒａは、第１領域の一例であり、領域Ｒｂは、第２領域の一例である。特に限定されないが、図３では、領域Ｒａには、６個の電源スイッチ回路ＰＳＷが配置され、領域Ｒｂには、６個の電源スイッチ回路ＬＰＳＷが配置される。

【0024】

例えば、電源スイッチ回路ＰＳＷ、ＬＰＳＷは、半導体装置ＳＥＭの裏面側（バンプＢＭＰが配置される表面と反対側）の半導体層および配線層を使用して設けられるが、見やすさを考慮して、図３の一番手前に位置させている。

【0025】

例えば、電源スイッチ回路ＬＰＳＷのスイッチトランジスタＳＷＴ（図２）のサイズは、電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴのサイズの２．５倍に設定される。ここで、スイッチトランジスタＳＷＴのサイズは、バンプＢＭＰ（ＶＤＤ）の配置密度および電源線ＶＤＤの配線抵抗を考慮しない場合の各電源スイッチ回路ＬＰＳＷ、ＰＳＷの仮想電源線ＶＶＤＤへの電源供給能力を示す。例えば、スイッチトランジスタＳＷＴがＦｉｎＦＥＴ（Fin Field Effect Transistor）の場合、スイッチトランジスタＳＷＴのサイズおよび各電源スイッチ回路ＬＰＳＷ、ＰＳＷ単独での仮想電源線ＶＶＤＤへの電源供給能力は、ゲートの数とフィンの数との積で示される。

【0026】

領域Ｒａには、平面視で１０個のバンプＢＭＰ（ＶＤＤ）を含む２０個のバンプＢＭＰが配置される。領域Ｒｂには、平面視で３個のバンプＢＭＰ（ＶＤＤ）を含む１５個のバンプＢＭＰが配置される。このため、領域ＲｂのバンプＢＭＰ（ＶＤＤ）の配置密度（３／１５＝０．２）は、領域ＲａのバンプＢＭＰ（ＶＤＤ）の配置密度（１０／２０＝０．５）の４０％である。

【0027】

領域Ｒａに配置されるバンプＢＭＰ（ＶＤＤ）は、第１電源端子の一例である。領域Ｒｂに配置されるバンプＢＭＰ（ＶＤＤ）は、第２電源端子の一例である。領域ＲａのバンプＢＭＰ（ＶＤＤ）の配置密度は、第１密度の一例である。領域ＲｂのバンプＢＭＰ（ＶＤＤ）の配置密度は、第２密度の一例である。

【0028】

この実施形態では、例えば、各領域Ｒａ、Ｒｂにおいて、バンプＢＭＰ（ＶＤＤ）の配置密度とスイッチトランジスタＳＷＴのサイズとの積は、互いに等しく設定される。このため、バンプＢＭＰ（ＶＤＤ）の配置密度が領域Ｒａに比べて低い場合にも、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等以上にすることができる。

【0029】

図４は、図２の電源スイッチ回路ＰＳＷのレイアウトの一例を示す平面図である。図４に示す凡例において、符号ＬＩは、ローカル配線を示し、符号ＦＩＮはフィンを示す。符号ＧＴは、スイッチトランジスタＳＷＴのゲートを示す。符号Ｍ１は、第１配線層を示し、符号Ｍ２は、第２配線層を示す。符号ＶＩＡ１は、配線層Ｍ１とローカル配線ＬＩとを接続するビアを示す。

【0030】

電源スイッチ回路ＰＳＷは、図２に示すスイッチトランジスタＳＷＴおよび制御回路ＣＮＴＬを含む。制御回路ＣＮＴＬは、電源線ＶＤＤ（Ｍ１）と接地線ＶＳＳ（Ｍ１）とに接続されたインバータＩＶ１、ＩＶ２を有する。インバータＩＶ１、ＩＶ２は、直列に接続され、バッファとして動作する。インバータＩＶ１は、入力端子ＩＮ１で受ける信号のレベルを反転して出力端子ＯＵＴ１に接続されたスイッチ制御信号線ＳＷＣＮＴにスイッチ制御信号ＳＷＣＮＴとして出力する。

【0031】

スイッチ制御信号ＳＷＣＮＴは、スイッチトランジスタＳＷＴに設けられるｐチャネルトランジスタＰのゲートＧＴと、インバータＩＶ２の入力端子Ｉ２とに供給される。ｐチャネルトランジスタＰは、四隅が円弧状の破線の矩形枠により示される。スイッチ制御信号ＳＷＣＮＴによりスイッチトランジスタＳＷＴのｐチャネルトランジスタＰのオンとオフとが制御され、電源線ＶＤＤから仮想電源線ＶＶＤＤへの電源電圧の供給が制御される。図４に示すスイッチトランジスタＳＷＴは、６本のゲートＧＴと８本のフィンＦＩＮとの交点に設けられる４８個のｐチャネルトランジスタＰを有する。電源スイッチ回路ＰＳＷに設けられるｐチャネルトランジスタＰは、第１トランジスタの一例である。

【0032】

インバータＩＶ２は、入力端子Ｉ２で受けるスイッチ制御信号ＳＷＣＮＴのレベルを反転して出力端子ＯＵＴ２から出力する。例えば、出力端子ＯＵＴ２から出力される信号は、図４に示す電源スイッチ回路ＰＳＷのＹ方向に隣接して配置される他の電源スイッチ回路ＰＳＷ（図示せず）の制御回路ＣＮＴＬの入力端子ＩＮ１に供給されてもよい。

【0033】

複数のｐチャネルトランジスタＰの各々は、ソースが電源線ＶＤＤ（Ｍ１）に電気的に接続され、ドレインが仮想電源線ＶＶＤＤ（Ｍ１）に電気的に接続され、ゲートＧＴがスイッチ制御信号線ＳＷＣＮＴ（Ｍ１）に電気的に接続される。ここで、ｐチャネルトランジスタＰのソースは、ゲートを挟んで対向するフィンＦＩＮの一方に設けられる。ｐチャネルトランジスタＰのドレインは、ゲートを挟んでソースに対向するフィンＦＩＮの他方に設けられる。

【0034】

フィンＦＩＮの一方は、ローカル配線ＬＩを介して電源線ＶＤＤ（Ｍ１）に接続され、フィンＦＩＮの他方は、ローカル配線ＬＩを介して仮想電源線ＶＶＤＤ（Ｍ１）に接続される。スイッチトランジスタＳＷＴに接続される仮想電源線ＶＶＤＤ（Ｍ１）は、Ｘ方向に沿って延在され、スタンダードセル領域ＳＣＡに接続される。

【0035】

図５は、図４のＸ１－Ｘ１'線に沿う断面を示す断面図である。半導体装置ＳＥＭの表面側に設けられるバンプＢＭＰ（ＶＤＤ）は、絶縁膜ＩＮＳ１を開口して設けられるパッドＰＡＤを介して電源線ＶＤＤ（ＧＬ２）に接続される。電源線ＶＤＤ（ＧＬ２）は、ビアＶＩＡ－Ｇ２を介して電源線ＶＤＤ（ＧＬ１）に接続される。

【0036】

電源線ＶＤＤ（ＧＬ１）は、絶縁膜ＩＮＳ２を開口して設けられるビアＶＩＡ－Ｇ１および絶縁膜ＩＮＳ３に設けられる図示しないＴＳＶ等を介して、半導体装置ＳＥＭの裏面側に設けられる電源線ＶＤＤ（Ｍ１）に接続される。そして、電源線ＶＤＤ（Ｍ１）は、フィンＦＩＮに設けられるｐチャネルトランジスタＰのソースに接続される。すなわち、バンプＢＭＰ（ＶＤＤ）は、各層の電源線ＶＤＤを介してｐチャネルトランジスタＰ（図４）のソースに電気的に接続される。なお、半導体基板ＳＵＢの表面には、絶縁膜としてＳＴＩ（Shallow Trench Isolation）膜が形成される。

【0037】

図６は、図４のＹ１－Ｙ１'線に沿う断面を示す断面図である。図５と同様の要素については、同じ符号を付し詳細な説明は省略する。バンプＢＭＰ（ＶＤＤ）からビアＶＩＡ－Ｇ１までの配線構造は、図５と同様である。仮想電源線ＶＶＤＤ（Ｍ１）は、ビアＶＩＡ１を介してローカル配線ＬＩに接続され、さらに、スイッチトランジスタＳＷＴに設けられるフィンＦＩＮに接続される。フィンＦＩＮは、半導体基板ＳＵＢ上に設けられる。なお、ゲートＧＴとフィンＦＩＮとの間に形成されるゲート絶縁膜は、図示を省略する。

【0038】

図７は、図２の電源スイッチ回路ＬＰＳＷのレイアウトの一例を示す平面図である。図４に示した電源スイッチ回路ＰＳＷと同様の要素については、同じ符号を付し詳細な説明は省略する。

【0039】

電源スイッチ回路ＬＰＳＷは、ゲートＧＴの数が９本であることを除き、図４に示した電源スイッチ回路ＰＳＷと同様の構成を有する。すなわち、電源スイッチ回路ＬＰＳＷのゲートＧＴの数は、電源スイッチ回路ＰＳＷのゲートＧＴの数（６本）の１．５倍である。換言すれば、１つの電源スイッチ回路ＬＰＳＷのスイッチトランジスタＳＷＴのサイズは、１つの電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴのサイズのほぼ１．５倍である。図７に示すスイッチトランジスタＳＷＴは、９本のゲートＧＴと８本のフィンＦＩＮとの交点に設けられる７２個のｐチャネルトランジスタＰを有する。電源スイッチ回路ＬＰＳＷに設けられるｐチャネルトランジスタＰは、第２トランジスタの一例である。

【0040】

このため、電源線ＶＤＤの配線抵抗が互いに同じ場合、電源スイッチ回路ＬＰＳＷ単独での仮想電源線ＶＶＤＤへの電源供給能力を、電源スイッチ回路ＰＳＷ単独での仮想電源線ＶＶＤＤへの電源供給能力のほぼ１．５倍にすることができる。これにより、バンプＢＭＰ（ＶＤＤ）の配置密度が低い場合にも、電源配線の配線抵抗の上昇を抑制して、電源電圧ＶＤＤのＩＲドロップを軽減することができ、仮想電源線ＶＶＤＤへの電源供給能力の低下を抑制することができる。この結果、バンプＢＭＰ（ＶＤＤ）の配置密度が領域Ｒａに比べて低い領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等にすることができる。

【0041】

なお、この実施形態および後述する実施形態において、領域Ｒｂにおける仮想電源線ＶＶＤＤへの電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの電源供給能力と同等にする条件は、式（１）により求めることができる。但し、電源スイッチ回路ＰＳＷ、ＬＰＳＷのｐチャネルトランジスタＰの閾値電圧は、互いに等しいとする。なお、領域Ｒａ、Ｒｂでの各電源線ＶＤＤ（ＧＬ２）の幅は、互いに等しく、領域Ｒａ、Ｒｂでの各電源線ＶＤＤ（ＧＬ２）の配置密度は、互いに等しいとする。
Ｂａ×（Ｇａ×Ｆａ×Ｐａ×Ｗａ×Ｄａ）＝Ｂｂ×（Ｇｂ×Ｆｂ×Ｐｂ×Ｗｂ×Ｄｂ） …（１）

【0042】

式（１）に示す符号の意味は、以下の通りである。
Ｂａ：領域ＲａでのバンプＢＭＰ（ＶＤＤ）の配置密度
Ｇａ：領域Ｒａでの各スイッチトランジスタＳＷＴのゲートＧＴの数
Ｆａ：領域Ｒａでの各スイッチトランジスタＳＷＴのフィンＦＩＮの数
Ｐａ：領域Ｒａでの電源スイッチ回路ＰＳＷの数（配置密度）
Ｗａ：領域Ｒａでの各電源線ＶＤＤ（ＧＬ１）の幅
Ｄａ：領域Ｒａでの電源線ＶＤＤ（ＧＬ１）の配置ピッチ（配置密度）
Ｂｂ：領域ＲｂでのバンプＢＭＰ（ＶＤＤ）の配置密度
Ｇｂ：領域Ｒｂでの各スイッチトランジスタＳＷＴのゲートＧＴの数
Ｆｂ：領域Ｒｂでの各スイッチトランジスタＳＷＴのフィンＦＩＮの数
Ｐｂ：領域Ｒｂでの電源スイッチ回路ＰＳＷの数（配置密度）
Ｗｂ：領域Ｒｂでの各電源線ＶＤＤ（ＧＬ１）の幅
Ｄｂ：領域Ｒｂでの電源線ＶＤＤ（ＧＬ１）の配置ピッチ（配置密度）

【0043】

式（１）の"Ｇａ×Ｆａ×Ｐａ×Ｗａ×Ｄａ"は、バンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない場合の領域Ｒａでの仮想電源線ＶＶＤＤへの電源供給能力（電源線ＶＤＤおよび電源スイッチ回路ＰＳＷを含む回路単独での電源供給能力）を示す。式（１）の"Ｇｂ×Ｆｂ×Ｐｂ×Ｗｂ×Ｄｂ"は、バンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない場合の領域Ｒｂでの仮想電源線ＶＶＤＤへの電源供給能力（電源線ＶＤＤおよび電源スイッチ回路ＬＰＳＷを含む回路単独での電源供給能力）を示す。領域Ｒａでの回路単独の仮想電源線ＶＶＤＤへの電源供給能力は、第１電源供給能力の一例である。領域Ｒｂでの回路単独の仮想電源線ＶＶＤＤへの電源供給能力は、第２電源供給能力の一例である。

【0044】

この実施形態では、"フィンＦＩＮの数Ｆａ"＝"フィンＦＩＮの数Ｆｂ"、"電源スイッチ回路ＰＳＷの数Ｐａ"＝"電源スイッチ回路ＬＰＳＷの数Ｐｂ"である。また、"各電源線ＶＤＤ（ＧＬ１）の幅Ｗａ"＝"各電源線ＶＤＤ（ＧＬ１）の幅Ｗｂ"、"電源線ＶＤＤ（ＧＬ１）の配置ピッチＤａ"＝"電源線ＶＤＤ（ＧＬ１）の配置ピッチＤｂ"である。このため、式（１）は、式（２）に変形できる。
Ｂａ×Ｇａ＝Ｂｂ×Ｇｂ …（２）

【0045】

式（２）の"Ｇａ"は、領域ＲａにおけるバンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない、回路単独での仮想電源線ＶＶＤＤへの電源供給能力を示す。式（２）の"Ｇｂ"は、領域ＲｂにおけるバンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない、回路単独での仮想電源線ＶＶＤＤへの電源供給能力を示す。式（２）の左辺"Ｂａ×Ｇａ"は、領域Ｒａにおいて、バンプＢＭＰ（ＶＤＤ）の配置密度と回路単独での電源供給能力との積で示される仮想電源線ＶＶＤＤへの実際の電源供給能力を示す。式（２）の右辺"Ｂｂ×Ｇｂ"は、領域Ｒｂにおいて、バンプＢＭＰ（ＶＤＤ）の配置密度と電源供給能力との積で示される仮想電源線ＶＶＤＤへの実際の電源供給能力を示す。"Ｂａ×Ｇａ"は、第１パラメータの一例である。Ｂｂ×Ｇｂ"は、第２パラメータの一例である。

【0046】

バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂは、図３で説明したように、それぞれ"０．５"、"０．２"である。また、ゲートＧＴの数Ｇａ、Ｇｂは、それぞれ６本、９本である。この場合、式（２）の左辺は、"３"になり、式（２）の右辺は、"１．８"になる。

【0047】

したがって、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力は、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力に対して不足する。例えば、各電源スイッチ回路ＬＰＳＷのスイッチトランジスタＳＷＴのゲートＧＴの数Ｇｂを１５本とすることで、式（２）の右辺を"３"にすることができ、式（２）の左辺と等しくすることができる。

【0048】

なお、電源スイッチ回路ＬＰＳＷのｐチャネルトランジスタＰの閾値電圧を電源スイッチ回路ＰＳＷのｐチャネルトランジスタＰの閾値電圧より低く設定してもよい。この場合、例えば、電源スイッチ回路ＬＰＳＷのゲートＧＴの数Ｇｂが９本の場合にも、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等以上にすることができる。

【0049】

また、後述する第２の実施形態から第５の実施形態（図８、図９、図１０、図１１）の１つまたは複数において、領域Ｒｂの電源スイッチ回路ＰＳＷの代わりに、電源スイッチ回路ＬＰＳＷを配置してもよい。

【0050】

以上、この実施形態では、電源スイッチ回路ＰＳＷに比べて電源供給能力が高い電源スイッチ回路ＬＰＳＷが、バンプＢＭＰ（ＶＤＤ）の配置密度が領域Ｒａに比べて低い領域Ｒｂに配置される。このため、領域Ｒｂにおいて、バンプＢＭＰ（ＶＤＤ）と電源スイッチ回路ＬＰＳＷとの間に設けられる電源線ＶＤＤの配線抵抗の上昇を抑制することができ、電源電圧ＶＤＤのＩＲドロップを軽減することができる。

【0051】

この結果、領域Ｒｂでの仮想電源線ＶＶＤＤへの実際の電源供給能力の低下を抑制することができ、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等以上にすることができる。すなわち、バンプＢＭＰ（ＶＤＤ）の配置密度が互いに異なる領域Ｒａ、Ｒｂにおいて、仮想電源線ＶＶＤＤを供給するスタンダードセル領域ＳＣＡ内の回路への電源供給能力に差が生じることを抑制することができる。

【0052】

（第２の実施形態）
図８は、第２の実施形態におけるスタンダードセルブロックＳＣＢのレイアウトの概要を示す平面図である。図３に示したスタンダードセルブロックＳＣＢと同様の要素については、同じ符号を付し詳細な説明は省略する。図８に示すスタンダードセルブロックＳＣＢは、図１と同様に、半導体装置ＳＥＭの内部回路領域ＩＮＴＲに設けられ、図２と同じ回路構成を有する。

【0053】

この実施形態では、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂは、図３と同様に、それぞれ"０．５"、"０．２"である。また、図８では、領域Ｒｂには、図３の複数の電源スイッチ回路ＬＰＳＷの代わりに複数の電源スイッチ回路ＰＳＷが配置される。すなわち、領域Ｒａ、Ｒｂには、互いに同じ回路構成を有する電源スイッチ回路ＰＳＷが配置される。

【0054】

スタンダードセルブロックＳＣＢのその他の構成は、図３と同じである。例えば、領域Ｒｂに配置される電源スイッチ回路ＰＳＷの数Ｐｂは、領域Ｒａに配置される電源スイッチ回路ＰＳＷの数Ｐａの２倍である。すなわち、領域Ｒｂに配置される電源スイッチ回路ＰＳＷの配置密度Ｐｂは、領域Ｒａに配置される電源スイッチ回路ＰＳＷの配置密度Ｐｂの２倍である。なお、電源スイッチ回路ＰＳＷは、半導体装置ＳＥＭ内に積層して配置されてもよい。

【0055】

これにより、第１の実施形態と同様に、領域Ｒｂにおいて、バンプＢＭＰ（ＶＤＤ）と電源スイッチ回路ＰＳＷとの間に設けられる電源線ＶＤＤの配線抵抗の上昇を抑制することができ、電源電圧ＶＤＤのＩＲドロップを軽減することができる。この結果、領域Ｒｂでの仮想電源線ＶＶＤＤへの実際の電源供給能力の低下を抑制することができ、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等以上にすることができる。

【0056】

この実施形態においても、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等にする条件は、上述した式（１）により求めることができる。式（１）において、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂおよび電源スイッチ回路ＰＳＷの数Ｐａ、Ｐｂ以外の各要素は、左辺と右辺と同じであるため、式（１）は、式（３）に変形できる。
Ｂａ×Ｐａ＝Ｂｂ×Ｐｂ …（３）

【0057】

式（３）の"Ｐａ"は、領域ＲａにおけるバンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない、回路単独での仮想電源線ＶＶＤＤへの電源供給能力を示す。式（３）の"Ｐｂ"は、領域ＲｂにおけるバンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない、回路単独での仮想電源線ＶＶＤＤへの電源供給能力を示す。

【0058】

式（３）の左辺"Ｂａ×Ｐａ"は、領域Ｒａにおいて、バンプＢＭＰ（ＶＤＤ）の配置密度と電源供給能力との積で示される仮想電源線ＶＶＤＤへの実際の電源供給能力を示す。式（１）の右辺"Ｂｂ×Ｐｂ"は、領域Ｒｂにおいて、バンプＢＭＰ（ＶＤＤ）の配置密度と電源供給能力との積で示される仮想電源線ＶＶＤＤへの実際の電源供給能力を示す。式（３）の左辺"Ｂａ×Ｐａ"は、第１パラメータの一例である。式（３）の右辺"Ｂｂ×Ｐｂ"は、第２パラメータの一例である。

【0059】

バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂは、図３で説明したように、それぞれ"０．５"、"０．２"である。また、電源スイッチ回路ＰＳＷの数Ｐａ、Ｐｂは、それぞれ"８"、"１２"である。この場合、式（３）の左辺は、"４"になり、式（３）の右辺は、"２．４"になる。

【0060】

したがって、領域Ｒｂにおける電源スイッチ回路ＰＳＷ単独での仮想電源線ＶＶＤＤへの電源供給能力は、領域Ｒａにおける電源スイッチ回路ＰＳＷ単独での仮想電源線ＶＶＤＤへの電源供給能力に対して不足する。ここで、電源スイッチ回路ＰＳＷ単独での電源供給能力は、バンプＢＭＰ（ＶＤＤ）の配置密度と電源線ＶＤＤの配線抵抗とを考慮しない電源スイッチ回路ＰＳＷのみでの仮想電源線ＶＶＤＤへの電源供給能力である。

【0061】

しかしながら、例えば、領域Ｒｂに設ける電源スイッチ回路ＰＳＷの数Ｐｂを２０個とすることで、式（３）の右辺を"４"にすることができ、式（３）の左辺と等しくすることができる。

【0062】

なお、電源スイッチ回路ＬＰＳＷのｐチャネルトランジスタＰの閾値電圧を電源スイッチ回路ＰＳＷのｐチャネルトランジスタＰの閾値電圧より低く設定してもよい。この場合、例えば、領域Ｒｂに設ける電源スイッチ回路ＰＳＷの数Ｐｂが１２個の場合にも、領域Ｒａ、ＲｂにおけるバンプＢＭＰ（ＶＤＤ）の配置密度と、電源線ＶＤＤおよび電源スイッチ回路ＰＳＷを含む回路単独での電源供給能力との積を互いに等しくすることができる。

【0063】

また、第１の実施形態（図３）および後述する第３の実施形態から第５の実施形態（図９、図１０、図１１）の１つまたは複数において、領域Ｒｂの電源スイッチ回路ＰＳＷ（または、ＬＰＳＷ）の数Ｐｂを、領域Ｒａの電源スイッチ回路ＰＳＷの数Ｐａより多くしてもよい。

【0064】

以上、この実施形態においても第１の実施形態と同様の効果を得ることができる。例えば、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂｂが領域Ｒａに比べて低い領域Ｒｂでの電源スイッチＰＳＷの配置密度を、領域Ｒａでの電源スイッチ回路ＰＳＷの配置密度より高くする。

【0065】

これにより、既存の電源スイッチ回路ＰＳＷを使用して、領域ＲｂにおいてバンプＢＭＰ（ＶＤＤ）と電源スイッチ回路ＬＰＳＷとの間に設けられる電源線ＶＤＤの配線抵抗の上昇を抑制することができ、電源電圧ＶＤＤのＩＲドロップを軽減することができる。この結果、領域ＲｂでのバンプＢＭＰ（ＶＤＤ）の配置密度Ｂｂが相対的に低い場合にも、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等以上にすることができる。

【0066】

（第３の実施形態）
図９は、第３の実施形態におけるスタンダードセルブロックＳＣＢのレイアウトの概要を示す平面図である。図３に示したスタンダードセルブロックＳＣＢと同様の要素については、同じ符号を付し詳細な説明は省略する。図９に示すスタンダードセルブロックＳＣＢは、図１と同様に、半導体装置ＳＥＭの内部回路領域ＩＮＴＲに設けられ、図２と同じ回路構成を有する。

【0067】

この実施形態では、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂは、図３と同様に、それぞれ"０．５"、"０．２"である。また、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の幅Ｗｂは、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の幅Ｗａより太く設定される。なお、電源線ＶＤＤ（ＧＬ１）は、半導体装置ＳＥＭ内に積層して設けられてもよい。

【0068】

領域Ｒｂには、図３の複数の電源スイッチ回路ＬＰＳＷの代わりに複数の電源スイッチ回路ＰＳＷが配置される。領域Ｒｂに配置される電源スイッチ回路ＰＳＷの数は、領域Ｒａに配置される電源スイッチ回路ＰＳＷの数と等しい。すなわち、領域Ｒｂ、Ｒａにおける各スイッチトランジスタＳＷＴのゲートＧＴの数は互いに等しく、領域Ｒｂ、Ｒａにおける各スイッチトランジスタＳＷＴのフィンＦＩＮの数は互いに等しい。

【0069】

また、領域Ｒｂ、Ｒａにおける電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の配置密度（配置ピッチ）Ｄｂ、Ｄａは、互いに等しい。スタンダードセルブロックＳＣＢのその他の構成は、図３と同じである。

【0070】

この実施形態においても、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等にする条件は、上述した式（１）により求めることができる。式（１）において、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂおよび各電源線ＶＤＤ（ＧＬ１）の幅Ｗａ，Ｗｂ以外の各要素は、左辺と右辺と同じであるため、式（１）は、式（４）に変形できる。
Ｂａ×Ｗａ＝Ｂｂ×Ｗｂ …（４）

【0071】

式（４）の"Ｗａ"は、領域ＲａにおけるバンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない、回路単独での仮想電源線ＶＶＤＤへの電源供給能力を示す。式（４）の"Ｗｂ"は、領域ＲｂにおけるバンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない、回路単独での仮想電源線ＶＶＤＤへの電源供給能力を示す。

【0072】

式（４）の左辺"Ｂａ×Ｗａ"は、領域Ｒａにおいて、バンプＢＭＰ（ＶＤＤ）の配置密度と電源供給能力との積で示される仮想電源線ＶＶＤＤへの実際の電源供給能力を示す。式（４）の右辺"Ｂｂ×Ｗｂ"は、領域Ｒｂにおいて、バンプＢＭＰ（ＶＤＤ）の配置密度と電源供給能力との積で示される仮想電源線ＶＶＤＤへの実際の電源供給能力を示す。式（４）の左辺"Ｂａ×Ｗａ"は、第１パラメータの一例である。式（４）の右辺"Ｂｂ×Ｗｂ"は、第２パラメータの一例である。

【0073】

この実施形態では、領域Ｒｂにおける各電源線ＶＤＤ（ＧＬ１）の幅Ｗｂを領域Ｒａにおける各電源線ＶＤＤ（ＧＬ１）の幅Ｗａより太くすることで、領域Ｒｂ、Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を互いに同等にすることができる。なお、領域Ｒｂにおける電源スイッチ回路ＰＳＷのｐチャネルトランジスタＰの閾値電圧を、領域Ｒｂにおける電源スイッチ回路ＰＳＷのｐチャネルトランジスタＰの閾値電圧より低く設定してもよい。

【0074】

また、第１の実施形態（図３）、第２の実施形態（図８）、後述する第４の実施形態（図１０）および後述する第５の実施形態（図１１）の１つまたは複数において、領域Ｒｂの電源線ＶＤＤ（ＧＬ１）の幅Ｗｂを、領域Ｒａの電源線ＶＤＤ（ＧＬ１）の幅Ｗａより太くしてもよい。また、領域Ｒａ、ＲｂがＹ方向に並べて配置される場合、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ２）の幅を、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ２）の幅より太くしてもよい。

【0075】

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。例えば、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂｂが領域Ｒａに比べて低い領域Ｒｂでの各電源線ＶＤＤ（ＧＬ１）の幅Ｗｂを、領域Ｒａでの各電源線ＶＤＤ（ＧＬ１）の幅Ｗａより太くする。

【0076】

これにより、領域ＲｂにおいてバンプＢＭＰ（ＶＤＤ）と電源スイッチ回路ＬＰＳＷとの間に設けられる電源線ＶＤＤの配線抵抗の上昇を抑制することができ、電源電圧ＶＤＤのＩＲドロップを軽減することができる。この結果、領域ＲｂでのバンプＢＭＰ（ＶＤＤ）の配置密度Ｂｂが相対的に低い場合にも、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等以上にすることができる。

【0077】

（第４の実施形態）
図１０は、第４の実施形態におけるスタンダードセルブロックＳＣＢのレイアウトの概要を示す平面図である。図３に示したスタンダードセルブロックＳＣＢと同様の要素については、同じ符号を付し詳細な説明は省略する。図１０に示すスタンダードセルブロックＳＣＢは、図１と同様に、半導体装置ＳＥＭの内部回路領域ＩＮＴＲに設けられ、図２と同じ回路構成を有する。

【0078】

この実施形態では、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂは、図３と同様に、それぞれ"０．５"、"０．２"である。また、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の配置密度Ｄｂのそれぞれは、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の配置密度Ｄａより高く設定される。

【0079】

すなわち、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の配置ピッチＤｂのそれぞれは、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の配置ピッチＤａより小さく設定される。

【0080】

例えば、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の数は、図３の領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の数の４倍である。領域Ｒｂに設けられる接地線ＶＳＳ（ＧＬ１）の数は、図３の領域Ｒｂに設けられる接地線ＶＳＳ（ＧＬ１）の数の２倍である。なお、電源線ＶＤＤ（ＧＬ１）は、半導体装置ＳＥＭ内に積層して設けられてもよい。

【0081】

領域Ｒｂに配置される電源スイッチ回路ＰＳＷの数Ｐｂは、領域Ｒａに配置される電源スイッチ回路ＰＳＷの数Ｐａと等しい。領域Ｒｂ、Ｒａにおける各スイッチトランジスタＳＷＴのゲートＧＴの数Ｇｂ、Ｇａは互いに等しく、領域Ｒｂ、Ｒａにおける各スイッチトランジスタＳＷＴのフィンＦＩＮの数Ｆｂ、Ｆａは互いに等しい。また、領域Ｒａ、Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の幅Ｗａ、Ｗｂは互いに等しい。スタンダードセルブロックＳＣＢのその他の構成は、図３と同じである。

【0082】

この実施形態においても、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等にする条件は、上述した式（１）により求めることができる。式（１）において、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂと、電源線ＶＤＤ（ＧＬ１）の配置ピッチＤａ、Ｄｂ以外の各要素は、左辺と右辺と同じであるため、式（１）は、式（５）に変形できる。
Ｂａ×Ｄａ＝Ｂｂ×Ｄｂ …（５）

【0083】

式（５）の"Ｄａ"は、領域ＲａにおけるバンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない、回路単独での仮想電源線ＶＶＤＤへの電源供給能力を示す。式（５）の"Ｄｂ"は、領域ＲｂにおけるバンプＢＭＰ（ＶＤＤ）の配置密度を考慮しない、回路単独での仮想電源線ＶＶＤＤへの電源供給能力を示す。

【0084】

式（５）の左辺"Ｂａ×Ｄａ"は、バンプＢＭＰ（ＶＤＤ）の配置密度と電源供給能力との積で示される仮想電源線ＶＶＤＤへの実際の電源供給能力を示す。式（５）の右辺"Ｂｂ×Ｄｂ"は、仮想電源線ＶＶＤＤへの実際の電源供給能力を示す。式（５）の左辺"Ｂａ×Ｄａ"は、第１パラメータの一例である。式（５）の右辺"Ｂｂ×Ｄｂ"は、第２パラメータの一例である。

【0085】

この実施形態では、領域Ｒｂにおける電源線ＶＤＤ（ＧＬ１）の配置ピッチＤｂを、領域Ｒａにおける電源線ＶＤＤ（ＧＬ１）の配置ピッチＤａより小さくすることで、領域Ｒｂ、Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を互いに同等にすることができる。なお、領域Ｒｂにおける電源スイッチ回路ＰＳＷのｐチャネルトランジスタＰの閾値電圧を、領域Ｒｂにおける電源スイッチ回路ＰＳＷのｐチャネルトランジスタＰの閾値電圧より低く設定してもよい。

【0086】

また、第１の実施形態から第３の実施形態（図３、図８、図９）の１つまたは複数において、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の配線ピッチＤｂを、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ１）の配線ピッチＤａより小さくしてもよい。また、領域Ｒａ、ＲｂがＹ方向に並べて配置される場合、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ２）の配線ピッチを、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ２）の配線ピッチより小さくしてもよい。

【0087】

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。例えば、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂｂが領域Ｒａに比べて低い領域Ｒｂでの各電源線ＶＤＤ（ＧＬ１）の配線ピッチＤｂを、領域Ｒａでの各電源線ＶＤＤ（ＧＬ１）の配線ピッチＤａより小さくする。

【0088】

これにより、領域ＲｂにおいてバンプＢＭＰ（ＶＤＤ）と電源スイッチ回路ＬＰＳＷとの間に設けられる電源線ＶＤＤの配線抵抗の上昇を抑制することができ、電源電圧ＶＤＤのＩＲドロップを軽減することができる。この結果、領域ＲｂでのバンプＢＭＰ（ＶＤＤ）の配置密度Ｂｂが相対的に低い場合にも、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等以上にすることができる。

【0089】

（第５の実施形態）
図１１は、第５の実施形態におけるスタンダードセルブロックＳＣＢのレイアウトの概要を示す平面図である。図３に示したスタンダードセルブロックＳＣＢと同様の要素については、同じ符号を付し詳細な説明は省略する。図１１に示すスタンダードセルブロックＳＣＢは、図１と同様に、半導体装置ＳＥＭの内部回路領域ＩＮＴＲに設けられ、回路ブロックは、図２と同様である。

【0090】

この実施形態では、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂａ、Ｂｂは、図３と同様に、それぞれ"０．５"、"０．２"である。また、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の配置密度Ｄｂのそれぞれが、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ１）および接地線ＶＳＳ（ＧＬ１）の配置密度Ｄａより高く設定される。

【0091】

これにより、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の数を、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ１）の数より相対的に多くすることができ、配線抵抗を下げることができる。例えば、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の数は、図３の領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の数の６倍である。領域Ｒｂに設けられる接地線ＶＳＳ（ＧＬ１）の数は、図３の領域Ｒｂに設けられる接地線ＶＳＳ（ＧＬ１）の数と等しい。なお、電源線ＶＤＤ（ＧＬ１）は、半導体装置ＳＥＭ内に積層して設けられてもよい。

【0092】

領域Ｒｂに配置される電源スイッチ回路ＰＳＷの数Ｐｂは、領域Ｒａに配置される電源スイッチ回路ＰＳＷの数Ｐａと等しい。領域Ｒｂ、Ｒａにおける各スイッチトランジスタＳＷＴのゲートＧＴの数Ｇｂ、Ｇａは互いに等しく、領域Ｒｂ、Ｒａにおける各スイッチトランジスタＳＷＴのフィンＦＩＮの数Ｆｂ、Ｆａは互いに等しい。また、領域Ｒａ、Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の幅Ｗａ、Ｗｂは互いに等しい。スタンダードセルブロックＳＣＢのその他の構成は、図３と同じである。

【0093】

この実施形態では、領域Ｒｂにおける電源線ＶＤＤ（ＧＬ１）の配置密度Ｄｂを、領域Ｒａにおける電源線ＶＤＤ（ＧＬ１）の配置密度Ｄａより高くすることで、領域Ｒｂ、Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を互いに同等にすることができる。なお、領域Ｒｂにおける電源スイッチ回路ＰＳＷのｐチャネルトランジスタＰの閾値電圧を、領域Ｒｂにおける電源スイッチ回路ＰＳＷのｐチャネルトランジスタＰの閾値電圧より低く設定してもよい。

【0094】

また、第１の実施形態から第３の実施形態（図３、図８、図９）の１つまたは複数において、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ１）の配置密度Ｄｂを、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ１）の配置密度Ｄａより高くしてもよい。また、領域Ｒａ、ＲｂがＹ方向に並べて配置される場合、領域Ｒｂに設けられる電源線ＶＤＤ（ＧＬ２）の配置密度を、領域Ｒａに設けられる電源線ＶＤＤ（ＧＬ２）の配置密度より高くしてもよい。

【0095】

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。例えば、バンプＢＭＰ（ＶＤＤ）の配置密度Ｂｂが領域Ｒａに比べて低い領域Ｒｂでの各電源線ＶＤＤ（ＧＬ１）の配置密度Ｄｂを、領域Ｒａでの各電源線ＶＤＤ（ＧＬ１）の配線密度Ｄａより高くする。

【0096】

これにより、領域ＲｂにおいてバンプＢＭＰ（ＶＤＤ）と電源スイッチ回路ＬＰＳＷとの間に設けられる電源線ＶＤＤの配線抵抗の上昇を抑制することができ、電源電圧ＶＤＤのＩＲドロップを軽減することができる。この結果、領域ＲｂでのバンプＢＭＰ（ＶＤＤ）の配置密度Ｂｂが相対的に低い場合にも、領域Ｒｂにおける仮想電源線ＶＶＤＤへの実際の電源供給能力を、領域Ｒａにおける仮想電源線ＶＶＤＤへの実際の電源供給能力と同等以上にすることができる。

【0097】

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

【符号の説明】

【0098】

ＢＭＰ バンプ
ＣＮＴＬ 制御回路
ＦＩＮ フィン
ＧＬ１、ＧＬ２ グローバル配線層
ＧＴ ゲート
ＩＮ１、ＩＮ２ 入力端子
ＩＮＳ 絶縁膜
ＩＮＴＲ 内部回路領域
ＩＯＣ、ＩＯＣＰ Ｉ／Ｏセル
ＩＶ１、ＩＶ２ インバータ
ＬＩ ローカル配線
Ｍ１、Ｍ２ 配線層
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｐ ｐチャネルトランジスタ
ＰＡＤ パッド
ＰＳＷ、ＬＰＳＷ 電源スイッチ回路
Ｒａ、Ｒｂ 領域
ＳＣＡ スタンダードセル領域
ＳＣＢ スタンダードセルブロック
ＳＥＭ 半導体装置
ＳＩＧ 信号
ＳＴＩ 絶縁膜
ＳＵＢ 半導体基板
ＳＷＣＮＴ スイッチ制御信号
ＳＷＴ スイッチトランジスタ
ＶＤＤ、ＶＤＤＭ 電源線
ＶＩＡ１、ＶＩＡ２ ビア
ＶＩＡ－Ｇ１、ＶＩＡ－Ｇ２ ビア
ＶＳＳ 接地線
ＶＶＤＤ 仮想電源線
ＷＢＲＤ 配線基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】