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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024027842
(43)【公開日】2024-03-01
(54)【発明の名称】薄膜トランジスタ
(51)【国際特許分類】
H01L 21/336 20060101AFI20240222BHJP
H01L 29/786 20060101ALI20240222BHJP
【ＦＩ】
H01L29/78 619A
H01L29/78 617U
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022130980
(22)【出願日】2022-08-19
(71)【出願人】
【識別番号】000003193
【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100169063
【弁理士】
【氏名又は名称】鈴木 洋平
(74)【代理人】
【識別番号】100206966
【弁理士】
【氏名又は名称】崎山 翔一
(72)【発明者】
【氏名】池田 典昭
(72)【発明者】
【氏名】石▲崎▼ 守
【テーマコード（参考）】
5F110
【Ｆターム（参考）】
5F110AA30
5F110BB01
5F110BB09
5F110CC07
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5F110DD12
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5F110DD14
5F110DD15
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5F110FF01
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5F110FF36
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5F110GG28
5F110GG29
5F110GG42
5F110GG43
5F110GG44
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5F110HK04
5F110HK06
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5F110HK21
5F110HK32
5F110HK33
5F110HK41
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5F110NN13
5F110NN14
5F110NN22
5F110NN23
5F110NN24
5F110NN27
5F110NN28
5F110NN33
5F110NN34
5F110NN35
5F110NN36
(57)【要約】
【課題】所望の素子特性及び可撓性が両立され得る薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタ１００において、ゲート電極層２は、ゲート絶縁層３と基板１との間に位置している。ソース電極層７、ドレイン電極層８、半導体保護層９、及び、半導体層５は、ゲート絶縁層３の上に位置している。ソース電極層７及びドレイン電極層８は、半導体保護層９、半導体層５、及び、ゲート絶縁層３の上に位置している。半導体層５及び半導体保護層９は、積層方向から見て、基板１の縁１ｃから離隔している。第一主面５ａは、ゲート絶縁層３に対向している。第二主面５ｂは、積層方向から見て、ソース電極層７、ドレイン電極層８、及び、半導体保護層９によって覆われている。半導体保護層９は、保護絶縁層１０を含んでいる。半導体層５において形成されるチャネル領域αにおいて、チャネル幅及びチャネル長は、保護絶縁層１０によって画定されている。
【選択図】図１
【解決手段】薄膜トランジスタ１００において、ゲート電極層２は、ゲート絶縁層３と基板１との間に位置している。ソース電極層７、ドレイン電極層８、半導体保護層９、及び、半導体層５は、ゲート絶縁層３の上に位置している。ソース電極層７及びドレイン電極層８は、半導体保護層９、半導体層５、及び、ゲート絶縁層３の上に位置している。半導体層５及び半導体保護層９は、積層方向から見て、基板１の縁１ｃから離隔している。第一主面５ａは、ゲート絶縁層３に対向している。第二主面５ｂは、積層方向から見て、ソース電極層７、ドレイン電極層８、及び、半導体保護層９によって覆われている。半導体保護層９は、保護絶縁層１０を含んでいる。半導体層５において形成されるチャネル領域αにおいて、チャネル幅及びチャネル長は、保護絶縁層１０によって画定されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
絶縁性を有している基板と、
前記基板上に積層された、ゲート電極層と、ゲート絶縁層と、半導体層と、半導体保護層と、ソース電極層と、ドレイン電極層と、を備え、
前記ゲート電極層は、前記ゲート絶縁層と前記基板との間に位置しており、
前記ソース電極層、前記ドレイン電極層、前記半導体保護層、及び、前記半導体層は、前記ゲート絶縁層の上に位置しており、
前記ソース電極層及び前記ドレイン電極層は、前記半導体保護層、前記半導体層、及び、前記ゲート絶縁層の上に位置しており、
前記半導体層及び前記半導体保護層は、積層方向から見て、島状に形成されており、
前記半導体層は、前記ゲート絶縁層に対向している第一主面と、前記第一主面の反対側に位置する第二主面とを有しており、
前記半導体層の前記第二主面は、前記積層方向から見て、前記ソース電極層、前記ドレイン電極層、及び、前記半導体保護層によって覆われており、
前記半導体保護層は、保護絶縁層を含んでおり、
前記半導体層において形成されるチャネル領域において、チャネル幅及びチャネル長は、前記保護絶縁層によって画定されている、薄膜トランジスタ。
前記基板上に積層された、ゲート電極層と、ゲート絶縁層と、半導体層と、半導体保護層と、ソース電極層と、ドレイン電極層と、を備え、
前記ゲート電極層は、前記ゲート絶縁層と前記基板との間に位置しており、
前記ソース電極層、前記ドレイン電極層、前記半導体保護層、及び、前記半導体層は、前記ゲート絶縁層の上に位置しており、
前記ソース電極層及び前記ドレイン電極層は、前記半導体保護層、前記半導体層、及び、前記ゲート絶縁層の上に位置しており、
前記半導体層及び前記半導体保護層は、積層方向から見て、島状に形成されており、
前記半導体層は、前記ゲート絶縁層に対向している第一主面と、前記第一主面の反対側に位置する第二主面とを有しており、
前記半導体層の前記第二主面は、前記積層方向から見て、前記ソース電極層、前記ドレイン電極層、及び、前記半導体保護層によって覆われており、
前記半導体保護層は、保護絶縁層を含んでおり、
前記半導体層において形成されるチャネル領域において、チャネル幅及びチャネル長は、前記保護絶縁層によって画定されている、薄膜トランジスタ。
【請求項2】
前記ゲート絶縁層は、
前記ソース電極層、前記ドレイン電極層、前記半導体層、及び、前記半導体保護層と、前記基板との間に位置していると共に有機絶縁材料からなる第一ゲート絶縁層と、
前記第一ゲート絶縁層と前記半導体層との間に位置していると共に無機絶縁材料からなる第二ゲート絶縁層と、を含んでいる、請求項１に記載の薄膜トランジスタ。
前記ソース電極層、前記ドレイン電極層、前記半導体層、及び、前記半導体保護層と、前記基板との間に位置していると共に有機絶縁材料からなる第一ゲート絶縁層と、
前記第一ゲート絶縁層と前記半導体層との間に位置していると共に無機絶縁材料からなる第二ゲート絶縁層と、を含んでいる、請求項１に記載の薄膜トランジスタ。
【請求項3】
前記半導体層は、前記ソース電極層と接している第一領域と、前記ドレイン電極層と接している第二領域と、を有しており、
前記保護絶縁層は、前記積層方向から見て前記第一領域と前記第二領域とに挟まれている第三領域と、前記積層方向から見て前記第三領域に隣接している第四領域とを有しており、
チャネル長方向において、前記第三領域における前記保護絶縁層の線幅は、前記半導体層の線幅よりも小さく、
チャネル長方向において、前記第四領域における前記保護絶縁層の線幅は、前記半導体層の線幅よりも大きい、請求項１又は２に記載の薄膜トランジスタ。
前記保護絶縁層は、前記積層方向から見て前記第一領域と前記第二領域とに挟まれている第三領域と、前記積層方向から見て前記第三領域に隣接している第四領域とを有しており、
チャネル長方向において、前記第三領域における前記保護絶縁層の線幅は、前記半導体層の線幅よりも小さく、
チャネル長方向において、前記第四領域における前記保護絶縁層の線幅は、前記半導体層の線幅よりも大きい、請求項１又は２に記載の薄膜トランジスタ。
【請求項4】
前記積層方向から見て、前記第一領域及び前記第二領域の少なくとも一方は、チャネル幅方向において、前記保護絶縁層と前記半導体層とが接している領域に挟まれている、請求項３に記載の薄膜トランジスタ。
【請求項5】
チャネル幅方向において、前記ソース電極層と前記ドレイン電極層との少なくとも一方の線幅は、前記チャネル領域の線幅よりも大きく、前記半導体層の線幅よりも小さい、請求項１又は２に記載の薄膜トランジスタ。
【請求項6】
チャネル長方向において、前記ゲート電極層の線幅は、前記チャネル領域の線幅よりも大きく、前記半導体層の線幅よりも小さい、請求項１又は２に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタに関するものである。
【背景技術】
【0002】
複数の層が積層された薄膜トランジスタが知られている（たとえば、特許文献１）。たとえば、薄膜トランジスタは、基板と、基板に積層された複数の層とを備えている。複数の層は、半導体層を含んでいる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－０７７７５１号公報
【非特許文献】
【0004】
【非特許文献1】C.D.Sheraw, L.Zhou,J.R.Huang,D.J.Gundlach,and T. N.Jackson,“Organicthin-film transistor-driven polymer-dispersed liquid crystal displays onflexible polymeric substrates”Applied Physics Letters,80,1088(2002).
【非特許文献2】AsalKiazadeh,Henrique L.Gomes,Pedro Barquinha,Jorge Martins,Ana Rovisco,JoanaV.Pinto,Rodrigo Martins,and Elvira Fortunato,“Improving positive and negativebias illumination stress stability in parylene passivated IGZOtransistors”,Applied Physics Letters,109,051606 (2016).
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述した薄膜トランジスタは、全体として可撓性を有している。このため、当該薄膜トランジスタは、可撓性を有する表示装置、及び、センサーに用いられ得る。
【0006】
薄膜トランジスタにおける素子特性及び可撓性は、薄膜トランジスタに用いられる材料によって変化する。本明細書において、「素子特性」は、たとえば、伝達特性、出力特性、及び、素子の信頼性を含んでいる。素子の信頼性は、たとえば、長時間電圧を付与した状態におけるバイアスストレス耐性に相当する。上記薄膜トランジスタに用いられる半導体材料には、無機半導体材料又は有機半導体材料が用いられ得る。
【0007】
無機半導体を用いる薄膜トランジスタにおいては、比較的高い素子特性が実現され得る。無機半導体の半導体材料は、たとえば、非晶質シリコン又は多結晶シリコンなどのシリコン系及び酸化物系の材料である。しかし、当該半導体と、無機絶縁材料からなる絶縁層とが組合せられるため、所望の可撓性が実現され難い。一方、有機半導体材料は、無機半導体材料よりも柔軟性が有ると共に低温で形成され得る。しかし、有機半導体材料における移動度は、無機半導体材料における移動度よりも低い。このため、有機半導体材料を用いた有機薄膜トランジスタにおいては、所望の素子特性が得られ難い。したがって、薄膜トランジスタに用いられる半導体材料の選択だけでは、所望の素子特性と可撓性との両立が困難である。
【0008】
本発明の一つの態様は、所望の素子特性及び可撓性が両立され得る薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一つの態様における薄膜トランジスタは、基板と、ゲート電極層と、ゲート絶縁層と、半導体層と、半導体保護層と、ソース電極層と、ドレイン電極層と、を備えている。基板は、絶縁性を有している。ゲート電極層と、ゲート絶縁層と、半導体層と、ソース電極層と、ドレイン電極層と、半導体保護層とは、基板上に積層されている。ゲート電極層は、ゲート絶縁層と基板との間に位置している。ソース電極層、ドレイン電極層、半導体保護層、及び、半導体層は、ゲート絶縁層の上に位置している。ソース電極層及びドレイン電極層は、半導体保護層、半導体層、及び、ゲート絶縁層の上に位置している。半導体層及び半導体保護層は、積層方向から見て、島状に形成されている。半導体層は、第一主面と、第一主面の反対側に位置する第二主面とを有している。第一主面は、ゲート絶縁層に対向している。半導体層の第二主面は、積層方向から見て、ソース電極層、ドレイン電極層、及び、半導体保護層によって覆われている。半導体保護層は、保護絶縁層を含んでいる。半導体層において形成されるチャネル領域において、チャネル幅及びチャネル長は、保護絶縁層によって画定されている。
【0010】
上記一つの態様において、半導体層及び半導体保護層は、積層方向から見て、島状に形成されている。半導体層の第二主面は、積層方向から見て、ソース電極層、ドレイン電極層、及び、半導体保護層によって覆われている。半導体層において形成されるチャネル領域において、チャネル幅及びチャネル長は、保護絶縁層によって画定されている。このような構成であれば、半導体層におけるダメージに起因する素子特性の低下が生じ難く、薄膜トランジスタの可撓性も確保され得る。したがって、所望の素子特性及び可撓性が両立され得る。
【0011】
上記一つの態様において、ゲート絶縁層は、第一ゲート絶縁層と、第二ゲート絶縁層とを含んでいてもよい。第一ゲート絶縁層は、ソース電極層、ドレイン電極層、半導体層と、及び、半導体保護層と、基板との間に位置していてもよい。第一ゲート絶縁層は、有機絶縁材料からなってもよい。第二ゲート絶縁層は、第一ゲート絶縁層と半導体層との間に位置していてもよい。第二ゲート絶縁層は、無機絶縁材料からなってもよい。この場合、所望の素子特性が確保されながら、薄膜トランジスタの可撓性がさらに向上され得る。
【0012】
上記一つの態様において、半導体層は、第一領域と第二領域とを有している。第一領域は、ソース電極層と接している。第二領域は、ドレイン電極層と接している。保護絶縁層は、積層方向から見て、第三領域と、第四領域とを有している。第三領域は、第一領域と第二領域とに挟まれている。第四領域は、積層方向から見て第三領域に隣接している。チャネル長方向において、第三領域における保護絶縁層の線幅は、半導体層の線幅よりも小さい。チャネル長方向において、第四領域における保護絶縁層の線幅は、半導体層の線幅よりも大きい。この構成によれば、半導体層におけるダメージに起因する素子特性の低下が抑止された薄膜トランジスタがさらに容易に製造され得る。このため、所望の素子特性及び可撓性が両立され得る薄膜トランジスタの製造効率がさらに向上し得る。
【0013】
上記一つの態様において、積層方向から見て、第一領域及び第二領域の少なくとも一方は、チャネル幅方向において、保護絶縁層と半導体層とが接している領域に挟まれていてもよい。この場合、半導体層におけるダメージに起因する素子特性の低下がさらに抑止され得る。
【0014】
上記一つの態様において、チャネル幅方向において、ソース電極層とドレイン電極層との少なくとも一方の線幅は、チャネル領域の線幅よりも大きく、半導体層の線幅よりも小さくてもよい。この場合、素子特性がさらに容易に確保され得る。
【0015】
上記一つの態様において、チャネル長方向において、ゲート電極層の線幅は、チャネル領域の線幅よりも大きく、半導体層の線幅よりも小さくてもよい。この場合、素子特性がさらに容易に確保され得る。
【発明の効果】
【0016】
本発明の一つの態様は、所望の素子特性及び可撓性が両立され得る薄膜トランジスタを提供できる。
【図面の簡単な説明】
【0017】
【図1】本実施形態における薄膜トランジスタの平面図である。
【図2】本実施形態における薄膜トランジスタの平面図である。
【図4】（ａ）から（ｆ）は、本実施形態における薄膜トランジスタの製造工程を示す平面図である。
【図5】（ａ）から（ｆ）は、本実施形態における薄膜トランジスタの製造工程を示す断面図である。
【図6】実験例２における薄膜トランジスタの平面図である。
【図7】実験例２における薄膜トランジスタの平面図である。
【図8】実験例３における薄膜トランジスタの平面図である。
【図9】実験例３における薄膜トランジスタの平面図である。
【図10】実験例４における薄膜トランジスタの平面図である。
【図11】実験例４における薄膜トランジスタの平面図である。
【図12】実験例５における薄膜トランジスタの平面図である。
【図13】実験例５における薄膜トランジスタの断面図である。
【図14】（ａ）から（ｆ）は、実験例５における薄膜トランジスタの製造工程を示す断面図である。
【図15】実験例６における薄膜トランジスタの平面図である。
【図16】実験例６における薄膜トランジスタの断面図である。
【図17】（ａ）から（ｆ）は、実験例６における薄膜トランジスタの製造工程を示す断面図である。
【発明を実施するための形態】
【0018】
以下、添付の図面を参照して、本発明の実施の形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有している要素には、同一符号を用いることとし、重複する説明は省略する。
【0019】
まず、図１、図２、及び、図３（ａ）から図３（ｃ）を参照して、本実施形態における薄膜トランジスタの構成を説明する。薄膜トランジスタ１００の配列によって、薄膜トランジスタアレイが構成される。薄膜トランジスタアレイは、画像表示装置又はセンサーなどの電子装置を構成し得る。たとえば、薄膜トランジスタアレイは、液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセンス（ＥＬ）表示装置、電子ペーパー表示装置などのアクティブマトリクス方式の表示装置に使用され得る。薄膜トランジスタアレイは、面状のセンサーにも使用され得る。上記電子装置として用いる際には、図示しない層間絶縁膜、画素電極、センサー電極、対向電極および対向する第２の基板などが設けられてもよい。作製する電子装置の種類により、これらの構造は適宜変更され得る。
【0020】
図１及び図２は、薄膜トランジスタの平面図である。図３（ａ）は、図１のＡ－Ａ線における断面図を示している。図３（ｂ）は、図１のＢ－Ｂ線における断面図を示している。図３（ｃ）は、図１のＣ－Ｃ線における断面図を示している。Ｘ軸、Ｙ軸、及び、Ｚ軸は、互いに交差している。Ｘ軸、Ｙ軸、及び、Ｚ軸は、たとえば、互いに直交している。
【0021】
薄膜トランジスタ１００は、基板１と、ゲート電極層２と、ゲート絶縁層３と、半導体層５と、ソース電極層７と、ドレイン電極層８と、半導体保護層９とを備えている。図１において、ソース電極層７及びドレイン電極層８は、ハッチングで示されている。ゲート電極層２と、ゲート絶縁層３と、半導体層５と、ソース電極層７と、ドレイン電極層８と、半導体保護層９とは、基板１上に積層されている。たとえば、図１において、Ｚ軸方向が積層方向に相当する。本明細書において、「積層方向から見る」は、種々の層が積層された方向から見ること意味する。「積層方向から見る」とは、たとえば、図１に示されているように、基板１において種々の層が積層された面を、当該面に正対する方向から見ることに相当する。ゲート電極層２、ソース電極層７、及び、ドレイン電極層８は、電極部分と配線部分とが明確に分かれていなくてもよい。
【0022】
基板１は、たとえば、互いに対向する一対の主面１ａ，１ｂを有している。主面１ｂは、主面１ａの反対側に位置している。薄膜トランジスタ１００は、縁１ｃを含んでいる。縁１ｃは、Ｚ軸方向からみた場合における薄膜トランジスタ１００の単位領域の縁に相当する。「単位領域」とは、単一のトランジスタを構成する領域に相当する。たとえば、縁１ｃに囲まれた領域は、矩形状を呈している。本実施形態において説明する例において、薄膜トランジスタ１００は、単一のトランジスタのみを含んでおり、縁１ｃはＺ軸方向から見た基板１の縁と一致している。これの例において、基板１はＺ軸方向から見て矩形状を呈しており、縁１ｃは長方形の周に相当する。
【0023】
基板１は、絶縁性を有している。基板１は、たとえば、有機物材料からなる。基板１の材料としては、たとえば、ポリカーボネート、ポリエチレンサルファイド、ポリエーテルスルホン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、エチレン－テトラフルオロエチレン共重合樹脂、ガラス繊維強化アクリル樹脂フィルム、ポリイミド、フッ素系樹脂、及び、薄板ガラスから選択された少なくとも１つが用いられる。基板１は、２種以上の材料が積層された基板であってもよい。
【0024】
ゲート電極層２は、基板１上に位置している。ゲート電極層２は、基板１の主面１ｂの一部を覆っている。本願明細書において、「覆う」は、対象に接している場合と対象に接していない場合の双方を含んでいる。たとえば、ゲート電極層２は、基板１の主面１ｂに接している。ゲート電極層２は、ゲート絶縁層３と基板１との間に位置している。本実施形態の変形例として、ゲート電極層２と基板１との間に、別の層が形成されていてもよい。
【0025】
ゲート電極層２は、たとえば、Ｚ軸方向から見て矩形状を呈している。本実施形態の変形例として、ゲート電極層２は、矩形形状、円形形状、一部の角を丸めた形状、切り欠きを設けた構造、および、それらを組み合わせた形状などを適宜用いることができる。
【0026】
ゲート電極層２は、Ｚ軸方向から見て、基板１の主面１ｂの全体を覆っておらず、基板１の主面１ｂの一部を覆っている。たとえば、ゲート電極層２は、Ｚ軸方向から見て、縁１ｃの一部から離隔している。たとえば、ゲート電極層２は、Ｚ軸方向から見て縁１ｃに囲まれた領域の４辺のうち３辺から離隔している。この場合、薄膜トランジスタ１００の可撓性がより確保され得る。ゲート電極層２は、Ｚ軸方向から見て、薄膜トランジスタ１００のうちゲート電極層２と異なる層に囲まれるように位置している。たとえば、ゲート電極層２は、Ｚ軸方向から平面視した場合に、ゲート絶縁層１１に囲まれている。複数の薄膜トランジスタ１００によってトランジスタアレイが形成された場合にも、隣接する薄膜トランジスタ１００の間でのリーク電流が抑制される。
【0027】
ゲート電極層２は、導電性を有している。ゲート電極層２は、たとえば、金属からなる。ゲート電極層２の材料として、たとえば、銀（Ａｇ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニオブ（Ｎｂ）、及び、タンタル（Ｔａ）から選択された少なくとも１つが用いられる。
【0028】
ゲート電極層２は、たとえば、金属酸化物から構成されてもよい。ゲート電極層２の材料として、たとえば、酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、及び、酸化インジウム亜鉛（ＩＺＯ）から選択された少なく１つの導電性金属酸化物材料が用いられてもよい。ゲート電極層２は、２種以上の材料の積層によって構成されてもよく、２種以上の材料の合金によって形成されてもよい。より好ましくは、ゲート電極層２の材料として、アルミニウム合金が用いられ得る。アルミニウム合金が用いられる場合、比較的高い可撓性が確保されながら、導電性又は加工性が向上し得る。
【0029】
ゲート絶縁層３は、基板１上に位置している。ゲート絶縁層３は、Ｚ軸方向から見て、ゲート電極層２の全体を覆っている。本実施形態に示されている例において、ゲート絶縁層３は、基板１の主面１ｂのうち、ゲート電極層２に覆われていない面を覆っている。基板１の主面１ｂの全体は、ゲート電極層２とゲート絶縁層３とのいずれかに覆われている。実施形態の変形例として、基板１の主面１ｂは、ゲート絶縁層３及びゲート電極層２のいずれにも覆われていない部分を有していてもよい。
【0030】
ゲート絶縁層３の材料として、有機絶縁材料を含む絶縁材料、無機絶縁材料からなる絶縁材料、又は、それらを含む絶縁材料が用いられ得る。ゲート絶縁層３の材料として有機絶縁材料が用いられる場合、可撓性が高められ得る。フォトリソグラフィ法によってパターニング可能な光反応性樹脂絶縁材料が、ゲート絶縁層３の材料として用いられてもよい。この場合、ゲート絶縁層３のパターン形成が、容易に実施され得る。
【0031】
有機絶縁材料としては、たとえば、ポリメチルメタクリレート（ＰＭＭＡ）等のアクリル樹脂、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、エポキシ樹脂、ポリイミド、パリレンなどの有機絶縁樹脂材料から選択された少なくとも１つが用いられる。無機絶縁材料としては、たとえば、酸化珪素、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、及び、窒化珪素から選択された少なくとも１つが用いられてもよい。ゲート絶縁層３は、２種以上の材料の積層によって構成されてもよい。ゲート絶縁層３は、２種以上の材料の共重合体又は無機絶縁材料を添加した無機－有機樹脂のハイブリッド材料の薄膜であってもよい。ゲート絶縁層３は、成長方向に向けて組成を傾斜したものでもよい。
【0032】
ゲート絶縁層３は、ゲート絶縁層１１，１２を含んでいてもよい。ゲート絶縁層１１は、たとえば、互いに対向する一対の主面１１ａ，１１ｂを有している。主面１１ａは、基板１の主面１ｂに対して対向している。主面１１ｂは、主面１１ａの反対側に位置している。ゲート絶縁層１１とゲート絶縁層１２とは、互いに同じ材料からなってもよいし、互いに異なる材料からなってもよい。
【0033】
ゲート絶縁層１１によって、ゲート電極層２と、ソース電極層７及びドレイン電極層８と、半導体層５とが互いに電気的に絶縁されている。ゲート絶縁層１１は、ゲート電極層２の全体を覆っている。Ｚ軸方向から見て、ゲート絶縁層１１は、ゲート電極層２だけでなく、基板１の主面１ｂのうちゲート電極層２が設けられていない部分にも重なっている。たとえば、ゲート絶縁層１１は、基板１の主面１ｂのうち、不図示の電極との接続に用いられる使用される配線部を除いた部分の全体に設けられてもよい。
【0034】
ゲート絶縁層１１の主面１１ａは、たとえば、基板１の主面１ｂに接している。ゲート絶縁層１１は、たとえば、Ｚ軸方向から見て、ゲート電極層２を覆っている。ゲート絶縁層１１の主面１１ａは、たとえば、ゲート電極層２に接している。たとえば、Ｚ軸方向から見て、ゲート絶縁層１１の縁は、縁１ｃに一致している。たとえば、基板１の側面は、ゲート絶縁層１１の側面と面一に形成されている。
【0035】
ゲート絶縁層１１は、ソース電極層７、ドレイン電極層８、半導体保護層９、ゲート絶縁層１２、及び、半導体層５と、基板１との間に位置している。ゲート絶縁層１１は、絶縁性を有している。ゲート絶縁層１１は、たとえば、有機絶縁材料からなる。本実施形態の変形例として、ゲート絶縁層１１と基板１との間に、別の層が形成されていてもよい。ゲート絶縁層１１とゲート電極層２との間に、別の層が形成されていてもよい。
【0036】
ゲート絶縁層１２は、ゲート絶縁層１１の主面１１ａに接している。ゲート絶縁層１２は、半導体層５とゲート絶縁層１１との間に位置している。本実施形態の変形例として、ゲート絶縁層１２とゲート絶縁層１１との間に、別の層が形成されていてもよい。
【0037】
ゲート絶縁層１２は、たとえば、Ｚ軸方向から見て矩形状を呈している。本実施形態の変形例として、ゲート絶縁層１２は、矩形形状、円形形状、一部の角を丸めた形状、切り欠きを設けた構造、および、それらを組み合わせた形状などを適宜用いることができる。また、ゲート絶縁層１２は、半導体層５と同じ形状であってもよい。
【0038】
ゲート絶縁層１２は、Ｚ軸方向から見て、薄膜トランジスタ１００において島状に形成されている。層が薄膜トランジスタにおいて島状に形成されている状態は、当該層が、薄膜トランジスタの単位領域の一部に形成され、Ｚ軸方向から見て薄膜トランジスタの単位領域の輪郭に囲まれている状態に相当する。例えば、層が薄膜トランジスタ１００において島状に形成されている状態は、当該層が縁１ｃから離隔している状態に相当する。例えば、１つの基板上に複数の薄膜トランジスタが形成されたトランジスタアレイにおいて当該層が島状に形成されている場合、隣接する薄膜トランジスタにおいて互いに対応する当該層は互いに離隔している。ゲート絶縁層１２は、Ｚ軸方向から見て、基板１の縁１ｃから離隔している。この場合、薄膜トランジスタ１００の可撓性がより確保され得る。ゲート絶縁層１２は、Ｚ軸方向から見て、薄膜トランジスタ１００のうちゲート絶縁層１２以外の層に囲まれるように位置している。ゲート絶縁層１２は、絶縁性を有している。ゲート絶縁層１２は、たとえば、無機絶縁材料からなる。
【0039】
半導体層５は、互いに対向する一対の主面５ａ，５ｂを有している。主面５ｂは、主面５ａの反対側に位置している。主面５ａが第一主面に相当する場合、主面５ｂが第二主面に相当する。半導体層５は、ゲート絶縁層１１の主面１１ｂの一部を覆っている。半導体層５は、さらに、ゲート絶縁層１２上に位置している。半導体層５の主面５ａは、ゲート絶縁層１１の主面１１ｂに対向している。たとえば、半導体層５の主面５ａは、ゲート絶縁層１２に接している。
【0040】
半導体層５は、たとえば、Ｚ軸方向から見て矩形状を呈している。本実施形態の変形例として、半導体層５は、矩形形状、円形形状、一部の角を丸めた形状、切り欠きを設けた構造、および、それらを組み合わせた形状などを適宜用いることができる。また、半導体層５は、ゲート絶縁層１２と同じ形状であってもよい。
【0041】
半導体層５は、Ｚ軸方向から見て、薄膜トランジスタ１００において島状に形成されている。具体的には、半導体層５は、Ｚ軸方向から見て、基板１の縁１ｃから離隔している。この場合、薄膜トランジスタ１００の可撓性がより確保され得る。半導体層５は、Ｚ軸方向から見て、薄膜トランジスタ１００のうち半導体層５と異なる層に囲まれるように位置している。
【0042】
図２に示されているように、半導体層５は、薄膜トランジスタ１００の動作時にチャネル領域αを形成する。半導体層５は、薄膜トランジスタ１００における電圧の付与によって、チャネル領域αを形成する。チャネル領域αは、薄膜トランジスタ１００の動作時に、ソース電極層７とドレイン電極層８の間でドレイン電流が流れる領域である。たとえば、Ｘ軸方向が、チャネル領域αのチャネル長方向に相当する。たとえば、Ｙ軸方向が、チャネル領域αのチャネル幅方向に相当する。
【0043】
たとえば、チャネル領域αは、Ｚ軸方向から見て、矩形状を呈している。たとえば、チャネル長方向における半導体層５のサイズ、及び、チャネル幅方向における半導体層５のサイズは、好ましくは２００μｍ以下であり、より好ましくは９０μｍ以下であり、さらに好ましくは４５μｍ以下のサイズである。
【0044】
半導体層５は、たとえば、無機半導体材料からなる。半導体層５の材料には、たとえば、インジウム、ガリウム、亜鉛、及び、スズから選択された少なくとも１つの金属の酸化物、非晶質珪素、及び、微結晶珪素などが用いられる。半導体層５に用いられる金属酸化物材料には、たとえば、酸化インジウム、酸化亜鉛、酸化ガリウム、酸化スズ、酸化インジウム亜鉛、酸化インジウムガリウム、及び、酸化インジウムガリウム亜鉛などが含まれる。上述の金属酸化物材料に、他の金属元素、たとえば、アルミニウム、ジルコニウム、ハフニウム、タングステン、及び、マグネシウムなどが混合されたものが、半導体層５の材料に用いられてもよい。半導体層５は、アモルファス膜であってもよいし、微結晶膜又は多結晶膜であってもよい。
【0045】
本実施形態の変形例として、薄膜トランジスタ１００は、ゲート絶縁層１２を含んでいなくともよい。この変形例において、半導体層５は、ゲート絶縁層１１の主面１１ｂに接してしてもよい。半導体層５は、有機半導体材料からなってもよい。
【0046】
半導体保護層９は、半導体層５とゲート絶縁層１１との上に位置している。半導体保護層９は、半導体層５の主面５ｂの一部とゲート絶縁層１１の主面１１ｂの一部とを覆っている。例えば、半導体保護層９は、半導体層５の主面５ｂの一部とゲート絶縁層１１の主面１１ｂの一部とに接している。半導体保護層９は、Ｚ軸方向から見て、薄膜トランジスタ１００において島状に形成されている。半導体保護層９は、Ｚ軸方向から見て、基板１の縁１ｃから離隔している。半導体層５は、Ｚ軸方向から見て、薄膜トランジスタ１００のうち半導体保護層９と異なる層に囲まれるように位置している。半導体保護層９は、たとえば、Ｚ軸方向から見てＨ形状を呈している。本実施形態の変形例として、半導体保護層９の形状は、半導体層５の形状と類似した形状であってもよい。
【0047】
半導体保護層９は、保護絶縁層１０を含んでいる。たとえば、半導体保護層９は、保護絶縁層１０のみからなる。保護絶縁層１０は、絶縁性を有している。保護絶縁層１０は、たとえば、無機絶縁材料又は有機絶縁材料からなる。たとえば、無機絶縁材料としては、たとえば、酸化珪素、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、及び、窒化珪素から選択された少なくとも１つが用いられる。たとえば、有機絶縁材料としては、たとえば、ポリメチルメタクリレート（ＰＭＭＡ）等のアクリル樹脂、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、エポキシ樹脂、ポリイミド、及び、パリレンから選択された少なくとも１つが用いられる。保護絶縁層１０は、２種以上の材料の積層によって構成されてもよい。保護絶縁層１０は、２種以上の材料の混合物若しくは共重合体、又は、無機絶縁材料－有機樹脂のハイブリッド材料の薄膜としてもよく、成長方向に向けて組成を傾斜したものでもよい。保護絶縁層１０は、無機絶縁材料からなる層と有機絶縁材料からなる層との組み合わせによって組み合わせによって形成されてもよい。
【0048】
ソース電極層７及びドレイン電極層８は、半導体層５、半導体保護層９、及び、ゲート絶縁層１１の上に位置している。ソース電極層７とドレイン電極層８とは、互いに離隔している。ソース電極層７の材料とドレイン電極層８の材料とは、たとえば、同一である。この場合、ソース電極層７及びドレイン電極層８の形成が容易である。本実施形態の変形例として、ソース電極層７の材料とドレイン電極層８の材料とは互いに異なってもよい。
【0049】
ソース電極層７及びドレイン電極層８は、半導体層５の一部と接続されるように形成される。ソース電極層７とドレイン電極層８は、それぞれ別の材料を用いて個別に形成しても良いが、形成工程の手間を考慮し、同じ材料を用いて、同時に形成することが好ましい。また、ソース電極層７およびドレイン電極層８と半導体層５との接触抵抗を軽減するために、ソース電極層７およびドレイン電極層８の形成前に、半導体層５のソース電極層７およびドレイン電極層８との接続部にプラズマ処理などの表面処理を施すことも可能である。
【0050】
半導体層５の主面５ｂは、Ｚ軸向から見て、ソース電極層７、ドレイン電極層８、及び、半導体保護層９によって覆われている。ソース電極層７及びドレイン電極層８は、半導体層５の主面５ｂに接している。半導体層５の主面５ｂは、ソース電極層７及びドレイン電極層８と接している部分を除いて、半導体保護層９と接している。
【0051】
ソース電極層７及びドレイン電極層８は、ゲート絶縁層１１の主面１１ｂに接している。ソース電極層７及びドレイン電極層８は、半導体保護層９に接している。ソース電極層７及びドレイン電極層８は、Ｘ軸方向において互いに対向している。ソース電極層７及びドレイン電極層８の各々は、たとえば、Ｚ軸方向から見て矩形形状を呈している。ソース電極層７及びドレイン電極層８は、導電性を有している。ソース電極層７及びドレイン電極層８は、たとえば、金属からなる。本実施形態の変形例として、ソース電極層７及びドレイン電極層８の少なくとも一方とゲート絶縁層１１との間に、別の層が形成されていてもよい。
【0052】
次に、薄膜トランジスタ１００について更に詳細に説明する。図２に示されているように、半導体層５において形成されるチャネル領域αにおいて、チャネル幅ＷＣｈ及びチャネル長ＬＣｈは、保護絶縁層１０によって画定されている。半導体層５は、ソース電極層７と接している第一領域β１と、ドレイン電極層８と接している第二領域β２とを有している。保護絶縁層１０は、Ｚ軸方向から見て第一領域β１と第二領域β２とに挟まれている第三領域β３と、Ｚ軸方向から見て第三領域β３に隣接する第四領域β４とを有している。
【0053】
チャネル領域αは、たとえば、Ｚ軸方向から見て、半導体層５とゲート電極層２とが重なっており、かつ、半導体層５とソース電極層７とが接している領域と、半導体層５とドレイン電極層８とが接している領域とに挟まれている領域である。チャネル領域αは、第三領域β３に相当する。
【0054】
薄膜トランジスタ１００のチャネル長方向に対応するゲート電極層２の線幅ＬＧａｔｅは、チャネル長ＬＣｈの所望の長さに合わせて調整され得る。ゲート電極層２の線幅ＬＧａｔｅは、チャネル長ＬＣｈ以上であることが好ましい。この場合、ゲート電極層２に印加される電圧によって、キャリアが誘起される領域が確保され得る。
【0055】
例えば、ゲート電極層２の線幅ＬＧａｔｅは、薄膜トランジスタ１００のチャネル長ＬＣｈに対して、ＬＣｈ以上、かつ、ＬＣｈ＋２０μｍ以下の線幅が好ましい。さらに、ＬＣｈ以上、かつ、ＬＣｈ＋１０μｍ以下の線幅がより好ましい。この場合、ゲート電極層２とソース電極層７とが重なる領域、及び、ゲート電極層２とドレイン電極層８とが重なる領域の拡大が抑制され、寄生容量が抑制される。このため、薄膜トランジスタ１００がアレイ状に配列された構成において、配線抵抗の増大、及び、電圧降下などの影響が抑制される。したがって、チャネル領域αにおいて、キャリアを誘起する領域が確保され得る。
【0056】
図３（ａ）に示されているように、チャネル長方向における半導体層５の線幅ＬＳＣは、たとえば、薄膜トランジスタ１００のチャネル長ＬＣｈ、及び、チャネル長方向における上述のゲート電極層２の線幅ＬＧａｔｅを考慮して決定されてもよい。半導体層５の当該線幅ＬＳＣは、少なくともチャネル長ＬＣｈ以上のサイズである。半導体層５の当該線幅ＬＳＣは、半導体層５とソース電極層７とが接する領域の幅と、半導体層５とドレイン電極層８とが接する領域の幅と、チャネル長ＬＣｈとが加算された値以上である。ゲートオーバーラップ領域の確保のため、半導体層５の線幅ＬＳＣ１，ＬＳＣ２は、少なくとも上述のゲート電極層２の線幅ＬＧａｔｅ以上のサイズであってもよい。
【0057】
図２に示されているように、チャネル長方向において、第三領域β３における保護絶縁層１０の線幅Ｌβ３は、チャネル長ＬＣｈに相当し、半導体層５の線幅ＬＳＣよりも小さい。より具体的には、チャンネル長方向に延在する同一仮想直線ＬＶ１上において、第三領域β３における保護絶縁層１０の線幅Ｌβ３は、半導体層５の線幅ＬＳＣ１よりも小さい。仮想直線ＬＶ１の延在方向は、Ｚ軸方向から見て、保護絶縁層１０と半導体層５とが重なっているチャンネル長方向である。Ｚ軸方向から見て、仮想直線ＬＶ１は、Ｙ軸方向における任意の位置において第三領域β３を通って、Ｘ軸方向に延在している。チャネル長方向において、第四領域β４における保護絶縁層１０の線幅Ｌβ４は、半導体層５の線幅ＬＳＣよりも大きい。より具体的には、チャンネル長方向に延在する同一仮想直線ＬＶ２上において、第四領域β４における保護絶縁層１０の線幅Ｌβ４は、半導体層５の線幅ＬＳＣ２よりも大きい。仮想直線ＬＶ２の延在方向は、Ｚ軸方向から見て、保護絶縁層１０と半導体層５とが重なっているチャンネル長方向である。Ｚ軸方向から見て、仮想直線ＬＶ２は、Ｙ軸方向における任意の位置において第四領域β４を通って、Ｘ軸方向に延在している。チャネル長方向において、半導体層５のチャネル領域αの線幅は、半導体保護層９の線幅に等しい。チャネル幅方向におけるチャネル領域αの線幅は、チャネル幅ＷＣｈに相当する。チャネル長方向におけるチャネル領域αの線幅は、チャネル長ＬＣｈに相当する。
【0058】
Ｚ軸方向から見て、第一領域β１と第二領域β２との少なくとも一方は、チャネル幅方向において、保護絶縁層１０と半導体層５とが接している領域γに挟まれている。
【0059】
図３（ａ）に示されているように、チャネル長方向において、ゲート電極層２の線幅ＬＧａｔｅは、チャネル領域αの線幅ＬＣｈよりも大きく、半導体層５の線幅ＬＳＣよりも小さい。チャネル長方向において、ゲート電極層２の線幅ＬＧａｔｅは、第三領域β３の線幅ＬＣｈよりも大きく、半導体層５の線幅ＬＳＣよりも小さい。図３（ｃ）に示されているように、チャネル幅方向において、ソース電極層７とドレイン電極層８との少なくとも一方の線幅ＷＳＤは、チャネル領域αの線幅ＷＣｈよりも大きく、半導体層５の線幅ＷＳＣよりも小さい。チャネル幅方向において、ソース電極層７とドレイン電極層８との少なくとも一方の線幅ＷＳＤは、第三領域β３の線幅ＷＣｈよりも大きく、半導体層５の線幅ＷＳＣよりも小さい。図３（ｂ）に示されているように、チャンネル幅方向において、半導体層５の線幅ＷＳＣは、半導体保護層９の線幅ＷＰＳＶよりも小さい。
【0060】
次に、図４（ａ）から図４（ｆ）、及び、図５（ａ）から図５（ｆ）を参照して、薄膜トランジスタ１００の製造方法を説明する。図４（ａ）から図４（ｆ）は、本実施形態における薄膜トランジスタの製造工程を示す平面図である。図５（ａ）から図５（ｆ）は、本実施形態における薄膜トランジスタの製造工程を示す断面図である。
【0061】
まず、図４（ａ）に示されているように、基板１が準備される。基板１が有機物フィルムである場合、ガスバリア層が形成されてもよい。この場合、薄膜トランジスタ１００の耐久性が向上され得る。ガスバリア層の材料としては、たとえば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯＮ）、炭化珪素（ＳｉＣ）、及び、ダイヤモンドライクカーボン（ＤＬＣ）から選択された少なくとも１つが用いられる。これらのガスバリア層は、２層以上の材料の積層によって構成されてもよい。ガスバリア層は、有機物フィルムの片面だけに形成されてもよいし、両面に形成されてもよい。ガスバリア層は、たとえば、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法、及び、ゾル－ゲル法などを用いて形成されてもよい。
【0062】
次に、図４（ｂ）及び図５（ａ）に示されているように、基板１の主面１ｂ上に、ゲート電極層２が形成される。ゲート電極層２の形成には、たとえば、真空蒸着法又はスパッタ法などの真空成膜法が使用され得る。導電性材料の前駆体などを使用するゾル－ゲル法、ナノ粒子を使用する方法、それらをインク化して、スクリーン印刷、凸版印刷、又は、インクジェット法などのウェット成膜法で形成する方法などが使用されてもよい。パターニングには、たとえば、フォトリソグラフィ法が用いられる。フォトリソグラフィ法において、パターン形成部分がレジストなどにより保護され、エッチングによる不要部分が除去される。印刷法などを用いて直接パターニングが実行されてもよく、既知の他の手法が用いられてもよい。
【0063】
次に、ゲート電極層２上にゲート絶縁層３が形成される。ゲート絶縁層３が、有機絶縁材料からなる場合、たとえば、スピンコート法及びスリットコート法などのウェット成膜法が用いられる。この場合、たとえば、有機絶縁材料のポリマー、モノマー又はオリゴマーなどが溶媒に溶解及び分散させた溶液が用いられる。パターニングにおいて、既知の手法が用いられる。ゲート絶縁層３の材料として光反応性樹脂材料が用いられる場合、フォトリソグラフィ法における露光及び現像によって、パターニングがされてもよい。ゲート絶縁層３が無機絶縁材料からなる場合、たとえば、スパッタリング法、原子層堆積法（ＡＬＤ法）、パルスレーザー堆積法（ＰＬＤ法）、及び、化学気相蒸着法（ＣＶＤ法）などの真空成膜法、又は、有機金属化合物を前駆体とするゾル－ゲル法などのウェット成膜法が用いられてもよい。
【0064】
ゲート絶縁層３の表面に、紫外線照射処理又は自己組織化単分子膜などによる表面処理によって、ゲート絶縁層３の表面エネルギーが制御されてもよい。この場合、ゲート絶縁層３上に形成される他層との密着性が向上され得る。
【0065】
ゲート絶縁層３は、たとえば、有機絶縁材料と無機絶縁材料を組み合わせた複数の層から形成される。この場合、たとえば、図４（ｃ）及び図５（ｂ）に示されているように、ゲート電極層２上にゲート絶縁層１１が形成され、ゲート絶縁層１１上にゲート絶縁層２２が形成される。たとえば、図５（ｂ）に示されているように、ゲート絶縁層２２は、ゲート絶縁層１１の主面１１ｂの全体を覆う。たとえば、ゲート絶縁層１１は有機絶縁材料からなり、ゲート絶縁層２２は無機絶縁材料からなる。ゲート絶縁層２２の膜厚は、ゲート絶縁層１１の膜厚よりも薄い。
【0066】
ゲート絶縁層１１の膜厚は、０．１μｍ～１．２μｍであることが好ましく、より好ましくは、０．２μｍ～１．０μｍである。この場合、ゲート電極層２上にゲート絶縁層１１がより確実に被覆され得る。このため、ゲート電極層２とその他の電極との間において電気的な絶縁がより確実に確保され得る。ゲート絶縁層２２の膜厚は、２ｎｍ～１００ｎｍ程度であることが好ましく、より好ましくは５ｎｍ～５０ｎｍであることが望ましい。この場合、可撓性がより確実に確保され、薄膜トランジスタ１００が曲げられた際の歪みに起因するクラックの発生がさらに抑制され得る。製造工程の安定性も確保され得る。ゲート絶縁層２２は、フォトリソグラフィ法などにより、所望の形状にパターニングされる。この結果、ゲート絶縁層１２が形成される。ゲート絶縁層２２のパターニングは、例えば、半導体層５の形成前、半導体層５の形成後、又は、半導体保護層９の形成後に実施されてもよい。
【0067】
ゲート絶縁層３の膜厚の測定には、サンプルの大きさ及び形状、並びに、膜厚の範囲によって、既知の方法が適宜選択される。たとえば、触針段差計で測定する方法、原子間力顕微鏡（ＡＦＭ）で測定する方法、基板をカットしてその断面を走査型電子顕微鏡（ＳＥＭ）で観察する方法などによって測定が実行される。
【0068】
ゲート絶縁層３の抵抗率は、１０１１Ωｃｍ以上が好ましく、より好ましくは１０１４Ωｃｍ以上である。この場合、薄膜トランジスタ１００におけるゲートリーク電流がさらに抑制され得る。ゲート絶縁層３の比誘電率は、２．０～９．０程度が好ましい。
【0069】
ゲート絶縁層３の抵抗率の測定には、たとえば、薄膜トランジスタ１００と別に、ゲート絶縁層３の上下に電極を形成した測定用のキャパシタ素子が作製される。ゲート絶縁層３の上下の電極に電圧が印加され、電流値が測定される。ゲート絶縁層３の抵抗率は、たとえば、測定された電流値と、キャパシタ素子の電極面積と、ゲート絶縁層３の膜厚の値とに基づいて算出され得る。
【0070】
ゲート絶縁層３の比誘電率の測定は、抵抗率の測定と同様のキャパシタ素子を用いて測定してもよい。具体的には、測定用のキャパシタ素子に対してＬＣＲメータが用いられる。所望の周波数で電圧が印加され、その際の静電容量（キャパシタンス）が測定される。測定された静電容量に基づいて、比誘電率が算出される。
【0071】
次に、図４（ｄ）、並びに、図５（ｃ）及び図５（ｄ）に示されているように、ゲート絶縁層３上に半導体層５が形成される。たとえば、半導体層５が微結晶膜又は多結晶膜である場合、半導体層５の成膜条件の調整によって、微結晶膜又は多結晶膜が成膜されてもよいし、アモルファス膜の成膜後に熱処理などが実行されることで微結晶又は多結晶膜が形成されてもよい。半導体層５の結晶性の測定には、たとえば、Ｘ線回折法（ＸＲＤ法）などが用いられる。その他、既知の方法でアモルファス又は微結晶若しくは多結晶膜の結晶性の評価が行われてもよい。
【0072】
半導体層５の形成には、スパッタリング法、原子層堆積法（ＡＬＤ法）、パルスレーザー堆積法（ＰＬＤ法）、及び、化学気相蒸着法（ＣＶＤ法）などの真空成膜法、及び、有機金属化合物を前駆体とするゾル－ゲル法のようなウェット成膜法などを用いられる。半導体層５のパターニングには、既知の手法が用いられ得る。たとえば、半導体層５のパターニングにおいて、フォトリソグラフィ法が用いられてもよい。たとえば、半導体層５が形成された後に、ゲート絶縁層２２がパターニングされ、ゲート絶縁層１２が形成される。図５（ｄ）に示されているように、ゲート絶縁層１２の縁は、半導体層５の縁と一致している。
【0073】
半導体層５において、たとえば、種々の手法によってキャリア濃度を所望の値に調整することで、薄膜トランジスタ１００の素子特性が調整され得る。たとえば、半導体層５が金属酸化物である場合、成膜時の酸素濃度の調整により、膜中の酸素欠損が調整されてもよい。この場合、キャリア濃度が調整され得る。金属酸化物における金属の組成比の変更によっても、キャリア濃度が調整され得る。使用する金属元素によって、キャリア濃度は、適宜調整され得る。半導体層５が形成された後に、熱処理又はプラズマ処理によってキャリア濃度が所望の値に調整されてもよい。
【0074】
半導体層５におけるチャネル領域αは、ゲート絶縁層３と接する半導体層５の界面に位置する。チャネル領域αは、半導体層５の膜厚方向において、極めて薄い領域である。具体的には、ゲート絶縁層３と半導体層５との界面の表面粗さ（Ｒａ）は、２ｎｍ以下であることが好ましく、さらに好ましくは１ｎｍ以下である。半導体層５の膜厚は、好ましくは５ｎｍ以上１００ｎｍ以下であり、より好ましくは１５ｎｍ以上４０ｎｍ以下である。この場合、半導体層５の膜質が安定して形成され得る。
【0075】
半導体層５と接するゲート絶縁層３の表面は、無機絶縁材料からなることが好ましい。この場合、ゲート絶縁層３と半導体層５との界面がより良好に保たれる。たとえば、ゲート絶縁層３において、有機絶縁材料からなるゲート絶縁層１１と無機絶縁材料からなるゲート絶縁層１２とを形成する。この場合、ゲート絶縁層１１において有機絶縁材料が用いられており、薄膜トランジスタ１００の可撓性がより確保され得る。さらに、半導体層５と無機絶縁材料との界面において、良好な半導体－絶縁層の界面が形成され得る。
【0076】
次に、図４（ｅ）及び図５（ｅ）に示されているように、半導体層５上に半導体保護層９が形成される。半導体保護層９は、半導体層５を保護するために、半導体層５のうち、半導体層５とソース電極層７とが接する第一領域β１と、半導体層５とドレイン電極層８とが接する第二領域β２とが除かれた領域の全体を覆うように形成される。
【0077】
チャネル長方向における半導体保護層９の線幅ＬＣｈは、半導体保護層９とソース電極層７とが重なっている部分の少なくとも一部、及び、半導体保護層９とドレイン電極層８とが重なっている部分の少なくとも一部において、チャネル長方向における半導体層５の線幅ＬＳＣよりも小さくなるように形成される。この結果、ソース電極層７と半導体層５とが接続される。ドレイン電極層８と半導体層５とが接続される。チャネル幅方向において、半導体保護層９の線幅ＷＰＳＶは、半導体層５の線幅ＷＳＣよりも大きく形成される。この結果、半導体保護層９によって、半導体層５が保護される。
【0078】
半導体保護層９は、保護絶縁層１０を含んでいる。保護絶縁層１０は、無機絶縁材料からなる層と有機絶縁材料からなる層との組み合わせによって形成されてもよい。この場合、たとえば、無機絶縁材料からなる層に有機絶縁材料からなる層が積層され、有機絶縁材料からなる層をマスクとして無機絶縁材料からなる層がパターニングされてもよい。
【0079】
保護絶縁層１０の抵抗率は、好ましくは１０１１Ωｃｍ以上であり、さらに好ましくは１０１４Ωｃｍ以上である。この場合、半導体層５とソース電極層７とが接している領域、又は半導体層５とドレイン電極層８とが接している領域以外からの電流のリークがさらに抑制される。
【0080】
保護絶縁層１０の膜厚は、たとえば、ゲート絶縁層３の膜厚と同等またはそれ以下である。半導体保護層９の断面形状は、パターンの端部が順テーパー形状になるように形成されてもよい。パターンの端部が順テーパー形状であれば、半導体保護層９上に形成されるソース電極層７およびドレイン電極層８の断線を防止することができる。
【0081】
半導体保護層９は、スパッタ法、ＣＶＤ法、ＡＬＤ法、ＰＬＤ法などの真空成膜法、スピンコート法、スピンコート法、スリットコート法、印刷法などのウェット成膜法を、適宜材料に応じて使用することができる。
【0082】
次に、図４（ｆ）及び図５（ｆ）に示されているように、ソース電極層７及びドレイン電極層８が形成される。ソース電極層７及びドレイン電極層８は、前述したゲート電極層２と同様の材料及び手法を用いて形成される。ソース電極層７の材料及びドレイン電極層８の材料には、半導体層５に対する接触抵抗が小さい金属材料が用いられてもよい。ソース電極層７の材料及びドレイン電極層８の材料は、半導体層５の材料に基づいて選択されてもよい。ソース電極層７及びドレイン電極層８は積層構造を有していてもよく、半導体層５に接する層の材料とそれ以外の層の材料とが異なってもよい。
【0083】
ソース電極層７及びドレイン電極層８は、互いに離間すると共に半導体層５に接続されるように形成される。ソース電極層７とドレイン電極層８とは、たとえば、同一材料を用いて同一の工程で形成される。ソース電極層７とドレイン電極層８とは、それぞれ別の材料を用いて個別に形成されてもよい。ソース電極層７及びドレイン電極層８の形成前において、半導体層５の主面５ｂのうち、ソース電極層７又はドレイン電極層８に接する部分に、プラズマ処理などの表面処理が施されてもよい。
【0084】
以上の製造方法によって、薄膜トランジスタ１００が製造される。薄膜トランジスタ１００を用いて画像表示装置又はセンサー素子などの電子装置が製造される際は、上記以外の絶縁層、電極層、表示部又はセンサー部、及び、対向基板などが適宜形成される。薄膜トランジスタ１００を用いた電子装置が、画像表示装置である場合、上記表示部は、たとえば、液晶、電気泳動粒子、有機エレクトロルミネッセンスなどを含む。１又は複数の薄膜トランジスタ１００が、表示部の１画素内に配置されてもよい。
【0085】
薄膜トランジスタ１００を用いた電子装置がセンサー素子である場合、温度又は圧力などに反応するセンサー活性層を薄膜トランジスタの任意の電極に接続する。薄膜トランジスタ１００の任意の電極に、生体分子又は金属イオンなどに反応する官能膜が形成されてもよい。官能膜は、たとえば、自己組織膜であってもよい。センサーの用途に応じて、複数の薄膜トランジスタ１００が用いられてもよい。
【0086】
次に、複数の実験例を用いて、上述した薄膜トランジスタの作用効果について説明する。
【0087】
実験例１として、図１に示される薄膜トランジスタ１００が作製された。まず、支持基板である厚さ０．７ｍｍの無アルカリガラスの表面にポリイミドワニスが塗布され、焼成された。これにより、上記支持基板表面に基板１となる膜厚２０μｍのポリイミド膜が形成された。
【0088】
基板１上に、ＤＣマグネトロンスパッタ法が用いられ、アルミ合金が１００ｎｍの膜厚で成膜された。次に、フォトリソグラフィ法によって、パターニングが行われた。具体的には、感光性ポジレジストＯＦＰＲ８００（東京応化工業）が塗布され、マスク露光及びアルカリ現像液による現像が行われた。所望の形状のレジストパターンがアルミ合金の膜上に形成され、リン酸－硝酸－酢酸を混合したエッチング液を用いてアルミ合金の不要部がエッチングされた。その後、レジスト剥離液によって、レジスト膜が除去された。以上の結果、所望の形状のゲート電極層２が形成された。以下、同様のパターニング方法を単に「フォトリソグラフィ法」としていう。
【0089】
次に、ゲート電極層２が形成された基板１上に、スリットコート法によって、感光性アクリル樹脂が塗布され、マスク露光及びアルカリ現像液よる現像によってパターニングが行われた。当該パターニングの後の２３０℃の焼成によって、所望の形状のゲート絶縁層１１が形成された。焼成後のゲート絶縁層１１の膜厚は、０．５μｍであった。
【0090】
次に、ゲート絶縁層１１が設けられた基板１に、化学気相成長法（ＣＶＤ法）によって、酸化珪素からなるゲート絶縁層２２が形成された。この場合において、原料ガスは、シラン（ＳｉＨ４）、及び、亜酸化窒素（Ｎ２Ｏ）であった。ゲート絶縁層２２の膜厚は、１０ｎｍであった。
【0091】
次に、ゲート絶縁層２２上に、スパッタリング法によって、半導体層５となるＩＧＺＯ薄膜が３０ｎｍの膜厚で成膜された。ターゲット材は、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有していた。スパッタガスは、アルゴン（Ａｒ）及び酸素（Ｏ２）であった。フォトリソグラフィ法によって、パターニングが行われ、矩形形状の半導体層５が形成された。半導体層５のパターンサイズは、２０μｍ×１８μｍであった。半導体層５の長辺が、チャネル長方向に相当した。
【0092】
次に、半導体層５のパターニング時に形成したレジスト膜を用いて、ゲート絶縁層２２をゲート絶縁層１２とするパターニングが行われた。ゲート絶縁層２２のエッチングは、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法（ＲＩＥ法）によって実施された。この結果、ゲート絶縁層１２は、積層方向から見て、半導体層５と重なる範囲のみに位置し、島状の形状にパターニングされた。
【0093】
次に、半導体層５上に、スリットコート法により感光性アクリル樹脂が塗布され、マスク露光及びアルカリ現像によりパターニングが行われた。当該パターニング後の２３０℃の焼成によって、所望の形状の半導体保護層９が形成された。半導体保護層９の寸法は、２４μｍ×２２μｍであった。半導体保護層９は、図１に示されたように、Ｚ軸方向から見て、半導体層５とソース電極層７とが接する部分、及び、半導体層５とドレイン電極層８とが接する部分に、矩形の切り欠きが位置するように形成された。実験例１において、半導体保護層９は、保護絶縁層１０のみからなる。
【0094】
チャネル長方向、すなわち薄膜トランジスタ１００のチャネル長を規定する部位の半導体保護層９の線幅は、１０μｍであった。チャネル幅方向、すなわち薄膜トランジスタ１００のチャネル幅を規定する部位の切り欠きの開口幅は、１０μｍであった。薄膜トランジスタ１００のチャネル長（Ｌ）、チャネル幅（Ｗ）は、Ｌ／Ｗ＝１０μｍ／１０μｍであった。半導体層５とソース電極層７との接続部分、および、半導体層５とドレイン電極層８との接続部分以外においては、半導体層５は半導体保護層９で被覆されていた。半導体保護層９の膜厚は、０．５μｍであった。
【0095】
次に、ソース電極層７及びドレイン電極層８が形成された。スパッタリング法によって、アルミ合金が１００ｎｍの膜厚で成膜された。フォトリソグラフィ法によって、当該アルミ合金が所望の形状にパターニングされた。ソース電極層７及びドレイン電極層８は、上述した半導体保護層９の切り欠きを覆うように形成された。すなわち、半導体層５のうち、半導体保護層９から露出している部分は、ソース電極層７及びドレイン電極層８によって覆われた。チャネル幅方向における薄膜トランジスタ１００のソース電極層７及びドレイン電極層８の線幅は、薄膜トランジスタ１００のチャネル幅（Ｗ）よりも大きく、チャネル幅方向における半導体層５のパターンサイズよりも小さかった。ソース電極層７及びドレイン電極層８のチャネル幅方向の線幅は、１４μｍであった。
【0096】
次に、ガラス基板上から基板１が剥離された。以上の工程により、実験例１として、薄膜トランジスタ１００が作製された。
【0097】
実験例２として、薄膜トランジスタ１０１が作製された。薄膜トランジスタ１０１は、図６及び図７に示されている。図６及び図７は、実験例２における薄膜トランジスタの平面図である。上述した実験例１との相違点を主として説明する。実験例２における半導体層２５は、実験例１における半導体層５に相当する。実験例２にけるゲート絶縁層２４は、実験例１におけるゲート絶縁層１２に相当する。実験例２において、薄膜トランジスタ１０１において、半導体層２５の形状、及び、ゲート絶縁層２４は、直径１８μｍの円形パターンであった。半導体層２５及びゲート絶縁層２４以外の層は、実験例１の薄膜トランジスタ１００と同様の工程で作製された。
【0098】
薄膜トランジスタ１０１のチャネル長方向において、第三領域β３における保護絶縁層１０の線幅Ｌβ３は、チャネル長ＬＣｈに相当し、半導体層２５の線幅ＬＳＣ１よりも小さい。より具体的には、チャンネル長方向に延在する同一仮想直線ＬＶ１上において、第三領域β３における保護絶縁層１０の線幅Ｌβ３は、半導体層２５の線幅ＬＳＣ１よりも小さい。仮想直線ＬＶ１の延在方向は、Ｚ軸方向から見て、保護絶縁層１０と半導体層２５とが重なっているチャンネル長方向である。Ｚ軸方向から見て、仮想直線ＬＶ１は、Ｙ軸方向における任意の位置において第三領域β３を通って、Ｘ軸方向に延在している。薄膜トランジスタ１０１において、半導体層５の線幅ＬＳＣ１は、Ｙ軸方向の位置に応じて変化する。チャネル長方向において、第四領域β４における保護絶縁層１０の線幅Ｌβ４は、半導体層２５の線幅ＬＳＣ２よりも大きい。より具体的には、チャンネル長方向に延在する同一仮想直線ＬＶ２上において、第四領域β４における保護絶縁層１０の線幅Ｌβ４は、半導体層２５の線幅ＬＳＣ２よりも大きい。仮想直線ＬＶ２の延在方向は、Ｚ軸方向から見て、保護絶縁層１０と半導体層２５とが重なっているチャンネル長方向である。Ｚ軸方向から見て、仮想直線ＬＶ２は、Ｙ軸方向における任意の位置において第四領域β４を通って、Ｘ軸方向に延在している。薄膜トランジスタ１０１において、半導体層２５の線幅ＬＳＣ２は、Ｙ軸方向の位置に応じて変化する。
【0099】
実験例３として、薄膜トランジスタ１０２が作製された。薄膜トランジスタ１０２は、図８及び図９に示されている。図８及び図９は、実験例３における薄膜トランジスタの平面図である。上述した実験例１との相違点を主として説明する。薄膜トランジスタ１０２において、半導体層５が１６μｍ×１４μｍの矩形パターンとして形成された。実験例３における半導体保護層２９は、実験例１における半導体保護層９に相当する。実験例３における保護絶縁層３０は、実験例１にける保護絶縁層１０に相当する。半導体保護層２９は、保護絶縁層３０のみを含んでいる。保護絶縁層３０は、直径２４μｍの円形パターンとして形成された。薄膜トランジスタ１０２のチャネル長となる部位の線幅ＬＣｈは、１０μｍであった。保護絶縁層１０において、実験例１と同様に、切り欠きの縁によって、チャネル幅を規定する。切り欠きの幅は１０μｍであった。半導体保護層２９以外の層は、実験例１の薄膜トランジスタ１００と同様の工程で作製された。
【0100】
薄膜トランジスタ１０２のチャネル長方向において、第三領域β３における保護絶縁層３０の線幅Ｌβ３は、チャネル長ＬＣｈに相当し、半導体層５の線幅ＬＳＣ１よりも小さい。より具体的には、チャンネル長方向に延在する同一仮想直線ＬＶ１上において、第三領域β３における保護絶縁層３０の線幅Ｌβ３は、半導体層５の線幅ＬＳＣ１よりも小さい。仮想直線ＬＶ１の延在方向は、Ｚ軸方向から見て、保護絶縁層３０と半導体層５とが重なっているチャンネル長方向である。Ｚ軸方向から見て、仮想直線ＬＶ１は、Ｙ軸方向における任意の位置において第三領域β３を通って、Ｘ軸方向に延在している。チャネル長方向において、第四領域β４における保護絶縁層３０の線幅Ｌβ４は、半導体層５の線幅ＬＳＣ２よりも大きい。より具体的には、チャンネル長方向に延在する同一仮想直線ＬＶ２上において、第四領域β４における保護絶縁層３０の線幅Ｌβ４は、半導体層５の線幅ＬＳＣ２よりも大きい。仮想直線ＬＶ２の延在方向は、Ｚ軸方向から見て、保護絶縁層３０と半導体層５とが重なっているチャンネル長方向である。Ｚ軸方向から見て、仮想直線ＬＶ２は、Ｙ軸方向における任意の位置において第四領域β４を通って、Ｘ軸方向に延在している。薄膜トランジスタ１０２において、保護絶縁層３０の線幅Ｌβ４は、Ｙ軸方向の位置に応じて変化する。
【0101】
実験例４として、薄膜トランジスタ１０３が作製された。薄膜トランジスタ１０３は、図１０及び図１１に示されている。図１０及び図１１は、実験例４における薄膜トランジスタの平面図である。上述した実験例１との相違点を主として説明する。実験例４における半導体保護層２９は、実験例１における半導体保護層９に相当する。実験例４における保護絶縁層３０は、実験例１にける保護絶縁層１０に相当する。半導体保護層２９は、保護絶縁層３０のみを含んでいる。実験例４における半導体層３５は、実験例１における半導体層５に相当する。実験例４にけるゲート絶縁層４２は、実験例１におけるゲート絶縁層１２に相当する。薄膜トランジスタ１０３において、半導体層５の形状は、実験例２と同様に、直径１８μｍの円形パターンであった。保護絶縁層１０の形状は、直径２２μｍの円形パターンであった。薄膜トランジスタ１０３のチャネル長となる部位の線幅ＬＣｈは、１０μｍであった。保護絶縁層１０において、実験例１と同様に、切り欠きの縁によって、チャネル幅を規定する。切り欠きの幅は、１０μｍであった。半導体層３５、ゲート絶縁層４２、及び、半導体保護層２９以外の層は、実験例１の薄膜トランジスタ１００と同様の工程で作製された。
【0102】
薄膜トランジスタ１０３のチャネル長方向において、第三領域β３における保護絶縁層３０の線幅Ｌβ３は、チャネル長ＬＣｈに相当し、半導体層２５の線幅ＬＳＣ１よりも小さい。より具体的には、チャンネル長方向に延在する同一仮想直線ＬＶ１上において、第三領域β３における保護絶縁層３０の線幅Ｌβ３は、半導体層２５の線幅ＬＳＣ１よりも小さい。仮想直線ＬＶ１の延在方向は、Ｚ軸方向から見て、保護絶縁層３０と半導体層２５とが重なっているチャンネル長方向である。Ｚ軸方向から見て、仮想直線ＬＶ１は、Ｙ軸方向における任意の位置において第三領域β３を通って、Ｘ軸方向に延在している。薄膜トランジスタ１０３において、半導体層２５の線幅ＬＳＣ１は、Ｙ軸方向の位置に応じて変化する。チャネル長方向において、第四領域β４における保護絶縁層３０の線幅Ｌβ４は、半導体層２５の線幅ＬＳＣ２よりも大きい。より具体的には、チャンネル長方向に延在する同一仮想直線ＬＶ２上において、第四領域β４における保護絶縁層３０の線幅Ｌβ４は、半導体層２５の線幅ＬＳＣ２よりも大きい。仮想直線ＬＶ２の延在方向は、Ｚ軸方向から見て、保護絶縁層３０と半導体層５とが重なっているチャンネル長方向である。Ｚ軸方向から見て、仮想直線ＬＶ２は、Ｙ軸方向における任意の位置において第四領域β４を通って、Ｘ軸方向に延在している。薄膜トランジスタ１０３において、半導体層２５の線幅ＬＳＣ２は、Ｙ軸方向の位置に応じて変化する。薄膜トランジスタ１０３において、保護絶縁層３０の線幅Ｌβ４は、Ｙ軸方向の位置に応じて変化する。
【0103】
実験例５として、薄膜トランジスタ２００が作製された。図１２は、薄膜トランジスタ２００の平面図である。図１３は、Ｃ－Ｃ線における薄膜トランジスタ２００の断面図である。図１４（ａ）から図１４（ｆ）は、薄膜トランジスタ２００の各製造工程を示している。実験例５において、基板１には、厚さ０．７ｍｍの無アルカリガラスの表面にポリイミドワニスが塗布され、焼成され、さらに、上記表面に膜厚２０μｍのポリイミド膜が形成された。
【0104】
基板１上に、ＤＣマグネトロンスパッタ法が用いられ、アルミ合金が１００ｎｍの膜厚で成膜された。次に、フォトリソグラフィ法によって、パターニングが行われた。この結果、ゲート電極層２が形成された。
【0105】
次に、ゲート電極層２が形成された基板１上に、スリットコート法によって、感光性アクリル樹脂が塗布され、マスク露光及びアルカリ現像液よる現像によってパターニングが行われた。当該パターニングの後の２３０℃の焼成によって、所望の形状のゲート絶縁層１１が形成された。焼成後のゲート絶縁層１１の膜厚は、０．５μｍであった。
【0106】
次に、ゲート電極層２上にゲート絶縁層２０３が形成された。薄膜トランジスタ２００の作製において、図１４（ｃ）に示されているように、ゲート絶縁層１１が設けられた基板１に、化学気相成長法（ＣＶＤ法）によって、酸化珪素からなるゲート絶縁層２２が形成された。この場合において、原料ガスは、シラン（ＳｉＨ４）、及び、亜酸化窒素（Ｎ２Ｏ）であった。ゲート絶縁層２２の膜厚は、１０ｎｍであった。次に、ゲート絶縁層２２上に、スパッタリング法によって、半導体層２０５となるＩＧＺＯ薄膜が３０ｎｍの膜厚で成膜された。ターゲット材は、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有していた。スパッタガスは、アルゴン（Ａｒ）及び酸素（Ｏ２）であった。フォトリソグラフィ法によって、パターニングが行われ、矩形形状の半導体層２０５が形成された。半導体層２０５のパターンサイズは、２０μｍ×１８μｍであった。半導体層２０５の長辺が、薄膜トランジスタ２００のチャネル長方向に相当した。
【0107】
次に、半導体層２０５のパターニング時に形成したレジスト膜を用いて、ゲート絶縁層２２をゲート絶縁層２０４とするためのパターニングが行われた。ゲート絶縁層２０３は、ゲート絶縁層１１とゲート絶縁層２０４とを含んでいる。ゲート絶縁層２２のエッチングは、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法（ＲＩＥ法）によって実施された。この結果、ゲート絶縁層２０４が、積層方向から見て、半導体層２０５と重なる範囲のみに位置し、島状の形状にパターニングされた。
【0108】
次に、半導体層２０５上にアクリル樹脂が塗布され、マスク露光及びアルカリ現像によりパターニングが行われた。当該パターニング後の２３０℃の焼成によって、図１４（ｅ）に示されているように、半導体保護層２０９が形成された。半導体保護層２０９は、１０μｍ×２２μｍの矩形状であった。半導体保護層２０９の膜厚は、０．５μｍであった。なお、半導体保護層２０９の短辺方向がチャネル長方向に相当し、長辺方向がチャネル幅方向に相当した。薄膜トランジスタ２００のチャネル長（Ｌ）は、半導体保護層２０９の短辺の寸法によって規定されていた。実験例５において、半導体保護層２０９は、保護絶縁層２１０のみからなる。
【0109】
次に、図１４（ｆ）に示されているように、ソース電極層７及びドレイン電極層８が形成された。スパッタリング法によって、アルミ合金が１００ｎｍの膜厚で成膜された。フォトリソグラフィ法によって、当該アルミ合金が所望の形状にパターニングされた。チャネル幅方向におけるソース電極層７及びドレイン電極層８の線幅は、１０μｍであった。薄膜トランジスタ２００のチャネル幅（Ｗ）は、ソース電極層７およびドレイン電極層８の線幅に相当していた。薄膜トランジスタ２００のチャネル長、及び、チャネル幅は、Ｌ／Ｗ＝１０μｍ／１０μｍであった。
【0110】
次に、ガラス基板上から基板１が剥離された。以上の工程により、実験例５として、薄膜トランジスタ２００が作製された。
【0111】
実験例６として、薄膜トランジスタ３００が作製された。図１５は、薄膜トランジスタ３００の平面図である。図１６は、Ｃ－Ｃ線における薄膜トランジスタ３００の断面図である。図１７（ａ）から図１７（ｆ）は、薄膜トランジスタ３００の各製造工程を示している。実験例６において、基板１には、厚さ０．７ｍｍの無アルカリガラスの表面にポリイミドワニスが塗布され、焼成され、さらに、上記表面に膜厚２０μｍのポリイミド膜が形成された。
【0112】
基板１上に、ＤＣマグネトロンスパッタ法が用いられ、アルミ合金が１００ｎｍの膜厚で成膜された。次に、フォトリソグラフィ法によって、パターニングが行われた。この結果、ゲート電極層２が形成された。
【0113】
次に、ゲート電極層２が形成された基板１上に、スリットコート法によって、感光性アクリル樹脂が塗布され、マスク露光及びアルカリ現像液よる現像によってパターニングが行われた。当該パターニングの後の２３０℃の焼成によって、所望の形状のゲート絶縁層１１が形成された。焼成後のゲート絶縁層１１の膜厚は、０．５μｍであった。
【0114】
次に、ゲート電極層２上にゲート絶縁層３０３が形成された。薄膜トランジスタ３００の作製において、図１７（ｃ）に示されているように、ゲート絶縁層１１が設けられた基板１に、化学気相成長法（ＣＶＤ法）によって、酸化珪素からなるゲート絶縁層２２が形成された。この場合において、原料ガスは、シラン（ＳｉＨ４）、及び、亜酸化窒素（Ｎ２Ｏ）であった。ゲート絶縁層２２の膜厚は、１０ｎｍであった。次に、ゲート絶縁層２２上に、スパッタリング法によって、半導体層３０５となるＩＧＺＯ薄膜が３０ｎｍの膜厚で成膜された。ターゲット材は、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有していた。スパッタガスは、アルゴン（Ａｒ）及び酸素（Ｏ２）であった。フォトリソグラフィ法によって、パターニングが行われ、矩形形状の半導体層３０５が形成された。半導体層３０５のパターンサイズは、２０μｍ×１０μｍであった。半導体層３０５の長辺が、薄膜トランジスタ３００のチャネル長方向に相当した。
【0115】
次に、半導体層３０５のパターニング時に形成したレジスト膜を用いて、ゲート絶縁層２２をゲート絶縁層３０４とするためのパターニングが行われた。ゲート絶縁層２０３は、ゲート絶縁層１１とゲート絶縁層３０４とを含んでいる。ゲート絶縁層２２のエッチングは、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法（ＲＩＥ法）によって実施された。この結果、ゲート絶縁層３０４が、積層方向から見て、半導体層３０５と重なる範囲のみに位置し、島状の形状にパターニングされた。
【0116】
次に、半導体層３０５上にアクリル樹脂が塗布され、マスク露光及びアルカリ現像によりパターニングが行われた。当該パターニング後の２３０℃の焼成によって、図１７（ｅ）に示されているように、半導体保護層３０９が形成された。半導体保護層３０９は、１０μｍ×２２μｍの矩形状であった。半導体保護層３０９の膜厚は、０．５μｍであった。なお、半導体保護層３０９の短辺方向がチャネル長方向に相当し、長辺方向がチャネル幅方向に相当した。薄膜トランジスタ３００のチャネル長（Ｌ）は、半導体保護層３０９の短辺の寸法によって規定されていた。実験例６において、半導体保護層３０９は、保護絶縁層３１０のみからなる。
【0117】
次に、図１７（ｆ）に示されているように、ソース電極層７及びドレイン電極層８が形成された。スパッタリング法によって、アルミ合金が１００ｎｍの膜厚で成膜された。フォトリソグラフィ法によって、当該アルミ合金が所望の形状にパターニングされた。チャネル幅方向におけるソース電極層７及びドレイン電極層８の線幅は、１４μｍであった。薄膜トランジスタ３００のチャネル幅ＷＣｈは、チャネル幅方向における半導体層３０５の線幅ＷＳＣに相当していた。薄膜トランジスタ３００のチャネル長、及び、チャネル幅は、Ｌ／Ｗ＝１０μｍ／１０μｍであった。
【0118】
次に、ガラス基板上から基板１が剥離された。以上の工程により、実験例６として、薄膜トランジスタ３００が作製された。
【0119】
以上の工程で作製した実験例１から実験例６の薄膜トランジスタについて、比較実験を行った。実験例１から実験例４については、薄膜トランジスタのチャネル領域が保護絶縁層１０によって画定されている。実験例１から実験例４において、薄膜トランジスタのチャネル長及びチャネル幅が保護絶縁層１０によって画定されている。
【0120】
実験例５及び実験例６において、薄膜トランジスタのチャネル長は、チャネル長方向における保護絶縁層１０の線幅ＬＣｈによって規定されている。薄膜トランジスタのチャネル幅は、それぞれ、ソース電極層及びドレイン電極層の線幅、及び、半導体層の線幅によって規定されている。この点において、実験例１から実験例４と実験例５から実験例６とは、異なっている。
【0121】
また、実験例１から実験例４において、半導体層５は、ソース電極層７又はドレイン電極層８と接する領域を除いて半導体保護層９で覆われている。実験例５において、半導体層２０５は、半導体保護層２０９、ソース電極層７、及び、ドレイン電極層８のいずれにも覆われていない領域を有している。
【0122】
実験例１から実験例６における薄膜トランジスタについて、素子特性及び可撓性の比較実験が実施された。素子特性の比較のため、薄膜トランジスタの伝達特性が測定された。伝達特性の測定には、半導体パラメータアナライザーＢ１５００Ａ（キーサイト・テクノロジー製）が用いられた。可撓性の比較のため、静的屈曲試験及び動的屈曲試験も伝達特性の測定と共に実施された。静的屈曲試験においては、金属棒に作製した薄膜トランジスタが巻き付けられ、屈曲させた状態での伝達特性が測定された。動的屈曲試験においては、曲率半径１ｍｍで１万回以上薄膜トランジスタを繰り返し屈曲させた後に、伝達特性が測定された。表１及び表２は、屈曲試験前後の各薄膜トランジスタの伝達特性の測定結果を示している。初期特性は、屈曲試験を行う前の測定結果を示している。動的屈曲試験において良好な結果が得られた場合には、静的屈曲試験において良好な結果が得られた。
【表1】
【表2】
【0123】
伝達特性は、ゲート電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係によって示される。伝達特性の測定は、ゲート電圧Ｖｇｓを変化させ、ゲート電圧Ｖｇｓの変化に応じたドレイン電流Ｉｄｓの変化を計測し、ドレイン電流Ｉｄｓの変化の計測結果から、しきい値電圧Ｖｔｈと、移動度μＦＥとを演算した。式（１）に示されているように、ドレイン電流Ｉｄｓは、飽和領域におけるゲート電圧Ｖｇｓと、しきい値電圧Ｖｔｈと、移動度μＦＥとによって表される。式（１）は、式（２）のように変形される。式（２）は、Ｖｇｓで微分した後に、式（３）のように変形され得る。
【数1】
【数2】
【数3】
【0124】
式（２）に示されているように、しきい値電圧Ｖｔｈは、ゲート電圧Ｖｇｓとドレイン電流Ｉｄｓの平方根の値とによって示される直線のＸ切片に相当する。このため、しきい値電圧Ｖｔｈは、ゲート電圧Ｖｇｓに対してドレイン電流Ｉｄｓの平方根の値をプロットすることによって示される曲線の近似直線のＸ切片の算出によって求められた。移動度μＦＥは、式（３）に基づいて求められた。式（１）から式（３）において、Ｃｉはゲート絶縁層の単位面積あたりの静電容量、Ｌはチャネル長、Ｗはチャネル幅である。
【0125】
表１は、実験例１，２及び実験例５，６において作製された薄膜トランジスタにおける伝達特性の測定結果として、しきい値電圧Ｖｔｈと、移動度μＦＥとを示している。ゲート電圧Ｖｇｓは、ソース電極層とドレイン電極層との間の電位差である。このため、ソース電極層に付与される電圧を０Ｖ、ドレイン電極層に付与される電圧を１０Ｖに設定された場合、ゲート電圧Ｖｇｓは１０Ｖに設定される。このため、実験例１，２及び実験例５，６において作製された薄膜トランジスタにおいてゲート電圧Ｖｇｓを－２０Ｖから＋２０Ｖまで変化させ、ドレイン電流Ｉｄｓの変化を計測し、ドレイン電流Ｉｄｓの変化の計測結果から、しきい値電圧Ｖｔｈと、移動度μＦＥとを演算した。
【0126】
表２は、演算された移動度μＦＥに基づく薄膜トランジスタの評価を示している。“Ａ”は、薄膜トランジスタの移動度の値が６ｃｍ２／Ｖｓ以上であることを示し、“Ｂ”は移動度が２ｃｍ２／Ｖｓ以上６ｃｍ２／Ｖｓ未満であることを示し、“Ｃ”は移動度が２ｃｍ２／Ｖｓ未満であることを示している。表２においては、実験例１，２，５，６における薄膜トランジスタの評価だけでなく、実験例３及び４における薄膜トランジスタの評価も示している。
【0127】
実験例１から実験例４において、初期特性の測定結果、及び、動的屈曲試験の測定結果の双方が“Ａ”であった。実験例６において、初期特性の測定結果、及び、動的屈曲試験の測定結果の双方が“Ｂ”であった。実験例５において、初期特性の測定結果は“Ｃ”～“Ｂ”であり、動的屈曲試験の測定結果は“Ｃ”であった。したがって、実験例１から実験例４における薄膜トランジスタは、実験例５及び実験例６における薄膜トランジスタ２００，３００よりも良好な素子特性及び可撓性を有することが確認された。
【0128】
実験例５として作製された薄膜トランジスタ２００は、動的屈曲試験において、伝達特性が測定されなかった。半導体層２０５は、ソース電極層７、ドレイン電極層８、及び、半導体保護層９のいずれにも覆われていない領域を有している。このため、当該領域は、薄膜トランジスタ２００の作製プロセスにおいて、薬液などにさらされてダメージが生じやすい。たとえば、ソース電極層７及びドレイン電極層８のエッチング時に半導体層５もエッチングされ、オーバーエッチングが生じ得る。
【0129】
実験例６として作製された薄膜トランジスタ３００は、動的試験の測定結果においても、初期特性の測定結果と同等の素子特性が確認された。実験例１から実験例４として作製された薄膜トランジスタ１００，１０１，１０２，１０３の初期特性は、実験例６として作製された薄膜トランジスタ３００の初期特性よりも優れてことが確認された。半導体層３０５の端部は、半導体層３０５のパターニング時に薬液などにさらされてダメージを受けると考えられる。特に、半導体層３０５の端部は、被エッチング部との境目であるため、薬液などによるダメージを受けやすい。実験例６として作製された薄膜トランジスタ３００において、チャネル領域のチャネル幅は、チャネル幅方向において半導体層３０５の線幅ＷＳＣによって規定されており、半導体層３０５の端部がチャネル領域内に含まれている。このため、半導体層３０５の端部におけるダメージが素子特性に影響していると推測される。
【0130】
以上説明したように、たとえば、薄膜トランジスタ１００において、半導体層５及び半導体保護層９は、積層方向から見て、島状の形状であり、基板１の縁１ｃから離隔している。このような構成であれば、薄膜トランジスタ１００の可撓性が確保され得る。薄膜トランジスタ１００を屈曲させた際に生じる歪みが軽減され、薄膜トランジスタ１００が屈曲させた際の破損が抑制され得る。
【0131】
半導体層５の主面５ｂは、積層方向から見て、ソース電極層７、ドレイン電極層８、及び、半導体保護層９によって覆われている。半導体層５において形成されるチャネル領域αにおいて、チャネル幅ＷＣｈ及びチャネル長ＬＣｈは、保護絶縁層１０によって画定されている。このような構成であれば、半導体層５の主面５ｂがソース電極層７、ドレイン電極層８、又は半導体保護層９によって全て覆われるため、たとえば、薄膜トランジスタ１００の製造過程及び製造後において、半導体層５の主面５ｂがダメージを受け難い。特に、酸化物半導体を用いた薄膜トランジスタにおいては、半導体層表面に吸着するガスによる影響が軽減され得る。このため、半導体層５におけるダメージに起因する素子特性の低下が生じ難く、薄膜トランジスタ１００の可撓性も確保され得る。したがって、所望の素子特性及び可撓性が両立され得る。換言すれば、良好な素子特性が維持されながら、可撓性が向上され得る。薄膜トランジスタ１０１，１０２，１０３，３００においても同様である。
【0132】
ゲート絶縁層３は、ゲート絶縁層１１と、ゲート絶縁層１２とを含んでいる。ゲート絶縁層１１は、ソース電極層７、ドレイン電極層８、及び、半導体層５と、基板１との間に位置している。ゲート絶縁層１２は、ゲート絶縁層１１と半導体層５との間に位置している。ゲート絶縁層１１は有機絶縁材料からなっており、ゲート絶縁層１２が無機絶縁材料からなっている場合、所望の素子特性が確保されながら、薄膜トランジスタ１００の可撓性がさらに向上され得る。薄膜トランジスタ１０１，１０２，１０３，３００においても同様である。
【0133】
半導体層５は、第一領域β１と第二領域β２とを有している。第一領域β１は、ソース電極層７と接している。第二領域β２は、ドレイン電極層８と接している。保護絶縁層１０は、積層方向から見て、第三領域β３と、第四領域β４とを有している。第三領域β３は、第一領域β１と第二領域β２とに挟まれている。第四領域β４は、積層方向から見て第三領域β３に隣接している。チャネル長方向において、第三領域β３における保護絶縁層１０の線幅ＬＣｈは、半導体層５の線幅ＬＳＣよりも小さい。チャネル長方向において、第四領域β４における保護絶縁層１０の線幅は、半導体層５の線幅ＬＳＣよりも大きい。この構成によれば、半導体層５におけるダメージに起因する素子特性の低下が抑止された薄膜トランジスタ１００がさらに容易に製造され得る。このため、所望の素子特性及び可撓性が両立され得る薄膜トランジスタの製造効率がさらに向上し得る。薄膜トランジスタ１０１，１０２，１０３においても同様である。
【0134】
積層方向から見て、第一領域β１及び第二領域β２の少なくとも一方は、チャネル幅方向において、保護絶縁層１０と半導体層５とが接している第四領域β４に挟まれている。この場合、半導体層５におけるダメージに起因する素子特性の低下がさらに抑止され得る。薄膜トランジスタ１０１，１０２，１０３においても同様である。
【0135】
チャネル幅方向において、ソース電極層７とドレイン電極層８との少なくとも一方の線幅は、チャネル領域αの線幅よりも大きく、半導体層５の線幅ＷＳＣよりも小さい。この場合、素子特性がさらに容易に確保され得る。薄膜トランジスタ１０１，１０２，１０３においても同様である。
【0136】
チャネル長方向において、ゲート電極層２の線幅ＬＧａｔｅは、チャネル領域αの線幅ＬＣｈよりも大きく、半導体層５の線幅ＬＳＣよりも小さい。この場合、素子特性がさらに容易に確保され得る。
【0137】
以上、本発明の実施形態及び変形例について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
【0138】
薄膜トランジスタを構成する各層の構造は、上述した構成に限定されない。たとえば、各層が、有機絶材料からなる層と無機材料からなる層との積層によって形成されてもよい。
【0139】
本開示は以下の［１］～［８］の内容を含む。
［１］絶縁性を有している基板と、
前記基板上に積層された、ゲート電極層と、ゲート絶縁層と、半導体層と、半導体保護層と、ソース電極層と、ドレイン電極層と、を備え、
前記ゲート電極層は、前記ゲート絶縁層と前記基板との間に位置しており、
前記ソース電極層、前記ドレイン電極層、前記半導体保護層、及び、前記半導体層は、前記ゲート絶縁層の上に位置しており、
前記ソース電極層及び前記ドレイン電極層は、前記半導体保護層、前記半導体層、及び、前記ゲート絶縁層の上に位置しており、
前記半導体層及び前記半導体保護層は、積層方向から見て、島状に形成されており、
前記半導体層は、前記ゲート絶縁層に対向している第一主面と、前記第一主面の反対側に位置する第二主面とを有しており、
前記半導体層の前記第二主面は、前記積層方向から見て、前記ソース電極層、前記ドレイン電極層、及び、前記半導体保護層によって覆われており、
前記半導体保護層は、保護絶縁層を含んでおり、
前記半導体層において形成されるチャネル領域において、チャネル幅及びチャネル長は、前記保護絶縁層によって画定されている、薄膜トランジスタ。
［２］前記ゲート絶縁層は、
前記ソース電極層、前記ドレイン電極層、前記半導体層、及び、前記半導体保護層と、前記基板との間に位置していると共に有機絶縁材料からなる第一ゲート絶縁層と、
前記第一ゲート絶縁層と前記半導体層との間に位置していると共に無機絶縁材料からなる第二ゲート絶縁層と、を含んでいる、［１］に記載の薄膜トランジスタ。
［３］前記半導体層は、前記ソース電極層と接している第一領域と、前記ドレイン電極層と接している第二領域と、を有しており、
前記保護絶縁層は、前記積層方向から見て前記第一領域と前記第二領域とに挟まれている第三領域と、前記積層方向から見て前記第三領域に隣接している第四領域とを有しており、
チャネル長方向において、前記第三領域における前記保護絶縁層の線幅は、前記半導体層の線幅よりも小さく、
チャネル長方向において、前記第四領域における前記保護絶縁層の線幅は、前記半導体層の線幅よりも大きい、［１］又は［２］に記載の薄膜トランジスタ。
［４］前記積層方向から見て、前記第一領域及び前記第二領域の少なくとも一方は、チャネル幅方向において、前記保護絶縁層と前記半導体層とが接している領域に挟まれている、［３］に記載の薄膜トランジスタ。
［５］チャネル幅方向において、前記ソース電極層と前記ドレイン電極層との少なくとも一方の線幅は、前記チャネル領域の線幅よりも大きく、前記半導体層の線幅よりも小さい、［１］から［４］のいずれか一項に記載の薄膜トランジスタ。
［６］チャネル長方向において、前記ゲート電極層の線幅は、前記チャネル領域の線幅よりも大きく、前記半導体層の線幅よりも小さい、［１］から［５］のいずれか一項に記載の薄膜トランジスタ。
［１］絶縁性を有している基板と、
前記基板上に積層された、ゲート電極層と、ゲート絶縁層と、半導体層と、半導体保護層と、ソース電極層と、ドレイン電極層と、を備え、
前記ゲート電極層は、前記ゲート絶縁層と前記基板との間に位置しており、
前記ソース電極層、前記ドレイン電極層、前記半導体保護層、及び、前記半導体層は、前記ゲート絶縁層の上に位置しており、
前記ソース電極層及び前記ドレイン電極層は、前記半導体保護層、前記半導体層、及び、前記ゲート絶縁層の上に位置しており、
前記半導体層及び前記半導体保護層は、積層方向から見て、島状に形成されており、
前記半導体層は、前記ゲート絶縁層に対向している第一主面と、前記第一主面の反対側に位置する第二主面とを有しており、
前記半導体層の前記第二主面は、前記積層方向から見て、前記ソース電極層、前記ドレイン電極層、及び、前記半導体保護層によって覆われており、
前記半導体保護層は、保護絶縁層を含んでおり、
前記半導体層において形成されるチャネル領域において、チャネル幅及びチャネル長は、前記保護絶縁層によって画定されている、薄膜トランジスタ。
［２］前記ゲート絶縁層は、
前記ソース電極層、前記ドレイン電極層、前記半導体層、及び、前記半導体保護層と、前記基板との間に位置していると共に有機絶縁材料からなる第一ゲート絶縁層と、
前記第一ゲート絶縁層と前記半導体層との間に位置していると共に無機絶縁材料からなる第二ゲート絶縁層と、を含んでいる、［１］に記載の薄膜トランジスタ。
［３］前記半導体層は、前記ソース電極層と接している第一領域と、前記ドレイン電極層と接している第二領域と、を有しており、
前記保護絶縁層は、前記積層方向から見て前記第一領域と前記第二領域とに挟まれている第三領域と、前記積層方向から見て前記第三領域に隣接している第四領域とを有しており、
チャネル長方向において、前記第三領域における前記保護絶縁層の線幅は、前記半導体層の線幅よりも小さく、
チャネル長方向において、前記第四領域における前記保護絶縁層の線幅は、前記半導体層の線幅よりも大きい、［１］又は［２］に記載の薄膜トランジスタ。
［４］前記積層方向から見て、前記第一領域及び前記第二領域の少なくとも一方は、チャネル幅方向において、前記保護絶縁層と前記半導体層とが接している領域に挟まれている、［３］に記載の薄膜トランジスタ。
［５］チャネル幅方向において、前記ソース電極層と前記ドレイン電極層との少なくとも一方の線幅は、前記チャネル領域の線幅よりも大きく、前記半導体層の線幅よりも小さい、［１］から［４］のいずれか一項に記載の薄膜トランジスタ。
［６］チャネル長方向において、前記ゲート電極層の線幅は、前記チャネル領域の線幅よりも大きく、前記半導体層の線幅よりも小さい、［１］から［５］のいずれか一項に記載の薄膜トランジスタ。
【符号の説明】
【0140】
１…基板、１ｃ…縁、２…ゲート電極層、３，１１，１２…ゲート絶縁層、５…半導体層、７…ソース電極層、８…ドレイン電極層、９…半導体保護層、１０…保護絶縁層、１００，１０１，１０２，１０３…薄膜トランジスタ、ＬＣｈ…チャネル長、ＬＧａｔｅ，ＬＳＣ，ＷＳＣ，ＷＳＤ…線幅、ＷＣｈ…チャネル幅、α…チャネル領域、β１…第一領域、β２…第二領域、β３…第三領域、β４…第四領域、γ…領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】