特開 2024-28032 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024028032

(43)【公開日】2024-03-01

(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240222BHJP

   H01L 29/12 20060101ALI20240222BHJP

   H01L 21/336 20060101ALI20240222BHJP

   H01L 29/739 20060101ALI20240222BHJP

【ＦＩ】

H01L29/78 652F

H01L29/78 652T

H01L29/78 653A

H01L29/78 652J

H01L29/78 652D

H01L29/78 652S

H01L29/78 658A

H01L29/78 655A

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022131337

(22)【出願日】2022-08-19

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】木下 明将

(57)【要約】

【課題】セルピッチを短くし高耐圧、低抵抗化を実現できる炭化珪素半導体装置および炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置１０は、第１導電型の炭化珪素半導体基板１１と、第１導電型の第１半導体層１２と、第２導電型の第２半導体層１３と、第１導電型の第１半導体領域１４と、トレンチ１６と、ゲート絶縁膜１７と、ゲート電極１８と、トレンチ１６と深さ方向に対向する位置に設けられた第２導電型の第１高濃度領域２１と、トレンチ１６間に選択的に設けられた、第１半導体領域１４と接し、上面が第２半導体層１３の表面に露出し、下面の一部が第１高濃度領域２１の上面と接する第２導電型の第２高濃度領域１５、２２と、第１電極４４と、第２電極４５と、を備える。第２高濃度領域１５、２２は、トレンチ１６の奥行き方向に周期的に配置されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体層の内部に、前記トレンチと深さ方向に対向する位置に設けられた第２導電型の第１高濃度領域と、
前記第１半導体層と前記第２半導体層の内部の前記トレンチ間に選択的に設けられた、前記第１半導体領域と接し、上面が前記第２半導体層の表面に露出し、下面の一部が前記第１高濃度領域の上面と接する第２導電型の第２高濃度領域と、
前記第２高濃度領域および前記第１半導体領域の表面に設けられた第１電極と、
前記炭化珪素半導体基板の裏面に設けられた第２電極と、
を備え、
前記第２高濃度領域は、前記トレンチの奥行き方向に周期的に配置されていることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第２高濃度領域は、前記第１電極側の上部第２高濃度領域と前記第２電極側の下部第２高濃度領域とから構成され、前記上部第２高濃度領域は、前記下部第２高濃度領域よりも不純物濃度が高いことを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第２高濃度領域の幅は、隣り合う前記第１高濃度領域間の距離よりも広いことを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項4】

前記第２高濃度領域は、前記トレンチから離間して配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項5】

前記第１高濃度領域は、前記トレンチの底部と接し、不純物濃度のピークが中心部分にあり、
前記トレンチの底部は、前記第１高濃度領域の不純物濃度のピークより、前記第１電極側に設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項6】

前記第２高濃度領域が設けられていない領域で、隣り合う前記第１高濃度領域を接続する第２導電型の第３高濃度領域が選択的に設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項7】

前記第２高濃度領域が設けられていない領域で、隣り合う前記第１高濃度領域間の前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、前記第２半導体層より高不純物濃度の第２導電型の第４高濃度領域が選択的に設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項8】

第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第１導電型の第２半導体層を形成する第２工程と、
前記第１半導体層の内部に、第２導電型の第１高濃度領域を形成する第３工程と、
前記第１半導体層と前記第２半導体層の内部に選択的に、上面が前記第２半導体層の表面に露出し、下面の一部が前記第１高濃度領域の上面と接する第２導電型の第２高濃度領域を形成する第４工程と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第５工程と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第６工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
前記第２高濃度領域および前記第１半導体領域の表面に第１電極を形成する第７工程と、
前記炭化珪素半導体基板の裏面に第２電極を形成する第８工程と、
を含み、
前記第３工程では、前記第１高濃度領域を前記トレンチと深さ方向に対向する位置に形成し、
前記第４工程では、前記第２高濃度領域を、前記第１半導体領域と接し、前記トレンチ間に、前記トレンチの奥行き方向に周期的に形成することを特徴とする炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。

【0003】

炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。

【0004】

プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。

【0005】

図１４は、従来の炭化珪素半導体装置の構造を示す図１６のＡ－Ａ’断面図である。図１５は、従来の炭化珪素半導体装置の構造を示す図１６のＢ－Ｂ’断面図である。図１６は、従来の炭化珪素半導体装置の構造を示す平面図である。図１４および図１５に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板（半導体チップ）１４０上にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。図１４および図１５では、活性領域のみを示し、エッジ終端領域は省略している。

【0006】

半導体基板１４０は、炭化珪素からなるｎ⁺型出発基板１４１のおもて面上にｎ^-型ドリフト領域１１２となるｎ^-型炭化珪素層１４２をエピタキシャル成長させてなる。半導体基板１４０は、ｎ^-型炭化珪素層１４２側の主面をおもて面とし、ｎ⁺型出発基板１４１側の主面を裏面とする。半導体基板１４０の裏面（ｎ⁺型出発基板１４１の裏面）の全域に、ドレイン電極１４５が設けられている。ｎ⁺型出発基板１４１は、ｎ⁺型ドレイン領域１１１である。

【0007】

ｎ^-型ドリフト領域１１２のｎ⁺型炭化珪素基板１１１側に対して反対の表面側は、ｎ型電流拡散領域１２０が設けられている。ｎ型電流拡散領域１２０の表面層には、トレンチ１１６間に、ｐ⁺型領域の下部１２３およびｐ⁺型領域の上部１２４から構成されるｐ⁺型領域１２２が選択的に設けられている。また、ｎ型電流拡散領域１２０内には、トレンチ１１６の底部と深さ方向に対向する位置にｐ⁺型領域１２１が選択的に設けられている。トレンチゲート構造のＭＯＳゲートは、ｐ型ベース領域１１３、ｎ⁺型ソース領域１１４、ｐ⁺⁺型コンタクト領域１１５、トレンチ１１６、ゲート絶縁膜１１７およびゲート電極１１８で構成される。

【0008】

また、ゲート電極１１８上に層間絶縁膜１１９が設けられ、層間絶縁膜１１９の開口部に、ｎ⁺型ソース領域１１４およびｐ⁺⁺型コンタクト領域１１５と接するオーミック電極１４３が設けられる。オーミック電極１４３および層間絶縁膜１１９上に、ゲート電極１１８側への金属原子の拡散を防止するバリアメタル１３８が設けられている。バリアメタル１３８上にソース電極１４４が設けられる。

【0009】

ｐ⁺型領域１２１、１２２は、ソース電極１４４の電位に固定されており、ＭＯＳＦＥＴ（炭化珪素半導体装置１１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域１２０を空乏化させて、またはその両方）、トレンチ１１６下のゲート絶縁膜１１７にかかる電界を緩和させる機能を有する。ｐ⁺型領域１２１は、ｐ型ベース領域１１３と離れて設けられ、深さ方向にトレンチ１１６の底面に対向する。これにより、ｐ⁺型領域１２１は、ｐ⁺⁺型コンタクト領域１１５下にトレンチ１１６とは離れた位置に深いｐ型構造を作りアバランシェ発生時にトレンチ１１６下に電流が流れないようにしてトレンチ１１６下の電位が持ち上がらないようにする。また、図１６に示すように、ｐ⁺型領域１２１は、ｐ⁺型領域１２３に奥行き方向で周期的に連結されることで、ソース電極１４４に電気的に接続されている。図１４は、ｐ⁺型領域１２１とｐ⁺型領域１２３が連結されない部分の断面図であり、図１５は、ｐ⁺型領域１２１とｐ⁺型領域１２３が連結される部分の断面図である。ｐ⁺型領域１２２は、上面でｐ型ベース領域１１３に接し、ｐ型ベース領域１１３を介してソース電極１４４に電気的に接続されている。

【0010】

また、トレンチ下にトレンチと直交する電界ブロック層を設け、電界ブロック層をｐ型ディープ層でｐ型ベース領域と電気的に接続する半導体装置が公知である（例えば、下記特許文献１参照）。また、トレンチ下にトレンチの長手方向に対して４５度傾斜する第１方向に延設された複数本の直線状のｐ型ディープ層が等間隔に並べられると共に、トレンチの長手方向に対して４５度傾斜し、かつ、第１方向に対して直交する第２方向に延設された複数本の直線状のｐ型ディープ層が等間隔に並べられ、ｐ型ディープ層がｐ型ベース領域と電気的に接続する半導体装置が公知である（例えば、下記特許文献２参照）。また、ストライプ状の平面パターンを有するトレンチを備え、ベース領域はトレンチと平行な方向に周期的に設けられ、トレンチの下部で、ベース領域の一部は、トレンチと平行な方向に延在し、ベース領域同士が接続される半導体装置が公知である（例えば、下記特許文献３参照）。また、第１導電型の担体輸送層と、担体輸送層の上面に設けた第２導電型の注入制御領域と、注入制御領域の上部に設けた第１導電型の担体供給領域と、注入制御領域の上部に設けた第２導電型のベースコンタクト領域と、注入制御領域を貫通し担体輸送層に達するトレンチと、注入制御領域の下面に接する第２導電型の上側埋込領域と、上側埋込領域の下面及びトレンチの底面に接する第２導電型の下側埋込領域を備え、トレンチ間で下側埋込領域が担体輸送層を介して互いに離間する半導体装置が公知である（例えば、下記特許文献４参照）。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２０２０－１２００７２号公報

【特許文献2】特許第４６４０４３９号公報

【特許文献3】特許第６８４８３８２号公報

【特許文献4】国際公開第２０２２／１３７７８９号

【発明の概要】

【発明が解決しようとする課題】

【0012】

しかしながら、従来の炭化珪素半導体装置の構造では、１セルあたりの構造が多いため、セルピッチを短くすることが難しい。そのため、特にチャネル移動度が低いＳｉＣでは低抵抗化が困難である。また、構造が複雑なためｐｎ接合部のｐ型領域が細くなり、電界集中が起こりやすくなり耐圧が下がるという課題がある。

【0013】

一方、低抵抗化のために奥行方向のｐ⁺型領域１２１とｐ⁺型領域１２２との接続数を減らすと、トレンチ１１６下のｐ⁺型領域１２１で、ソース電極１４４と接続するｐ⁺⁺型コンタクト領域１１５から遠い部分ができ、内蔵ｐｎダイオードに高電流を流す動作をさせるとゲート絶縁膜１１７に大きな負荷がかかる虞がある。

【0014】

この発明は、上述した従来技術による問題点を解消するため、セルピッチを短くし高耐圧、低抵抗化を実現できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に、前記トレンチと深さ方向に対向する位置に第２導電型の第１高濃度領域が設けられる。前記第１半導体層と前記第２半導体層の内部の前記トレンチ間に選択的に、前記第１半導体領域と接し、上面が前記第２半導体層の表面に露出し、下面の一部が前記第１高濃度領域の上面と接する第２導電型の第２高濃度領域が設けられる。前記第２高濃度領域および前記第１半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第２高濃度領域は、前記トレンチの奥行き方向に周期的に配置されている。

【0016】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２高濃度領域は、前記第１電極側の上部第２高濃度領域と前記第２電極側の下部第２高濃度領域とから構成され、前記上部第２高濃度領域は、前記下部第２高濃度領域よりも不純物濃度が高いことを特徴とする。

【0017】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２高濃度領域の幅は、隣り合う前記第１高濃度領域間の距離よりも広いことを特徴とする。また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２高濃度領域は、前記トレンチから離間して配置されていることを特徴とする。

【0018】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１高濃度領域は、前記トレンチの底部と接し、不純物濃度のピークが中心部分にあり、前記トレンチの底部は、前記第１高濃度領域の不純物濃度のピークより、前記第１電極側に設けられていることを特徴とする。

【0019】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２高濃度領域が設けられていない領域で、隣り合う前記第１高濃度領域を接続する第２導電型の第３高濃度領域が選択的に設けられていることを特徴とする。

【0020】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２高濃度領域が設けられていない領域で、隣り合う前記第１高濃度領域間の前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、前記第２半導体層より高不純物濃度の第２導電型の第４高濃度領域が選択的に設けられていることを特徴とする。

【0021】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第１導電型の第２半導体層を形成する第２工程を行う。次に、前記第１半導体層の内部に、第２導電型の第１高濃度領域を形成する第３工程を行う。次に、前記第１半導体層と前記第２半導体層の内部に選択的に、上面が前記第２半導体層の表面に露出し、下面の一部が前記第１高濃度領域の上面と接する第２導電型の第２高濃度領域を形成する第４工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第５工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第６工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第２高濃度領域および前記第１半導体領域の表面に第１電極を形成する第７工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第８工程を行う。前記第３工程では、前記第１高濃度領域を前記トレンチと深さ方向に対向する位置に形成し、前記第４工程では、前記第２高濃度領域を、前記第１半導体領域と接し、前記トレンチ間に、前記トレンチの奥行き方向に周期的に形成する。

【0022】

上述した発明によれば、トレンチ下のｐ⁺型領域（第２導電型の第１高濃度領域）と同じ深さに設けられたトレンチ間のｐ⁺型領域を無くし、下面がｐ⁺型領域の上面の一部と接し、上面がｐ⁺⁺型コンタクト領域（上部第２高濃度領域）と接するｐ⁺型領域（下部第２高濃度領域）を設け、ｐ⁺型領域とｐ⁺⁺型コンタクト領域とを接続している。これにより、１セルあたりの構造を簡略化しセルピッチを短くすることができ、チャネル移動度が低いＳｉＣＭＯＳＦＥＴの低抵抗化を実現することができる。さらに、トレンチ下にあるｐ⁺型領域の幅を広くすることができ、ｐｎ接合の平坦部分が広くなることで電界集中を緩和して耐圧を上げることができる。ｐ⁺型領域の幅を広くすることで、電流の流れるＪＦＥＴの経路が長くなり、飽和電流を抑え短絡耐量を向上することができる。

【発明の効果】

【0023】

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、セルピッチを短くし高耐圧、低抵抗化を実現できる。

【図面の簡単な説明】

【0024】

【図1】実施の形態１にかかる炭化珪素半導体装置の構造を示す図３ＡのＡ－Ａ’断面図である。

【図2】実施の形態１にかかる炭化珪素半導体装置の構造を示す図３ＡのＢ－Ｂ’断面図である。

【図3A】実施の形態１にかかる炭化珪素半導体装置の構造を示す斜視図である。

【図3B】実施の形態１にかかる炭化珪素半導体装置でｐ⁺型領域およびｐ⁺⁺型コンタクト領域を交互に配置した場合の上面図である。

【図4】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図5】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図6】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図7】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図8】実施の形態２にかかる炭化珪素半導体装置の構造を示す図９のＡ－Ａ’断面図である。

【図9】実施の形態２にかかる炭化珪素半導体装置の構造を示す斜視図である。

【図10】実施の形態１にかかる炭化珪素半導体装置の不純物濃度分布を示す斜視図である。

【図11】実施の形態２にかかる炭化珪素半導体装置の不純物濃度分布を示す斜視図である。

【図12】実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。

【図13】実施の形態３にかかる炭化珪素半導体装置の不純物濃度分布を示す斜視図である。

【図14】従来の炭化珪素半導体装置の構造を示す図１６のＡ－Ａ’断面図である。

【図15】従来の炭化珪素半導体装置の構造を示す図１６のＢ－Ｂ’断面図である。

【図16】従来の炭化珪素半導体装置の構造を示す平面図である。

【発明を実施するための形態】

【0025】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0026】

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図３ＡのＡ－Ａ’断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図３ＡのＢ－Ｂ’断面図である。図３Ａは、実施の形態１にかかる炭化珪素半導体装置の構造を示す斜視図である。図１～図３Ａに示す実施の形態１にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。

【0027】

図１～図３Ａには、オン状態の時に電流の流れる活性領域のみを記載し、活性領域の周囲を略矩形状に囲み、耐圧構造が設けられているエッジ終端領域の記載を省略している。耐圧構造は、活性領域とエッジ終端領域との境界付近の電界を緩和して耐圧を保持する機能を有する。耐圧とは、ｐｎ接合でアバランシェ降伏が起きたことでドレイン・ソース間電流が増加してもそれ以上ドレイン・ソース間電圧が増加しない限界の電圧である。

【0028】

半導体基板４０には、ＭＯＳＦＥＴの同一構造（素子構造）の複数の単位セル（素子の機能単位）が隣接して配置されている。半導体基板４０は、炭化珪素からなるｎ⁺型出発基板（第１導電型の炭化珪素半導体基板）４１のおもて面上にｎ^-型ドリフト領域（第１導電型の第１半導体層）１２となるｎ^-型炭化珪素層４２をエピタキシャル成長させてなる。半導体基板４０は、ｎ^-型炭化珪素層４２側の主面をおもて面（第１主面）とし、ｎ⁺型出発基板４１側の主面を裏面（第２主面）とする。

【0029】

ｎ⁺型出発基板４１はｎ⁺型ドレイン領域１１である。半導体基板４０は、活性領域の各部を形成する際に、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２を順に多段にエピタキシャル成長されてなる。ｎ^-型ドリフト領域１２は、ｎ^-型炭化珪素層４２の、イオン注入による拡散領域が形成されずにエピタキシャル成長時の不純物濃度のまま残る部分である。ｎ^-型ドリフト領域１２は、ｎ⁺型出発基板４１に接し、活性領域からチップ端部にわたって設けられている。ｎ^-型炭化珪素層４２は、一段のエピタキシャル成長で形成し、ｐ型ベース領域１３、ｎ⁺型ソース領域１４、ｐ⁺⁺型コンタクト領域１５、ｎ型電流拡散領域２０およびｐ⁺型領域２１、２２をイオン注入で形成してもよい。

【0030】

実施の形態１の活性領域には、トレンチゲート構造が設けられている。トレンチゲート構造は、ｐ型ベース領域（第２導電型の第２半導体層）１３、ｎ⁺型ソース領域（第１導電型の第１半導体領域）１４、ｐ⁺⁺型コンタクト領域（第２導電型の第２高濃度領域、上部第２高濃度領域）１５、トレンチ１６、ゲート絶縁膜１７およびゲート電極１８で構成される。ｐ型ベース領域１３、ｎ⁺型ソース領域１４およびｐ⁺⁺型コンタクト領域１５は、ｎ^-型炭化珪素層４２の内部にイオン注入により形成された拡散領域である。ｐ型ベース領域１３は、半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間の全域に設けられている。

【0031】

ｎ⁺型ソース領域１４およびｐ⁺⁺型コンタクト領域１５は、半導体基板４０のおもて面とｐ型ベース領域１３との間にそれぞれ選択的に設けられ、底部（下面：半導体基板４０の裏面側端部）でｐ型ベース領域１３に接する。ｎ⁺型ソース領域１４は、ｐ⁺⁺型コンタクト領域１５に接して設けられている。ｎ⁺型ソース領域１４およびｐ⁺⁺型コンタクト領域１５は、上面（半導体基板４０のおもて面側端部）でオーミック電極４３にオーミック接触する。

【0032】

ｎ^-型ドリフト領域１２とｐ型ベース領域１３との間において、トレンチ１６の底面よりもｎ⁺型ドレイン領域１１側（半導体基板４０の裏面側）に深い位置に、ｎ型電流拡散領域２０およびｐ⁺型領域（第２導電型の第１高濃度領域）２１、ｐ⁺型領域（第２導電型の第２高濃度領域、下部第２高濃度領域）２２がそれぞれ選択的に設けられている。ｎ型電流拡散領域２０およびｐ⁺型領域２１、２２は、ｎ^-型炭化珪素層４２の内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域２０は、ｐ⁺型領域２１、２２よりもｎ⁺型ドレイン領域１１側に深い位置に達することがよい。

【0033】

ｎ型電流拡散領域２０は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２０は、ｐ⁺型領域２１、２２間においてこれらの領域に接し、かつ半導体基板４０のおもて面に平行な方向に延在してトレンチ１６まで達し、ゲート絶縁膜１７に接する。ｎ型電流拡散領域２０は、上面でｐ型ベース領域１３に接し、底部でｎ^-型ドリフト領域１２に接する。

【0034】

ｎ型電流拡散領域２０は設けられていなくてもよい。ｎ型電流拡散領域２０を設けない場合、ｎ型電流拡散領域２０に代えて、ｎ^-型ドリフト領域１２がｐ型ベース領域１３まで達してｐ型ベース領域１３およびｐ⁺型領域２１、２２に接し、かつ半導体基板４０のおもて面に平行な方向にトレンチ１６まで達して、ゲート絶縁膜１７に接する。

【0035】

ｐ⁺型領域２１、２２は、後述するソース電極４４の電位に固定されており、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域２０を空乏化させて、またはその両方）、ゲート絶縁膜１７にかかる電界を緩和させる機能を有する。ｐ⁺型領域２１は、ｐ型ベース領域１３と離れて設けられ、深さ方向にトレンチ１６の底面に対向する。ｐ⁺型領域２１は、ｐ⁺型領域２２に部分的に連結されることで、ソース電極４４に電気的に接続されている。図１は、ｐ⁺型領域２２が設けられていない部分の断面を示し、図２は、ｐ⁺型領域２２が設けられ、ｐ⁺型領域２２とｐ⁺型領域２１とが連結される部分の断面を示す。

【0036】

ｐ⁺型領域２１は、トレンチ１６の底面でゲート絶縁膜１７に接してもよいし、トレンチ１６の底面から離れていてもよい。ｐ⁺型領域２１の幅は、トレンチ１６の幅と同じか、またはトレンチ１６の幅よりも広い。例えば、ｐ⁺型領域２１の幅は、トレンチ１６の幅の２倍以上広いことが好ましい。ｐ⁺型領域２１の幅をトレンチ１６の幅よりも広くすることで、ｐ⁺型領域２１は深さ方向にトレンチ１６の底面コーナー部（側壁と底面との境界）にも対向する。これによって、ｐ⁺型領域２１によるトレンチ１６の底面付近の電界緩和効果がさらに高くなる。

【0037】

ｐ⁺型領域２２は、ｐ⁺型領域２１とｐ⁺⁺型コンタクト領域１５とを接続する領域であり、互いに隣り合うトレンチ１６間の中央に、トレンチ１６と離れて設けられている。ｐ⁺型領域２２は、上面でｐ⁺⁺型コンタクト領域１５に接し、ｐ⁺⁺型コンタクト領域１５を介してソース電極４４に電気的に接続されている。ｐ⁺型領域２２は、接続のために設けられているため、ｐ⁺型領域２１より不純物濃度は低くてもよい。

【0038】

ｐ⁺型領域２２は、ｐ⁺⁺型コンタクト領域１５と同じ幅を有している。ｐ⁺型領域２２の深さは、ｐ⁺型領域２１より浅く、ｐ⁺型領域２２の下面は、ｐ⁺型領域２１の上面（半導体基板４０のおもて面側端部）と同じ深さで、ｐ⁺型領域２２の下面（半導体基板４０の裏面側端部）はｐ⁺型領域２１の上面の一部と接している。

【0039】

このように、本発明では、ｐ⁺型領域２１と同じ深さに設けられたトレンチ１６間のｐ⁺型領域（従来構造のｐ⁺型領域１２２、図１４、図１５参照）を無くし、１セルあたりのＪＦＥＴ構造（トレンチ１６とトレンチ１６の間で電流が抜ける部分の構造）を１本化している。さらに、ｐ⁺型領域２１とｐ⁺⁺型コンタクト領域１５との接続は、トレンチ１６間の中央に深いｐ⁺型領域２２を作ることで実現している。

【0040】

図３Ａでは、トレンチ１６間に１つのみ記載されているが、ｐ⁺⁺型コンタクト領域１５は、トレンチ１６の奥行き方向に、周期的にストライプ構造で配置され、ｐ⁺型領域２２は、ｐ⁺⁺型コンタクト領域１５が配置された領域に周期的にストライプ構造で配置される。図３Ａでは、Ｂ－Ｂ’断面にｐ⁺型領域２２およびｐ⁺⁺型コンタクト領域１５が配置されているが、配置は交互に配置されていてもよい。図３Ｂは、実施の形態１にかかる炭化珪素半導体装置でｐ⁺型領域およびｐ⁺⁺型コンタクト領域を交互に配置した場合の上面図である。図３Ｂのように、Ｂ－Ｂ’断面のトレンチ１６間にｐ⁺型領域２２Ｂおよびｐ⁺⁺型コンタクト領域１５Ｂが配置され、Ａ－Ａ’断面のトレンチ１６間にｐ⁺型領域２２Ａ、Ｃおよびｐ⁺⁺型コンタクト領域１５Ａ、Ｃが配置されてもよい。

【0041】

例えば、ｐ⁺型領域２１の幅Ｌ１は、１．１～２．３μｍであり、ｐ⁺型領域２１の間の距離Ｌ２は、０．３～１．５μｍであり、ｐ⁺型領域２１の上面とｐ型ベース領域１３の下面との距離Ｌ３は、０．１～０．５μｍである。また、ｐ型ベース領域１３の厚さＬ４は、０．２～０．５μｍであり、ｎ⁺型ソース領域１４の厚さＬ５は、０．１～０．５μｍである。セルピッチＬ６（トレンチ１６間の中央とトレンチ１６間の中央との距離）は、２．６μｍ程度である。また、ｐ⁺型領域２２の幅Ｌ７は、１．０～１．６μｍであり、ｐ⁺型領域２２の奥行き方向の長さＬ８は、０．８～４．５μｍであり、ｐ⁺型領域２２の奥行き方向の間隔Ｌ９は、１．０μｍ以上である。

【0042】

また、図３Ａでは、ｐ⁺型領域２２およびｐ⁺⁺型コンタクト領域１５は、立方体の形状であるが、円柱の形状であってもよい。円柱の形状とすることで、ｐ⁺型領域２２およびｐ⁺⁺型コンタクト領域１５の位置がずれた場合に、チャネルが形成される領域が無くなることを防止することができる。ｐ⁺型領域２２およびｐ⁺⁺型コンタクト領域１５は、トレンチ１６と離れているが、トレンチ１６と接していてもよい。

【0043】

このように、１セルあたりの構造を簡略化することでセルピッチを短くすることができ、セルピッチを短くすることでチャネル移動度が低いＳｉＣＭＯＳＦＥＴの低抵抗化を実現することができる。さらに、トレンチ１６間の構造に余裕ができ、従来構造より、トレンチ１６下にあるｐ⁺型領域２１の幅を広くすることができ、ｐｎ接合の平坦部分が広くなることで電界集中を緩和して耐圧を上げることができる。例えば、ｐ⁺型領域２１の幅Ｌ１は、ＪＦＥＴ領域の幅、つまり、隣り合うｐ⁺型領域２１の間の距離Ｌ２よりも広くすることができる。この場合、電流の流れるＪＦＥＴの経路Ｌｊ（ｐ型ベース領域１３の下面からｐ⁺型領域２１の下面までの距離）が長くなることで飽和電流を抑え短絡耐量を向上することができる。

【0044】

図２および図３Ａでは、ｐ⁺型領域２１とソース電極４４を接続するｐ型領域は、ｐ⁺型領域２２とｐ⁺⁺型コンタクト領域１５の２層構造であるが、１層構造であってもよい。この場合、ｐ⁺型領域２２のみを設けて、ｐ⁺型領域２１とソース電極４４を接続してもよいし、ｐ⁺⁺型コンタクト領域１５のみを設けて、ｐ⁺型領域２１とソース電極４４を接続してもよい。

【0045】

また、ｐ⁺型領域２１は、深さ方向の不純物濃度のピークが中心部分にあってもよい（図１０および図１１参照）。この場合、トレンチ１６の底部は、ｐ⁺型領域２１の不純物濃度のピーク位置よりもソース電極４４側に設けられている。このようにすることが、空乏層が広がった場合、ｐ⁺型領域２１の中心部分より深い部分に電界強度のピークが形成される。すなわち、電界強度のピークをゲート絶縁膜１７から離すことができる。このため、電界強度の最大ピーク値を低減させることができ、高耐圧化を図ることができる。

【0046】

トレンチ１６は、深さ方向にｎ⁺型ソース領域１４およびｐ型ベース領域１３を貫通してｎ型電流拡散領域２０（ｎ型電流拡散領域２０を設けない場合はｎ^-型ドリフト領域１２）に達する。トレンチ１６は、ｐ⁺型領域２１の内部で終端していてもよい。トレンチ１６は、例えば、半導体基板４０のおもて面に平行な方向にストライプ状に延在して、活性領域の外周部（不図示）に達する。トレンチ１６の内部には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。

【0047】

層間絶縁膜１９は、半導体基板４０のおもて面の全面に設けられ、ゲート電極１８を覆う。オーミック電極（第１電極）４３は、半導体基板４０のおもて面の、層間絶縁膜１９のコンタクトホールに露出する部分上に設けられている。オーミック電極４３は、層間絶縁膜１９のコンタクトホールにおいて、半導体基板４０のおもて面においてｎ⁺型ソース領域１４およびｐ⁺⁺型コンタクト領域１５にオーミック接触する。オーミック電極４３は、例えばニッケルシリサイド（ＮｉｘＳｉｙ、ｘ，ｙは任意の整数）膜である。

【0048】

ソース電極（第１電極）４４は、層間絶縁膜１９のコンタクトホールを埋め込むように、層間絶縁膜１９上に設けられている。ソース電極４４は、活性領域の中央部の略全域に設けられ、ソース電極４４は、オーミック電極４３を介してｎ⁺型ソース領域１４、ｐ⁺⁺型コンタクト領域１５、ｐ型ベース領域１３、およびｐ⁺型領域２１、２２に電気的に接続されている。

【0049】

オーミック電極４３および層間絶縁膜１９上に、ゲート電極１８側への金属原子の拡散を防止するバリアメタル３８が設けられていてもよい。バリアメタル３８は、例えば、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）から構成される。バリアメタル３８は、Ｔｉが半導体基板４０側のＴｉ、ＴｉＮの２層構造であってもよい。この場合、バリアメタル３８上にソース電極４４が設けられる。

【0050】

ドレイン電極（第２電極）４５は、半導体基板４０の裏面（ｎ⁺型出発基板４１の裏面）全面に設けられて、ｎ⁺型ドレイン領域１１（ｎ⁺型出発基板４１）にオーミック接触し、ｎ⁺型ドレイン領域１１に電気的に接続されている。

【0051】

（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図４～図７は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ⁺型出発基板（ｎ⁺型出発ウエハ）４１のおもて面に、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２ａをエピタキシャル成長させる。ここまでの状態が、図４に記載される。次に、ｎ型不純物のイオン注入により、ｎ^-型炭化珪素層４２ａにｎ型電流拡散領域２０の下部を形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層４２ａの表面領域に、ｐ⁺型領域２１を選択的に形成する。

【0052】

次に、ｎ^-型炭化珪素層４２ａ上に、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２ｂをエピタキシャル成長させる。次に、ｎ型不純物のイオン注入により、ｎ^-型炭化珪素層４２ｂにｎ型電流拡散領域２０の上部を形成する。ここまでの状態が、図５に記載される。次に、ｎ^-型炭化珪素層４２ｂ上に、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２ｃをエピタキシャル成長させる。ここまでの工程で、ｎ⁺型出発基板４１上にｎ^-型炭化珪素層４２（４２ａ～４２ｃ）を積層した所定厚さの半導体基板（半導体ウエハ）４０が完成する。

【0053】

次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層４２ｃの内部に、ｐ型ベース領域１３を形成する。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ^-型炭化珪素層４２ｃの表面領域にｎ⁺型ソース領域１４を選択的に形成する。ここまでの状態が、図６に記載される。

【0054】

次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層４２ｂおよびｎ^-型炭化珪素層４２ｃの内部に、下面がｐ⁺型領域２１と接するようにｐ⁺型領域２２を形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層４２ｃの表面領域に、ｐ⁺⁺型コンタクト領域１５を選択的に形成する。ここまでの状態が、図７に記載される。このように、ｐ⁺型領域２２を深く形成することでｐ⁺⁺型コンタクト領域１５とトレンチ１６下のｐ⁺型領域２１を接続する。ｐ⁺型領域２２とｐ⁺⁺型コンタクト領域１５は、フォトリソグラフィおよびｐ型不純物のイオン注入の同一工程で形成でき、従来必要であったｐ⁺型領域２１間のｐ⁺型領域を形成する工程が無くなり工程を減らすことでコストを下げることができる。

【0055】

ここでは、ｐ⁺型領域２２を１回のイオン注入により形成したが、複数回のイオン注入により形成してもよい。例えば、ｎ^-型炭化珪素層４２ｂ形成後、ｐ⁺型領域２２の下部領域を形成し、ｎ^-型炭化珪素層４２ｃ形成後、ｐ⁺型領域２２の上部領域を形成してもよい。また、ｎ^-型炭化珪素層４２ｃの表面領域に、ｐ⁺型領域２２を形成し、ｐ⁺型領域２２の表面にｐ型不純物をイオン注入することで、ｐ⁺⁺型コンタクト領域１５を形成してもよい。また、ｐ型ベース領域１３およびｎ⁺型ソース領域１４のどちらか一方または両方をエピタキシャル成長で形成し、ｐ⁺型領域２２およびｐ⁺⁺型コンタクト領域１５をイオン注入で形成してもよい。

【0056】

ｎ^-型炭化珪素層４２（４２ａ～４２ｃ）のイオン注入されずにエピタキシャル成長時の不純物濃度のまま残る部分がｎ^-型ドリフト領域１２となる。次に、炭化珪素層４２にイオン注入した不純物を活性化させるための熱処理を行う。この不純物活性化のための熱処理は、炭化珪素層４２ａ～４２ｃに不純物をイオン注入するごとに行ってもよい。次に、一般的な方法により、トレンチ１６、ゲート絶縁膜１７およびゲート電極１８を形成する。

【0057】

次に、半導体基板４０のおもて面の全面に層間絶縁膜１９を形成する。次に、一般的な方法により、ソース電極４４、ゲートパッド（不図示）、パッシベーション膜（表面保護膜：不図示）およびドレイン電極４５を形成する。ソース電極４４の、パッシベーション膜の開口部に露出する部分がソースパッドとなる。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１～図３Ａの炭化珪素半導体装置１０が完成する。

【0058】

以上、説明したように、実施の形態１の炭化珪素半導体装置によれば、トレンチ下のｐ⁺型領域と同じ深さに設けられたトレンチ間のｐ⁺型領域を無くし、下面がｐ⁺型領域の上面の一部と接し、上面がｐ⁺⁺型コンタクト領域と接するｐ⁺型領域を設け、ｐ⁺型領域とｐ⁺⁺型コンタクト領域とを接続している。これにより、１セルあたりの構造を簡略化しセルピッチを短くすることができ、チャネル移動度が低いＳｉＣＭＯＳＦＥＴの低抵抗化を実現することができる。さらに、トレンチ下にあるｐ⁺型領域の幅を広くすることができ、ｐｎ接合の平坦部分が広くなることで電界集中を緩和して耐圧を上げることができる。ｐ⁺型領域の幅を広くすることで、電流の流れるＪＦＥＴの経路が長くなり、飽和電流を抑え短絡耐量を向上することができる。

【0059】

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図９のＡ－Ａ’断面図である。図９は、実施の形態２にかかる炭化珪素半導体装置の構造を示す斜視図である。図９のＢ－Ｂ’断面図は、実施の形態１と同じであるため、記載を省略する（図２参照）。

【0060】

実施の形態２にかかる炭化珪素半導体装置では、ｐ⁺型領域２２とｐ⁺⁺型コンタクト領域１５が設けられていない領域に、ｐ⁺型保護領域（第２導電型の第３高濃度領域）２３が選択的に設けられている。ｐ⁺型保護領域２３は、ｐ⁺型領域２１と同程度の不純物濃度で、隣り合うｐ⁺型領域２１とｐ⁺型領域２１とを電気的に接続している。ｐ⁺型保護領域２３は、例えば、図８および図９に示すように、ｐ⁺型領域２１と同程度の厚さで、ｐ⁺型領域２１より浅い位置に設けられ、ｐ⁺型保護領域２３の側面の一部がｐ⁺型領域２１の側面の一部と接している。また、ｐ⁺型保護領域２３は、ｐ⁺型領域２１と同程度の厚さで、ｐ⁺型領域２１と同じ深さに設けられてもよい。

【0061】

図１０は、実施の形態１にかかる炭化珪素半導体装置の不純物濃度分布を示す斜視図である。図１１は、実施の形態２にかかる炭化珪素半導体装置の不純物濃度分布を示す斜視図である。実施の形態１にかかる炭化珪素半導体装置では、図１０に示すように、ｐ⁺型領域２２とｐ⁺⁺型コンタクト領域１５が設けられていない領域では、幅の広いＪＦＥＴ領域２４がある。この場合、幅の広いＪＦＥＴ領域２４の直上の薄いｐ型ベース領域１３でパンチスルーを起こしやすくなり耐圧の低下が起こる虞がある。このため、実施の形態２では、図１１に示すように、ｐ⁺型領域２１と接するｐ⁺型保護領域２３を設けることで、耐圧低下を回避している。図１１では、ｐ⁺型保護領域２３が、ｐ⁺型領域２１と同程度の厚さで、ｐ⁺型領域２１と同じ深さに設けられている場合を示す。また、図１１に示すように、ｐ⁺型保護領域２３は、ｐ⁺型領域２１と同様に、不純物濃度のピークが中心部分にあってもよい。

【0062】

（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法を説明する。実施の形態２にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ｎ^-型炭化珪素層４２ｂをエピタキシャル成長させた後（図５参照）、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層４２ｂの表面領域に、ｐ⁺型保護領域２３を選択的に形成することにより製造することができる。

【0063】

以上、説明したように、実施の形態２の炭化珪素半導体装置によれば、実施の形態１と同じ効果を有する。さらに、ｐ⁺型領域とｐ⁺⁺型コンタクト領域が設けられていない領域に、トレンチ下のｐ⁺型領域を接続するｐ⁺型保護領域が選択的に設けられている。これにより、直上の薄いｐ型ベース領域でパンチスルーが起こることを防止し、耐圧低下を回避することができる。

【0064】

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１２は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３では、斜視図は実施の形態１とほぼ同じであるため、記載を省略する（図３Ａ参照）。図１２は、図１のＡ－Ａ’断面に対応する断面図である。Ｂ－Ｂ’断面に対応する断面図は、実施の形態１と同じであるため、記載を省略する（図２参照）。

【0065】

実施の形態３にかかる炭化珪素半導体装置では、ｐ⁺型領域２２とｐ⁺⁺型コンタクト領域１５が設けられていない領域上のｐ型ベース領域１３に、高濃度ｐ⁺型ベース領域（第２導電型の第４高濃度領域）２５を選択的に設けている。高濃度ｐ⁺型ベース領域２５は、不純物濃度がｐ型ベース領域１３よりも２倍程度高く、幅は、ＪＦＥＴ領域の幅、つまり、隣り合うｐ⁺型領域２１の間の距離Ｌ２と同じ程度で、厚さはｐ型ベース領域１３と同程度の厚さである。高濃度ｐ⁺型ベース領域２５の厚さはｐ型ベース領域１３より厚くてもよい。

【0066】

図１３は、実施の形態３にかかる炭化珪素半導体装置の不純物濃度分布を示す斜視図である。実施の形態３にかかる炭化珪素半導体装置は、実施の形態２にかかる炭化珪素半導体装置と同様にｐ⁺型保護領域２３を備えていてもよい。図１３は、高濃度ｐ⁺型ベース領域２５と同様にｐ⁺型保護領域２３を備えている場合の不純物濃度分布を示す。実施の形態１にかかる炭化珪素半導体装置では、図１０に示すように、ｐ⁺型領域２２とｐ⁺⁺型コンタクト領域１５が設けられていない領域では、幅の広いＪＦＥＴ領域２４がある。この場合、幅の広いＪＦＥＴ領域２４の直上の薄いｐ型ベース領域１３でパンチスルーを起こしやすくなり耐圧の低下が起こる虞がある。このため、実施の形態３では、図１３に示すように、ＪＦＥＴ領域２４の直上のｐ型ベース領域１３に不純物濃度を高くした高濃度ｐ⁺型ベース領域２５を設けることで、炭化珪素半導体装置の特性を悪化させず、耐圧低下を回避している。

【0067】

（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法を説明する。実施の形態３にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ｎ^-型炭化珪素層４２ｃの内部に、ｐ型ベース領域１３を形成した後（図６参照）、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース領域１３の一部の不純物濃度を高くすることで、高濃度ｐ⁺型ベース領域２５を選択的に形成することにより製造することができる。

【0068】

以上、説明したように、実施の形態３の炭化珪素半導体装置によれば、実施の形態１と同じ効果を有する。さらに、ｐ⁺型領域とｐ⁺⁺型コンタクト領域が設けられていない領域上のｐ型ベース領域に、高濃度ｐ⁺型ベース領域２５を選択的に設けている。これにより、直上の薄いｐ型ベース領域１３でパンチスルーが起こることを防止し、耐圧低下を回避することができる。

【0069】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、トレンチ構造を有するＭＯＳＦＥＴを例に説明してきたが、トレンチ構造を有する他の半導体装置、ＩＧＢＴ等にも適用可能である。

【産業上の利用可能性】

【0070】

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0071】

１０、１１０ 炭化珪素半導体装置
１１、１１１ ｎ⁺型ドレイン領域（ｎ⁺型炭化珪素基板）
１２、１１２ ｎ^-型ドリフト領域
１３、１１３ ｐ型ベース領域
１４、１１４ ｎ⁺型ソース領域
１５、１１５ ｐ⁺⁺型コンタクト領域
１６、１１６ トレンチ
１７、１１７ ゲート絶縁膜
１８、１１８ ゲート電極
１９、１１９ 層間絶縁膜
２０、１２０ ｎ型電流拡散領域
２１、１２１ トレンチ下のｐ⁺型領域
２２ 互いに隣り合うトレンチ間の中央のｐ⁺型領域
２３ ｐ⁺型保護領域
２４ 幅の広いＪＦＥＴ領域
２５ 高濃度ｐ⁺型ベース領域
３８、１３８ バリアメタル
４０、１４０ 半導体基板
４１、１４１ ｎ⁺型出発基板
４２、１４２ ｎ^-型炭化珪素層
４３、１４３ オーミック電極
４４、１４４ ソース電極
４５、１４５ ドレイン電極
１２２ 互いに隣り合うトレンチ間のｐ⁺型領域
１２３ 互いに隣り合うトレンチ間のｐ⁺型領域の下部
１２４ 互いに隣り合うトレンチ間のｐ⁺型領域の上部

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】