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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024028046
(43)【公開日】2024-03-01
(54)【発明の名称】炭化珪素半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240222BHJP
H01L 29/12 20060101ALI20240222BHJP
H01L 29/06 20060101ALI20240222BHJP
【ＦＩ】
H01L29/78 652S
H01L29/78 652T
H01L29/78 653A
H01L29/78 652J
H01L29/06 301V
H01L29/06 301M
H01L29/06 301G
H01L29/78 652P
H01L29/78 652F
H01L29/78 657D
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022131373
(22)【出願日】2022-08-19
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】辻 崇
(57)【要約】
【課題】バイポーラ劣化を抑制することができる炭化珪素半導体装置を提供すること。
【解決手段】ｐ++型外周コンタクト領域４３は、エッジ終端領域に設けられ、コーナーを円弧状に湾曲させた矩形状に活性領域の周囲を囲む。ｐ++型外周コンタクト領域４３は、絶縁層を介して半導体基板３０のおもて面上のゲートランナーに対向する。活性領域には、絶縁層を介して半導体基板３０のおもて面上のゲートパッドに対向して、ｐ++型領域４４が設けられている。ｐ++型外周コンタクト領域４３およびｐ++型領域４４は、ソース電極とソースコンタクトを形成するｐ++型コンタクト領域６と離れて設けられている。ｐ++型コンタクト領域６と、ソースコンタクトが形成されるコンタクトホール１１ａと、は活性領域の中央側および端部側ともに同じレイアウトとなるように、活性領域の全域にわたって均一なレイアウトで配置されている。
【選択図】図５
【解決手段】ｐ++型外周コンタクト領域４３は、エッジ終端領域に設けられ、コーナーを円弧状に湾曲させた矩形状に活性領域の周囲を囲む。ｐ++型外周コンタクト領域４３は、絶縁層を介して半導体基板３０のおもて面上のゲートランナーに対向する。活性領域には、絶縁層を介して半導体基板３０のおもて面上のゲートパッドに対向して、ｐ++型領域４４が設けられている。ｐ++型外周コンタクト領域４３およびｐ++型領域４４は、ソース電極とソースコンタクトを形成するｐ++型コンタクト領域６と離れて設けられている。ｐ++型コンタクト領域６と、ソースコンタクトが形成されるコンタクトホール１１ａと、は活性領域の中央側および端部側ともに同じレイアウトとなるように、活性領域の全域にわたって均一なレイアウトで配置されている。
【選択図】図５
【特許請求の範囲】
【請求項1】
炭化珪素からなる半導体基板に設けられた活性領域と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第１主面と前記第２半導体領域との間に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜と、
深さ方向に前記層間絶縁膜を貫通して前記第１主面に達し、前記第４半導体領域および前記第３半導体領域を露出するコンタクトホールと、
前記コンタクトホールを介して前記第３半導体領域および前記第４半導体領域に接する第１電極と、
前記半導体基板の第２主面に接する第２電極と、
を備え、
前記第４半導体領域は、前記活性領域の全域にわたって均一なレイアウトで配置され、
前記コンタクトホールは、前記活性領域の全域にわたって均一なレイアウトで配置されていることを特徴とする炭化珪素半導体装置。
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第１主面と前記第２半導体領域との間に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜と、
深さ方向に前記層間絶縁膜を貫通して前記第１主面に達し、前記第４半導体領域および前記第３半導体領域を露出するコンタクトホールと、
前記コンタクトホールを介して前記第３半導体領域および前記第４半導体領域に接する第１電極と、
前記半導体基板の第２主面に接する第２電極と、
を備え、
前記第４半導体領域は、前記活性領域の全域にわたって均一なレイアウトで配置され、
前記コンタクトホールは、前記活性領域の全域にわたって均一なレイアウトで配置されていることを特徴とする炭化珪素半導体装置。
【請求項2】
前記トレンチは、前記第１主面に平行な第１方向にストライプ状に延在し、
前記第４半導体領域は、互いに隣り合うすべての前記トレンチ間にそれぞれ配置され、前記第１主面に平行でかつ前記第１方向と直交する第２方向に同じ幅を有し、前記第１方向に同じ長さで直線状に延在することを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第４半導体領域は、互いに隣り合うすべての前記トレンチ間にそれぞれ配置され、前記第１主面に平行でかつ前記第１方向と直交する第２方向に同じ幅を有し、前記第１方向に同じ長さで直線状に延在することを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項3】
前記トレンチは、前記第１主面に平行な第１方向にストライプ状に延在し、
前記第４半導体領域は、互いに隣り合うすべての前記トレンチ間にそれぞれ配置され、同じ寸法および同じ平面形状で前記第１方向に等間隔に点在することを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第４半導体領域は、互いに隣り合うすべての前記トレンチ間にそれぞれ配置され、同じ寸法および同じ平面形状で前記第１方向に等間隔に点在することを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項4】
前記第１主面と前記第１半導体領域との間に、前記第４半導体領域と離れて選択的に設けられ、前記活性領域の周囲を囲み、前記第１電極に電気的に接続された第２導電型の第５半導体領域を備え、
互いに隣り合うすべての前記トレンチ間で、前記第１方向に前記第４半導体領域から前記第５半導体領域までの最短距離が等しいことを特徴とする請求項２または３に記載の炭化珪素半導体装置。
互いに隣り合うすべての前記トレンチ間で、前記第１方向に前記第４半導体領域から前記第５半導体領域までの最短距離が等しいことを特徴とする請求項２または３に記載の炭化珪素半導体装置。
【請求項5】
前記活性領域は、コーナーを円弧状に湾曲させた矩形状の平面形状を有し、
前記第５半導体領域は、コーナーを円弧状に湾曲させた矩形状に前記活性領域の周囲を囲むことを特徴とする請求項４に記載の炭化珪素半導体装置。
前記第５半導体領域は、コーナーを円弧状に湾曲させた矩形状に前記活性領域の周囲を囲むことを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項6】
前記第１主面と前記第２半導体領域との間に、前記第４半導体領域と離れて選択的に設けられ、前記第１電極に電気的に接続された、前記第２半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域を備え、
互いに隣り合うすべての前記トレンチ間のうち、前記第１方向に前記第６半導体領域に対向する当該トレンチ間で、前記第１方向に前記第４半導体領域から前記第６半導体領域までの最短距離が等しいことを特徴とする請求項２または３に記載の炭化珪素半導体装置。
互いに隣り合うすべての前記トレンチ間のうち、前記第１方向に前記第６半導体領域に対向する当該トレンチ間で、前記第１方向に前記第４半導体領域から前記第６半導体領域までの最短距離が等しいことを特徴とする請求項２または３に記載の炭化珪素半導体装置。
【請求項7】
前記層間絶縁膜の上に、前記第１電極と離れて設けられ、前記ゲート電極が電気的に接続されたゲートパッドを備え、
前記ゲートパッドの全面が前記層間絶縁膜を介して前記第６半導体領域に対向することを特徴とする請求項６に記載の炭化珪素半導体装置。
前記ゲートパッドの全面が前記層間絶縁膜を介して前記第６半導体領域に対向することを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項8】
前記活性領域は、コーナーを円弧状に湾曲させた矩形状の平面形状を有し、
前記第１主面に平行な第１方向に前記活性領域のコーナーに対向する前記第４半導体領域と、前記第１方向に前記活性領域のコーナー間をつなぐ外周に対向する前記第４半導体領域と、は前記第１方向に前記活性領域の当該外周までの最短距離が等しいことを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第１主面に平行な第１方向に前記活性領域のコーナーに対向する前記第４半導体領域と、前記第１方向に前記活性領域のコーナー間をつなぐ外周に対向する前記第４半導体領域と、は前記第１方向に前記活性領域の当該外周までの最短距離が等しいことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項9】
前記半導体基板は、
前記第１半導体領域よりも不純物濃度の高い第１導電型の第７半導体領域となる、炭化珪素からなる出発基板と、
前記出発基板の上に設けられた、前記第１半導体領域となる第１導電型エピタキシャル層と、を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第１半導体領域よりも不純物濃度の高い第１導電型の第７半導体領域となる、炭化珪素からなる出発基板と、
前記出発基板の上に設けられた、前記第１半導体領域となる第１導電型エピタキシャル層と、を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、炭化珪素半導体装置に関する。
【背景技術】
【0002】
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）は、半導体基板にボディダイオードを内蔵する。ＭＯＳＦＥＴのボディダイオードは、ｐ++型コンタクト領域およびｐ型ベース領域とｎ-型ドリフト領域およびｎ+型ドレイン領域とのｐｎ接合（主接合）で形成される寄生のｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードである。
【0003】
炭化珪素（ＳｉＣ）を半導体材料として用いた従来のＳｉＣ－ＭＯＳＦＥＴの構造について説明する。図８は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９～１１は、図８の一部を拡大して示す平面図である。図９～１１には、ｐ++型コンタクト領域１１１の異なるレイアウト例を示す。図９～１１はともに、（ａ）に図８の矩形枠ＡＡの部分（活性領域１０１のコーナー近傍）を示し、（ｂ）に図８の矩形枠ＢＢの部分（ｐ+型領域１１４のコーナー近傍）を示す。
【0004】
図８～１１に示す従来の炭化珪素半導体装置１１０は、活性領域１０１において半導体基板１００のおもて面側に一般的なトレンチゲート構造（不図示）を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。トレンチゲート構造は、ｐ型ベース領域、ｎ+型ソース領域、ｐ++型コンタクト領域１１１（図９～１１参照）、ゲートトレンチ、ゲート絶縁膜およびゲート電極で構成される。ｐ++型コンタクト領域１１１およびｐ型ベース領域とｎ-型ドリフト領域およびｎ+型ドレイン領域とのｐｎ接合（不図示）でボディダイオードが形成される。
【0005】
ゲートトレンチは、半導体基板１００のおもて面に平行な第１方向Ｘにストライプ状に延在する。互いに隣り合うゲートトレンチ間（メサ部）において、半導体基板１００のおもて面とｐ型ベース領域との間に、ｐ型ベース領域に接して、ｎ+型ソース領域およびｐ++型コンタクト領域１１１が選択的に設けられている。ｎ+型ソース領域およびｐ++型コンタクト領域１１１は、層間絶縁膜（不図示）のコンタクトホール１１２を介して半導体基板１００のおもて面でソース電極（不図示）にオーミック接触する。
【0006】
ｐ++型コンタクト領域１１１は、互いに隣り合うゲートトレンチ（不図示）間において半導体基板１００のおもて面に平行な第１方向Ｘと直交する第２方向Ｙの中央に、ゲートトレンチから離れて設けられ、第１方向Ｘに所定ピッチで島状に点在する（図９～１１）。島状の１つのｐ++型コンタクト領域１１１を含むトレンチゲート構造でＳｉＣ－ＭＯＳＦＥＴの１つの単位セル（素子の機能単位：図９に矩形枠１０３で囲む部分）が構成され、第１，２方向Ｘ，Ｙにそれぞれ隣接して複数の単位セルが配置される。
【0007】
ｐ++型コンタクト領域１１１を島状に点在させることで、ｐ++型コンタクト領域１１１をゲートトレンチの長手方向（第１方向Ｘ）にゲートトレンチと略同じ長さでストライプ状に延在させる場合と比べてセルピッチ（単位セルの配置間隔）の縮小化が可能である。活性領域１０１の中央（チップ中央：半導体基板１００の中央）側と比べて、活性領域１０１の周囲を囲むｐ++型外周コンタクト領域１１３の内周近傍やゲートパッド（不図示）直下のｐ+型領域１１４の外周近傍に相対的に表面積の大きいｐ++型コンタクト領域１１１が配置される。
【0008】
ｐ++型コンタクト領域１１１のレイアウト例として、ｐ++型外周コンタクト領域１１３に対向する部分１０４ａ，１０４ｂやゲートパッド直下のｐ++型領域１１４に対向する部分１０５ａ，１０５ｂで、ｐ++型コンタクト領域１１１を第１方向Ｘに相対的に長く延在させた構造が知られている（図９～１１）。また、第２方向Ｙにｐ++型外周コンタクト領域１１３やｐ++型領域１１４に対向する部分１０４ｂ，１０５ｂで、ｐ++型コンタクト領域１１１の第２方向Ｙの幅ｗ１０１を相対的に広くした構造が知られている（図９，１０（ａ），１１（ａ））。
【0009】
また、第２方向Ｙに最も外側（チップ端部側：半導体基板１００の端部側）のｐ++型コンタクト領域１１１の端部１１１ａを、ｐ++型外周コンタクト領域１１３のコーナー１１３ａに対向する部分１０４ｃで当該コーナー１１３ａの内周に沿って湾曲した円弧を有する中心角９０度の扇状の平面形状にした構造が知られている。また、この部分１０４ｃにおいて、ｐ++型コンタクト領域１１１の扇状の平面形状の端部１１１ａに隣り合うｐ++型コンタクト領域１１１を、第１方向Ｘに相対的に長く延在させた構造が知られている（図１０（ａ），１１（ａ））。
【0010】
第２方向Ｙに最も外側のｐ++型コンタクト領域１１１の端部１１１ａは、扇状の平面形状の半径Ｒ１０１に応じた幅で、第２方向Ｙに内側に隣り合う複数のｐ++型コンタクト領域１１１とｐ++型外周コンタクト領域１１３との間に突出して配置される（図１０（ａ），１１（ａ））。図１１（ａ）には、図１０（ａ）と比べて、ｐ++型コンタクト領域１１１の端部１１１ａの半径Ｒ１０１を１０倍程度に大きくした場合を示す。コンタクトホール１１２は、自身に露出されるｐ++型コンタクト領域１１１と略同じサイズおよび略同じ形状の平面形状を有する（図１１（ａ）には図示省略）。
【0011】
ｐ++型外周コンタクト領域１１３は、エッジ終端領域１０２において半導体基板１００のおもて面とｐ型ベース領域（不図示）との間に、ｐ型ベース領域に接して設けられている。ｐ++型外周コンタクト領域１１３は、ソース電極に電気的に接続されている。ｐ++型外周コンタクト領域１１３は、活性領域１０１とエッジ終端領域１０２との境界に沿って、略矩形状の平面形状の活性領域１０１の周囲を略矩形状に囲む。ｐ++型外周コンタクト領域１１３のコーナー１１３ａは、所定の曲率で円弧状に湾曲している。
【0012】
ｐ++型領域１１４は、活性領域１０１において半導体基板１００のおもて面とｐ型ベース領域との間にｐ型ベース領域に接して設けられ、半導体基板１００のおもて面上のゲートパッドに絶縁層を介して対向する。ｐ++型領域１１４は、活性領域１０１とエッジ終端領域１０２との境界近傍に配置され、ｐ++型外周コンタクト領域１１３を介してソース電極に電気的に接続されている。ｐ++型領域１１４は、略矩形状の平面形状のゲートパッドの全面に対向する略矩形状の平面形状を有する。
【0013】
上述した従来の炭化珪素半導体装置１１０では、通常動作時（ドレイン・ソース間が順バイアスされる状態）と異なり、ＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中やＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時にドレイン・ソース間が逆バイアスされる。このため、ｐ++型コンタクト領域１１１およびｐ型ベース領域とｎ-型ドリフト領域およびｎ+型ドレイン領域とのｐｎ接合（主接合）が順バイアスされてボディダイオードが導通し、当該ボディダイオードに順方向電流（正孔電流）が流れる。
【0014】
従来のＳｉＣ－ＭＯＳＦＥＴとして、ｐ++型外周コンタクト領域を、ゲートトレンチの長手方向にｎ+型ソース領域と離して配置するか、またはゲートトレンチの短手方向にゲートトレンチと離して配置することで、ゲート電圧制御による電流制御性を向上させた装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｐ++型コンタクト領域およびコンタクトホールがゲートトレンチの長手方向に所定間隔で点在し、各コンタクトホールにそれぞれ異なるｐ++型コンタクト領域が露出されている。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】特開２０２０－００４８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0016】
しかしながら、上述した従来の炭化珪素半導体装置１１０（図８～１１参照）では、ボディダイオードが導通（順方向通電）すると、オン電圧Ｖｏｎの増加や順方向電圧Ｖｆの増加などのいわゆるバイポーラ劣化（ボディダイオードによる順方向通電劣化）が起きる。その理由は、ボディダイオードの導通により、炭化珪素を半導体材料とする半導体基板１００内の基底面転位（ＢＰＤ：Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）が成長して、積層欠陥（ＳＦ：Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）となることで、導通損失が大きくなるからである。
【0017】
半導体基板１００はｎ+型ドレイン領域となるｎ+型出発基板上に所定導電型のエピタキシャル層をエピタキシャル成長させてなり、トレンチゲート構造はエピタキシャル層の表面領域に形成される。ボディダイオードの導通によりボディダイオードの順方向電流が流れることで、ｐ++型コンタクト領域１１１からｐ型ベース領域を介してｎ-型ドリフト領域に注入された正孔（ホール）がｎ-型ドリフト領域内で電子と再結合する。この再結合によって放出される炭化珪素のバンドギャップに近い光等のエネルギーを受けて、半導体基板１００のＢＰＤが成長して積層欠陥となる。
【0018】
ＢＰＤはｎ+型出発基板に多く存在し、一般的に、ｎ+型出発基板のＢＰＤは、ｎ+型出発基板とｎ-型エピタキシャル層（ｎ-型ドリフト領域）との界面からｎ-型ドリフト領域内へ（０００１）面に沿って＜１１－２０＞方向にオフ角（通常４度程度）に応じた角度で成長していき積層欠陥となる。積層欠陥はｐｎ接合界面近傍まで成長し、さらにｎ-型ドリフト領域内を＜１－１００＞方向に拡張する。この積層欠陥の拡張は、正孔が臨界濃度１×１０15／ｃｍ3以上で存在する活性領域の全域にわたって進行する。積層欠陥は電子の流れの抵抗成分となるため、導通損失が大きくなり、バイポーラ劣化が起きる。
【0019】
ｐ++型コンタクト領域１１１およびコンタクトホール１１２が相対的に著しく長い部分や幅の広い部分１０４ａ～１０４ｃ，１０５ａ，１０５ｂでは、半導体基板３０の内部抵抗が低くなり、ボディダイオードの順方向電流（正孔電流）が流れやすく、正孔電流密度が高くなる。その結果、ｎ+型出発基板とｎ-型エピタキシャル層との界面での正孔電流密度が増加して積層欠陥成長の閾値を超えてしまう。例えば、従来構造（図８～１１参照）では、ボディダイオードの順方向電流の電流密度が２００Ａ／ｃｍ2～４００Ａ／ｃｍ2であるときに積層欠陥があらわれることが発明者により確認されている。
【0020】
この発明は、上述した従来技術による課題を解消するため、バイポーラ劣化を抑制することができる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0021】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板に、活性領域が設けられている。前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。前記第１主面と前記第２半導体領域との間に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。層間絶縁膜は、前記第１主面に設けられ、前記ゲート電極を覆う。深さ方向に前記層間絶縁膜を貫通して前記第１主面に達するコンタクトホールが設けられている。前記コンタクトホールは、前記第４半導体領域および前記第３半導体領域を露出する。第１電極は、前記コンタクトホールを介して前記第３半導体領域および前記第４半導体領域に接する。第２電極は、前記半導体基板の第２主面に接する。前記第４半導体領域は、前記活性領域の全域にわたって均一なレイアウトで配置されている。前記コンタクトホールは、前記活性領域の全域にわたって均一なレイアウトで配置されている。
【0022】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記トレンチは、前記第１主面に平行な第１方向にストライプ状に延在する。前記第４半導体領域は、互いに隣り合うすべての前記トレンチ間にそれぞれ配置され、前記第１主面に平行でかつ前記第１方向と直交する第２方向に同じ幅を有し、前記第１方向に同じ長さで直線状に延在することを特徴とする。
【0023】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記トレンチは、前記第１主面に平行な第１方向にストライプ状に延在する。前記第４半導体領域は、互いに隣り合うすべての前記トレンチ間にそれぞれ配置され、同じ寸法および同じ平面形状で前記第１方向に等間隔に点在することを特徴とする。
【0024】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１主面と前記第１半導体領域との間に、前記第４半導体領域と離れて選択的に設けられ、前記活性領域の周囲を囲み、前記第１電極に電気的に接続された第２導電型の第５半導体領域を備える。互いに隣り合うすべての前記トレンチ間で、前記第１方向に前記第４半導体領域から前記第５半導体領域までの最短距離が等しいことを特徴とする。
【0025】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域は、コーナーを円弧状に湾曲させた矩形状の平面形状を有する。前記第５半導体領域は、コーナーを円弧状に湾曲させた矩形状に前記活性領域の周囲を囲むことを特徴とする。
【0026】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１主面と前記第２半導体領域との間に、前記第４半導体領域と離れて選択的に設けられ、前記第１電極に電気的に接続された、前記第２半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域を備える。互いに隣り合うすべての前記トレンチ間のうち、前記第１方向に前記第６半導体領域に対向する当該トレンチ間で、前記第１方向に前記第４半導体領域から前記第６半導体領域までの最短距離が等しいことを特徴とする。
【0027】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記層間絶縁膜の上に、前記第１電極と離れて設けられ、前記ゲート電極が電気的に接続されたゲートパッドを備える。前記ゲートパッドの全面が前記層間絶縁膜を介して前記第６半導体領域に対向することを特徴とする。
【0028】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域は、コーナーを円弧状に湾曲させた矩形状の平面形状を有する。前記第１主面に平行な第１方向に前記活性領域のコーナーに対向する前記第４半導体領域と、前記第１方向に前記活性領域のコーナー間をつなぐ外周に対向する前記第４半導体領域と、は前記第１方向に前記活性領域の当該外周までの最短距離が等しいことを特徴とする。
【0029】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板は、炭化珪素からなる出発基板と、第１導電型エピタキシャル層と、を有する。前記出発基板は、前記第１半導体領域よりも不純物濃度の高い第１導電型の第７半導体領域となる。前記第１導電型エピタキシャル層は、前記出発基板の上に設けられ、前記第１半導体領域となることを特徴とする。
【0030】
上述した発明によれば、活性領域の面内での半導体基板の内部抵抗のばらつきを抑制することができる。これによって、活性領域の面内でのボディダイオードの順方向電流（正孔電流）の電流密度のばらつきを抑制することができるため、ボディダイオードが導通しても、半導体基板内での正孔電流密度の増加を抑制することができる。
【発明の効果】
【0031】
本発明にかかる炭化珪素半導体装置によれば、バイポーラ劣化を抑制することができるという効果を奏する。
【図面の簡単な説明】
【0032】
【図1】実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図7A】実験例の各試料のｐ++型コンタクト領域のレイアウトを示す図表である。
【図7B】実験例の各試料の検証結果を示す図表である。
【図8】従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【発明を実施するための形態】
【0033】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。また、略同じとは、設計上同じとし、製造誤差によって生じるばらつき、例えば±５％以内のばらつきを含む。
【0034】
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２～４は、それぞれ図１の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’における断面構造を示す断面図である。図２には、活性領域５１に配置されたＳｉＣ－ＭＯＳＦＥＴのセル構造を示す。図２には、隣接する４つの単位セル（素子の機能単位）を示す。図３には、エッジ終端領域５２の一部の構造を示す。図４には、ゲートパッド１４の直下（ｎ+型ドレイン領域１側）の構造を示す。
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２～４は、それぞれ図１の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’における断面構造を示す断面図である。図２には、活性領域５１に配置されたＳｉＣ－ＭＯＳＦＥＴのセル構造を示す。図２には、隣接する４つの単位セル（素子の機能単位）を示す。図３には、エッジ終端領域５２の一部の構造を示す。図４には、ゲートパッド１４の直下（ｎ+型ドレイン領域１側）の構造を示す。
【0035】
図５，６は、図１の一部のレイアウト例を拡大して示す平面図である。図５，６には、ｐ++型コンタクト領域６の異なるレイアウト例を示す。図５，６ともに、（ａ）に図１の矩形枠Ｄの部分（活性領域５１のコーナー（矩形の頂点部）５１ａ近傍）を示し、（ｂ）に図１の矩形枠Ｅの部分（ゲートパッド１４の直下のｐ+型領域４４のコーナー近傍）を示す。図５，６では、ｐ++型コンタクト領域６のレイアウトを明確にするため、活性領域５１にトレンチゲート構造を構成する各部のうちのｐ++型コンタクト領域６およびコンタクトホール１１ａのみを示し、それ以外の各部を図示省略する。
【0036】
図１～６に示す実施の形態にかかる炭化珪素半導体装置１０は、活性領域５１において、炭化珪素からなる半導体基板（半導体チップ）３０のおもて面側にトレンチゲート構造を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。活性領域５１は、炭化珪素半導体装置１０のオン時に半導体基板３０のおもて面に垂直な方向に主電流（ドリフト電流）が流れる領域である。活性領域５１には、ＳｉＣ－ＭＯＳＦＥＴの同一構造の複数の単位セルが隣接して配置される。活性領域５１は、例えばコーナー５１ａを面取りして円弧状に湾曲させた略矩形状の平面形状を有し、半導体基板３０の略中央（チップ中央）に設けられている。
【0037】
エッジ終端領域５２は、活性領域５１と半導体基板３０の端部（チップ端部）との間の領域であり、活性領域５１の周囲を略矩形状に囲む。エッジ終端領域５２は、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０が使用電圧で誤動作や破壊を起こさない限界の電圧である。エッジ終端領域５２には、例えば、ｐ型領域４８で構成されるフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造が配置される。
【0038】
半導体基板３０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ-型ドリフト領域（第１半導体領域）２およびｐ型ベース領域（第２半導体領域）４となる各エピタキシャル層３２，３３を順にエピタキシャル成長させてなる。半導体基板３０は、ｐ型エピタキシャル層３３側の第１主面をおもて面とし、ｎ+型出発基板３１側の第２主面（ｎ+型出発基板３１の裏面）を裏面とする。ｎ+型出発基板３１のおもて面は、例えば＜１１－２０＞方向に４度程度のオフ角を有する（０００１）面である。ｎ+型出発基板３１は、ｎ+型ドレイン領域（第７半導体領域）１である。
【0039】
トレンチゲート構造は、ｐ型ベース領域４、ｎ+型ソース領域（第３半導体領域）５、ｐ++型コンタクト領域（第４半導体領域）６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。ゲートトレンチ７は、半導体基板３０のおもて面から深さ方向Ｚにｐ型エピタキシャル層３３を貫通してｎ-型エピタキシャル層（第１導電型エピタキシャル層）３２に達し、後述するｎ型ＪＦＥＴ領域３の内部で終端する。ゲートトレンチ７は、半導体基板３０のおもて面に平行な第１方向Ｘにストライプ状に延在する。
【0040】
ゲートトレンチ７の長手方向（第１方向Ｘ）は例えば＜１１－２０＞方向であり、ゲートトレンチ７の短手方向（半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙ）は例えば＜１－１００＞方向である。ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。互いに隣り合うゲートトレンチ７間（メサ部）において、半導体基板３０のおもて面とｎ-型ドリフト領域２との間に、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。
【0041】
ｐ++型コンタクト領域６、ｐ型ベース領域４および後述するｐ+型領域２１，２２と、後述するｎ型ＪＦＥＴ領域３、後述するｎ型電流拡散領域３ａ、ｎ-型ドリフト領域２およびｎ+型ドレイン領域１と、のｐｎ接合（主接合）３４でボディダイオード（寄生のｐｉｎダイオード）が形成される。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型エピタキシャル層３３の内部にイオン注入により形成された拡散領域である。ｐ型エピタキシャル層３３のうち、これらイオン注入による拡散領域を除く部分がｐ型ベース領域４である。ｐ型ベース領域４は、互いに隣り合うゲートトレンチ７間の全域にわたって設けられている。
【0042】
ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体基板３０のおもて面とｐ型ベース領域４との間に選択的に設けられている。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、下面（ｎ+型ドレイン領域１側の面）でｐ型ベース領域４に接して、半導体基板３０のおもて面でソース電極（第１電極）１２にオーミック接触する。ｎ+型ソース領域５は、ゲートトレンチ７の側壁でゲート絶縁膜８に接し、第１方向Ｘにゲートトレンチ７と略同じ長さ（長手方向の長さ）で延在する。ｐ++型コンタクト領域６は、ゲートトレンチ７から離れて設けられ、ｎ+型ソース領域５に隣接する。ｐ++型コンタクト領域６は、活性領域５１の全域にわたって均一なレイアウトで配置されている。
【0043】
ｐ++型コンタクト領域６が均一なレイアウトで配置されているとは、次の通りである。ｐ++型コンタクト領域６は、すべてのメサ部に略同じ平面形状および略同じ寸法で設けられている。具体的には、ｐ++型コンタクト領域６は、例えば、各メサ部の第２方向Ｙの略中心において、略同じ幅（第２方向Ｙの幅）で第１方向Ｘに略同じ長さで直線状に延在するか（図５）、または略同じ寸法および略同じ平面形状で第１方向Ｘに所定ピッチで島状に点在する（図６）。すなわち、ｐ++型コンタクト領域６は、第１方向Ｘにすべて略同じ位置で終端するストライプ状か、または略同じ寸法および略同じ平面形状で第１方向Ｘに同じ個数で等間隔に点在するドット状（マトリクス状）に設けられている。
【0044】
第１方向Ｘにｐ++型コンタクト領域６からエッジ終端領域５２の後述するｐ++型外周コンタクト領域４３までの最短距離ｘ１はすべてのメサ部で略同じであることが好ましい。この場合、すべてのゲートトレンチ７が第１方向Ｘに略同じ位置で終端する。すなわち、活性領域５１のコーナー５１ａが円弧状に湾曲していたとしても、第２方向Ｙに最も外側（チップ端部側）のｐ++型コンタクト領域６の端部は、従来構造（図９（ａ）参照）のように他のｐ++型コンタクト領域６よりも第１方向Ｘに内側で終端させずに、第１方向Ｘに他のｐ++型コンタクト領域６の端部と同じ位置で終端させる。
【0045】
第１方向Ｘにｐ++型コンタクト領域６からｐ++型外周コンタクト領域４３までの最短距離ｘ１が活性領域５１のコーナー５１ａ近傍で相対的に若干（例えば１μｍ～２μｍ程度）長くなっても、ボディダイオードの順方向電流の電流密度が約１％増となる程度であるため許容される。例えば、ｐ++型コンタクト領域６が第１方向Ｘに直線状に延在する場合、活性領域５１のコーナー５１ａ近傍に端部が位置するｐ++型コンタクト領域６の長さ（第１方向Ｘに延在する長さ）について、他のｐ++型コンタクト領域６の長さの－５％以内であれば、本実施の形態の効果が得られる。
【0046】
第１方向Ｘにｐ++型コンタクト領域６からｐ++型外周コンタクト領域４３までの最短距離ｘ１とは、ｐ++型コンタクト領域６（各メサ部においてｐ++型コンタクト領域６が第１方向Ｘに島状に点在する場合には第１方向Ｘに最も外側のｐ++型コンタクト領域６）からｐ++型外周コンタクト領域４３までの第１方向Ｘの距離である。また、ｐ++型コンタクト領域６の第２方向Ｙの幅はすべてのｐ++型コンタクト領域６で略同じであり、第２方向Ｙに最も外側のｐ++型コンタクト領域６の端部で従来構造（図１０（ａ）,１１（ａ）参照）のように局所的に幅を広げたレイアウトにはしない。
【0047】
また、第１方向Ｘに後述するｐ++型領域４４に対向するすべてのメサ部において、第１方向Ｘにｐ++型コンタクト領域６からｐ++型領域４４までの最短距離ｘ２は略同じである。第１方向Ｘにｐ++型領域４４に対向するメサ部における第１方向Ｘにｐ++型コンタクト領域６からｐ++型領域４４までの最短距離ｘ２とは、ｐ++型コンタクト領域６（各メサ部においてｐ++型コンタクト領域６が第１方向Ｘに島状に点在する場合には第１方向Ｘに最もｐ++型領域４４側のｐ++型コンタクト領域６）のｐ++型領域４４側の端部からｐ++型領域４４までの第１方向Ｘの距離である。
【0048】
また、第２方向Ｙに最も外側のｐ++型コンタクト領域６（すなわち第２方向Ｙにｐ++型外周コンタクト領域４３に対向するｐ++型コンタクト領域６）や、第２方向Ｙに最もｐ++型領域４４側のｐ++型コンタクト領域６（すなわち第２方向Ｙにｐ++型領域４４に対向するｐ++型コンタクト領域６）は、活性領域５１の中央側のｐ++型コンタクト領域６と同じレイアウトで配置されており、従来構造（図１０,１１参照）のように他のｐ++型コンタクト領域６よりも第２方向Ｙの幅を広げたレイアウトや平面形状の異なるレイアウトにはしない。
【0049】
このように、活性領域５１のコーナー５１ａが円弧状に湾曲していたり、活性領域５１に部分的にｐ++型領域４４が配置されたとしても、活性領域５１の中央側および端部側ともにほぼ同じレイアウトとなるように、活性領域５１の全域にわたって均一なレイアウトでｐ++型コンタクト領域６が配置される。実施の形態のｐ++型コンタクト領域６には、従来構造のように相対的に著しく長い部分や幅の広い部分（図８～１１の符号１０４ａ～１０４ｃ，１０５ａ，１０５ｂで示す部分に相当）は存在しない。略同じ長さ、略同じ形状および略同じ距離とは、それぞれ製造プロセスのばらつきによる許容誤差を含む範囲で同じ長さ、同じ形状および同じ距離であることを意味する。
【0050】
１つのｐ++型コンタクト領域６を含むトレンチゲート構造でＳｉＣ－ＭＯＳＦＥＴの１つの単位セルが構成される。具体的には、ｐ++型コンタクト領域６が第１方向Ｘに直線状に延在する場合、ＳｉＣ－ＭＯＳＦＥＴの単位セル（図５の二点鎖線５３で囲む部分）は第１方向Ｘに延在する直線状であり、第２方向Ｙに隣接して複数配置される。ｐ++型コンタクト領域６が島状に点在する場合、ＳｉＣ－ＭＯＳＦＥＴの単位セル（図６の二点鎖線５３で囲む部分）はｐ++型コンタクト領域６と同じピッチで島状に点在し、第１，２方向Ｘ，Ｙにそれぞれ隣接して複数配置される。
【0051】
また、活性領域５１において、半導体基板３０のおもて面とｐ型ベース領域４との間には、ｐ型ベース領域４に接し、ｎ+型ソース領域５およびｐ++型コンタクト領域６と離れて、ｐ++型領域（第６半導体領域）４４が選択的に設けられている。ｐ++型領域４４は、半導体基板１００のおもて面上のゲートパッド１４に層間絶縁膜１１を介して対向する。ｐ++型領域４４は、後述するｐ++型外周コンタクト領域４３に連結され、ｐ++型外周コンタクト領域４３を介してソース電極１２に電気的に接続されている。ｐ++型領域４４は、ゲートパッド１４と略同じ寸法の略矩形状の平面形状を有し、ゲートパッド１４の全面に対向する。
【0052】
ｐ++型領域４４は、ｐ型エピタキシャル層３３の内部にイオン注入により形成された拡散領域である。ｐ++型領域４４は、例えば、ｐ++型コンタクト領域６と同時に形成される。ｐ++型領域４４と後述するｐ++型外周コンタクト領域４３との間に、ＳｉＣ－ＭＯＳＦＥＴの単位セルが配置されてもよい。ｐ++型領域４４とｐ++型外周コンタクト領域４３との間に配置された単位セルのｐ++型コンタクト領域６についても他の単位セルのｐ++型コンタクト領域６と同じレイアウトで配置されるため、上述したようにｐ++型コンタクト領域６のレイアウトは活性領域５１の全域にわたって均一である。
【0053】
ｐ型ベース領域４とｎ-型ドリフト領域２との間において、ゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に、ｐ+型領域２１，２２およびｎ型ＪＦＥＴ領域３がそれぞれ選択的に設けられている。ｐ+型領域２１，２２およびｎ型ＪＦＥＴ領域３とｎ-型ドリフト領域２との間において、ｎ型電流拡散領域３ａが設けられている。ｎ型電流拡散領域３ａは、ｎ型ＪＦＥＴ領域３と略同じ不純物濃度か、あるいはｎ型ＪＦＥＴ領域３とｎ-型ドリフト領域２との間の不純物濃度である。ｐ+型領域２１，２２、ｎ型ＪＦＥＴ領域３およびｎ型電流拡散領域３ａは、ｎ-型エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｐ+型領域２１，２２とｎ型ＪＦＥＴ領域３とがｎ+型ドレイン領域１側に同じ深さ位置で終端してもよいし、ｐ+型領域２１，２２とｎ-型ドリフト領域２との間にｎ型電流拡散領域３ａが延在してもよい。
【0054】
ｐ+型領域２１，２２は、ソース電極１２の電位に固定されており、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時に空乏化して（もしくはｎ型ＪＦＥＴ領域３を空乏化させて、またはその両方）、ゲート絶縁膜８にかかる電界を緩和させる機能を有する。ｐ+型領域２１，２２は、第１方向Ｘにゲートトレンチ７と略同じ長さで直線状に延在する。ｐ+型領域２１は、ｐ型ベース領域４と離れて設けられ、深さ方向Ｚにゲートトレンチ７の底面に対向する。ｐ+型領域２１は、ゲートトレンチ７の底面でゲート絶縁膜８に接してもよいし、ゲートトレンチ７から離れていてもよい。
【0055】
ｐ+型領域２２は、互いに隣り合うゲートトレンチ７間において、ｐ型ベース領域４に接し、ゲートトレンチ７およびｐ+型領域２１と離れて設けられている。ｐ+型領域２２は、メサ部（互いに隣り合うゲートトレンチ７間）の第２方向Ｙの略中心に配置され、深さ方向Ｚにｐ++型コンタクト領域６に対向する。ｐ+型領域２２の第２方向Ｙの幅は、互いに隣り合うｐ+型領域２１，２２間のｎ型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域３の第２方向Ｙの幅に応じて適宜設定され、ｐ++型コンタクト領域６の第２方向Ｙの幅以上であってもよいし、ｐ++型コンタクト領域６の第２方向Ｙの幅よりも狭くてもよい。
【0056】
ｐ+型領域２２は、ｎ+型ドレイン領域１側の部分とｎ+型ソース領域５側の部分とが略同じ不純物濃度であってもよいし、ｎ+型ドレイン領域１側の部分とｎ+型ソース領域５側の部分とを異なる不純物濃度で積層した２層構造であってもよい。ｎ型電流拡散領域３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型ＪＦＥＴ領域３は、ｐ+型領域２１，２２に隣接し、上面（ｎ+型ソース領域５側の面）でｐ型ベース領域４に接し、下面（ｎ+型ドレイン領域１側の面）でｎ型電流拡散領域３ａに接する。ｎ型ＪＦＥＴ領域３は、電子電流を低抵抗で下面の方向に導くための領域である。
【0057】
また、ｎ型ＪＦＥＴ領域３は、第２方向Ｙにゲートトレンチ７まで達してゲート絶縁膜８に接する。ｎ型ＪＦＥＴ領域３は設けられていなくてもよい。ｎ型ＪＦＥＴ領域３を設けない場合、ｎ型ＪＦＥＴ領域３に代えて、ｎ型電流拡散領域３ａが互いに隣り合うｐ+型領域２１，２２間をｐ型ベース領域４まで達し、第２方向Ｙにゲートトレンチ７まで達してゲート絶縁膜８に接する。ｎ-型エピタキシャル層３２のうち、イオン注入による拡散領域（ｐ+型領域２１，２２、ｎ型ＪＦＥＴ領域３およびｎ型電流拡散領域３ａ）を除く部分がｎ-型ドリフト領域２である。
【0058】
層間絶縁膜１１は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。層間絶縁膜１１には、活性領域５１の全域にわたって均一なレイアウトでコンタクトホール１１ａが設けられている。すなわち、コンタクトホール１１ａは、すべてのメサ部に略同じ平面形状および略同じ寸法で設けられ、ｎ+型ソース領域５およびｐ++型コンタクト領域６を露出する。具体的には、コンタクトホール１１ａは、各メサ部にそれぞれ第１方向Ｘに直線状（活性領域５１の面内においてストライプ状）に略同じ幅（第２方向Ｙの幅）で第１方向Ｘに略同じ長さで延在する。各メサ部のコンタクトホール１１ａにそれぞれ同一メサ部のすべてのｐ++型コンタクト領域６の全面が露出される。
【0059】
ソース電極１２は、層間絶縁膜１１のコンタクトホール１１ａを介して半導体基板３０のおもて面でｎ+型ソース領域５およびｐ++型コンタクト領域６にオーミック接触して、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ型ベース領域４に電気的に接続されている。ソース電極１２は、活性領域５１において半導体基板３０のおもて面のほぼ全面を覆う。ソース電極１２は、例えば一部を内側（チップ中央側）に凹ませた略矩形状の平面形状（不図示）を有する。ソース電極１２は、ソースパッド（電極パッド）を兼ねる。活性領域５１における層間絶縁膜１１上に、ソース電極１２と離れて、ゲートパッド１４が設けられている。
【0060】
ゲートパッド１４には、後述するゲートランナーを介してすべてのゲート電極９が電気的に接続されている。ゲートパッド１４は、例えば、略矩形状の平面形状を有する（不図示）。ゲートパッド１４は、例えば活性領域５１とエッジ終端領域５２との境界近傍においてソース電極１２の一部凹んだ凹部内に設けられ、ソース電極１２に３辺が対向する。ドレイン電極（第２電極）１３は、半導体基板３０の裏面（ｎ+型出発基板３１の裏面）の全面に設けられている。ドレイン電極１３は、半導体基板３０の裏面にオーミック接触して、ｎ+型ドレイン領域１（ｎ+型出発基板３１）に電気的に接続されている。
【0061】
エッジ終端領域５２には、活性領域５１と耐圧構造との間において半導体基板３０のおもて面とｎ-型ドリフト領域２との間に、活性領域５１からｐ型ベース領域４が延在している。以下、ｐ型ベース領域４のエッジ終端領域５２への延在部をｐ型ベース延在部４２とする。ｐ型ベース延在部４２とｎ-型ドリフト領域２との間にｐ+型領域４１が設けられている。ｐ+型領域４１は、例えば、活性領域５１のｐ+型領域２２と同時にｐ型エピタキシャル層３３の内部に形成された拡散領域である。ｐ+型領域４１は、ゲートパッド１４の直下（ｎ+型ドレイン領域１側）におけるｐ型ベース領域４とｎ-型ドリフト領域２との間に延在してもよい。
【0062】
半導体基板３０のおもて面とｐ型ベース延在部４２との間に、ｐ型ベース延在部４２に接してｐ++型外周コンタクト領域（第５半導体領域）４３が設けられている。ｐ++型外周コンタクト領域４３は、例えば、活性領域５１のｐ++型コンタクト領域６と同時にｐ型エピタキシャル層３３の内部に形成された拡散領域である。ｐ++型外周コンタクト領域４３は、活性領域５１とエッジ終端領域５２との境界に沿って、活性領域５１の周囲を略矩形状に囲む。ｐ++型外周コンタクト領域４３のコーナー４３ａは、所定の曲率で円弧状に湾曲している。ｐ++型外周コンタクト領域４３にｐ++型領域４４が連結されている。
【0063】
ｐ++型外周コンタクト領域４３は、ｐ型ベース延在部４２を介してソース電極１２に電気的に接続されている。ｐ++型外周コンタクト領域４３は、ドレイン電極１３にかかる電圧の急峻な上昇によってゲートパッド１４の直下の領域（ｐ型外周領域４０）の電位が持ち上がることを抑制する機能を有する。ｐ++型外周コンタクト領域４３の表面（半導体基板３０のおもて面）は、フィールド酸化膜４５で覆われている。ｐ++型外周コンタクト領域４３、ｐ型ベース延在部４２およびｐ+型領域４１を積層してなるｐ型外周領域４０は、活性領域５１の周囲を略矩形状に囲む。
【0064】
エッジ終端領域５２において半導体基板３０のおもて面と層間絶縁膜１１との間に、フィールド酸化膜４５が設けられている。フィールド酸化膜４５は、ゲートパッド１４の全面に対向するように、活性領域５１における半導体基板３０のおもて面と層間絶縁膜１１との間に延在してもよい。活性領域５１と耐圧構造との間においてフィールド酸化膜４５と層間絶縁膜１１との間に、ゲートポリシリコン配線層４６が設けられている。ゲートポリシリコン配線層４６の上には、層間絶縁膜１１のコンタクトホール１１ｂを介してゲート金属配線層４７が設けられている。
【0065】
ゲート金属配線層４７は、ゲートパッド１４に連結されている。ゲートポリシリコン配線層４６およびゲート金属配線層４７は、活性領域５１の周囲を囲んでゲートランナーを構成する。ゲートポリシリコン配線層４６には、ゲートトレンチ７の長手方向の端部においてゲート電極９が連結されている。ゲートポリシリコン配線層４６およびゲート金属配線層４７を介してすべてのゲート電極９がゲートパッド１４に電気的に接続されている。ゲートランナーの全面が、深さ方向Ｚに絶縁層（フィールド酸化膜４５および層間絶縁膜１１）を介してｐ++型外周コンタクト領域４３、ｐ型ベース延在部４２およびｐ+型領域４１のすべてに対向する。
【0066】
実施の形態にかかる炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）の動作について説明する。通常動作時、ソース電極１２に対して正の電圧がドレイン電極１３に印加（ドレイン・ソース間が順バイアス）され、ｐ++型コンタクト領域６、ｐ型ベース領域４およびｐ+型領域２１，２２と、ｎ型ＪＦＥＴ領域３、ｎ型電流拡散領域３ａ、ｎ-型ドリフト領域２およびｎ+型ドレイン領域１と、のｐｎ接合３４が逆バイアスされる。この状態で、ゲート電極９への印加電圧がゲート閾値電圧未満であると、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。
【0067】
一方、ソース電極１２に対して正の電圧がドレイン電極１３に印加された状態でゲート電極９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域４の、ゲートトレンチ７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１からｎ-型ドリフト領域２、ｎ型電流拡散領域３ａ、ｎ型ＪＦＥＴ領域３、およびチャネルを通ってｎ+型ソース領域５へ向かう主電流（ドリフト電流）が流れ、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１０）がオンする。
【0068】
また、ＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中や、ＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時には、ドレイン・ソース間が逆バイアスされる。このため、ｐ++型コンタクト領域６、ｐ型ベース領域４およびｐ+型領域２１，２２と、ｎ型ＪＦＥＴ領域３、ｎ型電流拡散領域３ａ、ｎ-型ドリフト領域２およびｎ+型ドレイン領域１のｐｎ接合３４が順バイアスされてボディダイオードが導通（順方向通電）し、ｐ++型外周コンタクト領域４３よりも内側にボディダイオードの順方向電流が流れる。
【0069】
上述したようにｐ++型コンタクト領域６およびコンタクトホール１１ａが活性領域５１の全域にわたって均一なレイアウトで配置されていることで、活性領域５１の面内での半導体基板３０の内部抵抗のばらつきを抑制することができる。これによって、活性領域５１の面内でのボディダイオードの順方向電流（正孔電流）の電流密度のばらつきを抑制することができ、ボディダイオードが導通しても、ｎ+型出発基板３１とｎ-型エピタキシャル層３２との界面での正孔電流密度が積層欠陥（ＳＦ）成長の閾値を超えにくい。
【0070】
したがって、従来構造（図８～１１参照）と比べて、ボディダイオード導通時のｎ+型出発基板３１の基底面転位（ＢＰＤ）からの積層欠陥成長を抑制することができる。具体的には、従来構造では、ボディダイオードの順方向電流の電流密度が２００Ａ／ｃｍ2～４００Ａ／ｃｍ2であるときに積層欠陥があらわれたのに対し、本実施の形態においては、ボディダイオードの順方向電流の電流密度が５００Ａ／ｃｍ2程度まで高くなったときに積層欠陥があらわれることが発明者により確認されている。
【0071】
以上、説明したように、実施の形態によれば、ソース電極とのソースコンタクトを形成するｐ++型コンタクト領域と、ソースコンタクトが形成されるコンタクトホールと、が活性領域の中央側および端部側ともに同じレイアウトとなるように、活性領域の全域にわたって均一なレイアウトで配置されている。これによって、活性領域の面内での半導体基板の内部抵抗のばらつきを抑制することができ、活性領域の面内でのボディダイオードの順方向電流（正孔電流）の電流密度のばらつきを抑制することができる。このため、ボディダイオードが導通しても、ｎ+型出発基板とｎ-型エピタキシャル層との界面での正孔電流密度の増加を抑制することができ、バイポーラ劣化を抑制することができる。
【0072】
（実験例）
ｐ++型コンタクト領域６のレイアウトとバイポーラ劣化との関係について検証した。図７Ａは、実験例の各試料のｐ++型コンタクト領域のレイアウトを示す図表である。図７Ｂは、実験例の各試料の検証結果を示す図表である。図７Ｂには、実験例の各試料（縦型ＳｉＣ－ＭＯＳＦＥＴが作製された半導体チップ）のバイポーラ劣化不良の発生確率を、評価した半導体チップの総数（分母）に対してバイポーラ劣化不良が発生した半導体チップの個数（分子）で示す。ボディダイオードの導通前後でオン電圧Ｖｏｎが１０％増加した半導体チップをバイポーラ劣化不良としている。
ｐ++型コンタクト領域６のレイアウトとバイポーラ劣化との関係について検証した。図７Ａは、実験例の各試料のｐ++型コンタクト領域のレイアウトを示す図表である。図７Ｂは、実験例の各試料の検証結果を示す図表である。図７Ｂには、実験例の各試料（縦型ＳｉＣ－ＭＯＳＦＥＴが作製された半導体チップ）のバイポーラ劣化不良の発生確率を、評価した半導体チップの総数（分母）に対してバイポーラ劣化不良が発生した半導体チップの個数（分子）で示す。ボディダイオードの導通前後でオン電圧Ｖｏｎが１０％増加した半導体チップをバイポーラ劣化不良としている。
【0073】
実験例の試料１～７の設計条件を図７Ａに示す。試料１～４は、上述した実施の形態にかかる炭化珪素半導体装置１０（図１～６参照）の構造を備えたトレンチゲート構造の縦型ＳｉＣ－ＭＯＳＦＥＴであり、活性領域５１の全域にわたって均一なレイアウトでｐ++型コンタクト領域６が配置されている。具体的には、試料１～３は、ｐ++型コンタクト領域６を活性領域５１の全域にわたって同じ幅および同じ長さで第１方向Ｘにストライプ状に延在させた（図５）。試料４は、ｐ++型コンタクト領域６を活性領域５１の全域にわたって同じ寸法および同じ平面形状で島状（ドット状）に点在させた（図６）。
【0074】
試料１～３は、セルピッチをそれぞれ４．５μｍ、５μｍおよび７μｍとし、１単位セルの面積（表面積）に対するｐ++型コンタクト領域６の面積（以下、ｐ++型コンタクト領域６の面積占有率とする）をそれぞれ２２．２％、２０％および１４．２％とした。試料４は、セルピッチを６μｍとし、ｐ++型コンタクト領域６の面積占有率を１６．７％とした。試料１～４ともに、ｐ++型コンタクト領域６のレイアウトは、活性領域５１の中央側および端部側ともに同じである（「均一」と図示）。試料１～４ともにコンタクトホール１１ａを同じ幅および同じ長さで第１方向Ｘに延在するストライプ状に配置した。
【0075】
試料５～７は、活性領域に島状（ドット状）に点在させたｐ++型コンタクト領域の表面積を局所的に大きくしたプレーナゲート構造の縦型ＳｉＣ－ＭＯＳＦＥＴである。試料５～７ともに、セルピッチを１０．２μｍとし、ｐ++型コンタクト領域の面積占有率を１３．７％とした。具体的には、試料５～７は、第２方向Ｙに最も外側のｐ++型コンタクト領域のみを、第１方向Ｘに直線状に延在させ、かつ第２方向Ｙの幅を相対的に広くした（図９（ａ），１０（ａ）に示す従来構造のｐ++型コンタクト領域１１１の第２方向Ｙにｐ++型外周コンタクト領域１１３に対向する部分１０４ｂに相当）。
【0076】
これに加えて、試料６，７は、第２方向Ｙに最も外側のｐ++型コンタクト領域の第２方向Ｙの端部を、活性領域のコーナーに対向する部分で活性領域のコーナーの内周に沿って湾曲した円弧を有する中心角９０度の扇状の平面形状にした（図９（ａ），１０（ａ）に示す従来構造のｐ++型コンタクト領域１１１のｐ++型外周コンタクト領域１１３のコーナー１１３ａに対向する部分１０４ｃに相当）。試料６，７の第２方向Ｙに最も外側のｐ++型コンタクト領域の第２方向Ｙの扇状の平面形状の端部の半径ｒ（Ｒ１０１に相当）を、それぞれ３０μｍおよび３００μｍとした。
【0077】
これら実験例の試料１～７のボディダイオードに異なる条件で導通してバイポーラ劣化不良の有無を検証した結果を図７Ｂに示す（試料４の結果は図示省略）。図７Ｂの測定１～１３は、測定番号（測定Ｎｏ．）が大きいほど概ね電流負荷が大きい厳しい条件となるように設定している。測定１～３では、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードに順方向にそれぞれ電流密度１００Ａ／ｃｍ2、２００Ａ／ｃｍ2および３００Ａ／ｃｍ2で直流電流を２０分間流した。測定４では、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードに順方向に電流密度１００Ａ／ｃｍ2で直流電流を６０分間流した。
【0078】
測定５では、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードに順方向に電流密度４００Ａ／ｃｍ2で直流電流を５分間流すことを２回行った。測定６では、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードに順方向に電流密度３５０Ａ／ｃｍ2で直流電流を２０分間流した。測定７～１３では、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードに順方向にそれぞれ電流密度４００Ａ／ｃｍ2、５００Ａ／ｃｍ2、６００Ａ／ｃｍ2、７００Ａ／ｃｍ2、８００Ａ／ｃｍ2、９００Ａ／ｃｍ2および１０００Ａ／ｃｍ2でパルス（ｐｕｌｓｅ）電流を２０分間流した。
【0079】
実験例の各試料について、試料１～３には、測定４から順に測定１３まで行った。試料１～３には、測定４よりも電流負荷が小さい測定１～３は行っていない。試料４には、測定４を行った。試料５，６には、測定１から順にすべての評価チップ（評価した半導体チップ）にバイポーラ劣化不良が発生した測定９まで行った。試料５，６には、測定９よりも電流負荷が大きい測定１０～１３は行っていない。試料７には、測定１から順にすべての評価チップにバイポーラ劣化不良が発生した測定７まで行った。試料７には、測定７よりも電流負荷が大きい測定８～１３は行っていない。
【0080】
図７Ｂには、評価チップへの電流負荷を大きくしていき、不良チップ数が増えた測定条件の結果を太字で示す。図７Ｂに示す実験例の試料５～７の結果から、活性領域のコーナーに対向する部分でｐ++型コンタクト領域の表面積を相対的に大きくするほど、低い電流密度で（測定Ｎｏ．の小さい測定条件）バイポーラ劣化不良が発生することが確認された。第２方向Ｙに最も外側のｐ++型コンタクト領域の第２方向Ｙの扇状の平面形状の端部の半径ｒが３００μｍと大きい試料７では、当該扇状の平面形状の端部を露出するコンタクトホールから積層欠陥が集中して発生することが確認された。
【0081】
一方、図７Ｂに示す実験例の試料１～３の結果から、試料１～３は、試料５～７と比べて電流負荷の大きい測定条件であってもバイポーラ劣化不良の発生確率が小さいことが確認された。すなわち、上述した実施の形態にかかる炭化珪素半導体装置１０のように、活性領域５１の中央側および端部側ともに同じレイアウトとなるように、活性領域５１の全域にわたって均一なレイアウトでｐ++型コンタクト領域６およびコンタクトホール１１ａを配置することで、ｎ+型出発基板３１とｎ-型エピタキシャル層３２との界面での正孔電流密度の増加を抑制して、バイポーラ劣化を抑制することができることが確認された。
【0082】
また、図７Ｂに示す実験例の試料１～３の結果から、ｐ++型コンタクト領域６の面積占有率が小さいほど、バイポーラ劣化不良の発生確率を小さくすることができることが確認された。このため、ｐ++型コンタクト領域６の面積占有率は小さいほど好ましい。また、図示省略するが、試料４について測定４を行った結果、試料４のすべての評価チップでバイポーラ劣化不良が発生しないことが確認された。なお、試料４については、半導体基板３０中のフォトルミネッセンス（ＰＬ：Ｐｈｏｔｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）に基づいて積層欠陥を検出してバイポーラ劣化不良の有無を推定している。
【0083】
試料４のｐ++型コンタクト領域６の面積占有率は、試料２のｐ++型コンタクト領域６の面積占有率と試料３のｐ++型コンタクト領域６の面積占有率との間に設定されている。このため、試料４に測定５から順に測定１３まで行った場合、試料４の検証結果として、試料２の検証結果と試料３の検証結果との間のバイポーラ劣化不良の発生確率が得られると推測される。したがって、活性領域５１の全域にわたって均一なレイアウトでｐ++型コンタクト領域６およびコンタクトホール１１ａが配置されていれば、そのレイアウトパターンによらず、バイポーラ劣化不良を抑制することができることが確認された。
【0084】
以上において本発明は種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や不純物濃度、セルピッチ等は要求される仕様等に応じて適宜設定される。例えば、上述した実施の形態にかかる炭化珪素半導体装置（トレンチゲート構造の縦型ＳｉＣ－ＭＯＳＦＥＴ）に相当する実験例の試料１～４のセルピッチおよびｐ++型コンタクト領域の面積占有率は一例であり、セルピッチを５．２μｍ程度として、ｐ++型コンタクト領域の面積占有率を１９．２％程度としてもよい。
【0085】
また、活性領域にゲートパッド以外の電極パッドを設けた場合においても、当該電極パッド直下に、ゲートパッド直下と同様にｐ++型領域が配置される。この電極パッド直下のｐ++型領域とＳｉＣ－ＭＯＳＦＥＴのｐ++型コンタクト領域との第１，２方向の位置関係についても、ゲートパッド直下のｐ++型領域とＳｉＣ－ＭＯＳＦＥＴのｐ++型コンタクト領域との第１，２方向の位置関係と同様に設定される。
【産業上の利用可能性】
【0086】
以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【0087】
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｎ型ＪＦＥＴ領域
３ａ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１１ 層間絶縁膜
１１ａ，１１ｂ コンタクトホール
１２ ソース電極
１３ ドレイン電極
１４ ゲートパッド
２１，２２，４１ ｐ+型領域
３０ 半導体基板
３１ ｎ+型出発基板
３２ ｎ-型エピタキシャル層
３３ ｐ型エピタキシャル層
３４ ｐｎ接合（主接合）
４０ ｐ型外周領域
４２ ｐ型ベース延在部
４３ ｐ++型外周コンタクト領域
４３ａ ｐ++型外周コンタクト領域のコーナー
４４ ｐ++型領域
４５ フィールド酸化膜
４６ ゲートポリシリコン配線層
４７ ゲート金属配線層
４８ 耐圧構造のｐ型領域
５１ 活性領域
５１ａ 活性領域のコーナー
５２ エッジ終端領域
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
ｘ１ 第１方向にｐ++型コンタクト領域からｐ++型外周コンタクト領域までの最短距離
ｘ２ 第１方向にｐ++型コンタクト領域からゲートパッド直下のｐ++型領域までの最短距離
２ ｎ-型ドリフト領域
３ ｎ型ＪＦＥＴ領域
３ａ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１１ 層間絶縁膜
１１ａ，１１ｂ コンタクトホール
１２ ソース電極
１３ ドレイン電極
１４ ゲートパッド
２１，２２，４１ ｐ+型領域
３０ 半導体基板
３１ ｎ+型出発基板
３２ ｎ-型エピタキシャル層
３３ ｐ型エピタキシャル層
３４ ｐｎ接合（主接合）
４０ ｐ型外周領域
４２ ｐ型ベース延在部
４３ ｐ++型外周コンタクト領域
４３ａ ｐ++型外周コンタクト領域のコーナー
４４ ｐ++型領域
４５ フィールド酸化膜
４６ ゲートポリシリコン配線層
４７ ゲート金属配線層
４８ 耐圧構造のｐ型領域
５１ 活性領域
５１ａ 活性領域のコーナー
５２ エッジ終端領域
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
ｘ１ 第１方向にｐ++型コンタクト領域からｐ++型外周コンタクト領域までの最短距離
ｘ２ 第１方向にｐ++型コンタクト領域からゲートパッド直下のｐ++型領域までの最短距離
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】