▶ ズハイ アクセス セミコンダクター シーオー．，エルティーディーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024028179
(43)【公開日】2024-03-01
(54)【発明の名称】素子埋め込みパッケージ構造の製造方法
(51)【国際特許分類】
H05K 3/46 20060101AFI20240222BHJP
H05K 1/03 20060101ALI20240222BHJP
H05K 3/00 20060101ALI20240222BHJP
H05K 3/16 20060101ALI20240222BHJP
H05K 3/18 20060101ALI20240222BHJP
【ＦＩ】
H05K3/46 Q
H05K1/03 610R
H05K3/00 N
H05K3/16
H05K3/18 E
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023130636
(22)【出願日】2023-08-10
(31)【優先権主張番号】202210994320.8
(32)【優先日】2022-08-17
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】521133551
【氏名又は名称】ズハイ アクセス セミコンダクター シーオー．，エルティーディー
【氏名又は名称原語表記】Ｚｈｕｈａｉ Ａｃｃｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏ．， Ｌｔｄ
(74)【代理人】
【識別番号】100088904
【弁理士】
【氏名又は名称】庄司 隆
(74)【代理人】
【識別番号】100124453
【弁理士】
【氏名又は名称】資延 由利子
(74)【代理人】
【識別番号】100135208
【弁理士】
【氏名又は名称】大杉 卓也
(74)【代理人】
【識別番号】100183656
【弁理士】
【氏名又は名称】庄司 晃
(74)【代理人】
【識別番号】100224786
【弁理士】
【氏名又は名称】大島 卓之
(74)【代理人】
【識別番号】100225015
【弁理士】
【氏名又は名称】中島 彩夏
(74)【代理人】
【識別番号】100231647
【弁理士】
【氏名又は名称】千種 美也子
(72)【発明者】
【氏名】チェン ケンメイ
(72)【発明者】
【氏名】フアン ベンキア
(72)【発明者】
【氏名】フェン レイ
(72)【発明者】
【氏名】フェン ジンドン
(72)【発明者】
【氏名】ホン イェジー
【テーマコード（参考）】
5E316
5E343
【Ｆターム（参考）】
5E316AA02
5E316AA12
5E316AA32
5E316AA43
5E316CC09
5E316CC10
5E316CC32
5E316CC36
5E316DD17
5E316DD23
5E316DD24
5E316DD44
5E316DD48
5E316FF07
5E316FF13
5E316FF14
5E316GG15
5E316GG17
5E316GG18
5E316GG22
5E316HH17
5E316HH22
5E316HH32
5E316JJ12
5E316JJ13
5E316JJ24
5E316JJ25
5E316JJ27
5E343AA02
5E343AA07
5E343AA17
5E343AA18
5E343BB24
5E343BB35
5E343BB40
5E343BB67
5E343DD25
5E343DD33
5E343DD43
5E343GG11
5E343GG20
(57)【要約】 （修正有）
【課題】本発明は、生産効率を向上させるとともに製造コストを低下させた素子埋め込みパッケージ構造の製造方法を提供する。
【解決手段】方法は、銅箔１０１１の少なくとも一方の面に第１誘電体層１０１を形成し、且つ、第１誘電体層１０１に第１特徴パターンを形成して銅箔１０１１を露出させるステップと、露出している銅箔１０１１をエッチングして素子開口枠１０１２及び銅ピラー開口枠１０１４を形成するステップと、金属フレームの底面に接着層１０１３を施し素子１０７をマウントするステップと、第２誘電体層１０２を積層して、金属フレームを覆うとともに素子開口枠及びビアピラー開口枠を充填する第２誘電体層１０２を形成するステップと、銅ピラー開口枠１０１４にビアピラー１０２２を形成し、且つ、ビアピラー１０２２により導通接続される第１銅層１０３１及び第２銅層１０４１を形成するステップと、を含む。
【選択図】図７
【解決手段】方法は、銅箔１０１１の少なくとも一方の面に第１誘電体層１０１を形成し、且つ、第１誘電体層１０１に第１特徴パターンを形成して銅箔１０１１を露出させるステップと、露出している銅箔１０１１をエッチングして素子開口枠１０１２及び銅ピラー開口枠１０１４を形成するステップと、金属フレームの底面に接着層１０１３を施し素子１０７をマウントするステップと、第２誘電体層１０２を積層して、金属フレームを覆うとともに素子開口枠及びビアピラー開口枠を充填する第２誘電体層１０２を形成するステップと、銅ピラー開口枠１０１４にビアピラー１０２２を形成し、且つ、ビアピラー１０２２により導通接続される第１銅層１０３１及び第２銅層１０４１を形成するステップと、を含む。
【選択図】図７
【特許請求の範囲】
【請求項1】
銅箔の少なくとも一方の面に第１誘電体材料を積層して第１誘電体層を形成し、且つ前記第１誘電体層に第１特徴パターンを形成して前記銅箔を露出させるステップ（ａ）と、
露出している銅箔をエッチングして素子開口枠及びビアピラー開口枠を形成して、金属フレームを得るステップ（ｂ）と、
前記金属フレームの底面に接着層を施し、前記素子開口枠内で素子を前記接着層にマウントするステップ（ｃ）と、
第２誘電体材料を積層して、前記金属フレームを覆うとともに前記素子開口枠及び前記ビアピラー開口枠を充填する第２誘電体層を形成するステップ（ｄ）と、
前記ビアピラー開口枠にビアピラーを形成し、且つ前記第２誘電体層の上下面にそれぞれ前記ビアピラーにより導通接続される第１配線層及び第２配線層を形成するステップ（ｅ）と、を含む、
素子埋め込みパッケージ構造の製造方法。
露出している銅箔をエッチングして素子開口枠及びビアピラー開口枠を形成して、金属フレームを得るステップ（ｂ）と、
前記金属フレームの底面に接着層を施し、前記素子開口枠内で素子を前記接着層にマウントするステップ（ｃ）と、
第２誘電体材料を積層して、前記金属フレームを覆うとともに前記素子開口枠及び前記ビアピラー開口枠を充填する第２誘電体層を形成するステップ（ｄ）と、
前記ビアピラー開口枠にビアピラーを形成し、且つ前記第２誘電体層の上下面にそれぞれ前記ビアピラーにより導通接続される第１配線層及び第２配線層を形成するステップ（ｅ）と、を含む、
素子埋め込みパッケージ構造の製造方法。
【請求項2】
前記第１誘電体材料と前記第２誘電体材料とは、同じであるか、又は異なる、請求項１に記載の製造方法。
【請求項3】
前記第１誘電体材料及び／又は前記第２誘電体材料には、無機フィラー強化の高分子媒体が含まれる、請求項２に記載の製造方法。
【請求項4】
前記高分子媒体は、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、ポリフェニレンエーテル又はそれらの組み合わせから選択される、請求項３に記載の製造方法。
【請求項5】
前記無機フィラーは、セラミックフィラー、ガラス繊維又はそれらの組み合わせから選択される、請求項３に記載の製造方法。
【請求項6】
前記高分子媒体は感光性高分子樹脂である、請求項３に記載の製造方法。
【請求項7】
ステップ（ａ）は、前記銅箔の表面に対して粗化処理を行うことを含む、請求項１に記載の製造方法。
【請求項8】
ステップ（ａ）は、レーザドリル加工、機械ドリル加工、プラズマエッチング又は露光現像の方法により、前記第１誘電体層に第１特徴パターンを形成することを含む、請求項１に記載の製造方法。
【請求項9】
ステップ（ｂ）における前記接着層には粘着テープが含まれる、請求項１に記載の製造方法。
【請求項10】
ステップ（ｃ）は、前記素子開口枠内で素子の端子面を前記接着層に貼り付けることを含む、請求項１に記載の製造方法。
【請求項11】
ステップ（ｄ）は、さらに、前記金属フレームの頂面に第２誘電体材料を積層して第２誘電体層を形成した後、前記接着層を除去することを含む、請求項１０に記載の製造方法。
【請求項12】
ステップ（ｄ）は、さらに、
前記接着層を除去した後、前記金属フレームの底面に第２誘電体材料を積層して、第２誘電体層を形成することを含む、請求項１１に記載の製造方法。
前記接着層を除去した後、前記金属フレームの底面に第２誘電体材料を積層して、第２誘電体層を形成することを含む、請求項１１に記載の製造方法。
【請求項13】
ステップ（ｅ）は、
前記ビアピラー開口枠内にビアを形成するステップ（ｅ１）と、
前記ビア内に及び前記第２誘電体層の上下面に第１金属シード層を堆積するステップ（ｅ２）と、
前記第１金属シード層に銅を電気めっきして、前記ビア内にビアピラーを形成し、かつ、前記第２誘電体層の上下面にそれぞれ第１銅層及び第２銅層を形成するステップ（ｅ３）と、
前記第１銅層及び第２銅層をエッチングして、第１配線層及び第２配線層をそれぞれ形成するステップ（ｅ４）と、
露出している第１金属シード層をエッチングするステップ（ｅ５）と、を含む、請求項１に記載の製造方法。
前記ビアピラー開口枠内にビアを形成するステップ（ｅ１）と、
前記ビア内に及び前記第２誘電体層の上下面に第１金属シード層を堆積するステップ（ｅ２）と、
前記第１金属シード層に銅を電気めっきして、前記ビア内にビアピラーを形成し、かつ、前記第２誘電体層の上下面にそれぞれ第１銅層及び第２銅層を形成するステップ（ｅ３）と、
前記第１銅層及び第２銅層をエッチングして、第１配線層及び第２配線層をそれぞれ形成するステップ（ｅ４）と、
露出している第１金属シード層をエッチングするステップ（ｅ５）と、を含む、請求項１に記載の製造方法。
【請求項14】
ステップ（ｅ４）は、さらに、
前記第１銅層及び前記第２銅層にそれぞれ第１フォトレジスト層及び第２フォトレジスト層を施し、前記第１フォトレジスト層及び第２フォトレジスト層をパターニングして、前記第１銅層及び前記第２銅層を露出させることと、
露出している前記第１銅層及び前記第２銅層をそれぞれエッチングして、第１配線層及び第２配線層を形成することと、
前記第１フォトレジスト層及び前記第２フォトレジスト層を除去することと、を含む、請求項１３に記載の製造方法。
前記第１銅層及び前記第２銅層にそれぞれ第１フォトレジスト層及び第２フォトレジスト層を施し、前記第１フォトレジスト層及び第２フォトレジスト層をパターニングして、前記第１銅層及び前記第２銅層を露出させることと、
露出している前記第１銅層及び前記第２銅層をそれぞれエッチングして、第１配線層及び第２配線層を形成することと、
前記第１フォトレジスト層及び前記第２フォトレジスト層を除去することと、を含む、請求項１３に記載の製造方法。
【請求項15】
前記第１金属シード層は、無電解めっき又はスパッタリングの方法により堆積される、請求項１３に記載の製造方法。
【請求項16】
前記第１金属シード層には、チタン、銅、チタンタングステン合金又はそれらの組み合わせが含まれる、請求項１５に記載の製造方法。
【請求項17】
前記第１配線層及び前記第２配線層にそれぞれ第１ソルダーレジスト層及び第２ソルダーレジスト層を施し、且つ露出している金属表面を処理してソルダーレジスト開きウインドウを形成することをさらに含む、請求項１に記載の製造方法。
【請求項18】
前記第１配線層及び／又は前記第２配線層上で増層プロセスを行って付加層を形成して、多層相互接続構造を形成するステップ（ｆ）をさらに含む、請求項１に記載の製造方法。
【請求項19】
前記付加層には、誘電体層及び配線層が含まれる、請求項１８に記載の製造方法。
【請求項20】
ステップ（ｆ）は、さらに、最も外側の配線層にソルダーレジスト層を施し、且つ露出している金属表面を処理してソルダーレジスト開きウインドウを形成することを含む、請求項１９に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子素子パッケージの分野に関し、具体的には、素子埋め込みパッケージ構造の製造方法に関する。
【背景技術】
【0002】
近年、電子技術の発展に伴い、電子製品の小型化、インテリジェント化が進んでいる。対応して、電子製品の内部を構成するコア部品基板及び構成要素に対する要求もますます高くなり、より薄い厚さ、より小さい面積、より高い性能及びより多い機能は、電子製品の軽量化と薄型化の重要な要素になっている。この重要な要素をどのように実現するかは、各基板及び構成要素のメーカーが追求する方向性となっている。素子埋め込みパッケージ構造の提供は、小型化とモジュール化の解決手段となるが、小型化及びモジュール化は、パッケージ体のより高い回路密度、より高い製造コストの原因になる。如何にフローを簡略化し、パッケージモジュールの製造コストを低減し、パッケージ体の体積を小さくするかは、各大手メーカーが解決しようとする問題となっている。
【0003】
特許文献１には、半導体装置が開示されており、図１に示すように、当該半導体装置を製造する際に、まず、金属板１１を用意し、金属板１１の片側に樹脂材料１２を積層してから、金属板１１の反対側に空洞構造１６をエッチングし、その後、エッチングした空洞構造１６内に粘性材料１５を充填してチップ１４をマウントし、最後に、媒体層１８を積層して増層処理を実施する。
【0004】
しかし、当該半導体装置を製造する際に、接着層を植え込む必要があるが、実施の難しさが大きく、要する時間が長く、接着層の量の制御が難しいことにより、チップが厚さ方向でうねり、後続の配線に影響を与え、且つ、既存技術は片面増層であり、パッケージ構造の加工過程及び完成品の反りが制御し難く、パッケージ体の厚さは、両面増層に比べて厚い。
【0005】
また、特許文献２には、嵌め込み型パッケージ構造が開示されており、図２に示すように、当該嵌め込み型パッケージ構造の製造には２つの部分が含まれ、
１つは、図３に示すように、矩形の空洞アレイ高分子フレームを製造することであり、
１つは、高分子フレームに基づいて素子埋め込み処理を実施することである。
１つは、図３に示すように、矩形の空洞アレイ高分子フレームを製造することであり、
１つは、高分子フレームに基づいて素子埋め込み処理を実施することである。
【0006】
具体的な実施方法は、次のとおりである。まず、仮担持プレートＤＴＦを用意してイメージ化処理を行い、次に、導通銅ピラー２４を電気めっきし、膜を除去した後に媒体層２８を積層し、続いて媒体層２８を指定の厚さまで薄くして各導通銅ピラー２４の表面を露出させ、続いて板を分けて板面の金属層をエッチングし、パターンをイメージ化し、エッチングして素子をマウントする開口枠を得、続いて仮テープを貼り付け、素子２２を貼り付けた後に媒体層を積層し、続いて媒体層を薄くして導通銅ピラー２４を露出させ、表面を金属化して回路増層処理を行い、最後に、必要に応じて増層、ソルダーレジスト及び表面金属化を実施する。
【0007】
しかし、当該パッケージと埋め込みは、２つの部分に分けて行う必要があり、技術工程手順が複雑で、工程が長く、製造コストが高い。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】中国特許公報ＣＮ１０２６４６６２８Ｂ
【特許文献2】中国特許公報ＣＮ１０６９９７８７０Ｂ
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の実施形態は、上記の技術的問題を解決するための、素子埋め込みパッケージ構造の製造方法の提供に関する。本発明は、プロセスフローの最適化により製造ステップを大幅に少なくし、生産効率を向上させるとともに、製造コストを低下させ、製造プロセスが簡単で制御可能であり、媒体層の厚さも制御可能で、均一性が向上し、そして、製造プロセスにおいて、開口枠の底部に接着層を予め設ける必要がないため、接着層を精確に施す必要がある既存技術の問題をよく解決し、各素子が比較的水平な基準面に位置するため、後続で埋め込まれた素子のうねりによる層追加での導通の難しさを解決し、銅箔を誘電体層に予め設けて金属フレームを形成して、放熱効率を向上させる。
【課題を解決するための手段】
【0010】
本発明の第１態様は、素子埋め込みパッケージ構造の製造方法に関し、前記方法は、
銅箔の少なくとも一方の面に第１誘電体材料を積層して第１誘電体層を形成し、且つ前記第１誘電体層に第１特徴パターンを形成して前記銅箔を露出させるステップ（ａ）と、
露出している銅箔をエッチングして素子開口枠及びビアピラー開口枠を形成して、金属フレームを得るステップ（ｂ）と、
前記金属フレームの底面に接着層を施し、前記素子開口枠内で素子を前記接着層にマウントするステップ（ｃ）と、
第２誘電体材料を積層して、前記金属フレームを覆うとともに前記素子開口枠及び前記ビアピラー開口枠を充填する第２誘電体層を形成するステップ（ｄ）と、
前記ビアピラー開口枠にビアピラーを形成し、且つ前記第２誘電体層の上下面にそれぞれ前記ビアピラーにより導通接続される第１配線層及び第２配線層を形成するステップ（ｅ）と、を含む。
銅箔の少なくとも一方の面に第１誘電体材料を積層して第１誘電体層を形成し、且つ前記第１誘電体層に第１特徴パターンを形成して前記銅箔を露出させるステップ（ａ）と、
露出している銅箔をエッチングして素子開口枠及びビアピラー開口枠を形成して、金属フレームを得るステップ（ｂ）と、
前記金属フレームの底面に接着層を施し、前記素子開口枠内で素子を前記接着層にマウントするステップ（ｃ）と、
第２誘電体材料を積層して、前記金属フレームを覆うとともに前記素子開口枠及び前記ビアピラー開口枠を充填する第２誘電体層を形成するステップ（ｄ）と、
前記ビアピラー開口枠にビアピラーを形成し、且つ前記第２誘電体層の上下面にそれぞれ前記ビアピラーにより導通接続される第１配線層及び第２配線層を形成するステップ（ｅ）と、を含む。
【0011】
いくつかの実施形態では、前記第１誘電体材料と前記第２誘電体材料とは、同じであっても、異なってもよい。
【0012】
いくつかの実施形態では、前記第１誘電体材料及び／又は前記第２誘電体材料には、無機フィラー強化の高分子媒体が含まれる。好ましくは、前記高分子媒体は、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、ポリフェニレンエーテル又はそれらの組み合わせから選択される。好ましくは、前記無機フィラーは、セラミックフィラー、ガラス繊維又はそれらの組み合わせから選択される。より好ましくは、前記高分子媒体は感光性高分子樹脂であり、例えば感光性ポリイミド樹脂又は感光性ポリフェニレンエーテル樹脂である。
【0013】
いくつかの実施形態では、ステップ（ａ）は、さらに、前記銅箔の表面に対して粗化処理を行うことを含み、銅箔表面の表面積を増やすため、誘電体との接着力を増加させることに有利である。
【0014】
いくつかの実施形態では、ステップ（ａ）は、さらに、レーザドリル加工、機械ドリル加工、プラズマエッチング又は露光現像の方法により、前記第１誘電体層に第１特徴パターンを形成することを含む。
【0015】
いくつかの実施形態では、ステップ（ｂ）における前記接着層には、加熱又は紫外線照射により粘性を失わせることが可能な粘着テープなどの、粘着テープが含まれる。
【0016】
いくつかの実施形態では、ステップ（ｃ）は、前記素子開口枠内で素子の端子面を前記接着層に貼り付けることを含む。
【0017】
いくつかの実施形態では、ステップ（ｄ）は、さらに、前記金属フレームの頂面に第２誘電体材料を積層して第２誘電体層を形成した後、前記接着層を除去することを含む。
【0018】
いくつかの実施形態では、ステップ（ｄ）は、さらに、前記接着層を除去した後、前記金属フレームの底面にも第２誘電体材料を積層して、第２誘電体層を形成することを含む。
【0019】
いくつかの実施形態では、ステップ（ｅ）は、
前記ビアピラー開口枠内にビアを形成するステップ（ｅ１）と、
前記ビア内に及び前記第２誘電体層の上下面に第１金属シード層を堆積するステップ（ｅ２）と、
前記第１金属シード層に銅を電気めっきして、前記ビア内にビアピラーを形成し、かつ、前記第２誘電体層の上下面にそれぞれ第１銅層及び第２銅層を形成するステップ（ｅ３）と、
前記第１銅層及び第２銅層をエッチングして、第１配線層及び第２配線層をそれぞれ形成するステップ（ｅ４）と、
露出している第１金属シード層をエッチングするステップ（ｅ５）と、を含む。
前記ビアピラー開口枠内にビアを形成するステップ（ｅ１）と、
前記ビア内に及び前記第２誘電体層の上下面に第１金属シード層を堆積するステップ（ｅ２）と、
前記第１金属シード層に銅を電気めっきして、前記ビア内にビアピラーを形成し、かつ、前記第２誘電体層の上下面にそれぞれ第１銅層及び第２銅層を形成するステップ（ｅ３）と、
前記第１銅層及び第２銅層をエッチングして、第１配線層及び第２配線層をそれぞれ形成するステップ（ｅ４）と、
露出している第１金属シード層をエッチングするステップ（ｅ５）と、を含む。
【0020】
いくつかの実施形態では、ステップ（ｅ４）は、さらに、
前記第１銅層及び前記第２銅層にそれぞれ第１フォトレジスト層及び第２フォトレジスト層を施し、前記第１フォトレジスト層及び第２フォトレジスト層をパターニングして、前記第１銅層及び前記第２銅層を露出させることと、
露出している前記第１銅層及び前記第２銅層をそれぞれエッチングして、第１配線層及び第２配線層を形成することと、
前記第１フォトレジスト層及び前記第２フォトレジスト層を除去することと、を含む。
前記第１銅層及び前記第２銅層にそれぞれ第１フォトレジスト層及び第２フォトレジスト層を施し、前記第１フォトレジスト層及び第２フォトレジスト層をパターニングして、前記第１銅層及び前記第２銅層を露出させることと、
露出している前記第１銅層及び前記第２銅層をそれぞれエッチングして、第１配線層及び第２配線層を形成することと、
前記第１フォトレジスト層及び前記第２フォトレジスト層を除去することと、を含む。
【0021】
いくつかの実施形態では、前記第１金属シード層は、無電解めっき又はスパッタリングの方法により堆積される。好ましくは、前記第１金属シード層には、チタン、銅、チタンタングステン合金又はそれらの組み合わせが含まれる。
【0022】
いくつかの実施形態では、前記製造方法は、さらに、前記第１配線層及び前記第２配線層にそれぞれ第１ソルダーレジスト層及び第２ソルダーレジスト層を施し、且つ露出している金属表面を処理してソルダーレジスト開きウインドウを形成することを含む。
【0023】
いくつかの実施形態では、前記製造方法は、さらに、
前記第１配線層及び／又は前記第２配線層上で増層プロセスを行って付加層を形成して、多層相互接続構造を形成するステップ（ｆ）を含む。
前記第１配線層及び／又は前記第２配線層上で増層プロセスを行って付加層を形成して、多層相互接続構造を形成するステップ（ｆ）を含む。
【0024】
好ましくは、前記付加層には、誘電体層及び配線層が含まれる。
【0025】
好ましくは、ステップ（ｆ）は、さらに、最も外側の配線層にソルダーレジスト層を施し、且つ露出している金属表面を処理してソルダーレジスト開きウインドウを形成することを含む。
【図面の簡単な説明】
【0026】
本発明をよりよく理解するために、また本発明の実施形態を示すために、以下では、単に例として添付の図面を参照する。
【0027】
図面の参照にあたっては、特定の図は例示的なもので、本発明の好ましい実施形態を例示的に説明することのみを目的とし、本発明の原理と概念的態様の説明に最も役立ち且つ最も理解しやすい図である考えられる理由に基づいて提供されることを強調しなければならない。この点に関して、本発明の基本的な理解に必要な程度以上の詳細度で本発明の構造的詳細を図示することは意図されていない。図面を参照する説明から、当業者は、本発明のいくつかの形態が実際にどのように具現化され得るかを知ることができる。
【図1】既存技術における半導体装置の断面模式図である。
【図2】既存技術における嵌め込み型パッケージ構造の断面模式図である。
【図3】既存技術における矩形の空洞アレイ高分子フレームの模式図である。
【図4】本発明の一実施形態による素子埋め込みパッケージ構造の断面模式図である。
【図5】本発明の別の実施形態による素子埋め込みパッケージ構造の断面模式図である。
【図6】本発明の別の実施形態による素子埋め込みパッケージ構造の断面模式図である。
【図7】（ａ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｂ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｃ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｄ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｅ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。
【図7-1】（ｆ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｇ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｈ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｉ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。
【図7-2】（ｊ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｋ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｌ）図４及び図５に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。
【図8-1】（ｂ）図６に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｃ）図６に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｄ）図６に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｅ）図６に示す埋め込み構造の製造方法の各ステップの中間構造を示す断面模式図である。
【発明を実施するための形態】
【0028】
図４を参照すると、素子埋め込みパッケージ構造１００を示す断面模式図である。埋め込みパッケージ構造１００には、第２誘電体層１０２、第２誘電体層１０２内に埋め込まれた素子１０７、及び高さ方向に沿って第２誘電体層１０２を貫通する少なくとも１つのビアピラー１０２２が含まれる。通常、ビアピラー１０２２の端部は、第２誘電体層１０２と同一平面にあってもよいし、第２誘電体層１０２より高くてもよく、ビアピラー１０２２は、ＩＯ通路としての銅ビアピラーであってもよい。素子１０７は、能動素子であっても、受動素子であってもよく、素子１０７は、端子１０７１を介して基板に電気的に接続される。
【0029】
第２誘電体層１０２には、素子開口枠が形成されている銅箔１０１１が覆われ、銅箔１０１１の上下面に第１誘電体層１０１が形成され、素子１０７は、銅箔１０１１の素子開口枠内に位置する。通常、素子１０７の端子１０７１は、第２誘電体層１０２の下面と同一平面にある。銅箔１０１１を予め設けることにより、埋め込みパッケージ構造の放熱効率を効果的に向上させることができる。第１誘電体層１０１は、第２誘電体層１０２と同じ材料を含んでもよく、異なる材料を含んでもよい。
【0030】
第２誘電体層１０２の上下面に、それぞれ第１配線層１０３２及び第２配線層１０４２が形成され、素子１０７の端子１０７１は第２配線層１０４２に接続され、第１配線層１０３２と第２配線層１０４２とはビアピラー１０２２を介して導通接続される。
【0031】
図４に示すように、素子埋め込みパッケージ構造１００には、さらに、第１配線層１０３２に形成された第１ソルダーレジスト層１０５と、第２配線層１０４２に形成された第２ソルダーレジスト層１０６とが含まれ、且つ、第１ソルダーレジスト層１０５内には第１ソルダーレジスト開きウインドウ１０５１が設けられ、第２ソルダーレジスト層１０６内には第２ソルダーレジスト開きウインドウ１０６１が設けられている。
【0032】
図５を参照すると、素子埋め込みパッケージ構造２００を示す断面模式図である。埋め込み構造２００が埋め込み構造１００上で増層プロセスを行って付加層を形成することにより形成されることが、埋め込み構造２００と埋め込み構造１００との異なる点である。具体的には、第１配線層１０３２に第３誘電体層１０３が形成され、第２配線層１０４２に第４誘電体層１０４が形成され、第１誘電体層１０１、第２誘電体層１０２、第３誘電体層１０３及び第４誘電体層１０４の材料は、同じであっても、異なってもよい。第３誘電体層１０３の外に第３配線層１０３６が設けられ、第４誘電体層１０４の外に第４配線層１０４６が設けられ、第３誘電体層１０３内に第１導通ピラー１０３３が設けられ、第４誘電体層１０４内に第２導通ピラー１０４３が設けられており、第１導通ピラー１０３３により第１配線層１０３２と第３配線層１０３６とが導通接続され、第２導通ピラー１０４３により第２配線層１０４２と第４配線層１０４６とが導通接続される。第１導通ピラー１０３３及び第２導通ピラー１０４３は、中実銅ピラーであってもよいし、エッジに銅めっきの中空銅ピラーであってもよい。これにより、埋め込み構造１００に対する増層プロセスにより埋め込み構造２００が形成される。
【0033】
図５に示すように、さらに、第３配線層１０３６に第１ソルダーレジスト層１０５を形成し、第４配線層１０４６に第２ソルダーレジスト層１０６を形成し、第１ソルダーレジスト層１０５及び第２ソルダーレジスト層１０６内にそれぞれ第１ソルダーレジスト開きウインドウ１０５１及び第２ソルダーレジスト開きウインドウ１０６１を設けることができる。
【0034】
図６を参照すると、素子埋め込みパッケージ構造３００を示す断面模式図である。銅箔１０１１の上面のみに第１誘電体層１０１が形成されており、素子１０７の端子１０７１が第２誘電体層１０２内に埋め込まれ、素子１０７の端子１０７１が接続銅ピラー１０２３を介して第２配線層１０４２に導通接続されることが、埋め込み構造３００と埋め込み構造１００との異なる点である。
【0035】
いくつかの実施形態では、銅箔１０１１に複数の素子開口枠を形成し、複数の素子をマウントすることができ、且つ複数の素子は第２誘電体層１０２によって分離される。
【0036】
【0037】
前記製造方法は、次のステップを含む。表面を超粗化処理した銅箔１０１１を用意し、且つ銅箔１０１１の上下面にそれぞれ第１誘電体材料を積層して第１誘電体層１０１を形成し、第１誘電体層１０１に第１特徴パターンを形成するステップ（ａ）であって、図７（ａ）に示すとおりである。銅箔１０１１に対する表面超粗化処理により、銅箔１０１１の表面積を増やして、銅箔１０１１と第１誘電体層１０１との結合力を増加することができる。銅箔１０１１を第１誘電体層１０１内に予め設けることにより、埋め込みパッケージ構造の放熱効率を効果的に向上させることができる。
【0038】
通常、第１誘電体材料には、無機フィラー強化の高分子媒体が含まれてもよい。好ましくは、前記高分子媒体は、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、ポリフェニレンエーテル又はそれらの組み合わせから選択される。好ましくは、前記無機フィラーは、セラミックフィラー、ガラス繊維又はそれらの組み合わせから選択される。より好ましくは、前記高分子媒体は感光性高分子樹脂であり、例えば感光性ポリイミド樹脂又は感光性ポリフェニレンエーテル樹脂、例えばＭｉｃｒｏｓｙｓｔｅｍｓ ＨＤ－４１００、Ｈｉｔａｃｈｉ ＰＶＦ－０２等である。
【0039】
通常、第１誘電体材料が非感光性材料である場合、プラズマエッチング、レーザドリル加工又は機械ドリル加工等の方法により、第１誘電体層１０１に第１特徴パターンを形成することができ、第１誘電体材料が感光性材料である場合、露光現像の方法により、第１誘電体層１０１に第１特徴パターンを形成することができる。
【0040】
次に、第１特徴パターンを介して露出している銅箔１０１１をエッチングして素子開口枠１０１２及び銅ピラー開口枠１０１４を形成し、且つ銅箔１０１１の底面に接着層１０１３を施すステップ（ｂ）であって、図７（ｂ）に示すとおりである。接着層１０１３は、粘着テープであり、通常は、市販されている熱分解又は紫外線照射により分解可能な透明な膜である。銅箔１０１１の底面に接着層１０１３を施すことにより、素子開口枠１０１２の内部に接着層を予め設ける必要がないため、接着層を精確に施す必要がある既存の技術的解決手段の問題を解決し、各素子が比較的水平な基準面に位置するため、後続の素子のうねりによる層追加での導通の難しさを解決する。
【0041】
その後、素子開口枠１０１２内に素子１０７をマウントし、銅箔１０１１に第２誘電体材料を積層して第２誘電体層１０２を形成するステップ（ｃ）であって、図７（ｃ）に示すとおりである。通常、第２誘電体層１０２の上面が第１誘電体層１０１の上面より高い。素子１０７は、能動素子であっても、受動素子であってもよく、素子１０７は、端子１０７１を介して基板に電気的に接続されており、素子１０７の端子１０７１を素子開口枠１０１２内に露出している接着層１０１３に貼り付けることにより、素子１０７の位置を固定することができる。第２誘電体材料には、無機フィラー強化の高分子媒体が含まれてもよい。好ましくは、前記高分子媒体は、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、ポリフェニレンエーテル又はそれらの組み合わせから選択される。好ましくは、前記無機フィラーは、セラミックフィラー、ガラス繊維又はそれらの組み合わせから選択される。より好ましくは、前記高分子媒体は、感光性高分子樹脂であり、例えば感光性ポリイミド樹脂又は感光性ポリフェニレンエーテル樹脂、例えばＭｉｃｒｏｓｙｓｔｅｍｓ ＨＤ－４１００、Ｈｉｔａｃｈｉ ＰＶＦ－０２等である。
【0042】
次に、第２誘電体層１０２のビアピラー開口枠にビアパターンを形成し、接着層１０１３を除去するステップ（ｄ）であって、図７（ｄ）に示すとおりである。通常、第２誘電体材料が非感光性材料である場合、プラズマエッチング、レーザドリル加工又は機械ドリル加工等の方法を採用して、第２誘電体層１０２にビアパターンを形成することができ、第２誘電体材料が感光性材料である場合、露光現像の方法を採用して、第２誘電体層１０２にビアパターンを形成することができる。加熱又は紫外線照射分解により接着層１０１３を直接除去することができる。
【0043】
その後、ビアパターン内に及び第２誘電体層１０２の上下面に、それぞれ第１金属シード層１０２１を堆積し、ビアパターンに銅を電気めっきしてビアピラー１０２２を形成し、第２誘電体層１０２の上下面でそれぞれ板全体に銅を電気めっきして第１銅層１０３１及び第２銅層１０４１を形成するステップ（ｅ）であって、図７（ｅ）に示すとおりである。通常、無電解めっき又はスパッタリングの方法を採用してビアパターン内に及び第２誘電体層１０２の上下面にそれぞれ第１金属シード層１０２１を堆積し、第１金属シード層１０２１の材料には、チタン、銅、チタンタングステン合金及びそれらの組合せが含まれ、第１金属シード層１０２１の厚さは０．８～５μｍであってもよく、好ましくは、まず０．１μｍのチタン層をスパッタリングし、その後１μｍの銅層をスパッタリングする方法を採用して第１金属シード層１０２１を製造する。
【0044】
次に、ステップ（ｅ）に続いて、第１銅層１０３１及び第２銅層１０４１にそれぞれ第１フォトレジスト層及び第２フォトレジスト層を施し、パターニングして、第３特徴パターン及び第４特徴パターンを形成し、且つ第３特徴パターン及び第４特徴パターンを介して第１銅層１０３１及び第２銅層１０４１をそれぞれエッチングすることにより第１配線層１０３２及び第２配線層１０４２を形成し、第１フォトレジスト層及び第２フォトレジスト層を除去し、露出している第１金属シード層１０２１をエッチングするステップ（ｆ）であって、図７（ｆ）に示すとおりである。通常、実際の必要に応じて、露光現像の方法によりフォトレジスト層をパターニングすることにより特徴パターンを形成することができる。
【0045】
その後、第１配線層１０３２及び第２配線層１０４２に第１ソルダーレジスト層１０５及び第２ソルダーレジスト層１０６をそれぞれ施し、且つ露出している金属表面をそれぞれ処理して第１ソルダーレジスト開きウインドウ１０５１及び第２ソルダーレジスト開きウインドウ１０６１を形成するステップ（ｇ）であって、図７（ｇ）に示すとおりである。通常、まずソルダーレジスト印刷を行い、その後露光現像の方法を採用してソルダーレジスト層を製造することができ、化学ニッケルパラジウム金又はＯＳＰの方法により金属表面処理を行う。
【0046】
次に、ユニット切断領域で切断路１０８に沿って製品を切断して、素子埋め込みパッケージ構造ユニットを得るステップ（ｈ）であって、図７（ｈ）に示すとおりである。
【0047】
その後、ステップ（ｅ）に続いて、第１銅層１０３１及び第２銅層１０４１に第１フォトレジスト層１０３４及び第２フォトレジスト層１０４４をそれぞれ施し、パターニングして第３特徴パターン及び第４特徴パターンを形成し、且つ第３特徴パターン及び第４特徴パターンを介して第１銅層１０３１及び第２銅層１０４１をそれぞれエッチングして、第１配線層１０３２及び第２配線層１０４２を形成するステップ（ｉ）であって、図７（ｉ）に示すとおりである。
【0048】
次に、第１配線層１０３２及び第２配線層１０４２にそれぞれ第３フォトレジスト層１０３５及び第４フォトレジスト層１０４５を施し、パターニングして第５特徴パターン及び第６特徴パターンを形成し、第５特徴パターン及び第６特徴パターンを電気めっきしてそれぞれ第１ビアピラー１０３３及び第２ビアピラー１０４３を形成するステップ（ｊ）であって、図７（ｊ）に示すとおりである。
【0049】
その後、第１フォトレジスト層１０３４、第２フォトレジスト層１０４４、第３フォトレジスト層１０３５及び第４フォトレジスト層１０４５を除去し、露出している第１金属シード層１０２１をエッチングし、且つ第１配線層１０３２及び第２配線層１０４２にそれぞれ第３誘電体材料を積層して、第３誘電体層１０３及び第４誘電体層１０４を形成し、第３誘電体層１０３及び第４誘電体層１０４を薄くして第１ビアピラー１０３３及び第２ビアピラー１０４３の端部を露出させるステップ（ｋ）であって、図７（ｋ）に示すとおりである。通常、第３誘電体材料には、無機フィラー強化の高分子媒体が含まれてもよい。好ましくは、前記高分子媒体は、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、ポリフェニレンエーテル又はそれらの組み合わせから選択される。好ましくは、前記無機フィラーは、セラミックフィラー、ガラス繊維又はそれらの組み合わせから選択される。より好ましくは、前記高分子媒体は感光性高分子樹脂であり、例えば感光性ポリイミド樹脂又は感光性ポリフェニレンエーテル樹脂、例えばＭｉｃｒｏｓｙｓｔｅｍｓ ＨＤ－４１００、Ｈｉｔａｃｈｉ ＰＶＦ－０２等である。第３誘電体材料が非感光性材料である場合、プラズマエッチング、レーザドリル加工又は機械ドリル加工等の方法により第３誘電体層１０３及び第４誘電体層１０４にビアを形成することができ、第３誘電体材料が感光性材料である場合、露光現像の方法により第３誘電体層１０３及び第４誘電体層１０４にビアを形成することができる。
【0050】
次に、第３誘電体層１０３及び第４誘電体層１０４の表面に第３配線層１０３６及び第４配線層１０４６をそれぞれ製造するステップ（ｌ）であって、図７（ｌ）に示すとおりである。通常、
第３誘電体層及び第４誘電体層の表面にそれぞれ第２金属シード層及び第３金属シード層を堆積するサブステップと、
第２金属シード層及び第３金属シード層でそれぞれ板全体に銅を電気めっきして第３銅層及び第４銅層を形成するサブステップと、
第３銅層及び第４銅層の外にそれぞれ第５フォトレジスト及び第６フォトレジストを施すサブステップと、
第５フォトレジスト及び第６フォトレジストをそれぞれパターニングして第７特徴パターン及び第８特徴パターンを形成するサブステップと、
第７特徴パターン及び第８特徴パターンを介して第３銅層及び第４銅層をそれぞれエッチングして、第３配線層１０３６及び第４配線層１０４６を形成するサブステップと、
第５フォトレジスト及び第６フォトレジスト層を除去するとともに、第２金属シード層及び第３金属シード層をエッチングするサブステップと、を含む。
第３誘電体層及び第４誘電体層の表面にそれぞれ第２金属シード層及び第３金属シード層を堆積するサブステップと、
第２金属シード層及び第３金属シード層でそれぞれ板全体に銅を電気めっきして第３銅層及び第４銅層を形成するサブステップと、
第３銅層及び第４銅層の外にそれぞれ第５フォトレジスト及び第６フォトレジストを施すサブステップと、
第５フォトレジスト及び第６フォトレジストをそれぞれパターニングして第７特徴パターン及び第８特徴パターンを形成するサブステップと、
第７特徴パターン及び第８特徴パターンを介して第３銅層及び第４銅層をそれぞれエッチングして、第３配線層１０３６及び第４配線層１０４６を形成するサブステップと、
第５フォトレジスト及び第６フォトレジスト層を除去するとともに、第２金属シード層及び第３金属シード層をエッチングするサブステップと、を含む。
【0051】
通常、無電解めっき又はスパッタリングの方法を採用して、第２金属シード層及び第３金属シード層を製造することができ、第２金属シード層及び／又は第３金属シード層には、チタン、銅、チタンタングステン合金又はそれらの組合せが含まれてもよく、第２金属シード層及び／又は第３金属シード層の厚さは０．８～５μｍであってもよく、好ましくは、まず０．１μｍ厚さのチタン層をスパッタリングし、その後１μｍの銅層をスパッタリングする方法を採用して第２金属シード層及び第３金属シード層を製造する。
【0052】
その後、第３配線層１０３６及び第４配線層１０４６にそれぞれ第１ソルダーレジスト層１０５及び第２ソルダーレジスト層１０６を施し、且つ露出している金属表面をそれぞれ処理して第１ソルダーレジスト開きウインドウ１０５１及び第２ソルダーレジスト開きウインドウ１０６１を形成するステップ（ｍ）であって、図７（ｍ）に示すとおりである。
【0053】
最後に、ユニット切断領域で切断路１０８に沿って製品切断を行って、素子端子面が下を向く埋め込み構造ユニットを得るステップ（ｎ）であって、図７（ｎ）に示すとおりである。
【0054】
【0055】
前記製造方法は、次のステップを含む。表面を超粗化処理した銅箔１０１１を用意し、且つ銅箔１０１１の上面に第１誘電体材料を積層して第１誘電体層１０１を形成し、第１誘電体層１０１１内に第１特徴パターンを形成するステップ（ａ）であって、図８（ａ）に示すとおりである。
【0056】
次に、銅箔１０１１の下面に接着層１０１３を施すステップ（ｂ）であって、図８（ｂ）に示すとおりである。
【0057】
その後、第１特徴パターンの露出している銅箔１０１１をエッチングして素子開口枠１０１２とビアピラー開口枠１０１４と切断路開口枠１０１５とを形成するステップ（ｃ）であって、図８（ｃ）に示すとおりである。通常、ビアピラー開口枠１０１４は、後続のビアピラーの製造に用いられ、切断路開口枠１０１５は、後続工程の各ユニットの分割に用いられる。
【0058】
次に、素子開口枠１０１２内に素子１０７をマウントし、銅箔１０１１の上方に第２誘電体材料を積層するステップ（ｄ）であって、図８（ｄ）に示すとおりである。通常、素子１０７の端子１０７１を素子開口枠１０１２内の露出している接着層１０１３に貼り付けることにより、素子１０７の位置を固定することができる。第２誘電体材料の上面は第１誘電体層１０１の上面より高い。
【0059】
その後、接着層１０１３を除去し、且つ銅箔１０１１の下方に第２誘電体材料を積層して、第２誘電体層１０２を形成するステップ（ｅ）であって、図８（ｅ）に示すとおりである。通常、第２誘電体材料の下面は素子１０７の下面を超え、銅箔１０１１及びその上面の第１誘電体層１０１が第２誘電体層１０２内に完全に埋め込まれる。
【0060】
次に、第２誘電体層１０２内にビアパターンを形成するステップ（ｆ）であって、図８（ｆ）に示すとおりである。
【0061】
その後、ビアパターン内に及び第２誘電体層１０２の上下面にそれぞれ第１金属シード層１０２１を堆積し、ビアパターン内で銅を電気めっきしてビアピラー１０２２及び接続銅ピラー１０２３を形成し、第２誘電体層１０２の上下面でそれぞれ板全体に銅を電気めっきして、第１銅層１０３１及び第２銅層１０４１を形成するステップ（ｇ）であって、図８（ｇ）に示すとおりである。接続銅ピラー１０２３は、後続工程で素子１０７の端子１０７１を第２配線層と導通接続するために用いられる。
【0062】
次に、第１銅層１０３１及び第２銅層１０４１に第１フォトレジスト層及び第２フォトレジスト層をそれぞれ施し、第１フォトレジスト層及び第２フォトレジスト層をパターニングして第３特徴パターン及び第４特徴パターンをそれぞれ形成し、且つ第３特徴パターン及び第４特徴パターンを介して第１銅層１０３１及び第２銅層１０４１をそれぞれエッチングして第１配線層１０３２及び第２配線層１０４２を形成し、第１フォトレジスト層及び第２フォトレジスト層を除去し、露出している第１金属シード層１０２１をエッチングするステップ（ｈ）であって、図８（ｈ）に示すとおりである。
【0063】
その後、第１配線層１０３２及び第２配線層１０４２に第１ソルダーレジスト層１０５及び第２ソルダーレジスト層１０６をそれぞれ施し、且つ露出している金属表面をそれぞれ処理して第１ソルダーレジスト開きウインドウ１０５１及び第２ソルダーレジスト開きウインドウ１０６１を形成するステップ（ｉ）であって、図８（ｉ）に示すとおりである。
【0064】
最後に、ユニット切断領域で切断路１０８に沿って製品切断を行って、素子端子面が下を向く埋め込み構造ユニットを得るステップ（ｊ）であって、図８（ｊ）に示すとおりである。
【0065】
なお、本製品は、格子状配列であり、複数の素子を有する複数のユニットを含み、切断によりいくつかのユニットに分割されることができ、上記のフローは、あくまでデモ方法として使用され、各ユニット内の組合せは実際のニーズに応じて任意に組み合わせることができ、例えば、複数の素子を含んでもよく、且つ、本構造は、２層に限定されず、実際のニーズに合わせて増層することができ、実際のニーズに応じて１つ以上の付加層を追加した構造を設計する。前記付加層には、誘電体層及び配線層が含まれてもよい。
【0066】
当業者は、本発明が、本明細書において具体的に図示及び説明された文脈に限定されないことを認識するであろう。そして、本発明の範囲は、添付の特許請求の範囲によって定義され、上記の各技術特徴の組合せ及びサブ組合せ並びにその変形と改良を含み、当業者は、上記の説明を読むことでそのような組み合わせ、変形及び改良を思いつくであろう。
【0067】
特許請求の範囲において、用語「含む」及びその変形、例えば「備える」、「含有」等は、列挙された部材が含まれるが、一般に他の部材を除外しないことを意味する。
【符号の説明】
【0068】
１００ 素子埋め込みパッケージ構造
１０１ 第１誘電体層
１０１１ 銅箔
１０１２ 素子開口枠
１０１３ 接着層
１０１４ 銅ピラー開口枠
１０１５ 切断路開口枠
１０２ 第２誘電体層
１０２１ 第１金属シード層
１０２２ ビアピラー
１０２３ 接続銅ピラー
１０３ 第３誘電体層
１０３１ 第１銅層
１０３２ 第１配線層
１０３３ 第１導通ピラー
１０３４ 第１フォトレジスト層
１０３５ 第３フォトレジスト層
１０３６ 第３配線層
１０４ 第４誘電体層
１０４１ 第２銅層
１０４２ 第２配線層
１０４３ 第２導通ピラー
１０４４ 第２フォトレジスト層
１０４５ 第４フォトレジスト層
１０４６ 第４配線層
１０５ 第１ソルダーレジスト層
１０５１ 第１ソルダーレジスト開きウインドウ
１０６ 第２ソルダーレジスト層
１０６１ 第２ソルダーレジスト開きウインドウ
１０７ 素子
１０７１ 端子
１０８ 切断路
２００ 素子埋め込みパッケージ構造
３００ 素子埋め込みパッケージ構造
１０１ 第１誘電体層
１０１１ 銅箔
１０１２ 素子開口枠
１０１３ 接着層
１０１４ 銅ピラー開口枠
１０１５ 切断路開口枠
１０２ 第２誘電体層
１０２１ 第１金属シード層
１０２２ ビアピラー
１０２３ 接続銅ピラー
１０３ 第３誘電体層
１０３１ 第１銅層
１０３２ 第１配線層
１０３３ 第１導通ピラー
１０３４ 第１フォトレジスト層
１０３５ 第３フォトレジスト層
１０３６ 第３配線層
１０４ 第４誘電体層
１０４１ 第２銅層
１０４２ 第２配線層
１０４３ 第２導通ピラー
１０４４ 第２フォトレジスト層
１０４５ 第４フォトレジスト層
１０４６ 第４配線層
１０５ 第１ソルダーレジスト層
１０５１ 第１ソルダーレジスト開きウインドウ
１０６ 第２ソルダーレジスト層
１０６１ 第２ソルダーレジスト開きウインドウ
１０７ 素子
１０７１ 端子
１０８ 切断路
２００ 素子埋め込みパッケージ構造
３００ 素子埋め込みパッケージ構造
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図7-1】
【図7-2】
【図7-3】
【図8】
【図8-1】
【図8-2】
【図8-3】
