特開 2024-283 メモリシステム及びリード方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000283

(43)【公開日】2024-01-05

(54)【発明の名称】メモリシステム及びリード方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20231225BHJP

【ＦＩ】

G06F12/00 560A

G06F12/00 597U

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022098996

(22)【出願日】2022-06-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】天田 皇

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CA06

(57)【要約】

【課題】リード性能が向上するメモリシステム及びリード方法を提供すること。
【解決手段】実施形態に係るメモリシステムは、不揮発性メモリと、前記不揮発性メモリからデータを読み出すコントローラと、を具備する。前記コントローラは、入力アドレスから第１予測アドレスを求め、前記入力アドレスから前記第１予測アドレスとは異なる第２予測アドレスを求め、前記入力アドレスの次の入力アドレスと前記第１予測アドレス又は前記第２予測アドレスとの比較結果に基づいて、前記入力アドレス又は前記第１予測アドレス又は前記第２予測アドレスを用いて前記不揮発性メモリに対するリード要求を生成する。
【選択図】図４

【特許請求の範囲】

【請求項1】

不揮発性メモリと、
前記不揮発性メモリからデータを読み出すコントローラと、
を具備し、
前記コントローラは、
入力アドレスから第１予測アドレスを求め、
前記入力アドレスから前記第１予測アドレスとは異なる第２予測アドレスを求め、
前記入力アドレスの次の入力アドレスと前記第１予測アドレス又は前記第２予測アドレスとの比較結果に基づいて、前記第１予測アドレス又は前記第２予測アドレスを用いて前記不揮発性メモリに対するリード要求を生成する、メモリシステム。

【請求項2】

前記コントローラは、
前記不揮発性メモリに対するライトの際の書き込み順に従ってデータを前記不揮発性メモリに書き込み、
前記入力アドレスと前記書き込み順に基づいて前記第１予測アドレスを求める、請求項１記載のメモリシステム。

【請求項3】

前記コントローラは、
書き込み順に従って変化する複数の第１ライトアドレスを用いて一部のデータを前記不揮発性メモリに書き込み、
前記書き込み順に従わずに変化する複数の第２ライトアドレスを用いて残りのデータを前記不揮発性メモリに書き込み、
前記複数の第２ライトアドレスを記憶し、
前記入力アドレスと前記書き込み順、又は前記入力アドレスと前記複数の第２ライトアドレスに基づいて前記第１予測アドレスを求める、請求項１記載のメモリシステム。

【請求項4】

前記コントローラは、
複数の前記入力アドレスを受け、
複数の前記入力アドレスの履歴を記憶し、
前記入力アドレスと前記履歴に基づいて前記第２予測アドレスを求める、請求項１記載のメモリシステム。

【請求項5】

前記コントローラは、
前記第１予測アドレスについて予測が当たった率を示す第１ヒット率を計算し、
前記第２予測アドレスについて予測が当たった率を示す第２ヒット率を計算し、
前記第１ヒット率と前記第２ヒット率とに基づいて、前記入力アドレス又は前記第１予測アドレス又は前記第２予測アドレスを用いてリード要求を生成する、請求項１記載のメモリシステム。

【請求項6】

前記コントローラは、
前記第１ヒット率と前記第２ヒット率のうちの高いヒット率が閾値以上であり、前記第１ヒット率が前記第２ヒット率より高い場合、前記第１予測アドレスを用いてリード要求を生成し、
前記第１ヒット率と前記第２ヒット率のうちの高いヒット率が閾値以上であり、前記第２ヒット率が前記第１ヒット率より高い場合、前記第２予測アドレスを用いてリード要求を生成し、
前記第１ヒット率と前記第２ヒット率のうちの高いヒット率が閾値未満である場合、前記入力アドレスを用いてリード要求を生成する、請求項５記載のメモリシステム。

【請求項7】

不揮発性メモリを具備するメモリシステムのリード方法であって、
入力アドレスから第１予測アドレスを求め、
前記入力アドレスから前記第１予測アドレスとは異なる第２予測アドレスを求め、
前記入力アドレスの次の入力アドレスと前記第１予測アドレス又は前記第２予測アドレスとの比較結果に基づいて、前記第１予測アドレス又は前記第２予測アドレスを用いて前記不揮発性メモリに対するリード要求を生成する、リード方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステム及びリード方法に関する。

【背景技術】

【0002】

メモリシステムは、リード性能を向上するために、先行リードを実行する。メモリシステムは、リード要求を受信する前に次のリード要求の対象となるアドレスを予測し、予測したアドレスを用いて先行リードを実行する。

【0003】

予測したアドレスが、次のリード要求の対象となるアドレスと異なる場合、次のリード要求で指示されるアドレスでリードを実行する。このとき、予測したアドレスを用いた先行リードは無駄になる。従って、先行リードにおいて予測するアドレスの精度の向上が求められる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開第２０２１／０２００４４８号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は、リード性能が向上するメモリシステム及びリード方法を提供することである。

【課題を解決するための手段】

【0006】

実施形態に係るメモリシステムは、不揮発性メモリと、前記不揮発性メモリからデータを読み出すコントローラと、を具備する。前記コントローラは、入力アドレスから第１予測アドレスを求め、前記入力アドレスから前記第１予測アドレスとは異なる第２予測アドレスを求め、前記入力アドレスの次の入力アドレスと前記第１予測アドレス又は前記第２予測アドレスとの比較結果に基づいて、前記入力アドレス又は前記第１予測アドレス又は前記第２予測アドレスを用いて前記不揮発性メモリに対するリード要求を生成する。

【図面の簡単な説明】

【0007】

【図1】実施形態に係るメモリシステムとホストとを含む情報処理システムの一例を説明するためのブロック図。

【図2】実施形態に係るＣＰＵの機能の一例を説明するための機能ブロック図。

【図3】実施形態に係るリードアドレスメモリの一例を説明するための図。

【図4】実施形態に係るアドレス予測部、リード要求生成部、及びリードデータ出力部の動作の一例を説明するためのブロック図。

【図5】実施形態に係るコントローラの処理の一例を説明するためのフローチャート。

【図6】通常リード動作を実行する際の実施形態に係るアドレス予測部とリードデータ出力部の一例を説明するためのブロック図。

【図7】先行リード動作を実行する際の実施形態に係るアドレス予測部とリードデータ出力部の一例を説明するためのブロック図。

【図8】先行リード動作が失敗した後通常リード動作を実行する際の実施形態に係るアドレス予測部とリードデータ出力部の一例を説明するためのブロック図。

【発明を実施するための形態】

【0008】

以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接接続のみならず、他の要素を介した接続も含む場合もある。

【0009】

以下、図面を参照しながら本実施の形態について詳細に説明する。

【0010】

図１は、実施形態に係るメモリシステム４と、メモリシステム４と接続可能なホスト２とを含む情報処理システム１の一例を説明するためのブロック図である。メモリシステム４は、不揮発性記憶媒体にデータを書き込む、又は不揮発性記憶媒体からデータを読み出すように構成されたストレージデバイスである。メモリシステム４は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＵＦＳデバイス、メモリカードである。不揮発性記憶媒体は、例えば、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等である。以降、不揮発性記憶媒体としてＮＡＮＤメモリ１２を備えるメモリシステム４を説明する。

【0011】

ホスト２は、メモリシステム４にアクセスする外部機器としての情報処理装置である。ホスト２は、大量且つ多様なデータをメモリシステム４に保存するサーバ（ストレージサーバ）であってもよい。ホスト２は、パーソナルコンピュータであってもよい。メモリシステム４は、データセンター等のサーバに組み込まれるビジネスユース向けのＳＳＤであってもよい。メモリシステム４はパーソナルコンピュータに組み込まれるパーソナルユース向けのＳＳＤであってもよい。

【0012】

メモリシステム４は、コントローラ１０、ＮＡＮＤメモリ１２、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１４を備える。メモリシステム４は、ホスト２のメインストレージとして使用され得る。メモリシステム４は、ホスト２に内蔵されてもよいし、ホスト２の外部に設けられ、ホスト２にケーブルまたはネットワークを介して接続されてもよい。

【0013】

コントローラ１０は、ホスト２から送信される要求に従って、ＮＡＮＤメモリ１２にデータを書き込み、又は、ＮＡＮＤメモリ１２からデータを読み出す。コントローラ１０は、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）のような回路によって構成され得る。

【0014】

ＤＲＡＭ１４は、揮発性メモリの一例である。ＤＲＡＭ１４は、例えばＤＤＲ３Ｌ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ３ Ｌｏｗ ｖｏｌｔａｇｅ）規格のＤＲＡＭである。ＤＲＡＭ１４は、ホスト２からメモリシステム４に供給され、ＮＡＮＤメモリ１２に書き込まれている途中あるいは未書き込みのデータや、ＮＡＮＤメモリ１２から読み出され、ホスト２に転送中あるいは未転送のデータを記憶するバッファメモリとして動作する。ＤＲＡＭ１４は、ホスト２が指定するアドレスに関する論理アドレスと、ＮＡＮＤメモリ１２の物理アドレスとの対応付けを定義するアドレス変換テーブルを記憶するエリアと、ホスト２から受信した要求を記憶するエリアと、ＮＡＮＤメモリ１２に書き込まれている途中あるいは未書き込みのデータを記憶するエリア（ライトバッファと称される）と、ＮＡＮＤメモリ１２から読み出され、ホスト２に転送中のデータあるいは未転送のデータを記憶するエリア（リードバッファと称される）とを備える。

【0015】

揮発性メモリとしてのＤＲＡＭ１４は、コントローラ１０の外部に設けるのではなく、コントローラ１０の内部に設けてもよい。なお、揮発性メモリとしては、ＤＲＡＭ１４の代わりに、より高速アクセスが可能なＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いてもよい。

【0016】

ＮＡＮＤメモリ１２は、複数のＮＡＮＤチップを含んでいる。各ＮＡＮＤチップは、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含む。メモリセルアレイは、複数のメモリセルが平面状に配置された二次元構造のメモリセルアレイであってもよいし、複数のメモリセルが立体状に配置された三次元構造のメモリセルアレイであってもよい。各ＮＡＮＤチップのメモリセルアレイは、複数のブロックを含んでいる。各ブロックは、共通のワード線に接続される。

【0017】

コントローラ１０は、ＣＰＵ２０、ホストインタフェース（ホストＩ／Ｆ）回路２２、ＮＡＮＤインターフェース（ＮＡＮＤ Ｉ／Ｆ）回路２４、ＤＲＡＭインターフェース（ＤＲＡＭ Ｉ／Ｆ）回路２６を備える。ＣＰＵ２０、ホストＩ／Ｆ回路２２、ＮＡＮＤ Ｉ／Ｆ回路２４、ＤＲＡＭ Ｉ／Ｆ回路２６はバスライン２８に接続される。

【0018】

ＣＰＵ２０は、例えばＮＡＮＤメモリ１２に記憶されているファームウェアを実行し、種々の機能を実現する。種々の機能は、例えばホスト２から送信されるホスト要求の実行である。ホスト要求は、例えば、ホストリード要求、ホストライト要求を含む。

【0019】

ホストＩ／Ｆ回路２２はホスト２に電気的に接続され、ＮＡＮＤ Ｉ／Ｆ回路２４はＮＡＮＤメモリ１２に電気的に接続され、ＤＲＡＭ Ｉ／Ｆ回路２６はＤＲＡＭ１４に電気的に接続される。

【0020】

ホストＩ／Ｆ回路２２は、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）^ＴＭ、Ｅｔｈｅｒｎｅｔ^ＴＭ、Ｆｉｂｒｅ ｃｈａｎｎｅｌ^ＴＭ、ＮＶＭｅ（ＮＶＭ Ｅｘｐｒｅｓｓ）^ＴＭ、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）^ＴＭ、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）^ＴＭ等の規格に準拠する。

【0021】

ＮＡＮＤ Ｉ／Ｆ回路２４は、Ｔｏｇｇｌｅ ＤＤＲ、ＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）等の規格に準拠する。

【0022】

図２は、ＣＰＵ２０の機能の一例を説明するための機能ブロック図である。ＣＰＵ２０は、アドレス予測部３２、リード要求生成部３４、及びリードデータ出力部３６を備える。アドレス予測部３２、リード要求生成部３４、及びリードデータ出力部３６は、ＣＰＵ２０が、ＮＡＮＤメモリ１２に記憶されているファームウェアを実行することにより、実現される。

【0023】

ＤＲＡＭ１４は、リードアドレスメモリ４０、ライトアドレスメモリ４２、及びリードバッファ４４を備える。リードアドレスメモリ４０とライトアドレスメモリ４２は、アドレス予測部３２に接続される。リードアドレスメモリ４０は、リード要求生成部３４に接続される。リードバッファ４４は、リードデータ出力部３６に接続される。

【0024】

リードアドレスメモリ４０は、リード要求生成部３４から送信される複数のリードアドレスを記憶する。

【0025】

ライトアドレスメモリ４２は、ＮＡＮＤメモリ１２の複数のＮＡＮＤチップに対するライトデータの書き込み順を表すライト順データを記憶する。メモリシステム４は、ライト時に、ライトデータが複数のＮＡＮＤチップに対して特定の順に従って書き込まれるように、ライト順データを決定する。ライト順データは、メモリシステム４の設計仕様で決まる。例えば、ライト順データは、チップ１、チップ２、チップ３、…、チップＮの昇順、チップＮ、チップ（Ｎ－１）、…、チップ２、チップ１の降順、またはチップ１、チップ３、チップ５、…、チップ２、チップ４、…、チップ（Ｎ－２）、チップＮのような不連続な順を表す。

【0026】

リードアドレスメモリ４０に記憶されているリードアドレスとライトアドレスメモリ４２に記憶されているライト順データは、メモリシステム４の電源断時、ＮＡＮＤメモリ１２に書き込まれることにより、不揮発化される。ＮＡＮＤメモリ１２に書き込まれたリードアドレスとライト順データは、メモリシステム４の電源投入後に、ＤＲＡＭ１４に書き込まれる。

【0027】

ホスト２がホストリード要求をメモリシステム４に送信し、ホストＩ／Ｆ回路２２がホストリード要求を受信すると、ＣＰＵ２０は、アドレス変換テーブルを用いて、ホストリード要求で指定されるアドレスに関する論理アドレスを物理アドレスに変換する。物理アドレス（以降、入力アドレスと称される）はアドレス予測部３２、リード要求生成部３４、及びリードデータ出力部３６に入力される。論理アドレスの例は、ホスト２が指定するアドレスについて連続する複数のアドレスを単位とするアドレスである。物理アドレスは、ＮＡＮＤメモリ１２の物理的な記憶位置を表す。

【0028】

アドレス予測部３２は、リードアドレスメモリ４０に記憶されているリードアドレスとライトアドレスメモリ４２に記憶されているライト順データに基づく２つの予測方法に従って入力アドレスから２つの予測アドレスを決定する。

【0029】

アドレス予測部３２は、入力アドレスと予測アドレスを用いて、予測アドレスについて予測が当たったか否かを表すヒット率を算出する。アドレス予測部３２は、予測アドレスとヒット率をリード要求生成部３４とリードデータ出力部３６に送信する。

【0030】

リード要求生成部３４は、入力アドレス、予測アドレス、及びヒット率に基づいてリード要求を生成する。リード要求生成部３４は、生成したリード要求をＮＡＮＤ Ｉ／Ｆ回路２４に送信するとともに、生成したリード要求に関するリードアドレスをリードアドレスメモリ４０に送信する。リードアドレスメモリ４０は、ＮＡＮＤメモリ１２に送信された複数のリード要求に関する複数のリードアドレスを、送信された順に記憶する。

【0031】

リードアドレスメモリ４０の記憶容量は予め決まっており、固定である。リードアドレスメモリ４０の空き記憶容量が０になると、最も古いリードアドレスに新しいリードアドレスが上書きされる。

【0032】

ＮＡＮＤ Ｉ／Ｆ回路２４は、リード要求をＮＡＮＤメモリ１２に送信する。ＮＡＮＤ Ｉ／Ｆ回路２４は、リード要求に応じたＮＡＮＤメモリ１２からのリードデータを受信する。ＮＡＮＤメモリ１２からのリードデータは、リードバッファ４４に書き込まれる。

【0033】

リードデータ出力部３６は、リードバッファ４４からリードデータを読み出し、リードデータをホストＩ／Ｆ回路２２へ送信する。ホストＩ／Ｆ回路２２はリードデータをホスト２へ送信する。

【0034】

図３は、リードアドレスメモリ４０の一例を説明するための図である。ＮＡＮＤメモリ１２の物理アドレスは、ＮＡＮＤチップを識別するチップ番号と、ブロックを識別するブロック番号と、ワード線を識別するワード線アドレスを含む。リードアドレスも、チップ番号、ブロック番号、及びワード線アドレスを含んでもよい。

【0035】

リードアドレスメモリ４０は、チップ番号と、ワード線アドレスを含むリードアドレスを記憶する。ワード線の数はブロックの数に比べて非常に多い。そのため、リードアドレスの予測に際して、ワード線アドレスは重要であるが、ブロック番号はそれ程重要ではない。そのため、記憶するデータのサイズを小さくするために、リードアドレスメモリ４０は、ブロック番号を記憶しない。

【0036】

アドレス予測部３２は、チップ番号と、ワード線アドレスの変化パターンに応じて、入力アドレスから予測アドレスを決定する。アドレス予測部３２は、予測アドレスの決定に際して、ブロック番号は１つ前のリード要求時のブロック番号と同じであると仮定する。

【0037】

さらに、記憶容量を節約するために、リードアドレスメモリ４０は、ワード線アドレスそのものを記憶するのではなく、ワード線アドレスを１つ前のリード要求に関するワード線アドレスとの差分として記憶する。この場合、例えば、リードアドレスメモリ４０の最初のエントリのワード線アドレスそのものを記憶しておけばよい。

【0038】

図４は、アドレス予測部３２、リード要求生成部３４、及びリードデータ出力部３６の動作の一例を説明するためのブロック図である。

【0039】

アドレス予測部３２は、遅延器５０、第１予測アドレス決定部５２ａ、第２予測アドレス決定部５２ｂ、第１セレクタ５４、第１ヒット率算出部５６ａ、第２ヒット率算出部５６ｂ、遅延器５８ａ、５８ｂ、及びヒット率比較部６０を備える。

【0040】

遅延器５０は、１つのリード要求に関する入力アドレスを記憶する。１つのリード要求に関する入力アドレスが遅延器５０に記憶されている時に次のリード要求に関する入力アドレスが遅延器５０に入力されると、遅延器５０は、１つのリード要求に関する入力アドレスに替えて次のリード要求に関する入力アドレスを記憶する。ｎ番目（ｎは正整数）のリード要求に関する入力アドレスは、第１ヒット率算出部５６ａと第２ヒット率算出部５６ｂに入力される。ｎ番目のリード要求に関する入力アドレスが遅延器５０に入力されると、（ｎ－１）番目のリード要求に関する入力アドレスが第１予測アドレス決定部５２ａと第２予測アドレス決定部５２ｂに入力される。

【0041】

第１予測アドレス決定部５２ａは、ライトアドレスメモリ４２に接続される。第１予測アドレス決定部５２ａは、ｎ番目の入力アドレスとライト順データに基づいて（ｎ＋１）番目のリード要求に基づく第１予測アドレスを決定する。例えば、ライト順データがチップ１、チップ２、チップ３、…、チップＮの昇順でデータを異なるチップにライトすることを示し、入力アドレスがチップ１のワード線アドレス１を示す場合、第１予測アドレスはチップ２のワード線アドレス１を示す。

【0042】

第１予測アドレス決定部５２ａは、第１予測アドレスを第１セレクタ５４の第１入力端子５４ａ及び第１ヒット率算出部５６ａへ送信する。

【0043】

第２予測アドレス決定部５２ｂは、リードアドレスメモリ４０に接続される。第２予測アドレス決定部５２ｂは、リードアドレスの変化パターンに応じて、リード動作中にアドレスを動的に予測する。例えば、第２予測アドレス決定部５２ｂは、直近の複数回（例えば、４回）のリード要求に関する複数個の入力アドレスを記憶するメモリを含む。第２予測アドレス決定部５２ｂは、（ｎ－３）番目のリード要求に関する入力アドレス、（ｎ－２）番目のリード要求に関する入力アドレス、（ｎ－１）番目のリード要求に関する入力アドレス、ｎ番目のリード要求に関する入力アドレスの変化パターンに基づいて（ｎ＋１）番目のリード要求に基づく第２予測アドレスを決定する。例えば、第２予測アドレス決定部５２ｂは、（ｎ－３）番目乃至ｎ番目のリード要求に関する４個の入力アドレスの変化パターンを、リードアドレスメモリ４０に記憶され、４個のリードアドレスを含むアドレスグループと順次比較する。例えば、図３に示すように、第２予測アドレス決定部５２ｂは、ｎがインデックス＝１２である場合、インデックス＝９～１２の４個の入力アドレスの変化パターンと一致する変化パターンを有するアドレスグループ１０２が、リードアドレスメモリ４０に存在するかを判定する。存在する場合、第２予測アドレス決定部５２ｂは、アドレスグループ１０２に後続する、インデックス＝１３のリードアドレス１０４を第２予測アドレスとする。

【0044】

第２予測アドレス決定部５２ｂは、第２予測アドレスを第１セレクタ５４の第２入力端子５４ｂ及び第２ヒット率算出部５６ｂへ送信する。

【0045】

第１ヒット率算出部５６ａは、入力アドレスと第１予測アドレスを用いて、第１予測アドレスの第１ヒット率ｒ１を算出する。第１ヒット率算出部５６ａは、入力アドレスと第１予測アドレスを比較して、両者が一致する（予測が当たった）か否かを判定する。第１ヒット率算出部５６ａは、直近の複数回（例えば、４回）の判定結果を記憶するメモリを含む。第１ヒット率ｒ１は、複数の判定結果の平均値であり、複数の判定結果に対する第１予測アドレスが当たった割合を示す。第１ヒット率ｒ１は（予測が当たったリード要求数）÷（総リード要求数）で計算できる。しかし、計算する代わりに、リード予測が当たったリード要求が何回連続するかによりヒット率を求めてもよい。例えば、入力アドレスと第１予測アドレスが一致する場合、判定結果を１００％とし、入力アドレスと第１予測アドレスが一致しない場合、判定結果を０％とし、連続する４回のリード要求の予測が当たった場合、第１ヒット率を１００％としてもよい。

【0046】

第１ヒット率ｒ１は、遅延器５８ａを介してヒット率比較部６０及びリードデータ出力部３６に入力される。遅延器５８ａは、１つのリード要求に基づく第１予測アドレスの第１ヒット率ｒ１を記憶する。１つのリード要求に基づく第１予測アドレスの第１ヒット率ｒ１が遅延器５８ａに記憶されている時に次のリード要求に基づく第１予測アドレスの第１ヒット率ｒ１が遅延器５８ａに入力されると、遅延器５８ａは、１つのリード要求に基づく第１予測アドレスの第１ヒット率ｒ１に替えて次のリード要求に基づく第１予測アドレスの第１ヒット率ｒ１を記憶する。

【0047】

第２ヒット率算出部５６ｂは、入力アドレスと第２予測アドレスを用いて、第２予測アドレスの第２ヒット率ｒ２を算出する。第２ヒット率算出部５６ｂは、入力アドレスと第２予測アドレスを比較して、両者が一致する（予測が当たった）か否かを判定する。第２ヒット率算出部５６ｂは、直近の複数回（例えば、４回）の判定結果を記憶するメモリを含む。第２ヒット率ｒ２は、複数の判定結果の平均値であり、複数の判定結果に対する第２予測アドレスが当たった割合を示す。第２ヒット率ｒ２は（予測が当たったリード要求数）÷（総リード要求数）で計算できる。しかし、計算する代わりに、リード予測が当たったリード要求が何回連続するかによりヒット率を求めてもよい。例えば、入力アドレスと第２予測アドレスが一致する場合、判定結果を１００％とし、入力アドレスと第２予測アドレスが一致しない場合、判定結果を０％とし、連続する４回のリード要求の予測が当たった場合、第２ヒット率を１００％としてもよい。

【0048】

第２ヒット率ｒ２は、遅延器５８ｂを介してヒット率比較部６０及びリードデータ出力部３６に入力される。遅延器５８ｂは、１つのリード要求に基づく第２予測アドレスの第２ヒット率ｒ２を記憶する。１つのリード要求に基づく第２予測アドレスの第２ヒット率ｒ２が遅延器５８ｂに記憶されている時に次のリード要求に基づく第２予測アドレスの第２ヒット率ｒ２が遅延器５８ｂに入力されると、遅延器５８ｂは、１つのリード要求に基づく第２予測アドレスの第２ヒット率ｒ２に替えて次のリード要求に基づく第２予測アドレスの第２ヒット率ｒ２を記憶する。

【0049】

ヒット率比較部６０は、第１ヒット率ｒ１と第２ヒット率ｒ２とを比較する。ヒット率比較部６０は、比較結果に対応する選択信号を第１セレクタ５４に出力する。ヒット率比較部６０は、第１ヒット率ｒ１が第２ヒット率ｒ２より高い場合、第１セレクタ５４に第１入力端子５４ａを選択させる。ヒット率比較部６０は、第１ヒット率ｒ１が第２ヒット率ｒ２より高くない場合、第１セレクタ５４に第２入力端子５４ｂを選択させる。第１セレクタ５４は、入力された選択信号に応じた出力信号を出力する。第１セレクタ５４の出力信号はリード要求生成部３４とリードデータ出力部３６に送信される。

【0050】

リード要求生成部３４は、第１リード要求生成部３４ａと第２リード要求生成部３４ｂを備える。

【0051】

リードバッファ４４は、第１リードバッファ４４ａと第２リードバッファ４４ｂを備える。

【0052】

入力アドレスは、第１リード要求生成部３４ａに更に入力される。第１リード要求生成部３４ａは、入力アドレスを用いて第１リード要求を生成し、リードデータ出力部３６からの信号に基づいて第１リード要求をＮＡＮＤ Ｉ／Ｆ回路２４に送信する。第１リード要求は、入力アドレスを受信してから発行される。第１リード要求に応じたリードは、入力アドレスを受信してから実行され、通常リードとも称される。

【0053】

ＮＡＮＤ Ｉ／Ｆ回路２４は、第１リード要求をＮＡＮＤメモリ１２に送信する。第１リード要求に応じてＮＡＮＤメモリ１２から読み出されたリードデータは、第１リードバッファ４４ａに書き込まれる。

【0054】

第１セレクタ５４から出力される予測アドレス（第１予測アドレスまたは第２予測アドレス）は、第２リード要求生成部３４ｂに入力される。第２リード要求生成部３４ｂは、予測アドレスを用いて第２リード要求を生成し、リードデータ出力部３６からの信号に基づいて第２リード要求をＮＡＮＤ Ｉ／Ｆ回路２４に送信する。第２リード要求は、入力アドレスを受信する前に発行される。第２リード要求に応じたリードは、入力アドレスを受信する前に実行され、先行リードとも称される。

【0055】

ＮＡＮＤ Ｉ／Ｆ回路２４は、第２リード要求をＮＡＮＤメモリ１２に送信する。第２リード要求に応じてＮＡＮＤメモリ１２から読み出されたリードデータは、第２リードバッファ４４ｂに書き込まれる。

【0056】

リードデータ出力部３６は、第２セレクタ７０、第３セレクタ７２、アドレス比較部７４、及び先行リード可否判定部７６を備える。第１リードバッファ４４ａに記憶されているリードデータは、第２セレクタ７０の第１入力端子７０ａと第３セレクタ７２の第１入力端子７２ａに送信される。第２リードバッファ４４ｂに記憶されているリードデータは、第２セレクタ７０の第２入力端子７０ｂに送信される。

【0057】

入力アドレスと、第１セレクタ５４から出力される第１予測アドレス又は第２予測アドレスとは、アドレス比較部７４に入力される。アドレス比較部７４は、入力アドレスと第１予測アドレス又は第２予測アドレスが等しいか否かを判定する。アドレス比較部７４は、判定結果を表す比較信号を第２セレクタ７０と第１リード要求生成部３４ａに送信する。

【0058】

第２セレクタ７０は、比較信号に応じて第１入力端子７０ａと第２入力端子７０ｂを選択する。第２セレクタ７０は、入力アドレスと第１予測アドレス又は第２予測アドレスが等しいことを示す比較信号に応じて、第２入力端子７０ｂを選択する。第２セレクタ７０は、入力アドレスと第１予測アドレス又は第２予測アドレスが等しくないことを示す比較信号に応じて、第１入力端子７０ａを選択する。

【0059】

遅延器５８ａから出力される第１ヒット率ｒ１と遅延器５８ｂから出力される第２ヒット率ｒ２は、先行リード可否判定部７６に入力される。先行リード閾値ｔｈも先行リード可否判定部７６に入力される。先行リード可否判定部７６は、第１ヒット率ｒ１と第２ヒット率ｒ２との最大値（すなわち、大きい方の値）が先行リード閾値ｔｈ以上であるか否かを判定することにより、先行リードが可であるか否かを判定する。先行リード可否判定部７６は、判定結果を表す可否信号を第３セレクタ７２と第１リード要求生成部３４ａと第２リード要求生成部３４ｂに送信する。

【0060】

第３セレクタ７２は、可否信号に応じて第１入力端子７２ａと第２入力端子７２ｂを選択する。第３セレクタ７２は、第１ヒット率ｒ１と第２ヒット率ｒ２の大きい方が先行リード閾値ｔｈ以上である（先行リードが可である）ことを示す可否信号に応じて、第２入力端子７２ｂを選択する。第３セレクタ７２は、第１ヒット率ｒ１と第２ヒット率ｒ２の大きい方が先行リード閾値ｔｈ未満である（先行リードが不可である）ことを示す可否信号に応じて、第１入力端子７２ａを選択する。

【0061】

第１リード要求生成部３４ａは、可否信号が先行リードが不可であることを示す場合、又は可否信号が先行リードが可であることを示し、予測アドレスが入力アドレスと一致しない場合、第１リード要求をＮＡＮＤ Ｉ／Ｆ回路２４に送信する。第２リード要求生成部３４ｂは、可否信号が先行リードが可であることを示す場合、第２リード要求をＮＡＮＤ Ｉ／Ｆ回路２４に送信する。

【0062】

図５は、コントローラ１０の処理の一例を説明するためのフローチャートである。

【0063】

ＣＰＵ２０が、入力アドレスをアドレス予測部３２、リード要求生成部３４、及びリードデータ出力部３６に送信する前に、図５の処理は開始する。入力アドレスは、（ｎ＋１）番目のリード要求に関する入力アドレスであるとする。

【0064】

第１予測アドレス決定部５２ａは、遅延器５０に記憶されているｎ番目のリード要求に関する入力アドレスと、ライトアドレスメモリ４２に記憶されているライト順データが表す書き込み順とに基づいて、（ｎ＋１）番目のリード要求に関するリードアドレス（第１予測アドレス）を決定する（Ｓ１０４）。

【0065】

第２予測アドレス決定部５２ｂは、ｎ番目のリード要求に関する入力アドレスとリードアドレスメモリ４０に記憶されているリードアドレスとに基づいて、（ｎ＋１）番目のリード要求に基づくリードアドレス（第２予測アドレス）を決定する（Ｓ１０６）。

【0066】

第１ヒット率算出部５６ａは、（ｎ＋１）番目のリード要求の受信時にその入力アドレスと、ｎ番目のリード要求に基づく第１予測アドレスを用いて第１ヒット率ｒ１を算出している。同様に、第２ヒット率算出部５６ｂは、（ｎ＋１）番目のリード要求の受信時にその入力アドレスと、ｎ番目のリード要求に基づく第２予測アドレスを用いて第２ヒット率ｒ２を算出している。

【0067】

先行リード可否判定部７６は、遅延器５８ａから送信されたヒット率ｒ１と遅延器５８ｂから送信されたヒット率ｒ２との最大値を先行リード閾値ｔｈと比較して、先行リードの可否を判定する（Ｓ１０８）。具体的には、先行リード可否判定部７６は、第１ヒット率ｒ１と第２ヒット率ｒ２との最大値が先行リード閾値ｔｈより大きいか否かを判定する。先行リード可否判定部７６は、判定結果を表す可否信号を第３セレクタ７２に送信する。

【0068】

第１ヒット率ｒ１と第２ヒット率ｒ２との最大値が先行リード閾値ｔｈより大きい場合（Ｓ１０８のＹＥＳ）、第３セレクタ７２は、第２入力端子７２ｂを選択する（Ｓ１１２）。第１ヒット率ｒ１と第２ヒット率ｒ２との最大値が先行リード閾値ｔｈより大きくない場合（Ｓ１０８のＮＯ）、第３セレクタ７２は、第１入力端子７２ａを選択する（Ｓ１１４）。

【0069】

Ｓ１１２の処理後、ヒット率比較部６０は、第１ヒット率ｒ１が第２ヒット率ｒ２より大きいか否かを判定する（Ｓ１１６）。判定結果を表す判定信号は、第１セレクタ５４に入力される。第１セレクタ５４は、判定信号に基づき、入力端子を選択する。

【0070】

第１ヒット率ｒ１が第２ヒット率ｒ２より大きい場合（Ｓ１１６のＹＥＳ）、第１セレクタ５４は第１入力端子５４ａを選択する（Ｓ１１８）。第１ヒット率ｒ１が第２ヒット率ｒ２より大きくない場合（Ｓ１１６のＮＯ）、第１セレクタ５４は第２入力端子５４ｂを選択する（Ｓ１２２）。この結果、第１予測アドレスまたは第２予測アドレスが第１セレクタ５４を介して第２リード要求生成部３４ｂとアドレス比較部７４に入力される。

【0071】

Ｓ１１８またはＳ１２２の処理の後、第２リード要求生成部３４ｂは、第１予測アドレスまたは第２予測アドレスを用いて第２リード要求を生成する（Ｓ１２４）。

【0072】

第２リード要求はＮＡＮＤ Ｉ／Ｆ回路２４へ送信される。ＮＡＮＤ Ｉ／Ｆ回路２４は、第２リード要求をＮＡＮＤメモリ１２へ送信する。ＮＡＮＤメモリ１２は、第２リード要求に基づく予測アドレスに基づいて先行リードを実行する。先行リードにより読み出されたリードデータがＮＡＮＤメモリ１２からＮＡＮＤ Ｉ／Ｆ回路２４に送信される。リードデータは、第２リードバッファ４４ｂに書き込まれる。

【0073】

アドレス予測部３２に（ｎ＋１）番目の入力アドレスが入力されると、アドレス比較部７４は、先行リードで用いた（ｎ＋１）番目の予測アドレスが（ｎ＋１）番目の入力アドレスと等しいか否かを判定する（Ｓ１２６）。予測アドレスが入力アドレスと等しい場合、先行リードは成功であると判定できる。予測アドレスが入力アドレスと等しくない場合、先行リードは失敗であると判定できる。先行リードは失敗であると判定される場合、入力アドレスを用いる通常リードを実行する必要がある。

【0074】

アドレス比較部７４は、判定信号をリード要求生成部３４ａと第２セレクタ７０に送信する。第２セレクタ７０は、判定信号に基づき、入力端子を選択する。

【0075】

（ｎ＋１）番目の予測アドレスが（ｎ＋１）番目の入力アドレスと等しい場合（Ｓ１２６のＹＥＳ）、第２セレクタ７０は、第２入力端子７０ｂを選択する（Ｓ１２８）。（ｎ＋１）番目の予測アドレスが（ｎ＋１）番目の入力アドレスと等しくない場合（Ｓ１２６のＮＯ）、第２セレクタ７０は、第１入力端子７０ａを選択する（Ｓ１３２）。

【0076】

Ｓ１２８の処理の後、リードデータ出力部３６は、第２リードバッファ４４ｂからリードデータを読み出し、リードデータを第２セレクタ７０の第２入力端子７０ｂと第３セレクタ７２の第２入力端子７２ｂを介して出力する（Ｓ１３４）。リードデータ出力部３６から出力されたリードデータは、ホストＩ／Ｆ回路２２を介してホスト２に送信される。

【0077】

第１ヒット率算出部５６ａは、（ｎ＋１）番目の入力アドレスと（ｎ＋１）番目の第１予測アドレスに基づいて第１ヒット率ｒ１を算出（更新）する（Ｓ１３６）。第２ヒット率算出部５６ｂは、（ｎ＋１）番目の入力アドレスと（ｎ＋１）番目の第２予測アドレスに基づいて第２ヒット率ｒ２を算出（更新）する（Ｓ１３８）。これにより、１個の入力アドレスに対する処理は終了する。

【0078】

Ｓ１１４又はＳ１３２の処理の後、第１リード要求生成部３４ａは、入力アドレスを用いて第１リード要求を生成する（Ｓ１４２）。

【0079】

第１リード要求はＮＡＮＤ Ｉ／Ｆ回路２４へ送信される。ＮＡＮＤ Ｉ／Ｆ回路２４は、第１リード要求をＮＡＮＤメモリ１２へ送信する。ＮＡＮＤメモリ１２は、第１リード要求に関する入力アドレスに基づいて通常リードを実行する。通常リードにより読み出されたリードデータがＮＡＮＤメモリ１２からＮＡＮＤ Ｉ／Ｆ回路２４に送信される。リードデータは、第１リードバッファ４４ａに書き込まれる。

【0080】

リードデータ出力部３６は、第１リードバッファ４４ａからリードデータを読み出し、リードデータを第３セレクタ７２の第１入力端子７２ａを介して出力する（Ｓ１４４）。リードデータ出力部３６から出力されたリードデータは、ホストＩ／Ｆ回路２２を介してホスト２に送信される。

【0081】

Ｓ１４４の処理の後、Ｓ１３６の処理が実行される。

【0082】

図６は、先行リード動作を実行しないで通常リード動作を実行する際のアドレス予測部３２とリードデータ出力部３６の一例を説明するためのブロック図である。図６は、図５のフローチャートのＳ１１４、Ｓ１４２、Ｓ１４４の処理の実行後のアドレス予測部３２とリードデータ出力部３６の状態を示す。すなわち、先行リード可否判定部７６は、先行リード不可を表す可否信号を出力する。第３セレクタ７２は、この可否信号に応じて第１入力端子７２ａを選択する。第１リード要求生成部３４ａは、この可否信号に応じて第１リード要求を生成する。第１リード要求に応じてＮＡＮＤメモリ１２から読み出されたリードデータが第１リードバッファ４４ａに書き込まれる。第１リードバッファ４４ａから読み出されたリードデータが、第３セレクタ７２（第１入力端子７２ａ）を介して出力される。

【0083】

図７は、先行リード動作を実行する際のアドレス予測部３２とリードデータ出力部３６の一例を説明するためのブロック図である。図７は、図５のフローチャートのＳ１１２、Ｓ１１８（またはＳ１２２）、Ｓ１２４、Ｓ１２８、Ｓ１３４の処理の実行後のアドレス予測部３２とリードデータ出力部３６の状態を示す。すなわち、先行リード可否判定部７６は、先行リード可を表す可否信号を出力する。第３セレクタ７２は、この可否信号に応じて第２入力端子７２ｂを選択する。第２リード要求生成部３４ｂは、この可否信号に応じて第２リード要求を生成する。第２リード要求に応じてＮＡＮＤメモリ１２から読み出されたリードデータが第２リードバッファ４４ｂに書き込まれる。アドレス比較部７４は、入力アドレスと予測アドレスが等しいことを表す比較信号を出力する。第２セレクタ７０は、この比較信号に応じて第２入力端子７０ｂを選択する。第２リードバッファ４４ｂから読み出されたリードデータが、第２セレクタ７０（第２入力端子７０ｂ）と第３セレクタ７２（第２入力端子７２ｂ）を介して出力される。

【0084】

図８は、先行リード動作が失敗した後通常リードを実行する際のアドレス予測部３２とリードデータ出力部３６の一例を説明するためのブロック図である。図８は、図５のフローチャートのＳ１１２、Ｓ１１８（またはＳ１２２）、Ｓ１２４、Ｓ１３２、Ｓ１４２、Ｓ１４４の処理の実行後のアドレス予測部３２とリードデータ出力部３６の状態を示す。すなわち、先行リード可否判定部７６は、先行リード可を表す可否信号を出力する。第３セレクタ７２は、この可否信号に応じて第２入力端子７２ｂを選択する。アドレス比較部７４は、入力アドレスと予測アドレスが等しくないことを表す比較信号を出力する。第２セレクタ７０は、この比較信号に応じて第１入力端子７０ａを選択する。第１リード要求生成部３４ａは、この比較信号に応じて第１リード要求を生成する。第１リード要求に応じてＮＡＮＤメモリ１２から読み出されたリードデータが第１リードバッファ４４ａに書き込まれる。第１リードバッファ４４ａから読み出されたリードデータが、第２セレクタ７０（第１入力端子７０ａ）と第３セレクタ７２（第２入力端子７２ｂ）を介して出力される。

【0085】

実施形態によれば、入力アドレスとライト順データに基づき第１予測アドレスが決定され、入力アドレスと直近の複数回のリード要求に関するリードアドレスに基づき第２予測アドレスが決定される。第１予測アドレスがどの程度入力アドレスに一致するかを示す第１ヒット率が算出される。第２予測アドレスがどの程度入力アドレスに一致するかを示す第２ヒット率が算出される。

【0086】

第１ヒット率と第２ヒット率の最大値が閾値以上の場合、入力アドレスを受信する前に先行リード動作が実行される。先行リード要求はヒット率が高い予測アドレスを用いて生成される。このため、リードアドレスがライトデータの書き込み順と異なる順で変化するリード時は、リードアドレスを用いて予測された第２予測アドレスを用いて先行リードをするので、先行リードが成功する可能性が高い。このため、リード性能が向上する。

【0087】

先行リードが失敗した場合は、通常リード動作が実行されるので、入力アドレスで指定されたデータを読み出すことができる。

【0088】

第１ヒット率と第２ヒット率の最大値が閾値未満の場合、先行リードが失敗する可能性が高く、先行リード動作は実行されず、通常リード動作が実行される。このため、無駄な先行リード動作が実行される可能性が低く、リード性能が向上する。

【0089】

変形例を説明する。
予測するアドレスの数は２つに限らず、３つ以上でもよい。例えば、ライト動作の際、一部のライトデータはライト順データに従って書き込まれるが、残りのライトアドレスはライト順データに従わずに書き込まれる場合がある。この場合、ＤＲＡＭ１４に第２ライトアドレスメモリが備えられる。アドレス予測部３２に、第１予測アドレス決定部５２ａと第２予測アドレス決定部５２ｂと並列に第３予測アドレス決定部が備えられ、第１ヒット率算出部５６ａと第２ヒット率算出部５６ｂと並列に第３ヒット率算出部が備えられ、遅延器５８ａ、５８ｂと並列に第３の遅延器が備えられる。ライト順データに従わずに書き込まれたライトデータの第２ライトアドレスが第２ライトアドレスメモリに記憶される。第３予測アドレス決定部は、直近の複数回のリード要求に関する複数個の入力アドレスの変化パターンを複数個の第２ライトアドレスを含むライトアドレスグループと比較して、第３予測アドレスを決定してもよい。

【0090】

アドレス予測部３２に入力されるアドレスは物理アドレスとして説明したが、論理アドレスで予測してもよい。

【0091】

第２予測アドレス決定部５２ｂが第２予測アドレスを決定する際に参照するリードアドレスは、リードアドレスメモリ４０に記憶されている。予測の精度を上げるには、多数のリードアドレスをリードアドレスメモリ４０に記憶する必要がある。第２予測アドレス決定部５２ｂを時系列データの学習アルゴリズムを利用して第２予測アドレスを決定するように構成すると、リードアドレスメモリ４０に記憶されるリードアドレスの数を実施形態より減らすことができる。あるいは、同じ数のリードアドレスを記憶する場合、変形例は実施形態よりも第２予測アドレスのヒット率が向上する。

【0092】

第１ヒット率ｒ１と第２ヒット率ｒ２をある時間の単純平均により求める例を説明したが、複数時間の平均値の平均値により求める例、算術平均により求める例、再帰平均により求める例を採用してもよい。

【0093】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0094】

２…ホスト、４…メモリシステム、１０…コントローラ、１２…ＮＡＮＤメモリ、１４…ＤＲＡＭ、２０…ＣＰＵ、３２…アドレス予測部、３４…リード要求生成部、３６…リードデータ出力部、４０…リードアドレスメモリ、４２…ライトアドレスメモリ、４４…リードバッファ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】