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特開2024-28367共有プレート線を有する高密度低電圧ＮＶ差動メモリビットセル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024028367
(43)【公開日】2024-03-04
(54)【発明の名称】共有プレート線を有する高密度低電圧ＮＶ差動メモリビットセル
(51)【国際特許分類】
H10B 53/00 20230101AFI20240226BHJP
【ＦＩ】
H10B53/00
【審査請求】有
【請求項の数】28
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023223434
(22)【出願日】2023-12-28
(62)【分割の表示】P 2021546864の分割
【原出願日】2020-02-19
(31)【優先権主張番号】16/287,876
(32)【優先日】2019-02-27
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】521353344
【氏名又は名称】ケプラー コンピューティング インコーポレイテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】マニパトルニ，サシカンス
(72)【発明者】
【氏名】ドカニア，ラジーヴ クマール
(72)【発明者】
【氏名】ラメッシュ，ラマムーアシー
(57)【要約】
【課題】低電力の高密度の不揮発性差動メモリビットセルについて記載する。
【解決手段】差動メモリビットセルのトランジスタは、プレーナ又は非プレーナとすることができ、ダイのフロントエンド又はバックエンドで製造できる。不揮発性差動メモリビットセルのビットセルは、第1の値のデータを記憶するように制御される第1のトランジスタ及び第1の不揮発性構造体を含む。不揮発性差動メモリビットセルの他のビットセルは、第2の値のデータを記憶するように制御される第2のトランジスタ及び第2の不揮発性構造体を含み、第1の値は第2の値の逆である。第1の揮発性構造体及び第2の揮発性構造体は、強誘電性材料(例えば、ペロブスカイト、六方晶強誘電体又は不規則強誘電体)を含む。
【選択図】図１Ａ
【解決手段】差動メモリビットセルのトランジスタは、プレーナ又は非プレーナとすることができ、ダイのフロントエンド又はバックエンドで製造できる。不揮発性差動メモリビットセルのビットセルは、第1の値のデータを記憶するように制御される第1のトランジスタ及び第1の不揮発性構造体を含む。不揮発性差動メモリビットセルの他のビットセルは、第2の値のデータを記憶するように制御される第2のトランジスタ及び第2の不揮発性構造体を含み、第1の値は第2の値の逆である。第1の揮発性構造体及び第2の揮発性構造体は、強誘電性材料(例えば、ペロブスカイト、六方晶強誘電体又は不規則強誘電体)を含む。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
差動ビットセルであって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン端子又はソース端子の一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン端子又はソース端子の一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物材料を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン端子又はソース端子に隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
強誘電性材料を含む第3の層であり、前記第2の層に隣接する第3の層であり、前記強誘電性材料は前記第3の層を通るリークを制御するためにSc又はMnドーパントでドープされる、第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物材料を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に直接隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に直接隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、差動ビットセル。
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン端子又はソース端子の一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン端子又はソース端子の一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物材料を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン端子又はソース端子に隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
強誘電性材料を含む第3の層であり、前記第2の層に隣接する第3の層であり、前記強誘電性材料は前記第3の層を通るリークを制御するためにSc又はMnドーパントでドープされる、第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物材料を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に直接隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に直接隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、差動ビットセル。
【請求項2】
前記Sc又はMnドーパントは、0.3%～2%の範囲の前記強誘電性材料における自発的歪みを達成する、請求項１に記載の差動ビットセル。
【請求項3】
前記Sc又はMnドーパントは、2%以下の前記強誘電性材料における自発的歪みを達成する、請求項１に記載の差動ビットセル。
【請求項4】
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型である、請求項１に記載の差動ビットセル。
【請求項5】
前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、請求項１に記載の差動ビットセル。
【請求項6】
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含み、
前記屈折性金属間化合物材料は、Ti、Al、Ta、W又はCoのうち1つ以上を含み、
前記第1の導電性酸化物又は前記第2の導電性酸化物は、Ir、Ru、Pd、Ps又はReのうち1つ以上の酸化物を含む、請求項１に記載の差動ビットセル。
前記屈折性金属間化合物材料は、Ti、Al、Ta、W又はCoのうち1つ以上を含み、
前記第1の導電性酸化物又は前記第2の導電性酸化物は、Ir、Ru、Pd、Ps又はReのうち1つ以上の酸化物を含む、請求項１に記載の差動ビットセル。
【請求項7】
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記第1のトランジスタ及び前記第2のトランジスタは、前記ダイのフロントエンドに配置される、請求項１に記載の差動ビットセル。
【請求項8】
前記強誘電性材料は、ペロブスカイト、六方晶強誘電体又は不規則強誘電体のうち1つである、請求項１に記載の差動ビットセル。
【請求項9】
前記第1のトランジスタ及び第1の不揮発性構造体は、第1の値のデータを記憶するように制御され、前記第2のトランジスタ及び第2の不揮発性構造体は、第2の値のデータを記憶するように制御され、前記第1の値は前記第2の値の逆である、請求項１に記載の差動ビットセル。
【請求項10】
キャパシタ構造体であって、
第1の屈折性金属間化合物材料を含む第1の構造体と、
第1の導電性酸化物を含む第2の構造体と、
強誘電性材料を含む第3の構造体であり、前記第2の構造体に隣接する第3の構造体であり、前記強誘電性材料は前記強誘電性材料を通るリークを制御するためにSc又はMnドーパントでドープされる、第3の構造体と、
第2の導電性酸化物を含む第4の構造体であり、前記第3の構造体に隣接する第4の構造体であり、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、第4の構造体と、
第2の屈折性金属間化合物材料を含む第5の構造体であり、前記第4の構造体に隣接する第5の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に直接隣接する第6の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に直接隣接する第7の構造体であり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、第7の構造体と
を含むキャパシタ構造体。
第1の屈折性金属間化合物材料を含む第1の構造体と、
第1の導電性酸化物を含む第2の構造体と、
強誘電性材料を含む第3の構造体であり、前記第2の構造体に隣接する第3の構造体であり、前記強誘電性材料は前記強誘電性材料を通るリークを制御するためにSc又はMnドーパントでドープされる、第3の構造体と、
第2の導電性酸化物を含む第4の構造体であり、前記第3の構造体に隣接する第4の構造体であり、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、第4の構造体と、
第2の屈折性金属間化合物材料を含む第5の構造体であり、前記第4の構造体に隣接する第5の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に直接隣接する第6の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に直接隣接する第7の構造体であり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、第7の構造体と
を含むキャパシタ構造体。
【請求項11】
前記強誘電性材料は、ペロブスカイト、六方晶強誘電体又は不規則強誘電体のうち1つである、請求項１０に記載のキャパシタ構造体。
【請求項12】
前記Sc又はMnドーパントは、0.3%～2%の範囲の前記強誘電性材料における自発的歪みを達成する、請求項１０に記載のキャパシタ構造体。
【請求項13】
前記Sc又はMnドーパントは、2%以下の前記強誘電性材料における自発的歪みを達成する、請求項１０に記載のキャパシタ構造体。
【請求項14】
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含み、
前記第1の屈折性金属間化合物材料又は前記第2の屈折性金属間化合物材料は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、請求項１０に記載のキャパシタ構造体。
前記第1の屈折性金属間化合物材料又は前記第2の屈折性金属間化合物材料は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、請求項１０に記載のキャパシタ構造体。
【請求項15】
前記第1の導電性酸化物及び前記第2の導電性酸化物は、
前記強誘電性材料がペロブスカイトである場合、Ir、Ru、Pd、Ps又はRe、
前記強誘電性材料が六方晶強誘電体である場合、PtCo、PdCo又はデラフォスサイト構造の六方晶金属、
Fe、LiV、又は
InTi
のうち1つの酸化物を含む、請求項１０に記載のキャパシタ構造体。
前記強誘電性材料がペロブスカイトである場合、Ir、Ru、Pd、Ps又はRe、
前記強誘電性材料が六方晶強誘電体である場合、PtCo、PdCo又はデラフォスサイト構造の六方晶金属、
Fe、LiV、又は
InTi
のうち1つの酸化物を含む、請求項１０に記載のキャパシタ構造体。
【請求項16】
プロセッサ回路と、前記プロセッサ回路に結合された不揮発性メモリとを含むシステムであって、
前記不揮発性メモリは、差動ビットセルを有するビットセルアレイを含み、前記差動ビットセルのうち1つは、第1のビット線(BL)と、第2のビット線(BLB)と、ワード線(WL)と、2つのビットセルの間で共有される共有プレート線(PL)とを有する2つのビットセルを含み、前記2つのビットセルのそれぞれは、強誘電性材料を含む対応する不揮発性構造体を含み、前記強誘電性材料は前記差動ビットセルを通るリークを制御するためにSc又はMnドーパントでドープされる、システム。
前記不揮発性メモリは、差動ビットセルを有するビットセルアレイを含み、前記差動ビットセルのうち1つは、第1のビット線(BL)と、第2のビット線(BLB)と、ワード線(WL)と、2つのビットセルの間で共有される共有プレート線(PL)とを有する2つのビットセルを含み、前記2つのビットセルのそれぞれは、強誘電性材料を含む対応する不揮発性構造体を含み、前記強誘電性材料は前記差動ビットセルを通るリークを制御するためにSc又はMnドーパントでドープされる、システム。
【請求項17】
前記Sc又はMnドーパントは、2%以下の前記強誘電性材料における自発的歪みを達成する、請求項１６に記載のシステム。
【請求項18】
前記Sc又はMnドーパントは、0.3%～2%の範囲の前記強誘電性材料における自発的歪みを達成する、請求項１６に記載のシステム。
【請求項19】
前記差動ビットセルは、前記不揮発性構造体における非対称性を補償するように構成される、請求項１６に記載のシステム。
【請求項20】
前記不揮発性構造体は、
第1の屈折性金属間化合物材料を含む第1の層であり、前記2つのビットセルの一方のトランジスタのドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
前記強誘電性材料を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物材料を含む第5の層であり、前記共有PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、請求項１６に記載のシステム。
第1の屈折性金属間化合物材料を含む第1の層であり、前記2つのビットセルの一方のトランジスタのドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
前記強誘電性材料を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物材料を含む第5の層であり、前記共有PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、請求項１６に記載のシステム。
【請求項21】
前記不揮発性構造体は、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、請求項２０に記載のシステム。
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、請求項２０に記載のシステム。
【請求項22】
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含み、
前記第1の屈折性金属間化合物材料又は前記第2の屈折性金属間化合物材料は、Ti、Al、Ta、W、Co、Ni、Ga、Mn、B、C、N又はFeのうち1つ以上を含み、
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3のうち1つ以上の酸化物を含む、請求項２１に記載のシステム。
前記第1の屈折性金属間化合物材料又は前記第2の屈折性金属間化合物材料は、Ti、Al、Ta、W、Co、Ni、Ga、Mn、B、C、N又はFeのうち1つ以上を含み、
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3のうち1つ以上の酸化物を含む、請求項２１に記載のシステム。
【請求項23】
前記障壁材料は第1の格子パラメータを有し、前記第1の導電性酸化物又は前記第2の導電性酸化物は第2の格子パラメータを有し、前記第1の格子パラメータは前記第2の格子パラメータと実質的に一致する、請求項２１に記載のシステム。
【請求項24】
前記障壁材料は第1の格子パラメータを有し、前記強誘電性材料は第2の格子パラメータを有し、前記第1の格子パラメータは前記第2の格子パラメータと実質的に一致する、請求項２１に記載のシステム。
【請求項25】
前記第1の屈折性金属間化合物材料に隣接する第2の障壁材料を含み、
前記第2の障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、請求項２１に記載のシステム。
前記第2の障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、請求項２１に記載のシステム。
【請求項26】
キャパシタ構造体であって、
第1の屈折性金属間化合物材料を含む第1の構造体と、
第1の導電性酸化物を含む第2の構造体と、
強誘電性材料を含む第3の構造体であり、前記第2の構造体に隣接する第3の構造体であり、前記強誘電性材料は前記強誘電性材料の自発的歪みを修正するためにSc又はMnドーパントでドープされる、第3の構造体と、
第2の導電性酸化物を含む第4の構造体であり、前記第3の構造体に隣接する第4の構造体であり、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、第4の構造体と、
第2の屈折性金属間化合物材料を含む第5の構造体であり、前記第4の構造体に隣接する第5の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に直接隣接する第6の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に直接隣接する第7の構造体であり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、第7の構造体と
を含むキャパシタ構造体。
第1の屈折性金属間化合物材料を含む第1の構造体と、
第1の導電性酸化物を含む第2の構造体と、
強誘電性材料を含む第3の構造体であり、前記第2の構造体に隣接する第3の構造体であり、前記強誘電性材料は前記強誘電性材料の自発的歪みを修正するためにSc又はMnドーパントでドープされる、第3の構造体と、
第2の導電性酸化物を含む第4の構造体であり、前記第3の構造体に隣接する第4の構造体であり、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、第4の構造体と、
第2の屈折性金属間化合物材料を含む第5の構造体であり、前記第4の構造体に隣接する第5の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に直接隣接する第6の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に直接隣接する第7の構造体であり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、第7の構造体と
を含むキャパシタ構造体。
【請求項27】
前記Sc又はMnドーパントは、0.3%～2%の範囲の前記強誘電性材料における前記自発的歪みを修正する、請求項２６に記載のキャパシタ構造体。
【請求項28】
前記Sc又はMnドーパントは、前記強誘電性材料を通るリークを制御する、請求項２６に記載のキャパシタ構造体。
【発明の詳細な説明】
【背景技術】
【0001】
［優先権主張］
本願は、2019年2月27日に出願された「High-Density Low Voltage Non-Volatile Differential Memory Bit-Cell with Shared Plate-line」という名称の米国特許出願第16/287,876号の優先権を主張し、その全内容を参照により援用する。
本願は、2019年2月27日に出願された「High-Density Low Voltage Non-Volatile Differential Memory Bit-Cell with Shared Plate-line」という名称の米国特許出願第16/287,876号の優先権を主張し、その全内容を参照により援用する。
【0002】
［背景技術］
プロセッサで使用される標準的なメモリは、スタティックランダムアクセスメモリ(SRAM, static random access memory)又はダイナミックランダムアクセスメモリ(DRAM, dynamic random access memory)及びこれらの派生物である。これらのメモリは揮発性メモリである。例えば、メモリへの電力がオフになると、メモリは記憶されたデータを失う。現在、不揮発性メモリは、磁気ハードディスクに代わるように計算プラットフォームにおいて一般的に使用されている。不揮発性メモリは、これらのメモリへの電力がオフにされた場合であっても、これらの記憶されたデータを長期間(例えば、数ヶ月、数年又は永久に)保持する。不揮発性メモリの例は、磁気ランダムアクセスメモリ(MRAM, magnetic random access memory)、NAND又はNORフラッシュメモリである。これらのメモリは書き込みエネルギーが高く、密度が低く、電力消費が高いので、低電力及びコンパクトな計算デバイスには適さない可能性がある。
プロセッサで使用される標準的なメモリは、スタティックランダムアクセスメモリ(SRAM, static random access memory)又はダイナミックランダムアクセスメモリ(DRAM, dynamic random access memory)及びこれらの派生物である。これらのメモリは揮発性メモリである。例えば、メモリへの電力がオフになると、メモリは記憶されたデータを失う。現在、不揮発性メモリは、磁気ハードディスクに代わるように計算プラットフォームにおいて一般的に使用されている。不揮発性メモリは、これらのメモリへの電力がオフにされた場合であっても、これらの記憶されたデータを長期間(例えば、数ヶ月、数年又は永久に)保持する。不揮発性メモリの例は、磁気ランダムアクセスメモリ(MRAM, magnetic random access memory)、NAND又はNORフラッシュメモリである。これらのメモリは書き込みエネルギーが高く、密度が低く、電力消費が高いので、低電力及びコンパクトな計算デバイスには適さない可能性がある。
【0003】
ここで提供される背景技術の説明は、開示の文脈を一般的に提示するためのものである。ここで別段の指定がない限り、この箇所に記載されている資料は、本出願の特許請求の範囲に対する従来技術ではなく、この箇所に含めることにより従来技術であるとは認められない。
【図面の簡単な説明】
【0004】
本開示の実施形態は、以下に与えられる詳細な説明、及び本開示の様々な実施形態の添付の図面からより完全に理解されるが、これらは、本開示を特定の実施形態に限定するものと解釈されるべきではなく、単に説明及び理解のためのものである。
【図1A】いくつかの実施形態による、メモリ及び対応するロジックを含む装置を示しており、メモリは差動強誘電性(FE, ferroelectric)メモリビットセルを含む。
【図1B】いくつかの実施形態による、論理1及び論理0を差動ビットセルに書き込むためのタイミング図を示す。
【図2A】いくつかの実施形態による、プレーナトランジスタを含む差動FEメモリビットセルのハーフビットセルの三次元(3D, three dimensional)図を示す。
【図3】いくつかの実施形態による、FEキャパシタ構造体の3D図を示す。
【図4A】いくつかの実施形態による、非プレーナトランジスタを含む差動FEメモリビットセルのハーフビットセルの3D図を示す。
【図5】いくつかの実施形態による、ダイのバックエンドに非プレーナトランジスタを含む差動FEメモリビットセルのハーフビットセルの3D図を示す。
【図6】いくつかの実施形態による、差動FEメモリビットセルを形成する方法のフローチャートを示す。
【図7】いくつかの実施形態による、差動FEメモリビットセルのためのFEキャパシタ構造体を形成する方法のフローチャートを示す。
【図8】いくつかの実施形態による、差動FEメモリビットセル及び人工知能(AI, artificial intelligence)プロセッサのアレイを有するスマートメモリチップを示す。
【発明を実施するための形態】
【0005】
典型的な強誘電性(FE, ferroelectric)キャパシタは、正極性及び負極性のスイッチング電圧が非対称的である。これは、1及び0の総数が不均衡である場合、強誘電体からの電極に対する原子の空間移動によるものである。これは、FEキャパシタへの0又は1の書込みが異なるエネルギーを必要とする可能性があるので、メモリビットセルにとって典型的なFEキャパシタの使用を困難にし、これは回路設計についてのオーバヘッドを生成する。
【0006】
いくつかの実施形態は、典型的な強誘電性キャパシタの非対称性を補償する低電力の高密度の不揮発性差動メモリビットセルについて記載する。差動メモリビットセルのトランジスタは、プレーナ又は非プレーナとすることができ、ダイのフロントエンド又はバックエンドで製造できる。不揮発性差動メモリビットセルのビットセルは、第1の値のデータを記憶するように制御される第1のトランジスタ及び第1の不揮発性構造体を含む。不揮発性差動メモリビットセルの他のビットセルは、第2の値のデータを記憶するように制御される第2のトランジスタ及び第2の不揮発性構造体を含み、第1の値は第2の値の逆である。第1の揮発性構造体及び第2の揮発性構造体は、小さい電圧変化(例えば、100mV)によってその状態を切り替えることができる低電圧強誘電性材料(例えば、ペロブスカイト材料、六方晶強誘電体又は不規則強誘電体)を含む。
【0007】
いくつかの実施形態では、第1の不揮発性構造体及び第2の不揮発性構造体のそれぞれは、第1の屈折性金属間化合物を含む第1の層を含み、第1の層は第1のトランジスタ又は第2のトランジスタのドレイン又はソースに隣接する。第1の屈折性金属間化合物の例は、Ti-Al(Ti3Al、TiAl、TiAl3等)、Ni-Al(Ni3Al、NiAl3、NiAl等)、Ni-Ti、Ni-Ga、Ni2MnGa、FeGa、Fe3Ga、ホウ化物、炭化物又は窒化物を含む。いくつかの実施形態では、屈折性金属間化合物は、第1の材料及び第2の材料の超格子である障壁層の一部であり、第1の材料は、Ti及びAl(例えば、TiAl)を含み、第2の材料は、Ta、W及びCo(例えば、Ta、W及びCoの層)を含む。様々な実施形態では、障壁層の格子パラメータは、導電性酸化物及び/又はFE材料の格子パラメータと一致する。いくつかの実施形態では、第1の不揮発性構造体及び第2の不揮発性構造体は、第1の導電性酸化物を含む第2の層を含み、第2の層は第1の層に隣接する。第1の不揮発性構造体及び第2の不揮発性構造体は、FE材料を含む第3の層を含み、第3の層は第2の層に隣接する。
【0008】
FE材料は、FE材料が低電圧(例えば、100mV)によってその状態を切り替えることを可能にするいずれか適切な低電圧FE材料とすることができる。いくつかの実施形態では、FE材料は、ABO3型のペロブスカイト材料を含み、「A」及び「B」は、異なるサイズの2つのカチオンであり、「O」は、双方のカチオンに結合するアニオンである酸素である。一般的に、Aの原子のサイズは、Bの原子のサイズよりも大きい。いくつかの実施形態では、ペロブスカイト材料は(例えば、La又はランタニドで)ドープできる。様々な実施形態では、FE材料がペロブスカイト材料である場合、導電性酸化物はAA'BB'O3型である。A'は原子位置Aのドーパントであり、ランタニド系列の元素とすることができる。B'は原子位置Bのドーパントであり、遷移金属元素、特にSc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Znからの元素とすることができる。A'は、異なる強誘電性分極率で位置Aと同じ原子価を有してもよい。
【0009】
いくつかの実施形態において、FE材料は、h-RMnO3型の六方晶強誘電体を含み、Rは希土類元素、すなわち、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)及びイットリウム(Y)である。強誘電相は、Yイオンの転移を伴う層状MnO5多面体の座屈(buckling)を特徴とし、これは正味の電気分極をもたらす。様々な実施形態では、FE材料が六方晶強誘電体を含む場合、導電性酸化物は、A2O3(例えば、In2O3、Fe2O3)及びABO3型であり、ここで、Aは希元素である。
【0010】
いくつかの実施形態では、FE材料は、不規則FE材料を含む。不規則強誘電体は、一次秩序パラメータ(primary order parameter)が原子秩序の歪み又は座屈のような秩序機構である強誘電体である。不規則FE材料の例は、LuFeO3クラスの材料又は強誘電性材料及び常誘電性材料の超格子(それぞれPbTiO3(PTO)及びSnTiO3(STO)、並びにそれぞれLaAlO3(LAO)及びSTO)である。例えば、[PTO/STO]n又は[LAO/STO]nの超格子であり、「n」は1から100である。本明細書では、電荷状態を記憶するための強誘電性材料を参照して様々な実施形態について説明するが、実施形態は、常誘電性材料にも適用可能である。例えば、様々な実施形態のピラーキャパシタは、強誘電性材料の代わりに常誘電性材料を使用して形成できる。
【0011】
いくつかの実施形態では、第1の不揮発性構造体及び第2の不揮発性構造体は、第2の導電性酸化物を含む第4の層を含み、第4の層は第3の層に隣接する。第1の不揮発性構造体及び第2の不揮発性構造体は、第2の屈折性金属間化合物を含む第5の層を含み、第5の層はPLに隣接し且つ第4の層に隣接する。いくつかの実施形態では、第1の不揮発性構造体及び第2の不揮発性構造体は、第1の層、第2の層、第3の層、第4の層及び第5の層の第1の側面に隣接する第6の層を含む。第1の不揮発性構造体及び第2の不揮発性構造体は、第1の層、第2の層、第3の層、第4の層及び第5の層の第2の側面に隣接する第7の層も含み、第6の層及び第7の層は、側壁障壁材料(例えば、Ti-Al-O、Al2O3又はMgO)を含む。側壁障壁材料は絶縁材料である。
【0012】
様々な実施形態の多くの技術的効果が存在する。例えば、差動FEメモリビットセルは、FE材料に固有の非対称性を補償する。動作時間の経過とともに、FEメモリセルは、正極性及び負極性のスイッチング電圧の非対称性を受ける。これは、1及び0の総数が不均衡である場合、FEからの電極に対する原子の空間移動によるものである。第1のFEキャパシタ構造体に記憶されたデータが第2のFEキャパシタ構造体に記憶されたデータの補数となるように、第1のFEキャパシタ構造体及び第2のFEキャパシタ構造体を動作させることによって、FEセル内の非対称性が補償される。差動FEメモリビットセルは、高密度メモリの実現のためのコンパクトなレイアウトを生じる。補償されたFE非対称性を有する差動FEメモリビットセルは、低電力での高インテグリティの人工知能(AI)処理を可能にする。他の技術的効果は、様々な実施形態及び図面から明らかになる。
【0013】
以下の説明では、本開示の実施形態のより完全な説明を提供するために、多数の詳細が議論される。しかし、本開示の実施形態がこれらの特定の詳細なしに実施されてもよいことは、当業者にとって明らかである。他の場合にも、本開示の実施形態を曖昧にすることを回避するために、周知の構造及びデバイスは、詳細ではなくブロック図の形式で示される。
【0014】
実施形態の対応する図面において、信号は線で表される点に留意する。いくつかの線は、より多くの構成要素の信号経路を示すためにより太くされることがあり、及び/又は主要な情報の流れの方向を示すために1つ以上の端部に矢印を有することがある。このような指示は限定することを意図するものではない。むしろ、線は、回路又は論理ユニットの理解を容易にするために、1つ以上の例示的な実施形態に関連して使用される。設計の必要性又は好みによって規定されるいずれかの表現される信号は、実際には、いずれかの方向に進行し得る1つ以上の信号を含んでもよく、いずれか適切なタイプの信号方式で実装されてもよい。
【0015】
「デバイス」という用語は、一般的に、その用語の用法の文脈に従った装置を示してもよい。例えば、デバイスは、層又は構造体の積層、単一の構造体又は層、能動及び/又は受動素子を有する様々な構造体の接続等を示してもよい。一般的に、デバイスは、x-y-zデカルト座標系のx-y方向に沿った面及びz方向に沿った高さを有する三次元構造体である。デバイスの面はまた、デバイスを含む装置の面でもよい。
【0016】
明細書及び特許請求の範囲において、「接続」という用語は、中間デバイスのない、接続された物の間の電気的、機械的又は磁気的接続のような直接的接続を意味する。
【0017】
「結合」という用語は、1つ以上の受動又は能動の中間デバイスを通じて、接続された物の間の直接的な電気的、機械的若しくは磁気的接続又は間接的接続のような直接的又は間接的接続を意味する。
【0018】
本明細書において、「隣接」という用語は、一般的に、物が次にある(例えば、これらの間の1つ以上の物にすぐ次にあるか或いは近接している)位置、又は別の物に隣り合う(例えば、接する)位置を示す。
【0019】
「回路」又は「モジュール」という用語は、互いに協働して所望の機能を提供するように構成された1つ以上の受動及び/又は能動部品を示してもよい。
【0020】
「信号」という用語は、少なくとも1つの電流信号、電圧信号、磁気信号又はデータ/クロック信号を示してもよい。「1つ」の意味は複数の参照を含む。「内」の意味は「内」及び「上」を含む。
【0021】
「スケーリング」という用語は、一般的に、設計(概略図及びレイアウト)を或るプロセス技術から他のプロセス技術に変換し、その後、レイアウト領域において縮小されることを示す。また、「スケーリング」という用語は、一般的に、同じ技術ノード内のレイアウト及びデバイスを縮小することを示す。また、「スケーリング」という用語は、他のパラメータ(例えば、電源レベル)への信号周波数の調整(例えば、減速又は高速化、すなわち、それぞれ縮小又は拡大)を示してもよい。
【0022】
「実質的に」、「近い」、「おおよそ」、「ほぼ」及び「約」は、一般的に、目標値の+/-10%以内であることを示す。例えば、これらの使用の明示的な文脈において別段の指定がない限り、「実質的に等しい」、「ほぼ等しい」及び「おおよそ等しい」という用語は、このように記載された物の間には、ただの偶発的な変動が存在することを意味する。当技術分野では、このような変動は、典型的には、所定の目標値の+/-10%以下である。
【0023】
別段の指定がない限り、共通の対象物を記述するための「第1」、「第2」及び「第3」等の順序形容詞の使用は、同様の対象物の異なるインスタンスが参照されていることを単に示しており、このように記述される対象物が、時間的に、空間的に、ランキングで、或いは他の方式で、所与の順序になければならないことを暗示することを意図するものではない。
【0024】
本開示の目的で、「A及び/又はB」及び「A又はB」という用語は、(A)、(B)又は(A及びB)を意味する。本開示の目的で、「A、B及び/又はC」という用語は、(A)、(B)、(C)、(A及びB)、(A及びC)、(B及びC)又は(A、B及びC)を意味する。
【0025】
明細書及び特許請求の範囲において、「左」、「右」、「前」、「後」、「頂部」、「底部」、「上方」、「下方」等の用語は、存在する場合には、説明の目的で使用され、必ずしも永久的な相対的位置を記述するために使用されるとは限らない。例えば、本明細書で使用される用語「上方」、「下方」、「前側」、「後側」、「頂部」、「底部」、「上方」、「下方」及び「上」は、デバイス内の他の参照される構成要素、構造体又は材料に関する1つの構成要素、構造体又は材料の相対的位置を示し、このような物理的関係に注目する。これらの用語は、本明細書では、主にデバイスz軸の文脈の範囲内でのみ使用され、デバイスの配向に関連してもよい。したがって、本明細書において提供される図面の文脈において第2の材料の「上方」の第1の材料は、デバイスが提供される図面の文脈に対して上下逆向きに配向される場合には、第2の材料の「下方」でもある。材料の文脈において、他の材料の上方又は下方に配置される1つの材料は、直接接触してもよく、或いは、1つ以上の介在材料を有してもよい。さらに、2つの材料の間に配置される1つの材料は、2つの層と直接接触してもよく、或いは、1つ以上の介在層を有してもよい。対照的に、第2の材料の「上」の第1の材料は、第2の材料と直接接触する。同様の区別は、構成要素のアセンブリの文脈でも行われる。
【0026】
「間」という用語は、デバイスのz軸、x軸又はy軸の文脈で使用されてもよい。2つの他の材料の間にある材料は、これらの材料の一方又は双方と接触してもよく、或いは、1つ以上の介在材料によって他の2つの材料の双方から分離されてもよい。したがって、2つの他の材料の「間」にある材料は、他の2つの材料のうちいずれかと接触してもよく、或いは、介在材料を通じて他の2つの材料に結合されてもよい。2つの他のデバイスの間にあるデバイスは、これらのデバイスの一方又は双方に直接接続されてもよく、或いは、1つ以上の介在デバイスによって他の2つのデバイスの双方から分離されてもよい。
【0027】
ここで、複数の非シリコン半導体材料層は、単一のフィン構造体(fin structure)内に積層されてもよい。複数の非シリコン半導体材料層は、P型トランジスタに適した(例えば、シリコンよりも高い正孔移動度を提供する)1つ以上の「P型」層を含んでもよい。複数の非シリコン半導体材料層は、N型トランジスタに適した(例えば、シリコンよりも高い電子移動度を提供する)1つ以上の「N型」層を更に含んでもよい。複数の非シリコン半導体材料層は、N型層をP型層から分離する1つ以上の介在層を更に含んでもよい。介在層は、少なくとも部分的に犠牲的(sacrificial)であってもよく、例えば、ゲート、ソース又はドレインのうち1つ以上がN型トランジスタ及びP型トランジスタのうち1つ以上のチャネル領域の周りに完全に巻きつくことを可能にする。複数の非シリコン半導体材料層は、少なくとも部分的には、積層型CMOSデバイスが単一のFET(電界効果トランジスタ)のフットプリントを有する高移動度N型及びP型トランジスタの双方を含み得るように、自己整合技術によって製造されてもよい。
【0028】
ここで、「バックエンド」という用語は、一般的に、「フロントエンド」とは反対であり、IC(集積回路)パッケージがICダイバンプに結合するダイの部分を示す。例えば、ダイのパッケージに近い高レベルの金属層(例えば、10個の金属の積層ダイ内の金属層6以上)及び対応するビアは、ダイのバックエンドの一部と考えられる。反対に、「フロントエンド」という用語は、一般的に、活性領域(例えば、トランジスタが製造される)並びに活性領域に近い低レベルの金属層及び対応するビア(例えば、10個の金属の積層ダイの例の中の金属層5以下)を含むダイの部分を示す。
【0029】
他の図面の要素と同じ参照符号(又は名称)を有する図面の要素は、記載のものと同様の方式で動作又は機能することができるが、これらに限定されないことが指摘される。
【0030】
図１Ａは、いくつかの実施形態による、メモリ101と、対応するロジック102及び103とを含む装置100を示し、メモリは差動FEメモリビットセルを含む。ロジック102は、M×Nアレイからビットセルの行及び/又は特定のビットセルを選択するためのアドレスデコーダを含み、M及びNは同じ値又は異なる値の整数である。ロジック103は、選択されたビットセルから値を読み取るためのセンスアンプを含み、書き込みドライバは、特定の値を選択された差動ビットセルに書き込むために使用される。ここで、差動ビットセル1010,0の概略図を示す。同じ実施形態は、M×Nアレイの他のビットセルにも当てはまる。
【0031】
いくつかの実施形態では、差動ビットセル1010,0は、ワード線(WL, word-line)、プレート線(PL, plate-line)、ビット線(BL, bit-line)、相補ビット線(BLB, complementary bit-line)及び2つのハーフビットセル1010,0_A及び1010,0_Bを含む。いくつかの実施形態では、第1のハーフビットセル1010,0_Aは、n型トランジスタMN1及びFEキャパシタ構造体Cfe1を含む。いくつかの実施形態では、第2のハーフビットセル1010,0_Bは、n型トランジスタMN2及びFEキャパシタ構造体Cfe2を含む。トランジスタMN1及びMN2のゲートは共通のWLを共有する。様々な実施形態では、第1のFEキャパシタ構造体及び第2のFEキャパシタ構造体(Cfe1及びCf2)の1つの端子は、共通のPLと結合される。第1のFEキャパシタ構造体及び第2のFEキャパシタ構造体(Cfe1及びCf2)の第2の端子は、それぞれのトランジスタのソース端子又はドレイン端子に結合される。
【0032】
例えば、Cfe1の第2の端子はトランジスタMN1のドレイン端子又はソース端子に結合され、Cfe2の第2の端子はトランジスタMN2のドレイン端子又はソース端子に結合される。様々な実施形態では、BLは、第1のハーフセル1010,0_Aの第1のトランジスタMN1のソース端子又はドレイン端子に結合され、BLBは、第1のハーフセル1010,0_Bの第2のトランジスタMN2のソース端子又はドレイン端子に結合される。いくつかの実施形態では、第1のBLキャパシタCBl1は、第1のトランジスタMN1のソース端子又はドレイン端子及び基準ノード(例えば、接地)に結合され、第2のBLキャパシタCBl2は、FEキャパシタが同じソース端子又はドレイン端子に結合されないように、第2のトランジスタMN2のソース端子又はドレイン端子及び基準ノードに結合される。
【0033】
様々な実施形態では、ハーフビットセル1010,0_A及び1010,0_Bは、互いに近接する位置にあるため、自己参照セルである。例えば、静的空間プロセス変動は、それぞれハーフビットセル1010,0_A及び1010,0_BのCfe1及びCfe2について共通のモードである。ここで、BL及びBLBは反対の極性検知信号を生成する。差動メモリビットセルの最初の使用において、FEキャパシタCfe1及びCfe2上の臨界電圧は、以下の系列、すなわち、+VFe1、+VFe2、-VFe1、-VFe2の臨界スイッチング電圧であると仮定し、メモリの最初の動作において+VFe1=+VFe2、-Vfe1=-vfe2である。メモリの動作が対称的なスイッチング電圧、すなわち、+VFe1+DF1、-VFe1+DF1、+VFe2+DF1、-VFe2+DF1をもたらす場合、ハーフビットセル1010,0_A及び1010,0_Bの全スイッチング電圧は、(+VFe1+DF1)-(-VFe2+DF1)=VFe1+VFe2のままであり、非対称性の自己補償を可能にする。ここで、DF1は非対称性によるオフセットである。このオフセットは、FE材料の挙動のヒステリシスに加えられる。
【0034】
図１Ｂは、いくつかの実施形態による、論理1及び論理0を差動ビットセルに書き込むためのタイミング図200を示す。データを差動ビットセルに書き込むために、BL、PL、及びBLBは、反対の極性をハーフビットセル1010,0_A及び1010,0_Bに書き込む信号系列を生成する。例えば、タイミング図200に示すように、論理1がハーフビットセル1010,0_Aに書き込まれる場合、論理0はハーフビットセル1010,0_Bに書き込まれる。差動ビットセル内のデータを検知するための信号方式は、SRAM(スタティックランダムアクセスメモリ)のための検知方式と同様である。様々な実施形態がn型トランジスタを使用して示されているが、差動ビットセルは、p型トランジスタを使用して実装されてもよい。
【0035】
図２Ａは、いくつかの実施形態による、プレーナトランジスタを含む差動FEメモリビットセルのハーフビットセルの3D図200を示す。メモリビットセルは、基板201と、ソース202と、ドレイン203と、チャネル領域204と、ゲート誘電体205、ゲートスペーサ206a及び206bと、ゲート金属207と、ソースコンタクト208aと、ドレインコンタクト208bとを有するプレーナトランジスタMNを含む。
【0036】
基板201は、単結晶シリコン、多結晶シリコン及びシリコン・オン・インシュレータ(SOI, silicon on insulator)のような適切な半導体材料を含む。一実施形態では、基板201は、Si、Ge、SiGe又は適切なIII-V族化合物若しくはIII-N族化合物のような他の半導体材料を含む。基板201はまた、半導体材料、金属、ドーパント、及び半導体基板に一般的に見られる他の材料を含んでもよい。
【0037】
いくつかの実施形態では、ソース領域202及びドレイン領域203は、トランジスタのゲート積層体に隣接して基板201内に形成される。ソース領域202及びドレイン領域203は、一般的に、エッチング/成膜プロセス又は注入/拡散プロセスのいずれかを使用して形成される。
【0038】
エッチング/成膜プロセスでは、まず、基板201がエッチングされ、ソース202及びドレイン203領域の位置に凹部を形成してもよい。次いで、エピタキシャル成長プロセスが実行され、ソース領域202及びドレイン領域203を製造するために使用される材料で凹部を充填してもよい。注入/拡散プロセスにおいて、ホウ素、アルミニウム、アンチモン、リン又はヒ素のようなドーパントが基板にイオン注入され、ソース領域202及びドレイン領域203を形成してもよい。典型的には、ドーパントを活性化して基板201に更に拡散させるアニールプロセスがイオン注入プロセスに続く。
【0039】
いくつかの実施形態では、金属及び/又は金属合金の1つ以上の層が、ソース領域202及びドレイン領域203を形成するために使用される。いくつかの実施形態では、ソース領域202及びドレイン領域203は、ゲルマニウム又は適切なIII-V族化合物のような1つ以上の代替半導体材料を使用して形成される。いくつかの実施形態では、ソース領域202及びドレイン領域203は、シリコンゲルマニウム又はシリコンカーバイドのようなシリコン合金を用いて製造される。いくつかの実施形態では、エピタキシャル成長したシリコン合金は、ホウ素、ヒ素又はリンのようなドーパントとその場でドープされる。
【0040】
いくつかの実施形態によれば、チャネル領域204のための半導体材料は、基板201と同じ材料を有してもよい。いくつかの実施形態では、チャネル領域204は、Si、SiGe、Ge及びGaAsのうち1つを含む。
【0041】
ゲート誘電体層205は、1つの層又は層の積層を含んでもよい。1つ以上の層は、high-k誘電性材料、酸化シリコン及び/又は二酸化シリコン(SiO2)を含んでもよい。high-k誘電性材料は、亜鉛、ニオブ、スカンジウム、希薄イットリウム、ハフニウム、シリコン、ストロンチウム、酸素、バリウム、チタン、ジルコニウム、タンタル、アルミニウム及びランタンのような元素を含んでもよい。ゲート誘電体層に使用され得るhigh-k材料の例は、ニオブ酸鉛、酸化ハフニウム、酸化鉛スカンジウムタンタル、酸化ハフニウムシリコン、酸化イットリウム、酸化アルミニウム、酸化ランタン、酸化バリウムストロンチウムタンタル、酸化ランタンアルミニウム、酸化チタン、酸化ジルコニウム、酸化タンタル及び酸化ジルコニウムシリコンを含む。いくつかの実施形態では、high-k材料が使用される場合、ゲート誘電体層205の品質を改善するために、アニールプロセスが使用される。
【0042】
いくつかの実施形態では、一対のスペーサ層(側壁スペーサ)206a/bが、ゲート積層体をブラケット形成するゲート積層体の対向側に形成される。一対のスペーサ層206a/bは、酸素窒化ケイ素、窒化ケイ素、炭素でドープした窒化ケイ素、又は炭化ケイ素のような材料から形成される。側壁スペーサを形成するためのプロセスは、当技術分野において周知であり、一般的に、成膜及びエッチングプロセス操作を含む。いくつかの実施形態では、複数のスペーサ対が使用されてもよい。例えば、2対、3対又は4対の側壁スペーサが、ゲート積層体の対向側に形成されてもよい。
【0043】
ゲート金属層207は、トランジスタがp型トランジスタであるかn型トランジスタであるかに応じて、少なくとも1つのP型仕事関数金属又はN型仕事関数金属を含んでもよい。ゲート金属層207は、2つ以上の金属層の積層を含んでもよく、1つ以上の金属層は仕事関数金属層であり、少なくとも1つの金属層は導電性充填層である。
【0044】
n型トランジスタについて、ゲート金属層207に使用され得る金属は、炭化アルミニウム、炭化タンタル、炭化ジルコニウム、及び炭化ハフニウムを含む。いくつかの実施形態では、n型トランジスタのためのゲート金属層207の金属は、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル及びこれらの合金を含む。n型金属層は、約3.9eV～約4.2eVの仕事関数を有するn型ゲート金属層207の形成を可能にする。いくつかの実施形態では、層207の金属は、TiN、TiSiN、TaN、Cu、Al、Au、W、TiSiN又はCoのうち1つを含む。いくつかの実施形態では、層107の金属は、Ti、N、Si、Ta、Cu、Al、Au、W又はCoのうち1つ以上を含む。
【0045】
p型トランジスタについて、ゲート金属層207に使用される金属は、ルテニウム、パラジウム、白金、コバルト、ニッケル及び導電性金属酸化物を含むが、これらに限定されない。導電性酸化物の例は、酸化ルテニウムを含む。p型金属層は、約4.9eV～約5.2eVの仕事関数を有するp型ゲート金属層207の形成を可能にする。
【0046】
ドレインコンタクト208bは、金属層210に結合されるビア209aに結合される。金属層210は、x軸に沿って延びるビット線である。ソースコンタクト208aは、ビア209bに結合される。ドレイン及びソースコンタクト208a/n及びビア209a/bには、いずれか適切な材料が使用できる。例えば、Ti、N、Si、Ta、Cu、Al、Au、W又はCoのうち1つ以上が、ドレイン及びソースコンタクト208a/n及びビア209a/bに使用できる。ビア209bは、障壁材料としての屈折性金属間化合物211a/bと、導電性酸化物212a/bbと、FE材料213とを含むFEキャパシタCfe1に結合される。
【0047】
屈折性金属間化合物211a/bは、FEキャパシタCfe1のFE特性を維持する。屈折性金属間化合物211a/bが存在しない場合、キャパシタの強誘電性材料又は常誘電性材料213は、その効力を失う可能性がある。いくつかの実施形態では、屈折性金属間化合物211a/bは、Ti及びAl(例えば、TiAl化合物)を含む。いくつかの実施形態では、屈折性金属間化合物211a/bは、Ta、W及び/又はCoのうち1つ以上を含む。
【0048】
例えば、屈折性金属間化合物211a/bは、Ta、W及びCoの格子を含む。いくつかの実施形態では、屈折性金属間化合物211a/bは、Ti-Al(Ti3Al、TiAl、TiAl3等)、Ni-Al(Ni3Al、NiAl3、NiAl等)、Ni-Ti、Ni-Ga、Ni2MnGa、FeGa、Fe3Ga、ホウ化物、炭化物又は窒化物のうち1つを含む。いくつかの実施形態では、TiAl材料は、Ti-(45-48)Al-(1-10)M(Xの微量%)を含み、Mは、V、Cr、Mn、Nb、Ta、W及びMoからの少なくとも1つの元素であり、0.1～5%のSi、B及び/又はMgの微量を含む。いくつかの実施形態では、TiAlは、単相合金γ(TiAl)である。いくつかの実施形態では、TiAlは、二相合金γ(TiAl)+α2(Ti3Al)である。単相γ合金は、強化を促進し且つ酸化抵抗を更に増強するNb又はTaのような第3の合金元素を含む。二相合金における第3の合金元素の役割は、延性(V、Cr、Mn)、耐酸化性(Nb、Ta)又は複合特性を高めることである。Si、B及びMgのような添加物は、他の特性を顕著に高めることができる。障壁層211aは、プレート線又は電力線(PL)215に結合される。
【0049】
様々な実施形態では、PL215は、x方向に沿って、BL110に平行に延びる。BL及びPLを互いに平行にすることにより、メモリビットセルのフットプリントは、BLとPLが互いに直交する場合に比べて減少するので、メモリの密度を更に改善する。ゲート金属207は、金属線217に結合されたゲートコンタクト216に結合される。金属線217はワード線(WL)として使用される。いくつかの実施形態では、WL217は、BL210及びPL115に直交するように延在する。いくつかの実施形態では、WL217はまた、BL210及びPL215に平行である。いずれか適切な金属が、BL210、PL215及びWL217に使用できる。例えば、Al、Cu、Co、Au又はAgが、BL210、PL215及びWL217に使用できる。
【0050】
いくつかの実施形態では、FE材料213は、La、Sr、Co、Sr、Ru、Y、Ba、Cu、Bi、Ca及びNiのうち1つ以上を含むペロブスカイト材料である。例えば、(La,Sr)CoO3、SrRuO3、(La,Sr)MnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、LaNiO3等のような金属ペロブスカイトが、FE材料213に使用されてもよい。ペロブスカイトは、0.3～2%の範囲の自発的歪みを達成するために適切にドープできる。例えば、Tiサイト内のZr、Tiサイト内のLa、Nbのような化学的に置換されたチタン酸鉛について、これらの置換物の濃度は、0.3～2%の範囲で自発的歪みを達成するようなものである。化学的に置換されたBiFeO3、BrCrO3、BuCoO3クラスの材料では、BiサイトへのLa又は希土置換物は、自発的歪みを調整できる。
【0051】
様々な実施形態では、金属ペロブスカイト材料がFE材料213に使用される場合、導電性酸化物112a/bは、IrO2、RuO2、PdO2、OsO2又はReO3のうち1つ以上を含むことができる。いくつかの実施形態では、ペロブスカイト材料は、La又はランタニドでドープされる。いくつかの実施形態では、低温で純粋なペロブスカイト強誘電体の成長のためのシード又はテンプレートを提供するために、非ペロブスカイト構造体であるがより高い導電性を有する、IrO2、RuO2、PdO2、PtO2の頂部に被覆されたSrRuO3のような薄層(例えば、約10nm)ペロブスカイト材料テンプレート導体が、導電性酸化物212a/bとして使用される。
【0052】
いくつかの実施形態では、FE材料213は、AMnO3型の六方晶強誘電体を含む。様々な実施形態では、FE材料213が六方晶強誘電体を含む場合、導電性酸化物はABO3型であり、Aは希土類金属である。導電性酸化物212a/bとして使用される六方晶金属の例は、PtCoO2、PdCoO2、及びAlドープZnOのような他のデラフォスサイト構造の六方晶金属酸化物のうち1つ以上を含む。
【0053】
いくつかの実施形態では、FE材料213は、不規則FE材料を含む。不規則FE材料の例は、LuFeO3クラスの材料又は強誘電性材料及び常誘電性材料の超格子(それぞれPbTiO3(PTO)及びSnTiO3(STO)、並びにそれぞれLaAlO3(LAO)及びSTO)である。例えば、[PTO/STO]n又は[LAO/STO]nの超格子であり、「n」は1から100である。導電性酸化物の他の例は、Fe3O4、LiV2O4のようなスピネル、及びITO(酸化インジウムスズ)、SnドープIn2O3のような立方晶金属酸化物を含む。いくつかの実施形態では、BL210は、Cbl1に匹敵する寄生容量を提供するのに十分に幅広く且つ高さがある。様々な実施形態では、図２Ｃに示す側壁障壁材料221a/b(例えば、Ti-Al-O、Al2O3又はMgO)は、FEキャパシタ構造体の側面に沿って形成される。側壁障壁材料は絶縁材料(例えば、非導電性材料)である。
【0054】
本明細書では、電荷状態を記憶するための強誘電性材料を参照して様々な実施形態について説明するが、実施形態は、常誘電性材料にも適用可能である。例えば、様々な実施形態の材料213は、強誘電性材料の代わりに常誘電性材料を使用して形成できる。
【0055】
【0056】
図２Ｃは、いくつかの実施形態による、図１の差動FEメモリビットセルの断面図2300を示しており、FEキャパシタ構造体はビット線の上方に配置される。この実施形態は、FEキャパシタ構造体を形成するために、BLとPLとの間の空間を使用することを可能にする。
【0057】
図２Ｄは、いくつかの実施形態による、図１の差動FEメモリビットセルの断面図2400を示す。いくつかの実施形態では、2つのハーフビットセル1010,0_A及び1010,0_Bは、デバイス特性のマッチングを達成し、FE材料の非対称性を補償するためにビットセルにおける差動挙動を達成するために、互いに鏡像になっている。PL215及びWL217は、2つのビットセルによって共有される。ここで、BLBは218とラベル付けされている。
【0058】
図２Ｅは、いくつかの実施形態による、図２Ｃの差動FEメモリビットセルのレイアウト2500を示す。ビットセルのレイアウト2400のピッチは、ほぼ、2つのトランジスタ領域のピッチである。ここで、ピッチはビットセルのx及びy寸法を表す。ピッチが小さいので、多くのビットセルがアレイ方式でパックでき、FEの非対称性を補償する高密度メモリアレイをもたらす。
【0059】
様々な実施形態のキャパシタ構造体は、矩形構造体として示されているが、他の形状も有することができる。例えば、様々な実施形態のキャパシタ構造体は、矩形キャパシタ構造体に関して記載されたものと同様の寸法を有する円筒形状を有することができる。
【0060】
図３は、いくつかの実施形態による、FEキャパシタ構造体の3D図300を示す。様々な層についての材料は、図２Ａを参照して議論されている。いくつかの実施形態では、屈折性金属間化合物層211a/bの厚さt111は、1nm～20nmの範囲である。いくつかの実施形態では、導電性酸化物層212a/bの厚さt112は、1nm～20nmの範囲である。いくつかの実施形態では、FE材料(例えば、ペロブスカイト材料、六方晶強誘電体又は不規則強誘電体)213a/bの厚さt113は、1nm～20nmの範囲内である。いくつかの実施形態では、側壁障壁シール221a/b(絶縁材料)の横方向厚さt121は、0.1nm～20nmの範囲である。いくつかの実施形態では、キャパシタ構造体の横方向厚さLCfe(側壁障壁なし)は、5nm～200nmの範囲である。いくつかの実施形態では、キャパシタ構造体の高さHCfeは、10nm～200nmの範囲である。いくつかの実施形態では、FEキャパシタ構造体は、屈折性金属間化合物層211a/bを含まない。その場合、導電性酸化物層212a/bは、コンタクト、ビア又は金属(例えば、PL、トランジスタMNのソース/ドレイン領域コンタクト)と直接接触する。いくつかの実施形態では、側壁障壁シール221a/bは存在しない。このような一実施形態では、層211a/b、212a/n及び213の側壁は、SiO2のようなILD(層間誘電体)と直接接触する。
【0061】
図４Ａは、いくつかの実施形態による、非プレーナトランジスタを含む差動FEメモリビットセルのハーフビットセルの3D図400を示す。図４Ｂは、いくつかの実施形態による、図４Aの差動FEメモリビットセルのハーフビットセルの断面図を示す。図４Ａ～図４Ｂのメモリビットセルは、図２Ａ～図２Ｂのメモリビットセルと同様であるが、非プレーナトランジスタである。FinFETは非プレーナトランジスタの一例である。FinFETは、ソース領域402及びドレイン403領域を含むフィンを含む。チャネルは、ソース領域402とドレイン領域403との間に存在する。トランジスタMNは、同じゲート積層体に結合された互いに平行に複数のフィンを有することができる。フィンは、ソース領域402及びドレイン領域403を形成するゲート積層体を通過する。図４Ｃは、いくつかの実施形態による、図４Ａの差動FEメモリビットセルのハーフビットセルの断面図430を示しており、FEキャパシタ構造体はビット線の上方に配置される。この実施形態は、BL210より上の領域を使用して、FEキャパシタ構造体Cfe1を形成することを可能にする。
【0062】
図５は、いくつかの実施形態による、ダイのバックエンドに非プレーナトランジスタを含む差動FEメモリビットセルのハーフビットセルの3D図500を示す。FinFetが示されているが、FEキャパシタ構造体に結合できるいずれかのバックエンドトランジスタが使用できる。
【0063】
図６は、いくつかの実施形態による、差動不揮発性メモリビットセルを形成するためのフローチャート600を示す。フローチャート600のブロックは、特定の順序で示されているが、その順序は決定的ではない。例えば、いくつかのブロック又はプロセスは、他のものの前に実行でき、いくつかのものは、並行して或いは同時に実行できる。
【0064】
ブロック601において、当該方法は、ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタMN1を製造することを含む。トランジスタMN1は、プレーナ又は非プレーナとすることができる。
【0065】
ブロック602において、当該方法は、WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタMN2を製造することを含み、BLBは、BLにおける信号の逆である信号を提供する。ブロック603において、当該方法は、第1のトランジスタのドレイン又はソースの1つに結合され且つプレート線(PL)215に更に結合された第1の強誘電性構造体Cfe1を形成することを含む。ブロック604において、当該方法は、第2のトランジスタのドレイン又はソースの1つに結合され且つPLに更に結合された第2の強誘電性構造体Cfe2を形成することを含む。FEキャパシタ構造体、BLキャパシタ及び他の層のための様々な材料が図２Ａ～図２Ｂを参照して記載される。
【0066】
図７は、いくつかの実施形態による、差動ビットセルのための第1の強誘電性構造体又は第2の強誘電性構造体を形成する方法のためのフローチャート700を示す。特定の順序で示されているが、その順序は決定的ではない。例えば、いくつかのブロック又はプロセスは、他のものの前に実行でき、いくつかのものは、並行して或いは同時に実行できる。
【0067】
ブロック701において、当該方法は、第1の屈折性金属間化合物を含む第1の層211bを形成することを含み、第1の層は、第1のトランジスタ又は第2のトランジスタのドレイン又はソースに隣接する。ブロック702において、当該方法は、第1の導電性酸化物を含む第2の層212bを形成することを含み、第2の層は第1の層211bに隣接する。ブロック703において、当該方法は、ペロブスカイト材料を含む第3の層213を形成することを含み、第3の層213は第2の層に隣接する。いくつかの実施形態では、ペロブスカイト材料は、La又はランタニドでドープされる。
【0068】
ブロック704において、当該方法は、第2の導電性酸化物を含む第4の層212aを形成することを含み、第4の層は第3の層に隣接する。第1の導電性酸化物又は第2の導電性酸化物は、Ir、Ru、Pd、Os又はReのうち1つ以上の酸化物を含む。ブロック705において、当該方法は、第2の屈折性金属間化合物を含む第5の層211aを形成することを含み、第5の層はPL215に隣接し且つ第4の層に隣接する。第1の屈折性金属間化合物及び第2の屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む。
【0069】
ブロック706において、当該方法は、第1の層、第2の層、第3の層、第4の層及び第5の層の第1の側面に隣接する第6の層221aを形成することを含む。ブロック707において、当該方法は、第1の層、第2の層、第3の層、第4の層及び第5の層の第2の側面に隣接する第7の層221bを形成することを含み、第6の層及び第7の層は障壁材料を含む。障壁材料は、Ti、Al又はMgのうち1つ以上の酸化物を含む。FEキャパシタ構造体のための様々な材料が図２Ａ～図２Ｂを参照して記載される。
【0070】
図８は、いくつかの実施形態による、差動不揮発性強誘電性ビットセル及び論理回路のアレイを有するスマートメモリチップ800を示す。チップ800は、不揮発性差動強誘電性DRAM(FE-DRAM)アレイ802を有するメモリモジュール801を含み、アレイは、本明細書の様々な実施形態を参照して記載された差動ビットセルを含む。メモリモジュール801は、デコーダ、マルチプレクサ及びBL、WL、PLを駆動するドライバのようなCMOSロジック803を更に含む。メモリモジュール801は、リンク805を介して人工知能(AI)プロセッサ805(例えば、専用AIプロセッサ、AIプロセッサとして構成されたグラフィックスプロセッサ)のような他のデバイスと通信するために使用される入出力(IO)インターフェース804を更に含む。
【0071】
明細書において「実施形態」、「一実施形態」、「いくつかの実施形態」又は「他の実施形態」への言及は、実施形態に関連して記載された特定の特徴、構造又は特性が少なくともいくつかの実施形態に含まれるが、必ずしも全ての実施形態に含まれているとは限らないことを意味する。「実施形態」、「一実施形態」又は「いくつかの実施形態」が様々な箇所に現れることは、必ずしも同じ実施形態を示しているとは限らない。明細書が、構成要素、特徴、構造又は特性が「含まれてもよい」、「含まれる可能性がある」又は「含まれ得る」と言及する場合、その特定の構成要素、特徴、構造又は特性は含まれる必要はない。明細書又は特許請求の範囲が1つの要素を示す場合、それは要素のうちの1つのみを意味しているのではない。明細書又は特許請求の範囲が「更なる」要素を示す場合、更なる要素のうち1つよりも多くが存在することを妨げない。
【0072】
さらに、特定の特徴、構造、機能又は特性は、1つ以上の実施形態においていずれか適切な方式で組み合わされてもよい。例えば、第1の実施形態は、2つの実施形態に関連する特定の特徴、構造、機能又は特性が相互に排他的でない場合には、第2の実施形態と組み合わされてもよい。
【0073】
本開示は、その特定の実施形態に関連して記載されているが、このような実施形態の多くの代替、変更及び変形は、上記の説明に照らして当業者には明らかになる。本開示の実施形態は、添付の特許請求の範囲の広い範囲内に入るように、全てのこのような代替、修変更及び変形を包含することを意図する。
【0074】
さらに、集積回路(IC)チップ及び他の構成要素への周知の電力/接地接続は、例示及び議論の簡潔さのために、また開示を曖昧にしないために、提示された図面に示されることも示されないこともある。さらに、構成は、本開示を曖昧にすることを回避するために、また、このようなブロック図構成の実装に関する詳細が、本開示が実施されるプラットフォームに大きく依存するという事実を考慮して、ブロック図形式で示されることがある(すなわち、このような詳細は、十分に当業者の範囲内に入るべきである)。本開示の例示的な実施形態を説明するために特定の詳細(例えば、回路)が記載される場合、本開示は、これらの特定の詳細なしに或いは変形を伴って実施できることが、当業者には明らかになるべきである。したがって、説明は限定ではなく例示としてみなされるべきである。
【0075】
以下の例は、様々な実施形態を例示する。いずれか1つの例は、本明細書に記載される他の例と組み合わせることができる。
【0076】
例１:
差動ビットセルであって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
ペロブスカイト材料を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、差動ビットセル。
差動ビットセルであって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
ペロブスカイト材料を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、差動ビットセル。
【0077】
例２:
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例１に記載の差動ビットセル。
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例１に記載の差動ビットセル。
【0078】
例３:
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型である、例１に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型である、例１に記載の差動ビットセル。
【0079】
例４:
前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例１に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例１に記載の差動ビットセル。
【0080】
例５:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含むか、
前記ペロブスカイト材料は、La又はランタニドでドープされるか、或いは、
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例２に記載の差動ビットセル。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含むか、
前記ペロブスカイト材料は、La又はランタニドでドープされるか、或いは、
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例２に記載の差動ビットセル。
【0081】
例６:
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例１に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例１に記載の差動ビットセル。
【0082】
例７:
前記第1の導電性酸化物又は前記第2の導電性酸化物は、Ir、Ru、Pd、Os又はReのうち1つ以上の酸化物を含む、例１に記載の差動ビットセル。
前記第1の導電性酸化物又は前記第2の導電性酸化物は、Ir、Ru、Pd、Os又はReのうち1つ以上の酸化物を含む、例１に記載の差動ビットセル。
【0083】
例８:
前記ペロブスカイト材料は、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含む、例１に記載の差動ビットセル。
前記ペロブスカイト材料は、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含む、例１に記載の差動ビットセル。
【0084】
例９:
前記ペロブスカイト材料は、La、Sr、Co、Ru、Mn、Y、Na、Cu又はNiのうち1つを含む、例１に記載の差動ビットセル。
前記ペロブスカイト材料は、La、Sr、Co、Ru、Mn、Y、Na、Cu又はNiのうち1つを含む、例１に記載の差動ビットセル。
【0085】
例１０:
キャパシタ構造体は、円筒の形状である、例１に記載の差動ビットセル。
キャパシタ構造体は、円筒の形状である、例１に記載の差動ビットセル。
【0086】
例１１:
前記ペロブスカイト材料は、前記第3の層を通るリークを制御するためにSc又はMnでドープされる、例１に記載の差動ビットセル。
前記ペロブスカイト材料は、前記第3の層を通るリークを制御するためにSc又はMnでドープされる、例１に記載の差動ビットセル。
【0087】
例１２:
基準電源線は接地される、例１に記載の差動ビットセル。
基準電源線は接地される、例１に記載の差動ビットセル。
【0088】
例１３:
前記第1のトランジスタ及び前記第1の不揮発性構造体は、第1の値のデータを記憶するように制御され、前記第2のトランジスタ及び前記第2の不揮発性構造体は、第2の値のデータを記憶するように制御され、前記第1の値は前記第2の値の逆である、例１に記載の差動ビットセル。
前記第1のトランジスタ及び前記第1の不揮発性構造体は、第1の値のデータを記憶するように制御され、前記第2のトランジスタ及び前記第2の不揮発性構造体は、第2の値のデータを記憶するように制御され、前記第1の値は前記第2の値の逆である、例１に記載の差動ビットセル。
【0089】
例１４:
人工知能(AI)プロセッサと、
前記AIプロセッサに結合され、差動ビットセルを含む不揮発性メモリと
を含むシステムであって、
前記差動ビットセルのうち1つは、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
ペロブスカイト材料を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、システム。
人工知能(AI)プロセッサと、
前記AIプロセッサに結合され、差動ビットセルを含む不揮発性メモリと
を含むシステムであって、
前記差動ビットセルのうち1つは、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
ペロブスカイト材料を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、システム。
【0090】
例１５:
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例１４に記載のシステム。
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例１４に記載のシステム。
【0091】
例１６:
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型であり、前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例１４に記載のシステム。
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型であり、前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例１４に記載のシステム。
【0092】
例１７:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含み、
前記ペロブスカイト材料は、La又はランタニドでドープされ、
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含み、
前記第1の導電性酸化物又は前記第2の導電性酸化物は、Ir、Ru、Pd、Os又はReのうち1つ以上の酸化物を含む、例１４に記載のシステム。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含み、
前記ペロブスカイト材料は、La又はランタニドでドープされ、
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含み、
前記第1の導電性酸化物又は前記第2の導電性酸化物は、Ir、Ru、Pd、Os又はReのうち1つ以上の酸化物を含む、例１４に記載のシステム。
【0093】
例１８:
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例１４に記載のシステム。
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例１４に記載のシステム。
【0094】
例１９:
前記ペロブスカイト材料は、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含む、例１４に記載のシステム。
前記ペロブスカイト材料は、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含む、例１４に記載のシステム。
【0095】
例２０:
前記ペロブスカイト材料は、La、Sr、Co、Ru、Mn、Y、Na、Cu又はNiのうち1つを含む、例１４に記載のシステム。
前記ペロブスカイト材料は、La、Sr、Co、Ru、Mn、Y、Na、Cu又はNiのうち1つを含む、例１４に記載のシステム。
【0096】
例２１:
差動ビットセルを形成するための方法であって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタを製造するステップと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタを製造するステップであり、前記BLBは、BLにおける信号の逆である信号を提供する、ステップと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の強誘電性構造体を形成するステップと、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の強誘電性構造体を形成するステップであり、前記第1の強誘電性構造体及び前記第2の強誘電性構造体はペロブスカイト材料を含む、ステップと
を含む方法。
差動ビットセルを形成するための方法であって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタを製造するステップと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタを製造するステップであり、前記BLBは、BLにおける信号の逆である信号を提供する、ステップと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の強誘電性構造体を形成するステップと、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の強誘電性構造体を形成するステップであり、前記第1の強誘電性構造体及び前記第2の強誘電性構造体はペロブスカイト材料を含む、ステップと
を含む方法。
【0097】
例２２:
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
第1の屈折性金属間化合物を含む第1の層を形成するステップであり、前記第1の層は、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する、ステップと、
第1の導電性酸化物を含む第2の層を形成するステップであり、前記第2の層は前記第1の層に隣接する、ステップと、
ペロブスカイト材料を含む第3の層を形成するステップであり、前記第3の層は前記第2の層に隣接する、ステップと、
第2の導電性酸化物を含む第4の層を形成するステップであり、前記第4の層は前記第3の層に隣接する、ステップと、
第2の屈折性金属間化合物を含む第5の層を形成するステップであり、前記第5の層は前記PLに隣接し且つ前記第4の層に隣接する、ステップと
を含む、例２１に記載の方法。
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
第1の屈折性金属間化合物を含む第1の層を形成するステップであり、前記第1の層は、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する、ステップと、
第1の導電性酸化物を含む第2の層を形成するステップであり、前記第2の層は前記第1の層に隣接する、ステップと、
ペロブスカイト材料を含む第3の層を形成するステップであり、前記第3の層は前記第2の層に隣接する、ステップと、
第2の導電性酸化物を含む第4の層を形成するステップであり、前記第4の層は前記第3の層に隣接する、ステップと、
第2の屈折性金属間化合物を含む第5の層を形成するステップであり、前記第5の層は前記PLに隣接し且つ前記第4の層に隣接する、ステップと
を含む、例２１に記載の方法。
【0098】
例２３:
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層を形成するステップと、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層を形成するステップであり、前記第6の層及び前記第7の層は障壁材料を含む、ステップと
を含む、例２２に記載の方法。
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層を形成するステップと、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層を形成するステップであり、前記第6の層及び前記第7の層は障壁材料を含む、ステップと
を含む、例２２に記載の方法。
【0099】
例２４:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含み、
前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方であり、
前記ペロブスカイト材料は、La又はランタニドでドープされ、
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含み、
前記第1の導電性酸化物又は前記第2の導電性酸化物は、Ir、Ru、Pd、Os又はReのうち1つ以上の酸化物を含む、例２３に記載の方法。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含み、
前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方であり、
前記ペロブスカイト材料は、La又はランタニドでドープされ、
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含み、
前記第1の導電性酸化物又は前記第2の導電性酸化物は、Ir、Ru、Pd、Os又はReのうち1つ以上の酸化物を含む、例２３に記載の方法。
【0100】
例２５:
差動ビットセルであって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
六方晶強誘電体を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、差動ビットセル。
差動ビットセルであって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
六方晶強誘電体を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、差動ビットセル。
【0101】
例２６:
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例２５に記載の差動ビットセル。
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例２５に記載の差動ビットセル。
【0102】
例２７:
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型である、例２６に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型である、例２６に記載の差動ビットセル。
【0103】
例２８:
前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例２５に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例２５に記載の差動ビットセル。
【0104】
例２９:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例２６に記載の差動ビットセル。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例２６に記載の差動ビットセル。
【0105】
例３０:
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例２６に記載の差動ビットセル。
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例２６に記載の差動ビットセル。
【0106】
例３１:
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例２６に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例２６に記載の差動ビットセル。
【0107】
例３２:
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3を含む、例２６に記載の差動ビットセル。
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3を含む、例２６に記載の差動ビットセル。
【0108】
例３３:
前記六方晶強誘電体は、YMNO3又はLuFeO3のうち1つを含む、例２６に記載の差動ビットセル。
前記六方晶強誘電体は、YMNO3又はLuFeO3のうち1つを含む、例２６に記載の差動ビットセル。
【0109】
例３４:
前記六方晶強誘電体は、h-RMnO3型であり、Rは、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)のうち1つを含む希土類元素である、例２６に記載の差動ビットセル。
前記六方晶強誘電体は、h-RMnO3型であり、Rは、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)のうち1つを含む希土類元素である、例２６に記載の差動ビットセル。
【0110】
例３５:
キャパシタ構造体は、円筒の形状である、例２６に記載の差動ビットセル。
キャパシタ構造体は、円筒の形状である、例２６に記載の差動ビットセル。
【0111】
例３６:
基準電源線は接地される、例２６に記載の差動ビットセル。
基準電源線は接地される、例２６に記載の差動ビットセル。
【0112】
例３７:
前記第1のトランジスタ、第1のキャパシタ及び第1の不揮発性構造体は、第1の値のデータを記憶するように制御され、前記第2のトランジスタ、第2のキャパシタ及び第2の不揮発性構造体は、第2の値のデータを記憶するように制御され、前記第1の値は前記第2の値の逆である、例２６に記載の差動ビットセル。
前記第1のトランジスタ、第1のキャパシタ及び第1の不揮発性構造体は、第1の値のデータを記憶するように制御され、前記第2のトランジスタ、第2のキャパシタ及び第2の不揮発性構造体は、第2の値のデータを記憶するように制御され、前記第1の値は前記第2の値の逆である、例２６に記載の差動ビットセル。
【0113】
例３８:
人工知能(AI)プロセッサと、
前記AIプロセッサに結合され、差動ビットセルを含む不揮発性メモリと
を含むシステムであって、
前記差動ビットセルのうち1つは、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
六方晶強誘電体を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、システム。
人工知能(AI)プロセッサと、
前記AIプロセッサに結合され、差動ビットセルを含む不揮発性メモリと
を含むシステムであって、
前記差動ビットセルのうち1つは、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
六方晶強誘電体を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、システム。
【0114】
例３９:
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例３８に記載のシステム。
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例３８に記載のシステム。
【0115】
例４０:
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型であり、前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例３８に記載のシステム。
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型であり、前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例３８に記載のシステム。
【0116】
例４１:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例３９に記載のシステム。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例３９に記載のシステム。
【0117】
例４２:
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例３８に記載のシステム。
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例３８に記載のシステム。
【0118】
例４３:
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3のうち1つ以上の酸化物を含む、例３８に記載のシステム。
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3のうち1つ以上の酸化物を含む、例３８に記載のシステム。
【0119】
例４４:
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例３８に記載のシステム。
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例３８に記載のシステム。
【0120】
例４５:
前記六方晶強誘電体は、YMNO3又はLuFeO3のうち1つを含む、例３８に記載のシステム。
前記六方晶強誘電体は、YMNO3又はLuFeO3のうち1つを含む、例３８に記載のシステム。
【0121】
例４６:
前記六方晶強誘電体は、h-RMnO3型であり、Rは、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)のうち1つを含む希土類元素である、例３８に記載のシステム。
前記六方晶強誘電体は、h-RMnO3型であり、Rは、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)のうち1つを含む希土類元素である、例３８に記載のシステム。
【0122】
例４７:
差動ビットセルを形成するための方法であって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタを製造するステップと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタを製造するステップであり、前記BLBは、BLにおける信号の逆である信号を提供する、ステップと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の強誘電性構造体を形成するステップと、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の強誘電性構造体を形成するステップであり、前記第1の強誘電性構造体及び前記第2の強誘電性構造体は六方晶強誘電体を含む、ステップと
を含む方法。
差動ビットセルを形成するための方法であって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタを製造するステップと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタを製造するステップであり、前記BLBは、BLにおける信号の逆である信号を提供する、ステップと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の強誘電性構造体を形成するステップと、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の強誘電性構造体を形成するステップであり、前記第1の強誘電性構造体及び前記第2の強誘電性構造体は六方晶強誘電体を含む、ステップと
を含む方法。
【0123】
例４８:
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
第1の屈折性金属間化合物を含む第1の層を形成するステップであり、前記第1の層は、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する、ステップと、
第1の導電性酸化物を含む第2の層を形成するステップであり、前記第2の層は前記第1の層に隣接する、ステップと、
六方晶強誘電体を含む第3の層を形成するステップであり、前記第3の層は前記第2の層に隣接する、ステップと、
第2の導電性酸化物を含む第4の層を形成するステップであり、前記第4の層は前記第3の層に隣接する、ステップと、
第2の屈折性金属間化合物を含む第5の層を形成するステップであり、前記第5の層は前記PLに隣接し且つ前記第4の層に隣接する、ステップと
を含む、例４７に記載の方法。
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
第1の屈折性金属間化合物を含む第1の層を形成するステップであり、前記第1の層は、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する、ステップと、
第1の導電性酸化物を含む第2の層を形成するステップであり、前記第2の層は前記第1の層に隣接する、ステップと、
六方晶強誘電体を含む第3の層を形成するステップであり、前記第3の層は前記第2の層に隣接する、ステップと、
第2の導電性酸化物を含む第4の層を形成するステップであり、前記第4の層は前記第3の層に隣接する、ステップと、
第2の屈折性金属間化合物を含む第5の層を形成するステップであり、前記第5の層は前記PLに隣接し且つ前記第4の層に隣接する、ステップと
を含む、例４７に記載の方法。
【0124】
例４９:
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層を形成するステップと、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層を形成するステップであり、前記第6の層及び前記第7の層は障壁材料を含む、ステップと
を含む、例４８に記載の方法。
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層を形成するステップと、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層を形成するステップであり、前記第6の層及び前記第7の層は障壁材料を含む、ステップと
を含む、例４８に記載の方法。
【0125】
例５０:
差動ビットセルであって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
不規則強誘電体を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、差動ビットセル。
差動ビットセルであって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
不規則強誘電体を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、差動ビットセル。
【0126】
例５１:
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例５０に記載の差動ビットセル。
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例５０に記載の差動ビットセル。
【0127】
例５２:
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型である、例５１に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型である、例５１に記載の差動ビットセル。
【0128】
例５３:
前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例５１に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例５１に記載の差動ビットセル。
【0129】
例５４:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例５３に記載の差動ビットセル。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例５３に記載の差動ビットセル。
【0130】
例５５:
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例５１に記載の差動ビットセル。
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例５１に記載の差動ビットセル。
【0131】
例５６:
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例５１に記載の差動ビットセル。
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例５１に記載の差動ビットセル。
【0132】
例５７:
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3を含む、例５１に記載の差動ビットセル。
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3を含む、例５１に記載の差動ビットセル。
【0133】
例５８:
不規則強誘電体は、[PTO/STO]n又は[LAO/STO]nのうち1つを含み、「n」は1から100である、例５１に記載の差動ビットセル。
不規則強誘電体は、[PTO/STO]n又は[LAO/STO]nのうち1つを含み、「n」は1から100である、例５１に記載の差動ビットセル。
【0134】
例５９:
キャパシタ構造体は、円筒の形状である、例５１に記載の差動ビットセル。
キャパシタ構造体は、円筒の形状である、例５１に記載の差動ビットセル。
【0135】
例６０:
基準電源線は接地される、例５１に記載の差動ビットセル。
基準電源線は接地される、例５１に記載の差動ビットセル。
【0136】
例６１:
前記第1のトランジスタ、第1のキャパシタ及び第1の不揮発性構造体は、第1の値のデータを記憶するように制御され、前記第2のトランジスタ、第2のキャパシタ及び第2の不揮発性構造体は、第2の値のデータを記憶するように制御され、前記第1の値は前記第2の値の逆である、例５１に記載の差動ビットセル。
前記第1のトランジスタ、第1のキャパシタ及び第1の不揮発性構造体は、第1の値のデータを記憶するように制御され、前記第2のトランジスタ、第2のキャパシタ及び第2の不揮発性構造体は、第2の値のデータを記憶するように制御され、前記第1の値は前記第2の値の逆である、例５１に記載の差動ビットセル。
【0137】
例６２:
人工知能(AI)プロセッサと、
前記AIプロセッサに結合され、差動ビットセルを含む不揮発性メモリと
を含むシステムであって、
前記差動ビットセルのうち1つは、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
不規則強誘電体を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、システム。
人工知能(AI)プロセッサと、
前記AIプロセッサに結合され、差動ビットセルを含む不揮発性メモリと
を含むシステムであって、
前記差動ビットセルのうち1つは、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタであり、前記BLBは、BLにおける信号の逆である信号を提供する、第2のトランジスタと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の不揮発性構造体と、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の不揮発性構造体と
を含み、
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
第1の屈折性金属間化合物を含む第1の層であり、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する第1の層と、
第1の導電性酸化物を含む第2の層であり、前記第1の層に隣接する第2の層と、
不規則強誘電体を含む第3の層であり、前記第2の層に隣接する第3の層と、
第2の導電性酸化物を含む第4の層であり、前記第3の層に隣接する第4の層と、
第2の屈折性金属間化合物を含む第5の層であり、前記PLに隣接し且つ前記第4の層に隣接する第5の層と
を含む、システム。
【0138】
例６３:
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例６２に記載のシステム。
前記第1の不揮発性構造体及び前記第2の不揮発性構造体のそれぞれは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層と、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層であり、前記第6の層及び前記第7の層は障壁材料を含む、第7の層と
を含む、例６２に記載のシステム。
【0139】
例６４:
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型であり、前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例６３に記載のシステム。
前記第1のトランジスタ及び前記第2のトランジスタは、同じ導電型であり、前記第1のトランジスタ及び前記第2のトランジスタは、プレーナトランジスタ又は非プレーナトランジスタの一方である、例６３に記載のシステム。
【0140】
例６５:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例６３に記載のシステム。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例６３に記載のシステム。
【0141】
例６６:
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例６３に記載のシステム。
前記屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例６３に記載のシステム。
【0142】
例６７:
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3のうち1つ以上の酸化物を含む、例６３に記載のシステム。
前記第1の導電性酸化物又は前記第2の導電性酸化物は、In2O3、Fe2O3、Fe3O4、PtCoO3、PdCoO2、AlドープZnO又はSnドープIn2O3のうち1つ以上の酸化物を含む、例６３に記載のシステム。
【0143】
例６８:
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例６３に記載のシステム。
前記第1のトランジスタ及び前記第2のトランジスタは、ダイのバックエンドに配置されるか、或いは、前記トランジスタは、前記ダイのフロントエンドに配置される、例６３に記載のシステム。
【0144】
例６９:
不規則強誘電体は、[PTO/STO]n又は[LAO/STO]nのうち1つを含み、「n」は1から100である、例６３に記載のシステム。
不規則強誘電体は、[PTO/STO]n又は[LAO/STO]nのうち1つを含み、「n」は1から100である、例６３に記載のシステム。
【0145】
例７０:
差動ビットセルを形成するための方法であって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタを製造するステップと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタを製造するステップであり、前記BLBは、BLにおける信号の逆である信号を提供する、ステップと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の強誘電性構造体を形成するステップと、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の強誘電性構造体を形成するステップであり、前記第1の強誘電性構造体及び前記第2の強誘電性構造体は不規則強誘電体を含む、ステップと
を含む方法。
差動ビットセルを形成するための方法であって、
ワード線(WL)に結合されたゲート端子と、第1のビット線(BL)に結合されたソース端子又はドレイン端子の一方とを有する第1のトランジスタを製造するステップと、
前記WLに結合されたゲート端子と、第2のビット線(BLB)に結合されたソース端子又はドレイン端子の一方とを有する第2のトランジスタを製造するステップであり、前記BLBは、BLにおける信号の逆である信号を提供する、ステップと、
前記第1のトランジスタの前記ドレイン又はソースの一方に結合され、プレート線(PL)に更に結合された第1の強誘電性構造体を形成するステップと、
前記第2のトランジスタの前記ドレイン又はソースの一方に結合され、前記PLに更に結合された第2の強誘電性構造体を形成するステップであり、前記第1の強誘電性構造体及び前記第2の強誘電性構造体は不規則強誘電体を含む、ステップと
を含む方法。
【0146】
例７１:
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
第1の屈折性金属間化合物を含む第1の層を形成するステップであり、前記第1の層は、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する、ステップと、
第1の導電性酸化物を含む第2の層を形成するステップであり、前記第2の層は前記第1の層に隣接する、ステップと、
六方晶強誘電体を含む第3の層を形成するステップであり、前記第3の層は前記第2の層に隣接する、ステップと、
第2の導電性酸化物を含む第4の層を形成するステップであり、前記第4の層は前記第3の層に隣接する、ステップと、
第2の屈折性金属間化合物を含む第5の層を形成するステップであり、前記第5の層は前記PLに隣接し且つ前記第4の層に隣接する、ステップと
を含む、例７０に記載の方法。
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
第1の屈折性金属間化合物を含む第1の層を形成するステップであり、前記第1の層は、前記第1のトランジスタ又は前記第2のトランジスタの前記ドレイン又はソースに隣接する、ステップと、
第1の導電性酸化物を含む第2の層を形成するステップであり、前記第2の層は前記第1の層に隣接する、ステップと、
六方晶強誘電体を含む第3の層を形成するステップであり、前記第3の層は前記第2の層に隣接する、ステップと、
第2の導電性酸化物を含む第4の層を形成するステップであり、前記第4の層は前記第3の層に隣接する、ステップと、
第2の屈折性金属間化合物を含む第5の層を形成するステップであり、前記第5の層は前記PLに隣接し且つ前記第4の層に隣接する、ステップと
を含む、例７０に記載の方法。
【0147】
例７２:
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層を形成するステップと、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層を形成するステップであり、前記第6の層及び前記第7の層は障壁材料を含む、ステップと
を含む、例７１に記載の方法。
前記第1の強誘電性構造体を形成するステップ又は前記第2の強誘電性構造体を形成するステップは、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第1の側面に隣接する第6の層を形成するステップと、
前記第1の層、前記第2の層、前記第3の層、前記第4の層及び前記第5の層の第2の側面に隣接する第7の層を形成するステップであり、前記第6の層及び前記第7の層は障壁材料を含む、ステップと
を含む、例７１に記載の方法。
【0148】
例７３:
キャパシタ構造体であって、
屈折性金属間化合物を含む第1の構造体であり、トランジスタのソース又はドレインに隣接する第1の構造体と、
第1の導電性酸化物を含む第2の構造体と、
強誘電性材料を含む第3の構造体であり、前記第2の構造体に隣接する第3の構造体と、
第2の導電性酸化物を含む第4の構造体であり、前記第3の構造体に隣接する第4の構造体であり、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、第4の構造体と、
屈折性金属間化合物を含む第5の構造体であり、前記第4の構造体に隣接する第5の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に隣接する第6の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に隣接する第7の構造体であり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、第7の構造体と
を含むキャパシタ構造体。
キャパシタ構造体であって、
屈折性金属間化合物を含む第1の構造体であり、トランジスタのソース又はドレインに隣接する第1の構造体と、
第1の導電性酸化物を含む第2の構造体と、
強誘電性材料を含む第3の構造体であり、前記第2の構造体に隣接する第3の構造体と、
第2の導電性酸化物を含む第4の構造体であり、前記第3の構造体に隣接する第4の構造体であり、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、第4の構造体と、
屈折性金属間化合物を含む第5の構造体であり、前記第4の構造体に隣接する第5の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に隣接する第6の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に隣接する第7の構造体であり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、第7の構造体と
を含むキャパシタ構造体。
【0149】
例７４:
前記強誘電性材料は、ペロブスカイト材料、六方晶強誘電体又は不規則強誘電体のうち1つである、例７３に記載のキャパシタ構造体。
前記強誘電性材料は、ペロブスカイト材料、六方晶強誘電体又は不規則強誘電体のうち1つである、例７３に記載のキャパシタ構造体。
【0150】
例７５:
前記強誘電性材料は、
LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含むペロブスカイト材料、
YMnO3又はLuFeO3のうち1つを含む六方晶強誘電体、
h-RMnO3型の六方晶強誘電体であり、Rは希土類元素、すなわち、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)である、六方晶強誘電体、又は
[PTO/STO]n又は[LAO/STO]nのうち1つを含む不規則強誘電体であり、「n」は1から100である、不規則強誘電体
のうち1つを含む、例７４に記載のキャパシタ構造体。
前記強誘電性材料は、
LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含むペロブスカイト材料、
YMnO3又はLuFeO3のうち1つを含む六方晶強誘電体、
h-RMnO3型の六方晶強誘電体であり、Rは希土類元素、すなわち、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)である、六方晶強誘電体、又は
[PTO/STO]n又は[LAO/STO]nのうち1つを含む不規則強誘電体であり、「n」は1から100である、不規則強誘電体
のうち1つを含む、例７４に記載のキャパシタ構造体。
【0151】
例７６:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例７３に記載のキャパシタ構造体。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例７３に記載のキャパシタ構造体。
【0152】
例７７:
前記第1の屈折性金属間化合物又は前記第2の屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例７３に記載のキャパシタ構造体。
前記第1の屈折性金属間化合物又は前記第2の屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例７３に記載のキャパシタ構造体。
【0153】
例７８:
前記第1の導電性酸化物及び前記第2の導電性酸化物は、
前記強誘電性材料がペロブスカイト材料である場合、Ir、Ru、Pd、Os又はRe、
前記強誘電性材料が六方晶強誘電体である場合、PtCo、PdCo、デラフォスサイト構造の六方晶金属、
Fe、LiV、又は
InTi
のうち1つの酸化物を含む、例７３に記載のキャパシタ構造体。
前記第1の導電性酸化物及び前記第2の導電性酸化物は、
前記強誘電性材料がペロブスカイト材料である場合、Ir、Ru、Pd、Os又はRe、
前記強誘電性材料が六方晶強誘電体である場合、PtCo、PdCo、デラフォスサイト構造の六方晶金属、
Fe、LiV、又は
InTi
のうち1つの酸化物を含む、例７３に記載のキャパシタ構造体。
【0154】
例７９:
前記強誘電性材料は、前記強誘電性材料を通るリークを制御するためにSc又はMnでドープされる、例７３に記載のキャパシタ構造体。
前記強誘電性材料は、前記強誘電性材料を通るリークを制御するためにSc又はMnでドープされる、例７３に記載のキャパシタ構造体。
【0155】
例８０:
キャパシタ構造体を形成するための方法であって、
屈折性金属間化合物を含む第1の構造体を形成するステップであり、前記第1の構造体は、トランジスタのソース又はドレインに隣接する、ステップと、
第1の導電性酸化物を含む第2の構造体を形成するステップと、
強誘電性材料を含む第3の構造体を形成するステップであり、前記第3の構造体は前記第2の構造体に隣接する、ステップと、
第2の導電性酸化物を含む第4の構造体を形成するステップであり、前記第4の構造体は前記第3の構造体に隣接し、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、ステップと、
屈折性金属間化合物を含む第5の構造体を形成するステップであり、前記第5の構造体は前記第4の構造体に隣接する、ステップと、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に隣接する第6の構造体を形成するステップと、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に隣接する第7の構造体を形成するステップであり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、ステップと
を含む方法。
キャパシタ構造体を形成するための方法であって、
屈折性金属間化合物を含む第1の構造体を形成するステップであり、前記第1の構造体は、トランジスタのソース又はドレインに隣接する、ステップと、
第1の導電性酸化物を含む第2の構造体を形成するステップと、
強誘電性材料を含む第3の構造体を形成するステップであり、前記第3の構造体は前記第2の構造体に隣接する、ステップと、
第2の導電性酸化物を含む第4の構造体を形成するステップであり、前記第4の構造体は前記第3の構造体に隣接し、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、ステップと、
屈折性金属間化合物を含む第5の構造体を形成するステップであり、前記第5の構造体は前記第4の構造体に隣接する、ステップと、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に隣接する第6の構造体を形成するステップと、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に隣接する第7の構造体を形成するステップであり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、ステップと
を含む方法。
【0156】
例８１:
前記強誘電性材料は、ペロブスカイト材料、六方晶強誘電体又は不規則強誘電体のうち1つである、例８０に記載の方法。
前記強誘電性材料は、ペロブスカイト材料、六方晶強誘電体又は不規則強誘電体のうち1つである、例８０に記載の方法。
【0157】
例８２:
前記強誘電性材料は、
LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含むペロブスカイト材料、
YMnO3又はLuFeO3のうち1つを含む六方晶強誘電体、
h-RMnO3型の六方晶強誘電体であり、Rは希土類元素、すなわち、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)である、六方晶強誘電体、又は
[PTO/STO]n又は[LAO/STO]nのうち1つを含む不規則強誘電体であり、「n」は1から100である、不規則強誘電体
のうち1つを含む、例８１に記載の方法。
前記強誘電性材料は、
LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含むペロブスカイト材料、
YMnO3又はLuFeO3のうち1つを含む六方晶強誘電体、
h-RMnO3型の六方晶強誘電体であり、Rは希土類元素、すなわち、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)である、六方晶強誘電体、又は
[PTO/STO]n又は[LAO/STO]nのうち1つを含む不規則強誘電体であり、「n」は1から100である、不規則強誘電体
のうち1つを含む、例８１に記載の方法。
【0158】
例８３:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例８１に記載の方法。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例８１に記載の方法。
【0159】
例８４:
前記第1の屈折性金属間化合物又は前記第2の屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例８０に記載の方法。
前記第1の屈折性金属間化合物又は前記第2の屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例８０に記載の方法。
【0160】
例８５:
前記第1の導電性酸化物及び前記第2の導電性酸化物は、
前記強誘電性材料がペロブスカイト材料である場合、Ir、Ru、Pd、Os又はRe、
前記強誘電性材料が六方晶強誘電体である場合、PtCo、PdCo、デラフォスサイト構造の六方晶金属、
Fe、LiV、又は
InTi
のうち1つの酸化物を含む、例８０に記載の方法。
前記第1の導電性酸化物及び前記第2の導電性酸化物は、
前記強誘電性材料がペロブスカイト材料である場合、Ir、Ru、Pd、Os又はRe、
前記強誘電性材料が六方晶強誘電体である場合、PtCo、PdCo、デラフォスサイト構造の六方晶金属、
Fe、LiV、又は
InTi
のうち1つの酸化物を含む、例８０に記載の方法。
【0161】
例８６:
前記強誘電性材料は、前記強誘電性材料を通るリークを制御するためにSc又はMnでドープされる、例８０に記載の方法。
前記強誘電性材料は、前記強誘電性材料を通るリークを制御するためにSc又はMnでドープされる、例８０に記載の方法。
【0162】
例８７:
キャパシタ構造体を含むメモリと、
前記メモリに結合された人工知能(AI)プロセッサと
を含むシステムであって、
前記キャパシタ構造体は、
屈折性金属間化合物を含む第1の構造体であり、トランジスタのソース又はドレインに隣接する第1の構造体と、
第1の導電性酸化物を含む第2の構造体と、
強誘電性材料を含む第3の構造体であり、前記第2の構造体に隣接する第3の構造体と、
第2の導電性酸化物を含む第4の構造体であり、前記第3の構造体に隣接する第4の構造体であり、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、第4の構造体と、
屈折性金属間化合物を含む第5の構造体であり、前記第4の構造体に隣接する第5の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に隣接する第6の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に隣接する第7の構造体であり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、第7の構造体と
を含む、システム。
キャパシタ構造体を含むメモリと、
前記メモリに結合された人工知能(AI)プロセッサと
を含むシステムであって、
前記キャパシタ構造体は、
屈折性金属間化合物を含む第1の構造体であり、トランジスタのソース又はドレインに隣接する第1の構造体と、
第1の導電性酸化物を含む第2の構造体と、
強誘電性材料を含む第3の構造体であり、前記第2の構造体に隣接する第3の構造体と、
第2の導電性酸化物を含む第4の構造体であり、前記第3の構造体に隣接する第4の構造体であり、前記第3の構造体は前記第2の構造体と前記第4の構造体との間にある、第4の構造体と、
屈折性金属間化合物を含む第5の構造体であり、前記第4の構造体に隣接する第5の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第1の側面に隣接する第6の構造体と、
前記第1の構造体、前記第2の構造体、前記第3の構造体、前記第4の構造体及び前記第5の構造体の第2の側面に隣接する第7の構造体であり、前記第6の構造体及び前記第7の構造体は障壁材料を含む、第7の構造体と
を含む、システム。
【0163】
例８８:
前記強誘電性材料は、ペロブスカイト材料、六方晶強誘電体又は不規則強誘電体のうち1つである、例８７に記載のシステム。
前記強誘電性材料は、ペロブスカイト材料、六方晶強誘電体又は不規則強誘電体のうち1つである、例８７に記載のシステム。
【0164】
例８９:
前記強誘電性材料は、
LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含むペロブスカイト材料、
YMnO3又はLuFeO3のうち1つを含む六方晶強誘電体、
h-RMnO3型の六方晶強誘電体であり、Rは希土類元素、すなわち、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)である、六方晶強誘電体、又は
[PTO/STO]n又は[LAO/STO]nのうち1つを含む不規則強誘電体であり、「n」は1から100である、不規則強誘電体
のうち1つを含む、例８８に記載のシステム。
前記強誘電性材料は、
LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8又はLaNiO3のうち1つを含むペロブスカイト材料、
YMnO3又はLuFeO3のうち1つを含む六方晶強誘電体、
h-RMnO3型の六方晶強誘電体であり、Rは希土類元素、すなわち、セリウム(Ce)、ジスプロシウム(Dy)、エルビウム(Er)、ユーロピウム(Eu)、ガドリニウム(Gd)、ホルミウム(Ho)、ランタン(La)、ルテチウム(Lu)、ネオジム(Nd)、プラセオジム(Pr)、プロメチウム(Pm)、サマリウム(Sm)、スカンジウム(Sc)、テルビウム(Tb)、ツリウム(Tm)、イッテルビウム(Yb)又はイットリウム(Y)である、六方晶強誘電体、又は
[PTO/STO]n又は[LAO/STO]nのうち1つを含む不規則強誘電体であり、「n」は1から100である、不規則強誘電体
のうち1つを含む、例８８に記載のシステム。
【0165】
例９０:
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例８８に記載のシステム。
前記障壁材料は、Ti、Al又はMgの酸化物のうち1つ以上を含む、例８８に記載のシステム。
【0166】
例９１:
前記第1の屈折性金属間化合物又は前記第2の屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例８８に記載のシステム。
前記第1の屈折性金属間化合物又は前記第2の屈折性金属間化合物は、Ti、Al、Ta、W又はCoのうち1つ以上を含む、例８８に記載のシステム。
【0167】
例９２:
前記第1の導電性酸化物及び前記第2の導電性酸化物は、
前記強誘電性材料がペロブスカイト材料である場合、Ir、Ru、Pd、Os又はRe、
前記強誘電性材料が六方晶強誘電体である場合、PtCo、PdCo、デラフォスサイト構造の六方晶金属、
Fe、LiV、又は
InTi
のうち1つの酸化物を含む、例８８に記載のシステム。
前記第1の導電性酸化物及び前記第2の導電性酸化物は、
前記強誘電性材料がペロブスカイト材料である場合、Ir、Ru、Pd、Os又はRe、
前記強誘電性材料が六方晶強誘電体である場合、PtCo、PdCo、デラフォスサイト構造の六方晶金属、
Fe、LiV、又は
InTi
のうち1つの酸化物を含む、例８８に記載のシステム。
【0168】
要約は、読者が技術的開示の性質及び要旨を確認することを可能にするために提供されている。要約は、特許請求の範囲又は意味を限定するために使用されないという理解で提出される。以下の特許請求の範囲は、詳細な説明に組み込まれ、各請求項は、それ自体が別個の実施形態として存在する。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【外国語明細書】