特開 2024-2839 半導体装置、半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024002839

(43)【公開日】2024-01-11

(54)【発明の名称】半導体装置、半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20231228BHJP

   H01L 29/12 20060101ALI20231228BHJP

   H01L 21/336 20060101ALI20231228BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 652T

H01L29/78 652D

H01L29/78 652F

H01L29/78 658L

H01L29/78 658F

H01L29/78 653A

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022102285

(22)【出願日】2022-06-25

(71)【出願人】

【識別番号】518453730

【氏名又は名称】三安ジャパンテクノロジー株式会社

(74)【代理人】

【識別番号】100171077

【弁理士】

【氏名又は名称】佐々木 健

(72)【発明者】

【氏名】綾 淳

(72)【発明者】

【氏名】中村 浩

(57)【要約】      （修正有）

【課題】信頼性が確保された半導体装置と、その半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、第２導電型の炭化珪素で形成された複数のベース層４と、第１導電型の炭化珪素でそれぞれ形成された複数のソース層５と、第２導電型の炭化珪素でそれぞれ形成された複数のコンタクト層６と、隣接したベース層のそれぞれのソース層と接触するように形成された複数のゲート絶縁層７と、複数のゲート絶縁層にそれぞれ形成された複数のゲート電極層８と、複数のベース層のそれぞれの上において、ソース層とコンタクト層とにまたがって形成された複数のソース電極層１０と、基板２に形成されたドレイン電極層１２と、上面視においてエピタキシャル層３の転位欠陥Ｃが存在する領域で、ソース層とコンタクト層とソース電極層とに重なる位置に形成された抵抗層１３と、を備えた。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素で形成された基板と、
前記基板の第１面において前記基板よりも低不純物濃度の第１導電型の炭化珪素で形成され、転位欠陥を含んだエピタキシャル層と、
前記エピタキシャル層の上において第２導電型の炭化珪素で形成された複数のベース層と、
前記複数のベース層のそれぞれの上において前記エピタキシャル層よりも高不純物濃度の第１導電型の炭化珪素でそれぞれ形成された複数のソース層と、
前記複数のベース層のそれぞれの上においてソース層に囲まれ、ベース層よりも高不純物濃度の第２導電型の炭化珪素でそれぞれ形成された複数のコンタクト層と、
隣接したベース層のそれぞれのソース層と接触するように形成された複数のゲート絶縁層と、
前記複数のゲート絶縁層にそれぞれ形成された複数のゲート電極層と、
前記複数のベース層のそれぞれの上において、ソース層とコンタクト層とにまたがって形成された複数のソース電極層と、
前記基板の第２面に形成されたドレイン電極層と、
上面視において前記エピタキシャル層の転位欠陥が存在する領域で、ソース層とコンタクト層とソース電極層とに重なる位置に形成された抵抗層と、
を備えた半導体装置。

【請求項2】

前記抵抗層は、ソース層とコンタクト層との直上かつソース電極層の直下に形成された請求項１に記載の半導体装置。

【請求項3】

前記抵抗層は、ソース電極層の直上に形成された請求項１に記載の半導体装置。

【請求項4】

前記抵抗層は、上面視において前記エピタキシャル層の転位欠陥が存在する領域に流れる電流値が転位欠陥を含まない領域に流れる電流値の１００万分の１以上かつ１０分の１以下となるように形成された請求項１から請求項３のいずれか一項に記載の半導体装置。

【請求項5】

前記抵抗層は、抵抗率が１０Ωｃｍ以上かつ１０００００Ωｃｍ以下となるように形成された請求項１から請求項３のいずれか一項に記載の半導体装置。

【請求項6】

前記抵抗層は、面積がソース電極層の面積よりも大きくなるように形成された請求項１から請求項３のいずれか一項に記載の半導体装置。

【請求項7】

第１導電型の炭化珪素で形成された基板の第１面において前記基板よりも低不純物濃度の第１導電型の炭化珪素のエピタキシャル層を形成するエピタキシャル層形成工程と、
前記エピタキシャル層の転位欠陥を検知する転位欠陥検知工程と、
前記エピタキシャル層の上において第２導電型の炭化珪素で複数のベース層を形成するベース層形成工程と、
前記複数のベース層のそれぞれの上において前記エピタキシャル層よりも高不純物濃度の第１導電型の炭化珪素で複数のソース層をそれぞれ形成するソース層形成工程と、
前記複数のベース層のそれぞれの上においてソース層に囲まれるように、ベース層よりも高不純物濃度の第２導電型の炭化珪素で複数のコンタクト層をそれぞれ形成するコンタクト層形成工程と、
隣接したベース層のそれぞれのソース層と接触するように複数のゲート絶縁層を形成するゲート絶縁層形成工程と、
前記複数のゲート絶縁層の上に複数のゲート電極層をそれぞれ形成するゲート電極層形成工程と、
前記複数のベース層のそれぞれの上において、ソース層とコンタクト層とにまたがるように複数のソース電極層をそれぞれ形成するソース電極層形成工程と、
前記基板の第２面にドレイン電極層を形成するドレイン電極層形成工程と、
を備え、
前記ソース電極層形成工程は、上面視において前記エピタキシャル層の転位欠陥が存在する領域で、ソース層とコンタクト層とソース電極層とに重なる位置に抵抗層を形成する抵抗層形成工程を含んだ半導体装置の製造方法。

【請求項8】

前記抵抗層形成工程は、ソース層とコンタクト層との直上かつソース電極層の直下に抵抗層を形成する工程を含んだ請求項７に記載の半導体装置の製造方法。

【請求項9】

前記抵抗層形成工程は、ソース電極層の直上に抵抗層を形成する工程を含んだ請求項７に記載の半導体装置の製造方法。

【請求項10】

前記抵抗層形成工程は、上面視において前記エピタキシャル層の転位欠陥が存在する領域に流れる電流値が転位欠陥を含まない領域に流れる電流値の１００万分の１以上かつ１０分の１以下のとなるように抵抗層を形成する工程を含んだ請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。

【請求項11】

前記抵抗層形成工程は、抵抗率が１０Ωｃｍ以上かつ１０００００Ωｃｍ以下となるように抵抗層を形成する工程を含んだ請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。

【請求項12】

前記抵抗層形成工程は、面積がソース電極層の面積よりも大きくなるように抵抗層を形成する工程を含んだ請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置と、その半導体装置の製造方法に関連する。

【背景技術】

【0002】

半導体装置においては、その基材に転位欠陥が存在する場合、転位の種類によっては電流通電時に積層欠陥が拡大することが知られており、転位の拡大を防止する技術が開示されている。特許文献１は、そのための半導体装置の製造方法を開示する。当該製造方法によれば、転位欠陥が存在する領域のゲート電極層を除去することで、転位欠陥による半導体装置への影響を抑制し得る。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７－３１８０３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、転位欠陥が存在する領域のゲート電極層を除去した場合、半導体装置における電界分布が大きく変わる。このため、半導体装置の耐圧性の劣化やしきい値電圧の変動等が発生し、半導体装置の信頼性を確保しにくい。

【0005】

本開示は、上述の課題を解決するためになされた。本開示の目的は、信頼性が確保された半導体装置と、その半導体装置の製造方法を提供することである。

【課題を解決するための手段】

【0006】

本開示に係る半導体装置は、
第１導電型の炭化珪素で形成された基板と、
前記基板の第１面において前記基板よりも低不純物濃度の第１導電型の炭化珪素で形成され、転位欠陥を含んだエピタキシャル層と、
前記エピタキシャル層の上において第２導電型の炭化珪素で形成された複数のベース層と、
前記複数のベース層のそれぞれの上において前記エピタキシャル層よりも高不純物濃度の第１導電型の炭化珪素でそれぞれ形成された複数のソース層と、
前記複数のベース層のそれぞれの上においてソース層に囲まれ、ベース層よりも高不純物濃度の第２導電型の炭化珪素でそれぞれ形成された複数のコンタクト層と、
隣接したベース層のそれぞれのソース層と接触するように形成された複数のゲート絶縁層と、
前記複数のゲート絶縁層にそれぞれ形成された複数のゲート電極層と、
前記複数のベース層のそれぞれの上において、ソース層とコンタクト層とにまたがって形成された複数のソース電極層と、
前記基板の第２面に形成されたドレイン電極層と、
上面視において前記エピタキシャル層の転位欠陥が存在する領域で、ソース層とコンタクト層とソース電極層とに重なる位置に形成された抵抗層と、
を備えた。

【0007】

前記抵抗層は、ソース層とコンタクト層との直上かつソース電極層の直下に形成されたことが、本開示の一形態とされる。

【0008】

前記抵抗層は、ソース電極層の直上に形成されたことが、本開示の一形態とされる。

【0009】

前記抵抗層は、上面視において前記エピタキシャル層の転位欠陥が存在する領域に流れる電流値が転位欠陥を含まない領域に流れる電流値の１００万分の１以上かつ１０分の１以下のとなるように形成されたことが、本開示の一形態とされる。

【0010】

前記抵抗層は、抵抗率が１０Ωｃｍ以上かつ１０００００Ωｃｍ以下となるように形成されたことが、本発明の一形態とされる。

【0011】

前記抵抗層は、面積がソース電極層の面積よりも大きくなるように形成されたことが、本開示の一形態とされる。

【0012】

本開示に係る半導体装置の製造方法は、
第１導電型の炭化珪素で形成された基板の第１面において前記基板よりも低不純物濃度の第１導電型の炭化珪素のエピタキシャル層を形成するエピタキシャル層形成工程と、
前記エピタキシャル層の転位欠陥を検知する転位欠陥検知工程と、
前記エピタキシャル層の上において第２導電型の炭化珪素で複数のベース層を形成するベース層形成工程と、
前記複数のベース層のそれぞれの上において前記エピタキシャル層よりも高不純物濃度の第１導電型の炭化珪素で複数のソース層をそれぞれ形成するソース層形成工程と、
前記複数のベース層のそれぞれの上においてソース層に囲まれるように、ベース層よりも高不純物濃度の第２導電型の炭化珪素で複数のコンタクト層をそれぞれ形成するコンタクト層形成工程と、
隣接したベース層のそれぞれのソース層と接触するように複数のゲート絶縁層を形成するゲート絶縁層形成工程と、
前記複数のゲート絶縁層の上に複数のゲート電極層をそれぞれ形成するゲート電極層形成工程と、
前記複数のベース層のそれぞれの上において、ソース層とコンタクト層とにまたがるように複数のソース電極層をそれぞれ形成するソース電極層形成工程と、
前記基板の第２面にドレイン電極層を形成するドレイン電極層形成工程と、
を備え、
前記ソース電極層形成工程は、上面視において前記エピタキシャル層の転位欠陥が存在する領域で、ソース層とコンタクト層とソース電極層とに重なる位置に抵抗層を形成する抵抗層形成工程を含んだ。

【0013】

前記抵抗層形成工程は、ソース層とコンタクト層との直上かつソース電極層の直下に抵抗層を形成する工程を含んだことが、本開示の一形態とされる。

【0014】

前記抵抗層形成工程は、ソース電極層の直上に抵抗層を形成する工程を含んだことが、本開示の一形態とされる。

【0015】

前記抵抗層形成工程は、上面視において前記エピタキシャル層の転位欠陥が存在する領域に流れる電流値が転位欠陥を含まない領域に流れる電流値の１００万分の１以上かつ１０分の１以下となるように抵抗層を形成する工程を含んだことが、本開示の一形態とされる。

【0016】

前記抵抗層形成工程は、抵抗率が１０Ωｃｍ以上かつ１０００００Ωｃｍ以下となるように抵抗層を形成する工程を含んだことが、本開示の一形態とされる。

【0017】

前記抵抗層形成工程は、面積がソース電極層の面積よりも大きくなるように抵抗層を形成する工程を含んだことが、本開示の一形態とされる。

【発明の効果】

【0018】

本開示によれば、信頼性が確保された半導体装置と、その半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【0019】

【図1】実施の形態１における半導体装置の要部の縦断面図である。

【図2】実施の形態１における半導体装置の要部の上面図である。

【図3】実施の形態１における半導体装置の製造方法を説明するためのフローチャートである。

【図4】実施の形態１における半導体装置の順方向電流の流れを説明するための図である。

【図5】実施の形態１における半導体装置のボディーダイオード電流の流れを説明するための図である。

【図6】実施の形態２における半導体装置の要部の縦断面図である。

【図7】実施の形態３における半導体装置の要部の縦断面図である。

【図8】実施の形態４における半導体装置の要部の縦断面図である。

【図9】実施の形態５における半導体装置の要部の縦断面図である。

【図10】実施の形態６における半導体装置の要部の縦断面図である。

【図11】実施の形態７における半導体装置の要部の縦断面図である。

【発明を実施するための形態】

【0020】

実施の形態について添付の図面に従って説明する。なお、各図中、同一または相当する部分には同一の符号が付される。当該部分の重複説明は適宜に簡略化ないし省略される。

【0021】

実施の形態１．
図１は実施の形態１における半導体装置の要部の縦断面図である。

【0022】

図１において、半導体装置１は、炭化珪素のＭＯＳＦＥＴである。半導体装置１は、基板２とエピタキシャル層３と複数のベース層４と複数のソース層５とコンタクト層６と複数のゲート絶縁層７と複数のゲート電極層８と複数の層間絶縁層９と複数のソース電極層１０と配線電極層１１とドレイン電極層１２と抵抗層１３とを備える。

【0023】

基板２は、第１導電型の炭化珪素で形成される。例えば、基板２は、ｎ^＋型の基板である。例えば、基板２は、窒素を不純物として形成される。エピタキシャル層３は、基板２の第１面（図１においては上面）に形成される。エピタキシャル層３は、基板２よりも低不純物濃度の第１導電型の炭化珪素で形成される。例えば、エピタキシャル層３は、ｎ^－型の層である。例えば、エピタキシャル層３は、エピタキシャル成長により基板２の上に形成される。エピタキシャル層３は、転位欠陥を含む。例えば、領域Ａは、単位構造において転位欠陥が含まれない領域である。例えば、領域Ｂは、単位構造において転位欠陥が含まれる領域である。図１において、転位欠陥は、Ｃで示される。

【0024】

複数のベース層４は、エピタキシャル層３の上に形成される。複数のベース層４は、第２導電型の炭化珪素で形成される。例えば、複数のベース層４は、ｐ^－型の層である。例えば、複数のベース層４は、アルミニウムを不純物としてイオン注入により形成される。複数のソース層５は、複数のベース層４のそれぞれの上に形成される。複数のソース層５は、エピタキシャル層３よりも高不純物濃度の第１導電型の炭化珪素で形成される。例えば、複数のソース層５は、ｎ^＋型の層である。例えば、複数のソース層５は、窒素を不純物としてイオン注入により形成される。複数のコンタクト層６は、複数のベース層４のそれぞれの上に形成される。複数のベース層４のそれぞれにおいて、コンタクト層６は、ソース層５に囲まれる。複数のコンタクト層６は、複数のベース層４よりも高不純物濃度の第２導電型の炭化珪素で形成される。例えば、複数のコンタクト層６は、ｐ^＋型の層である。例えば、複数のコンタクト層６は、アルミニウムを不純物としてイオン注入により形成される。

【0025】

複数のゲート絶縁層７は、隣接したベース層４のそれぞれのソース層５と接触するように形成される。具体的には、複数のゲート絶縁層７は、エピタキシャル層３と隣接したベース層４と、その内側に存在するそれぞれのソース層５にまたがるように形成される。例えば、複数のゲート絶縁層７は、熱酸化により形成される。複数のゲート電極層８は、複数のゲート絶縁層７の上にそれぞれ形成される。例えば、複数のゲート電極層８は、ＣＶＤ法によりポリシリコンで形成される。

【0026】

複数の層間絶縁層９は、複数のゲート電極層８をそれぞれ覆うように形成される。例えば、複数の層間絶縁層９は、ＣＶＤ法により形成される。複数のソース電極層１０は、複数のベース層４のそれぞれに対応して形成される。ソース電極層１０は、ソース層５とコンタクト層６とにまたがるように形成される。例えば、複数のソース電極層１０は、スパッタ法によりＮｉ等を成膜し、熱処理して形成される。配線電極層１１は、複数のソース電極層１０を覆うように形成される。例えば、配線電極層１１は、スパッタ法によりアルミニウム合金で形成される。

【0027】

ドレイン電極層１２は、基板２の第２面（図１においては下面）に形成される。例えば、ドレイン電極層１２は、スパッタ法によりＮｉ等を成膜し、熱処理して形成される。

【0028】

本実施の形態においては、抵抗層１３が付加される。例えば、抵抗層１３は、薄い絶縁体である。抵抗層１３は、ＣＶＤ法によりアンドープシリコンで形成される。抵抗層１３は、上面視においてエピタキシャル層３の転位欠陥Ｃが存在しない領域Ａに形成されない。抵抗層１３は、上面視においてエピタキシャル層３の転位欠陥Ｃが存在する領域Ｂに形成される。抵抗層１３は、上面視において、ソース層５とコンタクト層６とソース電極層１０とに重なる位置に形成される。具体的には、抵抗層１３は、ソース層５とコンタクト層６との直上かつソース電極層１０の直下に形成される。

【0029】

次に、図２を用いて、抵抗層１３の詳細を説明する。
図２は実施の形態１における半導体装置の要部の上面図である。図２においては、基板２とエピタキシャル層３と複数のベース層４と複数のゲート絶縁層７と複数のゲート電極層８と複数の層間絶縁層９と配線電極層１１とドレイン電極層１２とは、図示されない。

【0030】

図２において、転位欠陥Ｃは、３つの単位構造にまたがって存在する。これらの３つの単位構造において、転位欠陥Ｃが含まれる領域Ｂは、破線で示された領域である。煩雑さを避けるため、図示されないが、各単位構造において、転位欠陥が含まれない領域Ａは、図示された領域Ｂ以外の領域である。なお、Ｄ－Ｄ線における断面において、領域Ｅに対応した断面は、図１の断面に対応する。

【0031】

図２の例においては、３つの領域Ｂに対応して、３つの抵抗層１３が形成される。例えば、領域Ｂが存在する３つの単位構造において、抵抗層１３は、領域Ｂだけでなく予め設定された量だけ領域Ａの側にはみ出して形成される。抵抗層１３が領域Ａにはみ出す量は、転位欠陥Ｃの深さに応じてはみ出す量を増えるように設定してもよい。例えば、転位欠陥Ｃの深さに比例してはみ出す量を増やしてもよい。

【0032】

次に、図３を用いて、半導体装置１の製造方法を説明する。
図３は実施の形態１における半導体装置の製造方法を説明するためのフローチャートである。

【0033】

図３に示されるように、半導体装置１は、基板形成工程とエピタキシャル層形成工程と転位欠陥検知工程とベース層形成工程とソース層形成工程とコンタクト層形成工程とアニール工程とゲート絶縁層形成工程とゲート電極層形成工程と層間絶縁層形成工程とソース電極層形成工程と配線電極層形成工程とドレイン電極層形成工程とを経て製造される。

【0034】

ステップＳ１において、基板形成工程が行われる。基板形成工程においては、基板２が形成される。その後、ステップＳ２において、エピタキシャル層形成工程が行われる。エピタキシャル層形成工程においては、エピタキシャル層３が形成される。その後、ステップＳ３において、転位欠陥検知工程が行われる。転位欠陥検知工程においては、フォトルミネセンス法、Ｘ線トポグラフィー等によりエピタキシャル層３の転位欠陥Ｃが検知される。転位欠陥Ｃが検知された箇所の情報は、コンピュータ（図示されず）に記憶される。

【0035】

その後、ステップＳ４において、ベース層形成工程が行われる。ベース層形成工程においては、複数のベース層４が形成される。その後、ステップＳ５において、ソース層形成工程が行われる。ソース層形成工程においては、複数のソース層５が形成される。その後、ステップＳ６において、コンタクト層形成工程が行われる。コンタクト層形成工程においては、複数のコンタクト層６が形成される。その後、ステップＳ７において、アニール工程が行われる。アニール工程においては、イオン注入された不純物を活性化させるために、アニール処理が行われる。

【0036】

その後、ステップＳ８において、ゲート絶縁層形成工程が行われる。ゲート絶縁層形成工程においては、複数のゲート絶縁層７が形成される。その後、ステップＳ９において、ゲート電極層形成工程が行われる。ゲート電極層形成工程においては、複数のゲート電極層８が形成される。その後、ステップＳ１０において、層間絶縁層形成工程が行われる。層間絶縁層形成工程においては、層間絶縁層９が形成される。

【0037】

その後、ステップＳ１１において、ソース電極層形成工程が行われる。ソース電極層形成工程は、抵抗層形成工程と金属層形成工程とを含む。最初に、抵抗層形成工程において、抵抗層１３が形成される。その際、ステップＳ３において、転位欠陥検知工程で検知され、コンピュータに記憶された箇所の情報から、転位欠陥Ｃが存在する領域Ｂを特定し、そこに抵抗層１３が形成される。その後、金属層形成工程において、ソース電極層１０が形成される。

【0038】

その後、ステップＳ１２において、配線電極層形成工程が行われる。配線電極層形成工程においては、配線電極層１１が形成される。

【0039】

その後、ステップＳ１３において、ドレイン電極層形成工程が行われる。ドレイン電極層形成工程においては、ドレイン電極層１２が形成される。

【0040】

次に、図４を用いて、順方向電流の流れを説明する。
図４は実施の形態１における半導体装置の順方向電流の流れを説明するための図である。

【0041】

図４に示されるように、順方向電流は、ドレイン電極層１２から基板２に到達する。その後、順方向電流は、エピタキシャル層３に到達する。その後、順方向電流は、ゲート電極層８に向かって流れる。その後、順方向電流は、ゲート電極層８の両側のベース層４に到達する。その後、順方向電流は、ゲート電極層８の両側のソース層５に到達する。その後、順方向電流は、ソース電極１０に到達する。

【0042】

この際、領域Ｂにおいて、順方向電流は、抵抗層１３を通過しない。このため、順方向電流に対し、抵抗層１３は、影響しない。

【0043】

次に、図５を用いて、ボディーダイオード電流の流れを説明する。
図５は実施の形態１における半導体装置のボディーダイオード電流の流れを説明するための図である。

【0044】

図５に示されるように、ボディーダイオード電流は、ソース電極層１０からコンタクト層６に向かって流れる。その後、ボディーダイオード電流は、ベース層４に到達する。その後、ボディーダイオード電流は、エピタキシャル層３に到達する。

【0045】

この際、領域Ａにおいて、ボディーダイオード電流は、ソース電極層１０から直接的にコンタクト層６に流れる。これに対し、領域Ｂにおいて、ボディーダイオード電流は、ソース電極層１０から抵抗層１３を経由してコンタクト層６に流れる。このため、領域Ｂにおけるボディーダイオード電流の値は、領域Ａにおけるボディーダイオード電流の値よりも大幅に小さい。

【0046】

以上で説明された実施の形態１によれば、抵抗層１３は、上面視においてエピタキシャル層３の転位欠陥Ｃが存在する領域Ｂで、ソース層５とコンタクト層６とソース電極層１０とに重なる位置に形成される。具体的には、抵抗層１３は、ソース層５とコンタクト層６との直上かつソース電極層１０の直下に形成される。このため、半導体装置１の信頼性を確保することができる。

【0047】

特に、炭化珪素のＭＯＳＦＥＴにおいては、１０００Ｖを超える高耐圧素子として、電界集中を避けるために多くの付加的な電界緩和層が設けられる。これに対し、本開示によれば、ゲート電極層８およびソース電極層１０は除去されない。このため、精密に設計された電界分布は乱されない。その結果、耐圧の劣化やしきい値電圧の変動を引き起こすことなく、半導体装置１の信頼性を確保することができる。

【0048】

なお、図２において、領域Ｂが存在する３つの単位構造において、抵抗層１３は、領域Ａの側にはみ出さなくてもよい。例えば、抵抗層１３の端部が領域Ｂと領域Ａとの境界に配置されるように、抵抗層１３を形成してもよい。例えば、抵抗層１３の端部が領域Ｂと領域Ａとの境界よりも予め設定された量だけ領域Ｂの側に配置されるように、抵抗層１３を形成してもよい。

【0049】

また、図３において、ステップＳ２のエピタキシャル層形成工程の直後に転位欠陥検知工程を行わずに、ステップＳ７のアニール工程の直後に転位欠陥検知工程を行ってもよい。

【0050】

実施の形態２．
図６は実施の形態２における半導体装置の要部の縦断面図である。なお、実施の形態１の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。

【0051】

図６において、抵抗層１４は、特定の抵抗率を持つ薄い層である。例えば、抵抗層１４は、ＣＶＤ法によりアンドープシリコンで形成される。抵抗層１４は、半導体装置１の大きさ、半導体装置１の実動作時の電流値を考慮して設定される。例えば、抵抗層１４は、各層の大きさ、各層の厚さ、ボディーダイオード電流の値、静電容量、スイッチング速度等を考慮して設定される。例えば、抵抗層１４は、上面視においてエピタキシャル層３の転位欠陥Ｃが存在する領域Ｂに流れる電流値が転位欠陥Ｃを含まない領域Ａに流れる電流値の１００万分の１以上かつ１０分の１以下となるように形成される。好ましくは、抵抗層１４は、エピタキシャル層３の転位欠陥Ｃが存在する領域Ｂに流れる電流値が転位欠陥Ｃを含まない領域Ａに流れる電流値の１００分の１以下となるように形成される。例えば、抵抗層１４は、抵抗率が１０Ωｃｍ以上かつ１０００００Ωｃｍ以下となるように形成される。

【0052】

以上で説明された実施の形態２によれば、抵抗層１４は、上面視においてエピタキシャル層３の転位欠陥Ｃが存在する領域Ｂに流れる電流値が転位欠陥Ｃを含まない領域Ａに流れる電流値の１００万分の１以上かつ１０分の１以下となるように形成される。このため、半導体装置１の実動作時においても、電界分布は、ほとんど乱れない。その結果、半導体装置１の信頼性をより確実に確保することができる。

【0053】

また、抵抗層１４は、抵抗率が１０Ωｃｍ以上かつ１０００００Ωｃｍ以下となるように形成される。このため、半導体装置１の実動作時においても、電界分布は、ほとんど乱れない。その結果、半導体装置１の信頼性をより確実に確保することができる。

【0054】

実施の形態３．
図７は実施の形態３における半導体装置の要部の縦断面図である。なお、実施の形態１の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。

【0055】

図７において、抵抗層１５は、薄い絶縁体である。抵抗層１５は、面積がソース電極層１０の面積よりも大きくなるように形成される。

【0056】

以上で説明された実施の形態３によれば、抵抗層１５は、面積がソース電極層１０の面積よりも大きくなるように形成される。このため、半導体装置１の信頼性をより確実に確保することができる。

【0057】

実施の形態４．
図８は実施の形態４における半導体装置の要部の縦断面図である。なお、実施の形態２の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。

【0058】

図８において、抵抗層１６は、特定の抵抗率を持つ薄い層である。抵抗層１６は、面積がソース電極層１０の面積よりも大きくなるように形成される。

【0059】

以上で説明された実施の形態４によれば、抵抗層１６は、面積がソース電極層１０の面積よりも大きくなるように形成される。このため、半導体装置１の信頼性をより確実に確保することができる。

【0060】

実施の形態５．
図９は実施の形態５における半導体装置の要部の縦断面図である。なお、実施の形態３の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。

【0061】

図９において、抵抗層１７は、薄い絶縁体である。抵抗層１７は、ソース電極層１０の直上に形成される。

【0062】

以上で説明された実施の形態５によれば、抵抗層１７は、ソース電極層１０の直上に形成される。このため、半導体装置１の信頼性をより確実に確保することができる。

【0063】

実施の形態６．
図１０は実施の形態６における半導体装置の要部の縦断面図である。なお、実施の形態１の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。

【0064】

図１０において、抵抗層１８は、特定の抵抗率を持つ薄い層である。ソース電極層１０の直上に形成される。

【0065】

以上で説明された実施の形態６によれば、抵抗層１８は、ソース電極層１０の直上に形成される。このため、半導体装置１の信頼性をより確実に確保することができる。

【0066】

実施の形態７．
図１１は実施の形態７における半導体装置の要部の縦断面図である。なお、実施の形態１の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。

【0067】

図１１に示されるように、半導体装置１は、トレンチ型である。当該半導体装置１に対しても、抵抗層１３が付加される。

【0068】

以上で説明された実施の形態７によれば、半導体装置１がトレンチ型であっても、抵抗層１３が付加される。このため、半導体装置１の信頼性を確保することができる。

【0069】

なお、実施の形態１から実施の形態７において、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。この場合も、半導体装置１の信頼性を確保することができる。

【0070】

少なくとも一つの実施形態のいくつかの側面が説明されたが、様々な改変、修正および改善が当業者にとって容易に想起されることを理解されたい。かかる改変、修正および改善は、本開示の一部となることが意図され、かつ、本開示の範囲内にあることが意図される。

【0071】

理解するべきことだが、ここで述べられた方法および装置の実施形態は、上記説明に記載され又は添付図面に例示された構成要素の構造および配列の詳細への適用に限られない。方法および装置は、他の実施形態で実装し、様々な態様で実施又は実行することができる。

【0072】

特定の実装例は、例示のみを目的としてここに与えられ、限定されることを意図しない。

【0073】

本開示で使用される表現および用語は、説明目的であって、限定としてみなすべきではない。ここでの「含む」、「備える」、「有する」、「包含する」およびこれらの変形の使用は、以降に列挙される項目およびその均等物並びに付加項目の包括を意味する。

【0074】

「又は（若しくは）」の言及は、「又は（若しくは）」を使用して記載される任意の用語が、当該記載の用語の一つの、一つを超える、およびすべてのものを示すように解釈され得る。

【0075】

前後左右、頂底上下、横縦、表裏への言及は、いずれも、記載の便宜を意図する。当該言及は、本開示の構成要素がいずれか一つの位置的又は空間的配向に限られるものではない。したがって、上記説明および図面は、例示にすぎない。

【符号の説明】

【0076】

１ 半導体装置、 ２ 基板、 ３ エピタキシャル層、 ４ ベース層、 ５ ソース層、 ６ コンタクト層、 ７ ゲート絶縁層、 ８ ゲート電極層、 ９ 層間絶縁層、 １０ ソース電極層、 １１ 配線電極層、 １２ ドレイン電極層、 １３～１８ 抵抗層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】