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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024002910
(43)【公開日】2024-01-11
(54)【発明の名称】半導体装置及びこれを含むデータ格納システム
(51)【国際特許分類】
H10B 43/50 20230101AFI20231228BHJP
H10B 43/27 20230101ALI20231228BHJP
H01L 21/336 20060101ALI20231228BHJP
H01L 21/8234 20060101ALI20231228BHJP
H10B 41/27 20230101ALI20231228BHJP
H10B 41/50 20230101ALI20231228BHJP
【ＦＩ】
H10B43/50
H10B43/27
H01L29/78 371
H01L27/088 E
H01L27/088 D
H10B41/27
H10B41/50
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023078293
(22)【出願日】2023-05-11
(31)【優先権主張番号】10-2022-0076930
(32)【優先日】2022-06-23
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】權 ▲どん▼▲ふん▼
(72)【発明者】
【氏名】朴 範▲じん▼
(72)【発明者】
【氏名】尹 普彦
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048BA01
5F048BA14
5F048BA15
5F048BA19
5F048BA20
5F048BB05
5F048BB08
5F048BB09
5F048BC03
5F048BC18
5F048BD07
5F048BF02
5F048BF03
5F048BF06
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BF18
5F048BG13
5F048CB01
5F048CB02
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA10
5F083HA06
5F083JA04
5F083JA05
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA11
5F083LA16
5F083LA21
5F083MA01
5F083MA02
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083PR06
5F083ZA28
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH23
(57)【要約】 （修正有）
【課題】信頼性の向上が図られた半導体装置及びその半導体装置を含むデータ格納システムを提供する。
【解決手段】半導体装置１００は、基板上２０１に配置される回路素子２２０と電気的に連結される下部配線ライン２８０と、下部配線ラインを覆う周辺領域絶縁層２９０上に配置されるソース構造物ＳＳと、ソース構造物上で、ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極１３０と、ゲート電極を貫通して第１方向に延長され、チャネル層をそれぞれ含むチャネル構造物ＣＨと、ゲート電極及びソース構造物を貫通して第１方向に延長され、下部配線ラインの一部と連結されるコンタクトプラグ１７０と、コンタクトプラグとソース構造物との間に配置され、周辺領域絶縁層とは異なる物質を含むスペーサ層１５０と、を含み、スペーサ層のそれぞれは、上面で第１幅を有し、下面で第１幅よりも大きい第２幅を有する。
【選択図】図２ａ
【解決手段】半導体装置１００は、基板上２０１に配置される回路素子２２０と電気的に連結される下部配線ライン２８０と、下部配線ラインを覆う周辺領域絶縁層２９０上に配置されるソース構造物ＳＳと、ソース構造物上で、ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極１３０と、ゲート電極を貫通して第１方向に延長され、チャネル層をそれぞれ含むチャネル構造物ＣＨと、ゲート電極及びソース構造物を貫通して第１方向に延長され、下部配線ラインの一部と連結されるコンタクトプラグ１７０と、コンタクトプラグとソース構造物との間に配置され、周辺領域絶縁層とは異なる物質を含むスペーサ層１５０と、を含み、スペーサ層のそれぞれは、上面で第１幅を有し、下面で第１幅よりも大きい第２幅を有する。
【選択図】図２ａ
【特許請求の範囲】
【請求項1】
基板、前記基板上の回路素子、前記回路素子上の下部配線ライン、及び前記下部配線ラインを覆う周辺領域絶縁層を含む第１半導体構造物と、
前記第１半導体構造物上に配置され、第１領域及び第２領域を有し、ソース構造物、前記ソース構造物上で前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、前記第１領域で前記ゲート電極を貫通して前記第１方向に沿って延長され、チャネル層をそれぞれ含むチャネル構造物、前記第２領域で前記第１方向に延長され、前記ゲート電極及び前記ソース構造物を貫通して前記下部配線ラインの一部と連結されるコンタクトプラグ、及び前記コンタクトプラグと前記ソース構造物との間に配置されるスペーサ層を含む第２半導体構造物と、を含み、
前記スペーサ層は前記周辺領域絶縁層とは異なる物質を含み、
前記コンタクトプラグのそれぞれは、前記ソース構造物の上方の第１部分、前記スペーサ層で取り囲まれた第２部分、及び前記第２部分の下方の第３部分を含み、
前記第１部分は第１幅を有し、前記第２部分は前記第１幅よりも小さい第２幅を有し、前記第３部分は前記第２幅よりも大きい第３幅を有する、半導体装置。
前記第１半導体構造物上に配置され、第１領域及び第２領域を有し、ソース構造物、前記ソース構造物上で前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、前記第１領域で前記ゲート電極を貫通して前記第１方向に沿って延長され、チャネル層をそれぞれ含むチャネル構造物、前記第２領域で前記第１方向に延長され、前記ゲート電極及び前記ソース構造物を貫通して前記下部配線ラインの一部と連結されるコンタクトプラグ、及び前記コンタクトプラグと前記ソース構造物との間に配置されるスペーサ層を含む第２半導体構造物と、を含み、
前記スペーサ層は前記周辺領域絶縁層とは異なる物質を含み、
前記コンタクトプラグのそれぞれは、前記ソース構造物の上方の第１部分、前記スペーサ層で取り囲まれた第２部分、及び前記第２部分の下方の第３部分を含み、
前記第１部分は第１幅を有し、前記第２部分は前記第１幅よりも小さい第２幅を有し、前記第３部分は前記第２幅よりも大きい第３幅を有する、半導体装置。
【請求項2】
前記第３幅は、前記第１幅よりも大きい、請求項１に記載の半導体装置。
【請求項3】
前記スペーサ層の下面は、前記ソース構造物の下面よりも低いレベルに位置する、請求項１に記載の半導体装置。
【請求項4】
前記スペーサ層は、上面での幅が下面での幅よりも小さい、請求項１に記載の半導体装置。
【請求項5】
前記スペーサ層のそれぞれは、約１００ｎｍから約２５０ｎｍの幅を有する、請求項１に記載の半導体装置。
【請求項6】
前記スペーサ層は、シリコン炭化物（ＳｉＣ）、シリコン酸炭化物（ＳｉＯＣ）、シリコン炭窒化物（ＳｉＣＮ）、及びシリコン酸炭窒化物（ＳｉＯＣＮ）の少なくとも１つを含む、請求項１に記載の半導体装置。
【請求項7】
前記スペーサ層は、前記ソース構造物の上面上に延長されて前記ソース構造物の上面を覆う、請求項１に記載の半導体装置。
【請求項8】
基板と、
前記基板上に配置される回路素子と、
前記回路素子と電気的に連結される下部配線ラインと、
前記下部配線ラインを覆う周辺領域絶縁層と、
前記周辺領域絶縁層上に配置されるソース構造物と、
前記ソース構造物上で、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、
前記ゲート電極を貫通して前記第１方向に延長され、チャネル層をそれぞれ含むチャネル構造物と、
前記ゲート電極及び前記ソース構造物を貫通して前記第１方向に延長され、前記下部配線ラインの一部と連結されるコンタクトプラグと、
前記コンタクトプラグと前記ソース構造物との間に配置され、前記周辺領域絶縁層とは異なる物質を含むスペーサ層と、を含み、
前記スペーサ層のそれぞれは、上面で第１幅を有し、下面で前記第１幅よりも大きい第２幅を有する、半導体装置。
前記基板上に配置される回路素子と、
前記回路素子と電気的に連結される下部配線ラインと、
前記下部配線ラインを覆う周辺領域絶縁層と、
前記周辺領域絶縁層上に配置されるソース構造物と、
前記ソース構造物上で、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、
前記ゲート電極を貫通して前記第１方向に延長され、チャネル層をそれぞれ含むチャネル構造物と、
前記ゲート電極及び前記ソース構造物を貫通して前記第１方向に延長され、前記下部配線ラインの一部と連結されるコンタクトプラグと、
前記コンタクトプラグと前記ソース構造物との間に配置され、前記周辺領域絶縁層とは異なる物質を含むスペーサ層と、を含み、
前記スペーサ層のそれぞれは、上面で第１幅を有し、下面で前記第１幅よりも大きい第２幅を有する、半導体装置。
【請求項9】
前記コンタクトプラグのそれぞれは、前記スペーサ層で取り囲まれた領域において、下部に向かって幅の減少が一定ではない領域を含む、請求項８に記載の半導体装置。
【請求項10】
基板、前記基板上に配置される回路素子、前記回路素子と電気的に連結される下部配線ライン、前記下部配線ラインを覆う周辺領域絶縁層、前記周辺領域絶縁層上に配置されるプレート層、前記プレート層上で前記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、前記ゲート電極及び前記プレート層を貫通して前記第１方向に延長され、前記下部配線ラインの一部と連結されるコンタクトプラグ、前記コンタクトプラグと前記プレート層との間に配置され、前記周辺領域絶縁層とは異なる物質を含むスペーサ層、及び前記回路素子と電気的に連結される入出力パッドを含む半導体格納装置と、
前記入出力パッドを介して前記半導体格納装置と電気的に連結され、前記半導体格納装置を制御するコントローラと、を含み、
前記コンタクトプラグのそれぞれは、前記プレート層の下面のレベルで第１幅を有し、前記コンタクトプラグのそれぞれの下面で前記第１幅よりも大きい第２幅を有する、データ格納システム。
前記入出力パッドを介して前記半導体格納装置と電気的に連結され、前記半導体格納装置を制御するコントローラと、を含み、
前記コンタクトプラグのそれぞれは、前記プレート層の下面のレベルで第１幅を有し、前記コンタクトプラグのそれぞれの下面で前記第１幅よりも大きい第２幅を有する、データ格納システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びこれを含むデータ格納システムに関する。
【背景技術】
【0002】
データ格納を必要とするデータ格納システムにおいて、高容量のデータを格納できる半導体装置が求められている。これに伴い、半導体装置のデータ格納容量を増加させることができる方案についての研究が進みつつある。例えば、半導体装置のデータ格納容量を増加させる方法の一つとして、二次元的に配列されるメモリセルの代わりに、三次元的に配列されるメモリセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が達成しようとする一つの技術的課題は、信頼性の向上が図られた半導体装置を提供することである。
【0004】
本発明が達成しようとするもう一つの技術的課題は、信頼性の向上が図られた半導体装置を含むデータ格納システムを提供することである。
【課題を解決するための手段】
【0005】
例示的な実施形態による半導体装置は、基板、上記基板上の回路素子、上記回路素子上の下部配線ライン、及び上記下部配線ラインを覆う周辺領域絶縁層を含む第１半導体構造物と；上記第１半導体構造物上に配置され、第１領域及び第２領域を有し、ソース構造物、上記ソース構造物上で上記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、上記第１領域で上記ゲート電極を貫通して上記第１方向に沿って延長され、チャネル層をそれぞれ含むチャネル構造物、上記第２領域で上記第１方向に延長され、上記ゲート電極及び上記ソース構造物を貫通して上記下部配線ラインの一部と連結されるコンタクトプラグ、及び上記コンタクトプラグと上記ソース構造物との間に配置されるスペーサ層を含む第２半導体構造物と；を含み、上記スペーサ層は上記周辺領域絶縁層とは異なる物質を含み、上記コンタクトプラグのそれぞれは、上記ソース構造物の上方の第１部分、上記スペーサ層で取り囲まれた第２部分、及び上記第２部分の下方の第３部分を含み、上記第１部分は第１幅を有し、上記第２部分は上記第１幅よりも小さい第２幅を有し、上記第３部分は上記第２幅よりも大きい第３幅を有することができる。
【0006】
例示的な実施形態による半導体装置は、基板と；上記基板上に配置される回路素子と；上記回路素子と電気的に連結される下部配線ラインと；上記下部配線ラインを覆う周辺領域絶縁層と；上記周辺領域絶縁層上に配置されるソース構造物と；上記ソース構造物上で、上記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と；上記ゲート電極を貫通して上記第１方向に延長され、チャネル層をそれぞれ含むチャネル構造物と；上記ゲート電極及び上記ソース構造物を貫通して上記第１方向に延長され、上記下部配線ラインの一部と連結されるコンタクトプラグと；上記コンタクトプラグと上記ソース構造物との間に配置され、上記周辺領域絶縁層とは異なる物質を含むスペーサ層と；を含み、上記スペーサ層のそれぞれは、上面で第１幅を有し、下面で上記第１幅よりも大きい第２幅を有することができる。
【0007】
例示的な実施形態によるデータ格納システムは、基板、上記基板上に配置される回路素子、上記回路素子と電気的に連結される下部配線ライン、上記下部配線ラインを覆う周辺領域絶縁層、上記周辺領域絶縁層上に配置されるプレート層、上記プレート層上で上記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、上記ゲート電極及び上記プレート層を貫通して上記第１方向に延長され、上記下部配線ラインの一部と連結されるコンタクトプラグ、上記コンタクトプラグと上記プレート層との間に配置され、上記周辺領域絶縁層とは異なる物質を含むスペーサ層、及び上記回路素子と電気的に連結される入出力パッドを含む半導体格納装置と；上記入出力パッドを介して上記半導体格納装置と電気的に連結され、上記半導体格納装置を制御するコントローラと；を含み、上記コンタクトプラグのそれぞれは、上記プレート層の下面のレベルで第１幅を有し、上記コンタクトプラグのそれぞれの下面で上記第１幅よりも大きい第２幅を有することができる。
【発明の効果】
【0008】
コンタクトプラグとソース構造物との間にスペーサ層を配置することにより、コンタクトプラグの形状を制御し、信頼性の向上が図られた半導体装置を提供することができる。
【0009】
本発明の多様かつ有益な長所及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【0010】
【図1】例示的な実施形態による半導体装置の概略的な平面図である。
【図2a】例示的な実施形態による半導体装置の概略的な断面図である。
【図2b】例示的な実施形態による半導体装置の概略的な断面図である。
【図3a】例示的な実施形態による半導体装置の一部領域を拡大して示した部分拡大図である。
【図3b】例示的な実施形態による半導体装置の一部領域を拡大して示した部分拡大図である。
【図4a】例示的な実施形態による半導体装置の概略的な部分拡大図である。
【図4b】例示的な実施形態による半導体装置の概略的な部分拡大図である。
【図4c】例示的な実施形態による半導体装置の概略的な部分拡大図である。
【図5a】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図5b】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図6a】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図6b】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図7】例示的な実施形態による半導体装置の概略的な断面図である。
【図8a】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8b】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8c】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8d】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8e】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8f】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8g】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8h】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8i】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8j】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図8k】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9】例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した図面である。
【図10】例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した斜視図である。
【図11】例示的な実施形態による半導体パッケージを概略的に示した断面図である。
【発明を実施するための形態】
【0011】
以下、添付の図面を参照して本発明の好ましい実施形態について以下のように説明する。
【0012】
図１は、例示的な実施形態による半導体装置の概略的な平面図である。
【0013】
【0014】
【0015】
図１から図３ｂを参照すると、半導体装置１００は、基板２０１を含む第１半導体構造物である周辺回路領域ＰＥＲＩと、プレート層１０１を含む第２半導体構造物であるセル領域ＣＥＬＬと、を含むことができる。メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩ上に配置されることができる。例示的な実施形態において、これとは逆に、セル領域ＣＥＬＬが周辺回路領域ＰＥＲＩの下方に配置されてもよい。
【0016】
周辺回路領域ＰＥＲＩは、基板２０１、基板２０１内の不純物領域２０５及び素子分離層２１０、基板２０１上に配置される回路素子２２０、周辺領域絶縁層２９０、下部保護層２９５、下部コンタクトプラグ２７０、下部配線ライン２８０、及び接地ビア２５０を含むことができる。
【0017】
基板２０１は、ｘ方向とｙ方向に延長される上面を有することができる。基板２０１には、素子分離層２１０によって活性領域が定義されることができる。上記活性領域の一部には、不純物を含む不純物領域２０５が配置されることができる。基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ-Ｖ族化合物半導体、又はＩＩ-ＶＩ族化合物半導体を含むことができる。基板２０１は、バルクウェハ又はエピタキシャル層によって提供されてもよい。
【0018】
回路素子２２０は、プレーナ（ｐｌａｎａｒ）トランジスタを含むことができる。回路素子２２０のそれぞれは、回路ゲート誘電層２２２、スペーサ層２２４、及び回路ゲート電極２２５を含むことができる。回路ゲート電極２２５の両側において、基板２０１内にはソース／ドレイン領域として不純物領域２０５が配置されることができる。
【0019】
周辺領域絶縁層２９０は、基板２０１上で回路素子２２０上に配置されることができる。周辺領域絶縁層２９０は、第１及び第２周辺領域絶縁層２９２、２９４を含むことができ、これらの第１及び第２周辺領域絶縁層２９２、２９４もそれぞれ複数の絶縁層を含むことができる。周辺領域絶縁層２９０は、絶縁性物質から構成されることができる。
【0020】
下部保護層２９５は、第１及び第２周辺領域絶縁層２９２、２９４の間で、最上部の第３下部配線ライン２８６の上面上に配置されることができる。例示的な実施形態において、下部保護層２９５は、第１及び第２下部配線ライン２８２、２８４の上面上にさらに配置されることができる。下部保護層２９５は、下部に配置される下部配線ライン２８０の金属物質による汚染を防止するための層とすることができる。下部保護層２９５は、周辺領域絶縁層２９０とは異なる絶縁性物質から構成されることができ、例えば、シリコン窒化物を含むことができる。
【0021】
下部コンタクトプラグ２７０及び下部配線ライン２８０は、回路素子２２０及び不純物領域２０５と電気的に連結される下部配線構造物をなすことができる。下部コンタクトプラグ２７０は円柱形状を有し、下部配線ライン２８０はライン形状を有することができる。下部コンタクトプラグ２７０は第１から第３下部コンタクトプラグ２７２、２７４、２７６を含むことができる。第１下部コンタクトプラグ２７２は回路素子２２０及び不純物領域２０５上に配置され、第２下部コンタクトプラグ２７４は第１下部配線ライン２８２上に配置され、第３下部コンタクトプラグ２７６は第２下部配線ライン２８４上に配置されることができる。下部配線ライン２８０は、第１から第３下部配線ライン２８２、２８４、２８６を含むことができる。第１下部配線ライン２８２は第１下部コンタクトプラグ２７２上に配置され、第２下部配線ライン２８４は第２下部コンタクトプラグ２７４上に配置され、第３下部配線プラグ２７４上に配置されることができる。下部配線ライン２８６は第３下部コンタクトプラグ２７６上に配置されることができる。下部コンタクトプラグ２７０及び下部配線ライン２８０は導電性物質を含むことができるが、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができ、それぞれの構成は拡散防止層（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができる。但し、例示的な実施形態において、下部コンタクトプラグ２７０及び下部配線ライン２８０の層数及び配置形態は多様に変更されることができる。
【0022】
接地ビア２５０は、基板２０１とプレート層１０１を電気的に連結させるために、周辺回路領域ＰＥＲＩに配置されることができる。接地ビア２５０は、プレート層１０１の下面から延長されて、プレート層１０１と一体をなすことができる。接地ビア２５０は、上記下部配線構造物に対応する導電性プラグ及び導電性ラインを含む接地配線構造物を介して基板２０１と連結されることができる。接地ビア２５０は、上記接地配線構造物と共に接地構造物を形成することができる。上記接地構造物は、半導体装置１００の製造工程中に、プレート層１０１及び第２水平導電層１０４を接地させる機能を担い、アーキング（ａｒｃｉｎｇ）の発生を防止することができる。
【0023】
図２ａには１つしか図示されていないが、接地ビア２５０は、半導体装置１００内で、例えば、ｙ方向に沿って一定間隔で離隔して複数個配置されることができる。接地ビア２５０は、第２領域Ｒ２においてプレート層１０１の下方に配置されることができるが、これに限定されない。接地ビア２５０と電気的に連結される不純物領域２０５は、周辺回路領域ＰＥＲＩの回路素子２２０が配置される上記活性領域の隣接領域と離隔して配置されることができる。接地ビア２５０は、プレート層１０１と同じ半導体物質、例えば、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくとも１つを含むことができ、不純物をさらに含んでもよい。但し、実施形態によれば、接地ビア２５０はプレート層１０１と一体をなして形成されることなく、プレート層１０１とは異なる物質を含んでもよい。
【0024】
メモリセル領域ＣＥＬＬは、第１から第３領域Ｒ１、Ｒ２、Ｒ３を有し、ソース構造物ＳＳ、ソース構造物ＳＳ上に積層されるゲート電極１３０、ゲート電極１３０と交互に積層される層間絶縁層１２０、第１領域Ｒ１でゲート電極層１３０の積層構造物を貫通するように配置されるチャネル構造物ＣＨ、ゲート電極１３０の上記積層構造物を貫通して延長される第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂ、第２領域Ｒ２でゲート電極１３０のパッド領域１３０Ｐと連結され、垂直に延長されるコンタクトプラグ１７０、及びコンタクトプラグ１７０とソース構造物ＳＳとの間に配置されるスペーサ層１５０を含むことができる。
【0025】
メモリセル領域ＣＥＬＬは、ソース構造物ＳＳの外側に配置される外側絶縁層１５０Ｅ、基板絶縁層１２１、第１領域Ｒ１でゲート電極１３０の下方に配置される第１及び第２水平導電層１０２、１０４、第２領域Ｒ２で第２水平導電層１０４と共にゲート電極１３０の下方に配置される水平絶縁層１１０、ゲート電極１３０の一部を貫通する上部分離領域ＵＳ、第２領域Ｒ２でゲート電極１３０の上記積層構造物を貫通するように配置されるサポート構造物ＤＣＨ、メモリセル領域ＣＥＬＬから周辺回路領域ＰＥＲＩに延長される貫通ビア１７５、チャネル構造物ＣＨ及びコンタクトプラグ１７０上の上部コンタクトプラグ１８０、及びゲート電極１３０を覆うセル領域絶縁層１９０をさらに含むことができる。
【0026】
メモリセル領域ＣＥＬＬにおいて、第１領域Ｒ１は、ゲート電極１３０が垂直に積層され、チャネル構造物ＣＨが配置される領域であって、メモリセルが配置される領域とすることができる。第２領域Ｒ２は、ゲート電極１３０が互いに異なる長さに延長される領域であって、第３領域Ｒ３と共に上記メモリセルを周辺回路領域ＰＥＲＩと電気的に連結させるための領域に該当することができる。第２領域Ｒ２は、少なくとも一方向、例えば、ｘ方向で第１領域Ｒ１の少なくとも一端に配置されることができる。第３領域Ｒ３は、第２領域Ｒ２の外側に位置し、ソース構造物ＳＳが配置されていない領域とすることができる。
【0027】
ソース構造物ＳＳは、第１領域Ｒ１で順次積層されるプレート層１０１、第１水平導電層１０２、及び第２水平導電層１０４を含むことができる。ソース構造物ＳＳは、第２領域Ｒ２でプレート層１０１及び第２水平導電層１０４から構成されることができる。但し、例示的な実施形態において、ソース構造物ＳＳをなす導電層の数は多様に変更されることができる。
【0028】
プレート層１０１はプレートの形状を有し、半導体装置１００の共通ソースラインの少なくとも一部として機能することができる。プレート層１０１は、ｘ方向とｙ方向に延長される上面を有することができる。プレート層１０１は導電性物質を含むことができる。例えば、プレート層１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ-Ｖ族化合物半導体、又はＩＩ-ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、又はシリコン－ゲルマニウムを含むことができる。プレート層１０１は不純物をさらに含むことができる。プレート層１０１は、多結晶シリコン層のような多結晶半導体層又はエピタキシャル層によって提供されることができる。
【0029】
第１及び第２水平導電層１０２、１０４は、第１領域Ｒ１でプレート層１０１の上面上に順次積層されて配置されることができる。第１水平導電層１０２は第２領域Ｒ２に延長されず、第２水平導電層１０４は第２領域Ｒ２に延長されることができる。第１水平導電層１０２は、半導体装置１００の共通ソースラインの一部として機能することができ、例えば、プレート層１０１と共に共通ソースラインとして機能することができる。図２ｂの拡大図に図示されたように、第１水平導電層１０２は、チャネル層１４０の周りで、チャネル層１４０と直接連結されることができる。第２水平導電層１０４は、第１水平導電層１０２及び水平絶縁層１１０が配置されていない第２領域Ｒ２の一部領域でプレート層１０１と接触することができる。
【0030】
第１及び第２水平導電層１０２、１０４は半導体物質を含むことができ、例えば、多結晶シリコンを含むことができる。この場合、少なくとも第１水平導電層１０２は、プレート層１０１と同じ導電型の不純物でドープされた層とすることができ、第２水平導電層１０４はドープされた層であるか、又は、第１水平導電層１０２から拡散した不純物を含む層とすることができる。但し、第２水平導電層１０４の物質は、半導体物質に限定されるものではなく、絶縁層に代替することも可能である。
【0031】
水平絶縁層１１０は、第２領域Ｒ２の少なくとも一部で第１水平導電層１０２と並んでプレート層１０１上に配置されることができる。水平絶縁層１１０は、プレート層１０１の第２領域Ｒ２上に交互に積層される第１及び第２水平絶縁層１１１、１１２を含むことができる。水平絶縁層１１０は、半導体装置１００の製造工程において一部が第１水平導電層１０２に切り替えられた（ｒｅｐｌａｃｅｍｅｎｔ）後、残存する層とすることができる。
【0032】
水平絶縁層１１０は、シリコン酸化物、シリコン窒化物、シリコン炭化物、又はシリコン酸窒化物を含むことができる。第１水平絶縁層１１１と第２水平絶縁層１１２は、互いに異なる絶縁物質を含むことができる。例えば、第１水平絶縁層１１１は層間絶縁層１２０と同じ物質から構成され、第２水平絶縁層１１２は層間絶縁層１２０とは異なる物質から構成されることができる。
【0033】
基板絶縁層１２１は、第３領域Ｒ３において、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４を貫通するように配置されることができ、外側絶縁層１５０Ｅ上に配置されることができる。基板絶縁層１２１は、第１領域Ｒ１及び第２領域Ｒ２にもさらに配置されることができ、例えば、貫通ビア１７５がさらに配置される領域に配置されることができる。基板絶縁層１２１の上面は、ソース構造物ＳＳの上面と共面（ｃｏｐｌａｎａｒ）をなすことができる。基板絶縁層１２１は、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、又はシリコン酸窒化物を含むことができる。
【0034】
ゲート電極１３０は、プレート層１０１上に垂直に離隔して積層され、層間絶縁層１２０と共に積層構造物をなすことができる。上記積層構造物は、垂直に積層される下部及び上部積層構造物を含むことができる。但し、実施形態によれば、上記積層構造物は単一の積層構造物から構成されてもよい。
【0035】
ゲート電極１３０は、接地選択トランジスタのゲートをなす下部ゲート電極１３０Ｌ、複数のメモリセルをなすメモリゲート電極１３０Ｍ、及びストリング選択トランジスタのゲートをなす上部ゲート電極１３０Ｕを含むことができる。半導体装置１００の容量に応じてメモリセルをなすメモリゲート電極１３０Ｍの数が決定されることができる。実施形態によれば、上部及び下部ゲート電極１３０Ｕ、１３０Ｌは、それぞれ、１から４個、又はそれ以上とすることができ、メモリゲート電極１３０Ｍと同じ又は異なる構造を有することができる。例示的な実施形態において、ゲート電極１３０は、上部ゲート電極１３０Ｕの上部及び／又は下部ゲート電極１３０Ｌの下部に配置され、ゲート誘導リーク電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ，ＧＩＤＬ）現象による消去動作に用いられる消去トランジスタをなすゲート電極１３０をさらに含むことができる。また、一部のゲート電極１３０、例えば、上部又は下部ゲート電極１３０Ｕ、１３０Ｌに隣接するメモリゲート電極１３０Ｍは、ダミーゲート電極とすることができる。
【0036】
図１に示されたように、ゲート電極１３０は、第１領域Ｒ１及び第２領域Ｒ２で連続的に延長される第１分離領域ＭＳ１によって、ｙ方向で互いに分離して配置されることができる。一対の第１分離領域ＭＳ１間のゲート電極１３０は、１つのメモリブロックをなすことができるが、メモリブロックの範囲はこれに限定されない。ゲート電極１３０の一部、例えば、メモリゲート電極１３０Ｍは、１つのメモリブロック内でそれぞれ１つの層をなすことができる。
【0037】
ゲート電極１３０は、第１領域Ｒ１及び第２領域Ｒ２上に垂直に互いに離隔して積層され、第１領域Ｒ１から第２領域Ｒ２に互いに異なる長さに延長され、第２領域Ｒ２の一部において階段状の段差構造をなすことができる。ゲート電極１３０は、ｙ方向でも互いに段差構造を有するように配置されることができる。上記段差構造により、ゲート電極１３０は、下部のゲート電極１３０が上部のゲート電極１３０よりも長く延長され、層間絶縁層１２０及び他のゲート電極１３０から上部に上面が露出する領域をそれぞれ有することができ、これらの領域はパッド領域１３０Ｐと呼ばれることがある。それぞれのゲート電極１３０において、パッド領域１３０Ｐは、ｘ方向に沿ったゲート電極１３０の端部を含む領域とすることができる。ゲート電極１３０は、パッド領域１３０Ｐでコンタクトプラグ１７０とそれぞれ連結されることができる。ゲート電極１３０は、パッド領域１３０Ｐで増加した厚さを有することができる。
【0038】
ゲート電極１３０は、金属物質、例えば、タングステン（Ｗ）を含むことができる。実施形態によれば、ゲート電極１３０は、多結晶シリコン又は金属シリサイド物質を含むことができる。例示的な実施形態において、ゲート電極１３０は拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができ、例えば、上記拡散防止膜はタングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、又はそれらの組み合わせを含むことができる。
【0039】
層間絶縁層１２０は、ゲート電極１３０の間に配置されることができる。層間絶縁層１２０も、ゲート電極１３０と同様に、プレート層１０１の上面に垂直な方向で互いに離隔し、ｘ方向に延長されるように配置されることができる。層間絶縁層１２０は、シリコン酸化物又はシリコン窒化物のような絶縁性物質を含むことができる。
【0040】
チャネル構造物ＣＨは、それぞれ、１つのメモリセルストリングをなし、第１領域Ｒ１でプレート層１０１上に行と列の形で互いに離隔して配置されることができる。チャネル構造物ＣＨは、ｘ－ｙ平面において、格子状を形成するように配置されるか、又は、一方向でジグザグ状に配置されることができる。チャネル構造物ＣＨは柱状を有し、アスペクト比に応じてプレート層１０１に近いほど狭くなる傾斜側面を有することができる。実施形態によれば、第１領域Ｒ１の端部に配置されるチャネル構造物ＣＨは、少なくとも一部がダミーチャネルとすることができる。
【0041】
チャネル構造物ＣＨは、垂直に積層される第１及び第２チャネル構造物ＣＨ１、ＣＨ２を含むことができる。チャネル構造物ＣＨは、下部の第１チャネル構造物ＣＨ１と上部の第２チャネル構造物ＣＨ２が連結された形態を有することができ、連結領域において幅の違いによる曲げ部を有することができる。但し、実施形態によれば、ｚ方向に沿って積層されるチャネル構造物の数は多様に変更されることができる。
【0042】
チャネル構造物ＣＨのそれぞれは、チャネルホール内に配置されるチャネル層１４０、ゲート誘電層１４５、チャネル埋め込み絶縁層１４７、及びチャネルパッド１４９を含むことができる。図２ｂの拡大図に示されたように、チャネル層１４０は、内部のチャネル埋め込み絶縁層１４７を取り囲む環状（ａｎｎｕｌａｒ）に形成されることができるが、実施形態によって、チャネル埋め込み絶縁層１４７なしで、円柱又は角柱のような柱状を有してもよい。チャネル層１４０は、下部で第１水平導電層１０２と連結されることができる。チャネル層１４０は、多結晶シリコン又は単結晶シリコンのような半導体物質を含むことができる。
【0043】
ゲート誘電層１４５は、ゲート電極１３０とチャネル層１４０との間に配置されることができる。具体的には示されていないが、ゲート誘電層１４５は、チャネル層１４０から順次積層されるトンネリング層、電荷貯蔵層、及びブロッキング層を含むことができる。上記トンネリング層は、電荷を上記電荷貯蔵層にトンネリングすることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、又はそれらの組み合わせを含むことができる。上記電荷貯蔵層は、電荷トラップ層又はフローティングゲート導電層とすることができる。上記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ-ｋ）誘電物質、又はそれらの組み合わせを含むことができる。例示的な実施形態において、ゲート誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延長されることができる。
【0044】
チャネルパッド１４９は、上部の第２チャネル構造物ＣＨ２の上端にのみ配置されることができる。チャネルパッド１４９は、例えば、ドープされた多結晶シリコンを含むことができる。
【0045】
第１チャネル構造物ＣＨ１と第２チャネル構造物ＣＨ２との間においてチャネル層１４０、ゲート誘電層１４５、及びチャネル埋め込み絶縁層１４７は、互いに連結された状態とすることができる。第１チャネル構造物ＣＨ１と第２チャネル構造物ＣＨ２との間には、比較的厚さのある上部層間絶縁層１２５が配置されることができる。但し、層間絶縁層１２０及び上部層間絶縁層１２５の厚さ及び形態は、実施形態によって多様に変更されることができる。
【0046】
サポート構造物ＤＣＨは、第２領域Ｒ２でプレート層１０１上に行と列の形で互いに離隔して配置されることができる。図１に示されたように、サポート構造物ＤＣＨは、それぞれのコンタクトプラグ１７０を四方向から取り囲むように配置されることができる。但し、実施形態において、サポート構造物ＤＣＨの配列形態は多様に変更されることができる。サポート構造物ＤＣＨは柱状を有し、アスペクト比に応じてプレート層１０１に近いほど狭くなる傾斜側面を有することができる。
【0047】
サポート構造物ＤＣＨは、ｘ－ｙ平面で円形、楕円形、又はこれと類似した形状を有することができる。サポート構造物ＤＣＨの直径又は最大幅は、チャネル構造物ＣＨよりも大きいことがあるが、これに限定されない。サポート構造物ＤＣＨは、チャネル構造物ＣＨと同じ又は異なる内部構造を有することができる。例えば、サポート構造物ＤＣＨは導電層を含まないことがあり、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0048】
第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、ゲート電極１３０を貫通してｘ方向に沿って延長されるように配置されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは互いに平行に配置されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、プレート層１０１上に積層されるゲート電極１３０の全てを貫通し、下方の第１及び第２水平導電層１０２、１０４及び水平絶縁層１１０をさらに貫通することで、プレート層１０１と連結されることができる。第１分離領域ＭＳ１はｘ方向に沿って一体に延長され、第２分離領域ＭＳ２ａ、ＭＳ２ｂは一対の第１分離領域ＭＳ１の間で断続的に延長されるか、又は、一部領域にのみ配置されることができる。例えば、第２中央分離領域ＭＳ２ａは、第１領域Ｒ１で一体に延長され、第２領域Ｒ２でｘ方向に沿って断続的に延長されることができる。第２補助分離領域ＭＳ２ｂは、第２領域Ｒ２にのみ配置されることができ、ｘ方向に沿って断続的に延長されることができる。但し、実施形態において、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂの配置順序、個数などは、図１に示されたものに限定されない。
【0049】
第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂには分離絶縁層１０５が配置されることができる。分離絶縁層１０５は、高いアスペクト比によってプレート層１０１に向かって幅が減少する形状を有することができるが、これに限定されず、プレート層１０１の上面に垂直な側面を有してもよい。分離絶縁層１０５は、絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0050】
上部分離領域ＵＳは、図１に示されたように、第１領域Ｒ１において、第１分離領域ＭＳ１と第２中央分離領域ＭＳ２ａとの間、及び第２中央分離領域ＭＳ２ａの間でｘ方向に延長されることができる。上部分離領域ＵＳは、ゲート電極１３０のうち最上部上部ゲート電極１３０Ｕを含む一部のゲート電極１３０を貫通するように、第２領域Ｒ２の一部及び第１領域Ｒ１に配置されることができる。上部分離領域ＵＳは、図２ｂに示されたように、例えば、合計３つのゲート電極１３０をｙ方向で互いに分離させることができる。但し、上部分離領域ＵＳによって分離されるゲート電極１３０の数は、実施形態において多様に変更されることができる。上部分離領域ＵＳは、上部分離絶縁層１０３を含むことができる。上部分離絶縁層１０３は絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0051】
コンタクトプラグ１７０は、第２領域Ｒ２で最上部のゲート電極１３０のパッド領域１３０Ｐと連結されることができる。コンタクトプラグ１７０は、セル領域絶縁層１９０の少なくとも一部を貫通し、上部に露出したゲート電極１３０のパッド領域１３０Ｐのそれぞれと連結されることができる。コンタクトプラグ１７０は、パッド領域１３０Ｐの下方でゲート電極１３０を貫通し、水平絶縁層１１０、第２水平導電層１０４、及びプレート層１０１を貫通して、周辺回路領域ＰＥＲＩ内の下部配線ライン２８０と連結されることができる。コンタクトプラグ１７０は、コンタクト絶縁層１６０によってパッド領域１３０Ｐの下方のゲート電極１３０と離隔されることができる。コンタクトプラグ１７０は、スペーサ層１５０によってプレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４と離隔されることができる。
【0052】
図３ａに示されたように、コンタクトプラグ１７０のそれぞれは、ソース構造物ＳＳ上の第１部分Ｐ１、スペーサ層１５０で取り囲まれた第２部分Ｐ２、及びスペーサ層１５０の下方の第３部分Ｐ３を含むことができる。
【0053】
第１部分Ｐ１は、側面がセル領域絶縁層１９０、層間絶縁層１２０、及びコンタクト絶縁層１６０で取り囲まれることができる。第１部分Ｐ１は、アスペクト比により、プレート層１０１に向かって幅が減少する円筒状の形状を有することができる。第１部分Ｐ１は、実質的に一定の傾斜を有することができる。
【0054】
第２部分Ｐ２は、側面がスペーサ層１５０で取り囲まれることができる。第２部分Ｐ２は、下方に向かって幅が減少する形状を有することができる。第２部分Ｐ２の側面は、少なくとも一部が第１部分Ｐ１の側面の傾斜とは異なる傾斜度を有し、第１部分Ｐ１と不連続的な形状を有することができる。第２部分Ｐ２は、一定でない傾斜度を有して幅の減少が一定でない領域を含むことができ、例えば、非線形的に幅が減少する領域を含むことができる。第２部分Ｐ２は、側面が曲線状の領域を含むことができ、第１部分Ｐ１の側面の傾斜度よりも急激に又は緩やかに幅が減少する領域を含むことができる。
【0055】
第３部分Ｐ３は、側面が周辺領域絶縁層２９０及び上部保護層２９５で取り囲まれることができる。第３部分Ｐ３はスペーサ層１５０の下方に位置し、スペーサ層１５０の下面に接することができる。第３部分Ｐ３の下面は、下部配線ライン２８０の最上部の第３下部配線ライン２８６と連結されることができる。第３部分Ｐ３は、接地ビア２５０と実質的に並んで配置されることができる。或いは、第３部分Ｐ３は、少なくともｘ方向で接地ビア２５０と重なるように配置されることができる。一部の実施形態において、第３部分Ｐ３は、第３の下部配線ライン２８６の上面の一部をリセスして配置されることができる。第３部分Ｐ３と連結される第３下部配線ライン２８６は、平面図上で島状を有し、隣接する第３下部配線ライン２８６と離隔して配置されることができるが、これに限定されない。第３部分Ｐ３は、第２部分Ｐ２に比べて増加した幅を有することができ、実質的に一定の傾斜で下方に延長されることができる。第３部分Ｐ３の側面は、第２部分Ｐ２の側面から不連続的に外側に延長されることができ、第２部分Ｐ２との境界においてｘ方向及びｙ方向に沿って水平に延長される領域を含むことができる。
【0056】
第１から第３部分Ｐ１、Ｐ２、Ｐ３のそれぞれは、上部での幅又は直径が下部での幅又は直径よりも大きいことがある。第１部分Ｐ１は第１幅Ｗ１を有し、第２部分Ｐ２は第１幅Ｗ１よりも小さい第２幅Ｗ２を有し、第３部分Ｐ３は第２幅Ｗ２よりも大きい第３幅Ｗ３を有することができる。第３幅Ｗ３は第１幅Ｗ１よりも大きいことがある。第１から第３幅Ｗ１、Ｗ２、Ｗ３は、第１から第３部分Ｐ１、Ｐ２、Ｐ３のそれぞれの下端又は下部における一地点の幅又は直径を意味するか、又は、最小の幅又は直径を意味することができる。例えば、第１幅Ｗ１は第２水平導電層１０４の上面のレベルでの幅であり、第２幅Ｗ２はプレート層１０１の下面のレベルでの幅であり、第３幅幅Ｗ３は第３部分Ｐ３の下面での幅とすることができる。第３幅Ｗ３は、第３部分Ｐ３と連結される第３下部配線ライン２８６の第４幅Ｗ４よりも小さいことがある。
【0057】
図３ａにおいて、第２部分Ｐ２は全体として第１部分Ｐ１よりも小さい幅を有するように示されている。但し、第１部分Ｐ１と連結される領域における第２部分Ｐ２の幅はこれに限定されない。一部の実施形態において、第２部分Ｐ２は、第１部分Ｐ１と連結される上部において第１部分Ｐ１の下部よりも大きい幅を有することができる。
【0058】
図３ｂに示されたように、コンタクトプラグ１７０のそれぞれは、ｚ方向に沿って延長される垂直延長部１７０Ｖ、及び垂直延長部１７０Ｖから水平に延長され、パッド領域１３０Ｐに接する水平延長部部分１７０Ｈを含むことができる。水平延長部１７０Ｈは、垂直延長部１７０Ｖの周りに沿って配置され、垂直延長部１７０Ｖの側面から他端部までの長さは、下部のコンタクト絶縁層１６０の長さよりも短いことがある。ゲート電極１３０は、第１領域Ｒ１から第２領域Ｒ２に向かって第３厚さＴ３に延長され、図３ｂの点線で境界が表示されているパッド領域１３０Ｐにおいて第３厚さＴ３よりも大きい第４厚さＴ４を有することができる。水平延長部１７０Ｈは、ゲート電極１３０が第４厚さＴ４を有する領域と接触することができる。
【0059】
コンタクトプラグ１７０は、導電性物質、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びそれらの合金のうち少なくとも１つを含むことができる。第１から第３部分Ｐ１、Ｐ２、Ｐ３は一体をなすことができ、１つの層から構成されることができる。一部の実施形態において、コンタクトプラグ１７０は、側面及び底面に沿って延長されるバリア層を含むか、又は、内部にエアギャップを有してもよい。
【0060】
スペーサ層１５０は、第２領域Ｒ２に配置され、コンタクトプラグ１７０のそれぞれの第２部分Ｐ２の側面を取り囲むことができる。スペーサ層１５０は、コンタクトプラグ１７０と、第２水平導電層１０４、水平絶縁層１１０、及びプレート層１０１との間に介在され、コンタクトプラグ１７０を第２水平導電層１０４、水平絶縁層１１０、及びプレート層１０１と分離させることができる。スペーサ層１５０の上端又は上面のレベルは、第２水平導電層１０４の上面のレベルと実質的に同じか、又は、それよりも低いことがある。スペーサ層１５０の下面のレベルは、プレート層１０１の下面のレベルよりも低いことがある。これによって、側面の一部及び下面の一部が周辺領域絶縁層２９０と接触することができる。
【0061】
図３ａに示されたように、スペーサ層１５０のそれぞれは、第２部分Ｐ２を取り囲むことができ、ｚ方向に沿った中心を基準として上部及び下部が非対称的な形状を有することができる。スペーサ層１５０は、上面又は上部での幅又は厚さＴ１が下面又は下部での幅又は厚さＴ２よりも小さいことがある。厚さＴ２は、例えば、約１００ｎｍから約２５０ｎｍの範囲を有することができる。スペーサ層１５０は、コンタクトプラグ１７０に向かって凸状又は凹状に曲げられた領域を含むことができる。
【0062】
スペーサ層１５０は、絶縁物質を含むことができ、周辺領域絶縁層２９０、基板絶縁層１２１、及び層間絶縁層１２０とは異なる絶縁物質を含むことができる。例えば、スペーサ層１５０は、シリコン炭化物（ＳｉＣ）、シリコン酸炭化物（ＳｉＯＣ）、シリコン炭窒化物（ＳｉＣＮ）、及びシリコン酸炭窒化物（ＳｉＯＣＮ）の少なくとも１つを含むことができる。
【0063】
スペーサ層１５０は、半導体装置１００の製造工程中にコンタクトプラグ１７０をスペーサ層１５０の内側に自己－整列（ｓｅｌｆ－ａｌｉｇｎ）させることにより、コンタクトプラグ１７０の底面での形状を制御することができる。これによって、コンタクトプラグ１７０の下端での形状が不規則な場合に発生する不良を防止することができる。これについては、以下に図８ｇを参照してより詳細に説明する。
【0064】
外側絶縁層１５０Ｅは、第３領域Ｒ３でソース構造物ＳＳ、例えば、プレート層１０１及び第２水平導電層１０４の外側面、並びに水平絶縁層１１０の外側面に沿って垂直に延長され、第２周辺領域絶縁層２９４の上面に沿って水平に延長されることができる。外側絶縁層１５０Ｅは、スペーサ層１５０の形成工程中に形成された層とすることができ、スペーサ層１５０と同じ物質から構成されることができる。外側絶縁層１５０Ｅは、スペーサ層１５０と実質的に並んで配置されることができる。
【0065】
貫通ビア１７５は、ソース構造物ＳＳ、例えば、プレート層１０１の外側に配置され、メモリセル領域ＣＥＬＬを貫通して周辺回路領域ＰＥＲＩに延長されることができる。貫通ビア１７５は、メモリセル領域ＣＥＬＬの上部コンタクトプラグ１８０と周辺回路領域ＰＥＲＩの下部配線ライン２８０を連結するように配置されることができる。貫通ビア１７５は、セル領域絶縁層１９０、基板絶縁層１２１、外側絶縁層１５０Ｅ、及び第２周辺領域絶縁層２９４を貫通することができる。但し、一部の実施形態において、貫通ビア１７５は、ゲート電極１３０に切り替えられていない犠牲絶縁層１１８（図８ｆを参照）が残存する領域において、犠牲絶縁層１１８及び層間絶縁層１２０の積層構造物を貫通するように配置されてもよい。貫通ビア１７５は、コンタクトプラグ１７０と実質的に並んで配置されることができるが、これに限定されない。
【0066】
貫通ビア１７５は、コンタクトプラグ１７０とは異なる形状を有することができる。貫通ビア１７５は、外側絶縁層１５０Ｅの下面に該当するレベルまで側面の傾斜が一定の形状を有することができ、外側絶縁層１５０Ｅの下方で幅が不連続的に増加する形状を有することができる。例えば、貫通ビア１７５は、コンタクトプラグ１７０の第１及び第２部分Ｐ１、Ｐ２のレベルに対応する上部領域及び第３部分Ｐ３のレベルに対応する下部領域を含むことができる。上記上部領域は連続的に幅が減少するように傾斜した側面を有することができ、上記下部領域はコンタクトプラグ１７０の第３部分Ｐ３に対応する形状を有することができる。プレート層１０１及びスペーサ層１５０が配置されたレベルにおいて、貫通ビア１７５の幅はコンタクトプラグ１７０の第２部分Ｐ２の幅よりも大きいことがある。一部の実施形態において、貫通ビア１７５は、上記下部領域なしで上記上部領域が第３の下部配線ライン２８６まで延長されるように配置されてもよい。
【0067】
貫通ビア１７５は、コンタクトプラグ１７０と同じ工程中に蒸着され、コンタクトプラグ１７０と同じ物質を含むことができる。貫通ビア１７５は、導電性物質、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びそれらの合金の少なくとも１つを含むことができる。
【0068】
上部コンタクトプラグ１８０は、メモリセル領域ＣＥＬＬ内のメモリセルと電気的に連結されるセル配線構造物を構成することができる。上部コンタクトプラグ１８０は、チャネル構造物ＣＨ、コンタクトプラグ１７０、及び貫通ビア１７５と連結され、チャネル構造物ＣＨ及びゲート電極１３０と電気的に連結されることができる。上部コンタクトプラグ１８０はプラグ形態で示されているが、これに限定されず、ライン形態を有してもよい。例示的な実施形態において、上記セル配線構造物を構成するプラグ及び配線ラインの数は多様に変更されることができる。上部コンタクトプラグ１８０は金属を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
【0069】
セル領域絶縁層１９０は、ゲート電極１３０の積層構造物、コンタクトプラグ１７０、及び基板絶縁層１２１などを覆うように配置されることができる。セル領域絶縁層１９０は、絶縁性物質から構成されることができ、複数の絶縁層から構成されてもよい。
【0070】
【0071】
図４ａを参照すると、半導体装置１００ａにおいて、スペーサ層１５０ａの上面は、ソース構造物ＳＳ、例えば、第２水平導電層１０４の上面のレベルよりも低いレベルに位置することができる。スペーサ層１５０ａの上面は水平絶縁層１１０のレベルに位置することができるが、これに限定されず、例えば、プレート層１０１のレベルに位置してもよい。スペーサ層１５０ａの上面が第２水平導電層１０４の上面からｚ方向に離隔した長さＬ１は、実施形態において多様に変更されることができる。本実施形態において、スペーサ層１５０ａ上にはコンタクトプラグ１７０を取り囲むように基板絶縁層１２１が配置されることができる。
【0072】
図４ｂを参照すると、半導体装置１００ｂにおいて、スペーサ層１５０ｂの下面はソース構造物ＳＳの下面、例えば、プレート層１０１の下面と実質的に並んで位置することができる。したがって、第２部分Ｐ２の下端のレベルも、図２ａ及び図３ａの実施形態に比べて比較的高くなることができる。第３部分Ｐ３の上面のレベルは、プレート層１０１の下面と実質的に並んで位置することができる。本実施形態においても、第１から第４幅Ｗ１、Ｗ２、Ｗ３、Ｗ４について図３ａを参照して詳述した説明が同様に適用されることができる。
【0073】
図４ｃを参照すると、半導体装置１００ｃにおいて、コンタクトプラグ１７０の第３部分Ｐ３は、第２部分Ｐ２から幅の急激な変化なしに側面が連続的に延長される形状を有することができる。具体的には、図２ａ及び図３ａの実施形態とは異なり、第２部分Ｐ２と第３部分Ｐ３との境界において幅が不連続的に変化しないことがある。したがって、第３部分Ｐ３は比較的狭い幅を有することができる。本実施形態において、第３部分Ｐ３の第３幅Ｗ３’は、第２幅Ｗ２と同じか、又は、それよりも小さいことがある。それ以外は、第１から第４幅Ｗ１、Ｗ２、Ｗ３、Ｗ４について、図３ａを参照して詳述した説明が同様に適用されることができる。
【0074】
【0075】
図５ａ及び図５ｂを参照すると、半導体装置１００ｄにおいて、スペーサ層１５０ｄは、ソース構造物ＳＳの第２水平導電層１０４の上面上に延長されることができ、第２水平導電層１０４の上面上の上部絶縁層領域１５０Ｕを含むことができる。上部絶縁層領域１５０Ｕは、層間絶縁層１２０と接触して水平に延長されることができる。上部絶縁層領域１５０Ｕの上面は、基板絶縁層１２１の上面と実質的に並んで位置することができる。スペーサ層１５０ｄは、ソース構造物ＳＳの外側の外側絶縁層領域１５０Ｅをさらに含むことができる。本実施形態において、スペーサ層１５０ｄは、外側絶縁層領域１５０Ｅ及び上部絶縁層領域１５０Ｕを含んで全体が１つの層として配置されることができる。
【0076】
図５ｂに示されたように、コンタクトプラグ１７０の第２部分Ｐ２は、スペーサ層１５０ｄで取り囲まれた領域とすることができ、図２ａ及び図３ａの実施形態に比べて第２部分Ｐ２の上面のレベルが比較的高いことがある。第２部分Ｐ２は、上部に傾斜が急激に変化する領域を含むことができる。スペーサ層１５０ｄにおいて、第２水平導電層１０４とコンタクトプラグ１７０との間の厚さＴ１が、下方のプレート層１０１とコンタクトプラグ１７０との間の厚さＴ２よりも小さいことがある。
【0077】
【0078】
図６ａ及び図６ｂを参照すると、半導体装置１００ｅにおいて、コンタクトプラグ１７０ｅは、第１及び第２コンタクト層１７２、１７４を含むことができる。第１コンタクト層１７２は第３部分Ｐ３に対応し、第２コンタクト層１７４は第１及び第２部分Ｐ１、Ｐ２に対応することができる。第１コンタクト層１７２は、第２コンタクト層１７４とは異なる物質を含むことができる。図６ｂに示されたように、第２コンタクト層１７４は、第１コンタクト層１７２の上部の一部をリセスした形状を有することができる。第１コンタクト層１７２は、プレート層１０１及び接地ビア２５０と同じ物質を含むことができる。例えば、第１コンタクト層１７２が半導体物質を含み、第２コンタクト層１７４が金属物質を含む場合、第１コンタクト層１７２と第２コンタクト層１７４との界面には、金属－半導体層、例えば、金属シリサイド層がさらに配置されてもよい。
【0079】
本実施形態において、貫通ビア１７５ｅもコンタクトプラグ１７０ｅと同様に、下部の第３部分Ｐ３に対応するレベルの下部領域と上部領域が互いに異なる物質を含むことができる。
【0080】
【0081】
図７を参照すると、半導体装置１００ｆにおいて、メモリセル領域ＣＥＬＬは、図２ａ及び図２ｂの実施形態とは異なり、プレート層１０１上の第１及び第２水平導電層１０２、１０４を含まないことがある。さらに、チャネル構造物ＣＨｆのそれぞれは、エピタキシャル層１０７をさらに含むことができる。
【0082】
エピタキシャル層１０７は、チャネル構造物ＣＨｆの下端でプレート層１０１上に配置され、プレート層１０１と共にソース構造物ＳＳをなすことができる。エピタキシャル層１０７は、少なくとも１つの下部ゲート電極１３０Ｌの側面に配置されることができる。エピタキシャル層１０７は、プレート層１０１がリセスされた領域に配置されることができる。エピタキシャル層１０７の下面の高さは、最下部の下部ゲート電極１３０Ｌの上面よりも高く、その上部の下部ゲート電極１３０Ｌの下面よりも低いことがあるが、図示されたものに限定されない。エピタキシャル層１０７は、上面を介してチャネル層１４０と連結されることができる。エピタキシャル層１０７及びエピタキシャル層１０７に接する下部ゲート電極１３０Ｌの間にはゲート絶縁層１４１がさらに配置されることができる。
【0083】
このようなチャネル構造物ＣＨｆの形態は、他の実施形態においても適用可能である。
【0084】
【0085】
図８ａを参照すると、基板２０１上に周辺回路領域ＰＥＲＩをなす回路素子２２０、下部配線構造物、及び周辺領域絶縁層２９０を形成し、第２周辺領域絶縁層２９４に第１開口部ＯＰ１を形成することができる。
【0086】
先ず、基板２０１内に素子分離層２１０を形成し、基板２０１上に回路ゲート誘電層２２２及び回路ゲート電極２２５を順次形成することができる。素子分離層２１０は、例えば、シャロートレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ，ＳＴＩ）工程によって形成されることができる。回路ゲート誘電層２２２と回路ゲート電極２２５は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ，ＡＬＤ）又は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）を用いて形成されることができる。回路ゲート誘電層２２２はシリコン酸化物で形成され、回路ゲート電極２２５は多結晶シリコン又は金属シリサイド層の少なくとも１つで形成されることができるが、これらに限定されない。次に、回路ゲート誘電層２２２と回路ゲート電極２２５の両側壁にスペーサ層２２４、不純物領域２０５を形成することができる。実施形態によれば、スペーサ層２２４は複数の層から構成されることができる。不純物領域２０５は、イオン注入工程を行って形成することができる。
【0087】
上記下部配線構造物のうちの下部コンタクトプラグ２７０は、第１周辺領域絶縁層２９２を一部形成した後、一部をエッチングして除去し、導電性物質を埋め込むことにより形成することができる。下部配線ライン２８０は、例えば、導電性物質を蒸着した後、それをパターニングすることによって形成することができる。
【0088】
第１周辺領域絶縁層２９２は、複数の絶縁層から構成されることができる。第１周辺領域絶縁層２９２は、上記下部配線構造物を形成する各段階における一部とすることができる。第１周辺領域絶縁層２９２上には、第３下部配線ライン２８６の上面を覆う下部保護層２９５が形成されることができる。下部保護層２９５上には、第２周辺領域絶縁層２９４が形成されることができる。これによって、周辺回路領域ＰＥＲＩが全て形成されることができる。
【0089】
次に、第２周辺領域絶縁層２９４を一部除去することで第１開口部ＯＰ１を形成することができる。第１開口部ＯＰ１は、図２ａの接地ビア２５０、コンタクトプラグ１７０、及び貫通ビア１７５が形成される領域に形成されることができる。実施形態によれば、第１開口部ＯＰ１が形成される際、下部保護層２９５はエッチング停止層として機能してもよい。
【0090】
図４ｃの実施形態は、この段階において第１開口部ＯＰ１を接地ビア２５０が形成される領域に形成することによって製造されることができる。
【0091】
図８ｂを参照すると、接地ビア２５０及びプレート層１０１を形成することができる。
【0092】
第１開口部ＯＰ１をプレート層１０１をなす物質で満たし、上部にプレート層１０１を形成することができる。これによって、接地ビア２５０及びパッドＣＰが形成されることができる。パッドＣＰは、後続の工程によって、図２ａ及び図３ａのコンタクトプラグ１７０の第３部分Ｐ３及び貫通ビア１７５の下部領域に切り替えられる層とすることができる。プレート層１０１、接地ビア２５０、及びパッドＣＰは、例えば、多結晶シリコンから構成されることができ、ＣＶＤ工程によって形成することができる。
【0093】
図８ｃを参照すると、プレート層１０１上に水平絶縁層１１０及び第２水平導電層１０４を形成し、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４を貫通する第２開口部ＯＰ２を形成することができる。
【0094】
水平絶縁層１１０をなす第１及び第２水平絶縁層１１１、１１２は、プレート層１０１上に交互に積層されることができる。水平絶縁層１１０は、後続の工程によって一部が第１水平導電層１０２（図２ａを参照）に切り替えられる層とすることができる。第１水平絶縁層１１１は、第２水平絶縁層１１２とは異なる物質を含むことができる。例えば、第１水平絶縁層１１１は層間絶縁層１２０と同じ物質から構成され、第２水平絶縁層１１２は後続の犠牲絶縁層１１８と同じ物質から構成されることができる。水平絶縁層１１０は、一部の領域、例えば、第２領域Ｒ２において一部がパターニング工程によって除去されることができる。
【0095】
第２水平導電層１０４は、水平絶縁層１１０上に形成され、水平絶縁層１１０が除去された領域でプレート層１０１に接触することができる。これにより、第２水平導電層１０４は、水平絶縁層１１０の端部に沿って曲げられ、上記端部を覆ってプレート層１０１上に延長されることができる。
【0096】
第２開口部ＯＰ２は、第２領域Ｒ２においてパッドＣＰが露出するように、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４を一部除去することで形成することができる。第２開口部ＯＰ２は、プレート層１０１の下面のレベルよりも低いレベルまでの深さに形成されることができ、パッドＣＰと同じ又はそれよりも広い幅に形成されることができる。第２開口部ＯＰ２が形成される際、第３領域Ｒ３では、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４の全てを除去することで、パッドＣＰ第２周辺領域絶縁層２９４を露出させることができる。
【0097】
図４ｂの実施形態は、本段階において第２開口部ＯＰ２をプレート層１０１の下面のレベルと同じ深さに形成することによって製造されることができる。
【0098】
図８ｄを参照すると、予備スペーサ層１５０ｐを形成することができる。
【0099】
予備スペーサ層１５０ｐは、第２水平導電層１０４の上面上に形成され、第２開口部ＯＰ２の側面及び底面を覆ってコンフォーマル（conformal）に形成されることができる。予備スペーサ層１５０ｐは、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４のそれぞれの外側面を覆い、第３領域Ｒ３で第２周辺領域絶縁層２９４の上面に沿って水平に延長されることができる。予備スペーサ層１５０ｐの厚さは、実施形態において多様に変更されることができる。予備スペーサ層１５０ｐは、シリコン炭化物（ＳｉＣ）、シリコン酸炭化物（ＳｉＯＣ）、シリコン炭窒化物（ＳｉＣＮ）、及びシリコン酸炭窒化物（ＳｉＯＣＮ）の少なくとも１つを含むことができる。
【0100】
図４ａの実施形態は、本段階において予備スペーサ層１５０ｐを形成した後、エッチ－バック（ｅｔｃｈ－ｂａｃｋ）工程を行って図４ａのような形態にスペーサ層１５０ａを形成し、その後、図８ｅを参照して説明したように、基板絶縁層１２１を形成することによって製造されることができる。この場合、第２開口部ＯＰ２の底面から予備スペーサ層１５０ｐが予め除去されることがあるため、図８ｇを参照して以下に説明する工程段階において、第１コンタクトホールＯＨ１の形成工程をより容易に行うことができる。
【0101】
図８ｅを参照すると、予備スペーサ層１５０ｐを一部除去することで、基板絶縁層１２１を形成することができる。
【0102】
基板絶縁層１２１は、第２開口部ＯＰ２及び第３領域Ｒ３のプレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４が除去された領域を満たす絶縁物質を蒸着した後、物理的化学的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ，ＣＭＰ）のような平坦化工程を行って形成することができる。
【0103】
上記平坦化工程により、第２水平導電層１０４上で上記絶縁物質及び予備スペーサ層１５０ｐが一部除去されることができる。これによって、第３領域Ｒ３の外側には外側絶縁層１５０Ｅが形成され、予備スペーサ層１５０ｐは第２開口部ＯＰ２内にそれぞれ残存することができる。
【0104】
【0105】
図８ｆを参照すると、第２水平導電層１０４上に犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層して積層構造物を形成し、上記積層構造物を貫通するチャネル構造物ＣＨを形成することができる。
【0106】
犠牲絶縁層１１８は、後続の工程によって少なくとも一部がゲート電極１３０（図２ａを参照）に切り替えられる層とすることができる。犠牲絶縁層１１８は、層間絶縁層１２０とは異なる物質から構成されることができ、層間絶縁層１２０に対して特定のエッチング条件でエッチング選択性を持ってエッチング可能な物質で形成されることができる。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物の少なくとも１つから構成されることができ、犠牲絶縁層１１８は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物から選択される層間絶縁層１２０とは異なる物質から構成されることができる。実施形態において、層間絶縁層１２０の厚さは全て同一でなくてもよい。次に、第２領域Ｒ２において上部の犠牲絶縁層１１８が下部の犠牲絶縁層１１８よりも短く延長されるように、マスク層を用いて犠牲絶縁層１１８に対するフォトリソグラフィー工程及びエッチング工程を繰り返して行うことができる。これによって、犠牲絶縁層１１８は、所定単位で階段状の段差構造をなすことができる。上記段差構造上に犠牲絶縁層１１８をさらに形成することで、各領域の最上部に位置する犠牲絶縁層１１８の厚さを比較的厚くすることができる。
【0107】
次に、上記積層構造物を覆うセル領域絶縁層１９０を形成し、上部分離領域ＵＳ（図２ｂを参照）を形成することができる。上部分離領域ＵＳは、最上部から所定数の犠牲絶縁層１１８及び層間絶縁層１２０を除去した後、絶縁物質を蒸着して上部分離絶縁層１０３（図２ｂを参照）を形成することによって形成することができる。
【0108】
チャネル構造物ＣＨは、マスク層を用いて犠牲絶縁層１１８及び層間絶縁層１２０を異方性エッチングして形成することができ、ホール状のチャネルホールを形成した後、これを埋め込むことによって形成されることができる。上記チャネルホールを形成する際にプラズマドライエッチング工程を用いる場合、上記チャネルホール内に発生したイオンによって上記チャネルホールの上下部に電位差が発生することがある。しかし、第２水平導電層１０４及びプレート層１０１が接地ビア２５０を含む接地構造物によって基板２０１と連結されていることから、例えば、正電荷が基板２０１に流れ、上記マスク層を介して移動した負電荷がウェハの縁部から基板２０１に流れることができることから、上記電位差によるアーキング不良の発生を防止することができる。
【0109】
上記チャネルホールは、プレート層１０１の一部をリセスするように形成されることができる。上記チャネルホール内にゲート誘電層１４５の少なくとも一部、チャネル層１４０、チャネル埋め込み絶縁層１４７、及びチャネルパッド１４９を順次形成することで、チャネル構造物ＣＨを形成することができる。ゲート誘電層１４５は、ＡＬＤ又はＣＶＤ工程を用いて均一な厚さを有するように形成されることができる。本段階において、ゲート誘電層１４５は全部又は一部が形成されることができ、チャネル構造物ＣＨに沿ってプレート層１０１に垂直に延長される部分が本段階で形成されることができる。チャネル層１４０は、上記チャネルホール内のゲート誘電層１４５上に形成されることができる。チャネル埋め込み絶縁層１４７は、上記チャネルホールを充填するように形成され、絶縁物質とすることができる。チャネルパッド１４９は導電性物質から構成されることができ、例えば、多結晶シリコンから構成されることができる。
【0110】
チャネル構造物ＣＨを形成した後、サポート構造物ＤＣＨ（図１を参照）も、同様の方法で形成することができる。例えば、サポート構造物ＤＣＨは、上記積層構造物を貫通するサポートホールを形成した後、上記サポートホールを絶縁物質で埋め込むことによって形成されることができる。
【0111】
図８ｇを参照すると、第１コンタクトホールＯＨ１を形成し、これによってスペーサ層１５０が形成されることができる。
【0112】
第１コンタクトホールＯＨ１は、図２ａのコンタクトプラグ１７０及び貫通ビア１７５に対応する領域に形成されることができる。第１コンタクトホールＯＨ１は、コンタクトプラグ１７０に対応する領域において、セル領域絶縁層１９０、犠牲絶縁層１１８、及び層間絶縁層１２０を貫通し、下部で基板絶縁層１２１を貫通するように形成されることができる。第１コンタクトホールＯＨ１は、貫通ビア１７５に対応する領域において、セル領域絶縁層１９０、基板絶縁層１２１、及び外側絶縁層１５０Ｅを貫通することができる。第１コンタクトホールＯＨ１の底面を介してパッドＣＰが露出することができる。
【0113】
第１コンタクトホールＯＨ１を形成する際に、予備スペーサ層１５０ｐは、セル領域絶縁層１９０、犠牲絶縁層１１８、層間絶縁層１２０、及び基板絶縁層１２１に比べて比較的エッチング選択性の低い条件でエッチング工程が行われることができる。特に、予備スペーサ層１５０ｐは、基板絶縁層１２１に比べてエッチング速度の遅い物質から構成されることができる。したがって、本段階において、第１コンタクトホールＯＨ１は、予備スペーサ層１５０ｐの間を満たした基板絶縁層１２１を除去する形態で自己－整列されて形成されることができる。本実施形態において、予備スペーサ層１５０ｐの間の基板絶縁層１２１を貫通する領域において、第１コンタクトホールＯＨ１は比較的減少する幅を有することができる。
【0114】
本段階により、スペーサ層１５０は、第１コンタクトホールＯＨ１とプレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４との間にのみ配置されるように形成されることができる。また、スペーサ層１５０は、上部で比較的多くエッチングされ、上部での厚さが下部での厚さよりも小さい形状を有することができる。
【0115】
本段階において、このように、第１コンタクトホールＯＨ１が予備スペーサ層１５０ｐによって自己－整列されて形成されることで、第１コンタクトホールＯＨ１の下部での形状が歪み（ｄｉｓｔｏｒｔｉｏｎ）なく制御されることができる。これによって、後続で垂直犠牲層１１９（図８ｈを参照）が残存することによる不良、接合不良などが防止され、最終的に形成されるコンタクトプラグ１７０の不良が防止されることができる。
【0116】
図８ｈを参照すると、第１コンタクトホールＯＨ１に予備コンタクト絶縁層１６０ｐを形成し、垂直犠牲層１１９を形成することができる。
【0117】
第１コンタクトホールＯＨ１を介して露出した犠牲絶縁層１１８を一部除去することができる。犠牲絶縁層１１８を第１コンタクトホールＯＨ１の周りから所定の長さで除去してトンネル部を形成することができる。上記トンネル部は、最上部の犠牲絶縁層１１８では比較的短く形成され、その下部の犠牲絶縁層１１８では比較的長く形成されることができる。
【0118】
具体的には、最初には、逆に、トンネル部が最上部の犠牲絶縁層１１８で比較的長く形成されることができる。これは、最上部の犠牲絶縁層１１８が下方の犠牲絶縁層１１８よりもエッチング速度が比較的速い領域を含むことによるものである。次に、別途の犠牲層を第１コンタクトホールＯＨ１及び上記トンネル部に形成することができる。上記犠牲層は、エッチング速度が犠牲絶縁層１１８よりも遅い物質から構成されることができる。その次、上記犠牲層及び犠牲絶縁層１１８の一部を除去することができ、このとき、最上部では上記犠牲層が残存し、下部では上記犠牲層が除去された後、犠牲絶縁層１１８が一部削除されることができる。これによって、最終的に、上記トンネル部は最上部の犠牲絶縁層１１８で比較的短く形成されることができる。
【0119】
第１コンタクトホールＯＨ１及び上記トンネル部内に絶縁物質を蒸着することで、予備コンタクト絶縁層１６０ｐを形成することができる。予備コンタクト絶縁層１６０ｐは、第１コンタクトホールＯＨ１の側壁上に形成され、上記トンネル部を満たすことができる。最上部の犠牲絶縁層１１８において、第１コンタクトホールＯＨ１は上記トンネル部を完全に満たさないことがある。
【0120】
垂直犠牲層１１９は、第１コンタクトホールＯＨ１を満たし、最上部の上記トンネル部を満たすことができる。垂直犠牲層１１９は、予備コンタクト絶縁層１６０ｐとは異なる物質を含むことができ、例えば、多結晶シリコンを含むことができる。
【0121】
図８ｉを参照すると、第１水平導電層１０２を形成し、犠牲絶縁層１１８を除去した後、ゲート電極１３０を形成することができる。
【0122】
先ず、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂ（図１を参照）の位置に犠牲絶縁層１１８及び層間絶縁層１２０を貫通してプレート層１０１に延長される開口部を形成することができる。次に、上記開口部内に別途の犠牲スペーサ層を形成しながらエッチ－バック工程を行い、第１領域Ｒ１において、水平絶縁層１１０を選択的に除去し、露出したゲート誘電層１４５の一部も同時に除去することができる。水平絶縁層１１０が除去された領域に導電性物質を蒸着して第１水平導電層１０２を形成した後、上記開口部内で上記犠牲スペーサ層を除去することができる。本工程により、第１領域Ｒ１には第１水平導電層１０２が形成されることができる。
【0123】
次に、犠牲絶縁層１１８は、例えば、湿式エッチングを用いて、層間絶縁層１２０、第２水平導電層１０４、及び予備コンタクト絶縁層１６０ｐに対して選択的に除去されることができる。ゲート電極１３０は、犠牲絶縁層１１８が除去された領域に導電性物質を蒸着して形成することができる。上記導電性物質は、金属、多結晶シリコン、又は金属シリサイド物質を含むことができる。一部の実施形態において、ゲート電極１３０を形成する前に、ゲート誘電層１４５の一部を先に形成してもよい。ゲート電極１３０を形成した後、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂの領域に形成された上記開口部内に分離絶縁層１０５を形成することができる。
【0124】
図８ｊを参照すると、垂直犠牲層１１９を除去し、露出したパッドＣＰを除去することで第２コンタクトホールＯＨ２を形成することができる。
【0125】
第１コンタクトホールＯＨ１内の垂直犠牲層１１９は、層間絶縁層１２０及びゲート電極１３０に対して選択的に除去することができる。垂直犠牲層１１９が除去された後、露出した予備コンタクト絶縁層１６０ｐも一部除去することができる。このとき、パッド領域１３０Ｐでは予備コンタクト絶縁層１６０ｐが全て除去されることができ、その下方では残存してコンタクト絶縁層１６０をなすことができる。パッド領域１３０Ｐでは、予備コンタクト絶縁層１６０ｐが除去された後、ゲート誘電層１４５が露出すると、ゲート誘電層１４５も除去することで、ゲート電極１３０の側面を露出させることができる。
【0126】
垂直犠牲層１１９を除去することによって、下方のパッドＣＰを露出させることができる。パッドＣＰは、スペーサ層１５０、プレート層１０１、基板絶縁層１２１、及び周辺領域絶縁層２９０などに対して選択的に除去されることができる。パッドＣＰは、例えば、湿式エッチングによって除去されることができる。これによって、第１コンタクトホールＯＨ１から下方に延長された形態の第２コンタクトホールＯＨ２が形成されることができる。
【0127】
図８ｋを参照すると、第２コンタクトホールＯＨ２内に導電性物質を蒸着することで、コンタクトプラグ１７０及び貫通ビア１７５を形成することができる。
【0128】
コンタクトプラグ１７０及び貫通ビア１７５は、同じ工程段階で同時に形成されることから、同じ構造を有することができる。コンタクトプラグ１７０は、パッド領域１３０Ｐにおいて水平延長部１７０Ｈ（図３ｂを参照）を有するように形成されることができ、これによってゲート電極１３０と物理的及び電気的に連結されることができる。
【0129】
次に、図２ａを共に参照すると、チャネル構造物ＣＨ、コンタクトプラグ１７０、及び貫通ビア１７５の上端と連結される上部コンタクトプラグ１８０を形成することで半導体装置１００が製造されることができる。
【0130】
図９は、例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した図面である。
【0131】
図９を参照すると、データ格納システム１０００は、半導体装置１１００、及び半導体装置１１００と電気的に連結されるコントローラ１２００を含むことができる。データ格納システム１０００は、１つ又は複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）とすることができる。例えば、データ格納システム１０００は、１つ又は複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置又は通信装置とすることができる。
【0132】
半導体装置１１００は、不揮発性メモリ装置とすることができ、例えば、図１から図７を参照して詳述したＮＡＮＤフラッシュメモリ装置とすることができる。半導体装置１１００は、第１構造物１１００Ｆ、及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含むことができる。例示的な実施形態において、第１構造物１１００Ｆは第２構造物１１００Ｓの隣に配置されてもよい。第１構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物とすることができる。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物とすることができる。
【0133】
第２構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むことができる。下部トランジスタＬＴ１、ＬＴ２の数及び上部トランジスタＵＴ１、ＵＴ２の数は、実施形態によって多様に変形されることができる。
【0134】
例示的な実施形態において、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含むことができ、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２のそれぞれは、下部トランジスタＬＴ１、ＬＴ２のゲート電極とすることができる。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極とすることができ、ゲート上部ラインＵＬ１、ＵＬ２のそれぞれは、上部トランジスタＵＴ１、ＵＴ２のゲート電極とすることができる。
【0135】
例示的な実施形態において、下部トランジスタＬＴ１、ＬＴ２は、直列に連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含むことができる。上部トランジスタＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含むことができる。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ２の少なくとも1つは、ＧＩＤＬ現象を用いてメモリセルトランジスタＭＣＴに格納されたデータを消去する消去動作に利用されることができる。
【0136】
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される第１連結配線１１１５を介してデコーダ回路１１１０と電気的に連結されることができる。ビットラインＢＬは、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される第２連結配線１１２５を介してページバッファ１１２０と電気的に連結されることができる。
【0137】
第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴのうち少なくとも１つの選択メモリセルトランジスタに対する制御動作を行うことができる。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御されることができる。半導体装置１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介して、コントローラ１２００と通信することができる。入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される入出力連結配線１１３５を介してロジック回路１１３０と電気的に連結されることができる。
【0138】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含むことができる。実施形態によれば、データ格納システム１０００は複数の半導体装置１１００を含むことができ、この場合、コントローラ１２００は複数の半導体装置１１００を制御することができる。
【0139】
プロセッサ１２１０は、コントローラ１２００を含むデータ格納システム１０００の全般的な動作を制御することができる。プロセッサ１２１０は、所定のファームウェアに従って動作することができ、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するコントローラインターフェース１２２１を含むことができる。コントローラインターフェース１２２１を介して、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み込みたいデータなどを伝送することができる。ホストインターフェース１２３０は、データ格納システム１０００と外部ホスト間の通信機能を提供することができる。ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御することができる。
【0140】
図１０は、例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した斜視図である。
【0141】
図１０を参照すると、本発明の例示的な実施形態によるデータ格納システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含むことができる。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結されることができる。
【0142】
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含むことができる。コネクタ２００６において上記複数のピンの数及び配置は、データ格納システム２０００と上記外部ホスト間の通信インターフェースによって変わることができる。例示的な実施形態において、データ格納システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインターフェースのうちいずれか１つによって外部ホストと通信することができる。例示的な実施形態において、データ格納システム２０００は、コネクタ２００６を介して外部ホストから供給される電源によって動作することができる。データ格納システム２０００は、上記外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含むことができる。
【0143】
コントローラ２００２は、半導体パッケージ２００３にデータを書き込むか、又は、半導体パッケージ２００３からデータを読み込むことができ、データ格納システム２０００の動作速度を向上させることができる。
【0144】
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリとすることができる。データ格納システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作において仮にデータを格納するための空間を提供することもできる。データ格納システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラに加えて、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。
【0145】
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂはそれぞれ、複数の半導体チップ２２００を含む半導体パッケージとすることができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００と連結構造物２４００を覆うモールディング層２５００を含むことができる。
【0146】
パッケージ基板２１００は、パッケージ上部パッド２１３０を含む印刷回路基板とすることができる。それぞれの半導体チップ２２００は入出力パッド２２１０を含むことができる。入出力パッド２２１０は、図９の入出力パッド１１０１に該当することができる。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャネル構造物３２２０を含むことができる。半導体チップ２２００のそれぞれは、図１から図７を参照して詳述した半導体装置を含むことができる。
【0147】
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤとすることができる。したがって、各第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式で互いに電気的に連結されることができ、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結されることができる。実施形態によれば、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ，ＴＳＶ）を含む連結構造物によって互いに電気的に連結されてもよい。
【0148】
例示的な実施形態において、コントローラ２００２と半導体チップ２２００は１つのパッケージに含まれてもよい。例示的な実施形態において、メイン基板２００１とは異なる別途のインターポーザ基板にコントローラ２００２及び半導体チップ２２００が実装され、上記インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに連結されてもよい。
【0149】
図１１は、例示的な実施形態による半導体パッケージを概略的に示した断面図である。図１１は、図１０の半導体パッケージ２００３の例示的な実施形態を説明し、図１０の半導体パッケージ２００３を切断線ＩＩＩ－ＩＩＩ’に沿って切断した領域を概念的に示す。
【0150】
図１１を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は印刷回路基板とすることができる。パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図１０を参照）、パッケージ基板本体部２１２０の下面に配置されるか、又は、下面を介して露出する下部パッド２１２５、及びパッケージ基板本体部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に連結する内部配線２１３５を含むことができる。下部パッド２１２５は、図１０に示されたように、導電性連結部２８００を介してデータ格納システム２０００のメイン基板２００１の配線パターン２００５に連結されることができる。
【0151】
半導体チップ２２００のそれぞれは、半導体基板３０１０及び半導体基板３０１０上に順次積層される第１構造物３１００及び第２構造物３２００を含むことができる。第１構造物３１００は、周辺配線３１１０を含む周辺回路領域を含むことができる。第２構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造物３２１０、ゲート積層構造物３２１０を貫通するチャネル構造物３２２０、チャネル構造物３２２０と電気的に連結されるビットライン３２４０、及びゲート積層構造物３２１０のワードラインＷＬ（図９を参照）と電気的に連結されるコンタクトプラグ３２３５を含むことができる。図１から図７を参照して詳述したように、半導体チップ２２００のそれぞれは、コンタクトプラグ１７０、３２３５とプレート層１０１との間に配置されるスペーサ層１５０をさらに含むことができる。
【0152】
半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０と電気的に連結され、第２構造物３２００内に延長される貫通配線３２４５を含むことができる。貫通配線３２４５は、ゲート積層構造物３２１０の外側に配置されることができ、ゲート積層構造物３２１０を貫通するようにさらに配置されることができる。半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０と電気的に連結される入出力パッド２２１０（図１０を参照）をさらに含むことができる。
【0153】
本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野の通常の知識を有する者によって様々な形態の置換、変形及び変更、実施例の組み合わせが可能であり、これも本発明の範囲に属するといえる。
【符号の説明】
【0154】
１０１：プレート層
１０２、１０４：水平導電層
１０３：上部分離絶縁層
１０５：分離絶縁層
１１０：水平絶縁層
１１８：犠牲絶縁層
１２０：層間絶縁層
１２１：基板絶縁層
１２５：上部層間絶縁層
１３０：ゲート電極
１４０：チャネル層
１４５：ゲート誘電層
１４７：チャネル埋め込み絶縁層
１４９：チャネルパッド
１５０：スペーサ層
１６０：コンタクト絶縁層
１７０：コンタクトプラグ
１７５：貫通ビア
１８０：上部コンタクトプラグ
１９０：セル領域絶縁層
１０２、１０４：水平導電層
１０３：上部分離絶縁層
１０５：分離絶縁層
１１０：水平絶縁層
１１８：犠牲絶縁層
１２０：層間絶縁層
１２１：基板絶縁層
１２５：上部層間絶縁層
１３０：ゲート電極
１４０：チャネル層
１４５：ゲート誘電層
１４７：チャネル埋め込み絶縁層
１４９：チャネルパッド
１５０：スペーサ層
１６０：コンタクト絶縁層
１７０：コンタクトプラグ
１７５：貫通ビア
１８０：上部コンタクトプラグ
１９０：セル領域絶縁層
【図1】
【図2a】
【図2b】
【図3a】
【図3b】
【図4a】
【図4b】
【図4c】
【図5a】
【図5b】
【図6a】
【図6b】
【図7】
【図8a】
【図8b】
【図8c】
【図8d】
【図8e】
【図8f】
【図8g】
【図8h】
【図8i】
【図8j】
【図8k】
【図9】
【図10】
【図11】