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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024029423
(43)【公開日】2024-03-06
(54)【発明の名称】逐次比較型ＡＤ変換回路
(51)【国際特許分類】
H03M 1/38 20060101AFI20240228BHJP
H03M 1/08 20060101ALI20240228BHJP
H03M 1/12 20060101ALI20240228BHJP
【ＦＩ】
H03M1/38
H03M1/08 A
H03M1/12 B
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022131664
(22)【出願日】2022-08-22
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】春海 豪
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA02
5J022CA10
5J022CE01
5J022CF01
5J022CF07
5J022CG01
(57)【要約】
【課題】選択信号のアクティブ化に伴うノイズを低減する。
【解決手段】アナログ信号をデジタルデータに変換する逐次比較型ＡＤ変換回路（１）において、データ出力回路（２０）は、選択信号（ＣＳＢ）のノンアクティブからアクティブへの切り替わりに応答してデータ出力端子（ＴＳＤＯ）の信号レベルを第１レベルに設定し、その後、アクティブ期間においてデータ出力端子の信号レベルを第１レベル又は第２レベルに設定することによりデジタルデータをシリアル信号にて出力する。レベル調整回路（３０）は、アクティブ期間からノンアクティブ期間へ切り替わるときにおいてデータ出力端子の信号レベルが第２レベルを有するとき、ノンアクティブ期間への切り替わり後において、データ出力端子の信号レベルを第２レベルから第１レベルに向かわせる。
【選択図】図１
【解決手段】アナログ信号をデジタルデータに変換する逐次比較型ＡＤ変換回路（１）において、データ出力回路（２０）は、選択信号（ＣＳＢ）のノンアクティブからアクティブへの切り替わりに応答してデータ出力端子（ＴＳＤＯ）の信号レベルを第１レベルに設定し、その後、アクティブ期間においてデータ出力端子の信号レベルを第１レベル又は第２レベルに設定することによりデジタルデータをシリアル信号にて出力する。レベル調整回路（３０）は、アクティブ期間からノンアクティブ期間へ切り替わるときにおいてデータ出力端子の信号レベルが第２レベルを有するとき、ノンアクティブ期間への切り替わり後において、データ出力端子の信号レベルを第２レベルから第１レベルに向かわせる。
【選択図】図１
【特許請求の範囲】
【請求項1】
アナログ信号をデジタルデータに変換する逐次比較型ＡＤ変換回路において、
アクティブ又はノンアクティブの選択信号を受けるよう構成された選択信号入力端子と、
クロック信号を受けるよう構成されたクロック入力端子と、
前記選択信号がアクティブであるアクティブ期間において、前記クロック信号に同期して前記デジタルデータを生成するよう構成された主回路と、
データ出力端子と、
前記アクティブ期間において、前記デジタルデータを前記クロック信号に同期したシリアル信号にて前記データ出力端子から出力するよう構成されたデータ出力回路と、
レベル調整回路と、を備え、
前記データ出力回路は、前記選択信号のノンアクティブからアクティブへの切り替わりに応答して前記データ出力端子の信号レベルを第１レベルに設定し、その後、前記アクティブ期間において前記データ出力端子の信号レベルを前記第１レベル又は第２レベルに設定することにより前記シリアル信号を出力し、
前記レベル調整回路は、前記アクティブ期間から前記選択信号がノンアクティブとなるノンアクティブ期間へ切り替わるときにおいて前記データ出力端子の信号レベルが前記第２レベルを有するとき、前記ノンアクティブ期間への切り替わり後において、前記データ出力端子の信号レベルを前記第２レベルから前記第１レベルに向かわせる
、逐次比較型ＡＤ変換回路。
アクティブ又はノンアクティブの選択信号を受けるよう構成された選択信号入力端子と、
クロック信号を受けるよう構成されたクロック入力端子と、
前記選択信号がアクティブであるアクティブ期間において、前記クロック信号に同期して前記デジタルデータを生成するよう構成された主回路と、
データ出力端子と、
前記アクティブ期間において、前記デジタルデータを前記クロック信号に同期したシリアル信号にて前記データ出力端子から出力するよう構成されたデータ出力回路と、
レベル調整回路と、を備え、
前記データ出力回路は、前記選択信号のノンアクティブからアクティブへの切り替わりに応答して前記データ出力端子の信号レベルを第１レベルに設定し、その後、前記アクティブ期間において前記データ出力端子の信号レベルを前記第１レベル又は第２レベルに設定することにより前記シリアル信号を出力し、
前記レベル調整回路は、前記アクティブ期間から前記選択信号がノンアクティブとなるノンアクティブ期間へ切り替わるときにおいて前記データ出力端子の信号レベルが前記第２レベルを有するとき、前記ノンアクティブ期間への切り替わり後において、前記データ出力端子の信号レベルを前記第２レベルから前記第１レベルに向かわせる
、逐次比較型ＡＤ変換回路。
【請求項2】
前記第１レベルはグランドの電位に相当し、前記第２レベルは前記第１レベルよりも高い電源電圧の電位に相当し、
前記レベル調整回路は、前記ノンアクティブ期間において前記データ出力端子を抵抗成分を介しグランドに接続する
、請求項１に記載の逐次比較型ＡＤ変換回路。
前記レベル調整回路は、前記ノンアクティブ期間において前記データ出力端子を抵抗成分を介しグランドに接続する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項3】
前記レベル調整回路は、前記データ出力端子とグランドとの間に設けられたスイッチを有し、前記アクティブ期間において前記スイッチをオフに設定し且つ前記ノンアクティブ期間において前記スイッチをオンに設定し、
前記スイッチがオンとされることで前記抵抗成分を含む電路を通じ前記データ出力端子及びグランド間が接続される
、請求項２に記載の逐次比較型ＡＤ変換回路。
前記スイッチがオンとされることで前記抵抗成分を含む電路を通じ前記データ出力端子及びグランド間が接続される
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項4】
前記レベル調整回路は、前記アクティブ期間から前記ノンアクティブ期間に切り替わってからの時間経過に伴って、前記抵抗成分の値を段階的に増大させる
、請求項２に記載の逐次比較型ＡＤ変換回路。
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項5】
前記第２レベルはグランドの電位に相当し、前記第１レベルは前記第２レベルよりも高い電源電圧の電位に相当し、
前記レベル調整回路は、前記ノンアクティブ期間において前記データ出力端子を抵抗成分を介し前記電源電圧が加わる電源配線に接続する
、請求項１に記載の逐次比較型ＡＤ変換回路。
前記レベル調整回路は、前記ノンアクティブ期間において前記データ出力端子を抵抗成分を介し前記電源電圧が加わる電源配線に接続する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項6】
前記レベル調整回路は、前記データ出力端子と前記電源配線との間に設けられたスイッチを有し、前記アクティブ期間において前記スイッチをオフに設定し且つ前記ノンアクティブ期間において前記スイッチをオンに設定し、
前記スイッチがオンとされることで前記抵抗成分を含む電路を通じ前記データ出力端子及び前記電源配線間が接続される
、請求項５に記載の逐次比較型ＡＤ変換回路。
前記スイッチがオンとされることで前記抵抗成分を含む電路を通じ前記データ出力端子及び前記電源配線間が接続される
、請求項５に記載の逐次比較型ＡＤ変換回路。
【請求項7】
前記レベル調整回路は、前記アクティブ期間から前記ノンアクティブ期間に切り替わってからの時間経過に伴って、前記抵抗成分の値を段階的に増大させる
、請求項５に記載の逐次比較型ＡＤ変換回路。
、請求項５に記載の逐次比較型ＡＤ変換回路。
【請求項8】
前記データ出力端子から見た前記データ出力回路のインピーダンスは、前記ノンアクティブ期間において、前記アクティブ期間よりも高い
、請求項１～７の何れかに記載の逐次比較型ＡＤ変換回路。
、請求項１～７の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項9】
前記データ出力回路は、互いに直列接続されたハイサイドトランンジスタ及びローサイドトランジスタを有する出力段回路を備え、
前記ハイサイドトランンジスタの第１電極に前記電源電圧が加わり、前記ハイサイドトランンジスタの第２電極及び前記ローサイドトランンジスタの第１電極は前記データ出力端子に接続され、前記ローサイドトランンジスタの第２電極はグランドに接続され、
前記データ出力回路は、前記アクティブ期間において、前記ハイサイドトランンジスタ及び前記ローサイドトランジスタの内、一方をオンとすることで前記データ出力端子の信号レベルを前記第１レベルに設定し、他方をオンとすることで前記データ出力端子の信号レベルを前記第２レベルに設定し、前記ノンアクティブ期間において、前記ハイサイドトランンジスタ及び前記ローサイドトランジスタを共にオフとする
、請求項２～８の何れかに記載の逐次比較型ＡＤ変換回路。
前記ハイサイドトランンジスタの第１電極に前記電源電圧が加わり、前記ハイサイドトランンジスタの第２電極及び前記ローサイドトランンジスタの第１電極は前記データ出力端子に接続され、前記ローサイドトランンジスタの第２電極はグランドに接続され、
前記データ出力回路は、前記アクティブ期間において、前記ハイサイドトランンジスタ及び前記ローサイドトランジスタの内、一方をオンとすることで前記データ出力端子の信号レベルを前記第１レベルに設定し、他方をオンとすることで前記データ出力端子の信号レベルを前記第２レベルに設定し、前記ノンアクティブ期間において、前記ハイサイドトランンジスタ及び前記ローサイドトランジスタを共にオフとする
、請求項２～８の何れかに記載の逐次比較型ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型ＡＤ変換回路に関する。
【背景技術】
【0002】
アナログ信号をデジタルデータに変換するＡＤ変換回路として逐次比較型ＡＤ変換回路がある。或る種の逐次比較型ＡＤ変換回路は、チップセレクト信号とも称される選択信号がアクティブであるときにＡＤ変換を実行し、得られたデジタルデータをシリアル信号としてデータ出力端子から出力する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１９２０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
選択信号がノンアクティブであるときにはデータ出力端子が高インピーダンス状態とされ、選択信号がアクティブに切り替わると、まずデータ出力端子の信号レベルが特定のレベルに設定されることが多い。この際、データ出力端子の信号レベルが急激に切り替わることでノイズが発生することがある。ノイズはＡＤ変換の特性劣化を招き得る。
【0005】
本開示は、ノイズ低減を通じて特性向上に寄与する逐次比較型ＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る逐次比較型ＡＤ変換回路は、アナログ信号をデジタルデータに変換する逐次比較型ＡＤ変換回路において、アクティブ又はノンアクティブの選択信号を受けるよう構成された選択信号入力端子と、クロック信号を受けるよう構成されたクロック入力端子と、前記選択信号がアクティブであるアクティブ期間において、前記クロック信号に同期して前記デジタルデータを生成するよう構成された主回路と、データ出力端子と、前記アクティブ期間において、前記デジタルデータを前記クロック信号に同期したシリアル信号にて前記データ出力端子から出力するよう構成されたデータ出力回路と、レベル調整回路と、を備え、前記データ出力回路は、前記選択信号のノンアクティブからアクティブへの切り替わりに応答して前記データ出力端子の信号レベルを第１レベルに設定し、その後、前記アクティブ期間において前記データ出力端子の信号レベルを前記第１レベル又は第２レベルに設定することにより前記シリアル信号を出力し、前記レベル調整回路は、前記アクティブ期間から前記選択信号がノンアクティブとなるノンアクティブ期間へ切り替わるときにおいて前記データ出力端子の信号レベルが前記第２レベルを有するとき、前記ノンアクティブ期間への切り替わり後において、前記データ出力端子の信号レベルを前記第２レベルから前記第１レベルに向かわせる。
【発明の効果】
【0007】
本開示によれば、ノイズ低減を通じて特性向上に寄与する逐次比較型ＡＤ変換回路を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＡＩＮ”によって参照されるアナログ信号は（図１参照）、アナログ信号ＡＩＮと表記されることもあるし、信号ＡＩＮと略記されることもあり得るが、それらは全て同じものを指す。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0011】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
【0012】
任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。アップエッジをライジングエッジに読み替えて良い。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。ダウンエッジをフォーリングエッジに読み替えて良い。
【0013】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【0014】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0015】
図１に本開示の実施形態に係るＡＤ変換システムの構成図を示す。図１のＡＤ変換システムはＡＤコンバータ１とＭＰＵ２（Micro Processing Unit）とを備える。ＡＤコンバータ１は逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１に対してアナログ信号ＡＩＮが入力される。ＡＤコンバータ１はアナログ信号ＡＩＮに対するＡＤ変換動作を行う。ＡＤ変換動作では、アナログ信号ＡＩＮをバイナリサーチによってデジタルデータＤＯＵＴに変換し、得られたデジタルデータＤＯＵＴを後述のデータ出力端子ＴＳＤＯからシリアル信号にて１ビットずつ出力する。尚、図１においてデジタルデータＤＯＵＴは図示されていない。デジタルデータをデジタル信号と読み替えても良い。
【0016】
図２はＡＤコンバータ１の外観斜視図である。ＡＤコンバータ１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体からＡＤコンバータ１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することでＡＤコンバータ１が形成される。図１には、上記複数の外部端子に含まれる端子ＴＶＤＤ、ＴＧＮＤ、ＴＡＩＮ、ＴＳＤＯ、ＴＣＳＢ及びＴＳＣＫが示されている。これら以外の外部端子もＡＤコンバータ１に設けられ得る。尚、図２に示されるＡＤコンバータ１の外部端子の数及びＡＤコンバータ１の筐体の種類は例示に過ぎず、それらを任意に設計可能である。
【0017】
端子ＴＶＤＤは電源端子である。図示されない電圧源から電源端子ＴＶＤＤに対し電源電圧ＶＤＤが供給される。電源電圧ＶＤＤは正の直流電圧である。ＡＤコンバータ１内の各回路は電源電圧ＶＤＤに基づいて駆動する。電源電圧ＶＤＤから他の直流電圧である内部電源電圧を生成する内部電源回路がＡＤコンバータ１に設けられていて良い。ＡＤコンバータ１内の幾つかの回路は内部電源電圧に基づいて駆動しても良い。端子ＴＧＮＤはグランド端子である。グランド端子ＴＧＮＤはグランドに接続される。
【0018】
端子ＴＡＩＮはアナログ入力端子である。アナログ入力端子ＴＡＩＮはＡＤコンバータ１の外部に設けられた配線ＷＲ＿ＡＩＮに接続される。配線ＷＲ＿ＡＩＮにアナログ信号ＡＩＮが加わる。配線ＷＲ＿ＡＩＮを介して伝搬されるアナログ信号ＡＩＮがアナログ入力端子ＴＡＩＮに入力される。
【0019】
端子ＴＳＤＯ、ＴＣＳＢ、ＴＳＣＫは、夫々、データ出力端子、選択信号入力端子、クロック入力端子である。端子ＴＳＤＯ、ＴＣＳＢ、ＴＳＣＫは、夫々、配線ＷＲ＿ＳＤＯ、ＷＲ＿ＣＳＢ、ＷＲ＿ＳＣＫの各一端に接続される。配線ＷＲ＿ＳＤＯ、ＷＲ＿ＣＳＢ及びＷＲ＿ＳＣＫの各他端はＭＰＵ２に接続される。即ち、ＡＤコンバータ１とＭＰＵ２は、配線ＷＲ＿ＳＤＯ、ＷＲ＿ＣＳＢ及びＷＲ＿ＳＣＫを介して接続される。
【0020】
端子ＴＳＤＯ及び配線ＷＲ＿ＳＤＯに加わる信号をデータ信号ＳＤＯと称する。端子ＴＣＳＢ及び配線ＷＲ＿ＣＳＢに加わる信号を選択信号ＣＳＢと称する。端子ＴＳＣＫ及び配線ＷＲ＿ＳＣＫに加わる信号をクロック信号ＳＣＫと称する。選択信号ＣＳＢは一般にチップセレクト信号と称されることがあり、端子ＴＣＳＢは一般にチップセレクト端子と称されることがある。
【0021】
データ信号ＳＤＯはＡＤコンバータ１から出力され、ＭＰＵ２にてデータ信号ＳＤＯを受ける。選択信号ＣＳＢ及びクロック信号ＳＣＫはＭＰＵ２から出力され、ＡＤコンバータ１にて選択信号ＣＳＢ及びクロック信号ＳＣＫを受ける。
【0022】
信号ＳＤＯ、ＣＳＢ及びＳＣＫは、ハイレベル又はローレベルの信号レベルをとる二値信号である。信号ＳＤＯ、ＣＳＢ及びＳＣＫにおけるハイレベルは、通信用の電源電圧ＩＯＶＤＤの電位を有する。信号ＳＤＯ、ＣＳＢ及びＳＣＫにおけるローレベルは、グランド電位を有する。電源電圧ＩＯＶＤＤは正の直流電圧である。信号ＳＤＯ、ＣＳＢ及びＳＣＫにおけるハイレベルは電源電圧ＩＯＶＤＤの電位よりも若干低い場合があり、信号ＳＤＯ、ＣＳＢ及びＳＣＫにおけるローレベルは、グランド電位よりも若干高い場合がある。但し、信号ＳＤＯ、ＣＳＢ及びＳＣＫにおけるハイレベルは少なくとも所定のハイ側閾電圧ＶＨより高く、信号ＳＤＯ、ＣＳＢ及びＳＣＫにおけるローレベルは少なくとも所定のロー側閾電圧ＶＬより低い。ここで、“ＩＯＶＤＤ＞ＶＨ＞ＩＯＶＤＤ／２＞ＶＬ＞０”が成立する。通信用の電源電圧ＩＯＶＤＤは電源電圧ＶＤＤと同じであっても良いし、電源電圧ＶＤＤと相違しても良い。以下では、“ＩＯＶＤＤ＝ＶＤＤ”であると考える。
【0023】
選択信号ＣＳＢのレベルによって選択信号ＣＳＢはアクティブ又はノンアクティブとなる。選択信号ＣＳＢがアクティブレベルを有するとき、選択信号ＣＳＢはアクティブであり、選択信号ＣＳＢがノンアクティブレベルを有するとき、選択信号ＣＳＢはノンアクティブである。選択信号ＣＳＢがアクティブレベルを有する期間をアクティブ期間と称し、選択信号ＣＳＢがノンアクティブレベルを有する期間をノンアクティブ期間と称する。本実施形態では、選択信号ＣＳＢに関して負論理が採用されているものとする。即ち、選択信号ＣＳＢのアクティブレベルはローレベルであって、且つ、選択信号ＣＳＢのノンアクティブレベルはハイレベルであるとする。
【0024】
アクティブ期間においてＡＤコンバータ１もアクティブとなる。ＡＤコンバータ１は、アクティブ期間においてのみ、ＡＤ変換動作の実行及びデジタルデータＤＯＵＴを表すデータ信号ＳＤＯの出力を行う。クロック信号ＳＣＫはアクティブ期間においてのみ有意な信号となり、ＡＤ変換動作及びデータ信号ＳＤＯの出力はクロック信号ＳＣＫに同期して行われる。
【0025】
ＡＤコンバータ１は、主だった構成要素として、主回路１０、データ出力回路２０及びレベル調整回路３０を備える。主回路１０は端子ＴＡＩＮ、ＴＣＳＢ及びＴＳＣＫに接続され、信号ＡＩＮ、ＣＳＢ及びＳＣＫを受ける。アクティブ期間において、主回路１０は、クロック信号ＳＣＫに同期してＡＤ変換動作を行い、アナログ信号ＡＩＮに対するＡＤ変換結果を表すデジタルデータＤＯＵＴを生成する。
【0026】
デジタルデータＤＯＵＴはＮビットのデジタルデータである。即ち、デジタルデータＤＯＵＴは、第１番目のビットから第Ｎ番目のビットまでの計Ｎビットを有する。Ｎは２以上の任意の整数であり、例えば、８、１０、１２、１４又は１６である。ここで、第ｉ番目のビットから見て第（ｉ＋１）番目のビットが上位側のビットであるとする。故に、第１番目～第Ｎ番目のビットの内、第１番目のビットが最下位ビットであり、第Ｎ番目のビットが最上位ビットである。ｉは任意の整数を表す。
【0027】
本実施形態では、説明の具体化のため、以下、“Ｎ＝１２”である場合を例にとる。図３にデジタルデータＤＯＵＴの構造を示す。デジタルデータＤＯＵＴにおける第１番目～第Ｎ番目のビットを、夫々、Ｂ［０］～Ｂ［Ｎ－１］にて表す。デジタルデータＤＯＵＴにおける各ビットは“１”又は“０”の値を持つ。ビットＢ［ｉ］が有する値を記号“Ｄ［ｉ］”にて表す。値Ｄ［ｉ］はビット値と称されることもある。
【0028】
図１の構成例において、主回路１０はトラック／ホールド回路１１（以下、Ｔ／Ｈ回路１１と称する）と、コンパレータ１２と、ＤＡＣ１３と、制御回路１４と、を備える。
【0029】
Ｔ／Ｈ回路１１はアナログ入力端子ＴＡＩＮに接続されてアナログ信号ＡＩＮを受ける。Ｔ／Ｈ回路１１は、制御回路１４からの制御信号ＣＮＴＴＨに基づき、トラックモード又はホールドモードにて動作し、アナログ信号ＡＩＮに基づく信号Ｖ１を出力する。制御信号ＣＮＴＴＨは“０”又は“１”を持つ二値信号である。制御信号ＣＮＴＴＨが“０”の値を持つとき、Ｔ／Ｈ回路１１はトラックモードで動作し、制御信号ＣＮＴＴＨが“１”の値を持つとき、Ｔ／Ｈ回路１１はホールドモードで動作する。
【0030】
トラックモードにおいて、Ｔ／Ｈ回路１１は、アナログ信号ＡＩＮと同じ電位を有する信号Ｖ１をリアルタイムで出力する。Ｔ／Ｈ回路１１は、制御信号ＣＮＴＴＨが“０”から“１”に切り替わるとき、その切り替わりタイミングでのアナログ信号ＡＩＮを保持し、ホールドモードでは、保持したアナログ信号ＡＩＮを信号Ｖ１として継続出力する。
【0031】
コンパレータ１２は、Ｔ／Ｈ回路１１からの信号Ｖ１とＤＡＣ１３からの信号Ｖ２とを比較し、それらの比較結果（即ち信号Ｖ１及びＶ２の電位の高低関係）を示す信号ＳＣＭＰを出力する。
【0032】
ＤＡＣ１３はＮビットのデジタル／アナログ変換器である。制御回路１４からＤＡＣ１３に対し、ＮビットのデジタルデータＤＡＣＩＮが入力される。ＤＡＣ１３はデジタルデータＤＡＣＩＮをアナログ信号に変換し、ＤＡＣ１３での変換により得られたアナログ信号を信号Ｖ２としてコンパレータ１２に出力する。
【0033】
制御回路１４は、選択信号ＣＳＢ及びクロック信号ＳＣＫに基づき主回路１０内の動作を統括的に制御する。具体的には、制御回路１４は選択信号ＣＳＢ及びクロック信号ＳＣＫに基づき制御信号ＣＮＴＴＨの出力を通じてＴ／Ｈ回路１１の動作を制御する。また制御回路１４は、バイナリサーチにより、デジタルデータＤＡＣＩＮを段階的に変化させながら信号ＳＣＭＰを参照することで、最上位ビットから最下位ビットに向けて１ビットずつ、デジタルデータＤＯＵＴの各ビットの値を決定してゆく。
【0034】
即ち、Ｔ／Ｈ回路１１をホールドモードで動作させている期間において、制御回路１４は以下の第１～第Ｎ単位動作を、この順番で行う。第１単位動作では、ＤＡＣ１３から 電圧（ＶＤＤ／２）を有する信号Ｖ２を出力させ、このとき、信号ＳＣＭＰが“Ｖ１＞Ｖ２”を表していればビット値Ｄ［Ｎ］は“１”であると決定し、そうでなければビット値Ｄ［Ｎ］は“０”であると決定する。“Ｄ［Ｎ］＝１”と決定された場合の第２単位動作では、ＤＡＣ１３から 電圧（３・ＶＤＤ／４）を有する信号Ｖ２を出力させ、このとき、信号ＳＣＭＰが“Ｖ１＞Ｖ２”を表していればビット値Ｄ［Ｎ－１］は“１”であると決定し、そうでなければビット値Ｄ［Ｎ－１］は“０”であると決定する。“Ｄ［Ｎ］＝０”と決定された場合の第２単位動作では、ＤＡＣ１３から 電圧（ＶＤＤ／４）を有する信号Ｖ２を出力させ、このとき、信号ＳＣＭＰが“Ｖ１＞Ｖ２”を表していればビット値Ｄ［Ｎ－１］は“１”であると決定し、そうでなければビット値Ｄ［Ｎ－１］は“０”であると決定する。仮に“Ｎ＝２”であれば、この段階でデジタルデータＤＯＵＴの全ビットの値が確定する。本実施形態では“Ｎ＝１２”であることが想定されているため、第３～第１２単位動作についても同様にして実行され、第３～第１２単位動作にて夫々ビット値Ｄ［９］～Ｄ［０］が決定されてゆく。
【0035】
データ出力回路２０は、アクティブ期間において、デジタルデータＤＯＵＴをクロック信号ＳＣＫに同期したシリアル信号にてデータ出力端子ＴＳＤＯから出力する。データ出力回路２０は、ドライバ２１と、トランジスタ２２Ｈ及び２２Ｌから成る出力段回路２２と、保護ダイオード２３及び２４を備える。出力段回路２２において、トランジスタ２２Ｈがハイサイドトランジスタとして機能し、トランジスタ２２Ｌがローサイドトランジスタとして機能する。トランジスタ２２ＨはＰチャネル型のＭＯＳＦＥＴであり、トランジスタ２２ＬはＮチャネル型のＭＯＳＦＥＴである。
【0036】
ドライバ２１はトランジスタ２２Ｈ及び２２Ｌの各ゲートに接続される。制御回路１４からドライバ２１に対して駆動制御信号ＳＤＲＶ及び出力イネーブル信号ＳＥＮが供給される。ドライバ２１は信号ＳＤＲＶ及びＳＥＮに基づきトランジスタ２２Ｈ及び２２Ｌの各ゲート電位を制御することで、トランジスタ２２Ｈ及び２２Ｌのオン、オフを制御する。
【0037】
トランジスタ２２Ｈのソースは通信用の電源電圧ＩＯＶＤＤが加わる電源配線ＷＲ＿Ｈに接続される。トランジスタ２２Ｈ及び２２Ｌの各ドレインはデータ出力端子ＴＳＤＯに共通接続される。トランジスタ２２Ｌのソースはグランドに接続される。保護ダイオード２３のカソードは電源配線ＷＲ＿Ｈに接続される。保護ダイオード２３のアノード及び保護ダイオード２４のカソードはデータ出力端子ＴＳＤＯに共通接続される。保護ダイオード２４のアノードはグランドに接続される。保護ダイオード２３及び２４は静電気等に対する保護用の素子である。ダイオード２３及び２４間の接続ノードは、トランジスタ２２Ｈ及び２２Ｌ間の接続ノードとデータ出力端子ＴＳＤＯとの間に位置する。
【0038】
出力段回路２２は、出力ハイ状態、出力ロー状態及びＨｉ－Ｚ状態の何れかの状態をとる。出力ハイ状態はトランジスタ２２Ｈがオンとされ且つトランジスタ２２Ｌがオフとされる状態である。出力ロー状態はトランジスタ２２Ｈがオフとされ且つトランジスタ２２Ｌがオンとされる状態である。Ｈｉ－Ｚ状態はトランジスタ２２Ｈ及び２２Ｌが共にオフとされる状態である。
【0039】
ドライバ２１はトランジスタ２２Ｈ及び２２Ｌの各ゲートにローレベルの信号を供給することで出力段回路２２を出力ハイ状態に設定できる。ドライバ２１はトランジスタ２２Ｈ及び２２Ｌの各ゲートにハイレベルの信号を供給することで出力段回路２２を出力ロー状態に設定できる。ドライバ２１はトランジスタ２２Ｈのゲートに対してハイレベルの信号を供給し且つトランジスタ２２Ｌのゲートに対してローレベルの信号を供給することで出力段回路２２をＨｉ－Ｚ状態に設定できる。トランジスタ２２Ｈ及び２２Ｌのゲートに対するローレベルの信号はグランド電位と実質的に同じ電位を有し、トランジスタ２２Ｈ及び２２Ｌのゲートに対するハイレベルの信号は電源電圧ＩＯＶＤＤの電位と実質的に同じ電位を有する。
【0040】
駆動制御信号ＳＤＲＶ及び出力イネーブル信号ＳＥＮは各々に“１”又は“０”の値を有する。図４に、選択信号ＣＳＢ、出力イネーブル信号ＳＥＮ、駆動制御信号ＳＤＲＶ及び出力段回路２２の基本的な関係を示す。制御回路１４は、選択信号ＣＳＢがノンアクティブであるとき、即ちノンアクティブ期間において出力イネーブル信号ＳＥＮの値を“０”に設定する。ドライバ２１は “ＳＥＮ＝０”であるとき出力段回路２２をＨｉ－Ｚ状態に設定する。つまりノンアクティブ期間において出力段回路２２はＨｉ－Ｚ状態となる。制御回路１４は、選択信号ＣＳＢがアクティブであるとき、即ちアクティブ期間において出力イネーブル信号ＳＥＮの値を“１”に設定する。“ＳＥＮ＝１”であるとき（従ってアクティブ期間において）、ドライバ２１は駆動制御信号ＳＤＲＶに従い出力段回路２２を出力ハイ状態又は出力ロー状態に設定する。“ＳＥＮ＝１”であるとき、ドライバ２１は“ＳＤＲＶ＝１”であれば出力段回路２２を出力ハイ状態に設定し、“ＳＤＲＶ＝０”であれば出力段回路２２を出力ロー状態に設定する。
【0041】
選択信号ＣＳＢそのものが出力イネーブル信号ＳＥＮであっても良く、選択信号ＣＳＢが直接ドライバ２１に供給されても良い。この場合、アクティブの選択信号ＣＳＢが“１”の値を持つ出力イネーブル信号ＳＥＮに相当し、ノンアクティブの選択信号ＣＳＢが“０”の値を持つ出力イネーブル信号ＳＥＮに相当すると解せば良い。
【0042】
尚、制御回路１４は、選択信号ＣＳＢがハイレベルからローレベルに切り替わった直後、短時間だけ出力イネーブル信号ＳＥＮを“０”に維持してから出力イネーブル信号ＳＥＮを“１”に切り替えるようにしても良い。この場合、選択信号ＣＳＢがハイレベルからローレベルに切り替わった直後、短時間だけ出力段回路２２がＨｉ－Ｚ状態となり得る。また、制御回路１４は、選択信号ＣＳＢがローレベルからハイレベルに切り替わった直後、短時間だけ出力イネーブル信号ＳＥＮを“１”に維持してから出力イネーブル信号ＳＥＮを“０”に切り替えるようにしても良い。この場合、選択信号ＣＳＢがローレベルからハイレベルに切り替わった直後、短時間だけ出力段回路２２が出力ハイ状態又は出力ロー状態となり得る。
【0043】
出力段回路２２が出力ハイ状態に設定されるとき、電源配線ＷＲ＿Ｈがトランジスタ２２Ｈのチャネルを通じてデータ出力端子ＴＳＤＯに導通するため、データ信号ＳＤＯの電位（データ出力端子ＴＳＤＯの電位）はハイレベルとなる。ハイレベルのデータ信号ＳＤＯは実質的に電源電圧ＩＯＶＤＤの電位を有する。出力段回路２２が出力ロー状態に設定されるとき、グランドがトランジスタ２２Ｌのチャネルを通じてデータ出力端子ＴＳＤＯに導通するため、データ信号ＳＤＯの電位（データ出力端子ＴＳＤＯの電位）はローレベルとなる。ローレベルのデータ信号ＳＤＯは実質的にグランド電位を有する。
【0044】
データ出力端子ＴＳＤＯから見たデータ出力回路２０のインピーダンス（換言すれば出力段回路２２のインピーダンス）は、出力段回路２２が出力ハイ状態又は出力ロー状態であるときと比べ、出力段回路２２がＨｉ－Ｚ状態であるときの方が遥かに高い。故に、出力段回路２２がＨｉ－Ｚ状態とされるノンアクティブ期間において、後述のレベル調整回路３０が作動しないと仮定すれば、データ信号ＳＤＯの電位は不変に維持される（但し微小な変動を無視）。
【0045】
レベル調整回路３０はデータ出力端子ＴＳＤＯに接続される。レベル調整回路３０の構成及び動作については後に詳説するものとし、仮想動作について説明する。
【0046】
［仮想動作］
仮想動作とは、ＡＤコンバータ１にレベル調整回路３０が無かったと仮定した場合におけるＡＤコンバータ１の動作である。図５に仮想動作におけるＡＤコンバータ１のタイミングチャートを示す。時間の進行につれて、時刻ｔ１０～ｔ２８が、この順番で訪れるものとする。時刻ｔ１０より前において選択信号ＣＳＢがハイレベルに維持されており、時刻ｔ１０にて選択信号ＣＳＢにダウンエッジが生じる。その後、時刻ｔ２７の直前まで選択信号ＣＳＢがローレベルに維持され、時刻ｔ２７にて選択信号ＣＳＢにアップエッジが生じ、更にその後の時刻ｔ２８にて選択信号ＣＳＢに再びダウンエッジが生じるものとする。従って、時刻ｔ１０及びｔ２７間はアクティブ期間であり、時刻ｔ２７及びｔ２８間はノンアクティブ期間である。
仮想動作とは、ＡＤコンバータ１にレベル調整回路３０が無かったと仮定した場合におけるＡＤコンバータ１の動作である。図５に仮想動作におけるＡＤコンバータ１のタイミングチャートを示す。時間の進行につれて、時刻ｔ１０～ｔ２８が、この順番で訪れるものとする。時刻ｔ１０より前において選択信号ＣＳＢがハイレベルに維持されており、時刻ｔ１０にて選択信号ＣＳＢにダウンエッジが生じる。その後、時刻ｔ２７の直前まで選択信号ＣＳＢがローレベルに維持され、時刻ｔ２７にて選択信号ＣＳＢにアップエッジが生じ、更にその後の時刻ｔ２８にて選択信号ＣＳＢに再びダウンエッジが生じるものとする。従って、時刻ｔ１０及びｔ２７間はアクティブ期間であり、時刻ｔ２７及びｔ２８間はノンアクティブ期間である。
【0047】
時刻ｔ１０及びｔ２７間において、クロック信号ＳＣＫにアップエッジ及びダウンエッジが繰り返し交互に発生する。ここでは、時刻ｔ１０にてクロック信号ＳＣＫがローレベルを有し、時刻ｔ１０及びｔ１１間の時刻にてクロック信号ＳＣＫにアップエッジが生じ、時刻ｔ１１にてクロック信号ＳＣＫに第１番目のダウンエッジが生じるものとする。その後、時刻ｔ１２～ｔ２６にてクロック信号ＳＣＫに夫々第２～第１６番目のダウンエッジが生じるものとする。クロック信号ＳＣＫにおいて、隣接する２つのダウンエッジ間に１つのアップエッジが存在する。
【0048】
時刻ｔ１０より前において出力段回路２２はＨｉ－Ｚ状態である。今、第１出力仕様がＡＤコンバータ１に採用されていることを想定する。第１出力仕様が採用される際、選択信号ＣＳＢのダウンエッジを契機に出力段回路２２がＨｉ－Ｚ状態から出力ロー状態に切り替えられる。これを実現すべく、制御回路１４は、選択信号ＣＳＢのダウンエッジを契機に“ＳＥＮ＝０”から“ＳＥＮ＝１”に切り替えると共に“０”の駆動制御信号ＳＤＲＶをドライバ２１に供給する。図５では時刻ｔ１０にて選択信号ＣＳＢにダウンエッジが生じた後、遅滞なく出力段回路２２がＨｉ－Ｚ状態から出力ロー状態に切り替えられているが、例えば、選択信号ＣＳＢにダウンエッジが生じた後、次にクロック信号ＳＣＫのダウンエッジが生じたときに（即ち時刻ｔ１１に）出力段回路２２がＨｉ－Ｚ状態から出力ロー状態に切り替えられるようにしても良い。
【0049】
時刻ｔ１０にて選択信号ＣＳＢにダウンエッジが生じた後、時刻ｔ１４にてクロック信号ＳＣＫに第４番目のダウンエッジが生じるまで、制御回路１４はＴ／Ｈ回路１１をトラックモードで動作させる（即ち“ＣＮＴＴＨ＝０”とする）。そして、時刻ｔ１４におけるクロック信号ＳＣＫの第４番目のダウンエッジを契機に、Ｔ／Ｈ回路１１の動作モードをトラックモードからホールドモードに切り替える（即ち“ＣＮＴＴＨ＝０”から“ＣＮＴＴＨ＝１”に切り替える）。
【0050】
時刻ｔ１４から時刻ｔ２６までにおいてバイナリサーチによるＡＤ変換動作が実行され、デジタルデータＤＯＵＴの各ビットの値が最上位ビットから最下位ビットに向けて１ビットずつ決定されてゆく。図５の例では、時刻ｔ１４を起点に第１単位動作が実行されてビット値Ｄ［１１］が決定し、時刻ｔ１５及びｔ１６間においてビット値Ｄ［１１］がデータ信号ＳＤＯとしてデータ出力端子ＴＳＤＯから出力される。同様に、時刻ｔ１５を起点に第２単位動作が実行されてビット値Ｄ［１０］が決定し、時刻ｔ１６及びｔ１７間においてビット値Ｄ［１０］がデータ信号ＳＤＯとしてデータ出力端子ＴＳＤＯから出力される。第３～第１２単位動作についても同様である。
【0051】
このように、時刻ｔ１０の後、クロック信号ＳＣＫの第４～第１５番目のダウンエッジを契機に、夫々、第１～第１２単位動作が実行される。第１～第１２単位動作により夫々ビット値Ｄ［１１］～Ｄ［０］が決定される。そして、クロック信号ＳＣＫの第５～第１６番目のダウンエッジを契機に、夫々、決定されたビット値Ｄ［１１］～Ｄ［０］がデータ信号ＳＤＯとしてデータ出力端子ＴＳＤＯから出力される。データ信号ＳＤＯは１クロック期間ごとに更新される。１クロック期間とは、クロック信号ＳＣＫにおける隣接する２つのダウンエッジ間の期間である。
【0052】
ビット値Ｄ［１１］～Ｄ［０］がデータ出力端子ＴＳＤＯから出力される期間において、ハイレベルのデータ信号ＳＤＯは“１”を表し、ローレベルのデータ信号ＳＤＯは“０”を表す。従って、第１単位動作によりビット値Ｄ［１１］が“１”であると決定されたとき、制御回路１４は時刻ｔ１５及びｔ１６間において“１”の駆動制御信号ＳＤＲＶをドライバ２１に供給することによりデータ信号ＳＤＯのレベルをハイレベルに設定する。逆に第１単位動作によりビット値Ｄ［１１］が“０”であると決定されたとき、制御回路１４は時刻ｔ１５及びｔ１６間において“０”の駆動制御信号ＳＤＲＶをドライバ２１に供給することによりデータ信号ＳＤＯのレベルをローレベルに設定する。同様に、第２単位動作によりビット値Ｄ［１０］が“１”であると決定されたとき、制御回路１４は時刻ｔ１６及びｔ１７間において“１”の駆動制御信号ＳＤＲＶをドライバ２１に供給することによりデータ信号ＳＤＯのレベルをハイレベルに設定する。逆に第２単位動作によりビット値Ｄ［１０］が“０”であると決定されたとき、制御回路１４は時刻ｔ１６及びｔ１７間において“０”の駆動制御信号ＳＤＲＶをドライバ２１に供給することによりデータ信号ＳＤＯのレベルをローレベルに設定する。ビット値Ｄ［９］～Ｄ［０］についても同様である。
【0053】
時刻ｔ１０における選択信号ＣＳＢのダウンエッジを契機に“ＳＥＮ＝０”から“ＳＥＮ＝１”に切り替えられた後、選択信号ＣＳＢにアップエッジが生じるまでは“ＳＥＮ＝１”が維持される。図５の例では、選択信号ＣＳＢにアップエッジが生じる時刻ｔ２７にて、制御回路１４は“ＳＥＮ＝１”から“ＳＥＮ＝０”に切り替え、これによって出力段回路２２を出力ハイ状態又は出力ロー状態からＨｉ－Ｚ状態に切り替える。
【0054】
［仮想動作に関わる懸念点］
図５の仮想動作において時刻ｔ２７以降の信号に注目する。図５の仮想動作において、時刻ｔ２６を起点に出力されるビット値Ｄ［０］のデータ信号ＳＤＯは、ハイレベル及びローレベルの何れかとなる。時刻ｔ２７及びｔ２８間で出力段回路２２がＨｉ－Ｚ状態であるため、ビット値Ｄ［０］のデータ信号ＳＤＯがハイレベルである場合に時刻ｔ２８にて選択信号ＣＳＢにダウンエッジが生じると、出力段回路２２のＨｉ－Ｚ状態から出力ロー状態への切り替わりに伴い、仮想動作では図６に示す如くデータ信号ＳＤＯがハイレベルからローレベルへ急激に変化する。この急激な変化は、データ信号ＳＤＯ（即ちデータ出力端子ＴＳＤＯの電位）にリンギングをもたらすことも多く、ＡＤ変換動作にとってのノイズとなる。このノイズが、ＡＤコンバータ１が実装されるプリント基板又はＡＤコンバータ１内部を介して、電源電圧ＶＤＤの印加配線、グランド配線又は配線ＷＲ＿ＡＩＮに伝搬すると、ＡＤ変換の特性が劣化する。
図５の仮想動作において時刻ｔ２７以降の信号に注目する。図５の仮想動作において、時刻ｔ２６を起点に出力されるビット値Ｄ［０］のデータ信号ＳＤＯは、ハイレベル及びローレベルの何れかとなる。時刻ｔ２７及びｔ２８間で出力段回路２２がＨｉ－Ｚ状態であるため、ビット値Ｄ［０］のデータ信号ＳＤＯがハイレベルである場合に時刻ｔ２８にて選択信号ＣＳＢにダウンエッジが生じると、出力段回路２２のＨｉ－Ｚ状態から出力ロー状態への切り替わりに伴い、仮想動作では図６に示す如くデータ信号ＳＤＯがハイレベルからローレベルへ急激に変化する。この急激な変化は、データ信号ＳＤＯ（即ちデータ出力端子ＴＳＤＯの電位）にリンギングをもたらすことも多く、ＡＤ変換動作にとってのノイズとなる。このノイズが、ＡＤコンバータ１が実装されるプリント基板又はＡＤコンバータ１内部を介して、電源電圧ＶＤＤの印加配線、グランド配線又は配線ＷＲ＿ＡＩＮに伝搬すると、ＡＤ変換の特性が劣化する。
【0055】
これを考慮して、ＡＤコンバータ１にはレベル調整回路３０が設けられる（図１参照）。上述の第１出力仕様がＡＤコンバータ１にて採用される場合には、レベル調整回路３０として図７のレベル調整回路３０＿ＡがＡＤコンバータ１に設けられる。レベル調整回路３０＿Ａは、データ出力端子ＴＳＤＯとグランドとの間に設けられ、アクティブ期間からノンアクティブ期間へ切り替わったときにデータ出力端子ＴＳＤＯがハイレベルである場合、ノンアクティブ期間において配線ＷＲ＿ＳＤＯから電荷を抵抗成分を介して引き抜くことでデータ出力端子ＴＳＤＯの信号レベルをグランド電位まで緩やかに低下させる。レベル調整回路３０＿ＡはノードＮＤ１とグランドとの間に接続される。ノードＮＤ１はＡＤコンバータ１内の配線を介してデータ出力端子ＴＳＤＯに接続される。ダイオード２３及び２４間の接続ノードはノードＮＤ１とデータ出力端子ＴＳＤＯとの間に位置する。
【0056】
ＡＤコンバータ１にて第２出力仕様が採用されることがある。第２出力仕様が採用される際、選択信号ＣＳＢのダウンエッジを契機に出力段回路２２がＨｉ－Ｚ状態から出力ハイ状態に切り替えられる（図８参照）。第２出力仕様がＡＤコンバータ１にて採用される場合には、レベル調整回路３０として図８のレベル調整回路３０＿ＢがＡＤコンバータ１に設けられる。レベル調整回路３０＿Ｂは、データ出力端子ＴＳＤＯと電源配線ＷＲ＿Ｈとの間に設けられ、アクティブ期間からノンアクティブ期間へ切り替わったときにデータ出力端子ＴＳＤＯがローレベルである場合、ノンアクティブ期間において電源配線ＷＲ＿Ｈから配線ＷＲ＿ＳＤＯに対し抵抗成分を介して電荷を供給することでデータ出力端子ＴＳＤＯの信号レベルを電源電圧ＩＯＶＤＤの電位まで緩やかに上昇させる。レベル調整回路３０＿ＢはノードＮＤ１と電源配線ＷＲ＿Ｈとの間に接続される。
【0057】
以下、複数の実施例の中で、レベル調整回路３０の構成例及び応用技術などを説明する。矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。尚、図１のＡＤコンバータ１の動作は、レベル調整回路３０が有効に作動する点を除けば、上述の仮想動作と同様である。
【0058】
＜＜実施例ＥＸ＿Ａ１＞＞
実施例ＥＸ＿Ａ１を説明する。実施例ＥＸ＿Ａ１並びに後述の実施例ＥＸ＿Ａ２及びＥＸ＿Ａ３では、ＡＤコンバータ１にて第１出力仕様（図７参照）が採用される。図９のレベル調整回路３０＿Ａ１はレベル調整回路３０＿Ａの例である。レベル調整回路３０＿Ａ１はトランジスタ１１１と制限抵抗１１２の直列回路により構成される。トランジスタ１１１はＮチャネル型のＭＯＳＦＥＴである。制限抵抗１１２の第１端がノードＮＤ１に接続され（従ってデータ出力端子ＴＳＤＯに接続され）、制限抵抗１１２の第２端がトランジスタ１１１のドレインに接続される。トランジスタ１１１のソースはグランドに接続される。
実施例ＥＸ＿Ａ１を説明する。実施例ＥＸ＿Ａ１並びに後述の実施例ＥＸ＿Ａ２及びＥＸ＿Ａ３では、ＡＤコンバータ１にて第１出力仕様（図７参照）が採用される。図９のレベル調整回路３０＿Ａ１はレベル調整回路３０＿Ａの例である。レベル調整回路３０＿Ａ１はトランジスタ１１１と制限抵抗１１２の直列回路により構成される。トランジスタ１１１はＮチャネル型のＭＯＳＦＥＴである。制限抵抗１１２の第１端がノードＮＤ１に接続され（従ってデータ出力端子ＴＳＤＯに接続され）、制限抵抗１１２の第２端がトランジスタ１１１のドレインに接続される。トランジスタ１１１のソースはグランドに接続される。
【0059】
トランジスタ１１１のゲートに対し選択信号ＣＳＢが供給される。このため、選択信号ＣＳＢがアクティブであるとき（即ち選択信号ＣＳＢがローレベルであるとき）トランジスタ１１１はオフであり、選択信号ＣＳＢがノンアクティブであるとき（即ち選択信号ＣＳＢがハイレベルであるとき）トランジスタ１１１はオンである。尚、トランジスタ１１１のオン抵抗値は制限抵抗１１２の値と比べて十分に小さくて良い。
【0060】
レベル調整回路３０＿Ａ１を用いれば、選択信号ＣＳＢのアップエッジ直前においてデータ出力端子ＴＳＤＯの信号レベルがハイレベルである場合、図１０に示す如く、時刻ｔ２７にて選択信号ＣＳＢがハイレベルに切り替わった後に、配線ＷＲ＿ＳＤＯからデータ出力端子ＴＳＤＯ、制限抵抗１１２及びトランジスタ１１１を介してグランドに電荷が引き込まれ、制限抵抗１１２の値に応じた傾きでデータ出力端子ＴＳＤＯの信号レベル（即ちデータ信号ＳＤＯの信号レベル）がハイレベルからローレベルに向けて緩やかに低下してゆく。その後、時刻ｔ２８にて選択信号ＣＳＢにダウンエッジが生じると、出力段回路２２の状態がＨｉ－Ｚ状態から出力ロー状態に切り替わるが、その時点でのデータ出力端子ＴＳＤＯの信号レベルはグランド電位に近い又はグランド電位を有する。
【0061】
このため、出力段回路２２のＨｉ－Ｚ状態から出力ロー状態への切り替わりに伴う上述のノイズ（リンギングを含む）が抑制され、ＡＤ変換の特性向上が図られる。ＡＤ変換の特性を表す指標として高調波歪み（ＴＨＤ）及び信号対ノイズ比（ＳＮＲ）がある。上述のノイズ（図６参照）は高調波歪みではなくノイズフロアの上昇をもたらすため、レベル調整回路の導入により特にＳＮＲの向上が図られる（後述の他の実施例でも同様）。
【0062】
レベル調整回路３０＿Ａ１では、データ出力端子ＴＳＤＯ及びグランド間に制限抵抗とスイッチとの直列回路を設けており、トランジスタ１１１はスイッチの例である。選択信号ＣＳＢがアクティブであるときにオフとなり、選択信号ＣＳＢがノンアクティブであるときにオンとなる任意のスイッチング素子を、レベル調整回路３０＿Ａ１内のスイッチとして用いることができる。
【0063】
＜＜実施例ＥＸ＿Ａ２＞＞
実施例ＥＸ＿Ａ２を説明する。図１１のレベル調整回路３０＿Ａ２はレベル調整回路３０＿Ａの例である。レベル調整回路３０＿Ａ２はＮチャネル型のＭＯＳＦＥＴであるトランジスタ１２１により構成される。そして、トランジスタ１２１のドレインがノードＮＤ１に接続され（従ってデータ出力端子ＴＳＤＯに接続され）、トランジスタ１２１のソースはグランドに接続される。つまり、図１１のレベル調整回路３０＿Ａ２は図９のレベル調整回路３０＿Ａ１から制限抵抗１１２を削除した構成を持つ。但し、レベル調整回路３０＿Ａ１のトランジスタ１１１のオン抵抗と比べて、より大きなオン抵抗を持つトランジスタ１２１を用い、レベル調整回路３０＿Ａ２ではトランジスタ１２１のオン抵抗を制限抵抗として機能させる。
実施例ＥＸ＿Ａ２を説明する。図１１のレベル調整回路３０＿Ａ２はレベル調整回路３０＿Ａの例である。レベル調整回路３０＿Ａ２はＮチャネル型のＭＯＳＦＥＴであるトランジスタ１２１により構成される。そして、トランジスタ１２１のドレインがノードＮＤ１に接続され（従ってデータ出力端子ＴＳＤＯに接続され）、トランジスタ１２１のソースはグランドに接続される。つまり、図１１のレベル調整回路３０＿Ａ２は図９のレベル調整回路３０＿Ａ１から制限抵抗１１２を削除した構成を持つ。但し、レベル調整回路３０＿Ａ１のトランジスタ１１１のオン抵抗と比べて、より大きなオン抵抗を持つトランジスタ１２１を用い、レベル調整回路３０＿Ａ２ではトランジスタ１２１のオン抵抗を制限抵抗として機能させる。
【0064】
トランジスタ１２１のゲートに対し選択信号ＣＳＢが供給される。このため、選択信号ＣＳＢがアクティブであるとき（即ち選択信号ＣＳＢがローレベルであるとき）トランジスタ１２１はオフであり、選択信号ＣＳＢがノンアクティブであるとき（即ち選択信号ＣＳＢがハイレベルであるとき）トランジスタ１２１はオンである。
【0065】
レベル調整回路３０＿Ａ２を用いれば、選択信号ＣＳＢのアップエッジ直前においてデータ出力端子ＴＳＤＯの信号レベルがハイレベルである場合、図１０に示す如く、時刻ｔ２７にて選択信号ＣＳＢがハイレベルに切り替わった後に、配線ＷＲ＿ＳＤＯからデータ出力端子ＴＳＤＯ及びトランジスタ１２１を介してグランドに電荷が引き込まれ、トランジスタ１２１のオン抵抗の値に応じた傾きでデータ出力端子ＴＳＤＯの信号レベル（即ちデータ信号ＳＤＯの信号レベル）がハイレベルからローレベルに向けて緩やかに低下してゆく。その後、時刻ｔ２８にて選択信号ＣＳＢにダウンエッジが生じると、出力段回路２２の状態がＨｉ－Ｚ状態から出力ロー状態に切り替わるが、その時点でのデータ出力端子ＴＳＤＯの信号レベルはグランド電位に近い又はグランド電位を有する。
【0066】
このため、レベル調整回路３０＿Ａ２によってもレベル調整回路３０＿Ａ１と同様の効果が得られる。レベル調整回路３０＿Ａ２においてトランジスタ１２１はスイッチの例である。選択信号ＣＳＢがアクティブであるときにオフとなり、選択信号ＣＳＢがノンアクティブであるときにオンとなる任意のスイッチング素子を、レベル調整回路３０＿Ａ２内のスイッチとして用いることができる。
【0067】
＜＜実施例ＥＸ＿Ａ３＞＞
実施例ＥＸ＿Ａ３を説明する。図１２のレベル調整回路３０＿Ａ３はレベル調整回路３０＿Ａの例である。レベル調整回路３０＿Ａ３はトランジスタ群１３１とゲート信号生成回路１３２を備える。トランジスタ群１３１は、互いに並列接続されたＭ個のトランジスタ１３１［１］～１３１［Ｍ］から成る。Ｍは２以上の任意の整数である。トランジスタ１３１［１］～１３１［Ｍ］はＮチャネル型のＭＯＳＦＥＴである。トランジスタ１３１［１］～１３１［Ｍ］の各ドレインが共通にノードＮＤ１に接続される（従ってデータ出力端子ＴＳＤＯに接続される）。トランジスタ１３１［１］～１３１［Ｍ］の各ソースはグランドに接続される。
実施例ＥＸ＿Ａ３を説明する。図１２のレベル調整回路３０＿Ａ３はレベル調整回路３０＿Ａの例である。レベル調整回路３０＿Ａ３はトランジスタ群１３１とゲート信号生成回路１３２を備える。トランジスタ群１３１は、互いに並列接続されたＭ個のトランジスタ１３１［１］～１３１［Ｍ］から成る。Ｍは２以上の任意の整数である。トランジスタ１３１［１］～１３１［Ｍ］はＮチャネル型のＭＯＳＦＥＴである。トランジスタ１３１［１］～１３１［Ｍ］の各ドレインが共通にノードＮＤ１に接続される（従ってデータ出力端子ＴＳＤＯに接続される）。トランジスタ１３１［１］～１３１［Ｍ］の各ソースはグランドに接続される。
【0068】
ここで、トランジスタ１３１［ｊ］のオン抵抗はトランジスタ１３１［ｊ＋１］のオン抵抗よりも小さい。ｊは任意の整数を表す。
【0069】
ゲート信号生成回路１３２は選択信号ＣＳＢに応じたゲート信号ＧＡ［１］～ＧＡ［Ｍ］を生成し、ゲート信号ＧＡ［１］～ＧＡ［Ｍ］を夫々トランジスタ１３１［１］～１３１［Ｍ］のゲートに供給することで、トランジスタ１３１［１］～１３１［Ｍ］を個別にオン又はオフに制御する。ゲート信号ＧＡ［ｊ］がハイレベルであるとき、トランジスタ１３１［ｊ］はオンとなる。ゲート信号ＧＡ［ｊ］がローレベルであるとき、トランジスタ１３１［ｊ］はオフとなる。
【0070】
図１３に選択信号ＣＳＢ及びゲート信号ＧＡ［１］～ＧＡ［Ｍ］間の関係を示す。ゲート信号生成回路１３２は、選択信号ＣＳＢがアクティブであるとき、即ち選択信号ＣＳＢがローレベルであるとき、ゲート信号ＧＡ［１］～ＧＡ［Ｍ］を全てローレベルとすることでトランジスタ１３１［１］～１３１［Ｍ］を全てオフ状態に保つ。
【0071】
ゲート信号生成回路１３２は、選択信号ＣＳＢにアップエッジが生じると、トランジスタ群１３１の状態を、状態ＳＴ＿Ａ［１］～ＳＴ＿Ａ［Ｍ＋１］間で切り替えてゆく。“１≦ｊ≦Ｍ”を満たす条件下において、状態ＳＴ＿Ａ［ｊ］では、ゲート信号ＧＡ［１］～ＧＡ［Ｍ］の内、ゲート信号ＧＡ［ｊ］のみがハイレベルとされ、結果、トランジスタ１３１［１］～１３１［Ｍ］の内、トランジスタ１３１［ｊ］のみがオンとされる。状態ＳＴ＿Ａ［Ｍ＋１］では、ゲート信号ＧＡ［１］～ＧＡ［Ｍ］を全てローレベルとされることでトランジスタ１３１［１］～１３１［Ｍ］が全てオフとされる。
【0072】
ゲート信号生成回路１３２は、選択信号ＣＳＢにアップエッジが生じると、以下の状態遷移シーケンスＳＥＱＡを実行する。状態遷移シーケンスＳＥＱＡにおいて、ゲート信号生成回路１３２は、まずトランジスタ群１３１の状態を状態ＳＴ＿Ａ［１］に設定し、その後、所定時間が経過するごとに、トランジスタ群１３１の状態を状態ＳＴ＿Ａ［１］から、順次、状態ＳＴ＿Ａ［２］、ＳＴ＿Ａ［３］、・・・、ＳＴ＿Ａ［Ｍ］へと切り替えてゆく。トランジスタ群１３１の状態を状態ＳＴ＿Ａ［Ｍ］へと切り替えてから所定時間が経過すると、ゲート信号生成回路１３２は、トランジスタ群１３１の状態を状態ＳＴ＿Ａ［Ｍ＋１］に切り替え、以後、選択信号ＣＳＢにダウンエッジが生じるまでトランジスタ群１３１の状態を状態ＳＴ＿Ａ［Ｍ＋１］に保つ。選択信号ＣＳＢにアップエッジが生じた後、トランジスタ群１３１の状態が状態ＳＴ＿Ａ［Ｍ＋１］に設定される前に、選択信号ＣＳＢにダウンエッジが生じた場合、ゲート信号生成回路１３２は、状態遷移シーケンスＳＥＱＡを即時停止して、トランジスタ１３１［１］～１３１［Ｍ］を全てオフとする。
【0073】
レベル調整回路３０＿Ａ３を用いれば、選択信号ＣＳＢのアップエッジ直前においてデータ出力端子ＴＳＤＯの信号レベルがハイレベルである場合、時刻ｔ２７にて選択信号ＣＳＢがハイレベルに切り替わった後に、状態遷移シーケンスＳＥＱＡが実行されることで、図１０と類似した信号波形が得られる。状態遷移シーケンスＳＥＱＡの過程で、配線ＷＲ＿ＳＤＯからデータ出力端子ＴＳＤＯ及びトランジスタ群１３１中の何れかのトランジスタを介してグランドに電荷が引き込まれ、トランジスタ群１３１の抵抗値に応じた傾きでデータ出力端子ＴＳＤＯの信号レベル（即ちデータ信号ＳＤＯの信号レベル）がハイレベルからローレベルに向けて緩やかに低下してゆく。その後、時刻ｔ２８にて選択信号ＣＳＢにダウンエッジが生じると、出力段回路２２の状態がＨｉ－Ｚ状態から出力ロー状態に切り替わるが、その時点でのデータ出力端子ＴＳＤＯの信号レベルはグランド電位に近い又はグランド電位を有する。
【0074】
このため、レベル調整回路３０＿Ａ３によってもレベル調整回路３０＿Ａ１と同様の効果が得られる。更に上述したように、トランジスタ１３１［ｊ］のオン抵抗はトランジスタ１３１［ｊ＋１］のオン抵抗よりも小さい。このため、状態遷移シーケンスＳＥＱＡにおいて状態ＳＴ＿Ａ［Ｍ＋１］に至るまでは、トランジスタ群１３１の抵抗値は段階的に増大してゆく。ここで、トランジスタ群１３１の抵抗値とは、ノードＮＤ１及びグランド間の抵抗値であり、トランジスタ１３１［１］～１３１［Ｍ］の内、オンとなっているトランジスタのオン抵抗の値を指す。
【0075】
状態遷移シーケンスＳＥＱＡにてトランジスタ群１３１の抵抗値を段階的に増大してゆくことで、図１４に示す如く、選択信号ＣＳＢのアップエッジ直後は比較的大きな傾きでデータ出力端子ＴＳＤＯの電位を低下させ、その低下の傾きを、時間経過と共に徐々に緩やかにすることができる。
【0076】
図１１のレベル調整回路３０＿Ａ２にてトランジスタ１２１のオン抵抗を十分に大きくしておけば、選択信号ＣＳＢのハイレベル期間におけるデータ出力端子ＴＳＤＯの電位変化の傾きを十分に小さく抑えることができる。但し、選択信号ＣＳＢのハイレベル期間の長さが限られる中で、トランジスタ１２１のオン抵抗を大きくしすぎると、データ出力端子ＴＳＤＯの電位が殆ど下がっていない状態で選択信号ＣＳＢのダウンエッジに伴い出力段回路２２が出力ロー状態に切り替えられるおそれがある。これに対し、本実施例に係るレベル調整回路３０＿Ａ３によれば、選択信号ＣＳＢのアップエッジ直前においてデータ出力端子ＴＳＤＯの信号レベルがハイレベルである場合、選択信号ＣＳＢのアップエッジ直後にて、まず上述のリンギングが生じない程度の傾きでデータ出力端子ＴＳＤＯの電位を大きく低下させることができる。その後に、その低下の傾きを段階的に緩やかにする。これにより、出力段回路２２のＨｉ－Ｚ状態から出力ロー状態への切り替わりに伴う上述のノイズ（リンギングを含む）が極力抑制され、ＡＤ変換の特性向上が図られる。
【0077】
図１２のレベル調整回路３０＿Ａ３において、トランジスタ１３１［１］～１３１［Ｍ］に十分に小さな同一のオン抵抗を持たせる変形を行っても良い。但し、この変形においては、トランジスタ１３１［１］～１３１［Ｍ］のドレインとノードＮＤ１との間に１つずつ制限抵抗（不図示）を設けるようする。即ち、当該変形においては、トランジスタ１３１［１］のドレインとノードＮＤ１との間に第１制限抵抗を設け、トランジスタ１３１［２］のドレインとノードＮＤ１との間に第２制限抵抗を設け、・・・、トランジスタ１３１［Ｍ］のドレインとノードＮＤ１との間に第Ｍ制限抵抗を設ける。この際、第ｊ制限抵抗の値が第（ｊ＋１）制限抵抗の値よりも小さくなるよう、各制限抵抗の値を設定しておくと良い。これにより、上記変形前のレベル調整回路３０＿Ａ３と同等の作用が得られる。
【0078】
ここで、レベル調整回路３０＿Ａ（３０＿Ａ１、３０＿Ａ２、３０＿Ａ３）について説明を加える。レベル調整回路３０＿Ａは、アクティブ期間からノンアクティブ期間へ切り替わるときにおいてデータ出力端子ＴＳＤＯの信号レベル（ＳＤＯ）がハイレベルを有するとき、ノンアクティブ期間への切り替わり後において、データ出力端子ＴＳＤＯの信号レベル（ＳＤＯ）をハイレベルからローレベルに向かわせる。
【0079】
これを実現するため、レベル調整回路３０＿Ａ（３０＿Ａ１、３０＿Ａ２、３０＿Ａ３）は、ノンアクティブ期間においてデータ出力端子ＴＳＤＯを抵抗成分を介しグランドに接続する。
【0080】
レベル調整回路３０＿Ａ１又は３０＿Ａ２では、データ出力端子ＴＳＤＯとグランドとの間にスイッチを設け、アクティブ期間、ノンアクティブ期間にてスイッチを夫々オフ、オンとする。スイッチがオンとされることで抵抗成分を含む電路を通じデータ出力端子ＴＳＤＯ及びグランド間が接続される。ここにおける電路は、レベル調整回路３０＿Ａ１又は３０＿Ａ２に設けられる電路（ノードＮＤ１及びグランド間の電路）であり、当該電路中に、スイッチ（１１１）及び制限抵抗（１１２）の直列回路、又は、有意なオン抵抗を有するスイッチ（１２１）が含まれる。
【0081】
これに対し、レベル調整回路３０＿Ａ３では、アクティブ期間からノンアクティブ期間に切り替わってからの時間経過に伴って、上述の抵抗成分の値を段階的に増大させる。図１２の構成に関し、抵抗成分は上記状態ＳＴ＿Ａ［ｊ］ではトランジスタ１３１［ｊ］のオン抵抗に相当する。
【0082】
＜＜実施例ＥＸ＿Ｂ１＞＞
実施例ＥＸ＿Ｂ１を説明する。実施例ＥＸ＿Ｂ１並びに後述の実施例ＥＸ＿Ｂ２及びＥＸ＿Ｂ３では、ＡＤコンバータ１にて第２出力仕様（図８参照）が採用される。図１５のレベル調整回路３０＿Ｂ１はレベル調整回路３０＿Ｂの例である。レベル調整回路３０＿Ｂ１はトランジスタ１６１と制限抵抗１６２の直列回路により構成される。トランジスタ１６１はＰチャネル型のＭＯＳＦＥＴである。トランジスタ１６１のソースは電源配線ＷＲ＿Ｈに接続される。トランジスタ１６１のドレインは制限抵抗１６２を介してノードＮＤ１に接続される（従ってデータ出力端子ＴＳＤＯに接続される）。
実施例ＥＸ＿Ｂ１を説明する。実施例ＥＸ＿Ｂ１並びに後述の実施例ＥＸ＿Ｂ２及びＥＸ＿Ｂ３では、ＡＤコンバータ１にて第２出力仕様（図８参照）が採用される。図１５のレベル調整回路３０＿Ｂ１はレベル調整回路３０＿Ｂの例である。レベル調整回路３０＿Ｂ１はトランジスタ１６１と制限抵抗１６２の直列回路により構成される。トランジスタ１６１はＰチャネル型のＭＯＳＦＥＴである。トランジスタ１６１のソースは電源配線ＷＲ＿Ｈに接続される。トランジスタ１６１のドレインは制限抵抗１６２を介してノードＮＤ１に接続される（従ってデータ出力端子ＴＳＤＯに接続される）。
【0083】
トランジスタ１６１のゲートに対し反転選択信号ＣＳＢ＿ＩＮＶが供給される。反転選択信号ＣＳＢ＿ＩＮＶは、選択信号ＣＳＢがローレベルであるときハイレベル（即ち電源電圧ＩＯＶＤＤの電位）を有し、選択信号ＣＳＢがハイレベルであるときローレベル（即ちグランド電位）を有する。このため、選択信号ＣＳＢがアクティブであるとき（即ち選択信号ＣＳＢがローレベルであるとき）トランジスタ１６１はオフであり、選択信号ＣＳＢがノンアクティブであるとき（即ち選択信号ＣＳＢがハイレベルであるとき）トランジスタ１６１はオンである。尚、トランジスタ１６１のオン抵抗値は制限抵抗１６２の値と比べて十分に小さくて良い。
【0084】
レベル調整回路３０＿Ｂ１を用いれば、選択信号ＣＳＢのアップエッジ直前においてデータ出力端子ＴＳＤＯの信号レベルがローレベルである場合、図１６に示す如く、時刻ｔ２７にて選択信号ＣＳＢがハイレベルに切り替わった後に、電源配線ＷＲ＿Ｈからトランジスタ１６１、制限抵抗１６２及びデータ出力端子ＴＳＤＯを介して配線ＷＲ＿ＳＤＯに電荷が供給され、制限抵抗１６２の値に応じた傾きでデータ出力端子ＴＳＤＯの信号レベル（即ちデータ信号ＳＤＯの信号レベル）がローレベルからハイレベルに向けて緩やかに上昇してゆく。その後、時刻ｔ２８にて選択信号ＣＳＢにダウンエッジが生じると、出力段回路２２の状態がＨｉ－Ｚ状態から出力ハイ状態に切り替わるが、その時点でのデータ出力端子ＴＳＤＯの信号レベルは電源電圧ＩＯＶＤＤの電位に近い又は電源電圧ＩＯＶＤＤの電位を有する。
【0085】
このため、出力段回路２２のＨｉ－Ｚ状態から出力ハイ状態への切り替わりに伴う上述のノイズ（リンギングを含む）が抑制され、ＡＤ変換の特性向上が図られる。
【0086】
レベル調整回路３０＿Ｂ１では、データ出力端子ＴＳＤＯ及び電源配線ＷＲ＿Ｈ間に制限抵抗とスイッチとの直列回路を設けており、トランジスタ１６１はスイッチの例である。選択信号ＣＳＢがアクティブであるときにオフとなり、選択信号ＣＳＢがノンアクティブであるときにオンとなる任意のスイッチング素子を、レベル調整回路３０＿Ｂ１内のスイッチとして用いることができる。
【0087】
＜＜実施例ＥＸ＿Ｂ２＞＞
実施例ＥＸ＿Ｂ２を説明する。図１７のレベル調整回路３０＿Ｂ２はレベル調整回路３０＿Ｂの例である。レベル調整回路３０＿Ｂ２はＰチャネル型のＭＯＳＦＥＴであるトランジスタ１７１により構成される。そして、トランジスタ１７１のソースが電源配線ＷＲ＿Ｈに接続され、トランジスタ１７１のドレインがノードＮＤ１に接続される（従ってデータ出力端子ＴＳＤＯに接続される）。つまり、図１７のレベル調整回路３０＿Ｂ２は図１５のレベル調整回路３０＿Ｂ１から制限抵抗１６２を削除した構成を持つ。但し、レベル調整回路３０＿Ｂ１のトランジスタ１６１のオン抵抗と比べて、より大きなオン抵抗を持つトランジスタ１７１を用い、レベル調整回路３０＿Ｂ２ではトランジスタ１７１のオン抵抗を制限抵抗として機能させる。
実施例ＥＸ＿Ｂ２を説明する。図１７のレベル調整回路３０＿Ｂ２はレベル調整回路３０＿Ｂの例である。レベル調整回路３０＿Ｂ２はＰチャネル型のＭＯＳＦＥＴであるトランジスタ１７１により構成される。そして、トランジスタ１７１のソースが電源配線ＷＲ＿Ｈに接続され、トランジスタ１７１のドレインがノードＮＤ１に接続される（従ってデータ出力端子ＴＳＤＯに接続される）。つまり、図１７のレベル調整回路３０＿Ｂ２は図１５のレベル調整回路３０＿Ｂ１から制限抵抗１６２を削除した構成を持つ。但し、レベル調整回路３０＿Ｂ１のトランジスタ１６１のオン抵抗と比べて、より大きなオン抵抗を持つトランジスタ１７１を用い、レベル調整回路３０＿Ｂ２ではトランジスタ１７１のオン抵抗を制限抵抗として機能させる。
【0088】
トランジスタ１７１のゲートに対し反転選択信号ＣＳＢ＿ＩＮＶが供給される。このため、選択信号ＣＳＢがアクティブであるとき（即ち選択信号ＣＳＢがローレベルであるとき）トランジスタ１７１はオフであり、選択信号ＣＳＢがノンアクティブであるとき（即ち選択信号ＣＳＢがハイレベルであるとき）トランジスタ１７１はオンである。
【0089】
レベル調整回路３０＿Ｂ２を用いれば、選択信号ＣＳＢのアップエッジ直前においてデータ出力端子ＴＳＤＯの信号レベルがローレベルである場合、図１６に示す如く、時刻ｔ２７にて選択信号ＣＳＢがハイレベルに切り替わった後に、電源配線ＷＲ＿Ｈからトランジスタ１７１及びデータ出力端子ＴＳＤＯを介して配線ＷＲ＿ＳＤＯに電荷が供給され、トランジスタ１７１のオン抵抗の値に応じた傾きでデータ出力端子ＴＳＤＯの信号レベル（即ちデータ信号ＳＤＯの信号レベル）がローレベルからハイレベルに向けて緩やかに上昇してゆく。その後、時刻ｔ２８にて選択信号ＣＳＢにダウンエッジが生じると、出力段回路２２の状態がＨｉ－Ｚ状態から出力ハイ状態に切り替わるが、その時点でのデータ出力端子ＴＳＤＯの信号レベルは電源電圧ＩＯＶＤＤの電位に近い又は電源電圧ＩＯＶＤＤの電位を有する。
【0090】
このため、レベル調整回路３０＿Ｂ２によってもレベル調整回路３０＿Ｂ１と同様の効果が得られる。レベル調整回路３０＿Ｂ２においてトランジスタ１７１はスイッチの例である。選択信号ＣＳＢがアクティブであるときにオフとなり、選択信号ＣＳＢがノンアクティブであるときにオンとなる任意のスイッチング素子を、レベル調整回路３０＿Ｂ２内のスイッチとして用いることができる。
【0091】
＜＜実施例ＥＸ＿Ｂ３＞＞
実施例ＥＸ＿Ｂ３を説明する。図１８のレベル調整回路３０＿Ｂ３はレベル調整回路３０＿Ｂの例である。レベル調整回路３０＿Ｂ３はトランジスタ群１８１とゲート信号生成回路１８２を備える。トランジスタ群１８１は、互いに並列接続されたＭ個のトランジスタ１８１［１］～１８１［Ｍ］から成る。Ｍは２以上の任意の整数である。トランジスタ１８１［１］～１８１［Ｍ］はＰチャネル型のＭＯＳＦＥＴである。トランジスタ１８１［１］～１８１［Ｍ］の各ソースが共通に電源配線ＷＲ＿Ｈに接続され、トランジスタ１８１［１］～１８１［Ｍ］の各ドレインが共通にノードＮＤ１に接続される（従ってデータ出力端子ＴＳＤＯに接続される）。
実施例ＥＸ＿Ｂ３を説明する。図１８のレベル調整回路３０＿Ｂ３はレベル調整回路３０＿Ｂの例である。レベル調整回路３０＿Ｂ３はトランジスタ群１８１とゲート信号生成回路１８２を備える。トランジスタ群１８１は、互いに並列接続されたＭ個のトランジスタ１８１［１］～１８１［Ｍ］から成る。Ｍは２以上の任意の整数である。トランジスタ１８１［１］～１８１［Ｍ］はＰチャネル型のＭＯＳＦＥＴである。トランジスタ１８１［１］～１８１［Ｍ］の各ソースが共通に電源配線ＷＲ＿Ｈに接続され、トランジスタ１８１［１］～１８１［Ｍ］の各ドレインが共通にノードＮＤ１に接続される（従ってデータ出力端子ＴＳＤＯに接続される）。
【0092】
ここで、トランジスタ１８１［ｊ］のオン抵抗はトランジスタ１８１［ｊ＋１］のオン抵抗よりも小さい。ｊは任意の自然数を表す。
【0093】
ゲート信号生成回路１８２は選択信号ＣＳＢに応じたゲート信号ＧＢ［１］～ＧＢ［Ｍ］を生成し、ゲート信号ＧＢ［１］～ＧＢ［Ｍ］を夫々トランジスタ１８１［１］～１８１［Ｍ］のゲートに供給することで、トランジスタ１８１［１］～１８１［Ｍ］を個別にオン又はオフに制御する。ゲート信号ＧＢ［ｊ］がローレベルであるとき、トランジスタ１８１［ｊ］はオンとなる。ゲート信号ＧＢ［ｊ］がハイレベルであるとき、トランジスタ１８１［ｊ］はオフとなる。
【0094】
図１９に選択信号ＣＳＢ及びゲート信号ＧＢ［１］～ＧＢ［Ｍ］間の関係を示す。ゲート信号生成回路１８２は、選択信号ＣＳＢがアクティブであるとき、即ち選択信号ＣＳＢがローレベルであるとき、ゲート信号ＧＢ［１］～ＧＢ［Ｍ］を全てハイレベルとすることでトランジスタ１８１［１］～１８１［Ｍ］を全てオフ状態に保つ。
【0095】
ゲート信号生成回路１８２は、選択信号ＣＳＢにアップエッジが生じると、トランジスタ群１８１の状態を、状態ＳＴ＿Ｂ［１］～ＳＴ＿Ｂ［Ｍ＋１］間で切り替えてゆく。“１≦ｊ≦Ｍ”を満たす条件下において、状態ＳＴ＿Ｂ［ｊ］では、ゲート信号ＧＢ［１］～ＧＢ［Ｍ］の内、ゲート信号ＧＢ［ｊ］のみがローレベルとされ、結果、トランジスタ１８１［１］～１８１［Ｍ］の内、トランジスタ１８１［ｊ］のみがオンとされる。状態ＳＴ＿Ｂ［Ｍ＋１］では、ゲート信号ＧＢ［１］～ＧＢ［Ｍ］を全てハイレベルとされることでトランジスタ１８１［１］～１８１［Ｍ］が全てオフとされる。
【0096】
ゲート信号生成回路１８２は、選択信号ＣＳＢにアップエッジが生じると、以下の状態遷移シーケンスＳＥＱＢを実行する。状態遷移シーケンスＳＥＱＢにおいて、ゲート信号生成回路１８２は、まずトランジスタ群１８１の状態を状態ＳＴ＿Ｂ［１］に設定し、その後、所定時間が経過するごとに、トランジスタ群１８１の状態を状態ＳＴ＿Ｂ［１］から、順次、状態ＳＴ＿Ｂ［２］、ＳＴ＿Ｂ［３］、・・・、ＳＴ＿Ｂ［Ｍ］へと切り替えてゆく。トランジスタ群１８１の状態を状態ＳＴ＿Ｂ［Ｍ］へと切り替えてから所定時間が経過すると、ゲート信号生成回路１８２は、トランジスタ群１８１の状態を状態ＳＴ＿Ｂ［Ｍ＋１］に切り替え、以後、選択信号ＣＳＢにダウンエッジが生じるまでトランジスタ群１８１の状態を状態ＳＴ＿Ｂ［Ｍ＋１］に保つ。選択信号ＣＳＢにアップエッジが生じた後、トランジスタ群１８１の状態が状態ＳＴ＿Ｂ［Ｍ＋１］に設定される前に、選択信号ＣＳＢにダウンエッジが生じた場合、ゲート信号生成回路１８２は、状態遷移シーケンスＳＥＱＢを即時停止して、トランジスタ１８１［１］～１８１［Ｍ］を全てオフとする。
【0097】
レベル調整回路３０＿Ｂ３を用いれば、選択信号ＣＳＢのアップエッジ直前においてデータ出力端子ＴＳＤＯの信号レベルがローレベルである場合、時刻ｔ２７にて選択信号ＣＳＢがハイレベルに切り替わった後に、状態遷移シーケンスＳＥＱＢが実行されることで、図１６と類似した信号波形が得られる。状態遷移シーケンスＳＥＱＢの過程で、電源配線ＷＲ＿Ｈからトランジスタ群１８１中の何れかのトランジスタを介して配線ＷＲ＿ＳＤＯに電荷が供給され、トランジスタ群１８１の抵抗値に応じた傾きでデータ出力端子ＴＳＤＯの信号レベル（即ちデータ信号ＳＤＯの信号レベル）がローレベルからハイレベルに向けて緩やかに上昇してゆく。その後、時刻ｔ２８にて選択信号ＣＳＢにダウンエッジが生じると、出力段回路２２の状態がＨｉ－Ｚ状態から出力ハイ状態に切り替わるが、その時点でのデータ出力端子ＴＳＤＯの信号レベルは電源電圧ＩＯＶＤＤの電位に近い又は電源電圧ＩＯＶＤＤの電位を有する。
【0098】
このため、レベル調整回路３０＿Ｂ３によってもレベル調整回路３０＿Ｂ１と同様の効果が得られる。更に上述したように、トランジスタ１８１［ｊ］のオン抵抗はトランジスタ１８１［ｊ＋１］のオン抵抗よりも小さい。このため、状態遷移シーケンスＳＥＱＢにおいて状態ＳＴ＿Ｂ［Ｍ＋１］に至るまでは、トランジスタ群１８１の抵抗値は段階的に増大してゆく。ここで、トランジスタ群１８１の抵抗値とは、ノードＮＤ１及び電源配線ＷＲ＿Ｈ間の抵抗値であり、トランジスタ１８１［１］～１８１［Ｍ］の内、オンとなっているトランジスタのオン抵抗の値を指す。
【0099】
状態遷移シーケンスＳＥＱＢにてトランジスタ群１８１の抵抗値を段階的に増大してゆくことで、図２０に示す如く、選択信号ＣＳＢのアップエッジ直後は比較的大きな傾きでデータ出力端子ＴＳＤＯの電位を上昇させ、その上昇の傾きを、時間経過と共に徐々に緩やかにすることができる。これによる作用及び効果は実施例ＥＸ＿Ａ３に示したものと同様である。
【0100】
図１８のレベル調整回路３０＿Ｂ３において、トランジスタ１８１［１］～１８１［Ｍ］に十分に小さな同一のオン抵抗を持たせる変形を行っても良い。但し、この変形においては、トランジスタ１８１［１］～１８１［Ｍ］のドレインとノードＮＤ１との間に１つずつ制限抵抗（不図示）を設けるようする。即ち、当該変形においては、トランジスタ１８１［１］のドレインとノードＮＤ１との間に第１制限抵抗を設け、トランジスタ１８１［２］のドレインとノードＮＤ１との間に第２制限抵抗を設け、・・・、トランジスタ１８１［Ｍ］のドレインとノードＮＤ１との間に第Ｍ制限抵抗を設ける。この際、第ｊ制限抵抗の値が第（ｊ＋１）制限抵抗の値よりも小さくなるよう、各制限抵抗の値を設定しておくと良い。これにより、上記変形前のレベル調整回路３０＿Ｂ３と同等の作用が得られる。
【0101】
ここで、レベル調整回路３０＿Ｂ（３０＿Ｂ１、３０＿Ｂ２、３０＿Ｂ３）について説明を加える。レベル調整回路３０＿Ｂは、アクティブ期間からノンアクティブ期間へ切り替わるときにおいてデータ出力端子ＴＳＤＯの信号レベル（ＳＤＯ）がローレベルを有するとき、ノンアクティブ期間への切り替わり後において、データ出力端子ＴＳＤＯの信号レベル（ＳＤＯ）をローレベルからハイレベルに向かわせる。
【0102】
これを実現するため、レベル調整回路３０＿Ｂ（３０＿Ｂ１、３０＿Ｂ２、３０＿Ｂ３）は、ノンアクティブ期間においてデータ出力端子ＴＳＤＯを抵抗成分を介し電源配線ＷＲ＿Ｈに接続する。
【0103】
レベル調整回路３０＿Ｂ１又は３０＿Ｂ２では、データ出力端子ＴＳＤＯと電源配線ＷＲ＿Ｈとの間にスイッチを設け、アクティブ期間、ノンアクティブ期間にてスイッチを夫々オフ、オンとする。スイッチがオンとされることで抵抗成分を含む電路を通じデータ出力端子ＴＳＤＯ及び電源配線ＷＲ＿Ｈ間が接続される。ここにおける電路は、レベル調整回路３０＿Ｂ１又は３０＿Ｂ２に設けられる電路（ノードＮＤ１及び電源配線ＷＲ＿Ｈ間の電路）であり、当該電路中に、スイッチ（１６１）及び制限抵抗（１６２）の直列回路、又は、有意なオン抵抗を有するスイッチ（１７１）が含まれる。
【0104】
これに対し、レベル調整回路３０＿Ｂ３では、アクティブ期間からノンアクティブ期間に切り替わってからの時間経過に伴って、上述の抵抗成分の値を段階的に増大させる。図１８の構成に関し、抵抗成分は上記状態ＳＴ＿Ｂ［ｊ］ではトランジスタ１８１［ｊ］のオン抵抗に相当する。
【0105】
＜＜実施例ＥＸ＿Ｃ＞＞
実施例ＥＸ＿Ｃを説明する。実施例ＥＸ＿Ｃでは、上述の各事項に対する変形技術又は補足事項等を示す。
実施例ＥＸ＿Ｃを説明する。実施例ＥＸ＿Ｃでは、上述の各事項に対する変形技術又は補足事項等を示す。
【0106】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。従って例えば、選択信号ＣＳＢのアクティブレベルはハイレベルであって且つ選択信号ＣＳＢのノンアクティブレベルはローレベルであっても良い。
【0107】
本開示に係るＡＤコンバータ１が逐次比較型Ａ／Ｄ変換回路である限り、ＡＤコンバータ１の内部構成は様々に変更可能である。従って例えば、ＡＤコンバータ１は、キャパシタアレイ及びスイッチアレイを有するキャパシタ型ＤＡＣを用いてＡＤ変換動作を行う構成であっても良い。
【0108】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0109】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0110】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0111】
本開示の一側面に係る逐次比較型ＡＤ変換回路は、アナログ信号（ＡＩＮ）をデジタルデータ（ＤＯＵＴ）に変換する逐次比較型ＡＤ変換回路（１）において、アクティブ又はノンアクティブの選択信号（ＣＳＢ）を受けるよう構成された選択信号入力端子（ＴＣＳＢ）と、クロック信号（ＳＣＫ）を受けるよう構成されたクロック入力端子（ＴＳＣＫ）と、前記選択信号がアクティブであるアクティブ期間において、前記クロック信号に同期して前記デジタルデータを生成するよう構成された主回路（１０）と、データ出力端子（ＴＳＤＯ）と、前記アクティブ期間において、前記デジタルデータを前記クロック信号に同期したシリアル信号にて前記データ出力端子から出力するよう構成されたデータ出力回路（２０）と、レベル調整回路（３０）と、を備え、前記データ出力回路は、前記選択信号のノンアクティブからアクティブへの切り替わりに応答して前記データ出力端子の信号レベルを第１レベル（ローレベル又はハイレベル）に設定し、その後、前記アクティブ期間において前記データ出力端子の信号レベルを前記第１レベル又は第２レベル（ハイレベル又はローレベル）に設定することにより前記シリアル信号を出力し、前記レベル調整回路は、前記アクティブ期間から前記選択信号がノンアクティブとなるノンアクティブ期間へ切り替わるときにおいて前記データ出力端子の信号レベルが前記第２レベルを有するとき、前記ノンアクティブ期間への切り替わり後において、前記データ出力端子の信号レベルを前記第２レベルから前記第１レベルに向かわせる構成（第１の構成）である。
【0112】
選択信号のアクティブからノンアクティブへの切り替わり直前においてデータ出力端子の信号レベルが第２レベル（例えばハイレベル）を有する場合がある。その後、選択信号が再びアクティブに切り替わる直前において、仮にデータ出力端子の信号レベルが第２レベルを有していると、選択信号のアクティブへの切り替わりに伴ってデータ出力端子の信号レベルが第１レベル（例えばローレベル）に急激に変化することにより、ノイズが発生することがある。上記構成に係る逐次比較型ＡＤ変換回路では、レベル調整回路により、ノンアクティブ期間にてデータ出力端子の信号レベルを第１レベルに向かわせることができるため、上記ノイズが抑制され、結果、ＡＤ変換の特性向上が図られる。
【0113】
上記第１の構成に係る逐次比較型ＡＤ変換回路において、前記第１レベルはグランドの電位に相当し、前記第２レベルは前記第１レベルよりも高い電源電圧の電位に相当し、前記レベル調整回路は、前記ノンアクティブ期間において前記データ出力端子を抵抗成分（例えば図９の制限抵抗１１２）を介しグランドに接続する構成（第２の構成）であっても良い。
【0114】
これにより、ノンアクティブ期間にてデータ出力端子の信号レベルを緩やかに第１レベルに向かわせることができる。信号レベルの急激な変化の抑制はノイズ低減に寄与する。
【0115】
上記第２の構成に係る逐次比較型ＡＤ変換回路において（図９、図１１参照）、前記レベル調整回路は、前記データ出力端子とグランドとの間に設けられたスイッチ（１１１、１２１）を有し、前記アクティブ期間において前記スイッチをオフに設定し且つ前記ノンアクティブ期間において前記スイッチをオンに設定し、前記スイッチがオンとされることで前記抵抗成分を含む電路を通じ前記データ出力端子及びグランド間が接続される構成（第３の構成）であっても良い。
【0116】
上記第２の構成に係る逐次比較型ＡＤ変換回路において（図１２参照）、前記レベル調整回路は、前記アクティブ期間から前記ノンアクティブ期間に切り替わってからの時間経過に伴って、前記抵抗成分の値を段階的に増大させる構成（第４の構成）であっても良い。
【0117】
これにより、ノイズの抑制効果が更に高まる。
【0118】
上記第１の構成に係る逐次比較型ＡＤ変換回路において、前記第２レベルはグランドの電位に相当し、前記第１レベルは前記第２レベルよりも高い電源電圧の電位に相当し、
前記レベル調整回路は、前記ノンアクティブ期間において前記データ出力端子を抵抗成分（例えば図１５の制限抵抗１６２）を介し前記電源電圧が加わる電源配線に接続する構成（第５の構成）であっても良い。
前記レベル調整回路は、前記ノンアクティブ期間において前記データ出力端子を抵抗成分（例えば図１５の制限抵抗１６２）を介し前記電源電圧が加わる電源配線に接続する構成（第５の構成）であっても良い。
【0119】
これにより、ノンアクティブ期間にてデータ出力端子の信号レベルを緩やかに第１レベルに向かわせることができる。信号レベルの急激な変化の抑制はノイズ低減に寄与する。
【0120】
上記第５の構成に係る逐次比較型ＡＤ変換回路において（図１５、図１７参照）、前記レベル調整回路は、前記データ出力端子と前記電源配線との間に設けられたスイッチ（１６１、１７１）を有し、前記アクティブ期間において前記スイッチをオフに設定し且つ前記ノンアクティブ期間において前記スイッチをオンに設定し、前記スイッチがオンとされることで前記抵抗成分を含む電路を通じ前記データ出力端子及び前記電源配線間が接続される構成（第６の構成）であっても良い。
【0121】
上記第５の構成に係る逐次比較型ＡＤ変換回路において（図１８参照）、前記レベル調整回路は、前記アクティブ期間から前記ノンアクティブ期間に切り替わってからの時間経過に伴って、前記抵抗成分の値を段階的に増大させる構成（第７の構成）であっても良い。
【0122】
これにより、ノイズの抑制効果が更に高まる。
【0123】
上記第１～第７の構成の何れかに係る逐次比較型ＡＤ変換回路において、前記データ出力端子から見た前記データ出力回路のインピーダンスは、前記ノンアクティブ期間において、前記アクティブ期間よりも高い構成（第８の構成）であっても良い。
【0124】
上記第２～第８の構成の何れかに係る逐次比較型ＡＤ変換回路において、前記データ出力回路は、互いに直列接続されたハイサイドトランンジスタ（２２Ｈ）及びローサイドトランジスタ（２２Ｌ）を有する出力段回路（２２）を備え、前記ハイサイドトランンジスタの第１電極に前記電源電圧が加わり、前記ハイサイドトランンジスタの第２電極及び前記ローサイドトランンジスタの第１電極は前記データ出力端子に接続され、前記ローサイドトランンジスタの第２電極はグランドに接続され、前記データ出力回路は、前記アクティブ期間において、前記ハイサイドトランンジスタ及び前記ローサイドトランジスタの内、一方をオンとすることで前記データ出力端子の信号レベルを前記第１レベルに設定し、他方をオンとすることで前記データ出力端子の信号レベルを前記第２レベルに設定し、前記ノンアクティブ期間において、前記ハイサイドトランンジスタ及び前記ローサイドトランジスタを共にオフとする構成（第９の構成）であっても良い。
【符号の説明】
【0125】
１ ＡＤコンバータ
２ ＭＰＵ
１０ 主回路
１１ トラック／ホールド回路
１２ コンパレータ
１３ ＤＡＣ
１４ 制御回路
２０ データ出力回路
２１ ドライバ
２２ 出力段回路
２２Ｈ、２２Ｌ トランジスタ（ハイサイド／ローサイドトランジスタ）
２３、２４ 保護ダイオード
３０、３０＿Ａ、３０＿Ｂ レベル調整回路
ＴＶＤＤ 電源端子
ＴＧＮＤ グランド端子
ＴＡＩＮ アナログ入力端子
ＴＳＤＯ データ出力端子
ＴＣＳＢ 選択信号入力端子
ＴＳＣＫ クロック入力端子
ＡＩＮ アナログ信号
ＳＤＯ データ信号
ＣＳＢ 選択信号
ＳＣＫ クロック信号
ＶＤＤ、ＩＯＶＤＤ 電源電圧
ＷＲ＿Ｈ 電源配線
３０＿Ａ１～３０＿Ａ３ レベル調整回路
１１１、１２１、１３１［１］～１３１［Ｍ］ トランジスタ
１１２ 制限抵抗
１３１ トランジスタ群
１３２ ゲート信号生成回路
３０＿Ｂ１～３０＿Ｂ３ レベル調整回路
１６１、１７１、１８１［１］～１８１［Ｍ］ トランジスタ
１６２ 制限抵抗
１８１ トランジスタ群
１８２ ゲート信号生成回路
２ ＭＰＵ
１０ 主回路
１１ トラック／ホールド回路
１２ コンパレータ
１３ ＤＡＣ
１４ 制御回路
２０ データ出力回路
２１ ドライバ
２２ 出力段回路
２２Ｈ、２２Ｌ トランジスタ（ハイサイド／ローサイドトランジスタ）
２３、２４ 保護ダイオード
３０、３０＿Ａ、３０＿Ｂ レベル調整回路
ＴＶＤＤ 電源端子
ＴＧＮＤ グランド端子
ＴＡＩＮ アナログ入力端子
ＴＳＤＯ データ出力端子
ＴＣＳＢ 選択信号入力端子
ＴＳＣＫ クロック入力端子
ＡＩＮ アナログ信号
ＳＤＯ データ信号
ＣＳＢ 選択信号
ＳＣＫ クロック信号
ＶＤＤ、ＩＯＶＤＤ 電源電圧
ＷＲ＿Ｈ 電源配線
３０＿Ａ１～３０＿Ａ３ レベル調整回路
１１１、１２１、１３１［１］～１３１［Ｍ］ トランジスタ
１１２ 制限抵抗
１３１ トランジスタ群
１３２ ゲート信号生成回路
３０＿Ｂ１～３０＿Ｂ３ レベル調整回路
１６１、１７１、１８１［１］～１８１［Ｍ］ トランジスタ
１６２ 制限抵抗
１８１ トランジスタ群
１８２ ゲート信号生成回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】