知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024029438
(43)【公開日】2024-03-06
(54)【発明の名称】メモリデバイス及びメモリシステム
(51)【国際特許分類】
G06F 12/0862 20160101AFI20240228BHJP
【ＦＩ】
G06F12/0862 105
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022131698
(22)【出願日】2022-08-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】鈴木 智哉
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205JJ11
5B205NN92
(57)【要約】
【課題】読み出し性能を向上させることが可能なメモリデバイス及びメモリシステムを提供することにある。
【解決手段】実施形態に係るメモリデバイスは、コントローラと、不揮発性メモリと、キャッシュメモリとを具備する。コントローラは、不揮発性メモリに格納されているデータを読み出すために順次アクセスされる複数の第１アドレスを記録し、記録された複数の第１アドレスのうちの第２アドレスと、第２アドレスがアクセスされた後にアクセスされると推定される複数の第１アドレスのうちの第３アドレスとを含むアドレスリストを取得し、アドレスリストに含まれる第２アドレスがアクセスされた場合に、アドレスリストに含まれる第３アドレスに基づいて不揮発性メモリからデータを読み出し、読み出されたデータをキャッシュメモリに格納する。
【選択図】図１
【解決手段】実施形態に係るメモリデバイスは、コントローラと、不揮発性メモリと、キャッシュメモリとを具備する。コントローラは、不揮発性メモリに格納されているデータを読み出すために順次アクセスされる複数の第１アドレスを記録し、記録された複数の第１アドレスのうちの第２アドレスと、第２アドレスがアクセスされた後にアクセスされると推定される複数の第１アドレスのうちの第３アドレスとを含むアドレスリストを取得し、アドレスリストに含まれる第２アドレスがアクセスされた場合に、アドレスリストに含まれる第３アドレスに基づいて不揮発性メモリからデータを読み出し、読み出されたデータをキャッシュメモリに格納する。
【選択図】図１
【特許請求の範囲】
【請求項1】
コントローラと、
不揮発性メモリと、
キャッシュメモリと
を具備し、
前記コントローラは、
前記不揮発性メモリに格納されているデータを読み出すために順次アクセスされる複数の第１アドレスを記録し、
前記記録された複数の第１アドレスのうちの第２アドレスと、前記第２アドレスがアクセスされた後にアクセスされると推定される前記複数の第１アドレスのうちの第３アドレスとを含むアドレスリストを取得し、
前記アドレスリストに含まれる第２アドレスがアクセスされた場合に、前記アドレスリストに含まれる第３アドレスに基づいて前記不揮発性メモリからデータを読み出し、
前記読み出されたデータを前記キャッシュメモリに格納する
メモリデバイス。
不揮発性メモリと、
キャッシュメモリと
を具備し、
前記コントローラは、
前記不揮発性メモリに格納されているデータを読み出すために順次アクセスされる複数の第１アドレスを記録し、
前記記録された複数の第１アドレスのうちの第２アドレスと、前記第２アドレスがアクセスされた後にアクセスされると推定される前記複数の第１アドレスのうちの第３アドレスとを含むアドレスリストを取得し、
前記アドレスリストに含まれる第２アドレスがアクセスされた場合に、前記アドレスリストに含まれる第３アドレスに基づいて前記不揮発性メモリからデータを読み出し、
前記読み出されたデータを前記キャッシュメモリに格納する
メモリデバイス。
【請求項2】
前記不揮発性メモリは、データ読み出し動作の単位であるページを複数含み、
前記コントローラは、前記アドレスリストに含まれる第３アドレスに基づいて読み出されるデータのうちの２つ以上のデータが前記複数のページのうちの１つのページに配置されている場合には、前記ページから１回の読み出し動作で前記２つ以上のデータを読み出して前記キャッシュメモリに格納する
請求項１記載のメモリデバイス。
前記コントローラは、前記アドレスリストに含まれる第３アドレスに基づいて読み出されるデータのうちの２つ以上のデータが前記複数のページのうちの１つのページに配置されている場合には、前記ページから１回の読み出し動作で前記２つ以上のデータを読み出して前記キャッシュメモリに格納する
請求項１記載のメモリデバイス。
【請求項3】
前記不揮発性メモリは、データ読み出し動作の単位であるページを複数含み、
前記アドレスリストは、複数の第３アドレスを含み、
前記コントローラは、前記アドレスリストに含まれる第２アドレスがアクセスされる前に、前記複数の第３アドレスの各々に基づいて読み出されるデータを前記不揮発性メモリに含まれる同一のページ内に配置する
請求項１記載のメモリデバイス。
前記アドレスリストは、複数の第３アドレスを含み、
前記コントローラは、前記アドレスリストに含まれる第２アドレスがアクセスされる前に、前記複数の第３アドレスの各々に基づいて読み出されるデータを前記不揮発性メモリに含まれる同一のページ内に配置する
請求項１記載のメモリデバイス。
【請求項4】
前記コントローラは、
前記複数の第３アドレスの各々に基づいて読み出されるデータが前記不揮発性メモリに含まれる同一のページ内に配置された場合、前記第２アドレスと前記ページを識別するためのページ番号を含む第４アドレスとを含むアクセス再生用データを生成し、
前記アクセス再生用データに含まれる第２アドレスがアクセスされた場合、前記アクセス再生用データに含まれる第４アドレスに基づいて前記不揮発性メモリからデータを読み出す
請求項３記載のメモリデバイス。
前記複数の第３アドレスの各々に基づいて読み出されるデータが前記不揮発性メモリに含まれる同一のページ内に配置された場合、前記第２アドレスと前記ページを識別するためのページ番号を含む第４アドレスとを含むアクセス再生用データを生成し、
前記アクセス再生用データに含まれる第２アドレスがアクセスされた場合、前記アクセス再生用データに含まれる第４アドレスに基づいて前記不揮発性メモリからデータを読み出す
請求項３記載のメモリデバイス。
【請求項5】
前記複数の第３アドレスは、優先度が高い第５アドレスと優先度が低い第６アドレスとを含み、
前記コントローラは、
前記第５アドレスに基づいて読み出されるデータを前記不揮発性メモリに含まれる第１ページ内に配置し、前記第２アドレスと前記第１ページを識別するためのページ番号を含む第４アドレスとを含む第１アクセス再生用データを生成し、
前記第６アドレスに基づいて読み出されるデータを前記不揮発性メモリに含まれる前記第１ページとは異なる第２ページ内に配置し、前記第２アドレスと前記第２ページを識別するためのページ番号を含む第４アドレスとを含む第２アクセス再生用データを生成し、
前記データを前記キャッシュメモリに格納するために、前記第２アクセス再生用データよりも優先的に前記第１アクセス再生用データを参照する
請求項４記載のメモリデバイス。
前記コントローラは、
前記第５アドレスに基づいて読み出されるデータを前記不揮発性メモリに含まれる第１ページ内に配置し、前記第２アドレスと前記第１ページを識別するためのページ番号を含む第４アドレスとを含む第１アクセス再生用データを生成し、
前記第６アドレスに基づいて読み出されるデータを前記不揮発性メモリに含まれる前記第１ページとは異なる第２ページ内に配置し、前記第２アドレスと前記第２ページを識別するためのページ番号を含む第４アドレスとを含む第２アクセス再生用データを生成し、
前記データを前記キャッシュメモリに格納するために、前記第２アクセス再生用データよりも優先的に前記第１アクセス再生用データを参照する
請求項４記載のメモリデバイス。
【請求項6】
前記コントローラは、前記複数の第１アドレスを複数回記録し、
前記第５及び第６アドレスは、前記複数回記録された複数の第１アドレスにおける出現回数に基づいて決定される
請求項５記載のメモリデバイス。
前記第５及び第６アドレスは、前記複数回記録された複数の第１アドレスにおける出現回数に基づいて決定される
請求項５記載のメモリデバイス。
【請求項7】
前記コントローラは、複数の第２アドレス及び前記複数の第２アドレスの各々がアクセスされた後にアクセスされると推定される複数の第３アドレスを含むアドレスリストを取得し、
前記アドレスリストに含まれる複数の第２アドレスの各々に対応する複数のアクセス再生用データを生成し、
前記第２アドレスがアクセスされた場合、前記データを前記キャッシュメモリに格納するために参照するアクセス再生用データを、別の第２アドレスに対応するアクセス再生用データに入れ替える
請求項４記載のメモリデバイス。
前記アドレスリストに含まれる複数の第２アドレスの各々に対応する複数のアクセス再生用データを生成し、
前記第２アドレスがアクセスされた場合、前記データを前記キャッシュメモリに格納するために参照するアクセス再生用データを、別の第２アドレスに対応するアクセス再生用データに入れ替える
請求項４記載のメモリデバイス。
【請求項8】
複数のプログラムを実行するように構成されたプロセッサに接続され、
前記コントローラは、
前記プログラム毎のアクセス再生用データを生成し、
前記第２アドレスがアクセスされた場合に、前記第２アドレスに基づいて特定のプログラムの実行の開始を検出し、
前記検出結果に基づいて、前記データを前記キャッシュメモリに格納するために参照されるアクセス再生用データを入れ替える
請求項４記載のメモリデバイス。
前記コントローラは、
前記プログラム毎のアクセス再生用データを生成し、
前記第２アドレスがアクセスされた場合に、前記第２アドレスに基づいて特定のプログラムの実行の開始を検出し、
前記検出結果に基づいて、前記データを前記キャッシュメモリに格納するために参照されるアクセス再生用データを入れ替える
請求項４記載のメモリデバイス。
【請求項9】
前記アドレスリストに含まれる第２アドレス及び第３アドレスに基づいて読み出されるデータのうち、前記第２アドレスがアクセスされることによって前記キャッシュメモリに格納されないデータは、前記不揮発性メモリよりもデータを高速に読み出すことが可能な記憶領域に予め配置されている請求項１～８のいずれか一項に記載のメモリデバイス。
【請求項10】
メモリデバイスと、
前記メモリデバイスに接続されるプロセッサと
を具備し、
前記メモリデバイスは、コントローラと、不揮発性メモリと、キャッシュメモリとを備え、
前記コントローラは、
前記不揮発性メモリに格納されているデータを読み出すために順次アクセスされる複数の第１アドレスを記録し、
前記記録された複数の第１アドレスのうちの第２アドレスと、前記第２アドレスがアクセスされた後にアクセスされると推定される前記複数の第１アドレスのうちの第３アドレスとを含むアドレスリストを取得し、
前記アドレスリストに含まれる第２アドレスがアクセスされた場合に、前記アドレスリストに含まれる第３アドレスに基づいて前記不揮発性メモリからデータを読み出し、
前記読み出されたデータを前記キャッシュメモリに格納し、
前記プロセッサは、前記記録された複数の第１アドレスに基づいて前記アドレスリストを作成する
メモリシステム。
前記メモリデバイスに接続されるプロセッサと
を具備し、
前記メモリデバイスは、コントローラと、不揮発性メモリと、キャッシュメモリとを備え、
前記コントローラは、
前記不揮発性メモリに格納されているデータを読み出すために順次アクセスされる複数の第１アドレスを記録し、
前記記録された複数の第１アドレスのうちの第２アドレスと、前記第２アドレスがアクセスされた後にアクセスされると推定される前記複数の第１アドレスのうちの第３アドレスとを含むアドレスリストを取得し、
前記アドレスリストに含まれる第２アドレスがアクセスされた場合に、前記アドレスリストに含まれる第３アドレスに基づいて前記不揮発性メモリからデータを読み出し、
前記読み出されたデータを前記キャッシュメモリに格納し、
前記プロセッサは、前記記録された複数の第１アドレスに基づいて前記アドレスリストを作成する
メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリデバイス及びメモリシステムに関する。
【背景技術】
【0002】
近年では、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）を備えるメモリデバイスが知られており、このようなメモリデバイスを従来ＤＲＡＭ（Dynamic Random Access Memory）等で構成されるメインメモリ（主記憶装置）の一部として用いることが検討されている。
【0003】
しかしながら、上記したメモリデバイスはＤＲＡＭよりも低コストであるという利点がある一方で、当該ＤＲＡＭよりもデータの読み出しレイテンシが長い。したがって、メモリデバイスの読み出し性能を向上させることが求められている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２０－０８７４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
そこで、本発明が解決しようとする課題は、読み出し性能を向上させることが可能なメモリデバイス及びメモリシステムを提供することにある。
【課題を解決するための手段】
【0006】
実施形態に係るメモリデバイスは、コントローラと、不揮発性メモリと、キャッシュメモリとを具備する。前記コントローラは、前記不揮発性メモリに格納されているデータを読み出すために順次アクセスされる複数の第１アドレスを記録し、前記記録された複数の第１アドレスのうちの第２アドレスと、前記第２アドレスがアクセスされた後にアクセスされると推定される前記複数の第１アドレスのうちの第３アドレスとを含むアドレスリストを取得し、前記アドレスリストに含まれる第２アドレスがアクセスされた場合に、前記アドレスリストに含まれる第３アドレスに基づいて前記不揮発性メモリからデータを読み出し、前記読み出されたデータを前記キャッシュメモリに格納する。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。
【図2】第１実施形態におけるアクセス記録処理の一例について説明するための図。
【図3】第１実施形態におけるアクセス履歴解析部の動作の概要について説明するための図。
【図4】第１実施形態におけるアクセスパターンの一例を示す図。
【図5】第１実施形態におけるアクセスパターンから作成されたアドレスリストの一例を示す図。
【図6】第１実施形態におけるデータ配置処理の一例について説明するための図。
【図7】第１実施形態におけるアクセス再生用データの一例を示す図。
【図8】第１実施形態におけるアクセス再生処理の一例について説明するための図。
【図9】第２実施形態においてアクセスパターンを構成する論理アドレスに割り当てられる優先度の一例について説明するための図。
【図10】第２実施形態におけるデータ配置処理の一例について説明するための図。
【図11】第２実施形態におけるアクセス再生処理の処理手順の一例を示すフローチャート。
【図12】第２実施形態において条件分岐によりアクセスパターンが変化する例を示す図。
【図13】第３実施形態に係るメモリデバイスの構成の一例を示すブロック図。
【図14】第３実施形態におけるアクセス再生用データの一例を示す図。
【図15】第３実施形態におけるアクセス再生処理の処理手順の一例を示すフローチャート。
【図16】第４実施形態に係るメモリデバイスの構成の一例を示すブロック図。
【発明を実施するための形態】
【0008】
【0009】
本実施形態に係るメモリデバイス１０は例えばＣＰＵ２０等のプロセッサと接続可能に構成されており、当該メモリデバイス１０及びＣＰＵ２０は、メモリシステム３０を構成する。
【0010】
ここで、本実施形態におけるメモリシステム３０は、例えばサーバの構築や保守等を行うことなく当該サーバ上で各種プログラム（アプリケーションプログラム）を実行することが可能なサーバレスコンピューティングを実現するために用いられるものとする。サーバレスコンピューティングにおいては、例えば所定の時刻（つまり、定時）、ファイルのアップロードまたはメッセージの受信といったイベントの発生（トリガ）に応じて事前に登録されたプログラムを実行するようなことが可能である。
【0011】
ところで、上記したサーバレスコンピューティングにおいては短時間でプログラムが実行されることがあり、その場合、当該プログラムの起動部分を高速化することが好ましい。
【0012】
この場合、起動部分のオーバーヘッドをなくすために、起動済み状態でメモリの状態を維持する場合、大容量のメモリが必要となる。
【0013】
メモリシステム３０においてはメインメモリとして例えばＤＲＡＭ（図示せず）が使用されるが、当該ＤＲＡＭの大容量化はコストがかかる。
【0014】
そこで、本実施形態においては、上記したサーバレスコンピューティングを実現するためのサーバとして用いられるメモリシステム３０を構成するメモリデバイス１０を、ＣＰＵ２０に接続されているメインメモリとして動作させるものとする。なお、メモリデバイス１０は、不揮発性メモリを有し、ＤＲＡＭとストレージ装置（例えば、ＳＳＤ等）との中間的な性能を有する。具体的には、メモリデバイス１０の記憶容量はメインメモリ（ＤＲＡＭ）よりも大きく、メモリデバイス１０に対するアクセス速度はストレージ装置よりも高速である。本実施形態においては、このようなメモリデバイス１０を用いることによって、実質的にメインメモリの大容量化を実現する。
【0015】
しかしながら、メモリデバイス１０はＤＲＡＭと比較してデータの読み出しレイテンシが長く、上記したようにサーバにおいて実行されるプログラムの性能（アプリケーション性能）が低下する。
【0016】
本実施形態においては、このようなアプリケーション性能の低下を抑制する（つまり、読み出し性能を向上させる）メモリデバイス１０（及びメモリシステム３０）を提供する。なお、本実施形態に係るメモリデバイス１０は、上記したようにメインメモリの一部として動作するため、不揮発性の記憶装置でありながら、揮発性のメモリデバイスとして扱われる。
【0017】
メモリデバイス１０は、例えばメモリバスを介してＣＰＵ２０と接続される。なお、メモリデバイス１０とＣＰＵ２０とを接続するメモリバスは、例えばＣｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ ＬｉｎｋＴＭ（ＣＸＬＴＭ）規格に準拠したＣＸＬＴＭバスを含むが、他の規格に準拠したバスであってもよい。
【0018】
ここで、本実施形態におけるＣＰＵ２０は、例えばマルチコアプロセッサであり、メモリバスを介してメモリデバイス１０にアクセスする。具体的には、ＣＰＵ２０は、データを書き込むためのライトアクセス要求であるストアコマンドをメモリデバイス１０に送信する。また、ＣＰＵ２０は、データを読み出すためのリードアクセス要求であるロードコマンドをメモリデバイス１０に送信する。
【0019】
なお、ＣＰＵ２０がメモリデバイス１０にアクセスする場合には、プログラム（アプリケーションンプログラム）によって使用される仮想メモリアドレスから変換された物理メモリアドレスが使用される。すなわち、上記したライトアクセス要求（ストアコマンド）及びリードアクセス要求（ロードコマンド）においては仮想メモリアドレスから変換された物理メモリアドレスが指定されており、ＣＰＵ２０がメモリデバイス１０にアクセスする場合には、当該物理メモリアドレスがＣＰＵ２０からメモリデバイス１０に送信される。以下の説明においては、ＣＰＵ２０がメモリデバイス１０にアクセスする際にＣＰＵ２０において指定される物理メモリアドレス（当該ＣＰＵ２０からメモリデバイス１０に送信される物理メモリアドレス）を、便宜的に、論理アドレスと称する。
【0020】
また、メモリバスを介したメモリデバイス１０へのリード／ライトアクセスは、予め規定されたデータの粒度で実行される。データの粒度は、例えば６４バイト（６４Ｂ）であるが、１２８バイト（１２８Ｂ）及び２５６バイト（２５６Ｂ）等であってもよい。なお、データの粒度が例えば６４バイトである場合には、ＣＰＵ２０は、当該ＣＰＵ２０からメモリデバイス１０に論理アドレスを送信することによって、当該６４バイトのデータにアクセスすることができる。
【0021】
メモリデバイス１０は、ＮＡＮＤ型フラッシュメモリ１１、キャッシュメモリ１２及びコントローラ１３を備える。
【0022】
ＮＡＮＤ型フラッシュメモリ１１は、不揮発性メモリである。具体的には、ＮＡＮＤ型フラッシュメモリ１１は、例えば３次元構造のフラッシュメモリである。ＮＡＮＤ型フラッシュメモリ１１は、複数のブロックを有する。複数のブロックの各々は、データ消去動作の単位である。また、複数のブロックの各々は、複数の物理ページを含む。複数の物理ページの各々は、同一ワード線に接続された複数のメモリセルを含む。複数の物理ページの各々は、データプログラム動作及びデータ読み出し動作の単位である。なお、複数の物理ページの各々のサイズは、データアクセス単位よりも大きい。ページ内に配置されたデータを読み出す場合、ＮＡＮＤ型フラッシュメモリ１１は、１つの物理ページから読み出されたデータ（１つの物理ページサイズ分のデータ）のうちの一部のデータだけを出力することができる。
【0023】
上記したように論理アドレスが当該ＣＰＵ２０からメモリデバイス１０に送信された場合（つまり、ＣＰＵ２０によって当該論理アドレスがアクセスされた場合）、当該論理アドレスは、アドレス変換テーブルに基づいて、ＮＡＮＤ型フラッシュメモリ１１内の物理的な位置を示すアドレス（以下、物理アドレスと表記）に変換される。すなわち、図１に示されるＮＡＮＤ型フラッシュメモリ１１にデータを書き込むまたは当該ＮＡＮＤ型フラッシュメモリ１１からデータを読み出す場合には、物理アドレスが使用される。このようなアドレス変換を行うコントローラ（ＮＡＮＤ型フラッシュメモリ１１を制御するコントローラ）は、図１に示すＮＡＮＤ型フラッシュメモリ１１に含まれているものとする。なお、上記したアドレス変換テーブルは、ＮＡＮＤ型フラッシュメモリ１１に格納されていてもよいし、ＤＲＡＭ（図示せず）に保持されていてもよい。
【0024】
キャッシュメモリ１２は、ＮＡＮＤ型フラッシュメモリ１１に対してキャッシュメモリとして動作する揮発性メモリであり、当該ＮＡＮＤ型フラッシュメモリ１１から読み出されるデータをキャッシュするように動作する。キャッシュメモリ１２は、例えばメモリデバイス１０に備えられるＤＲＡＭまたはＳＲＡＭ（Static Random Access Memory）によって実現される。また、図１には示されていないが、キャッシュメモリ１２を制御するコントローラは、図１に示すキャッシュメモリ１２に含まれているものとする。
【0025】
ここで、上記したＮＡＮＤ型フラッシュメモリ１１及びキャッシュメモリ１２の動作について簡単に説明する。
【0026】
例えばＣＰＵ２０がメモリデバイス１０からデータを読み出す場合には、当該ＣＰＵ２０によってアクセスされる論理アドレスが当該ＣＰＵ２０からメモリデバイス１０に送信される。このようにＣＰＵ２０から送信された論理アドレスに基づいて読み出されるデータ（以下、読み出し対象データと表記）がキャッシュメモリ１２に格納されている場合には、メモリデバイス１０は、当該読み出し対象データをキャッシュメモリ１２から読み出し、当該読み出し対象データをＣＰＵ２０に返す。
【0027】
一方、読み出し対象データがキャッシュメモリ１２に格納されていない場合には、メモリデバイス１０は、当該読み出し対象データをＮＡＮＤ型フラッシュメモリ１１から読み出し、当該読み出し対象データをＣＰＵ２０に返す。
【0028】
キャッシュメモリ１２（例えば、ＤＲＡＭ）はＮＡＮＤ型フラッシュメモリ１１よりも高速にデータを読み出すことが可能であるため、読み出し対象データがキャッシュメモリ１２に格納されている場合には、メモリデバイス１０の読み出し性能を向上させることができる。一方、読み出し対象データがキャッシュメモリ１２に格納されていない場合には、メモリデバイス１０の読み出し性能を向上させることができない。
【0029】
ここで、例えば上記したように読み出し対象データがＮＡＮＤ型フラッシュメモリ１１から読み出された場合には、当該読み出し対象データはキャッシュメモリ１２に格納される。このため、読み出し対象データがキャッシュメモリ１２に格納されている間に当該読み出し対象データを読み出すための論理アドレスがＣＰＵ２０から再度送信された場合には、当該読み出し対象データをキャッシュメモリ１２から高速に読み出すことが可能である。
【0030】
しかしながら、キャッシュメモリ１２の容量は有限であり、当該キャッシュメモリ１２に格納されたデータは、時間の経過とともに当該キャッシュメモリ１２から消去される場合がある。本実施形態に係るメモリシステム３０が上記したようにサーバレスコンピューティングを実現するためのサーバとして用いられる場合、当該サーバにおいては同一のプログラムが繰り返し実行されると考えられるが、当該プログラムは例えばイベントの発生に応じて実行されるため、当該プログラムが実行されるタイミングは不明である。このため、一度プログラムが実行されることによってデータがキャッシュメモリ１２に格納されたとしても、当該プログラムが再度実行される時点では、当該データが既にキャッシュメモリ１２から消去されている可能性がある。
【0031】
そこで、本実施形態において、コントローラ１３は、同一のプログラムが実行される際には前回の実行時と同一のデータが読み出される（同一のデータにアクセスされる）ことが多い性質を利用し、ＣＰＵ２０からメモリデバイス１０へのアクセスパターン（データの読み出しパターン）に基づいてデータをプリフェッチするように動作する。なお、本実施形態において「データをプリフェッチする」とは、ＮＡＮＤ型フラッシュメモリ１１に格納されているデータを予め読み出して、当該読み出されたデータをキャッシュメモリ１２に格納しておくことをいう。
【0032】
コントローラ１３は、アクセス記録部１３１、配置部１３２及びアクセス再生部１３３を含む。
【0033】
アクセス記録部１３１は、ＣＰＵ２０のメモリデバイス１０に対するアクセスを記録する。具体的には、アクセス記録部１３１は、ＣＰＵ２０からメモリデバイス１０に送信される論理アドレス（つまり、ＮＡＮＤ型フラッシュメモリ１１に格納されているデータを読み出すためにＣＰＵ２０によって順次アクセスされる複数の論理アドレス）のシーケンス（以下、アドレスシーケンスと表記）を記憶する。なお、アクセス記録部１３１によって記録されたアドレスシーケンス（記録シーケンス）は、例えばメモリデバイス１０の外部に配置されているアクセス履歴解析部４０に送信される。
【0034】
アクセス履歴解析部４０は、アクセス記録部１３１から送信されたアドレスシーケンス（ＣＰＵ２０によって順次アクセスされた論理アドレスの履歴）を解析する。これにより、アクセス履歴解析部４０は、上記したプリフェッチのトリガとなる論理アドレス（以下、トリガアドレスと表記）と、当該トリガアドレスがアクセスされた後にアクセスされる（つまり、トリガアドレスと近い時刻にアクセスされる）と推定される論理アドレス（以下、再生対象論理アドレスと表記）とを、アドレスシーケンスから特定する。アクセス履歴解析部４０によって特定されたトリガアドレスと再生対象論理アドレスとを含むリスト（以下、アドレスリストと表記）は、配置部１３２に送信される。
【0035】
なお、アクセス履歴解析部４０は、例えばＣＰＵ２０によって実現されることを想定しているが、当該ＣＰＵ２０以外のプロセッサ（またはコントローラ）等によって実現されてもよい。
【0036】
配置部１３２は、アクセス履歴解析部４０から送信されたアドレスリストに含まれる再生対象論理アドレスに基づいてＮＡＮＤ型フラッシュメモリ１１からデータ（以下、再生対象データと表記）を読み出すとともに、当該再生対象データをＮＡＮＤ型フラッシュメモリ１１に含まれる複数のページのうちの同一のページ（以下、再生対象ページと表記）内に配置する（書き込む）。
【0037】
配置部１３２は、アクセス履歴解析部４０から出力されたアドレスリストに含まれるトリガアドレスと、再生対象ページを識別するためのページ番号（当該ページに割り当てられているページ番号）を含む物理アドレス（以下、再生対象物理アドレスと表記）とを含むアクセス再生用データをアクセス再生部１３３に出力する。
【0038】
アクセス再生部１３３は、配置部１３２から出力されたアクセス再生用データを参照して、ＣＰＵ２０からメモリデバイス１０に送信される論理アドレス（ＮＡＮＤ型フラッシュメモリ１１に格納されているデータを読み出すためにＣＰＵ２０によってアクセスされる論理アドレス）を監視する。アクセス再生部１３３は、アクセス再生用データに含まれるトリガアドレスがＣＰＵ２０によってアクセスされた場合に、ＮＡＮＤ型フラッシュメモリ１１に対してプリフェッチを指示する。この場合、アクセス再生用データに含まれる再生対象物理アドレス（に含まれるページ番号）に基づいて再生対象ページ内に配置された再生対象データがＮＡＮＤ型フラッシュメモリ１１から読み出され、当該再生対象データがキャッシュメモリ１２に格納される。
【0039】
以下、本実施形態に係るメモリデバイス１０の動作について説明する。ここでは、アクセス記録部１３１によって実行される処理（以下、アクセス記録処理と表記）、配置部１３２によって実行される処理（以下、データ配置処理と表記）及びアクセス再生部１３３によって実行される処理（以下、アクセス再生処理と表記）について主に説明する。
【0040】
【0041】
上記したように本実施形態にアクセス記録部１３１はＣＰＵ２０によって順次アクセスされる複数の論理アドレスのシーケンス（アドレスシーケンス）を記録するが、当該アドレスシーケンスを記録する期間（アドレスシーケンスの記録を開始するタイミング及び終了するタイミング）は、例えばメモリデバイス１０の外部（例えば、ＣＰＵ２０）から指示される。
【0042】
具体的には、アドレスシーケンスの記録を開始するタイミング（以下、単に記録開始タイミングと表記）の指示をｒｅｃｏｒｄ＿ｓｔａｒｔとすると、当該ｒｅｃｏｒｄ＿ｓｔａｒｔは、メモリシステム３０（サーバレスコンピューティングにおけるサーバ）上で所定のプログラムの実行が開始されるタイミングでアクセス記録部１３１に送信される（ステップＳ１）。このステップＳ１において送信されたｒｅｃｏｒｄ＿ｓｔａｒｔは、例えばコントローラ１３内に設けられているレジスタに格納される。これにより、アクセス記録部１３１は、アドレスシーケンスの記録を開始する。
【0043】
次に、ＣＰＵ２０がプログラムの実行中にメモリデバイス１０（ＮＡＮＤ型フラッシュメモリ１１）からデータを読み出す場合には、当該ＣＰＵ２０によってアクセスされる論理アドレスが当該ＣＰＵ２０からメモリデバイス１０に送信される（ステップＳ２）。
【0044】
この場合、アクセス記録部１３１は、ステップＳ２においてＣＰＵ２０から送信された論理アドレスを取得する（ステップＳ３）。ステップＳ３において取得された論理アドレスは、アクセス記録部１３１において一時的に記録される。
【0045】
ここで、記録開始タイミングは上記したｒｅｃｏｒｄ＿ｓｔａｒｔによって指示されるが、当該アドレスシーケンスの記録を終了するタイミング（以下、単に記録終了タイミングと表記）は、ｒｅｃｏｒｄ＿ｅｎｄによって指示される。
【0046】
上記したｒｅｃｏｒｄ＿ｓｔａｒｔが所定のプログラムの実行が開始するタイミングでアクセス記録部１３１に送信されたものとすると、ｒｅｃｏｒｄ＿ｅｎｄは、当該プログラムの実行が終了されるタイミングでアクセス記録部１３１に送信される（ステップＳ４）。このステップＳ４において送信されたｒｅｃｏｒｄ＿ｅｎｄは、例えばコントローラ１３内に設けられているレジスタに格納される。これにより、アクセス記録部１３１は、アドレスシーケンスの記録を終了する。
【0047】
本実施形態において、上記したステップＳ２及びＳ３の処理は、記録開始タイミング（ｒｅｃｏｒｄ＿ｓｔａｒｔがレジスタに格納されたタイミング）から記録終了タイミング（ｒｅｃｏｒｄ＿ｅｎｄがレジスタに格納されたタイミング）までの間に繰り返し実行される。これにより、アクセス記録部１３１は、上記したアドレスシーケンス（複数の論理アドレスのシーケンス）を記録することができる。
【0048】
アクセス記録部１３１によって記録されたアドレスシーケンスは、当該アクセス記録部１３１からアクセス履歴解析部４０に送信される（ステップＳ５）。ここでは、上記した記録開始タイミングから記録終了タイミングまでの間に記録された複数の論理アドレスをまとめてアクセス記録部１３１からアクセス履歴解析部４０に送信する場合を想定しているが、当該論理アドレスは、ＣＰＵ２０から送信される都度、個別にアクセス記録部１３１からアクセス履歴解析部４０に送信されてもよい。
【0049】
なお、ここではｒｅｃｏｒｄ＿ｓｔａｒｔがレジスタに格納されたタイミングでアドレスシーケンスの記録が開始され、ｒｅｃｏｒｄ＿ｅｎｄがレジスタに格納されたタイミングでアドレスシーケンスの記録が終了される（つまり、記録の開始及び終了に関する明示的な指示が存在する）ものとして説明したが、例えばＣＰＵ２０からメモリデバイス１０に特定の論理アドレスが送信された（当該ＣＰＵ２０によって特定の論理アドレスがアクセスされた）タイミングでアドレスシーケンスの記録が開始され、ＣＰＵ２０からメモリデバイス１０に他の特定の論理アドレスが送信された（当該ＣＰＵ２０によって特定の論理アドレスがアクセスされた）タイミングでアドレスシーケンスの記録が終了されてもよい。この場合、特定の論理アドレスは、別途、事前にメモリデバイス１０に設定されているものとする。また、アドレスシーケンスの記録が終了されるタイミングは、予め定められた数の論理アドレスが記録（取得）されたタイミングであっても構わない。
【0050】
また、図２においてはアクセス記録部１３１によって実行される処理について主に説明したが、アクセス記録処理においてＣＰＵ２０からメモリデバイス１０に送信された論理アドレスに基づいて読み出されるデータ（読み出し対象データ）は、例えばＮＡＮＤ型フラッシュメモリ１１からＣＰＵ２０に返される。
【0051】
ところで、上記したアクセス記録処理が実行されることによってアクセス記録部１３１からアクセス履歴解析部４０にアドレスシーケンス（つまり、アクセス履歴）が送信された場合、アクセス履歴解析部４０は、当該アドレスシーケンスを解析する。
【0052】
以下、図３を参照して、アクセス履歴解析部４０の動作（処理）の概要について簡単に説明する。
【0053】
まず、本実施形態においてメモリシステム３０が備えるＣＰＵ２０は、例えばマルチコアプロセッサであり、複数のプログラム（アプリケーションプログラム）を並列に実行するように構成されているものとする。
【0054】
この場合、上記したようにアクセス記録部１３１がｒｅｃｏｒｄ＿ｓｔａｒｔ及びｒｅｃｏｒｄ＿ｅｎｄに基づいてアドレスシーケンスを記録したとしても、当該記録されたアドレスシーケンスには、例えばプログラムＡを実行するためにＣＰＵ２０によってアクセスされた（つまり、ＣＰＵ２０から送信された）論理アドレス及び当該プログラムＡとは異なるプログラムＢを実行するためにＣＰＵ２０によってアクセスされた論理アドレスが混在している場合がある。
【0055】
このため、アクセス履歴解析部４０は、アクセス記録部１３１から送信されたアドレスシーケンスから、所定のプログラム（例えば、プログラムＡ）を実行する際にＣＰＵ２０によってアクセスされた論理アドレスのシーケンス（以下、アクセスパターンと表記）を抽出する。
【0056】
ここで、図３に示すように、アクセス記録部１３１からアクセス履歴解析部４０に送信されたアドレスシーケンス１００が「Ａ０，Ｂ０，Ａ１，Ａ２，Ｂ１，Ａ３，Ｂ２，・・・」である場合を想定する。なお、図３に示すアドレスシーケンス１００を構成する「Ａ０」、「Ａ１」及び「Ａ２」等はプログラムＡを実行するためにＣＰＵ２０によってアクセスされた論理アドレスを示しており、当該アドレスシーケンス１００を構成する「Ｂ０」、「Ｂ１」及び「Ｂ２」等はプログラムＢを実行するためにＣＰＵ２０によってアクセスされた論理アドレスを示している。すなわち、アドレスシーケンス１００は、ＣＰＵ２０においてプログラムＡ及びＢが並列に実行された場合のアドレスシーケンスである。
【0057】
この場合、アクセス履歴解析部４０は、例えばプログラムＡの実行時に使用する可能性がある仮想メモリアドレス及び物理メモリアドレス（論理アドレス）の範囲（以下、アドレス範囲と表記）を予め保持しているものとする。
【0058】
アクセス履歴解析部４０は、アクセス記録部１３１から送信されたアドレスシーケンス１００（を構成する複数の論理アドレス）と、プログラムＡの実行時に使用する可能性があるアドレス範囲（に含まれる論理アドレス）とを照合することにより、当該アドレスシーケンスから当該プログラムＡのみに関連するアクセスパターン（つまり、プログラムＡを実行する際にＣＰＵ２０によってアクセスされた論理アドレスのシーケンス）を抽出することができる。これによれば、上記したアドレスシーケンス１００からアクセスパターン２００（Ａ０,Ａ１,Ａ２,Ａ３,Ａ４,…）が抽出される。
【0059】
なお、ここではアクセスパターン２００がプログラムＡの実行時に使用する可能性があるアドレス範囲に基づいて抽出されるものとして説明したが、例えばプログラムＡの実行時に使用する可能性があるアドレス範囲が簡単な条件比較等で分離することができる場合には、当該アクセスパターン２００は、当該範囲に基づいてより簡易な処理によって抽出されても構わない。具体的には、例えばプログラムＡの実行時に使用する可能性がある論理アドレスの範囲と、プログラムＢの実行時に使用する可能性がある論理アドレスの範囲とが所定の論理アドレスに対する大小比較で簡単に判定することができる（つまり、アドレス空間が明確に分離されている）場合には、当該比較結果に基づいてアクセスパターンを抽出してもよい。
【0060】
更に、ここではアクセス記録部１３１からアクセス履歴解析部４０に送信されたアドレスシーケンスからアクセスパターンが抽出されるものとして説明したが、例えば上記したアドレス空間が明確に分離されていることにより、特定のプログラムの実行時に使用する可能性がある論理アドレスを容易に判定することが可能である場合には、例えばアクセス記録部１３１内で入力される論理アドレスに対して比較判定処理を行うことによってアクセス記録部１３１が当該特定のプログラムの実行時に使用する可能性がある論理アドレス（のシーケンス）のみを記録し、アクセス記録部１３１における記録容量及びアクセス履歴解析部４０の処理量を低減するようにしてもよい。
【0061】
アクセス履歴解析部４０は、上記したアクセスパターン２００に基づいてアドレスリスト（プログラムＡのアドレスリスト）を作成する。なお、アドレスリストは、アクセスパターン２００のみに基づいて作成されてもよいし、例えばアクセス履歴解析部４０において管理されている過去のアクセスパターンを更に考慮して（つまり、複数回記録されたアドレスシーケンスから抽出された複数のアクセスパターンに基づいて）作成されてもよい。
【0062】
【0063】
図４は、アクセスパターン２００（プログラムＡを実行する際にＣＰＵ２０によってアクセスされた論理アドレスのシーケンス）の一例を示す。図４に示す例では、プログラムＡを実行する際にＣＰＵ２０において論理アドレスＡ０～Ａ１５が順にアクセスされたことが示されている。
【0064】
ここで、上記したようにアクセス履歴解析部４０によって作成されるアドレスリストには、トリガアドレス及び再生対象論理アドレスが対応づけて含まれる。
【0065】
図４に示すアクセスパターン２００の場合、アクセス履歴解析部４０は、例えば当該アクセスパターン２００を構成する複数の論理アドレスのシーケンス（配列）において先頭に配置されている論理アドレスＡ０を第１トリガアドレスとして決定する。また、アクセス履歴解析部４０は、例えばアクセスパターン２００を構成する複数の論理アドレスのうちの論理アドレスＡ８～Ａ１１をトリガアドレスＡ０に対応する第１再生対象論理アドレスとして決定する。
【0066】
ここではアクセスパターン２００において先頭に配置されている論理アドレスＡ０を第１トリガアドレスとして決定し、当該アクセスパターン２００においてトリガアドレスＡ０との間に予め定められた数（ここでは、７つ）の論理アドレスが配置されるような論理アドレスＡ８～Ａ１１を第１再生対象論理アドレスとして決定するものとして説明したが、当該第１トリガアドレス及び第１再生対象論理アドレスは、アクセス履歴解析部４０において予め定められているルール等に従って決定されればよい。
【0067】
ただし、後述するように第１再生対象論理アドレスに基づいて読み出されるデータ（再生対象データ）は、トリガアドレスがＣＰＵ２０によってアクセスされた場合にキャッシュメモリ１２に格納される。このため、プログラムＡが実行される際にアクセスパターン２００のように論理アドレスが順次アクセスされるものとすると、第１トリガアドレスと当該第１トリガアドレスに対応する第１再生対象論理アドレスとの間に配置される論理アドレスの数が少ない場合には、再生対象データがキャッシュメモリ１２に格納される前に第１再生対象論理アドレスがＣＰＵ２０によってアクセスされる可能性がある。一方、第１トリガアドレスと当該第１トリガアドレスに対応する第１再生対象論理アドレスとの間に配置される論理アドレスの数が多い場合には、ＣＰＵ２０において第１トリガアドレスがアクセスされた後に第１再生対象論理アドレスがアクセスされた際に、再生対象データが既にキャッシュメモリ１２から消去されている可能性がある。すなわち、本実施形態においては、ＣＰＵ２０において第１トリガアドレスがアクセスされた後に第１再生対象論理アドレスがアクセスされるタイミングによっては、キャッシュメモリ１２を有効に活用することができない場合がある。このため、本実施形態において、上記した第１トリガアドレス及び第１再生対象論理アドレスは、キャッシュメモリ１２を適切に活用することができるように決定されるものとする。
【0068】
また、ここでは１つのトリガアドレスＡ０（及び当該トリガアドレスＡ０に対する再生対象論理アドレスＡ８～Ａ１１）についてのみ説明したが、アクセスパターン２００から決定されるトリガアドレスは、複数であってもよい。具体的には、アクセス履歴解析部４０は、アクセスパターン２００を構成する複数の論理アドレスのうちの論理アドレスＡ４を第２トリガアドレスとして更に決定し、論理アドレスＡ１２～Ａ１５を当該トリガアドレスＡ４に対応する第２再生対象論理アドレスとして更に決定してもよい。
【0069】
なお、図５は、上記したアクセスパターン２００から作成されたアドレスリストの一例を示す。図５に示す例では、アドレスリストは、トリガアドレス「Ａ０」及び再生対象論理アドレス「Ａ８，Ａ９，Ａ１０，Ａ１１」を対応づけて含む。また、アドレスリストは、トリガアドレス「Ａ４」及び再生対象論理アドレス「Ａ１２，Ａ１３，Ａ１４，Ａ１５」を対応づけて含む。
【0070】
なお、本実施形態においてはアドレスリストに１つのトリガアドレスに対応する複数の再生対象論理アドレスが含まれる場合を想定しているが、当該１つのトリガアドレスに対応する再生対象論理アドレスの数は１つであってもよい。
【0071】
更に、特定の再生対象論理アドレスは、複数のトリガアドレスに対応していてもよい。具体的には、トリガアドレス「Ａ０」に対して再生対象論理アドレス「Ａ８，Ａ９，Ａ１０，Ａ１１，Ａ１２，Ａ１３，Ａ１４，Ａ１５」が対応づけられており、トリガアドレス「Ａ４」に対して再生対象論理アドレス「Ａ１２，Ａ１３，Ａ１４，Ａ１５，Ａ１６，Ａ１７，Ａ１８，Ａ１９」に対応づけられていてもよい。この場合、再生対象論理アドレス「Ａ１２，Ａ１３，Ａ１４，Ａ１５」はトリガアドレス「Ａ０」及び「Ａ４」の両方に対応する再生対象論理アドレスである。実際にプログラムＡが実行される際には、トリガアドレス「Ａ０」がアクセスされた場合に再生対象論理アドレス「Ａ８，Ａ９，Ａ１０，Ａ１１，Ａ１２，Ａ１３，Ａ１４，Ａ１５」を再生し、トリガアドレス「Ａ４」がアクセスされた場合に再生対象論理アドレス「Ａ１２，Ａ１３，Ａ１４，Ａ１５，Ａ１６，Ａ１７，Ａ１８，Ａ１９」を再生することになるが、再生対象論理アドレス「Ａ１２，Ａ１３，Ａ１４，Ａ１５」は重複していてもよい。この場合、トリガアドレス「Ａ０」がアクセスされることによって再生対象論理アドレス「Ａ８，Ａ９，Ａ１０，Ａ１１，Ａ１２，Ａ１３，Ａ１４，Ａ１５」は既に再生されているため、トリガアドレス「Ａ４」がアクセスされた場合には再生対象論理アドレス「Ａ１６，Ａ１７，Ａ１８，Ａ１９」のみを再生し、重複する再生対象論理アドレス「Ａ１２，Ａ１３，Ａ１４，Ａ１５」については処理しないようにしてもよい。
【0072】
ここでは上記したアドレスシーケンス１００からアクセスパターン２００が抽出され、当該アクセスパターン２００からアドレスリスト（プログラムＡのアドレスリスト）が作成されるものとして説明したが、当該アドレスシーケンス１００からプログラムＢが実行された際にＣＰＵ２０によってアクセスされた論理アドレスのシーケンスがアクセスパターンとして抽出され、当該アクセスパターンからアドレスリスト（プログラムＢのアドレスリスト）が作成されても構わない。
【0073】
上記したようにアクセス履歴解析部４０によって作成されたアドレスリストは、コントローラ１３に含まれる配置部１３２に送信される。
【0074】
【0075】
まず、配置部１３２は、上記したようにアクセス履歴解析部４０から送信されたアドレスリストを取得する（ステップＳ１１）。
【0076】
次に、配置部１３２は、ステップＳ１１において取得されたアドレスリストに含まれている複数の再生対象論理アドレスを、当該アドレスリストから取得する。
【0077】
ここで、再生対象論理アドレスは上記したように当該再生対象論理アドレスに対応づけてアドレスリストに含まれているトリガアドレスがＣＰＵ２０によってアクセスされた後にアクセスされると推定される論理アドレス（つまり、トリガアドレスと近い時刻にアクセスされる論理アドレス）に相当し、当該再生対象論理アドレスに基づいて読み出される再生対象データは、後述するようにトリガアドレスがＣＰＵ２０によってアクセスされた場合におけるプリフェッチの対象となるデータである。
【0078】
しかしながら、複数の再生対象論理アドレスの各々に基づいて読み出される再生対象データは例えばＮＡＮＤ型フラッシュメモリ１１に含まれる複数のページ（物理ページ）に分散して格納されている（書き込まれている）場合が多く、このような再生対象データをプリフェッチの際に複数のページの各々から読み出すことはメモリデバイス１０の性能劣化の要因となる。
【0079】
そこで、配置部１３２は、例えばＮＡＮＤ型フラッシュメモリ１１を制御するコントローラを介して、アドレスリストから取得された複数の再生対象論理アドレスの各々に基づいてＮＡＮＤ型フラッシュメモリ１１から再生対象データを取得する（ステップＳ１２）。
【0080】
なお、ステップＳ１２において、ＮＡＮＤ型フラッシュメモリ１１を制御するコントローラは、上記したアドレス変換テーブルを参照して複数の再生対象論理アドレスの各々を物理アドレスに変換することにより、当該物理アドレスに基づいて再生対象データをＮＡＮＤ型フラッシュメモリ１１から読み出すことができる。
【0081】
ステップＳ１２の処理が実行されると、配置部１３２は、ＮＡＮＤ型フラッシュメモリ１１を制御するコントローラを介して、当該ステップＳ１２において取得された再生対象データをＮＡＮＤ型フラッシュメモリ１１に含まれる同一のページ（再生対象ページ）内に配置する（ステップＳ１３）。ステップＳ１３の処理は、例えば複数のページに分散して配置されている再生対象データを１つのページにパッキングする処理に相当する。
【0082】
なお、ステップＳ１３の処理が実行された場合、上記した再生対象論理アドレスと再生対象データが配置（格納）されたＮＡＮＤ型アドレス内の物理的な位置を示すアドレス（物理アドレス）との対応関係を格納（管理）するようにアドレス変換テーブルが更新される。このアドレス変換テーブルを更新する処理は例えばアドレス変換テーブルを管理する管理部によって実行されるが、配置部１３２が当該アドレス変換テーブルにアクセスすることができるように構成されている場合には、当該配置部１３２がアドレス変換テーブルを更新してもよい。
【0083】
次に、配置部１３２は、アドレスリストに含まれるトリガアドレスと再生対象データが配置された再生対象ページを識別するためのページ番号を含む再生対象物理アドレスとを対応づけて含むアクセス再生用データを生成する。なお、本実施形態においては、便宜的に、再生対象物理アドレスが少なくともページ番号を含むものとして説明するが、当該再生対象物理アドレスは、当該ページ番号以外に、ブロック番号及び当該ページ番号によって識別されるページ内の位置を示す情報（ページ内オフセット）等を含んでいてもよい。
【0084】
このように配置部１３２によって生成されたアクセス再生用データは、アクセス再生部１３３に出力される（ステップＳ１４）。
【0085】
なお、上記したステップＳ１２～Ｓ１４の処理は、例えばステップＳ１１において取得されたアドレスリストに含まれるトリガアドレス（及び再生対象論理アドレスの組）毎に実行される。すなわち、例えばステップＳ１１において図５に示すアドレスリストが取得された場合には、ステップＳ１４においては、図７に示すアクセス再生用データが配置部１３２からアクセス再生部１３３に出力される。
【0086】
図７においては、アクセス再生用データ１３２ａ及び１３２ｂを含む複数のアクセス再生用データが示されている。具体的には、アクセス再生用データ１３２ａは、トリガアドレス「Ａ０」及び再生対象物理アドレス「Ｐ２」を対応づけて含む。このアクセス再生用データ１３２ａによれば、トリガアドレスＡ０に対応づけてアドレスリストに含まれている再生対象論理アドレスＡ８～Ａ１１に基づいてＮＡＮＤ型フラッシュメモリ１１から読み出された再生対象データが、再生対象物理アドレスＰ２に含まれるページ番号によって識別される再生対象ページ内に配置されたことが示されている。
【0087】
更に、アクセス再生用データ１３２ｂは、トリガアドレス「Ａ４」及び再生対象物理アドレス「Ｐ３」を対応づけて含む。このアクセス再生用データ１３２ｂによれば、トリガアドレスＡ４に対応づけてアドレスリストに含まれている再生対象論理アドレスＡ１２～Ａ１５に基づいてＮＡＮＤ型フラッシュメモリ１１から読み出された再生対象データが、再生対象物理アドレスＰ３に含まれるページ番号によって識別される再生対象ページ内に配置されたことが示されている。
【0088】
なお、ここではアクセス再生用データが１つのページ番号のみを含む場合を想定して説明したが、再生対象データが複数のページに跨って配置されている場合には、再生対象物理アドレスに含まれるページ番号の数は複数であっても構わない。この場合、再生対象物理アドレスは、複数のページ番号が並べられたものであってもよいし、最初のページ番号とページ数との組であってもよい。
【0089】
また、再生対象データが再生対象ページの先頭に配置されている場合には再生対象物理アドレスに含まれるページ番号のみで当該再生対象データを読み出すことができるが、当該再生対象データが再生対象ページの先頭以外の位置に配置されている場合には、当該再生対象物理アドレスに含まれるページ番号及びページ内オフセットに基づいて当該再生対象データを読み出すことができる。また、再生対象データは、当該再生対象データの長さを示す長さ情報を用いて読み出されてもよい。これによれば、特定のべージ番号のページ内オフセットの位置から長さ情報分の再生対象データを読み出すようなことが可能となる。なお、長さ情報はＮＡＮＤ型フラッシュメモリ１１側に格納されていてもよい。これによれば、トリガアドレスがアクセスされた場合には特定のページ番号のページ内オフセットの位置からデータを読み出し、当該読み出されたデータのうちの長さ情報分の再生対象データを読み出して処理するような構成とすることができる。
【0090】
【0091】
まず、ＣＰＵ２０がメモリデバイス１０（ＮＡＮＤ型フラッシュメモリ１１）からデータを読み出す場合には、当該ＣＰＵ２０によってアクセスされた論理アドレスが当該ＣＰＵ２０からメモリデバイス１０に送信される（ステップＳ２１）。
【0092】
この場合、アクセス再生部１３３は、再生対象データをプリフェッチする（つまり、キャッシュメモリ１２に格納する）ために上記したアクセス再生用データを参照して、ＣＰＵ２０からメモリデバイス１０に送信される論理アドレスを監視する（ステップＳ２２）。具体的には、ステップＳ２２においては、ステップＳ２１においてＣＰＵ２０から送信された論理アドレスに基づいて、アクセス再生用データに含まれるトリガアドレスがＣＰＵ２０によってアクセスされたか否かを判定する処理が実行される。
【0093】
アクセス再生用データに含まれるトリガアドレスがＣＰＵ２０によってアクセスされたと判定された場合、アクセス再生部１３３は、当該トリガアドレスに対応づけてアクセス再生用データに含まれている再生対象物理アドレスを取得する。なお、ここでは単にトリガアドレスがアクセスされたと判定された場合に再生対象物理アドレスを取得するものとして説明したが、他の処理を実行してもよい。具体的には、トリガアドレスがアクセスされたと判定されたとしても、当該トリガアドレスに対応づけられている再生対象物理アドレスに基づくプリフェッチが既に行われている場合には、当該再生対象物理アドレスは取得しないようにしてもよい。
【0094】
アクセス再生部１３３は、取得された再生対象物理アドレスに基づいて、ＮＡＮＤ型フラッシュメモリ１１及びキャッシュメモリ１２にプリフェッチを指示する（ステップＳ２３）。
【0095】
ステップＳ２３の処理が実行されると、ＮＡＮＤ型フラッシュメモリ１１を制御するコントローラは、アクセス再生部１３３から指示された再生対象物理アドレスに基づいて再生対象データをＮＡＮＤ型フラッシュメモリ１１から読み出し、当該再生対象データを一旦バッファ（図示せず）に格納する。このようにバッファに格納された再生対象データは、キャッシュメモリ１２を制御するコントローラによって読み出され、キャッシュメモリ１２に格納される。
【0096】
上記したアクセス再生処理によれば、ＣＰＵ２０によってトリガアドレスがアクセスされることに応じて、当該トリガアドレスの後にアクセスされると推定される再生対象論理アドレスに基づいてアクセスされる（読み出される）データをキャッシュメモリ１２上に再生（再現）することができる。
【0097】
ここではＣＰＵ２０によってトリガアドレスがアクセスされた際にプリフェッチが指示されるものとして説明したが、例えばサイドバンド信号等を利用して当該プリフェッチのタイミングをＣＰＵ２０からメモリデバイス１０に通知するような構成とすることも可能である。
【0098】
また、上記したサイドバンド信号を利用して特定のプログラム（例えば、プログラムＡ）の開始がメモリデバイス１０に通知されてもよい。これによれば、例えばＣＰＵ２０において多数のプログラムが並列に実行される場合であっても、サイドバンド信号によって開始が通知された特定のプログラムの実行時に使用する可能性があるトリガアドレスのみを監視すればよく、アクセス再生部１３３の処理量を軽減することができる可能性がある。
【0099】
なお、アクセス再生処理においてＣＰＵ２０からメモリデバイス１０に送信された論理アドレス（トリガアドレス）に基づいて読み出されるデータは、例えばＮＡＮＤ型フラッシュメモリ１１からＣＰＵ２０に返される。
【0100】
次に、上記した図７に示すアクセス再生用データを用いて、アクセス再生処理について具体的に説明する。
【0101】
まず、アクセス再生部１３３は、上記したようにＣＰＵ２０からメモリデバイス１０に送信される論理アドレスを監視する。
【0102】
ここでＣＰＵ２０からメモリデバイス１０に論理アドレスＡ０が送信されたものとする。この場合、図７に示すアクセス再生用データ１３２ａにはトリガアドレスＡ０が含まれているため、アクセス再生部１３３は、ＣＰＵ２０によってトリガアドレスがアクセスされたと判定する。
【0103】
次に、アクセス再生部１３３は、トリガアドレス（論理アドレスＡ０）に対応づけてアクセス再生用データ１３２ａに含まれている再生対象物理アドレスＰ２を取得する。
【0104】
アクセス再生部１３３は、取得された再生対象物理アドレスＰ２に基づいてプリフェッチを指示する。この場合、例えば再生対象物理アドレスＰ２に含まれるページ番号によって識別される再生対象ページの先頭から４つの論理アドレスに基づいて読み出されるデータに相当する再生対象データ（ここでは、再生対象論理アドレスＡ８～Ａ１１に基づいて読み出される６４バイト×４のデータ）が読み出される。
【0105】
なお、ここでは再生対象データが再生対象物理アドレスＰ２に含まれるページ番号によって識別される再生対象ページの先頭に配置されている場合を想定しているが、当該再生対象データが当該再生対象ページの先頭に配置されていない場合には、再生対象物理アドレスに含まれるページ番号及びページ内オフセットに基づいて再生対象データを読み出すことができる。
【0106】
上記したようにＮＡＮＤ型フラッシュメモリ１１から読み出された再生対象データは、バッファに格納された後、キャッシュメモリ１２に格納される。なお、キャッシュメモリ１２に格納された再生対象データが再生対象論理アドレスＡ８～Ａ１１に基づいて読み出されるデータであること（つまり、再生対象データと再生対象論理アドレスとの対応関係を示すリスト）はメモリデバイス１０内（例えば、ＮＡＮＤ型フラッシュメモリ１１等）において管理されているものとする。
【0107】
例えば図４に示すアクセスパターン２００によれば、論理アドレスＡ０の後には論理アドレスＡ１～Ａ１５が順次ＣＰＵ２０によってアクセスされる可能性が高いと考えられるところ、上記したアクセス再生処理が実行された（つまり、ＣＰＵ２０によってトリガアドレスＡ０がアクセスされた）後に当該ＣＰＵ２０によって論理アドレスＡ８～Ａ１１がアクセスされた場合には、当該論理アドレスＡ８～Ａ１１に基づいて読み出されるデータは、キャッシュメモリ１２からＣＰＵ２０に返される。
【0108】
なお、以下同様の動作になるため詳しい説明は省略するが、ＣＰＵ２０からメモリデバイス１０に論理アドレスＡ４が送信された場合には、再生対象物理アドレスＰ３に含まれるページ番号によって識別される再生対象ページの先頭から４つの論理アドレスに基づいて読み出されるデータに相当する再生対象データ（ここでは、再生対象論理アドレスＡ１２～Ａ１５に基づいて読み出される６４バイト×４のデータ）が読み出され、当該再生対象データがキャッシュメモリ１２に格納される。これによれば、ＣＰＵ２０によってトリガアドレスＡ４がアクセスされた後に当該ＣＰＵ２０によって論理アドレスＡ１２～Ａ１５がアクセスされた場合には、当該論理アドレスＡ１２～Ａ１５に基づいて読み出されるデータは、キャッシュメモリ１２からＣＰＵ２０に返される。
【0109】
上記したように本実施形態において、メモリデバイス１０に備えられるコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１（不揮発性メモリ）に格納されているデータを読み出すために順次アクセスされる複数の論理アドレス（第１アドレス）を記録し、当該記録された複数の論理アドレスのうちのトリガアドレス（第２アドレス）と、当該トリガアドレスがアクセスされた後にアクセスされると推定される当該複数の論理アドレスのうちの再生対象論理アドレス（第３アドレス）とを含むアドレスリストを取得し、当該アドレスリストに含まれるトリガアドレスがアクセスされた場合に当該アドレスリストに含まれる再生対象論理アドレスに基づいて再生対象データをＮＡＮＤ型フラッシュメモリ１１から読み出し、当該読み出された再生対象データをキャッシュメモリ１２に格納する。
【0110】
すなわち、本実施形態においては、例えばサーバレスコンピューティングにおけるサーバとしてメモリシステム３０が使用される場合には予め登録されたプログラムが繰り返し実行される（つまり、メモリデバイス１０への同一のアクセスが繰り返し行われる）ことを利用し、ＣＰＵ２０のメモリデバイス１０へのアクセスパターン（ＣＰＵ２０によってアクセスされる論理アドレスのシーケンス）に基づいてデータをプリフェッチする。
【0111】
本実施形態においては、このような構成により、トリガアドレスの後に再生対象論理アドレスがアクセスされた際には当該再生対象論理アドレスに基づいて読み出されるデータが既にキャッシュメモリ１２に格納されている（つまり、ＮＡＮＤ型フラッシュメモリ１１よりも高速なキャッシュメモリ１２から当該データを読み出すことができる）状態を実現することができるため、メモリデバイス１０（ＮＡＮＤ型フラッシュメモリ１１）からデータを読み出すことによるレイテンシを隠蔽することができ、当該メモリデバイス１０の読み出し性能を向上させることができる。
【0112】
また、本実施形態において、ＮＡＮＤ型フラッシュメモリ１１はデータ読み出し動作の単位であるページを複数含み、アドレスリストは複数の再生対象論理アドレスを含み、コントローラ１３は、アドレスリストに含まれるトリガアドレスがアクセスされる前に、複数の再生対象論理アドレスの各々に基づいて読み出されるデータ（再生対象データ）を同一のページ内に配置する。
【0113】
ここで、例えば図５に示すアドレスリストがアクセス履歴解析部４０から取得された場合には、論理アドレス（トリガアドレス）Ａ０がアクセスされると、論理アドレス（再生対象論理アドレス）Ａ８～Ａ１１に基づいて読み出される再生対象データがＮＡＮＤ型フラッシュメモリ１１から読み出され、キャッシュメモリ１２に格納される。
【0114】
この場合において、論理アドレスＡ８～Ａ１１に基づいて読み出される再生対象データがそれぞれ異なるページに格納されている（書き込まれている）場合には、当該異なるページの各々から再生対象データを読み出す必要があり、非効率である。
【0115】
これに対して、本実施形態においては、上記したように複数の再生対象論理アドレスに基づいて読み出される再生対象データを１つのページ内に配置する（パッキングする）ことにより、プリフェッチ時におけるＮＡＮＤ型フラッシュメモリ１１に対する非効率なアクセス（データ読み出し動作）を回避し、当該プリフェッチに関する必要ＩＯＰＳ（Input/Output Per Second）を低減することが可能となる。
【0116】
なお、本実施形態においてはＮＡＮＤ型フラッシュメモリ１１に含まれるコントローラが論理アドレスを物理アドレスに変換する場合を想定しているが、このようなアドレス変換は、例えばキャッシュメモリ１２を制御するコントローラによって行われても構わない。
【0117】
更に、本実施形態においては、論理アドレスでプリフェッチするように動作する場合を想定しているが、上記したようにキャッシュメモリ１２を制御するコントローラでアドレス変換を行う構成の場合には、キャッシュデータの管理を論理アドレスベースではなく物理アドレスベースで行っても良い。その場合、ＮＡＮＤ型フラッシュメモリ１１からのプリフェッチにおいて、論理アドレスは用いず、物理アドレスのみを用いてプリフェッチ可能である。このような構成の場合には、再生（プリフェッチ）対象データと論理アドレスとの対応関係を示すリストを管理しておく必要がない点で利点がある。
【0118】
本実施形態においては複数の再生対象データを１つのページ内に配置するものとして説明したが、当該再生対象論理アドレスがアクセスされる前に再生対象データをプリフェッチすることができればメモリデバイス１０の読み出し性能は向上するため、当該複数の再生対象データを１つのページ内に配置する処理を省略する構成を採用することも可能である。また、複数の再生対象データを１つのページ内に配置する処理を省略する構成であっても、当該複数の再生対象データ（のうちの２つ以上の再生対象データ）が同一のページ内に配置されている場合には、当該ページから当該再生対象データを読み出す（つまり、１回のページ読み出し動作で複数の再生対象データを読み出す）ことにより読み出し性能を更に向上させることができる。
【0119】
なお、上記したように複数の再生対象論理アドレスの各々に基づいて読み出される再生対象データが同一のページ内に配置された場合には、トリガアドレスと当該ページを識別するためのページ番号を含む再生対象物理アドレス（第４アドレス）とを含むアクセス再生用データが生成され、当該アクセス再生用データに含まれるトリガアドレスがアクセスされた場合に、当該アクセス再生用データに含まれる再生対象物理アドレスに基づいてＮＡＮＤ型フラッシュメモリ１１から再生対象データが読み出される。このような構成によれば、同一のページ（再生対象ページ）内に配置された複数の再生対象データを適切にＮＡＮＤ型フラッシュメモリ１１から読み出し、キャッシュメモリ１２に格納する（つまり、プリフェッチする）ことができる。
【0120】
ところで、上記した図５に示すアドレスリスト及び図７に示すアクセス再生用データによれば、論理アドレスＡ８以降の論理アドレスに基づいて読み出されるデータは、プリフェッチによりキャッシュメモリ１２から高速に読み出されることが可能である。しかしながら、論理アドレスＡ０～Ａ７に基づいて読み出されるデータは、キャッシュメモリ１２に格納されておらず、高速に読み出すことができない。このため、例えば上記したデータ配置処理等において、論理アドレスＡ０～Ａ７に基づいて読み出されるデータを例えばキャッシュメモリ１２に予め格納しておく処理が更に実行されても構わない。これによれば、論理アドレスＡ０～Ａ７がＣＰＵ２０によってアクセスされた場合においても当該論理アドレスに基づいて読み出されるデータをキャッシュメモリ１２からＣＰＵ２０に高速に返すことが可能となる。ここでは論理アドレスＡ０～Ａ７に基づいて読み出されるデータがキャッシュメモリ１２に格納されるものとして説明したが、当該データは、少なくともＮＡＮＤ型フラッシュメモリ１１よりもデータを高速に読み出すことが可能な記憶領域（例えば、メモリシステム３０においてメインメモリとして使用されるＤＲＡＭまたはメモリデバイス１０内の他のメモリ等）に格納されればよい。すなわち、本実施形態においては、プリフェッチすることができないアクセスパターンにおける開始部分（に相当する論理アドレスに基づいて読み出されるデータ）は、高速な記録領域にｐｉｎしておく構成としてもよい。
【0121】
更に、本実施形態においては特定のプログラム（例えば、プログラムＡ）の１回目の実行時にアドレスシーケンスを記録し、当該特定のプログラムの２回目以降の実行時にプリフェッチする構成であるが、当該特定のプログラムの１回目の実行時には全てのデータをＮＡＮＤ型フラッシュメモリ１１から読み出す必要があり、レイテンシが長くなる。このため、アクセス再生用データデータが生成されていない特定のプログラムの実行時にアクセスされる論理アドレス（のシーケンス）に基づいて読み出されるデータについては、ＮＡＮＤ型フラッシュメモリ１１ではなく、メインメモリとして使用されるＤＲＡＭ等を使うように割り当てておいてもよい。このような構成によれば、特定のプログラムの１回目の実行時においてもデータを高速に読み出すことが可能となる。ただし、上記したようにＤＲＡＭを使う場合であっても、ＣＰＵ２０は、メモリデバイス１０を経由して当該ＤＲＡＭにアクセスするものとする。換言すれば、ＤＲＡＭからデータが読み出される場合であっても、ＣＰＵ２０の動作は、メモリデバイス１０にアクセスする場合と変わらない。すなわち、ＮＡＮＤ型フラッシュメモリ１１であってもＤＲＡＭであっても同一の論理でアドレスを用いてアクセスされる。その論理アドレスに対応する、メモリデバイス１０内部で変換される物理アドレスがＮＡＮＤ型フラッシュメモリ１１を指しているかＤＲＡＭ（メインメモリ）を指しているかが異なる。
【0122】
なお、特定のプログラムの２回目の実行時にはプリフェッチする構成であるため、当該特定のプログラムの１回目の実行が終了した場合には、上記したキャッシュメモリ１２またはメモリシステム３０においてメインメモリとして使用されるＤＲＡＭ等に格納されたデータは削除してよい。ただし、ＮＡＮＤ型フラッシュメモリ１１に格納されているデータがＤＲＡＭにコピーされているのではなく、当該データがＤＲＡＭ内にのみ存在する場合には、当該データをＤＲＡＭからＮＡＮＤ型フラッシュメモリ１１に移動する処理が必要となる。
【0123】
また、本実施形態においては同一のプログラムが繰り返し実行されるところ、上記したように生成されたアクセス再生用データは当該プログラムが実行される度に繰り返し用いることができるが、当該アクセス再生用データは、プログラムが実行される度に記録されたアドレスシーケンスに基づいて定期的に修正（更新）されても構わない。
【0124】
なお、アクセス再生用データの修正は、例えばプリフェッチされたデータのキャッシュヒット率が低い場合に（つまり、キャッシュヒット率が低いことをトリガにして）行われてもよいし、当該アクセス再生用データに含まれるトリガアドレスがＣＰＵ２０によってアクセスされない場合に（つまり、トリガアドレスの追跡の失敗をトリガにして）行われてもよい。
【0125】
更に、アクセス再生用データの修正は、プリフェッチのタイミングに基づいて行われてもよい。具体的には、例えば再生対象データのキャッシュメモリ１２への格納（refill）及び当該キャッシュメモリ１２からの消去（evict）のタイミングを記録（ダンプ）しておき、キャッシュメモリ１２に格納された再生対象データにアクセスされる前に当該再生対象データがキャッシュメモリ１２から消去された（つまり、プリフェッチのタイミングが早すぎる）ような場合には、当該プリフェッチのタイミングが遅くなるようにアクセス再生用データを修正する。一方、再生対象データにアクセスされた後に当該再生対象データがキャッシュメモリ１２に格納された（つまり、プリフェッチのタイミングが遅すぎる）ような場合には、当該プリフェッチのタイミングが早くなるようにアクセス再生用データを修正する。すなわち、本実施形態においては、適切にプリフェッチされている（つまり、キャッシュメモリ１２に格納された再生対象データが適切に利用されている）か否かの計測結果に基づいてアクセス再生用データを修正するようにしてもよい。なお、プリフェッチのタイミングは、例えばアクセスパターンにおいてトリガアドレスと再生対象論理アドレスとの間に配置される論理アドレスの数によって調整される。
【0126】
（第２実施形態）
次に、第２実施形態について説明する。なお、本実施形態においては、前述した第１実施形態と同様の部分についての詳しい説明を省略し、当該第１実施形態とは異なる部分について説明する。また、本実施形態に係るメモリデバイスの構成については前述した第１実施形態と同様であるため、適宜、図１を用いて説明する。
次に、第２実施形態について説明する。なお、本実施形態においては、前述した第１実施形態と同様の部分についての詳しい説明を省略し、当該第１実施形態とは異なる部分について説明する。また、本実施形態に係るメモリデバイスの構成については前述した第１実施形態と同様であるため、適宜、図１を用いて説明する。
【0127】
前述した第１実施形態においては例えば図４に示すアクセスパターンを構成する論理アドレスＡ０～Ａ１５が全て同様の優先度である場合を想定しているが、本実施形態は、当該論理アドレスＡ０～Ａ１５に異なる優先度が割り当てられている点で、当該第１実施形態とは異なる。
【0128】
ここで、図９を参照して、本実施形態においてアクセスパターンを構成する論理アドレスに割り当てられる優先度の一例について説明する。
【0129】
ここでは、上記したアドレスシーケンスが３回記録され、当該３回記録されたアドレスシーケンス（以下、１回目～３回目のアドレスシーケンスと表記）の各々からアクセスパターン（例えばプログラムＡが実行された際にＣＰＵ２０によってアクセスされた論理アドレスのシーケンス）が抽出された場合を想定する。この場合、１回目のアドレスシーケンスから抽出されたアクセスパターンは論理アドレスＡ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６というパターンであり、２回目のアドレスシーケンスから抽出されたアクセスパターンは論理アドレスＡ２，Ａ５，Ａ６，Ａ３，Ａ４というパターンであり、３回目のアドレスシーケンスから抽出されたアクセスパターンは論理アドレスＡ２，Ａ３，Ａ５，Ａ４，Ａ６，Ａ７というパターンであるものとする。
【0130】
本実施形態においては、このような複数のアクセスパターンにおいて、例えば出現回数が多い（出現頻度が高い）論理アドレスには高い優先度を割り当て、当該出現回数が少ない（出現頻度が低い）論理アドレスには低い優先度を割り当てる。
【0131】
図９に示す例では、全てのアクセスパターンにおいて出現する論理アドレスＡ２，Ａ３，Ａ４，Ａ５，Ａ６には高い優先度が割り当てられ、他の論理アドレスＡ０，Ａ１，Ａ７には低い優先度が割り当てられる。
【0132】
なお、ここで説明した優先度は一例であり、本実施形態においては、確実にプリフェッチしたいデータを読み出すための論理アドレスには高い優先度を割り当て、余裕があればプリフェッチしたいデータを読み出すための論理アドレスには低い優先度を割り当てるようにすればよい。
【0133】
この場合、アクセス履歴解析部４０は、トリガアドレス及びそれぞれ優先度が割り当てられた再生対象論理アドレスを含むアドレスリストを作成し、当該アドレスリストを配置部１３２に送信する。
【0134】
以下、本実施形態に係るメモリデバイス１０の動作について説明する。なお、アクセス記録処理については前述した第１実施形態と同様であるため、ここではその詳しい説明を省略する。ここではデータ配置処理及びアクセス再生処理について説明する。
【0135】
【0136】
配置部１３２は、アクセス履歴解析部４０から送信されたアドレスリストを取得する（ステップＳ３１）。なお、ステップＳ３１において取得されるアドレスリストに含まれる再生対象論理アドレスの各々には上記した優先度が割り当てられているものとする。
【0137】
次に、配置部１３２は、ステップＳ３１において取得されたアドレスリストに含まれている複数の再生対象論理アドレスを、当該アドレスリストから取得する。
【0138】
配置部１３２は、例えばＮＡＮＤ型フラッシュメモリ１１を制御するコントローラを介して、アドレスリストから取得された複数の再生対象論理アドレスの各々に基づいて当該ＮＡＮＤ型フラッシュメモリ１１からデータ（再生対象データ）を取得する（ステップＳ３２）。なお、ステップＳ３２の処理は、前述した図６に示すステップＳ１２の処理に相当する処理である。
【0139】
ステップＳ３２の処理が実行されると、配置部１３２は、ＮＡＮＤ型フラッシュメモリ１１を制御するコントローラを介して、当該ステップＳ３２において取得された再生対象データをＮＡＮＤ型フラッシュメモリ１１に含まれる同一のページ（再生対象ページ）内に配置する（ステップＳ３３）。
【0140】
なお、ステップＳ３３の処理は、前述した図６に示すステップＳ１３の処理と同様に、複数のページに分散している再生対象データを１つの再生対象ページにパッキングする処理である。ただし、ステップＳ３３においては、例えばトリガアドレスに対応づけてアドレスリストに含まれている複数の再生対象論理アドレスのうち、優先度が高い再生対象論理アドレスに基づいて読み出される再生対象データを１つの再生対象ページにパッキングするとともに、優先度が低い再生対象論理アドレスに基づいて読み出される再生対象データを当該再生対象ページとは異なる再生対象ページにパッキングするものとする。なお、優先度が高い再生対象論理アドレスに基づいて読み出される再生対象データと優先度が低い再生対象論理アドレスに基づいて読み出される再生対象データとが同一ページに収まる量であれば、当該同一ページ内にパッキングされてもよい。
【0141】
次に、配置部１３２は、アドレスリストに含まれるトリガアドレスと再生対象データが配置された再生対象ページを識別するためのページ番号を含む再生対象物理アドレスとを対応づけて含むアクセス再生用データを生成する。このように配置部１３２によって生成されたアクセス再生用データは、アクセス再生部１３３に出力される（ステップＳ３４）。
【0142】
ここで、上記したステップＳ３３及びＳ３４の処理について具体的に説明する。ここでは、ステップＳ３１において前述した図５に示すアドレスリストが取得され、トリガアドレス「Ａ０」に対応づけて当該アドレスリストに含まれている再生対象論理アドレス「Ａ８，Ａ９，Ａ１０，Ａ１１」のうちの再生対象論理アドレスＡ８及びＡ９には高い優先度が割り当てられており、再生対象論理アドレスＡ１０及びＡ１１には低い優先度が割り当てられているものとする。
【0143】
これによれば、ステップＳ３３において高い優先度が割り当てられている再生対象論理アドレスＡ８及びＡ９に基づいてＮＡＮＤ型フラッシュメモリ１１から読み出された再生対象データが１つの再生対象ページに配置されたものとすると、ステップＳ３４においては、トリガアドレスＡ０と当該再生対象ページを識別するためのページ番号を含む再生対象物理アドレスとを含むアクセス再生用データ（つまり、優先度が高い再生対象論理アドレスから生成されたアクセス再生用データ）がアクセス再生部１３３に出力される。
【0144】
また、ステップＳ３３において低い優先度が割り当てられている再生対象論理アドレスＡ１０及びＡ１１に基づいてＮＡＮＤ型フラッシュメモリ１１から読み出された再生対象データが１つの再生対象ページに配置されたものとすると、ステップＳ３４においては、トリガアドレスＡ０と当該再生対象ページを識別するためのページ番号を含む再生対象物理アドレスとを含むアクセス再生用データ（つまり、優先度が低い再生対象論理アドレスから生成されたアクセス再生用データ）がアクセス再生部１３３に出力される。
【0145】
なお、ここではトリガアドレスＡ０（及び当該トリガアドレスＡ０に対応づけてアドレスリストに含まれている再生対象論理アドレスＡ８～Ａ１１）について説明したが、トリガアドレスＡ４を含む他のトリガアドレスについても同様の処理が実行される。
【0146】
以下の説明においては、便宜的に、上記したように優先度が高い再生対象論理アドレスから生成されたアクセス再生用データを第１アクセス再生用データ、優先度が低い再生対象論理アドレスから生成されえたアクセス再生用データを第２アクセス再生用データとする。
【0147】
次に、図１１のフローチャートを参照して、本実施形態におけるアクセス再生処理について説明する。なお、本実施形態におけるアクセス再生処理は前述した第１実施形態と概ね同様であるが、当該アクセス再生処理においては、前述した第１実施形態において説明したようにアクセス再生用データに含まれるトリガアドレスがＣＰＵ２０によってアクセスされたと判定された場合、当該トリガアドレス含む第１アクセス再生用データが高い優先度に対応するキュー（以下、第１キューと表記）１３３ａに格納され、当該トリガアドレスを含む第２アクセス再生用データが低い優先度に対応するキュー（以下、第２キューと表記）１３３ｂに格納される。なお、第１実施形態においては説明を省略したが、当該第１実施形態においてもアクセス再生部１３３はアクセス再生用データを格納するキューを利用していてもよい。
【0148】
この場合、アクセス再生部１３３は、第１アクセス再生用データが上記した第１キュー１３３ａに格納されているか否かを判定する（ステップＳ４１）。
【0149】
第１アクセス再生用データが第１キュー１３３ａに格納されていると判定された場合（ステップＳ４１のＹＥＳ）、アクセス再生部１３３は、当該第１アクセス再生用データを当該第１キュー１３３ａから取り出し、当該第１アクセス再生用データを用いてプリフェッチを指示する（ステップＳ４２）。ステップＳ４２の処理は前述した図８に示すステップＳ２３の処理に相当するため、ここではその詳しい説明を省略する。
【0150】
一方、第１アクセス再生用データが第１キュー１３３ａに格納されていないと判定された場合（ステップＳ４１のＮＯ）、アクセス再生部１３３は、第２キュー１３３ｂを参照し、当該第２キュー１３３ｂの先頭に配置されている第２アクセス再生用データが古いか否かを判定する（ステップＳ４３）。
【0151】
なお、上記した第２キュー１３３ｂに格納されている第２アクセス再生用データには当該第２アクセス再生用データが当該第２キュー１３３ｂに格納された日時が付与されており、上記したステップＳ４３の処理は、第２キュー１３３ｂの先頭に配置されている第２アクセス再生用データに付与されている日時から現在の日時までに経過した時間に基づいて判定される。
【0152】
第２キュー１３３ｂの先頭に配置されている第２アクセス再生用データが古いと判定された場合（ステップＳ４３のＹＥＳ）、アクセス再生部１３３は、当該第２アクセス再生用データを破棄する（ステップＳ４４）。
【0153】
一方、第２キュー１３３ｂの先頭に配置されている第２アクセス再生用データが古くないと判定された場合（ステップＳ４３のＮＯ）、アクセス再生部１３３は、ＮＡＮＤ型フラッシュメモリ１１に対する読み出し数（Outstanding request数）が閾値未満であるか否かを判定する（ステップＳ４５）。なお、メモリデバイス１０内でＮＡＮＤ型フラッシュメモリ１１に対する現在の読み出し数はカウントされており、アクセス再生部１３３は、ＮＡＮＤ型フラッシュメモリ１１に対する読み出し数を把握することが可能なものとする。
【0154】
ＮＡＮＤ型フラッシュメモリ１１に対する読み出し数が閾値未満であると判定された場合（ステップＳ４５のＹＥＳ）、アクセス再生部１３３は、第２キュー１３３ｂの先頭に配置されている第２アクセス再生用データ（ＣＰＵ２０によってアクセスされたトリガアドレスを含むアクセス再生用データ）を取り出し、当該第２アクセス再生用データを用いてプリフェッチを指示する（ステップＳ４６）。ステップＳ４６の処理は前述した図８に示すステップＳ２３の処理に相当するため、ここではその詳しい説明を省略する。
【0155】
一方、ＮＡＮＤ型フラッシュメモリ１１に対する読み出し数が閾値未満でないと判定された場合（ステップＳ４５のＮＯ）、図１１に示す処理は終了される。
【0156】
なお、上記した図１１に示す処理は、第１キュー１３３ａ及び第２キュー１３３ｂにアクセス再生用データが格納されている場合に繰り返し実行される。
【0157】
なお、図１１に示す例ではＮＡＮＤ型フラッシュメモリ１１に対する読み出し数が閾値未満である場合に第２アクセス再生用データを用いてプリフェッチを指示するものとして説明したが、当該第２アクセス再生用データを用いてプリフェッチを指示する条件は、当該ＮＡＮＤ型フラッシュメモリ１１に対する読み出し数が閾値未満であること以外であってもよい。また、本実施形態においては、第２アクセス再生用データよりも第１アクセス再生用データを優先的に参照してプリフェッチするような構成であればよい。
【0158】
また、ここでは第１及び第２アクセス再生用データが第１キュー１３３ａ及び第２キュー１３３ｂに格納されるものとして説明したが、当該第１及び第２アクセス再生用データは、他のデータ構造において管理される構成であってもよい。
【0159】
上記したように本実施形態においては、優先度が高い再生対象論理アドレス（第５アドレス）に基づいて読み出される再生対象データを１つの再生対象ページ内に配置し、トリガアドレスと当該再生対象ページを識別するためのページ番号を含む再生対象物理アドレスとを含む第１アクセス再生用データが生成され、優先度が低い再生対象論理アドレス（第６アドレス）に基づいて読み出される再生対象データを他の再生対象ページ内に配置し、トリガアドレスと当該再生対象ページを識別するためのページ番号を含む再生対象物理アドレスとを含む第２アクセス再生用データが生成される。また、本実施形態においては、再生対象データをキャッシュメモリ１２に格納する（つまり、プリフェッチする）ために、第２アクセス再生用データよりも優先的に第１アクセス再生用データを参照する（つまり、第２アクセス再生用データを用いたプリフェッチよりも第１アクセス再生用データを用いたプリフェッチを優先する）。
【0160】
ここで、前述した第１実施形態が優先度の高い再生対象論理アドレス及び優先度の低い再生対象論理アドレスに基づいて読み出されるデータの全てを必ずプリフェッチする構成であるものとすると、出現回数の少ない（つまり、優先度の低い）再生対象論理アドレスに基づいて読み出されるデータまでもキャッシュメモリ１２に格納することになり、当該プリフェッチに関する処理量及びキャッシュメモリ１２に格納されるデータ量が増加する。
【0161】
一方、前述した第１実施形態が優先度の高い再生対象論理アドレスに基づいて読み出されるデータのみをプリフェッチする構成であるものとすると、出現回数の少ない（つまり、優先度の低い）再生対象論理アドレスがＣＰＵ２０によってアクセスされた場合に、当該再生対象論理アドレスに基づいてＮＡＮＤ型フラッシュメモリ１１からデータを読み出す必要があり、キャッシュメモリ１２がレイテンシの隠蔽に寄与しない。
【0162】
これに対して、本実施形態においては、上記したように優先度の高い再生対象論理アドレスに基づいて読み出されるデータは優先的にプリフェッチされるとともに、優先度の低い再生対象論理アドレスに基づいて読み出されるデータについては例えばＮＡＮＤ型フラッシュメモリ１１に対する読み出し数等のメモリデバイス１０の状況に応じてプリフェッチされる構成であるため、当該優先度を考慮して効率的にメモリデバイス１０の読み出し性能を向上させる（レイテンシを隠蔽する）ことができると考えられる。
【0163】
なお、本実施形態においては、複数回記録されたアドレスシーケンス（から抽出されたアクセスパターン）における出現回数（出現頻度）に基づいて再生対象論理アドレスの優先度を決定するものとして説明したが、当該優先度は他の観点に基づいて決定されてもよい。
【0164】
ところで、メモリシステム３０において実行されるプログラムによっては、例えば条件分岐によりアクセスパターンが変化する場合がある。
【0165】
ここで、図１２は、上記した条件分岐によりアクセスパターンが変化する例を示している。具体的には、図１２に示す例では、プログラムの１回目の実行時に記録されたアドレスシーケンスから抽出されたアクセスパターン２０１及びプログラムの２回目の実行時に記録されたアドレスシーケンスから抽出されたアクセスパターン２０２が示されている。なお、このアクセスパターン２０１及び２０２は、例えば論理アドレスＡ０～Ａ７に基づいてデータが読み出された後は、条件分岐により、論理アドレスＡ８～Ａ１５に基づいてデータが読み出される場合と、論理アドレスＡ８´～Ａ１５´に基づいてデータが読み出される場合とがあることを想定している。
【0166】
ここで、プログラムの１回目の実行時に記録されたアドレスシーケンスからアクセスパターン２０１が抽出され、プログラムの２回目の実行時に記録されたアドレスシーケンスからアクセスパターン２０２が抽出され、プログラムの３回目の実行時に記録されたアドレスシーケンスからアクセスパターン２０１が抽出されたものし、このようなアクセスパターンにおける出現回数に基づいて各論理アドレス（再生対象論理アドレス）の優先度が決定される場合を想定する。この場合、条件分岐時に再生対象論理アドレスＡ８～Ａ１５がアクセスされるパターンの方が多く、再生対象論理アドレスＡ８´～Ａ１５´がアクセスされるパターンの発生頻度は低いため、再生対象論理アドレスＡ８～Ａ１５には高い優先度が割り当てられ、再生対象論理アドレスＡ８´～Ａ１５´には低い優先度が割り当てられることになる。
【0167】
この場合、トリガアドレス「Ａ０」及び「Ａ４」がアクセスされた場合には、再生対象論理アドレスＡ８～Ａ１５を高い優先度でプリフェッチし、再生対象論理アドレスＡ８´～Ａ１５´を低い優先度でプリフェッチすることになる。
【0168】
ここで、例えばトリガアドレスＡ８´がアクセスされた場合には再生対象論理アドレスＡ１６´～Ａ１９´をプリフェッチするが、プログラムが複数回実行された結果、当該再生対象論理アドレスＡ１６´～Ａ１９´がアクセスされるパターンの発生頻度は全体として低いものの、トリアドレスＡ８´がアクセスされた後は確実に再生対象論理アドレスＡ１６´～Ａ１９´がアクセスされるものとする。このような場合には、トリガアドレスＡ８´がアクセスされた場合には、再生対象論理アドレスＡ１６´～Ａ１９´を高い優先度でプリフェッチするようにしてもよい。
【0169】
すなわち、本実施形態においては、上記した条件分岐を考慮して優先度を決定する構成としてもよい。
【0170】
（第３実施形態）
次に、第３実施形態について説明する。なお、本実施形態においては、前述した第１実施形態と同様の部分についての詳しい説明を省略し、当該第１実施形態とは異なる部分について説明する。
次に、第３実施形態について説明する。なお、本実施形態においては、前述した第１実施形態と同様の部分についての詳しい説明を省略し、当該第１実施形態とは異なる部分について説明する。
【0171】
図１３は、本実施形態に係るメモリデバイス１０の構成の一例を示すブロック図である。図１３においては、前述した図１と同様の部分には同一参照符号を付して、その詳しい説明を省略する。ここでは、図１と異なる部分について述べる。
【0172】
図１３に示すように、本実施形態に係るメモリデバイス１０は、コントローラ１３がアクセス再生用データ保存部１３４を更に含む点で、前述した第１実施形態とは異なる。
【0173】
アクセス再生用データ保存部１３４は、配置部１３２によって生成されたアクセス再生用データを保存する。なお、アクセス再生用データ保存部１３４は、例えばＮＡＮＤ型フラッシュメモリ１１及びキャッシュメモリ１２以外のメモリデバイス１０に備えられるメモリ等によって実現される。
【0174】
本実施形態において、アクセス再生部１３３は、再生対象データをキャッシュメモリ１２に格納する（つまり、プリフェッチする）ために参照するアクセス再生用データをアクセス再生用データ保存部１３４から取得する。
【0175】
以下、本実施形態におけるメモリデバイス１０の動作の概要について説明する。図１４は、配置部１３２において生成されたアクセス再生用データの一例を示す。図１４においては、配置部１３２によってアクセス再生用データ１３２ａ～１３２ｆを含む複数のアクセス再生用データが生成された場合を想定している。アクセス再生用データ１３２ａ～１３２ｆは、アクセス履歴解析部４０から出力されたアドレスリストに含まれるトリガアドレスＡ０，Ａ４，Ａ８，Ａ１２，Ａ１６，Ａ２０毎に生成されたアクセス再生用データ（つまり、当該複数のトリガアドレスの各々に対応する複数のアクセス再生用データ）である。なお、図１４に示すアクセス再生用データ１３２ａ～１３２ｆは前述した図７において説明したアクセス再生用データ１３２ａ及び１３２ｂと同様であるため、ここではその詳しい説明を省略する。
【0176】
ここで、再生対象データをプリフェッチするためには、アクセス再生用データを参照してＣＰＵ２０からメモリデバイス１０に送信される論理アドレスを監視する必要があるが、例えば上記した図１４に示すアクセス再生用データ１３２ａ～１３２ｆをアクセス再生部１３３が参照する場合、当該アクセス再生部１３３は、ＣＰＵ２０からメモリデバイス１０に論理アドレスが送信される度に、当該論理アドレスが当該アクセス再生用データ１３２ａ～１３２ｆの各々に含まれるトリガアドレスであるか否かを判定する処理（以下、アドレス一致判定処理と表記）を実行する必要がある。
【0177】
ここではアクセス再生用データ１３２ａ～１３２ｆについて説明したが、実際にはより多くのアクセス再生用データを参照する必要があり、上記したアドレス一致判定処理を高速に実行するためのハードウェア（回路）規模が大きくなる。
【0178】
そこで、本実施形態においては、配置部１３２によって生成された複数のアクセス再生用データのうち、再生対象データをプリフェッチするために参照するアクセス再生用データの数を制限することにより、上記したハードウェア規模（ハードウェア資源）を削減するものとする。
【0179】
以下、本実施形態に係るメモリデバイス１０の動作について説明する。なお、アクセス記録処理については前述した第１実施形態と同様であるため、ここではその詳しい説明を省略する。また、データ配置処理については配置部１３２によって生成されたアクセス再生用データの出力先がアクセス再生部１３３ではなくアクセス再生用データ保存部１３４である点以外は前述した第１実施形態と同様であるため、ここではその詳しい説明を省略する。
【0180】
本実施形態におけるアクセス再生処理は前述した第１実施形態と概ね同様であるが、上記したアクセス再生用データをアクセス再生用データ保存部１３４から取得する点が異なる。
【0181】
図１５のフローチャートを参照して、アクセス再生処理の詳細について説明する。ここでは、上記した図１４に示すアクセス再生用データ１３２ａ～１３２ｆのような複数のアクセス再生用データがアクセス再生用データ保存部１３４に保存されているものとする。
【0182】
まず、アクセス再生部１３３は、予め定められた数のアクセス再生用データをアクセス再生用データ保存部１３４から取得する（ステップＳ５１）。
【0183】
なお、上記したようにアクセス再生用データ保存部１３４に保存されている複数のアクセス再生用データはアドレスリストに含まれるトリガアドレス毎に生成されているが、ステップＳ５１においては、前述したアドレスシーケンスから抽出されたアクセスパターンにおいてトリガアドレスが出現する（つまり、配列されている）順番が早い順に予め定められた数のアクセス再生用データが取得される。
【0184】
具体的には、アクセスパターンにおいてトリガアドレスがＡ０，Ａ４，Ａ８，Ａ１２，Ａ１６，Ａ２０の順に出現しており、アクセス再生用データ保存部１３４から取得されるアクセス再生用データの数が４であるものとすると、アクセス再生部１３３は、図１４に示す複数のアクセス再生用データ１３２ａ～１３２ｆのうちのアクセス再生用データ１３２ａ～１３２ｄを取得する。
【0185】
ステップＳ５１の処理が実行されると、アクセス再生部１３３は、当該ステップＳ５１において取得されたアクセス再生用データ１３２ａ～１３２ｄの各々に含まれるトリガアドレスＡ０,Ａ４，Ａ８，Ａ１２を監視対象となるトリガアドレスとして設定する。
【0186】
次に、アクセス再生部１３３は、ＣＰＵ２０からメモリデバイス１０に送信された論理アドレスが上記した監視対象となるトリガアドレスであるか否かを判定する（ステップＳ５２）。
【0187】
監視対象となるトリガアドレスでないと判定された場合（ステップＳ５２のＮＯ）、次の論理アドレスがＣＰＵ２０から送信されるまで待機し、ステップＳ５２の処理が繰り返される。
【0188】
一方、監視対象となるトリガアドレスであると判定された場合（ステップＳ５２のＹＥＳ）、アクセス再生部１３３は、当該トリガアドレスを含むアクセス再生用データを用いてプリフェッチを指示する（ステップＳ５３）。なお、ステップＳ５３の処理は前述した図８に示すステップＳ２３の処理に相当するため、ここではその詳しい説明を省略する。
【0189】
ステップＳ５３の処理が実行されると、アクセス再生部１３３は、プリフェッチ位置（詳細については後述）を更新し、次のアクセス再生用データをアクセス再生用データ保存部１３４から取得する（ステップＳ５４）。
【0190】
次に、アクセス再生部１３３は、ステップＳ５４において取得されたアクセス再生用データに基づいて、監視対象となるトリガアドレスを再設定（更新）する（ステップＳ５５）。
【0191】
具体的には、上記したようにステップＳ５１においてアクセス再生用データ１３２ａ～１３２ｄが取得されており、ステップＳ５３においてアクセス再生用データ１３２ａを用いてプリフェッチが指示された場合、ステップＳ５４においては、プリフェッチ位置がトリガアドレスＡ０に更新され、次の監視対象となるトリガアドレスを含むアクセス再生用データとしてアクセス再生用データ１３２ｅがアクセス再生用データ保存部１３４から取得される。この場合、ステップＳ５５においては、アクセス再生用データ１３２ｂ～１３２ｅの各々に含まれるトリガアドレスＡ４，Ａ８，Ａ１２，Ａ１６が監視対象となるトリガアドレスとして再設定される。なお、ステップＳ５３においてプリフェッチを指示するために用いられたアクセス再生用データ１３２ａに含まれるトリガアドレスＡ０は監視対象となるトリガアドレスからは除外される。
【0192】
なお、図１５においては、便宜的に、ステップＳ５５の処理が実行された場合にアクセス再生処理が終了されるものとして示されているが、当該ステップＳ５５の処理が実行された後はステップＳ５２以降の処理が繰り返される。
【0193】
具体的には、このように繰り返されるステップＳ５３において例えばアクセス再生用データ１３２ｂを用いてプリフェッチが指示された（つまり、トリガアドレスＡ４がＣＰＵ２０から送信された）場合、ステップＳ５４においては、プリフェッチ位置がトリガアドレスＡ４に更新され、アクセス再生用データ１３２ｆがアクセス再生用データ保存部１３４から更に取得される。この場合、ステップＳ５５においては、アクセス再生用データ１３２ｃ～１３２ｆの各々に含まれるトリガアドレスＡ８，Ａ１２，Ａ１６，Ａ２０が監視対象となるトリガアドレスとして再設定される。なお、ステップＳ５３においてプリフェッチを指示するために用いられたアクセス再生用データ１３２ｂに含まれるトリガアドレスＡ４は監視対象となるトリガアドレスからは除外される。
【0194】
すなわち、本実施形態においては、監視対象となるトリガアドレスの数が常に一定数以下（例えば、４つ）となるように参照するアクセス再生用データが入れ替えられる。
【0195】
上記したように本実施形態においては、アドレスリストに含まれる複数のトリガアドレスの各々に対応する複数のアクセス再生用データが生成され、当該複数のアクセス再生用データはアクセス再生用データ保存部１３４に保存される。本実施形態においては、再生対象データをキャッシュメモリ１２に格納する（つまり、プリフェッチする）ために、このようにアクセス再生用データ保存部１３４に保存された複数のアクセス再生用データのうちの予め定められた数のアクセス再生用データが参照される（つまり、当該予め定められた数のアクセス再生用データに含まれるトリガアドレスが監視される）。
【0196】
本実施形態においては、このような構成により、配置部１３２によって生成された複数のアクセス再生用データの各々に含まれる全てのトリガアドレスを監視する（当該複数のアクセス再生用データの全てを参照する）必要がないため、本実施形態におけるプリフェッチを実現するためのハードウェア規模を削減することが可能となる。すなわち、本実施形態においては、読み出し性能の向上とハードウェア規模の削減を両立することができる。
【0197】
なお、詳しい説明については省略するが、本実施形態において説明した構成に対して、前述した第２実施形態において説明した優先度に関する構成を更に適用しても構わない。
【0198】
（第４実施形態）
次に、第４実施形態について説明する。なお、本実施形態においては、前述した第１及び第３実施形態と同様の部分についての詳しい説明を省略し、当該第１及び第３実施形態とは異なる部分について説明する。
次に、第４実施形態について説明する。なお、本実施形態においては、前述した第１及び第３実施形態と同様の部分についての詳しい説明を省略し、当該第１及び第３実施形態とは異なる部分について説明する。
【0199】
図１６は、本実施形態に係るメモリデバイス１０の構成の一例を示すブロック図である。図１６においては、前述した図１及び図１３と同様の部分には同一参照符号を付して、その詳しい説明を省略する。ここでは、図１及び図１３と異なる部分について述べる。
【0200】
図１６に示すように、本実施形態に係るメモリデバイス１０は、コントローラ１３に含まれるアクセス再生部１３３が検出部１３３ｃ及び監視部１３３ｄを含む点で、前述した第１及び第３実施形態とは異なる。
【0201】
検出部１３３ｃは、ＣＰＵ２０によってアクセスされたトリガアドレスに基づいて特定のプログラムの実行の開始を検出する。
【0202】
監視部１３３ｄは、再生対象データをキャッシュメモリ１２に格納する（つまり、プリフェッチする）ために、検出部１３３ｃによって実行の開始が検出されたプログラムについて生成されたアクセス再生用データを参照する。
【0203】
以下、本実施形態に係るメモリデバイス１０の動作について説明する。なお、アクセス記録処理については前述した第１実施形態と同様であるため、ここではその詳しい説明を省略する。
【0204】
まず、本実施形態におけるデータ配置処理について簡単に説明する。前述した第１及び第３実施形態においては１つのプログラム（例えば、プログラムＡ）が実行される際にＣＰＵ２０によってアクセスされた論理アドレスのシーケンス（アクセスパターン）からアドレスリストが作成される場合について主に説明したが、本実施形態において、アクセス履歴解析部４０は、メモリシステム３０において実行される複数のプログラムの各々のアドレスリストを作成する（つまり、プログラム毎にアドレスリストを作成する）ものとする。すなわち、前述した図５はプログラムＡについて作成されたアドレスリストを示しているが、例えばプログラムＡ以外のプログラムＢ及びＣのような他のプログラムにもついても同様にアドレスリストが作成される。このようにアクセス履歴解析部４０によってプログラム毎に作成された複数のアドレスリストは、配置部１３２に送信される。
【0205】
配置部１３２は、アクセス履歴解析部４０から送信された複数のアドレスリストに基づいてアクセス再生用データを生成する。なお、前述した第１及び第３実施形態においては１つのアドレスリストから当該アドレスリストに含まれる複数のトリガアドレスの各々に対応する複数のアクセス再生用データが生成されることについて説明したが、本実施形態においては、複数のアドレスリストの各々について（つまり、アドレスリスト毎に）、複数のアクセス再生用データが生成される。
【0206】
本実施形態においては、上記したように配置部１３２によってアドレスリスト毎に生成された複数のアクセス再生用データがアクセス再生用データ保存部１３４に保存される。
【0207】
次に、本実施形態におけるアクセス再生処理について説明する。ここで、メモリシステム３０においては多数のプログラムが実行されるが、当該プログラムの数が１０２４であるものとすると、アクセス再生用データ保存部１３４には、当該１０２４のプログラムのアドレスリストの各々から生成された複数のアクセス再生用データが保存される。この場合において、前述した第３実施形態において説明したようにアクセス再生部１３３がメモリシステム３０において実行される１つのプログラムについて４つのアクセス再生用データを参照する（つまり、当該４つのアクセス再生用データに含まれるトリガアドレスを監視する）ものとすると、当該アクセス再生部１３３は、ＣＰＵ２０からメモリデバイス１０に論理アドレスが送信される（当該ＣＰＵ２０によって論理アドレスがアクセスされる）度に、１０２４×４回のアドレス一致判定処理（当該論理アドレスと当該トリガアドレスとが一致しているか否かを判定する処理）を実行する必要があり、ハードウェア規模が大きくなる。
【0208】
これに対して、本実施形態において、アクセス再生部１３３に含まれる検出部１３３ｃは、アクセス再生用データ保存部１３４に保存されている複数のアクセス再生用データの中からプログラム毎に１つのアクセス再生用データを参照する。なお、検出部１３３ｃによってプログラム毎に参照される１つのアクセス再生用データとは、当該プログラムのアドレスリストから生成された複数のアクセス再生用データのうち、当該プログラムのアクセスパターンにおいて１番最初に出現するトリガアドレスを含むアクセス再生用データである。検出部１３３ｃによってプログラム毎に参照されるアクセス再生用データの数は、１つでなくてもよく、少数であればよい。
【0209】
ここで、上記したようにプログラム毎に参照されたアクセス再生用データのうち、特定のプログラム（以下、対象プログラムと表記）のアドレスリストから生成されたアクセス再生用データに含まれるトリガアドレスとＣＰＵ２０からメモリデバイス１０に送信された論理アドレスとが一致した場合を想定する。この場合、検出部１３３ｃは、対象プログラムの実行の開始を検出する。
【0210】
次に、監視部１３３ｄは、検出部１３３ｃによって実行の開始が検出された対象プログラムのアドレスリストから生成された複数のアクセス再生用データ（当該アドレスリストに含まれる複数のトリガアドレスの各々に対応する複数のアクセス再生用データ）をアクセス再生用データ保存部１３４から取得する。なお、監視部１３３ｄは、前述した第３実施形態と同様に、対象プログラムのアドレスリストから生成された複数のアクセス再生用データのうちの予め定められた数（例えば、４つ）のアクセス再生用データを取得してもよい。
【0211】
以下、監視部１３３ｄは、前述した第３実施形態において説明したアクセス再生処理と同様の処理を実行すればよい。
【0212】
上記したように本実施形態においては、メモリシステム３０において実行されるプログラム毎にアドレスリストが取得され、当該アドレスリスト毎に当該アドレスリストに含まれる複数のトリガアドレスの各々に対応する複数のアクセス再生用データ（つまり、プログラム毎のアクセス再生用データ）が生成される。また、本実施形態においては、ＣＰＵ２０によってトリガアドレスがアクセスされた際に、当該トリガアドレスに基づいて対象プログラム（特定のプログラム）の実行の開始が検出され、再生対象データをキャッシュメモリ１２に格納する（つまり、プリフェッチする）ために、当該実行の開始が検出された対象プログラムのアドレスリストに含まれる複数のトリガアドレスの各々に対応する複数のアクセス再生用データが参照される（つまり、当該複数のアクセス再生用データに含まれるトリガアドレスが監視される）。換言すれば、本実施形態においては、特定のプログラムの実行の開始の検出結果に基づいて、再生対象データをキャッシュメモリ１２に格納するために参照されるアクセス再生用データを入れ替える。
【0213】
ここで、上記したようにプログラム毎にアドレスリストが作成される場合、前述した第３実施形態の構成においては、ＣＰＵ２０によって論理アドレスがアクセスされる度に１０２４×４回のアドレス一致判定処理を実行することが可能な規模のハードウェアが必要であるが、本実施形態によれば、検出部１３３ｃでは１０２４×１回のアドレス一致判定処理を実行し、監視部１３３ｄでは対象プログラムに基づいてアクセス再生用データ保存部１３４から取得されたアクセス再生用データの数（例えば、４）と同じ回数のアドレス一致判定処理を実行すればよいため、ハードウェア規模を削減することができる。すなわち、本実施形態においては、読み出し性能の向上させることができるとともに、前述した第３実施形態と比較してよりハードウェア規模を削減することができる。
【0214】
なお、詳しい説明については省略するが、本実施形態において説明した構成に対して、前述した第２実施形態において説明した優先度に関する構成を更に適用しても構わない。
【0215】
以上述べた少なくとも１つの実施形態によれば、読み出し性能を向上させることが可能なメモリデバイス及びメモリシステムを提供することができる。
【0216】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0217】
１０…メモリデバイス、１１…ＮＡＮＤ型フラッシュメモリ（不揮発性メモリ）、１２…キャッシュメモリ、１３…コントローラ、２０…ＣＰＵ、３０…メモリシステム、４０…アクセス履歴解析部、１３１…アクセス記録部、１３２…配置部、１３３…アクセス再生部、１３３ａ…第１キュー、１３３ｂ…第２キュー、１３３ｃ…検出部、１３３ｄ…監視部、１３４…アクセス再生用データ保存部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】