特開 2024-29691 電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024029691

(43)【公開日】2024-03-06

(54)【発明の名称】電力変換装置

(51)【国際特許分類】

   H02M 7/48 20070101AFI20240228BHJP

【ＦＩ】

H02M7/48 F

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022132091

(22)【出願日】2022-08-22

(71)【出願人】

【識別番号】000003115

【氏名又は名称】東洋電機製造株式会社

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100161148

【弁理士】

【氏名又は名称】福尾 誠

(72)【発明者】

【氏名】森 雄生

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA02

5H770AA05

5H770DA04

5H770DA41

5H770EA02

5H770EA21

5H770GA02

5H770GA13

5H770GA17

5H770LB02

(57)【要約】

【課題】高い電圧利用率及び歪みのない相電圧を実現しつつ、素子損失が小さい電力変換装置を提供する。
【解決手段】電力変換装置１０は、直流の電気信号が入力される第１、第２の端子の間で直列に接続された第１、第２のスイッチング素子をそれぞれ有する第１から第３のレグを備えた三相インバータ２０と、第１、第２の端子の間で直列に接続された第１、第２のスイッチング素子を有する第４のレグ２１ｎを備えた単相インバータと、第１から第４のレグがそれぞれ備える第１、第２のスイッチング素子の各々に対し制御信号を入力して、スイッチング素子の導通を切り替える制御回路４０とを備え、制御回路４０は、第１から第３のレグに対応する第１から第３の信号波が二相変調された第１から第３の変調済み信号波と、搬送波との比較により生成された信号を制御信号として、第１、第２のスイッチング素子の各々に対し入力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

直流の電気信号が入力される第１の端子及び第２の端子の間で直列に接続された第１のスイッチング素子及び第２のスイッチング素子をそれぞれ有する第１から第３のレグを備えた三相インバータと、
前記第１の端子及び前記第２の端子の間で直列に接続された前記第１のスイッチング素子及び前記第２のスイッチング素子を有する第４のレグを備えた単相インバータと、
前記第１から前記第４のレグがそれぞれ備える前記第１のスイッチング素子及び前記第２のスイッチング素子の各々に対し制御信号を入力して、当該第１のスイッチング素子及び当該第２のスイッチング素子の導通を切り替える制御回路と、
を備え、
前記制御回路は、前記第１から第３のレグに対応する第１から第３の信号波が二相変調された第１から第３の変調済み信号波と、搬送波との比較により生成された信号を、前記制御信号として、前記第１から前記第３のレグがそれぞれ備える前記第１のスイッチング素子及び前記第２のスイッチング素子の各々に対し入力する、
電力変換装置。

【請求項2】

前記制御回路は、
前記第１から第３の変調済み信号波の値が第１の前記搬送波の値よりも大きい場合にオンとする信号を、前記制御信号として、前記第１から前記第３のレグが備える前記第１のスイッチング素子へ入力し、
前記第１から第３の変調済み信号波の値が前記第１の搬送波の値よりも小さい場合にオンとする信号を、前記制御信号として、前記第１から前記第３のレグが備える前記第２のスイッチング素子へ入力し、
前記第１から第３の変調済み信号波の平均値が第２の前記搬送波の値よりも大きい場合にオンとする信号を、前記制御信号として、前記第４のレグが備える前記第１のスイッチング素子へ入力し、
前記第１から第３の変調済み信号波の平均値が前記第２の搬送波の値よりも小さい場合にオンとする信号を、前記制御信号として、前記第４のレグが備える前記第２のスイッチング素子へ入力する、
請求項１に記載の電力変換装置。

【請求項3】

前記第２の搬送波の周波数は、前記第１の搬送波の周波数よりも大きい、請求項２に記載の電力変換装置。

【請求項4】

前記第１から第３の変調済み信号波の各々の最大値は、前記搬送波の最大値と等しい、請求項１に記載の電力変換装置。

【請求項5】

前記第１から第４のレグの前記第１のスイッチング素子と前記第２のスイッチング素子との間に一端が接続された第１から第４のリアクトルと、
前記第１から第３のリアクトルの前記第１から第３のレグに接続されない端子と、前記第４のリアクトルの前記第４のレグに接続されない端子と、の間に設けられた第１から第３のコンデンサと、
を更に備える、請求項１に記載の電力変換装置。

【請求項6】

前記三相インバータが備える前記第１から第３のレグはＩＧＢＴ素子により構成され、
前記単相インバータが備える前記第４のレグはＭＯＳＦＥＴ素子により構成される、
請求項１に記載の電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電力変換装置に関する。

【背景技術】

【0002】

従来の商用周波絶縁方式の補助電源装置では、三相インバータ、出力ＬＣフィルタ、及び出力変圧器を組み合わせることにより、直流電圧から三相交流電圧への変換及び入出力間の電気的絶縁を行っている。出力変圧器には、出力電圧となる商用周波電圧が印加されるため、商用周波絶縁方式では補助電源装置の小型及び軽量化が難しいという欠点があった。その欠点を解決するために、商用周波変圧器の代わりに、高周波絶縁ＤＣ－ＤＣコンバータを用いて入出力の絶縁を図る高周波絶縁方式が用いることが知られている。ＬＣフィルタの「Ｌ」はインダクタを意味し、「Ｃ」はコンデンサを意味する。「ＤＣ」は、Direct Current（直流）の略称である。

【0003】

補助電源装置の負荷には、線間電圧を用いるものの他、二次側中性点と各相の間に負荷を接続し相電圧を利用するものも存在する。高周波絶縁方式では、変圧器の中性点の代わりに、出力のＬＣフィルタを構成する交流コンデンサの中性点と各相との間で相電圧を得ることができる。また、商用周波絶縁方式では、相電圧を歪ませることにより三相インバータの電圧利用率を改善する変調方式が用いられてきた。出力変圧器の結線方法にΔ－Ｙ結線を用いることにより、出力電圧には三相インバータの出力線間電圧のみが寄与するため、電圧利用率を改善しつつ、歪みのない相電圧を得ることができた。

【0004】

一方、高周波絶縁方式の補助電源装置に上記のような電圧利用率を改善する変調方式を適用すると、インバータの相電圧に歪みが含まれているために、出力相電圧の波形が歪むという課題があった。よって、高周波絶縁方式の場合は上記の電圧利用率を改善する変調方式を適用することができず、より高耐圧のスイッチング素子を適用しなければならなかった。

【0005】

特許文献１及び特許文献２には、三次高調波重畳変調を適用するとともに、重畳した電圧を信号波とし、中性点電圧を出力する単相インバータを追加することで、電圧利用率を向上させるとともに、歪みのない相電圧を得る構成が記載されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００７－２７４８２５号公報

【特許文献2】特開２０１９－０４１５４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかし、特許文献１及び特許文献２の構成では、単相インバータを追加することにより、スイッチング素子の電力損失が増加するという課題があった。特に、補助電源装置の出力電圧が低電圧の場合、三相インバータには電流容量が大きい素子を使用しなければならない。電流容量が大きな素子は小容量素子に比べてスイッチング速度が遅く、スイッチング損失が増大するという課題があった。

【0008】

本開示の目的は、高い電圧利用率及び歪みのない相電圧を実現しつつ、素子損失が小さい電力変換装置を提供することである。

【課題を解決するための手段】

【0009】

上記課題を解決するために、電力変換装置は、
（１）直流の電気信号が入力される第１の端子及び第２の端子の間で直列に接続された第１のスイッチング素子及び第２のスイッチング素子をそれぞれ有する第１から第３のレグを備えた三相インバータと、前記第１の端子及び前記第２の端子の間で直列に接続された前記第１のスイッチング素子及び前記第２のスイッチング素子を有する第４のレグを備えた単相インバータと、前記第１から前記第４のレグがそれぞれ備える前記第１のスイッチング素子及び前記第２のスイッチング素子の各々に対し制御信号を入力して、当該第１のスイッチング素子及び当該第２のスイッチング素子の導通を切り替える制御回路と、を備え、前記制御回路は、前記第１から第３のレグに対応する第１から第３の信号波が二相変調された第１から第３の変調済み信号波と、搬送波との比較により生成された信号を、前記制御信号として、前記第１から前記第３のレグがそれぞれ備える前記第１のスイッチング素子及び前記第２のスイッチング素子の各々に対し入力する。

【0010】

また、
（２）（１）の電力変換装置において、前記制御回路は、前記第１から第３の変調済み信号波の値が第１の前記搬送波の値よりも大きい場合にオンとする信号を、前記制御信号として、前記第１から前記第３のレグが備える前記第１のスイッチング素子へ入力し、前記第１から第３の変調済み信号波の値が前記第１の搬送波の値よりも小さい場合にオンとする信号を、前記制御信号として、前記第１から前記第３のレグが備える前記第２のスイッチング素子へ入力し、前記第１から第３の変調済み信号波の平均値が第２の前記搬送波の値よりも大きい場合にオンとする信号を、前記制御信号として、前記第４のレグが備える前記第１のスイッチング素子へ入力し、前記第１から第３の変調済み信号波の平均値が前記第２の搬送波の値よりも小さい場合にオンとする信号を、前記制御信号として、前記第４のレグが備える前記第２のスイッチング素子へ入力する。

【0011】

また、
（３）（２）の電力変換装置において、前記第２の搬送波の周波数は、前記第１の周波数よりも大きい。

【0012】

また、
（４）（１）から（３）のいずれかの電力変換装置において、前記第１から第３の変調済み信号波の各々の最大値は、前記搬送波の最大値と等しい。

【0013】

また、
（５）（１）から（４）のいずれかの電力変換装置において、前記第１から第４のレグの前記第１のスイッチング素子と前記第２のスイッチング素子との間に一端が接続された第１から第４のリアクトルと、前記第１から第３のリアクトルの前記第１から第３のレグに接続されない端子と、前記第４のリアクトルの前記第４のレグに接続されない端子と、の間に設けられた第１から第３のコンデンサと、を更に備える。

【0014】

また、
（６）（１）から（５）のいずれかの電力変換装置において、前記三相インバータが備える前記第１から第３のレグはＩＧＢＴ素子により構成され、前記単相インバータが備える前記第４のレグはＭＯＳＦＥＴ素子により構成される。

【発明の効果】

【0015】

本開示の一実施形態によれば、電圧利用率の改善及び歪みのない相電圧を実現しつつ、素子損失を小さくすることが可能である。

【図面の簡単な説明】

【0016】

【図1】本開示の一実施形態に係る電力変換装置の回路構成例を示す図である。

【図2】本開示の一実施形態に係る電力変換装置の制御回路の構成例を示す図である。

【図3A】三相インバータの信号波Ｖu^＊、Ｖv^＊、Ｖw^＊の波形の一例を示す図である。

【図3B】二相変調を適用した信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊の波形の一例を示す図である。

【図4】単相インバータの信号波Ｖn^＊の波形の一例を示す図である。

【図5】搬送波Ｖcarの波形の一例を示す図である。

【図6A】本開示の一実施形態に係る電力変換装置における三相インバータの素子電流ｉＳＷ１の波形の一例を示す図である。

【図6B】本開示の一実施形態に係る電力変換装置における三相インバータの環流ダイオード電流ｉＦＷＤ１の波形の一例を示す図である。

【図7A】本開示の一実施形態に係る電力変換装置における単相インバータの素子電流ｉＳＷ７の波形の一例を示す図である。

【図7B】本開示の一実施形態に係る電力変換装置における単相インバータの環流ダイオード電流ｉＦＷＤ７の波形の一例を示す図である。

【図8A】本開示の一実施形態に係る電力変換装置の出力相電圧Ｖu、Ｖv、Ｖwの波形の一例を示す図である。

【図8B】本開示の一実施形態に係る電力変換装置の出力線間電圧Ｖuv、Ｖvw、Ｖwuの波形の一例を示す図である。

【図9A】二相変調の処理手順を示すフローチャートである。

【図9B】二相変調の処理手順を示すフローチャートである。

【図9C】二相変調の処理手順を示すフローチャートである。

【図10A】デッドタイム生成部の構成の一例を示す図である。

【図10B】図１０Ａのデッドタイム生成部に対する信号の入出力の一例を模式的に示すタイミングチャートである。

【図11A】デッドタイム生成部の構成の一例を示す図である。

【図11B】図１１Ａのデッドタイム生成部に対する信号の入出力の一例を模式的に示すタイミングチャートである。

【図12】本開示の一実施形態に係る電力変換装置に使用される半導体素子の素子電流と素子両端電圧との関係を模式的に示す図である。

【発明を実施するための形態】

【0017】

以下、本開示の一実施形態について、図面を参照して説明する。各図面中、同一又は相当する部分には、同一符号を付している。本実施形態の説明において、同一又は相当する部分については、説明を適宜省略又は簡略化する。

【0018】

本実施形態に係る電力変換装置１０は、直流の電気信号を三相交流の電気信号に変換する。電力変換装置１０は、相電圧と線間電圧を同時に得る三相インバータに対し、中性点電圧を出力する四相目のインバータを加えるとともに、出力電圧１周期中の任意の区間において三相の中の一相のスイッチングを休止する二相変調を適用する。そのため、本実施形態に係る電力変換装置１０によれば、電圧利用率の改善及び歪みのない相電圧を実現しつつ、素子損失を低減することが可能である。

【0019】

図１は、本開示の一実施形態に係る電力変換装置１０の回路構成例を示す図である。電力変換装置１０は、第１の端子１１、第２の端子１２、コンデンサ１３、三相インバータ２０、単相インバータ（ｎ相のレグ）２１ｎ、各相のリアクトル３１（３１ｕ，３１ｖ，３１ｗ，３１ｎ）、及びコンデンサ３３（３３ｕ，３３ｖ，３３ｗ）を備える。三相インバータ２０は、ｕ相，ｖ相，ｗ相のレグ２１ｕ，２１ｖ，２１ｗを備える。ｕ相，ｖ相，ｗ相,ｎ相のレグ２１（２１ｕ，２１ｖ，２１ｗ，２１ｎ）は、トランジスタ２２（２２ｕ，２２ｖ，２２ｗ，２２ｎ）及びダイオード２３（２３ｕ，２３ｖ，２３ｗ，２３ｎ）が並列に接続された第１のスイッチング素子２７（２７ｕ，２７ｖ，２７ｗ，２７ｎ）と、トランジスタ２４（２４ｕ，２４ｖ，２４ｗ，２４ｎ）及びダイオード２５（２５ｕ，２５ｖ，２５ｗ，２５ｎ）が並列に接続された第２のスイッチング素子２８（２８ｕ，２８ｖ，２８ｗ，２８ｎ）とが直列に接続されて構成される。

【0020】

第１の端子１１、第２の端子１２は、直流の電気信号が入力される入力端子である。図１の例では、第１の端子１１と第２の端子１２の間に直流の電圧信号が入力される。第１の端子１１と第２の端子１２の間にはコンデンサ１３が設けられ、入力信号が平滑化される。

【0021】

レグ２１（２１ｕ，２１ｖ，２１ｗ，２１ｎ）はいずれも、その両端が第１の端子１１及び第２の端子１２に接続される。三相インバータ２０が備えるｕ相，ｖ相，ｗ相のレグ２１ｕ，２１ｖ，２１ｗ、及び単相インバータ（ｎ相のレグ）２１ｎはいずれも、第１の端子１１及び第２の端子１２の間で直列に接続された第１のスイッチング素子２７（２７ｕ，２７ｖ，２７ｗ，２７ｎ）及び第２のスイッチング素子２８（２８ｕ，２８ｖ，２８ｗ，２８ｎ）をそれぞれ有する。

【0022】

各相のリアクトル３１（３１ｕ，３１ｖ，３１ｗ，３１ｎ）の一端は、第１のスイッチング素子２７（２７ｕ，２７ｖ，２７ｗ，２７ｎ）と第２のスイッチング素子２８（２８ｕ，２８ｖ，２８ｗ，２８ｎ）との間の端子２６（２６ｕ，２６ｖ，２６ｗ，２６ｎ）に接続される。ｕ相，ｖ相，ｗ相のリアクトル３１ｕ，３１ｖ，３１ｗの、レグ２１ｕ，２１ｖ，２１ｗに接続されない二次側の端子３２ｕ，３２ｖ，３２ｗは、負荷に各相の電気信号を出力する出力端子として作用する。

【0023】

コンデンサ３３（３３ｕ，３３ｖ，３３ｗ）は、ｕ相，ｖ相，ｗ相のリアクトル３１ｕ，３１ｖ，３１ｗの二次側の端子３２ｕ，３２ｖ，３２ｗと、ｎ相のリアクトル３１ｎの二次側の端子３２ｎとの間に設けられる。ｕ相，ｖ相，ｗ相のリアクトル３１ｕ，３１ｖ，３１ｗ及びコンデンサ３３ｕ，３３ｖ，３３ｗは、三相インバータ２０の高周波成分を除去するローパスフィルタとして作用する。ｎ相のリアクトル３１ｎの、レグ２１ｎに接続されない二次側の端子３２ｎは、コンデンサ３３（３３ｕ，３３ｖ，３３ｗ）の中性点として作用し、負荷に電力を供給する。

【0024】

電力変換装置１０は、各相のレグ２１（２１ｕ，２１ｖ，２１ｗ，２１ｎ）がそれぞれ備える第１のスイッチング素子２７（２７ｕ，２７ｖ，２７ｗ，２７ｎ）及び第２のスイッチング素子２８（２８ｕ，２８ｖ，２８ｗ，２８ｎ）の各々に対し制御信号を入力して、第１のスイッチング素子２７及び第２のスイッチング素子２８の導通を切り替える制御回路４０を備える。

【0025】

図２は、本開示の一実施形態に係る電力変換装置１０の制御回路４０の構成例を示す図である。制御回路４０は、二相変調部５０、加算器５２，５３、減衰器５４、コンパレータ６１（６１ｕ，６１ｖ，６１ｗ，６１ｎ）、ＮＯＴゲート６３（６３ｕ，６３ｖ，６３ｗ，６３ｎ）、及びデッドタイム生成部７０を備える。二相変調部５０は、ｕ相、ｖ相、ｗ相の各相のレグ２１ｕ，２１ｖ，２１ｗに対応する信号波Ｖu^＊、Ｖv^＊、Ｖw^＊を入力し、これらの信号波を二相変調して、変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊を出力する。

【0026】

図３Ａは、三相インバータ２０の信号波Ｖu^＊、Ｖv^＊、Ｖw^＊の波形の一例を示す図である。三相インバータの信号波Ｖu^＊、Ｖv^＊、Ｖw^＊は、振幅及び周期が同一の正弦波である。図３Ａの例では、振幅が１．０Ｖ、周期は１６．８ｍｓである。信号波Ｖv^＊、Ｖw^＊の位相は、Ｖu^＊の位相に対して１２０°、２４０°遅延している。

【0027】

図３Ｂは、二相変調部５０において二相変調を適用した変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊の波形の一例を示す図である。変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊はいずれも、Ｈｉｇｈで固定される６０°の期間、及びＬｏｗで固定される６０°の期間を有する。任意のタイミングにおいて、変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊のいずれか１つがＨｉｇｈ又はＬｏｗ（－１．０Ｖ）に固定されている。例えば、図３Ｂの例では、０ｍｓ～２．３ｍｓの期間はＶv^＊＊がＬｏｗ（－１．０Ｖ）に固定されている。２．３ｍｓ～５．１ｍｓの期間はＶu^＊＊がＨｉｇｈ（＋１．０Ｖ）に固定されている。５．１ｍｓ～７．９ｍｓの期間はＶw^＊＊がＬｏｗ（－１．０Ｖ）に固定されている。７．９ｍｓ～１０．７ｍｓの期間はＶv^＊＊がＨｉｇｈ（＋１．０Ｖ）に固定されている。１０．７ｍｓ～１３．５ｍｓの期間はＶu^＊＊がＬｏｗ（－１．０Ｖ）に固定されている。１３．５ｍｓ～１６．３ｍｓの期間はＶw^＊＊がＨｉｇｈ（＋１．０Ｖ）に固定されている。１６．３ｍｓ～１６．８ｍｓの期間はＶv^＊＊がＬｏｗ（－１．０Ｖ）に固定されている。変調済み信号波Ｖu^＊＊、Ｖv^＊＊、又はＶw^＊＊がＨｉｇｈ又はＬｏｗに固定されている期間は、その変調済み信号波についてはスイッチングが休止される。したがって、任意のタイミングにおいて、スイッチングが行われるのは、三相のうち二相であり、スイッチング損失を低減することができる。二相変調部５０による二相変調の詳細は後述される。

【0028】

図２において、二相変調部５０において変調された変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊は、端子５１（５１ｕ，５１ｖ，５１ｗ）へ出力される。変調済み信号波Ｖu^＊＊、Ｖv^＊＊、及びＶw^＊＊は、加算器５２，５３において加算され、減衰器５４において振幅が１／３に減衰されて、単相インバータ２１ｎの信号波Ｖn^＊が生成される。このように、単相インバータ２１ｎの信号波Ｖn^＊は、変調済み信号波Ｖu^＊＊、Ｖv^＊＊、及びＶw^＊＊の平均値である。図４は、単相インバータ２１ｎの信号波Ｖn^＊の波形の一例を示す図である。

【0029】

変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊、及び信号波Ｖn^＊は、コンパレータ６１（６１ｕ，６１ｖ，６１ｗ，６１ｎ）において搬送波Ｖcarと比較される。図５は、搬送波Ｖcarの波形の一例を示す図である。図５に示すように、搬送波Ｖcarは、信号波Ｖu^＊、Ｖv^＊、Ｖw^＊よりも高い周波数を有する。また、搬送波Ｖcarの振幅（最大値）は１．０Ｖであり、変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊、及び信号波Ｖn^＊の各々の振幅（最大値）と等しい関係にある。コンパレータ６１（６１ｕ，６１ｖ，６１ｗ，６１ｎ）は、端子６２（６２ｕ，６２ｖ，６２ｗ，６２ｎ）に対し、変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊、及び信号波Ｖn^＊の値が搬送波Ｖcarの値よりも大きい期間においてオンの信号を出力し、それ以外の期間はオフの信号を出力する。コンパレータ６１（６１ｕ，６１ｖ，６１ｗ，６１ｎ）がオフの信号を出力する期間には、変調済み信号波Ｖu＊＊、Ｖv＊＊、Ｖw＊＊、及び信号波Ｖn＊の値が搬送波Ｖcarの値よりも小さい期間が含まれる。

【0030】

各相のコンパレータ６１（６１ｕ，６１ｖ，６１ｗ，６１ｎ）の出力信号ＳＷ１^＊＊、ＳＷ３^＊＊、ＳＷ５^＊＊、ＳＷ７^＊＊と、その出力信号をＮＯＴゲート６３（６３ｕ，６３ｖ，６３ｗ，６３ｎ）において反転した信号ＳＷ２^＊＊、ＳＷ４^＊＊、ＳＷ６^＊＊、ＳＷ８^＊＊とは、デッドタイム生成部７０において遅延され、スイッチング素子２７（２７ｕ，２７ｖ，２７ｗ，２７ｎ）及び２８（２８ｕ，２８ｖ，２８ｗ，２８ｎ）に対するスイッチング信号ＳＷ１^＊～ＳＷ８^＊として出力される。ここで、ＳＷ１^＊は、コンパレータ６１ｕの出力信号ＳＷ１^＊＊を遅延した信号であり、スイッチング素子２７ｕの導通を切り替える制御信号として用いられる。ＳＷ２^＊は、コンパレータ６１ｕの出力信号を反転した信号ＳＷ２^＊＊を遅延した信号であり、スイッチング素子２８ｕの導通を切り替える制御信号として用いられる。ＳＷ３^＊は、コンパレータ６１ｖの出力信号ＳＷ３^＊＊を遅延した信号であり、スイッチング素子２７ｖの導通を切り替える制御信号として用いられる。ＳＷ４^＊は、コンパレータ６１ｖの出力信号を反転した信号ＳＷ４^＊＊を遅延した信号であり、スイッチング素子２８ｖの導通を切り替える制御信号として用いられる。ＳＷ５^＊は、コンパレータ６１ｗの出力信号ＳＷ５^＊＊を遅延した信号であり、スイッチング素子２７ｗの導通を切り替える制御信号として用いられる。ＳＷ６^＊は、コンパレータ６１ｗの出力信号を反転した信号ＳＷ６^＊＊を遅延した信号であり、スイッチング素子２８ｗの導通を切り替える制御信号として用いられる。ＳＷ７^＊は、コンパレータ６１ｎの出力信号ＳＷ７^＊＊を遅延した信号であり、スイッチング素子２７ｎの導通を切り替える制御信号として用いられる。ＳＷ８^＊は、コンパレータ６１ｎの出力信号を反転した信号ＳＷ８^＊＊を遅延した信号であり、スイッチング素子２８ｎの導通を切り替える制御信号として用いられる。

【0031】

図６Ａは、本開示の一実施形態に係る電力変換装置１０における三相インバータ２０の素子電流ｉＳＷ１の波形の一例を示す図である。図６Ａは、スイッチング素子２７ｕを構成するトランジスタ２２ｕを流れる電流ｉＳＷ１の変化を示している。図６Ａでは、変調済み信号波Ｖu^＊＊の値が正である０ｍｓ～８．４ｍｓの期間（図３Ａ参照）において、トランジスタ２２ｕを流れる電流ｉＳＷ１が観察されている。そして、０ｍｓ～２．３ｍｓ及び５．１ｍｓ～８．４ｍｓの期間は、変調済み信号波Ｖu^＊＊の値は搬送波Ｖcarの最大値１．０Ｖを下回る（図３Ａ参照）ため、スイッチングが行われている。一方、２．３ｍｓ～５．１ｍｓの期間は、変調済み信号波Ｖu^＊＊の値は搬送波Ｖcarの最大値１．０Ｖを下回らない（図３Ａ参照）ため、スイッチングが行われていない。

【0032】

図６Ｂは、本開示の一実施形態に係る電力変換装置１０における三相インバータ２０の環流ダイオード電流ｉＦＷＤ１の波形の一例を示す図である。図６Ｂは、スイッチング素子２７ｕを構成するダイオード２３ｕを流れる電流ｉＦＷＤ１の変化を示している。図６Ｂでは、変調済み信号波Ｖu^＊＊の値が負である８．４ｍｓ～１６．８ｍｓの期間（図３Ａ参照）において、ダイオード２３ｕを流れる電流ｉＦＷＤ１が観察されている。そして、８．４ｍｓ～１０．７ｍｓ及び１３．５ｍｓ～１６．８ｍｓの期間は、変調済み信号波Ｖu^＊＊の値は搬送波Ｖcarの最小値－１．０Ｖを上回る（図３Ａ参照）ため、スイッチングが行われている。一方、１０．７ｍｓ～１３．５ｍｓの期間は、変調済み信号波Ｖu^＊＊の値は搬送波Ｖcarの最小値－１．０Ｖを上回らない（図３Ａ参照）ため、スイッチングが行われていない。

【0033】

図７Ａは、本開示の一実施形態に係る電力変換装置１０における単相インバータ２１ｎの素子電流ｉＳＷ７の波形の一例を示す図である。図７Ａは、スイッチング素子２７ｎを構成するトランジスタ２２ｎを流れる電流ｉＳＷ７の変化を示している。図７Ａの例では、０ｍｓ～４．０ｍｓ、５．３ｍｓ～９．６ｍｓ、１０．８ｍｓ～１５．２ｍｓ、及び１６．３ｍｓ～１６．８ｍｓの期間において、トランジスタ２２ｎを流れる電流ｉＳＷ７が観察されている。

【0034】

図７Ｂは、本開示の一実施形態に係る電力変換装置１０における単相インバータ２１ｎの環流ダイオード電流ｉＦＷＤ７の波形の一例を示す図である。図７Ｂは、スイッチング素子２７ｎを構成するダイオード２３ｎを流れる電流ｉＦＷＤ７の変化を示している。図７Ａの例では、０ｍｓ～１．６ｍｓ、２．３ｍｓ～７．０ｍｓ、７．８ｍｓ～１２．５ｍｓ、及び１３．５ｍｓ～１６．８ｍｓの期間において、ダイオード２３ｎを流れる電流ｉＦＷＤ７が観察されている。

【0035】

図８Ａは、本開示の一実施形態に係る電力変換装置１０の出力相電圧Ｖu、Ｖv、Ｖwの波形の一例を示す図である。出力相電圧Ｖu、Ｖv、Ｖwは、ｎ相のリアクトル３１ｎの二次側の端子３２ｎを基準とした、各相のリアクトル３１ｕ，３１ｖ，３１ｗの二次側の端子３２ｕ，３２ｖ，３２ｗの電位であり、コンデンサ３３（３３ｕ，３３ｖ，３３ｗ）の電極板間の電圧に当たる。

【0036】

図８Ｂは、本開示の一実施形態に係る電力変換装置１０の出力線間電圧Ｖuv、Ｖvw、Ｖwuの波形の一例を示す図である。出力線間電圧Ｖuv、Ｖvw、Ｖwuは、ｕ相、ｖ相、ｗ相の各相の出力線間の電圧である。すなわち、Ｖuvは端子３２ｖを基準とした端子３２ｕの電位であり、Ｖvwは端子３２ｗを基準とした端子３２ｖの電位であり、Ｖwuは端子３２ｕを基準とした端子３２ｗの電位である。Ｖuv＝Ｖu－Ｖv，Ｖvw＝Ｖv－Ｖw，Ｖwu＝Ｖw－Ｖuである。

【0037】

次に、図９Ａ～図９Ｃを参照して、二相変調部５０による二相変調の処理を説明する。
図９Ａは、二相変調部５０の二相変調によりｕ相の変調済み信号波Ｖu^＊＊を生成するための処理手順を示すフローチャートである。図９Ｂは、二相変調部５０の二相変調によりｖ相の変調済み信号波Ｖv^＊＊を生成するための処理手順を示すフローチャートである。図９Ｃは、二相変調部５０の二相変調によりｗ相の変調済み信号波Ｖw^＊＊を生成するための処理手順を示すフローチャートである。図９Ａ～図９Ｃの各ステップにより示される処理はＡＳＩＣ（Application Specific Integrated Circuit）、又はＦＰＧＡ（Field-Programmable Gate Array）など専用のハードウェアによって実行される。なお、汎用性を有するプロセッサがプログラムに基づき図９Ａ～図９Ｃの各ステップを実行してもよい。

【0038】

図９ＡのステップＳ１１において、二相変調部５０は、(１)ｕ相の信号波Ｖu^＊の値の絶対値｜Ｖu^＊｜がｖ相の信号波Ｖv^＊の値の絶対値｜Ｖv^＊｜よりも大きい、又は｜Ｖv^＊｜と等しく、かつ、（２）｜Ｖu^＊｜がｗ相の信号波Ｖw^＊の値の絶対値｜Ｖw^＊｜よりも大きい、又は｜Ｖw^＊｜と等しいか否かを判定する。二相変調部５０は、（１）（２）の両方の条件を充足する場合（ステップＳ１１でＴｒｕｅ）はステップＳ１２へ進み、そうでない場合（ステップＳ１１でＦａｌｓｅ）はステップＳ１５へ進む。

【0039】

ステップＳ１２において、二相変調部５０は、ｖ相の信号波Ｖv^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ１２でＴｒｕｅ）はステップＳ１３へ進み、そうでない場合（ステップＳ１２でＦａｌｓｅ）はステップ１４へ進む。

【0040】

ステップＳ１３において、二相変調部５０は、搬送波Ｖcarの最大値（振幅）Ｖcar_maxをｕ相の変調済み信号波Ｖu^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖu^＊＊（＝Ｖcar_max）を出力する。

【0041】

ステップＳ１４において、二相変調部５０は、搬送波Ｖcarの最大値（振幅）の符号を反転したもの－Ｖcar_maxをｕ相の変調済み信号波Ｖu^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖu^＊＊（＝－Ｖcar_max）を出力する。

【0042】

ステップＳ１５において、二相変調部５０は、ｕ相の信号波Ｖu^＊に対して、後述するステップＳ１６～Ｓ２１により計算されるＶv^＊＊＊及びＶw^＊＊＊を加算したものを、ｕ相の変調済み信号波Ｖu^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖu^＊＊（＝Ｖu^＊＋Ｖv^＊＊＊＋Ｖw^＊＊＊）を出力する。

【0043】

ステップＳ１６において、二相変調部５０は、ｖ相の信号波Ｖv^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ１６でＴｒｕｅ）はステップＳ１７へ進み、そうでない場合（ステップＳ１６でＦａｌｓｅ）はステップＳ１８へ進む。

【0044】

ステップＳ１７において、二相変調部５０は、信号波Ｖv^＊の最大値（振幅）１Ｖから信号波Ｖv^＊を除算したもの１－Ｖv^＊をＶv^＊＊＊とする（Ｖv^＊＊＊＝１－Ｖv^＊）。そして、二相変調部５０は、ステップＳ１５へ進む。

【0045】

ステップＳ１８において、二相変調部５０は、信号波Ｖv^＊の最小値－１Ｖから信号波Ｖv^＊を除算したもの１－Ｖv^＊をＶv^＊＊＊とする（Ｖv^＊＊＊＝－１－Ｖv^＊）。そして、二相変調部５０は、ステップＳ１５へ進む。

【0046】

ステップＳ１９において、二相変調部５０は、ｗ相の信号波Ｖw^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ１９でＴｒｕｅ）はステップＳ２０へ進み、そうでない場合（ステップＳ１９でＦａｌｓｅ）はステップＳ２１へ進む。

【0047】

ステップＳ２０において、二相変調部５０は、信号波Ｖw^＊の最大値（振幅）１Ｖから信号波Ｖw^＊を除算したもの１－Ｖw^＊をＶw^＊＊＊とする（Ｖw^＊＊＊＝１－Ｖw^＊）。そして、二相変調部５０は、ステップＳ１５へ進む。

【0048】

ステップＳ２１において、二相変調部５０は、信号波Ｖw^＊の最小値－１Ｖから信号波Ｖw^＊を除算したもの１－Ｖw^＊をＶw^＊＊＊とする（Ｖw^＊＊＊＝－１－Ｖw^＊）。そして、二相変調部５０は、ステップＳ１５へ進む。

【0049】

図９ＢのステップＳ３１において、二相変調部５０は、（１）｜Ｖv^＊｜がｗ相の信号波Ｖw^＊の値の絶対値｜Ｖw^＊｜よりも大きい、又は｜Ｖw^＊｜と等しく、かつ、(２)ｖ相の信号波Ｖv^＊の値の絶対値｜Ｖv^＊｜がｕ相の信号波Ｖu^＊の値の絶対値｜Ｖu^＊｜よりも大きい、又は｜Ｖu^＊｜と等しいか否かを判定する。二相変調部５０は、（１）（２）の両方の条件を充足する場合（ステップＳ３１でＴｒｕｅ）はステップＳ３２へ進み、そうでない場合（ステップＳ３１でＦａｌｓｅ）はステップＳ３５へ進む。

【0050】

ステップＳ３２において、二相変調部５０は、ｕ相の信号波Ｖu^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ３２でＴｒｕｅ）はステップＳ３３へ進み、そうでない場合（ステップＳ３２でＦａｌｓｅ）はステップ１４へ進む。

【0051】

ステップＳ３３において、二相変調部５０は、搬送波Ｖcarの最大値（振幅）Ｖcar_maxをｖ相の変調済み信号波Ｖv^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖv^＊＊（＝Ｖcar_max）を出力する。

【0052】

ステップＳ３４において、二相変調部５０は、搬送波Ｖcarの最大値（振幅）の符号を反転したもの－Ｖcar_maxをｖ相の変調済み信号波Ｖv^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖv^＊＊（＝－Ｖcar_max）を出力する。

【0053】

ステップＳ３５において、二相変調部５０は、ｖ相の信号波Ｖv^＊に対して、後述するステップＳ３６～Ｓ４１により計算されるＶw^＊＊＊及びＶu^＊＊＊を加算したものを、ｖ相の変調済み信号波Ｖv^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖv^＊＊（＝Ｖv^＊＋Ｖw^＊＊＊＋Ｖu^＊＊＊）を出力する。

【0054】

ステップＳ３６において、二相変調部５０は、ｕ相の信号波Ｖu^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ３６でＴｒｕｅ）はステップＳ３７へ進み、そうでない場合（ステップＳ３６でＦａｌｓｅ）はステップＳ３８へ進む。

【0055】

ステップＳ３７において、二相変調部５０は、信号波Ｖu^＊の最大値（振幅）１Ｖから信号波Ｖu^＊を除算したもの１－Ｖu^＊をＶu^＊＊＊とする（Ｖu^＊＊＊＝１－Ｖu^＊）。そして、二相変調部５０は、ステップＳ３５へ進む。

【0056】

ステップＳ３８において、二相変調部５０は、信号波Ｖu^＊の最小値－１Ｖから信号波Ｖu^＊を除算したもの１－Ｖu^＊をＶu^＊＊＊とする（Ｖu^＊＊＊＝－１－Ｖu^＊）。そして、二相変調部５０は、ステップＳ３５へ進む。

【0057】

ステップＳ３９において、二相変調部５０は、ｗ相の信号波Ｖw^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ３９でＴｒｕｅ）はステップＳ４０へ進み、そうでない場合（ステップＳ３９でＦａｌｓｅ）はステップＳ４１へ進む。

【0058】

ステップＳ４０において、二相変調部５０は、信号波Ｖw^＊の最大値（振幅）１Ｖから信号波Ｖw^＊を除算したもの１－Ｖw^＊をＶw^＊＊＊とする（Ｖw^＊＊＊＝１－Ｖw^＊）。そして、二相変調部５０は、ステップＳ３５へ進む。

【0059】

ステップＳ４１において、二相変調部５０は、信号波Ｖw^＊の最小値－１Ｖから信号波Ｖw^＊を除算したもの１－Ｖw^＊をＶw^＊＊＊とする（Ｖw^＊＊＊＝－１－Ｖw^＊）。そして、二相変調部５０は、ステップＳ３５へ進む。

【0060】

図９ＣのステップＳ５１において、二相変調部５０は、(１)ｗ相の信号波Ｖw^＊の値の絶対値｜Ｖw^＊｜がｕ相の信号波Ｖu^＊の値の絶対値｜Ｖu^＊｜よりも大きい、又は｜Ｖu^＊｜と等しく、かつ、（２）｜Ｖw^＊｜がｖ相の信号波Ｖv^＊の値の絶対値｜Ｖv^＊｜よりも大きい、又は｜Ｖv^＊｜と等しいか否かを判定する。二相変調部５０は、（１）（２）の両方の条件を充足する場合（ステップＳ５１でＴｒｕｅ）はステップＳ５２へ進み、そうでない場合（ステップＳ５１でＦａｌｓｅ）はステップＳ５５へ進む。

【0061】

ステップＳ５２において、二相変調部５０は、ｕ相の信号波Ｖu^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ５２でＴｒｕｅ）はステップＳ５３へ進み、そうでない場合（ステップＳ５２でＦａｌｓｅ）はステップ１４へ進む。

【0062】

ステップＳ５３において、二相変調部５０は、搬送波Ｖcarの最大値（振幅）Ｖcar_maxをｗ相の変調済み信号波Ｖw^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖw^＊＊（＝Ｖcar_max）を出力する。

【0063】

ステップＳ５４において、二相変調部５０は、搬送波Ｖcarの最大値（振幅）の符号を反転したもの－Ｖcar_maxをｗ相の変調済み信号波Ｖw^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖw^＊＊（＝－Ｖcar_max）を出力する。

【0064】

ステップＳ５５において、二相変調部５０は、ｗ相の信号波Ｖw^＊に対して、後述するステップＳ５６～Ｓ６１により計算されるＶu^＊＊＊及びＶv^＊＊＊を加算したものを、ｗ相の変調済み信号波Ｖw^＊＊とする。そして、二相変調部５０は、変調済み信号波Ｖw^＊＊（＝Ｖw^＊＋Ｖu^＊＊＊＋Ｖv^＊＊＊）を出力する。

【0065】

ステップＳ５６において、二相変調部５０は、ｕ相の信号波Ｖu^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ５６でＴｒｕｅ）はステップＳ５７へ進み、そうでない場合（ステップＳ５６でＦａｌｓｅ）はステップＳ５８へ進む。

【0066】

ステップＳ５７において、二相変調部５０は、信号波Ｖu^＊の最大値（振幅）１Ｖから信号波Ｖu^＊を除算したもの１－Ｖu^＊をＶu^＊＊＊とする（Ｖu^＊＊＊＝１－Ｖu^＊）。そして、二相変調部５０は、ステップＳ５５へ進む。

【0067】

ステップＳ５８において、二相変調部５０は、信号波Ｖu^＊の最小値－１Ｖから信号波Ｖu^＊を除算したもの１－Ｖu^＊をＶu^＊＊＊とする（Ｖu^＊＊＊＝－１－Ｖu^＊）。そして、二相変調部５０は、ステップＳ５５へ進む。

【0068】

ステップＳ５９において、二相変調部５０は、ｖ相の信号波Ｖv^＊の値が正であるか否かを判定する。二相変調部５０は、正の場合（ステップＳ５９でＴｒｕｅ）はステップＳ６０へ進み、そうでない場合（ステップＳ５９でＦａｌｓｅ）はステップＳ６１へ進む。

【0069】

ステップＳ６０において、二相変調部５０は、信号波Ｖv^＊の最大値（振幅）１Ｖから信号波Ｖv^＊を除算したもの１－Ｖv^＊をＶv^＊＊＊とする（Ｖv^＊＊＊＝１－Ｖv^＊）。そして、二相変調部５０は、ステップＳ５５へ進む。

【0070】

ステップＳ６１において、二相変調部５０は、信号波Ｖv^＊の最小値－１Ｖから信号波Ｖv^＊を除算したもの１－Ｖv^＊をＶv^＊＊＊とする（Ｖv^＊＊＊＝－１－Ｖv^＊）。そして、二相変調部５０は、ステップＳ５５へ進む。

【0071】

二相変調部５０は、例えば、図９Ａ～図９Ｃの処理を行うことにより、三相インバータ２０の信号波Ｖu^＊、Ｖv^＊、Ｖw^＊に基づき、変調済み信号波Ｖu^＊＊、Ｖv^＊＊、Ｖw^＊＊を生成することができる。図９Ａ～図９Ｃは、便宜上、二相変調部５０の処理内容をフローチャートにより示しているが、二相変調部５０は、図９Ａ～図９Ｃと同等の動作を行うならば、図９Ａ～図９Ｃのフローと同一の手順により処理を実行する必要はない。

【0072】

図１０Ａは、ＣＲ回路により入力信号を遅延させるデッドタイム生成部７０ａの構成の一例を示す図である。デッドタイム生成部７０ａは、ＮＯＴゲート７２、ＮＡＮＤゲート７３、コンデンサ７４、抵抗７６、ＮＯＴゲート７６、及びＡＮＤゲート７９を備える。図１０Ａは、コンパレータ６１ｕから出力された信号ＳＷ１^＊＊を遅延させて、スイッチング信号ＳＷ１^＊を生成する例を示しているが、同様の構成により信号ＳＷ２^＊＊～ＳＷ８^＊＊を遅延させて、スイッチング信号ＳＷ２^＊～ＳＷ８^＊を生成することが可能である。

【0073】

図１０Ａのデッドタイム生成部７０ａはコンデンサ７４及び抵抗７６のＣＲ回路により入力信号を遅延させる。コンパレータ６１ｕから出力された信号ＳＷ１^＊＊は、ＮＯＴゲート７２へ出力されるとともに、端子７１を介してＡＮＤゲート７９へ出力される。ＮＯＴゲート７２は、入力信号を反転するＮＯＴ演算を行う。ＮＯＴゲート７２の出力は、ＮＡＮＤゲート７３へ出力される。ＮＡＮＤゲート７３は、ＮＯＴゲート７２の出力及びＮＯＴゲート７７の出力を入力として、ＮＡＮＤ演算を行う。ＮＡＮＤゲート７３の出力はコンデンサ７４へ出力される。コンデンサ７４は、ＮＡＮＤゲート７３の出力側及び端子７５の間に設けられる。端子７５は、抵抗７６を介して接地に接続される。端子７５はＮＯＴゲート７７の入力側に接続される。ＮＯＴゲート７７は入力信号を反転するＮＯＴ演算を行う。ＮＯＴゲート７７の出力は、ＡＮＤゲート７９へ出力されるとともに、端子７８を介してＮＡＮＤゲート７３へ出力される。ＡＮＤゲート７９は、コンパレータ６１ｕの出力信号ＳＷ１^＊＊、及びＮＯＴゲート７７の出力を入力としてＡＮＤ演算を行う。ＡＮＤゲート７９の出力は、スイッチング信号ＳＷ１^＊として、スイッチング素子２７ｕへ入力される。

【0074】

図１０Ｂは、図１０Ａのデッドタイム生成部７０ａに対する信号の入出力の一例を模式的に示すタイミングチャートである。図１０Ｂでは、コンパレータ６１ｕから出力された信号ＳＷ１^＊＊、端子７８の電位、及びスイッチング信号ＳＷ１^＊の波形が示されている。図１０Ｂに示すように、スイッチング信号ＳＷ１^＊は、信号ＳＷ１^＊＊と比べてデッドタイムＴｄだけ遅延されている。ここで、デッドタイムＴｄは、Ｔｄ＝Ｃ×Ｒと計算される。

【0075】

デッドタイム生成部７０は、入力信号を遅延させることができるならば、ＣＲ回路を用いたものに限られない。デッドタイム生成部７０は、例えば、ワンショットマルチ、又は、マイコンのＰＷＭ（Pulse Width Modulation）機能若しくはタイマ機能等を用いて構成してもよい。

【0076】

図１１Ａは、ワンショットマルチにより入力信号を遅延させるデッドタイム生成部７０ｂの構成の一例を示す図である。デッドタイム生成部７０ｂは、ワンショットマルチ８２及びＡＮＤゲート８３を備える。図１０Ｂは、コンパレータ６１ｕから出力された信号ＳＷ１^＊＊を遅延させて、スイッチング信号ＳＷ１^＊を生成する例を示しているが、同様の構成により信号ＳＷ２^＊＊～ＳＷ８^＊＊を遅延させて、スイッチング信号ＳＷ２^＊～ＳＷ８^＊を生成することが可能である。

【0077】

コンパレータ６１ｕから出力された信号ＳＷ１^＊＊は、ワンショットマルチ８２へ入力されるとともに、端子８１を介してＡＮＤゲート８３へ出力される。ワンショットマルチ８２は２つの入力端子を備え、一方の入力端子には信号ＳＷ１^＊＊が入力され、他方の入力端子は接地に接続される。ワンショットマルチ８２のＱバー出力はＡＮＤゲート８３へ出力される。ＡＮＤゲート８３は、コンパレータ６１ｕの出力信号ＳＷ１^＊＊、及びワンショットマルチ８２のＱバー出力を入力としてＡＮＤ演算を行う。ＡＮＤゲート８３の出力は、スイッチング信号ＳＷ１^＊として、スイッチング素子２７ｕへ入力される。

【0078】

図１１Ｂは、図１１Ａのデッドタイム生成部７０ｂに対する信号の入出力の一例を模式的に示すタイミングチャートである。図１１Ｂでは、コンパレータ６１ｕから出力された信号ＳＷ１^＊＊、ワンショットマルチ８２のＱバー出力、及びスイッチング信号ＳＷ１^＊の波形が示されている。図１１Ｂに示すように、スイッチング信号ＳＷ１^＊は、信号ＳＷ１^＊＊と比べてデッドタイムＴｄだけ遅延されている。ここで、デッドタイムＴｄは、ワンショットマルチ８２の設定時間により決定される。

【0079】

なお、単相インバータ２１ｎのスイッチング素子２７ｎ，２８ｎを流れる電流の大きさは、三相インバータ２０を流れる電流よりも小さいという特徴がある。そして、単相インバータ２１ｎのスイッチング周波数がより高いと、リアクトル３１ｎの可聴領域における騒音はより低減される。そこで、図２の例では、ｕ，ｖ，ｗ，ｎの全ての相について、同一の搬送波Ｖcarが用いられる場合を説明したが、単相インバータ２１ｎで用いる搬送波の周波数は、三相インバータ２０で用いる搬送波の周波数よりも大きくなるようにしてもよい。これにより、単相インバータ２１ｎにおける損失を三相インバータ２０と同程度に抑えつつ、単相インバータ２１ｎに接続されたリアクトル３１ｎの騒音を低減することができる。

【0080】

図１２は、本開示の一実施形態に係る電力変換装置１０に使用される半導体素子の素子電流と素子両端電圧との関係を模式的に示す図である。図１２に示すように、スイッチング素子に使用する半導体素子は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）は小電流領域において、ＩＧＢＴ（Insulated Gate Bipolar Transistor）は大電流領域において、オン電圧が小さい特徴がある。そして、前述のように、三相インバータ２０には大電流が流れるのに対し、単相インバータ２１ｎには小電流が流れる。そこで、三相インバータ２０が備えるｕ相，ｖ相，ｗ相のレグ２１ｕ，２１ｖ，２１ｗはＩＧＢＴ素子により構成され、単相インバータ２１ｎが備えるレグはＭＯＳＦＥＴ素子により構成されるようにしてもよい。これにより、電力変換装置１０の素子導通損失を低減することができ、電力変換装置１０をより安価に構成することができる。

【0081】

本開示は上述の実施形態に限定されるものではない。例えば、ブロック図に記載の複数のブロックは統合されてもよいし、又は１つのブロックは分割されてもよい。フローチャートに記載の複数のステップは、記述に従って時系列に実行する代わりに、各ステップを実行する装置の処理能力に応じて、又は必要に応じて、並列的に又は異なる順序で実行されてもよい。その他、本開示の趣旨を逸脱しない範囲での変更が可能である。

【符号の説明】

【0082】

１０ 電力変換装置
１１ 第１の端子
１２ 第２の端子
１３ コンデンサ
２０ 三相インバータ
２１ｕ，２１ｖ，２１ｗ 各相レグ
２１ｎ 単相レグ（単相インバータ）
２２、２４ トランジスタ
２３、２５ ダイオード
２６ 端子
２７ 第１のスイッチング素子
２８ 第２のスイッチング素子
３１ リアクトル
３２ 端子
３３ コンデンサ
４０ 制御回路
５０ 二相変調部
５１ 端子
５２、５３ 加算器
５４ 減衰器
６１ コンパレータ
６２ 端子
６３ ＮＯＴゲート
７０、７０ａ、７０ｂ デッドタイム生成器
７１ 端子
７２ ＮＯＴゲート
７３ ＮＡＮＤゲート
７４ コンデンサ
７５ 端子
７６ 抵抗
７７ ＮＯＴゲート
７８ 端子
７９ ＡＮＤゲート
８１ 端子
８２ ワンショットマルチ
８３ ＡＮＤゲート

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図11A】

【図11B】

【図12】