特開 2024-29879 昇圧型ＤＣ／ＤＣコンバータおよびそれを備えた液晶表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024029879

(43)【公開日】2024-03-07

(54)【発明の名称】昇圧型ＤＣ／ＤＣコンバータおよびそれを備えた液晶表示装置

(51)【国際特許分類】

   H02M 3/155 20060101AFI20240229BHJP

   G02F 1/133 20060101ALN20240229BHJP

【ＦＩ】

H02M3/155 H

H02M3/155 F

G02F1/133 520

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022132321

(22)【出願日】2022-08-23

(71)【出願人】

【識別番号】520487808

【氏名又は名称】シャープディスプレイテクノロジー株式会社

(74)【代理人】

【識別番号】100104695

【弁理士】

【氏名又は名称】島田 明宏

(74)【代理人】

【識別番号】100148459

【弁理士】

【氏名又は名称】河本 悟

(72)【発明者】

【氏名】益田 昭宏

【テーマコード（参考）】

2H193

5H730

【Ｆターム（参考）】

2H193ZA04

2H193ZF06

5H730AS04

5H730BB14

5H730BB57

5H730DD04

5H730EE59

5H730FD01

5H730FD31

5H730FG07

5H730FG21

(57)【要約】

【課題】負荷が軽い時に出力電圧の電圧ドロップが生じても負荷が軽い状態から負荷が重い状態に変化した後に充分な大きさの出力電圧を得ることのできる従来よりも低消費電力の昇圧型ＤＣ／ＤＣコンバータを実現する。
【解決手段】ソースドライバに供給するアナログ電源電圧ＡＶＤＤを生成するための昇圧型ＤＣ／ＤＣコンバータに含まれるスイッチング制御回路は、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わることによって動作モードが電流連続モードから電流不連続モードに変化した時点から垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる時点までの少なくとも一部の期間である第１所定期間に動作モードが電流連続モードとなるように、インダクタ電流を変化させるためのスイッチング素子の制御端子にスイッチングパルスＳＷＰを与える。
【選択図】図１

【特許請求の範囲】

【請求項1】

外部から与えられる電源電圧を昇圧する昇圧型ＤＣ／ＤＣコンバータであって、
前記電源電圧が与えられる入力端子と、
一端が前記入力端子に接続されたインダクタと、
制御端子と、前記インダクタの他端に接続された第１導通端子と、接地された第２導通端子とを有するスイッチング素子と、
前記スイッチング素子のスイッチング周波数を制御する制御信号を前記スイッチング素子の制御端子に与えるスイッチング制御回路と、
一端が接地された容量素子と、
前記インダクタの他端側から前記容量素子の他端側へのみ電流を流す整流素子と、
前記容量素子の他端に接続された、昇圧後の電源電圧を出力する出力端子と
を備え、
前記スイッチング制御回路は、重負荷期間から軽負荷期間に切り替わることによって動作モードが電流連続モードから電流不連続モードに変化した時点から前記軽負荷期間から前記重負荷期間に切り替わる時点までの少なくとも一部の期間である第１所定期間に動作モードが電流連続モードとなるように、前記制御信号を前記スイッチング素子の制御端子に与えることを特徴とする、昇圧型ＤＣ／ＤＣコンバータ。

【請求項2】

前記第１所定期間は、１つの連続する期間であることを特徴とする、請求項１に記載の昇圧型ＤＣ／ＤＣコンバータ。

【請求項3】

前記第１所定期間は、複数の部分期間からなることを特徴とする、請求項１に記載の昇圧型ＤＣ／ＤＣコンバータ。

【請求項4】

請求項１から３までのいずれか１項に記載の昇圧型ＤＣ／ＤＣコンバータと、
複数の映像信号線と、複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部とを含む表示部と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記映像信号線駆動回路、前記走査信号線駆動回路、および前記スイッチング制御回路の動作を制御するタイミング制御回路と
を備えることを特徴とする、液晶表示装置。

【請求項5】

前記出力端子は、前記映像信号線駆動回路に接続されていることを特徴とする、請求項４に記載の液晶表示装置。

【請求項6】

１フレーム期間は、前記映像信号線駆動回路が前記複数の映像信号線に有効な映像信号を印加するとともに前記走査信号線駆動回路が前記複数の走査信号線を順次に選択する有効映像期間と、前記走査信号線駆動回路による走査信号線の選択が停止される垂直帰線期間とからなり、
前記軽負荷期間は、前記垂直帰線期間であって、
前記重負荷期間は、前記有効映像期間であることを特徴とする、請求項４に記載の液晶表示装置。

【請求項7】

前記タイミング制御回路は、
前記第１所定期間を特定するための設定値を保持する設定レジスタと、
前記設定レジスタに保持されている前記設定値に応じたパルスを含むイネーブル信号を生成するイネーブル信号生成回路と
を含み、
前記スイッチング制御回路は、前記イネーブル信号に含まれるパルスに基づいて、前記第１所定期間に動作モードが電流連続モードとなるように、前記制御信号を前記スイッチング素子の制御端子に与えることを特徴とする、請求項４に記載の液晶表示装置。

【請求項8】

前記設定レジスタは、前記設定値として、前記イネーブル信号に含まれるパルスの立ち上がり時点を特定する値と、前記イネーブル信号に含まれるパルスのパルス幅を特定する値とを保持することを特徴とする、請求項７に記載の液晶表示装置。

【請求項9】

前記スイッチング制御回路は、前記昇圧後の電源電圧が閾値を超えた時点から予め定められた長さの期間である第２所定期間と前記イネーブル信号に含まれるパルスが生じている期間とが重複している期間を前記第１所定期間とすることを特徴とする、請求項７に記載の液晶表示装置。

【請求項10】

前記スイッチング制御回路は、前記イネーブル信号に含まれるパルスが生じている期間を前記第１所定期間とすることを特徴とする、請求項７に記載の液晶表示装置。

【請求項11】

前記スイッチング制御回路には、制御モードが第１モードであるか第２モードであるかを示すモード信号が与えられ、
前記制御モードが前記第１モードであることを前記モード信号が示していれば、前記スイッチング制御回路は、前記昇圧後の電源電圧が閾値を超えた時点から予め定められた長さの期間である第２所定期間と前記イネーブル信号に含まれるパルスが生じている期間とが重複している期間を前記第１所定期間とし、
前記制御モードが前記第２モードであることを前記モード信号が示していれば、前記スイッチング制御回路は、前記イネーブル信号に含まれるパルスが生じている期間を前記第１所定期間とすることを特徴とする、請求項７に記載の液晶表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

以下の開示は、昇圧型ＤＣ／ＤＣコンバータに関し、特に、液晶表示装置においてソースドライバ（映像信号線駆動回路）に供給する電源電圧を生成するための昇圧型ＤＣ／ＤＣコンバータに関する。

【背景技術】

【0002】

携帯用の電子機器に用いられている液晶表示装置では、液晶の駆動に必要な電源電圧を生成するために、例えば昇圧型ＤＣ／ＤＣコンバータを含む電源回路が使用されている。その昇圧型ＤＣ／ＤＣコンバータでは、例えば、３．３Ｖのシステム電源電圧を昇圧することによって、ソースドライバに供給するための１０．４Ｖのアナログ電源電圧が生成される。

【0003】

一般に、ＤＣ／ＤＣコンバータは、負荷が重い時には、インダクタに連続的に電流が流れる電流連続モードで動作し、負荷が軽い時には、インダクタに電流が流れない期間が生じる電流不連続モードで動作する。液晶表示装置に使用される昇圧型ＤＣ／ＤＣコンバータについては、典型的には、有効映像期間（有効垂直走査期間）には負荷が重くなるので電流連続モードで動作し、垂直帰線期間には負荷が軽くなるので電流不連続モードで動作する。

【0004】

ところで、ＤＣ／ＤＣコンバータの出力電圧に関しては、いかにしてリップル電圧を小さくするかが課題となっている。そこで、特開２０１３－２２９９７７号公報には、ＤＣ／ＤＣコンバータの出力電圧におけるリップル電圧を許容範囲内に制御しながら軽負荷時の電力変換効率を改善することのできる画像形成装置が開示されている。その画像形成装置では、「リップル電圧のピークが下限電圧と上限電圧との間を外れるとスイッチング周波数を上げ、リップル電圧のピークが下限電圧と上限電圧との間に存在するとスイッチング周波数を下げる」という制御が行われる。

【0005】

また、特開２０２０－１５５２０３号公報にも、出力電圧が設定範囲内の電圧となるように制御を行う技術が開示されている。その技術によれば、ＤＣ／ＤＣコンバータから電源電圧が供給される光源装置で、発光素子を過電流から保護するために、駆動停止状態において光源回路内の所定の抵抗の両端の電位差である第１電位差が所定値よりも大きくなれば、ＤＣ／ＤＣコンバータからの電源電圧の供給が停止される。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１３－２２９９７７号公報

【特許文献2】特開２０２０－１５５２０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

昇圧型ＤＣ／ＤＣコンバータを用いた液晶表示装置において、垂直帰線期間（昇圧型ＤＣ／ＤＣコンバータが電流不連続モードで動作している期間）中に、昇圧型ＤＣ／ＤＣコンバータの出力電圧（すなわち、ソースドライバに供給されるアナログ電源電圧）の電圧値が大きく低下することがある。なお、このような現象を以下「電圧ドロップ」という。垂直帰線期間中のこのような電圧ドロップが発生すると、その電圧ドロップの発生タイミングによっては、液晶を駆動するのに充分な大きさのアナログ電源電圧が垂直帰線期間から有効映像期間に切り替わった直後に得られないことがある。これについて、以下に説明する。

【0008】

図９には、昇圧型ＤＣ／ＤＣコンバータにおいてインダクタに流れる電流を変化させるために設けられているスイッチング素子の制御端子に与えられるスイッチングパルスＳＷＰの波形および当該昇圧型ＤＣ／ＤＣコンバータの出力電圧であるアナログ電源電圧ＡＶＤＤの波形を示している。なお、スイッチングパルスＳＷＰについては図１０で符号９１を付した部分に示すように表しているが、実際には、スイッチングパルスＳＷＰを含む制御信号ＳＣの波形は図１０で符号９２を付した部分に示すような波形である。また、図９では、符号ＰＡは有効映像期間を表し、符号ＰＢは垂直帰線期間を表している。

【0009】

図９に示す例では、期間の切り替わり直後を除いて、有効映像期間ＰＡには比較的高い周波数でスイッチングパルスＳＷＰが発生し、垂直帰線期間ＰＢには比較的低い周波数でスイッチングパルスＳＷＰが発生している。これにより、昇圧型ＤＣ／ＤＣコンバータは、有効映像期間ＰＡには電流連続モードで動作し、垂直帰線期間ＰＢには電流不連続モードで動作する。ここで、図９に示す例では、垂直帰線期間ＰＢ中の時点ｔ９１からアナログ電源電圧ＡＶＤＤの電圧値が低下している。これに起因して、有効映像期間ＰＡ中の時点ｔ９２まで、アナログ電源電圧ＡＶＤＤの電圧値は所望の電圧値よりも低くなっている。すなわち、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わった直後には、液晶を駆動するのに充分な大きさのアナログ電源電圧ＡＶＤＤが得られていない。これは、表示品位の低下を引き起こす。

【0010】

図１１に、より実際的な波形変化を示す。図１１に関し、符号Ｖｓｙｎｃは垂直同期信号を表し、符号Ｈｓｙｎｃは水平同期信号を表している。なお、図１１に示す例では、期間の切り替わりに同期してスイッチングパルスＳＷＰの発生周波数が変化している。この例では、垂直帰線期間ＰＢ中に、アナログ電源電圧ＡＶＤＤの電圧値が上昇した後に低下している。これにより、有効映像期間ＰＡの開始直後には、比較的高い周波数でスイッチングパルスＳＷＰが発生しているにも関わらず、アナログ電源電圧ＡＶＤＤの電圧値は所望の電圧値よりも大きく低下している。従って、この例においても表示品位が低下する。

【0011】

以上に鑑み、液晶を駆動するのに実際に必要な電圧値よりも高い電圧値（例えば、実際に必要な電圧値よりも０．１Ｖだけ高い電圧値）のアナログ電源電圧ＡＶＤＤが出力電圧として出力されるよう、昇圧型ＤＣ／ＤＣコンバータの制御が行われている。しかしながら、このような制御は消費電力の増大を引き起こしている。

【0012】

そこで、以下の開示は、負荷が軽い時に出力電圧の電圧ドロップが生じても負荷が軽い状態から負荷が重い状態に変化した後に充分な大きさの出力電圧を得ることのできる従来よりも低消費電力の昇圧型ＤＣ／ＤＣコンバータを実現することを目的とする。

【課題を解決するための手段】

【0013】

（１）本発明のいくつかの実施形態による昇圧型ＤＣ／ＤＣコンバータは、外部から与えられる電源電圧を昇圧する昇圧型ＤＣ／ＤＣコンバータであって、
前記電源電圧が与えられる入力端子と、
一端が前記入力端子に接続されたインダクタと、
制御端子と、前記インダクタの他端に接続された第１導通端子と、接地された第２導通端子とを有するスイッチング素子と、
前記スイッチング素子のスイッチング周波数を制御する制御信号を前記スイッチング素子の制御端子に与えるスイッチング制御回路と、
一端が接地された容量素子と、
前記インダクタの他端側から前記容量素子の他端側へのみ電流を流す整流素子と、
前記容量素子の他端に接続された、昇圧後の電源電圧を出力する出力端子と
を備え、
前記スイッチング制御回路は、重負荷期間から軽負荷期間に切り替わることによって動作モードが電流連続モードから電流不連続モードに変化した時点から前記軽負荷期間から前記重負荷期間に切り替わる時点までの少なくとも一部の期間である第１所定期間に動作モードが電流連続モードとなるように、前記制御信号を前記スイッチング素子の制御端子に与える。

【0014】

（２）また、本発明のいくつかの実施形態による昇圧型ＤＣ／ＤＣコンバータは、上記（１）の構成を含み、
前記第１所定期間は、１つの連続する期間である。

【0015】

（３）また、本発明のいくつかの実施形態による昇圧型ＤＣ／ＤＣコンバータは、上記（１）の構成を含み、
前記第１所定期間は、複数の部分期間からなる。

【0016】

（４）また、本発明のいくつかの実施形態による液晶表示装置は、
上記（１）から上記（３）までのいずれかの構成の昇圧型ＤＣ／ＤＣコンバータと、
複数の映像信号線と、複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部とを含む表示部と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記映像信号線駆動回路、前記走査信号線駆動回路、および前記スイッチング制御回路の動作を制御するタイミング制御回路と
を備える。

【0017】

（５）また、本発明のいくつかの実施形態による液晶表示装置は、上記（４）の構成を含み、
前記出力端子は、前記映像信号線駆動回路に接続されている。

【0018】

（６）また、本発明のいくつかの実施形態による液晶表示装置は、上記（４）の構成を含み、
１フレーム期間は、前記映像信号線駆動回路が前記複数の映像信号線に有効な映像信号を印加するとともに前記走査信号線駆動回路が前記複数の走査信号線を順次に選択する有効映像期間と、前記走査信号線駆動回路による走査信号線の選択が停止される垂直帰線期間とからなり、
前記軽負荷期間は、前記垂直帰線期間であって、
前記重負荷期間は、前記有効映像期間である。

【0019】

（７）また、本発明のいくつかの実施形態による液晶表示装置は、上記（４）の構成を含み、
前記タイミング制御回路は、
前記第１所定期間を特定するための設定値を保持する設定レジスタと、
前記設定レジスタに保持されている前記設定値に応じたパルスを含むイネーブル信号を生成するイネーブル信号生成回路と
を含み、
前記スイッチング制御回路は、前記イネーブル信号に含まれるパルスに基づいて、前記第１所定期間に動作モードが電流連続モードとなるように、前記制御信号を前記スイッチング素子の制御端子に与える。

【0020】

（８）また、本発明のいくつかの実施形態による液晶表示装置は、上記（７）の構成を含み、
前記設定レジスタは、前記設定値として、前記イネーブル信号に含まれるパルスの立ち上がり時点を特定する値と、前記イネーブル信号に含まれるパルスのパルス幅を特定する値とを保持する。

【0021】

（９）また、本発明のいくつかの実施形態による液晶表示装置は、上記（７）の構成を含み、
前記スイッチング制御回路は、前記昇圧後の電源電圧が閾値を超えた時点から予め定められた長さの期間である第２所定期間と前記イネーブル信号に含まれるパルスが生じている期間とが重複している期間を前記第１所定期間とする。

【0022】

（１０）また、本発明のいくつかの実施形態による液晶表示装置は、上記（７）の構成を含み、
前記スイッチング制御回路は、前記イネーブル信号に含まれるパルスが生じている期間を前記第１所定期間とする。

【0023】

（１１）また、本発明のいくつかの実施形態による液晶表示装置は、上記（７）の構成を含み、
前記スイッチング制御回路には、制御モードが第１モードであるか第２モードであるかを示すモード信号が与えられ、
前記制御モードが前記第１モードであることを前記モード信号が示していれば、前記スイッチング制御回路は、前記昇圧後の電源電圧が閾値を超えた時点から予め定められた長さの期間である第２所定期間と前記イネーブル信号に含まれるパルスが生じている期間とが重複している期間を前記第１所定期間とし、
前記制御モードが前記第２モードであることを前記モード信号が示していれば、前記スイッチング制御回路は、前記イネーブル信号に含まれるパルスが生じている期間を前記第１所定期間とする。

【発明の効果】

【0024】

本発明のいくつかの実施形態による昇圧型ＤＣ／ＤＣコンバータによれば、重負荷期間から軽負荷期間に切り替わった後、軽負荷期間から重負荷期間に切り替わる前の一部の期間に動作モードは電流連続モードとなる。これにより、軽負荷期間に昇圧型ＤＣ／ＤＣコンバータの出力電圧に関して電圧ドロップが生じた場合に当該出力電圧の電圧値が大きく低下することが抑制される。従って、たとえ軽負荷期間に昇圧型ＤＣ／ＤＣコンバータの出力電圧に関して電圧ドロップが生じても、軽負荷期間から重負荷期間に切り替わった直後にも充分な大きさの出力電圧が得られる。また、動作モードが電流連続モードとなるのは重負荷期間に加えて軽負荷期間の一部の期間だけであるので、その制御による消費電力の増大はわずかである。以上より、負荷が軽い時に出力電圧の電圧ドロップが生じても負荷が軽い状態から負荷が重い状態に変化した後に充分な大きさの出力電圧を得ることのできる従来よりも低消費電力の昇圧型ＤＣ／ＤＣコンバータが実現される。

【図面の簡単な説明】

【0025】

【図1】第１の実施形態において、電圧ドロップへの対策の概略について説明するための波形図である。

【図2】上記第１の実施形態における液晶表示装置の全体構成を示すブロック図である。

【図3】上記第１の実施形態において、システム電源電圧からアナログ電源電圧を生成するための構成を示す図である。

【図4】上記第１の実施形態におけるスイッチング制御回路の構成を示すブロック図である。

【図5】上記第１の実施形態における昇圧型ＤＣ／ＤＣコンバータの動作について説明するための波形図である。

【図6】上記第１の実施形態において、設定レジスタに保持されている設定値について説明するための図である。

【図7】第２の実施形態における昇圧型ＤＣ／ＤＣコンバータの動作について説明するための波形図である。

【図8】上記第２の実施形態において、設定レジスタに保持されている設定値について説明するための図である。

【図9】従来例に関し、電圧ドロップの影響について説明するための波形図である。

【図10】スイッチングパルスについて説明するための図である。

【図11】従来例に関し、昇圧型ＤＣ／ＤＣコンバータに関わる信号の実際的な波形を表す波形図である。

【発明を実施するための形態】

【0026】

以下、添付図面を参照しつつ、実施形態について説明する。

【0027】

＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図２は、第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、電源回路１００とタイミングコントローラ（タイミング制御回路）２００とメモリ３００とゲートドライバ（走査信号線駆動回路）４００とソースドライバ（映像信号線駆動回路）５００と表示部６００とを備えている。なお、図２は機能的な構成を示す図であるので、構成要素間の位置関係などについては実際とは異なっている。

【0028】

表示部６００には、ｎ本のソースバスライン（映像信号線）ＳＬ（１）～ＳＬ（ｎ）とｍ本のゲートバスライン（走査信号線）ＧＬ（１）～ＧＬ（ｍ）とが配設されている。それらｎ本のソースバスラインＳＬ（１）～ＳＬ（ｎ）とｍ本のゲートバスラインＧＬ（１）～ＧＬ（ｍ）との各交差点に対応して、画素を形成する画素形成部６が設けられている。すなわち、表示部６００には、（ｎ×ｍ）個の画素形成部６が含まれている。各画素形成部６には、対応する交差点を通過するゲートバスラインＧＬに制御端子が接続されると共に当該交差点を通過するソースバスラインＳＬに第１導通端子が接続された画素ＴＦＴ６０と、その画素ＴＦＴ６０の第２導通端子に接続された画素電極６１と、上記（ｎ×ｍ）個の画素形成部６に共通的に設けられた共通電極６４および補助容量電極６５と、画素電極６１と共通電極６４とによって形成される液晶容量６２と、画素電極６１と補助容量電極６５とによって形成される補助容量６３とが含まれている。液晶容量６２と補助容量６３とによって画素容量６６が構成されている。なお、図２には、１つの画素形成部６のみを示している。また、ここでは表示部６００の形状が矩形である場合を例に挙げているが、表示部６００の形状は非矩形であっても良い。

【0029】

次に、図２に示す構成要素の動作について説明する。電源回路１００は、システム電源電圧Ｖ０のレベルを変換することによって、ロジック用電源電圧ＶＰ１～ＶＰ３と、液晶駆動用のアナログ電源電圧ＡＶＤＤとを生成する。ロジック用電源電圧ＶＰ１～ＶＰ３については、必ずしも互いに異なる大きさの電圧でなくても良い。なお、アナログ電源電圧ＡＶＤＤを生成する際には、タイミングコントローラ２００から与えられる垂直同期信号Ｖｓｙｎｃおよび水平同期信号Ｈｓｙｎｃが参照される。

【0030】

タイミングコントローラ２００は、電源回路１００、ゲートドライバ４００、およびソースドライバ５００の動作を制御する。詳しくは、タイミングコントローラ２００は、外部から送られる画像データＤＡＴおよびタイミング信号群（水平同期信号や垂直同期信号など）ＴＧを受け取り、デジタル映像信号ＤＶと、電源回路１００に与える垂直同期信号Ｖｓｙｎｃおよび水平同期信号Ｈｓｙｎｃと、ゲートドライバ４００の動作を制御するゲート制御信号ＧＣＴＬと、ソースドライバ５００の動作を制御するソース制御信号ＳＣＴＬとを出力する。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号などが含まれている。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，ラッチストローブ信号などが含まれている。

【0031】

メモリ３００には、例えば１フレーム分の画像データＤＡＴが保持される。なお、メモリ３００への画像データＤＡＴの格納およびメモリ３００からの画像データＤＡＴの読み出しはタイミングコントローラ２００によって行われる。

【0032】

ゲートドライバ４００は、タイミングコントローラ２００から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。すなわち、ゲートドライバ４００は、ｍ本のゲートバスラインＧＬ（１）～ＧＬ（ｍ）を駆動する。

【0033】

ソースドライバ５００は、タイミングコントローラ２００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、各ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ５００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号としてｎ本のソースバスラインＳＬ（１）～ＳＬ（ｎ）に一斉に印加される。以上のように、ソースドライバ５００は、ｎ本のソースバスラインＳＬ（１）～ＳＬ（ｎ）を駆動する。なお、ソースドライバ５００には、デジタル映像信号ＤＶが示す各階調値に対応するアナログ電圧を上記アナログ電源電圧ＡＶＤＤから生成するための階調電圧生成回路が含まれている。

【0034】

以上のようにして、ゲートバスラインＧＬに走査信号が印加され、ソースバスラインＳＬに駆動用映像信号が印加されることにより、外部から送られた画像データＤＡＴに基づく画像が表示部６００に表示される。

【0035】

＜１．２ 昇圧型ＤＣ／ＤＣコンバータの構成＞
図３は、システム電源電圧Ｖ０からアナログ電源電圧ＡＶＤＤを生成するための構成を示す図である。なお、図３には、電源回路１００に含まれているＤＣ／ＤＣコンバータのうちソースドライバ５００に供給するためのアナログ電源電圧ＡＶＤＤを生成する昇圧型ＤＣ／ＤＣコンバータ１１０のみを示している。

【0036】

昇圧型ＤＣ／ＤＣコンバータ１１０には、入力端子１８および出力端子１９の他、コイル（インダクタ）１１と、インダクタ電流（コイル１１に流れる電流）を変化させるためのスイッチング素子として機能する薄膜トランジスタ１２と、容量素子であるコンデンサ１３と、整流素子であるダイオード１４と、スイッチング制御回路１５とが含まれている。入力端子１８には、３．３Ｖのシステム電源電圧Ｖ０が与えられている。コイル１１については、一端は入力端子１８に接続され、他端は節点１７に接続されている。薄膜トランジスタ１２については、制御端子にはスイッチング制御回路１５から出力される制御信号ＳＣ（この制御信号ＳＣにスイッチングパルスＳＷＰが含まれている。）が与えられ、第１導通端子は節点１７（換言すれば、コイル１１の他端）に接続され、第２導通端子は接地されている。コンデンサ１３については、一端は接地され、他端は出力端子１９に接続されている。ダイオード１４については、アノードは節点１７に接続され、カソードは出力端子１９に接続されている。ダイオード１４は、節点１７から出力端子１９へ向かう方向にのみ電流を流す。換言すれば、ダイオード１４は、コイル１１の他端側からコンデンサ１３の他端側へのみ電流を流す。スイッチング制御回路１５は、モード信号ＭＤを参照しつつ、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとフィードバック電圧Ｖｆｂとフィードバック電流Ｉｆｂとタイミングコントローラ２００内のイネーブル信号生成回路２２から出力されるイネーブル信号ＥＮＡとに基づいて、薄膜トランジスタ１２のオン／オフを制御する制御信号ＳＣを出力する。出力端子１９はソースドライバ５００に接続されており、当該出力端子１９からはコンデンサ１３の他端の電圧がアナログ電源電圧ＡＶＤＤとして出力される。従って、この昇圧型ＤＣ／ＤＣコンバータ１１０による昇圧後の電源電圧であるアナログ電源電圧ＡＶＤＤはソースドライバ５００に供給される。

【0037】

上述したように、スイッチング制御回路１５にはフィードバック電圧Ｖｆｂとフィードバック電流Ｉｆｂとが与えられる。すなわち、本実施形態においては、電流モード制御と呼ばれる制御方式が採用されている。但し、これには限定されず、電圧モード制御と呼ばれる制御方式（電圧のみをフィードバックする方式）を採用することもできる。

【0038】

この昇圧型ＤＣ／ＤＣコンバータ１１０を含む電源回路１００を備えた液晶表示装置では、１フレーム期間は、ソースドライバ５００が上記ｎ本のソースバスラインＳＬ（１）～ＳＬ（ｎ）に有効な駆動用映像信号を印加するとともにゲートドライバ４００が上記ｍ本のゲートバスラインＧＬ（１）～ＧＬ（ｍ）を順次に選択する有効映像期間と、ゲートドライバ４００によるゲートバスラインＧＬの選択が停止される垂直帰線期間とからなる。そして、この昇圧型ＤＣ／ＤＣコンバータ１１０は、有効映像期間を重負荷期間とし垂直帰線期間を軽負荷期間として動作する。

【0039】

ところで、基本的には、スイッチング制御回路１５は、垂直帰線期間から有効映像期間に切り替わると、動作モードが電流連続モードで維持されるように薄膜トランジスタ１２の制御端子に制御信号ＳＣを与え、有効映像期間から垂直帰線期間に切り替わると、動作モードが電流不連続モードで維持されるように薄膜トランジスタ１２の制御端子に制御信号ＳＣを与える。但し、スイッチング制御回路１５は、有効映像期間から垂直帰線期間に切り替わることによって動作モードが電流連続モードから電流不連続モードに変化した時点から垂直帰線期間から有効映像期間に切り替わる時点までの少なくとも一部の期間（第１所定期間）に動作モードが電流連続モードとなるように、薄膜トランジスタ１２の制御端子に制御信号ＳＣを与える。すなわち、上記第１所定期間には、たとえ垂直帰線期間中であっても、強制的に比較的高い周波数のスイッチングパルスＳＷＰが薄膜トランジスタ１２の制御端子に与えられる。

【0040】

タイミングコントローラ２００には、設定レジスタ２１とイネーブル信号生成回路２２とが含まれている。設定レジスタ２１には、設定値として、イネーブル信号ＥＮＡに含まれるパルスの立ち上がり時点を特定する値と当該パルスのパルス幅を特定する値とが保持される。イネーブル信号生成回路２２は、水平同期信号Ｈｓｙｎｃおよび垂直同期信号Ｖｓｙｎｃを参照しつつ、設定レジスタ２１に保持されている設定値に基づいてイネーブル信号ＥＮＡを生成する。イネーブル信号生成回路２２で生成されたイネーブル信号ＥＮＡは、昇圧型ＤＣ／ＤＣコンバータ１１０内のスイッチング制御回路１５に与えられる。

【0041】

図４は、スイッチング制御回路１５の構成を示すブロック図である。図４に示すように、スイッチング制御回路１５には、フィードバック電圧モニタ部１５１と強制パルス設定信号生成部１５２とスイッチングパルス生成部１５３とが含まれている。

【0042】

フィードバック電圧モニタ部１５１は、フィードバック電圧Ｖｆｂ（すなわち、昇圧後の電源電圧）を監視し、監視結果を表すフラグ信号ＦＬＧを生成する。より具体的には、フィードバック電圧モニタ部１５１は、フィードバック電圧Ｖｆｂの電圧値を予め定められた閾値と比較し、比較結果を表すフラグ信号ＦＬＧを生成する。これに関し、本実施形態においては、通常はフラグ信号ＦＬＧの電圧レベルはローレベル（フラグがオフの状態）で維持され、フィードバック電圧Ｖｆｂの電圧値が閾値を超えると、フィードバック電圧Ｖｆｂの電圧値が閾値を超えたことをフィードバック電圧モニタ部１５１が検知した時点から予め定められた長さの期間（第２所定期間）が経過するまでフラグ信号ＦＬＧの電圧レベルがハイレベル（フラグがオンの状態）とされる。

【0043】

強制パルス設定信号生成部１５２は、モード信号ＭＤを参照しつつ、フラグ信号ＦＬＧとイネーブル信号ＥＮＡとに基づいて、スイッチングパルス生成部１５３に強制的にスイッチングパルスＳＷＰを生成させる強制パルス設定信号ＰＯＵＴを生成する。ところで、モード信号ＭＤは、制御モードが第１モードであるか第２モードであるかを示す信号である。制御モードが第１モードである時には、フラグ信号ＦＬＧは有効とされ、制御モードが第２モードである時には、フラグ信号ＦＬＧは無効とされる。制御モードが第１モードであることをモード信号ＭＤが示していれば、強制パルス設定信号生成部１５２は、フラグ信号ＦＬＧとイネーブル信号ＥＮＡとの論理積に相当する信号を強制パルス設定信号ＰＯＵＴとして出力する。制御モードが第２モードであることをモード信号ＭＤが示していれば、強制パルス設定信号生成部１５２は、イネーブル信号ＥＮＡと同じ波形の信号を強制パルス設定信号ＰＯＵＴとして出力する。

【0044】

スイッチングパルス生成部１５３は、所望の電圧値のアナログ電源電圧ＡＶＤＤが得られるよう、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとフィードバック電圧Ｖｆｂとフィードバック電流Ｉｆｂとに基づいて、有効映像期間には比較的高い周波数でスイッチングパルスＳＷＰが発生し、かつ、垂直帰線期間には比較的低い周波数でスイッチングパルスＳＷＰが発生するよう、制御信号ＳＣを生成する。スイッチングパルス生成部１５３は、また、強制パルス設定信号ＰＯＵＴに基づいて、垂直帰線期間であっても比較的高い周波数でスイッチングパルスＳＷＰが発生するよう制御信号ＳＣを生成する。これに関し、本実施形態においては、強制パルス設定信号ＰＯＵＴがハイレベルで維持されている期間に、比較的高い周波数のスイッチングパルスＳＷＰを含む制御信号ＳＣが生成される。

【0045】

以上より、制御モードが第１モードであれば、スイッチング制御回路１５は、昇圧後の電源電圧が閾値を超えた時点から予め定められた長さの期間（第２所定期間）とイネーブル信号ＥＮＡに含まれるパルスが生じている期間とが重複している期間を上述した第１所定期間とし、当該第１所定期間には、動作モードが電流連続モードとなるように、比較的高い周波数のスイッチングパルスＳＷＰを含む制御信号ＳＣを薄膜トランジスタ１２の制御端子に与える。一方、制御モードが第２モードであれば、スイッチング制御回路１５は、イネーブル信号ＥＮＡに含まれるパルスが生じている期間を上述した第１所定期間とし、当該第１所定期間には、動作モードが電流連続モードとなるように、比較的高い周波数のスイッチングパルスＳＷＰを含む制御信号ＳＣを薄膜トランジスタ１２の制御端子に与える。

【0046】

＜１．３ 電圧ドロップへの対策＞
次に、上述した電圧ドロップへの対策について説明する。

【0047】

＜１．３．１ 概略＞
まず、図１を参照しつつ、電圧ドロップへの対策の概略について説明する。従来例においては、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わった後にスイッチングパルスＳＷＰの発生周波数（すなわち、薄膜トランジスタ１２のスイッチング周波数）が比較的低い周波数になると、次に垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わるまでの期間を通じてスイッチングパルスＳＷＰの発生周波数は比較的低い周波数で維持されていた（図９、図１１を参照）。これに対して、本実施形態においては、図１に示すように、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わったことによってスイッチングパルスＳＷＰの発生周波数が比較的低い周波数になった後、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる前の所定期間（第１所定期間）に、スイッチング制御回路１５が比較的高い周波数でスイッチングパルスＳＷＰを発生させる。このようにして垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる前に薄膜トランジスタ１２のスイッチング周波数を高くすることによって、たとえ垂直帰線期間ＰＢ中に電圧ドロップが生じていても、この昇圧型ＤＣ／ＤＣコンバータ１１０から液晶を駆動するのに充分な大きさのアナログ電源電圧ＡＶＤＤが出力される。

【0048】

＜１．３．２ 詳細な制御＞
次に、昇圧型ＤＣ／ＤＣコンバータ１１０に関し、より詳細な制御について説明する。なお、ここでは、制御モードが第１モードであることをモード信号ＭＤが示しているものと仮定する。制御モードが第２モードであることをモード信号ＭＤが示している時の制御例については、第２の実施形態で説明する。

【0049】

図５は、昇圧型ＤＣ／ＤＣコンバータ１１０の動作について説明するための波形図である。なお、図５におけるアナログ電源電圧ＡＶＤＤの波形に関し、時点ｔ１４から時点ｔ１６までの点線で表した波形は、本明細書で開示するような対策を施さなかった場合の波形である。

【0050】

時点ｔ１０以前の期間は、有効映像期間ＰＡである。この期間には、比較的高い周波数でスイッチングパルスＳＷＰが発生している。すなわち、この昇圧型ＤＣ／ＤＣコンバータ１１０は電流連続モードで動作している。また、この期間には、フラグ信号ＦＬＧ、イネーブル信号ＥＮＡ、および強制パルス設定信号ＰＯＵＴは、ローレベルで維持されている。

【0051】

時点ｔ１０になると、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わる。これにより、スイッチングパルスＳＷＰの発生周波数が比較的低い周波数に変化する。すなわち、スイッチングパルス生成部１５３（図４参照）がスイッチングパルスＳＷＰの発生周波数を比較的高い周波数から比較的低い周波数へと変化させる。これに関し、スイッチングパルス生成部１５３は、垂直同期信号Ｖｓｙｎｃのパルスの発生時点から水平同期信号Ｈｓｙｎｃのパルスの発生数をカウントすることによって、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わるタイミングを把握することができる。なお、図５に示す例では有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わった時点でスイッチングパルスＳＷＰの発生周波数が変化しているが、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わった時点から所定の期間経過後にスイッチングパルスＳＷＰの発生周波数が比較的高い周波数から比較的低い周波数に変化するケースもある（図１参照）。

【0052】

図５に示す例では、垂直帰線期間ＰＢにおいて、符号７１を付した部分に示すようにアナログ電源電圧ＡＶＤＤの電圧値が徐々に上昇している。そして、時点ｔ１１に、アナログ電源電圧ＡＶＤＤの電圧値が予め定められた閾値ＶＴを超えている。この時、フィードバック電圧モニタ部１５１（図４参照）は、フィードバック電圧Ｖｆｂの電圧値が当該閾値ＶＴを超えたことを検知する。これにより、フィードバック電圧モニタ部１５１は、フラグ信号ＦＬＧをローレベルからハイレベルへと変化させる。フラグ信号ＦＬＧがハイレベルになっている状態は、予め定められた期間（図５に示す例では１１水平走査期間）、維持される。

【0053】

時点ｔ１２になると、イネーブル信号ＥＮＡがローレベルからハイレベルへと変化する。ここで、タイミングコントローラ２００内のイネーブル信号生成回路２２（図３参照）によるイネーブル信号ＥＮＡの生成について説明する。イネーブル信号ＥＮＡの生成は、タイミングコントローラ２００内の設定レジスタ２１に保持されている設定値に基づいて行われる。

【0054】

本実施形態においては、図６に示すように、設定レジスタ２１に設定値が保持されている。上述したように、設定レジスタ２１には、設定値として、イネーブル信号ＥＮＡに含まれるパルスの立ち上がり時点を特定する値と当該パルスのパルス幅を特定する値とが保持されている。図６に関し、ＳＴ１はイネーブル信号ＥＮＡに含まれる１つ目のパルスの立ち上がり時点を特定する値であって、Ｗ１はイネーブル信号ＥＮＡに含まれる１つ目のパルスのパルス幅を特定する値であって、ＳＴ２はイネーブル信号ＥＮＡに含まれる２つ目のパルスの立ち上がり時点を特定する値であって、Ｗ２はイネーブル信号ＥＮＡに含まれる２つ目のパルスのパルス幅を特定する値である。この例では、ＳＴ２の値およびＷ２の値は０である。この場合、イネーブル信号生成回路２２は、垂直帰線期間ＰＢ毎にパルスが１回だけ発生するようにイネーブル信号ＥＮＡを生成する。図６に示す例では、ＳＴ１の値は「４」である。このとき、イネーブル信号生成回路２２は、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる時点（すなわち、垂直同期信号Ｖｓｙｎｃが立ち上がる時点）から４水平走査期間前の時点に、イネーブル信号ＥＮＡをローレベルからハイレベルへと変化させる。また、図６に示す例では、Ｗ１の値は「１１」である。このとき、イネーブル信号生成回路２２は、イネーブル信号ＥＮＡがローレベルからハイレベルへと変化した時点から１１水平走査期間後にイネーブル信号ＥＮＡをハイレベルからローレベルへと変化させる。このようにして、イネーブル信号生成回路２２では、１１水平走査期間の長さに相当するパルス幅のパルスを含むイネーブル信号ＥＮＡが生成される。

【0055】

ところで、この例では制御モードは第１モードであるので、フラグ信号ＦＬＧは有効とされ、強制パルス設定信号生成部１５２（図４参照）は、フラグ信号ＦＬＧとイネーブル信号ＥＮＡとの論理積に相当する信号を強制パルス設定信号ＰＯＵＴとして出力する。これに関し、時点ｔ１２にイネーブル信号ＥＮＡがローレベルからハイレベルへと変化した後の最初に水平同期信号Ｈｓｙｎｃのパルスが発生した時点ｔ１３には、フラグ信号ＦＬＧもイネーブル信号ＥＮＡもハイレベルとなっている。従って、時点ｔ１３になると、図５に示すように、強制パルス設定信号ＰＯＵＴがローレベルからハイレベルへと変化する。このように強制パルス設定信号ＰＯＵＴがローレベルからハイレベルへと変化したことに基づいて、スイッチングパルス生成部１５３は、スイッチングパルスＳＷＰの発生周波数を比較的低い周波数から比較的高い周波数へと変化させる。このようにして、時点ｔ１３になると、薄膜トランジスタ１２のスイッチング周波数が高くなる。これにより、時点ｔ１３以降の期間には、この昇圧型ＤＣ／ＤＣコンバータ１１０は電流連続モードで動作する。

【0056】

時点ｔ１５になると、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる。その後、時点ｔ１７になると、フラグ信号ＦＬＧがハイレベルからローレベルへと変化する。これにより、強制パルス設定信号ＰＯＵＴがハイレベルからローレベルへと変化する。このように時点ｔ１７には強制パルス設定信号ＰＯＵＴがローレベルとなるが、時点ｔ１７は有効映像期間ＰＡに含まれているので、スイッチングパルスＳＷＰの発生周波数は比較的高い周波数で維持される。その後、時点ｔ１８になると、イネーブル信号ＥＮＡがハイレベルからローレベルへと変化する。

【0057】

なお、この例では、時点ｔ１３～時点ｔ１７の期間が第１所定期間に相当し、時点ｔ１１～時点ｔ１７の期間が第２所定期間に相当する。

【0058】

ここで、時点ｔ１４～時点ｔ１６の期間におけるアナログ電源電圧ＡＶＤＤの波形に着目する。本明細書で開示するような対策を施さなかった場合には、図５において点線で表した波形から把握されるように、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わった直後の期間にアナログ電源電圧ＡＶＤＤの電圧値は所望の電圧値よりも顕著に低くなる。これに対して、本実施形態においては、時点ｔ１３以降に薄膜トランジスタ１２のスイッチング周波数が比較的高い周波数となるので、図５で符号７２を付した部分に示すようにアナログ電源電圧ＡＶＤＤの電圧値が上昇する。そして、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わった直後の期間においても、アナログ電源電圧ＡＶＤＤの電圧値は充分な大きさで保たれている。

【0059】

＜１．４ 効果＞
本実施形態によれば、昇圧型ＤＣ／ＤＣコンバータ１１０内のスイッチング制御回路１５は、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わった後、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる前の予め定められた期間に、薄膜トランジスタ１２の制御端子に与えるスイッチングパルスＳＷＰの発生周波数を比較的高い周波数とする。これにより、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる前の予め定められた期間に、昇圧型ＤＣ／ＤＣコンバータ１１０は電流連続モードで動作する。その結果、たとえ垂直帰線期間ＰＢ中にアナログ電源電圧ＡＶＤＤに関して電圧ドロップが生じても、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わった直後にも、液晶を駆動するのに充分な大きさのアナログ電源電圧ＡＶＤＤが得られる。また、本実施形態においては、上記のような効果を得るために、実際に必要な電圧値よりも高い電圧値の出力電圧が得られるように昇圧型ＤＣ／ＤＣコンバータの制御が行われるのではなく、従来の構成において電流不連続モードで動作していた期間のうちの一部の期間の動作モードを電流連続モードに変更するにすぎない。それ故、本実施形態の制御を行うことによる消費電力の増大はわずかである。以上より、本実施形態によれば、軽負荷期間である垂直帰線期間ＰＢに出力電圧（アナログ電源電圧ＡＶＤＤ）の電圧ドロップが生じても垂直帰線期間ＰＢから重負荷期間である有効映像期間ＰＡに変化した後に充分な大きさの出力電圧を得ることのできる従来よりも低消費電力の昇圧型ＤＣ／ＤＣコンバータ１１０が実現される。また、そのような昇圧型ＤＣ／ＤＣコンバータ１１０を備えた液晶表示装置が実現される。

【0060】

＜２．第２の実施形態＞
＜２．１ 概要＞
液晶表示装置の全体構成、システム電源電圧Ｖ０からアナログ電源電圧ＡＶＤＤを生成するための構成、スイッチング制御回路１５の構成については、上記第１の実施形態と同様である（図２～図４を参照）。上記第１の実施形態においては、制御モードが第１モードであることをモード信号ＭＤが示していることを仮定していた。これに対して、本実施形態においては、制御モードが第２モードであることをモード信号ＭＤが示している（すなわち、フラグ信号ＦＬＧは無効とされている）ものと仮定する。また、上記第１の実施形態においては、垂直帰線期間ＰＢ毎にイネーブル信号ＥＮＡのパルスが１回だけ発生するように昇圧型ＤＣ／ＤＣコンバータ１１０の動作が制御されていた。これに対して、本実施形態においては、垂直帰線期間ＰＢ毎にイネーブル信号ＥＮＡのパルスが２回発生するよう、昇圧型ＤＣ／ＤＣコンバータ１１０の動作が制御される。なお、本実施形態においても、昇圧型ＤＣ／ＤＣコンバータ１１０は、有効映像期間ＰＡを重負荷期間とし垂直帰線期間ＰＢを軽負荷期間として動作する。

【0061】

＜２．２ 電圧ドロップへの対策＞
図７を参照しつつ、電圧ドロップへの対策について説明する。なお、図７におけるアナログ電源電圧ＡＶＤＤの波形に関し、時点ｔ２０から時点ｔ２５までの点線で表した波形は、本明細書で開示するような対策を施さなかった場合の波形である。

【0062】

時点ｔ２０以前の期間は、有効映像期間ＰＡである。この期間には、比較的高い周波数でスイッチングパルスＳＷＰが発生している。すなわち、この昇圧型ＤＣ／ＤＣコンバータ１１０は電流連続モードで動作している。また、この期間には、イネーブル信号ＥＮＡおよび強制パルス設定信号ＰＯＵＴは、ローレベルで維持されている。なお、フラグ信号ＦＬＧは無効とされているので、この液晶表示装置が動作している期間を通じてフラグ信号ＦＬＧはローレベルで維持される。

【0063】

時点ｔ２０になると、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わる。また、時点ｔ２０には、イネーブル信号ＥＮＡがローレベルからハイレベルへと変化する。これに関し、本実施形態においては、図８に示すように、設定レジスタ２１に設定値が保持されている。ＳＴ１の値は「８」であって、Ｗ１の値は「４」であって、ＳＴ２の値は「１」であって、Ｗ２の値は「５」である。このように、垂直帰線期間ＰＢ毎にイネーブル信号ＥＮＡのパルスが２回発生するよう、設定レジスタ２１に設定値が保持されている。上述したようにＳＴ１の値は「８」であるので、イネーブル信号生成回路２２は、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる時点から８水平走査期間前の時点に、イネーブル信号ＥＮＡをローレベルからハイレベルへと変化させる。従って、この例では、時点ｔ２０にイネーブル信号ＥＮＡがローレベルからハイレベルへと変化する。また、制御モードは第２モードである（すなわち、フラグ信号ＦＬＧは無効とされている）ので、強制パルス設定信号生成部１５２は、イネーブル信号ＥＮＡと同じ波形の信号を強制パルス設定信号ＰＯＵＴとして出力する。従って、時点ｔ２０に強制パルス設定信号ＰＯＵＴもローレベルからハイレベルへと変化する。このように強制パルス設定信号ＰＯＵＴがローレベルからハイレベルへと変化したことに基づいて、スイッチングパルス生成部１５３は、有効映像期間ＰＡから垂直帰線期間ＰＢに切り替わっているにも関わらず、スイッチングパルスＳＷＰの発生周波数を比較的高い周波数で維持する。その結果、時点ｔ２０以降にも、この昇圧型ＤＣ／ＤＣコンバータ１１０の動作モードは電流連続モードで維持される。

【0064】

上述したようにＷ１の値は「４」である。このとき、イネーブル信号生成回路２２は、イネーブル信号ＥＮＡがローレベルからハイレベルへと変化した時点から４水平走査期間後にイネーブル信号ＥＮＡをハイレベルからローレベルへと変化させる。すなわち、時点ｔ２１に、イネーブル信号ＥＮＡはハイレベルからローレベルへと変化する。これに伴い、時点ｔ２１には、強制パルス設定信号ＰＯＵＴについてもハイレベルからローレベルへと変化する。このように強制パルス設定信号ＰＯＵＴがハイレベルからローレベルへと変化したことに基づいて、スイッチングパルス生成部１５３は、スイッチングパルスＳＷＰの発生周波数を比較的高い周波数から比較的低い周波数へと変化させる。これにより、時点ｔ２１には、この昇圧型ＤＣ／ＤＣコンバータ１１０の動作モードが電流不連続モードとなる。

【0065】

上述したようにＳＴ２の値は「１」である。それ故、イネーブル信号生成回路２２は、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる時点から１水平走査期間前の時点に、イネーブル信号ＥＮＡをローレベルからハイレベルへと変化させる。この例では、時点ｔ２２にイネーブル信号ＥＮＡがローレベルからハイレベルへと変化する。これに伴い、時点ｔ２２には、強制パルス設定信号ＰＯＵＴについてもローレベルからハイレベルへと変化する。このように強制パルス設定信号ＰＯＵＴがローレベルからハイレベルへと変化したことに基づいて、スイッチングパルス生成部１５３は、スイッチングパルスＳＷＰの発生周波数を比較的低い周波数から比較的高い周波数へと変化させる。このようにして、時点ｔ２２になると、薄膜トランジスタ１２のスイッチング周波数が高くなる。これにより、時点ｔ２２以降の期間には、この昇圧型ＤＣ／ＤＣコンバータ１１０は電流連続モードで動作する。

【0066】

時点ｔ２３になると、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わる。その後、時点ｔ２４になると、イネーブル信号ＥＮＡがハイレベルからローレベルへと変化する。これに伴い、時点ｔ２４には、強制パルス設定信号ＰＯＵＴについてもハイレベルからローレベルへと変化する。このように時点ｔ２４には強制パルス設定信号ＰＯＵＴがローレベルとなるが、時点ｔ２４は有効映像期間ＰＡに含まれているので、スイッチングパルスＳＷＰの発生周波数は比較的高い周波数で維持される。

【0067】

なお、この例では、時点ｔ２０～時点ｔ２１の期間および時点ｔ２２～時点ｔ２４の期間が第１所定期間に相当する。また、時点ｔ２０～時点ｔ２１の期間および時点ｔ２２～時点ｔ２４の期間が、第１所定期間に含まれる複数の部分期間（２つの部分期間）に相当する。

【0068】

ここで、時点ｔ２０～時点ｔ２５の期間におけるアナログ電源電圧ＡＶＤＤの波形に着目する。本明細書で開示するような対策を施さなかった場合には、図７において点線で表した波形から把握されるように、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わった直後の期間にアナログ電源電圧ＡＶＤＤの電圧値は所望の電圧値よりも顕著に低くなる。これに対して、本実施形態においては、イネーブル信号ＥＮＡの１回目のパルスに基づき比較的高い周波数のスイッチングパルスＳＷＰが薄膜トランジスタ１２の制御端子に与えられることによって、垂直帰線期間ＰＢ中にアナログ電源電圧ＡＶＤＤの電圧値が大きく変動すること（すなわち、大きなリップル電圧が生じること）が抑制され、イネーブル信号ＥＮＡの２回目のパルスに基づき比較的高い周波数のスイッチングパルスＳＷＰが薄膜トランジスタ１２の制御端子に与えられることによって、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わった直後の期間にアナログ電源電圧ＡＶＤＤの電圧値が所望の電圧値よりも低くなることが抑制される。その結果、図７から把握されるように、垂直帰線期間ＰＢから有効映像期間ＰＡに切り替わった直後の期間においても、アナログ電源電圧ＡＶＤＤの電圧値は充分な大きさで保たれている。

【0069】

＜２．３ 効果＞
本実施形態によれば、上記第１の実施形態と同様、軽負荷期間である垂直帰線期間ＰＢに出力電圧（アナログ電源電圧ＡＶＤＤ）の電圧ドロップが生じても垂直帰線期間ＰＢから重負荷期間である有効映像期間ＰＡに変化した後に充分な大きさの出力電圧を得ることのできる従来よりも低消費電力の昇圧型ＤＣ／ＤＣコンバータ１１０が実現される。また、そのような昇圧型ＤＣ／ＤＣコンバータ１１０を備えた液晶表示装置が実現される。

【0070】

＜３．変形例＞
上記第１の実施形態では垂直帰線期間ＰＢ毎にイネーブル信号ＥＮＡのパルスが１回だけ発生し、上記第２の実施形態では垂直帰線期間ＰＢ毎にイネーブル信号ＥＮＡのパルスが２回発生していた。しかしながら、これらには限定されない。垂直帰線期間ＰＢ毎にイネーブル信号ＥＮＡのパルスが３回以上発生するようにしても良い。

【0071】

また、上記各実施形態においては有効映像期間ＰＡを重負荷期間とし垂直帰線期間ＰＢを軽負荷期間として昇圧型ＤＣ／ＤＣコンバータ１１０を動作させていたが、これには限定されない。例えば、表示画像に応じて重負荷期間と軽負荷期間との切り替えが行われるようにしても良い。

【0072】

さらにまた、上記各実施形態においては液晶表示装置に使用される昇圧型ＤＣ／ＤＣコンバータ１１０を例に挙げて説明したが、これには限定されない。液晶表示装置以外の装置に使用される昇圧型ＤＣ／ＤＣコンバータ１１０についても、本明細書の開示内容を適用することができる。

【0073】

＜４．その他＞
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。

【符号の説明】

【0074】

１１…コイル（インダクタ）
１２…薄膜トランジスタ（スイッチング素子）
１３…コンデンサ（容量素子）
１４…ダイオード（整流素子）
１５…スイッチング制御回路
２１…設定レジスタ
２２…イネーブル信号生成回路
１００…電源回路
１１０…昇圧型ＤＣ／ＤＣコンバータ
２００…タイミングコントローラ
４００…ゲートドライバ
５００…ソースドライバ
６００…表示部
ＰＡ…有効映像期間（有効垂直走査期間）
ＰＢ…垂直帰線期間
ＥＮＡ…イネーブル信号
ＦＬＧ…フラグ信号
ＰＯＵＴ…強制パルス設定信号
ＳＷＰ…スイッチングパルス
ＡＶＤＤ…アナログ電源電圧
Ｖ０…システム電源電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】