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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024030070
(43)【公開日】2024-03-07
(54)【発明の名称】磁気記憶装置及びその製造方法
(51)【国際特許分類】
H10B 61/00 20230101AFI20240229BHJP
H10N 50/10 20230101ALI20240229BHJP
【ＦＩ】
H01L27/105 447
H01L43/08 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022132628
(22)【出願日】2022-08-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】五十嵐 太一
(72)【発明者】
【氏名】伊藤 雄一
(72)【発明者】
【氏名】北川 英二
(72)【発明者】
【氏名】岩山 昌由
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA19
4M119BB01
4M119CC05
4M119DD09
4M119DD17
4M119DD24
4M119DD32
4M119DD37
4M119DD42
4M119DD45
4M119EE22
4M119EE27
4M119GG01
4M119JJ03
4M119JJ04
4M119JJ12
4M119JJ13
4M119JJ15
5F092AA11
5F092AB08
5F092AC12
5F092AD25
5F092BB10
5F092BB15
5F092BB23
5F092BB36
5F092BB43
5F092BB90
5F092BC04
5F092BC07
5F092CA26
(57)【要約】
【課題】磁気抵抗効果素子の加工難易度を低減する。
【解決手段】実施形態によれば、磁気記憶装置は、第１配線２２と、第１配線に並んで配置された第２配線２２と、第１配線の上に設けられた第１スイッチング素子２４と、第２配線の上に設けられた第２スイッチング素子２４と、第１スイッチング素子と同層に設けられ、第１スイッチング素子を囲む第１絶縁層２３と、第２スイッチング素子と同層に設けられ、第２スイッチング素子を囲み、第１絶縁層と接していない第２絶縁層２３と、第１スイッチング素子及び第１絶縁層の上に設けられた第１導電体２５と、第２スイッチング素子及び第２絶縁層の上に設けられた第２導電体２５と、第１導電体の上に設けられた第１磁気抵抗効果素子２６と、第２導電体の上に設けられた第２磁気抵抗効果素子２６と、を含む。
【選択図】図３
【解決手段】実施形態によれば、磁気記憶装置は、第１配線２２と、第１配線に並んで配置された第２配線２２と、第１配線の上に設けられた第１スイッチング素子２４と、第２配線の上に設けられた第２スイッチング素子２４と、第１スイッチング素子と同層に設けられ、第１スイッチング素子を囲む第１絶縁層２３と、第２スイッチング素子と同層に設けられ、第２スイッチング素子を囲み、第１絶縁層と接していない第２絶縁層２３と、第１スイッチング素子及び第１絶縁層の上に設けられた第１導電体２５と、第２スイッチング素子及び第２絶縁層の上に設けられた第２導電体２５と、第１導電体の上に設けられた第１磁気抵抗効果素子２６と、第２導電体の上に設けられた第２磁気抵抗効果素子２６と、を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１方向に延伸する第１配線と、
前記第１方向に延伸し、前記第１配線と前記第１方向と交差する第２方向に並んで配置された第２配線と、
前記第１配線の上に設けられた第１スイッチング素子と、
前記第２配線の上に設けられた第２スイッチング素子と、
前記第１スイッチング素子と同層に設けられ、前記第１スイッチング素子を囲む第１絶縁層と、
前記第２スイッチング素子と同層に設けられ、前記第２スイッチング素子を囲み、前記第１絶縁層と接していない第２絶縁層と、
前記第１スイッチング素子及び前記第１絶縁層の上に設けられた第１導電体と、
前記第２スイッチング素子及び前記第２絶縁層の上に設けられた第２導電体と、
前記第１導電体の上に設けられた第１磁気抵抗効果素子と、
前記第２導電体の上に設けられた第２磁気抵抗効果素子と、
を備える、
磁気記憶装置。
前記第１方向に延伸し、前記第１配線と前記第１方向と交差する第２方向に並んで配置された第２配線と、
前記第１配線の上に設けられた第１スイッチング素子と、
前記第２配線の上に設けられた第２スイッチング素子と、
前記第１スイッチング素子と同層に設けられ、前記第１スイッチング素子を囲む第１絶縁層と、
前記第２スイッチング素子と同層に設けられ、前記第２スイッチング素子を囲み、前記第１絶縁層と接していない第２絶縁層と、
前記第１スイッチング素子及び前記第１絶縁層の上に設けられた第１導電体と、
前記第２スイッチング素子及び前記第２絶縁層の上に設けられた第２導電体と、
前記第１導電体の上に設けられた第１磁気抵抗効果素子と、
前記第２導電体の上に設けられた第２磁気抵抗効果素子と、
を備える、
磁気記憶装置。
【請求項2】
前記第１スイッチング素子の前記第１導電体と向かい合う第１主面の面積は、前記第１導電体の前記第１スイッチング素子と向かい合う第２主面の面積よりも小さい、
請求項１に記載の磁気記憶装置。
請求項１に記載の磁気記憶装置。
【請求項3】
前記第１主面の長径は、前記第２主面の長径よりも短い、
請求項２に記載の磁気記憶装置。
請求項２に記載の磁気記憶装置。
【請求項4】
前記第１スイッチング素子はシリコン及びヒ素を含み、
前記第１絶縁層は、シリコンを含み、ヒ素を含まない、
請求項１に記載の磁気記憶装置。
前記第１絶縁層は、シリコンを含み、ヒ素を含まない、
請求項１に記載の磁気記憶装置。
【請求項5】
前記第１スイッチング素子の前記第１方向及び前記第２方向と交差する第３方向の長さは、前記第１絶縁層の前記第３方向の長さよりも短い、
請求項１に記載の磁気記憶装置。
請求項１に記載の磁気記憶装置。
【請求項6】
前記第１導電体の前記第１絶縁層と向かい合う面の外形は、前記第１絶縁層の前記第１導電体と向かい合う面の外形と同じである、
請求項１に記載の磁気記憶装置。
請求項１に記載の磁気記憶装置。
【請求項7】
前記第１絶縁層の側面の傾斜角度は、前記第１磁気抵抗効果素子の側面の傾斜角度よりも小さい、
請求項１に記載の磁気記憶装置。
請求項１に記載の磁気記憶装置。
【請求項8】
前記第１磁気抵抗効果素子の上に設けられた第１ハードマスクと、
前記第２磁気抵抗効果素子の上に設けられた第２ハードマスクと、
前記第１ハードマスク及び前記第２ハードマスクの上に設けられ、前記第２方向に延伸する第３配線と
を更に備える、
請求項１に記載の磁気記憶装置。
前記第２磁気抵抗効果素子の上に設けられた第２ハードマスクと、
前記第１ハードマスク及び前記第２ハードマスクの上に設けられ、前記第２方向に延伸する第３配線と
を更に備える、
請求項１に記載の磁気記憶装置。
【請求項9】
前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子の各々は、参照層と、記憶層と、前記参照層と前記記憶層との間に設けられたトンネルバリア層とを含む、
請求項１に記載の磁気記憶装置。
請求項１に記載の磁気記憶装置。
【請求項10】
第１配線と、
前記第１配線の上に設けられた磁気抵抗効果素子と、
前記磁気抵抗効果素子の上に設けられた導電体と、
前記導電体の上に設けられたスイッチング素子と、
前記スイッチング素子と同層に設けられ、前記スイッチング素子を囲む絶縁層と、
前記スイッチング素子と前記絶縁層の上に設けられたハードマスクと
を備え、
前記スイッチング素子の前記ハードマスクと向かい合う第１主面の面積は、前記ハードマスクの前記スイッチング素子と向かい合う第２主面の面積よりも小さい、
磁気記憶装置。
前記第１配線の上に設けられた磁気抵抗効果素子と、
前記磁気抵抗効果素子の上に設けられた導電体と、
前記導電体の上に設けられたスイッチング素子と、
前記スイッチング素子と同層に設けられ、前記スイッチング素子を囲む絶縁層と、
前記スイッチング素子と前記絶縁層の上に設けられたハードマスクと
を備え、
前記スイッチング素子の前記ハードマスクと向かい合う第１主面の面積は、前記ハードマスクの前記スイッチング素子と向かい合う第２主面の面積よりも小さい、
磁気記憶装置。
【請求項11】
前記第１主面の長径は、前記第２主面の長径よりも短い、
請求項１０に記載の磁気記憶装置。
請求項１０に記載の磁気記憶装置。
【請求項12】
前記スイッチング素子はシリコン及びヒ素を含み、
前記絶縁層は、シリコンを含み、ヒ素を含まない、
請求項１０に記載の磁気記憶装置。
前記絶縁層は、シリコンを含み、ヒ素を含まない、
請求項１０に記載の磁気記憶装置。
【請求項13】
前記磁気抵抗効果素子は、参照層と、記憶層と、前記参照層と前記記憶層との間に設けられたトンネルバリア層とを含む、
請求項１０に記載の磁気記憶装置。
請求項１０に記載の磁気記憶装置。
【請求項14】
第１絶縁層内に、第１方向に延伸する第１配線を形成する工程と、
前記第１絶縁層及び前記第１配線の上に第２絶縁層を成膜する工程と、
前記第２絶縁層の上に、前記第１配線の上に設けられるスイッチング素子に対応するレジストマスクを形成する工程と、
前記第２絶縁層の前記レジストマスクが形成されていない領域にヒ素を注入して、前記スイッチング素子を形成する工程と、
前記スイッチング素子及び前記第２絶縁層の上に、導電体及び磁気抵抗効果素子に対応する積層膜を成膜する工程と、
ハードマスクを形成する工程と、
前記ハードマスクをマスクとして、前記積層膜、前記導電体、及び前記第２絶縁層を連続して加工する工程と
を備える、
磁気記憶装置の製造方法。
前記第１絶縁層及び前記第１配線の上に第２絶縁層を成膜する工程と、
前記第２絶縁層の上に、前記第１配線の上に設けられるスイッチング素子に対応するレジストマスクを形成する工程と、
前記第２絶縁層の前記レジストマスクが形成されていない領域にヒ素を注入して、前記スイッチング素子を形成する工程と、
前記スイッチング素子及び前記第２絶縁層の上に、導電体及び磁気抵抗効果素子に対応する積層膜を成膜する工程と、
ハードマスクを形成する工程と、
前記ハードマスクをマスクとして、前記積層膜、前記導電体、及び前記第２絶縁層を連続して加工する工程と
を備える、
磁気記憶装置の製造方法。
【請求項15】
前記積層膜は、第１強磁性体、第２強磁性体、及び前記第１強磁性体と前記第２強磁性体との間に設けられた非磁性体を含む、
請求項１４に記載の磁気記憶装置の製造方法。
請求項１４に記載の磁気記憶装置の製造方法。
【請求項16】
前記加工する工程において、ＩＢＥ（Ion Beam Etching）により、前記積層膜、前記導電体、及び前記第２絶縁層が加工される、
請求項１４に記載の磁気記憶装置の製造方法。
請求項１４に記載の磁気記憶装置の製造方法。
【請求項17】
前記ハードマスクの上に、前記第１方向に交差する第２方向に延伸する第２配線を形成する工程を更に備える、
請求項１４に記載の磁気記憶装置の製造方法。
請求項１４に記載の磁気記憶装置の製造方法。
【請求項18】
第１絶縁層内に、第１方向に延伸する第１配線を形成する工程と、
前記第１絶縁層及び前記第１配線の上に磁気抵抗効果素子に対応する積層膜、導電体、及び第２絶縁層を成膜する工程と、
前記第２絶縁層の上にレジストマスクを形成する工程と、
前記レジストマスクの上にバリアメタルを成膜する工程と、
前記バリアメタルを介して、前記第２絶縁層にヒ素を注入して、スイッチング素子を形成する工程と、
ハードマスクを形成する工程と、
前記ハードマスクをマスクとして、前記第２絶縁層、前記導電体、及び前記積層膜を連続して加工する工程と
を備える、
磁気記憶装置の製造方法。
前記第１絶縁層及び前記第１配線の上に磁気抵抗効果素子に対応する積層膜、導電体、及び第２絶縁層を成膜する工程と、
前記第２絶縁層の上にレジストマスクを形成する工程と、
前記レジストマスクの上にバリアメタルを成膜する工程と、
前記バリアメタルを介して、前記第２絶縁層にヒ素を注入して、スイッチング素子を形成する工程と、
ハードマスクを形成する工程と、
前記ハードマスクをマスクとして、前記第２絶縁層、前記導電体、及び前記積層膜を連続して加工する工程と
を備える、
磁気記憶装置の製造方法。
【請求項19】
前記積層膜は、第１強磁性体、第２強磁性体、及び前記第１強磁性体と前記第２強磁性体との間に設けられた非磁性体を含む、
請求項１８に記載の磁気記憶装置の製造方法。
請求項１８に記載の磁気記憶装置の製造方法。
【請求項20】
前記加工する工程において、ＩＢＥ（Ion Beam Etching）により、前記第２絶縁層、前記導電体、及び前記積層膜が加工される、
請求項１８に記載の磁気記憶装置の製造方法。
請求項１８に記載の磁気記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、磁気記憶装置及びその製造方法に関する。
【背景技術】
【0002】
磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－４９８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
磁気抵抗効果素子の加工難易度を低減する。
【課題を解決するための手段】
【0005】
実施形態に係る磁気記憶装置は、第１方向に延伸する第１配線と、第１方向に延伸し、第１配線と第１方向と交差する第２方向に並んで配置された第２配線と、第１配線の上に設けられた第１スイッチング素子と、第２配線の上に設けられた第２スイッチング素子と、第１スイッチング素子と同層に設けられ、第１スイッチング素子を囲む第１絶縁層と、第２スイッチング素子と同層に設けられ、第２スイッチング素子を囲み、第１絶縁層と接していない第２絶縁層と、第１スイッチング素子及び第１絶縁層の上に設けられた第１導電体と、第２スイッチング素子及び第２絶縁層の上に設けられた第２導電体と、第１導電体の上に設けられた第１磁気抵抗効果素子と、第２導電体の上に設けられた第２磁気抵抗効果素子と、を含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る磁気記憶装置のブロック図。
【図2】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの回路図。
【図3】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの断面図。
【図4】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイにおける中間電極の平面図。
【図5】第１実施形態に係る磁気記憶装置の備える磁気抵抗効果素子の断面図。
【図6】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示すフローチャート。
【図7】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図8】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図9】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図10】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図11】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図12】第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図13】第２実施形態に係る磁気記憶装置の備えるメモリセルアレイの断面図。
【図14】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの断面図。
【図15】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示すフローチャート。
【図16】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図17】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図18】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図19】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図20】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図21】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【図22】第３実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【0008】
１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistive effect）を有する素子（ＭＴＪ素子とも称する。）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置である。
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistive effect）を有する素子（ＭＴＪ素子とも称する。）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置である。
【0009】
以下の説明では、ＭＴＪ素子を抵抗変化素子として適用した場合について説明するとともに、表記上、磁気抵抗効果素子ＭＴＪとして説明を行う。
【0010】
１．１ 構成
１．１．１ 磁気記憶装置の構成
まず、図１を参照して、磁気記憶装置１の全体構成の一例に説明する。図１は、第１実施形態に係る磁気記憶装置１の全体構成の一例を示すブロック図である。なお、図１の例では、各構成要素間の接続の一部を矢印線により示しているが、各構成要素間の接続はこれに限定されない。
１．１．１ 磁気記憶装置の構成
まず、図１を参照して、磁気記憶装置１の全体構成の一例に説明する。図１は、第１実施形態に係る磁気記憶装置１の全体構成の一例を示すブロック図である。なお、図１の例では、各構成要素間の接続の一部を矢印線により示しているが、各構成要素間の接続はこれに限定されない。
【0011】
図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書き込み回路１４、読み出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を含む。
【0012】
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。各メモリセルＭＣは、行（row）、及び列（column）の組に対応付けられている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続される。そして、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
【0013】
ロウ選択回路１１は、ワード線ＷＬを介して、メモリセルアレイ１０と接続される。ロウ選択回路１１は、デコード回路１３から、アドレスＡＤＤのデコード結果（ロウアドレス）を受信する。ロウ選択回路１１は、ロウアドレスに対応するワード線ＷＬを選択状態に設定する。
【0014】
カラム選択回路１２は、ビット線ＢＬを介して、メモリセルアレイ１０と接続される。カラム選択回路１２は、デコード回路１３から、アドレスＡＤＤのデコード結果（カラムアドレス）を受信する。カラム選択回路１２は、カラムアドレスに対応するビット線ＢＬを選択状態に設定する。
【0015】
デコード回路１３は、入出力回路１７から受信したアドレスＡＤＤをデコードする。アドレスＡＤＤは、カラムアドレス及びロウアドレスを含む。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１及びカラム選択回路１２に供給する。
【0016】
書き込み回路１４は、メモリセルＭＣへのデータの書き込みを行う。書き込み回路１４は、例えば、書き込みドライバ（図示せず）を含む。
【0017】
読み出し回路１５は、メモリセルＭＣからのデータの読み出しを行う。読み出し回路１５は、例えば、センスアンプ（図示せず）を含む。
【0018】
電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種動作のための電圧を生成する。例えば、電圧生成回路１６は、書き込み動作に用いられる電圧を生成し、生成した電圧を書き込み回路１４に出力する。また、例えば、電圧生成回路１６は、読み出し動作に用いられる電圧を生成し、生成した電圧を読み出し回路１５に出力する。
【0019】
入出力回路１７は、磁気記憶装置１の外部から受信したアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部から受信したコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８との間で送受信する。入出力回路１７は、磁気記憶装置１の外部から受信したデータＤＡＴを書き込み回路１４に転送し、読み出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
【0020】
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書き込み回路１４、読み出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【0021】
１．１．２ メモリセルアレイの回路構成
次に、図２を参照して、メモリセルアレイ１０の構成の一例について説明する。図２は、メモリセルアレイ１０の構成を示す回路図である。図２の例では、メモリセルＭＣ、ワード線ＷＬ、及びビット線ＢＬがインデックス（“＜＞”）を含む添え字によって分類されて示されている。
次に、図２を参照して、メモリセルアレイ１０の構成の一例について説明する。図２は、メモリセルアレイ１０の構成を示す回路図である。図２の例では、メモリセルＭＣ、ワード線ＷＬ、及びビット線ＢＬがインデックス（“＜＞”）を含む添え字によって分類されて示されている。
【0022】
図２に示すように、複数のメモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置される。各メモリセルＭＣは、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）のうちの１本と、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞、…、ＷＬ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。
【0023】
メモリセルＭＣ＜ｉ、ｊ＞は、セレクタＳＥＬ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞を含む。セレクタＳＥＬ＜ｉ、ｊ＞と磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞とは、直列に接続される。例えば、セレクタＳＥＬ＜ｉ、ｊ＞の一端は、１本のワード線ＷＬ＜ｉ＞と接続され、他端は、磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞の一端と接続される。磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞の他端は、１本のビット線ＢＬ＜ｊ＞と接続される。
【0024】
セレクタＳＥＬ（以下、「スイッチング素子」とも表記する）は、対応する磁気抵抗効果素子ＭＴＪへの書き込み動作及び読み出し動作時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとして機能する。より具体的には、例えば、メモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が予め設定された閾値電圧未満の場合、抵抗値の大きい絶縁体として電流を遮断する（オフ状態となる）。他方で、セレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧以上の場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向によらず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切り替える機能を有する。
【0025】
セレクタＳＥＬは、例えば２端子型のスイッチング素子であってもよい。２端子間に印加する電圧が閾値電圧未満の場合、セレクタＳＥＬは、ほとんど電気を流さない高抵抗状態、あるいは非導通状態にある。２端子間に印加する電圧が閾値電圧以上の場合、セレクタＳＥＬは、低抵抗状態、すなわち、電気的に導通状態にある。スイッチング素子は、電圧がどちらの極性でもこの機能を有し得る。
【0026】
磁気抵抗効果素子ＭＴＪは、データを不揮発に記憶する記憶素子として機能する。磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、低抵抗状態または高抵抗状態に切り替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書き込み可能である。
【0027】
１．１．３ メモリセルアレイの構造
次に、図３及び図４を参照して、メモリセルアレイ１０の構造の一例について説明する。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ＸＹ平面内において、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。また、各構成要素において、Ｚ方向の半導体基板２０を向く面を下面とし、対向する面を上面とする。図３は、Ｙ方向に沿ったメモリセルアレイ１０の断面図である。図４は、ＸＹ平面における導電体２５（中間電極ＭＥ）の平面図を示している。
次に、図３及び図４を参照して、メモリセルアレイ１０の構造の一例について説明する。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ＸＹ平面内において、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。また、各構成要素において、Ｚ方向の半導体基板２０を向く面を下面とし、対向する面を上面とする。図３は、Ｙ方向に沿ったメモリセルアレイ１０の断面図である。図４は、ＸＹ平面における導電体２５（中間電極ＭＥ）の平面図を示している。
【0028】
図３に示すように、磁気記憶装置１は、半導体基板２０、絶縁層２１、２３、及び２９、配線層２２及び３０、素子２４及び２６、導電体２５、ハードマスク２７、並びに絶縁体２８を含む。Ｚ方向に積層された素子２４、導電体２５、素子２６、及びハードマスク２７の組み合わせが、１つのメモリセルＭＣとして機能する。
【0029】
絶縁層２１は、半導体基板２０の上面上に設けられる。絶縁層２１の上面を含む上部領域には、複数の配線層２２が設けられる。複数の配線層２２は、Ｘ方向に延伸し、Ｙ方向に並んで配置される。配線層２２は、ワード線ＷＬとして機能する。配線層２２は、導電材料により構成される。なお、配線層２２は、絶縁層を介して半導体基板２０上に設けられてもよい。また、半導体基板２０と配線層２２との間には、図示せぬ回路（トランジスタ素子及び配線層等）が設けられてもよい。
【0030】
絶縁層２３は、絶縁層２１の上面上に設けられている。本実施形態の絶縁層２３は、メモリセルＭＣ間において分離されている。絶縁層２３は、素子２４と同層に設けられる。絶縁層２３は、例えば、素子２４を囲む円錐台の形状を有する。すなわち、絶縁層２３の側面は、テーパー形状を有し得る。絶縁層２３には、例えば、酸化シリコン（ＳｉＯ）を含む絶縁材料が用いられる。
【0031】
複数の素子２４は、配線層２２の上面上に設けられる。１つの素子２４が１つのメモリセルＭＣのセレクタＳＥＬとして機能する。例えば、複数の素子２４は、ＸＹ平面において、Ｘ方向及びＹ方向に沿ってマトリクス状に配置される。そして、Ｘ方向に配置された複数の素子２４が１つの配線層２２の上面上に設けられる。なお、配線層２２と素子２４との間には、配線層２２と素子２４とを電気的に接続する電極が設けられてもよい。素子２４は、絶縁体からなる材料で形成されており、イオン注入により導入されたドーパントを含有する。絶縁体は、例えば、酸化物を含む。より具体的には、例えば、絶縁体は、ＳｉＯあるいはＳｉＯから実質的に構成された材料を含む。ドーパントは、例えば、ヒ素（Ａｓ）またはゲルマニウム（Ｇｅ）を含む。例えば、これらの材料は、ＳｉＯ中で凝集しやすい特性を有する。以下では、ドーパントがＡｓである場合について説明する。
【0032】
素子２４は、絶縁層２３にドーパントを注入することにより形成される。素子２４の上面は、ドーパントのイオン注入の際に、ドーパントによる物理ダメージを受ける。このため、Ｚ方向における素子２４の上面の位置は、絶縁層２３の上面の位置よりも低くなる。例えば、絶縁層２３のＺ方向の長さ（膜厚）をｈ１とし、素子２４のＺ方向の長さ（膜厚）をｈ２とすると、ｈ１＞ｈ２の関係にある。
【0033】
素子２４は、例えば略円柱形状を有する。略円柱形状は、上面及び下面が真円あるいは真円と概略等しい形状である場合を含む。なお、素子２４の形状は、円柱形状に限定されない。素子２４の形状は、例えば、ドーパントのプロファイルに依存する。このため、例えば、素子２４は円錐台であってもよい。更には、素子２４の上面が矩形形状であってもよい。以下では、説明を簡略化するため、素子２４が円柱形状である場合について説明する。また、図３の例では、配線層２２と素子２４のＹ方向における長さが同じ場合を示しているが、これに限定されない。配線層２２のＹ方向の長さ（すなわち、ワード線ＷＬの配線幅）と、素子２４のＹ方向の長さ（すなわち、円形のセレクタＳＥＬの直径）とは異なっていてもよい。
【0034】
素子２４は、絶縁層２３にドーパントを注入することにより形成される。すなわち、素子２４は、ドライエッチング等による加工を用いずに形成される。このため、絶縁層２３と素子２４との界面は、例えば、ＴＥＭ（Transmission Electron Microscope）では観察できない。但し、素子２４は、例えば、ＴＥＭのＥＥＬＳ（Electron Energy-Loss spectroscopy）またはＥＤＸ（Energy Dispersive X-ray spectroscopy）等の分析を用いてドーパントの分布を測定することによって確認できる。
【0035】
導電体２５は、絶縁層２３及び素子２４の上面上に設けられる。導電体２５は、セレクタＳＥＬ（素子２４）と磁気抵抗効果素子ＭＴＪ（素子２６）との中間電極ＭＥ（Middle Electrode）として機能する。導電体２５は、略円錐台形状を有し得る。すなわち、導電体２５の側面は、テーパー形状を有し得る。導電体２５は、導電材料により構成され、例えば、窒化チタン（ＴｉＮ）を含む。
【0036】
素子２６は、導電体２５の上面上に設けられる。素子２６は、磁気抵抗効果素子ＭＴＪとして機能する。素子２６は、略円錐台を有し得る。すなわち、素子２６の側面は、テーパー形状を有し得る。素子２６の構成の詳細については、後述する。
【0037】
ハードマスク２７は、素子２６の上面上に設けられている。ハードマスク２７は、素子２６、導電体２５、及び絶縁層２３を加工する際のハードマスクとして機能する。ハードマスク２７は、略円錐台を有し得る。すなわち、ハードマスク２７の側面は、テーパー形状を有し得る。ハードマスク２７は、主として導電材料により構成され、例えば、ＴｉＮやタングステン（Ｗ）を含むが、絶縁材料を使用してもよい。
【0038】
絶縁層２３、素子２４、導電体２５、素子２６、及びハードマスク２７からなる積層体は、略円錐台形状を有し得る。積層体は、ハードマスク２７をマスクとして一括して加工される。このため、ハードマスク２７の下面の外周形状は、素子２６の上面の外周形状と概略同じである。素子２６の下面の外周形状は、導電体２５の上面の外周形状と概略同じである。また、導電体２５の下面の外周形状は、絶縁層２３の上面の外周形状と概略同じである。概略同じとは、例えば、材料の違いによるエッチングレートの違い等、製造工程上の誤差を含み得る。例えば、積層体の側面は、上面側から下面側に向かって、テーパー角度（すなわち、側面の傾斜角度）が小さくなり得る。例えば、素子２６のテーパー角度をθ１とし、導電体２５のテーパー角度をθ２とし、絶縁層２３のテーパー角度をθ３とすると、θ１＞θ２＞θ３の関係を有する。なお、積層体の形状は、円錐台形状に限定されない。積層体の側面は、積層体を加工する際のエッチング特性に依存する。例えば、積層体は円柱形状であってもよい。更には、積層体の上面（ハードマスク２７）は、矩形形状であってもよい。以下では、説明を簡略化するため、積層体が円錐台形状である場合について説明する。
【0039】
絶縁体２８は、導電体２５、素子２６、及びハードマスク２７の側面に設けられる。絶縁体２８は、絶縁層２９を成膜する際に素子２６を保護するための保護膜、すなわちサイドウォールＳＷとして機能する。なお、絶縁体２８の上端の高さは、任意である。絶縁体２８の上端の高さは、素子２６の上端よりも高くてもよいし、低くてもよい。更には、絶縁体２８は、省略されてもよい。例えば、絶縁体２８は、絶縁層２３を加工した際の再付着物である。このため、絶縁体２８の構成元素は、絶縁層２３の構成元素と同じであり得る。絶縁体２８は、例えば、ＳｉＯを含む。
【0040】
絶縁層２９は、積層体の同層に設けられる。絶縁層２９には、例えば窒化シリコン（ＳｉＮ）が用いられる。
【0041】
複数の配線層３０は、ハードマスク２７及び絶縁層２９の上面上に設けられる。配線層３０は、ビット線ＢＬとして機能する。配線層３０は、Ｙ方向に延伸し、Ｘ方向に並んで配置される。ハードマスク２７の上面は、複数の配線層３０のいずれかの下面に接続される。より具体的には、Ｙ方向に沿って配置された複数のハードマスク２７（すなわち素子２６）が１つの配線層３０に接続される。配線層３０は、導電材料により構成され、例えば、タングステン（Ｗ）を含む。なお、ハードマスク２７と配線層３０との間に、ハードマスク２７と配線層３０とを電気的に接続する電極が設けられてもよい。
【0042】
図３及び図４に示すように、本実施形態では、例えば、素子２４の上面が略円形である場合、最も長い直径（以下、「長径」と表記する）をｄ１とする。また、導電体２５の下面、すなわち、素子２４及び絶縁層２３と向かい合う面が略円形である場合、その長径をｄ２とする。すると、長径ｄ１と長径ｄ２とはｄ１＜ｄ２の関係にある。換言すれば、本実施形態では、素子２４の上面（導電体２５と向かい合う面）の面積は、導電体２５の下面（素子２４及び絶縁層２３と向かい合う面）の面積よりも小さい。従って、隣り合う素子２４の上面間の距離をｄ３とし、隣り合う導電体２５の下面間の距離をｄ４とする。すると、距離ｄ３と距離ｄ４とは、ｄ３＞ｄ４の関係にある。なお、素子２４の上面の形状と、これに接する導電体２５の下面の形状とは同じでなくてもよい。例えば、素子２４の上面または導電体２５の下面のいずれかが円形であり、他方が矩形であってもよい。
【0043】
本実施形態では、ワード線ＷＬの上方に磁気抵抗効果素子ＭＴＪ及びビット線ＢＬを配置する場合について説明したが、これに限定されない。例えば、ビット線ＢＬの上方に磁気抵抗効果素子ＭＴＪ及びワード線ＷＬを配置してもよい。この場合、配線層２２がビット線ＢＬとして機能し、配線層３０がワード線ＷＬとして機能する。
【0044】
【0045】
図５に示すように、例えば、磁気抵抗効果素子ＭＴＪ（素子２６）は、非磁性体３１、強磁性体３２、非磁性体３３、強磁性体３４、非磁性体３５、強磁性体３６、非磁性体３７、及び非磁性体３８を含む。非磁性体３１は、下地層ＵＬ（Under layer）として機能する。強磁性体３２は、シフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する。非磁性体３３は、スペーサ層ＳＰ（Spacer layer）として機能する。強磁性体３４は、参照層ＲＬ（Reference layer）として機能する。非磁性体３５は、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する。強磁性体３６は、記憶層ＳＬ（Storage layer）として機能する。非磁性体３７は、キャップ層ＣＡＰ（Capping layer）として機能する。非磁性体３８は、及びトップ層ＴＯＰ（Top layer）として機能する。
【0046】
磁気抵抗効果素子ＭＴＪは、例えば、ワード線ＷＬ（配線層２２）側からビット線ＢＬ（配線層３０）側に向けて、非磁性体３１、強磁性体３２、非磁性体３３、強磁性体３４、非磁性体３５、強磁性体３６、非磁性体３７、及び非磁性体３８の順に、複数の膜が積層される。なお、ワード線ＷＬ（配線層２２）側からビット線ＢＬ（配線層３０）側に向けて、非磁性体３８、非磁性体３７、強磁性体３６、非磁性体３５、強磁性体３４、非磁性体３３、強磁性体３２、及び非磁性体３１の順に、複数の膜が積層されてもよい。
【0047】
磁気抵抗効果素子ＭＴＪは、例えば、磁気抵抗効果素子ＭＴＪを構成する磁性体の磁化方向が膜面に対して垂直方向（図５の例ではＺ方向）を向く垂直磁化型の磁気抵抗効果素子として機能する。なお、磁気抵抗効果素子ＭＴＪは、上述の各層３１～３８の間に、図示しない更なる層を含んでいてもよい。
【0048】
非磁性体３１は、非磁性の導電体であり、セレクタＳＥＬ（素子２４）との電気的な接続性を向上させる電極としての機能を有する。また、非磁性体３１は、例えば、高融点金属を含む。高融点金属とは、例えば、鉄（Ｆｅ）及びコバルト（Ｃｏ）より融点が高い材料を示し、例えば、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ルテニウム（Ｒｕ）、及び白金（Ｐｔ）から選択される少なくとも１つの元素を含む。
【0049】
強磁性体３２は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３２の磁化方向は、固定されており、図５の例では、強磁性体３４の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体３６（記憶層ＳＬ）の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。強磁性体３２は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体３２は、複数の層からなる積層体であってもよい。その場合、強磁性体３２は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。
【0050】
非磁性体３３は、強磁性体３２（シフトキャンセル層ＳＣＬ）と強磁性体３４（参照層ＲＬ）との間に設けられる。非磁性体３３は、非磁性の導電体であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。
【0051】
強磁性体３４は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３４の磁化方向は、固定されており、図５の例では、強磁性体３２の方向を向いている。強磁性体３４は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくとも１つを含む。また、強磁性体３４は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体３４は、鉄コバルトボロン（ＦｅＣｏＢ）またはホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。
【0052】
なお、図５では図示を省略しているが、強磁性体３４は、複数の層からなる積層体であってもよい。具体的には、例えば、強磁性体３４を構成する積層体は、上述の鉄コバルトボロン（ＦｅＣｏＢ）またはホウ化鉄（ＦｅＢ）を含む層を非磁性体３５との界面層として有しつつ、当該界面層と非磁性体３３との間に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体３４を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体３４を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。
【0053】
強磁性体３２及び３４は、非磁性体３３によって反強磁性的に結合される。すなわち、強磁性体３２及び３４は、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性体３２及び３４の磁化方向は、互いに向かい合う方向を向いている。このような強磁性体３２、非磁性体３３、及び強磁性体３４の結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。これにより、強磁性体３２は、強磁性体３４の漏れ磁場が強磁性体３６の磁化方向に与える影響を相殺することができる。このため、強磁性体３４の漏れ磁場等によって強磁性体３６の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性体３６の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。
【0054】
非磁性体３５は、非磁性の絶縁体であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性体３５は、例えば膜面が（００１）面に配向したＮａＣｌ結晶構造を有し、強磁性体３６の結晶化処理において、強磁性体３６との界面から結晶質の膜を成長させるための核となるシード材として機能する。非磁性体３５は、強磁性体３４と強磁性体３６との間に設けられて、これら２つの強磁性体と共に磁気トンネル接合を形成する。
【0055】
強磁性体３６は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。換言すれば、強磁性体３６は、Ｚ方向に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３６は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含む。強磁性体３６は、ボロン（Ｂ）を更に含む。より具体的には、例えば、強磁性体３６は、鉄コバルトボロン（ＦｅＣｏＢ）またはホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。
【0056】
非磁性体３７は、強磁性体３６のダンピング定数の上昇を抑制し、書き込み電流を低減させる機能を有する。非磁性体３７は、例えば、酸化マグネシウム（ＭｇＯ）、窒化マグネシウム（ＭｇＮ）、窒化ジルコニウム（ＺｒＮ）、窒化ニオブ（ＮｂＮ）、窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化クロム（ＣｒＮ）、窒化モリブデン（ＭｏＮ）、窒化チタン（ＴｉＮ）、窒化バナジウム（ＶＮ）から選択される少なくとも１つの窒化物または酸化物を含む。また、非磁性体３７は、これら窒化物または酸化物の混合物でもよい。すなわち、非磁性体３７は、２種類の元素からなる二元化合物に限らず、３種類の元素からなる三元化合物、例えば、窒化チタンアルミニウム（ＡｌＴｉＮ）等を含み得る。
【0057】
非磁性体３８は、非磁性の導電体であり、磁気抵抗効果素子ＭＴＪの上端とビット線ＢＬとの電気的な接続性を向上させる上部電極（top electrode）としての機能を有する。非磁性体３８は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、及び窒化チタン（ＴｉＮ）から選択される少なくとも１つの元素または化合物を含む。
【0058】
本実施形態では、磁気抵抗効果素子ＭＴＪに書き込み電流を流し、この書き込み電流によって記憶層ＳＬにスピントルクを注入する。そして、注入されたスピントルクにより、記憶層ＳＬの磁化方向を制御するスピン注入書き込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
【0059】
磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、すなわち、記憶層ＳＬから参照層ＲＬに向かう方向に、ある大きさの書き込み電流Ｉｃ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【0060】
また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、すなわち、参照層ＲＬから記憶層ＳＬに向かう方向（矢印Ａ１と反対方向）に、書き込み電流Ｉｃ０より大きい書き込み電流Ｉｃ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【0061】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【0062】
１．２ メモリセルアレイの製造方法
次に、図６～図１２を参照して、メモリセルアレイ１０の製造方法の一例について説明する。図６は、メモリセルアレイ１０の製造方法を示すフローチャートである。図７～図１２は、メモリセルアレイ１０の製造方法を説明するためのメモリセルアレイ１０の断面図である。以下の説明では、素子２６（磁気抵抗効果素子ＭＴＪ）を構成する積層構造の詳細については説明を省略する。
次に、図６～図１２を参照して、メモリセルアレイ１０の製造方法の一例について説明する。図６は、メモリセルアレイ１０の製造方法を示すフローチャートである。図７～図１２は、メモリセルアレイ１０の製造方法を説明するためのメモリセルアレイ１０の断面図である。以下の説明では、素子２６（磁気抵抗効果素子ＭＴＪ）を構成する積層構造の詳細については説明を省略する。
【0063】
図６に示すように、メモリセルアレイ１０の製造工程としてＳ１～Ｓ８が、順次実行される。各工程の詳細について説明する。
【0064】
［Ｓ１］
まず、図７に示すように、ワード線ＷＬを形成する。より具体的には、半導体基板２０の上面上に形成された絶縁層２１内に、ワード線ＷＬとして機能する配線層２２を形成する。なお、配線層２２は、絶縁層２１の上部に溝パターンを形成した後、溝パターン内部を導電材料で埋め込んで形成される溝配線であってもよい。あるいは、配線層２２は、絶縁層２１上に導電材料を成膜した後、当該導電材料を加工して、形成されてもよい。この場合、配線層２２を形成後に、配線層２２の間を埋め込むように、絶縁層２１が形成される。
まず、図７に示すように、ワード線ＷＬを形成する。より具体的には、半導体基板２０の上面上に形成された絶縁層２１内に、ワード線ＷＬとして機能する配線層２２を形成する。なお、配線層２２は、絶縁層２１の上部に溝パターンを形成した後、溝パターン内部を導電材料で埋め込んで形成される溝配線であってもよい。あるいは、配線層２２は、絶縁層２１上に導電材料を成膜した後、当該導電材料を加工して、形成されてもよい。この場合、配線層２２を形成後に、配線層２２の間を埋め込むように、絶縁層２１が形成される。
【0065】
［Ｓ２］
次に、図８に示すように、絶縁層２３を成膜する。より具体的には、絶縁層２１及び配線層２２の上面上に、例えばＣＶＤ（Chemical Vapor deposition）により、絶縁層２３を成膜する。
次に、図８に示すように、絶縁層２３を成膜する。より具体的には、絶縁層２１及び配線層２２の上面上に、例えばＣＶＤ（Chemical Vapor deposition）により、絶縁層２３を成膜する。
【0066】
［Ｓ３］
次に、図９に示すように、イオン注入（Ｉ／Ｉ：Ion Implantation）用のレジストマスクを形成する。より具体的には、絶縁層２３の上面上にフォトリソグラフィ技術を用いて、イオン注入用のレジストマスク４０を形成する。レジストマスク４０は、素子２４（セレクタＳＥＬ）に対応する領域が開口されている（以下、「開口領域」と表記する）。
次に、図９に示すように、イオン注入（Ｉ／Ｉ：Ion Implantation）用のレジストマスクを形成する。より具体的には、絶縁層２３の上面上にフォトリソグラフィ技術を用いて、イオン注入用のレジストマスク４０を形成する。レジストマスク４０は、素子２４（セレクタＳＥＬ）に対応する領域が開口されている（以下、「開口領域」と表記する）。
【0067】
［Ｓ４］
次に、図９に示すように、Ａｓを注入して、素子２４（セレクタＳＥＬ）を形成する。より具体的には、レジストマスク４０の開口領域に露出している絶縁層２３に、Ａｓを注入する。このとき、Ａｓの注入により、絶縁層２３（素子２４）の膜厚が減少する。イオン注入後、レジストマスク４０は、例えばＯ２アッシングにより、除去される。次に、Ａｓの活性化のための熱処理を行う。これにより、絶縁層２３のＡｓがドープされた領域に素子２４が形成される。
次に、図９に示すように、Ａｓを注入して、素子２４（セレクタＳＥＬ）を形成する。より具体的には、レジストマスク４０の開口領域に露出している絶縁層２３に、Ａｓを注入する。このとき、Ａｓの注入により、絶縁層２３（素子２４）の膜厚が減少する。イオン注入後、レジストマスク４０は、例えばＯ２アッシングにより、除去される。次に、Ａｓの活性化のための熱処理を行う。これにより、絶縁層２３のＡｓがドープされた領域に素子２４が形成される。
【0068】
［Ｓ５］
次に、図１０に示すように、導電体２５（中間電極ＭＥ）と素子２６（磁気抵抗効果素子ＭＴＪ）に対応する積層膜５０とを成膜する。より具体的には、絶縁層２３及び素子２４の上面上に、導電体２５と、素子２６に対応する積層膜５０（すなわち、非磁性体３１、強磁性体３２、非磁性体３３、強磁性体３４、非磁性体３５、強磁性体３６、非磁性体３７、及び非磁性体３８）とが、ＣＶＤまたはスパッタリング技術等により、順次成膜される。
次に、図１０に示すように、導電体２５（中間電極ＭＥ）と素子２６（磁気抵抗効果素子ＭＴＪ）に対応する積層膜５０とを成膜する。より具体的には、絶縁層２３及び素子２４の上面上に、導電体２５と、素子２６に対応する積層膜５０（すなわち、非磁性体３１、強磁性体３２、非磁性体３３、強磁性体３４、非磁性体３５、強磁性体３６、非磁性体３７、及び非磁性体３８）とが、ＣＶＤまたはスパッタリング技術等により、順次成膜される。
【0069】
［Ｓ６］
次に、図１１に示すように、ハードマスク２７を形成する。より具体的には、まず、素子２６に対応する積層膜５０の上面上に、ハードマスク２７に対応する導電材料を成膜する。次に、フォトリソグラフィ技術を用いて、導電材料を加工するためのレジストマスクを形成する。次に、導電材料を加工する。導電材料を加工した後、レジストマスクは除去される。これにより、ハードマスク２７が形成される。
次に、図１１に示すように、ハードマスク２７を形成する。より具体的には、まず、素子２６に対応する積層膜５０の上面上に、ハードマスク２７に対応する導電材料を成膜する。次に、フォトリソグラフィ技術を用いて、導電材料を加工するためのレジストマスクを形成する。次に、導電材料を加工する。導電材料を加工した後、レジストマスクは除去される。これにより、ハードマスク２７が形成される。
【0070】
［Ｓ７］
次に、図１２に示すように、素子２６に対応する積層膜５０、導電体２５、及び絶縁層２３を連続して加工する。より具体的には、ハードマスク２７をマスクとして、例えばＩＢＥ（Ion Beam Etching）により、素子２６に対応する積層膜５０、導電体２５、及び絶縁層２３を連続して加工する。絶縁層２３を加工した際の再付着物が、素子２６（加工された積層膜５０）の側面に付着して、絶縁体２８が形成される。これにより、磁気抵抗効果素子ＭＴＪ（素子２６）及び中間電極ＭＥが形成される。
次に、図１２に示すように、素子２６に対応する積層膜５０、導電体２５、及び絶縁層２３を連続して加工する。より具体的には、ハードマスク２７をマスクとして、例えばＩＢＥ（Ion Beam Etching）により、素子２６に対応する積層膜５０、導電体２５、及び絶縁層２３を連続して加工する。絶縁層２３を加工した際の再付着物が、素子２６（加工された積層膜５０）の側面に付着して、絶縁体２８が形成される。これにより、磁気抵抗効果素子ＭＴＪ（素子２６）及び中間電極ＭＥが形成される。
【0071】
［Ｓ８］
次に、図３に示すように、メモリセルＭＣを埋め込むように、絶縁層２９を形成する。より具体的には、絶縁層２９を成膜後、例えばＣＭＰ（chemical Mechanical Polishing）により、ハードマスク２７の上面が露出するまで絶縁層２９を研磨する。これにより、絶縁層２９は平坦化される。
次に、図３に示すように、メモリセルＭＣを埋め込むように、絶縁層２９を形成する。より具体的には、絶縁層２９を成膜後、例えばＣＭＰ（chemical Mechanical Polishing）により、ハードマスク２７の上面が露出するまで絶縁層２９を研磨する。これにより、絶縁層２９は平坦化される。
【0072】
［Ｓ９］
次に、図３に示すように、ハードマスク２７の上面上に、配線層３０（ビット線ＢＬ）を形成する。
次に、図３に示すように、ハードマスク２７の上面上に、配線層３０（ビット線ＢＬ）を形成する。
【0073】
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、磁気抵抗効果素子ＭＴＪの加工の難易度を低減させることができる。以下、本効果につき詳述する。
本実施形態に係る構成であれば、磁気抵抗効果素子ＭＴＪの加工の難易度を低減させることができる。以下、本効果につき詳述する。
【0074】
例えば、ハードマスクをマスクとして、セレクタＳＥＬ、中間電極ＭＥ、及び磁気抵抗効果素子ＭＴＪに用いられる材料の積層体を加工する場合がある。このような場合、例えば、磁気抵抗効果素子ＭＴＪ及び中間電極ＭＥの加工にはＲＩＥ（Reactive Ion Etching）による化学的なダメージを低減するためＩＢＥが用いられる。また、セレクタＳＥＬの加工には、ＩＢＥによる物理ダメージを低減するため、ＲＩＥが用いられる。物理ダメージを低減することにより、セレクタＳＥＬのリーク特性の劣化が低減される。このため、ハードマスクは、ＩＢＥ及びＲＩＥの途中で消失しないような比較的厚い膜厚とされる。ハードマスクの膜厚が厚くなると、全体のアスペクト比が増加する。このため、ＩＢＥ及びＲＩＥに対する加工精度の要求は高くなる。すなわち、磁気抵抗効果素子ＭＴＪの加工の難易度が上昇する。このため、中間電極ＭＥ及び磁気抵抗効果素子ＭＴＪに対応する積層膜を成膜する前にセレクタＳＥＬを加工する場合がある。この場合、工程数が増加するため、製造コストが増加する。
【0075】
例えば、磁気抵抗効果素子ＭＴＪ、中間電極ＭＥ、及びセレクタＳＥＬの側面がテーパー形状に加工された場合、隣り合うセレクタＳＥＬ間の距離は、隣り合う中間電極ＭＥ間の距離よりも短くなる。この場合、隣り合うセレクタＳＥＬ間でのリーク電流の発生あるいは容量カップリング等による干渉が発生しやすくなり、書き込み動作及び読み出し動作において誤動作が生じる可能性が高くなる。更には、隣り合うセレクタＳＥＬ間の干渉を抑制するため、ＸＹ平面におけるメモリセルＭＣのセル密度を向上できなくなる可能性がある。
【0076】
これに対し、本実施形態に係る構成であれば、絶縁層２３にドーパントを注入することにより、素子２４（セレクタＳＥＬ）を形成できる。これにより、ハードマスク２７を用いずにセレクタＳＥＬを形成できる。セレクタＳＥＬの加工が不要となるため、セレクタＳＥＬの加工ダメージを抑制できる。
【0077】
更に、本実施形態に係る構成であれば、素子２４（セレクタＳＥＬ）の加工がないため、ＩＢＥにより、素子２６（磁気抵抗効果素子ＭＴＪ）、導電体２５（中間電極ＭＥ）、及び絶縁層２３を一括して加工できる。このため、ハードマスク２７の厚膜化を抑制できる。よって、ハードマスク２７の厚膜化による磁気抵抗効果素子ＭＴＪの加工の難易度の上昇を抑制できる。
【0078】
更に、ＩＢＥにより、素子２６、導電体２５、及び絶縁層２３を一括して加工できるため、メモリセルＭＣの製造工程を削減でき、製造コストを低減できる。
【0079】
更に、本実施形態に係る構成であれば、メモリセルＭＣ間、すなわち、セレクタＳＥＬ間の絶縁層２３を分離できる。これにより、隣り合うセレクタＳＥＬ間において、絶縁層２３を介したドーパントの拡散、及びリーク電流の増加を抑制できる。
【0080】
更に、本実施形態に係る構成であれば、素子２４（セレクタＳＥＬ）の上面の直径を導電体２５（中間電極ＭＥ）の下面の直径よりも小さくできる。すなわち、セレクタＳＥＬの上面の面積を中間電極ＭＥの下面の面積よりも小さくできる。このため、隣り合うセレクタＳＥＬ間の距離を隣り合う中間電極ＭＥ間の距離をよりも長くできる。従って、隣り合うセレクタＳＥＬ間の干渉を抑制できる。すなわち、隣り合う磁気抵抗効果素子ＭＴＪ間の干渉を抑制できる。よって、誤動作を抑制し、磁気記憶装置の信頼性を向上できる。
【0081】
更に、本実施形態に係る構成であれば、磁気抵抗効果素子ＭＴＪの加工難易度の上昇を抑制でき、且つ隣り合う磁気抵抗効果素子ＭＴＪ間の干渉を抑制できるため、メモリセルＭＣのセル密度を向上でき、磁気記憶装置の高集積化ができる。
【0082】
更に、本実施形態に係る構成であれば、絶縁層２３をＩＢＥにより加工する際に、素子２６の側面に、絶縁体２８を形成できる。これにより、絶縁層２９を形成する際に、素子２６の特性が劣化するのを抑制できる。より具体的には、例えば、絶縁層２９がＳｉＮである場合、絶縁体２８により、素子２６（磁気抵抗効果素子ＭＴＪ）中のＭｇＯ層がＳｉＮに直接触れるのを防止できる。
【0083】
１．４ 変形例
次に、図１３を参照して、第１実施形態の変形例について説明する。第１実施形態の変形例では、第１実施形態と異なるメモリセルアレイ１０の構造について説明する。図１３は、Ｙ方向に沿ったメモリセルアレイ１０の断面図である。以下、第１実施形態と異なる点を中心に説明する。
次に、図１３を参照して、第１実施形態の変形例について説明する。第１実施形態の変形例では、第１実施形態と異なるメモリセルアレイ１０の構造について説明する。図１３は、Ｙ方向に沿ったメモリセルアレイ１０の断面図である。以下、第１実施形態と異なる点を中心に説明する。
【0084】
【0085】
より具体的には、導電体２５の下側にある絶縁層２３のＺ方向の長さ（膜厚）をｈ１とする。素子２４のＺ方向の長さ（膜厚）をｈ２とし、メモリセルＭＣ間の絶縁層２３の膜厚が最も薄い部分のＺ方向の長さ（膜厚）をｈ３とする。すると、高さｈ１、高さｈ２、及び高さｈ３は、ｈ１＞ｈ２＞ｈ３＞０の関係にある。
【0086】
本例に係る構成であれば、第１実施形態と同様の効果が得られる。
【0087】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリセルＭＣの構造について説明する。以下、第１実施形態と異なる点を中心に説明する。
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリセルＭＣの構造について説明する。以下、第１実施形態と異なる点を中心に説明する。
【0088】
【0089】
図１４に示すように、本実施形態では、配線層２２の上面上に素子２６、導電体２５、素子２４（及び絶縁層２３）、並びにハードマスク２７が順次積層されている。絶縁体２８は、廃されている。なお、配線層２２と素子２６との間には、配線層２２と素子２６とを電気的に接続する電極が設けられてもよい。
【0090】
素子２６、導電体２５、絶縁層２３（及び素子２４）、並びにハードマスク２７からなる積層体は、略円錐台形状を有し得る。積層体は、ハードマスク２７をマスクとして一括して加工される。このため、ハードマスク２７の下面の外周形状は、絶縁層２３の上面の外周形状と概略同じである。絶縁層２３の下面の外周形状は、導電体２５の上面の外周形状と概略同じである。導電体２５の下面の外周形状は、素子２６の上面の外周形状と概略同じである。例えば、積層体の側面は、上面側から下面側に向かって、テーパー角度が小さくなる。
【0091】
本実施形態では、例えば、ハードマスク２７の下面、すなわち、素子２４及び絶縁層２３と向かい合う面が略円形である場合、その長径をｄ５とする。導電体２５の上面、すなわち、素子２４及び絶縁層２３と向かい合う面が略円形である場合、その長径をｄ６とする。導電体２５の下面、すなわち、素子２６と向かい合う面が略円形である場合、その長径をｄ７とする。すると、素子２４の長径ｄ１と、長径ｄ５、ｄ６、及びｄ７とは、ｄ１＜ｄ５＜ｄ６＜ｄ７の関係にある。すなわち、素子２４の上面の面積は、ハードマスク２７の下面の面積よりも小さい。絶縁層２３の下面と素子２４の下面とを合わせた面積は、素子２６の上面の面積よりも小さい。
【0092】
２．２ メモリセルアレイの製造方法
次に、図１５～図２２を参照して、メモリセルアレイ１０の製造方法の一例について説明する。図１５は、メモリセルアレイ１０の製造方法を示すフローチャートである。図１６～図２２は、メモリセルアレイ１０の製造方法を説明するためのメモリセルアレイ１０の断面図である。以下の説明では、素子２６（磁気抵抗効果素子ＭＴＪ）を構成する積層構造の詳細については説明を省略する。
次に、図１５～図２２を参照して、メモリセルアレイ１０の製造方法の一例について説明する。図１５は、メモリセルアレイ１０の製造方法を示すフローチャートである。図１６～図２２は、メモリセルアレイ１０の製造方法を説明するためのメモリセルアレイ１０の断面図である。以下の説明では、素子２６（磁気抵抗効果素子ＭＴＪ）を構成する積層構造の詳細については説明を省略する。
【0093】
図１５に示すように、メモリセルアレイ１０の製造工程としてＳ１１～Ｓ１９が、順次実行される。各工程の詳細について説明する。
【0094】
［Ｓ１１］
第１実施形態のＳ１と同様に、ワード線ＷＬを形成する。
第１実施形態のＳ１と同様に、ワード線ＷＬを形成する。
【0095】
［Ｓ１２］
次に、図１６に示すように、素子２６（磁気抵抗効果素子ＭＴＪ）に対応する積層膜５０と、導電体２５と、絶縁層２３とを順次成膜する。より具体的には、絶縁層２１及び配線層２２の上面上に、素子２６に対応する積層膜５０（すなわち非磁性体３１、強磁性体３２、非磁性体３３、強磁性体３４、非磁性体３５、強磁性体３６、非磁性体３７、及び非磁性体３８）、導電体２５、及び絶縁層２３が、ＣＶＤあるいはスパッタリング技術等により、順次成膜される。
次に、図１６に示すように、素子２６（磁気抵抗効果素子ＭＴＪ）に対応する積層膜５０と、導電体２５と、絶縁層２３とを順次成膜する。より具体的には、絶縁層２１及び配線層２２の上面上に、素子２６に対応する積層膜５０（すなわち非磁性体３１、強磁性体３２、非磁性体３３、強磁性体３４、非磁性体３５、強磁性体３６、非磁性体３７、及び非磁性体３８）、導電体２５、及び絶縁層２３が、ＣＶＤあるいはスパッタリング技術等により、順次成膜される。
【0096】
［Ｓ１３］
次に、図１７に示すように、ハードマスク用のレジストマスクを形成する。より具体的には、絶縁層２３の上面上にフォトリソグラフィ技術を用いて、ハードマスク用のレジストマスク６０を形成する。レジストマスク６０は、ハードマスク２７に対応する領域が開口されている。
次に、図１７に示すように、ハードマスク用のレジストマスクを形成する。より具体的には、絶縁層２３の上面上にフォトリソグラフィ技術を用いて、ハードマスク用のレジストマスク６０を形成する。レジストマスク６０は、ハードマスク２７に対応する領域が開口されている。
【0097】
［Ｓ１４］
次に、図１８に示すように、バリアメタル２７ａを成膜する。より具体的には、レジストマスク６０の上面上、及びレジストマスク６０の開口領域を被覆するように、バリアメタル２７ａが成膜される。バリアメタル２７ａは、ハードマスク２７を形成する際のバリアメタルとして機能する。バリアメタル２７ａの膜厚は、レジストマスク６０の開口領域を埋め込まない薄膜とされる。バリアメタル２７ａは、導電材料により構成され、例えば、ＴｉＮが用いられる。
次に、図１８に示すように、バリアメタル２７ａを成膜する。より具体的には、レジストマスク６０の上面上、及びレジストマスク６０の開口領域を被覆するように、バリアメタル２７ａが成膜される。バリアメタル２７ａは、ハードマスク２７を形成する際のバリアメタルとして機能する。バリアメタル２７ａの膜厚は、レジストマスク６０の開口領域を埋め込まない薄膜とされる。バリアメタル２７ａは、導電材料により構成され、例えば、ＴｉＮが用いられる。
【0098】
［Ｓ１５］
次に、図１９に示すように、Ａｓを注入して、素子２４（セレクタＳＥＬ）を形成する。より具体的には、レジストマスク６０の開口領域において、バリアメタル２７ａを介して、絶縁層２３に、Ａｓが注入される。ここで、レジストマスク６０の開口領域の長径をｄ８とすると、素子２４の長径ｄ１は、開口領域の側面に成膜されたバリアメタル２７ａの膜厚により、開口領域の長径ｄ８よりも小さくなる。すなわち、ｄ１＜ｄ８の関係にある。なお、図１９の例では、バリアメタル２７ａを介して、絶縁層２３にＡｓが注入される。このため、第１実施形態において説明した素子２４の膜厚の減少は、ほとんど発生しない。
次に、図１９に示すように、Ａｓを注入して、素子２４（セレクタＳＥＬ）を形成する。より具体的には、レジストマスク６０の開口領域において、バリアメタル２７ａを介して、絶縁層２３に、Ａｓが注入される。ここで、レジストマスク６０の開口領域の長径をｄ８とすると、素子２４の長径ｄ１は、開口領域の側面に成膜されたバリアメタル２７ａの膜厚により、開口領域の長径ｄ８よりも小さくなる。すなわち、ｄ１＜ｄ８の関係にある。なお、図１９の例では、バリアメタル２７ａを介して、絶縁層２３にＡｓが注入される。このため、第１実施形態において説明した素子２４の膜厚の減少は、ほとんど発生しない。
【0099】
［Ｓ１６］
次に、ハードマスク２７を形成する。より具体的には、まず、図２０に示すように、レジストマスク６０の開口領域を埋め込むように、導電体２７ｂを成膜する。導電体２７ｂは、導電材料により構成される。次に、レジストマスク６０の上のバリアメタル２７ａ及び導電体２７ｂを除去する。次に、図２１に示すように、レジストマスク６０を除去する。これにより、バリアメタル２７ａ及び導電体２７ｂを含むハードマスク２７が形成される。
次に、ハードマスク２７を形成する。より具体的には、まず、図２０に示すように、レジストマスク６０の開口領域を埋め込むように、導電体２７ｂを成膜する。導電体２７ｂは、導電材料により構成される。次に、レジストマスク６０の上のバリアメタル２７ａ及び導電体２７ｂを除去する。次に、図２１に示すように、レジストマスク６０を除去する。これにより、バリアメタル２７ａ及び導電体２７ｂを含むハードマスク２７が形成される。
【0100】
［Ｓ１７］
次に、図２２に示すように、絶縁層２３、導電体２５、及び素子２６に対応する積層膜５０を加工する。より具体的には、ハードマスク２７をマスクとして、例えばＩＢＥにより、絶縁層２３と、導電体２５と、素子２６に対応する積層膜５０とを連続して加工する。これにより、磁気抵抗効果素子ＭＴＪ及び中間電極ＭＥが形成される。
次に、図２２に示すように、絶縁層２３、導電体２５、及び素子２６に対応する積層膜５０を加工する。より具体的には、ハードマスク２７をマスクとして、例えばＩＢＥにより、絶縁層２３と、導電体２５と、素子２６に対応する積層膜５０とを連続して加工する。これにより、磁気抵抗効果素子ＭＴＪ及び中間電極ＭＥが形成される。
【0101】
［Ｓ１８］
次に、第１実施形態のＳ８と同様に、メモリセルＭＣを埋め込むように、絶縁層２９を形成する。
次に、第１実施形態のＳ８と同様に、メモリセルＭＣを埋め込むように、絶縁層２９を形成する。
【0102】
［Ｓ１９］
次に、第１実施形態のＳ９と同様に、ハードマスク２７の上面上に、配線層３０（ビット線ＢＬ）を形成する。
次に、第１実施形態のＳ９と同様に、ハードマスク２７の上面上に、配線層３０（ビット線ＢＬ）を形成する。
【0103】
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0104】
更に、本実施形態に係る構成であれば、素子２６（磁気抵抗効果素子ＭＴＪ）の上面上に導電体２５（中間電極ＭＥ）が形成される。更に、導電体２５の上面上に素子２４（セレクタＳＥＬ）が形成される。このため、ＩＢＥにより、素子２４及び導電体２５を加工する際に、素子２６に化学的なダメージが与えられるのを抑制できる。よって、加工ダメージによる磁気抵抗効果素子ＭＴＪの劣化を低減できる。
【0105】
３．変形例等
なお、上述の実施形態に限らず、種々の変形が適用可能である。
なお、上述の実施形態に限らず、種々の変形が適用可能である。
【0106】
例えば、上述の実施形態では、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー型の磁気抵抗効果素子ＭＴＪについて説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの下方に設けられるボトムフリー型であってもよい。
【0107】
また、上述の実施形態では、全てのメモリセルＭＣが同一の層内に設けられるメモリセルアレイ１０について説明したが、これに限られない。複数のメモリセルＭＣがＺ方向に積層されてもよい。
【0108】
また、中間電極ＭＥ及び磁気抵抗効果素子ＭＴＪの形成方法は、上述の実施形態に限定されない。セレクタＳＥＬの形成方法が、上述の実施形態と同様であれば、中間電極ＭＥ及び磁気抵抗効果素子ＭＴＪは、任意の方法で製造できる。
【0109】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【0110】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0111】
１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書き込み回路、１５…読み出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２０…半導体基板、２１、２３、２９…絶縁層、２２、３０…配線層、２４、２６…素子、２５、２７ｂ…導電体、２７…ハードマスク、２７ａ…バリアメタル、２８…絶縁体、３１、３３、３５、３７、３８…非磁性体、３２、３４、３６…強磁性体、４０、６０…レジストマスク、５０…積層膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
