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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024030334
(43)【公開日】2024-03-07
(54)【発明の名称】レベルシフト回路
(51)【国際特許分類】
H03K 19/0185 20060101AFI20240229BHJP
【ＦＩ】
H03K19/0185 240
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022133149
(22)【出願日】2022-08-24
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】宮下 貴重
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA37
5J056BB02
5J056BB52
5J056CC01
5J056CC02
5J056CC11
5J056CC14
5J056CC21
5J056DD13
5J056DD28
5J056DD51
5J056DD55
5J056FF08
5J056GG06
5J056KK01
(57)【要約】
【課題】回路構成が複雑とならずに高速動作を実現するレベルシフト回路を提供する。
【解決手段】レベルシフト回路（１０）は、入力信号（ＶＩＮ）が入力されるように構成される低電圧側回路（１）と、前記入力信号をレベルシフトした出力信号（ＯＵＴ１，ＯＵＴ２）を出力するように構成される高電圧側回路（２）と、を備え、前記低電圧側回路は、前記入力信号のレベルに応じてオン状態とオフ状態とを切り替えるように構成されるスイッチングトランジスタ（Ｍ１０，Ｍ１１）と、前記高電圧側回路から前記スイッチングトランジスタを介して電流が流れる経路に接続されるキャパシタ（Ｍ１２，Ｍ１３）と、を有し、前記スイッチングトランジスタがオン状態に切り替わるときに、前記キャパシタによって前記経路を流れる過渡的な大電流である突入電流が生成されることで前記出力信号のレベルが切り替えられる。
【選択図】図２
【解決手段】レベルシフト回路（１０）は、入力信号（ＶＩＮ）が入力されるように構成される低電圧側回路（１）と、前記入力信号をレベルシフトした出力信号（ＯＵＴ１，ＯＵＴ２）を出力するように構成される高電圧側回路（２）と、を備え、前記低電圧側回路は、前記入力信号のレベルに応じてオン状態とオフ状態とを切り替えるように構成されるスイッチングトランジスタ（Ｍ１０，Ｍ１１）と、前記高電圧側回路から前記スイッチングトランジスタを介して電流が流れる経路に接続されるキャパシタ（Ｍ１２，Ｍ１３）と、を有し、前記スイッチングトランジスタがオン状態に切り替わるときに、前記キャパシタによって前記経路を流れる過渡的な大電流である突入電流が生成されることで前記出力信号のレベルが切り替えられる。
【選択図】図２
【特許請求の範囲】
【請求項1】
入力信号が入力されるように構成される低電圧側回路と、
前記入力信号をレベルシフトした出力信号を出力するように構成される高電圧側回路と、
を備え、
前記低電圧側回路は、
前記入力信号のレベルに応じてオン状態とオフ状態とを切り替えるように構成されるスイッチングトランジスタと、
前記高電圧側回路から前記スイッチングトランジスタを介して電流が流れる経路に接続されるキャパシタと、
を有し、
前記スイッチングトランジスタがオン状態に切り替わるときに、前記キャパシタによって前記経路を流れる過渡的な大電流である突入電流が生成されることで前記出力信号のレベルが切り替えられる、レベルシフト回路。
前記入力信号をレベルシフトした出力信号を出力するように構成される高電圧側回路と、
を備え、
前記低電圧側回路は、
前記入力信号のレベルに応じてオン状態とオフ状態とを切り替えるように構成されるスイッチングトランジスタと、
前記高電圧側回路から前記スイッチングトランジスタを介して電流が流れる経路に接続されるキャパシタと、
を有し、
前記スイッチングトランジスタがオン状態に切り替わるときに、前記キャパシタによって前記経路を流れる過渡的な大電流である突入電流が生成されることで前記出力信号のレベルが切り替えられる、レベルシフト回路。
【請求項2】
前記低電圧側回路は、前記スイッチングトランジスタに接続される第１カレントミラーと、前記第１カレントミラーと第１所定電圧の印加端との間に接続される抵抗と、を有する、請求項１に記載のレベルシフト回路。
【請求項3】
前記低電圧側回路は、前記キャパシタを放電するように構成される放電スイッチを有する、請求項１に記載のレベルシフト回路。
【請求項4】
前記低電圧側回路と前記高電圧側回路は、第１信号線および第２信号線により接続され、
前記スイッチングトランジスタは、前記第１信号線に接続される第１スイッチングトランジスタと、前記第２信号線に接続される第２スイッチングトランジスタと、を含み、
前記キャパシタは、前記第１スイッチングトランジスタに接続される第１キャパシタと、前記第２スイッチングトランジスタに接続される第２キャパシタと、を含む、請求項１に記載のレベルシフト回路。
前記スイッチングトランジスタは、前記第１信号線に接続される第１スイッチングトランジスタと、前記第２信号線に接続される第２スイッチングトランジスタと、を含み、
前記キャパシタは、前記第１スイッチングトランジスタに接続される第１キャパシタと、前記第２スイッチングトランジスタに接続される第２キャパシタと、を含む、請求項１に記載のレベルシフト回路。
【請求項5】
前記高電圧側回路は、
前記第１スイッチングトランジスタおよび前記第２スイッチングトランジスタに接続される第１ラッチ回路と、
第２所定電圧の印加端と前記第１スイッチングトランジスタとの間に接続される第１ダイオードと、
前記第２所定電圧の印加端と前記第２スイッチングトランジスタとの間に接続される第２ダイオードと、
を有する、請求項４に記載のレベルシフト回路。
前記第１スイッチングトランジスタおよび前記第２スイッチングトランジスタに接続される第１ラッチ回路と、
第２所定電圧の印加端と前記第１スイッチングトランジスタとの間に接続される第１ダイオードと、
前記第２所定電圧の印加端と前記第２スイッチングトランジスタとの間に接続される第２ダイオードと、
を有する、請求項４に記載のレベルシフト回路。
【請求項6】
前記高電圧側回路は、
前記第１信号線に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第１ＰＭＯＳトランジスタと、
前記第２信号線に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続される入力側トランジスタと、前記第２ＰＭＯＳトランジスタのドレインに接続される出力側トランジスタと、を含む第２カレントミラーと、
を有する、請求項５に記載のレベルシフト回路。
前記第１信号線に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第１ＰＭＯＳトランジスタと、
前記第２信号線に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続される入力側トランジスタと、前記第２ＰＭＯＳトランジスタのドレインに接続される出力側トランジスタと、を含む第２カレントミラーと、
を有する、請求項５に記載のレベルシフト回路。
【請求項7】
前記高電圧側回路は、
前記第１信号線に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第１ＰＭＯＳトランジスタと、
前記第２信号線に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインおよび前記第２ＰＭＯＳトランジスタのドレインに接続される第２ラッチ回路と、
を有する、請求項５に記載のレベルシフト回路。
前記第１信号線に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第１ＰＭＯＳトランジスタと、
前記第２信号線に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインおよび前記第２ＰＭＯＳトランジスタのドレインに接続される第２ラッチ回路と、
を有する、請求項５に記載のレベルシフト回路。
【請求項8】
前記第１ダイオードおよび前記第２ダイオードは、ＭＯＳダイオードを複数段直列に接続して構成される、請求項５から請求項７のいずれか１項に記載のレベルシフト回路。
【請求項9】
前記低電圧側回路は、
前記第１キャパシタを放電するように構成される第１放電スイッチと、
前記第２キャパシタを放電するように構成される第２放電スイッチと、
を有し、
前記第１放電スイッチは、前記第２スイッチングトランジスタを制御する信号によって制御されるように構成され、
前記第２放電スイッチは、前記第１スイッチングトランジスタを制御する信号によって制御されるように構成される、請求項４に記載のレベルシフト回路。
前記第１キャパシタを放電するように構成される第１放電スイッチと、
前記第２キャパシタを放電するように構成される第２放電スイッチと、
を有し、
前記第１放電スイッチは、前記第２スイッチングトランジスタを制御する信号によって制御されるように構成され、
前記第２放電スイッチは、前記第１スイッチングトランジスタを制御する信号によって制御されるように構成される、請求項４に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、レベルシフト回路に関する。
【背景技術】
【0002】
従来、論理レベルを低電位レベルから高電位レベルへ変換するレベルシフト回路が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１６９０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
レベルシフト回路においては、低電圧側回路から高電圧側回路への信号伝送は電流によって行うことが多い。電流による信号伝送では、電流量を多くすることで回路の寄生容量を速く充放電できるので高速化を図ることができる。しかしながら、消費電流の増大を鑑み、状態遷移時にのみ電流を多くするなどの回路的な工夫が必要となり、回路構成が複雑になりやすい。
【0005】
上記状況に鑑み、本開示は、回路構成が複雑となることを回避しつつ、高速動作を実現するレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
例えば、本開示のレベルシフト回路は、
入力信号が入力されるように構成される低電圧側回路と、
前記入力信号をレベルシフトした出力信号を出力するように構成される高電圧側回路と、
を備え、
前記低電圧側回路は、
前記入力信号のレベルに応じてオン状態とオフ状態とを切り替えるように構成されるスイッチングトランジスタと、
前記高電圧側回路から前記スイッチングトランジスタを介して電流が流れる経路に接続されるキャパシタと、
を有し、
前記スイッチングトランジスタがオン状態に切り替わるときに、前記キャパシタによって前記経路を流れる過渡的な大電流である突入電流が生成されることで前記出力信号のレベルが切り替えられる構成としている。
入力信号が入力されるように構成される低電圧側回路と、
前記入力信号をレベルシフトした出力信号を出力するように構成される高電圧側回路と、
を備え、
前記低電圧側回路は、
前記入力信号のレベルに応じてオン状態とオフ状態とを切り替えるように構成されるスイッチングトランジスタと、
前記高電圧側回路から前記スイッチングトランジスタを介して電流が流れる経路に接続されるキャパシタと、
を有し、
前記スイッチングトランジスタがオン状態に切り替わるときに、前記キャパシタによって前記経路を流れる過渡的な大電流である突入電流が生成されることで前記出力信号のレベルが切り替えられる構成としている。
【発明の効果】
【0007】
本開示の例示的なレベルシフト回路によれば、回路構成が複雑となることを回避しつつ、高速動作を実現できる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【0010】
＜比較例＞
ここでは、本開示の実施形態について説明する前に、対比するための比較例について説明する。比較例について説明することで、解決すべき課題がより明らかになる。
ここでは、本開示の実施形態について説明する前に、対比するための比較例について説明する。比較例について説明することで、解決すべき課題がより明らかになる。
【0011】
図１は、比較例に係るレベルシフト回路４０の構成を示す図である。レベルシフト回路４０は、低電位レベルの入力信号ＶＩＮを高電位レベルの出力信号ＯＵＴに変換する回路であり、レベル変換部２０と制御回路３０とを備える。
【0012】
レベル変換部２０は、入力信号ＶＩＮを出力信号ＯＵＴに変換する回路構成部である。入力信号ＶＩＮは、例えば０Ｖと５Ｖの間で変化し、出力信号ＯＵＴは、例えば１２Ｖと１７Ｖの間で変化する。
【0013】
レベル変換部２０は、インバータＩＶ２０と、ＮＭＯＳトランジスタＭ２０～Ｍ２５と、ＰＭＯＳトランジスタＭ２６，Ｍ２７と、ダイオードＤ２０と、シュミットトリガ（シュミットバッファ）２０１と、を有する。なお、ＮＭＯＳトランジスタは、Ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、ＰＭＯＳトランジスタは、Ｐチャネル型ＭＯＳＦＥＴである。
【0014】
インバータＩＶ２０の入力端は、入力信号ＶＩＮの印加端に接続される。インバータＩＶ２０の出力端は、ＮＭＯＳトランジスタＭ２０のゲートに接続される。ＮＭＯＳトランジスタＭ２０のソースは、ＮＭＯＳトランジスタＭ２２のドレインに接続される。ＮＭＯＳトランジスタＭ２２のソースは、ＮＭＯＳトランジスタＭ２４のドレインに接続される。ＮＭＯＳトランジスタＭ２４のソースは、グランド電位の印加端に接続される。
【0015】
入力信号ＶＩＮの印加端は、ＮＭＯＳトランジスタＭ２１のゲートに接続される。ＮＭＯＳトランジスタＭ２１のソースは、ＮＭＯＳトランジスタＭ２３のドレインに接続される。ＮＭＯＳトランジスタＭ２３のソースは、ＮＭＯＳトランジスタＭ２５のドレインに接続される。ＮＭＯＳトランジスタＭ２５のソースは、グランド電位の印加端に接続される。
【0016】
ＰＭＯＳトランジスタＭ２６，Ｍ２７からカレントミラーが構成される。具体的には、ＰＭＯＳトランジスタＭ２６，Ｍ２７のソースは、電源電圧ＶＣＣの印加端に接続される。ＰＭＯＳトランジスタＭ２６のゲートとドレインは短絡される。ＰＭＯＳトランジスタＭ２６のゲートとＰＭＯＳトランジスタＭ２７のゲートは接続される。ＮＭＯＳトランジスタＭ２０のドレインは、ＰＭＯＳトランジスタＭ２６のドレインに接続される。ＰＭＯＳトランジスタＭ２７のドレインは、ＮＭＯＳトランジスタＭ２１のドレインに接続される。
【0017】
ダイオードＤ２０のカソードは、ＰＭＯＳトランジスタＭ２７のソースに接続される。ダイオードＤ２０のアノードは、ＰＭＯＳトランジスタＭ２７のドレインに接続される。シュミットトリガ２０１は、電源電圧ＶＣＣの印加端と電源電圧ＶＰＷＲとの間に接続される。シュミットトリガ２０１は、入力されるドレイン電圧ＶＤ（ＰＭＯＳトランジスタＭ２７のドレイン電圧）に応じて出力信号ＯＵＴを出力する。
【0018】
例えば、電源電圧ＶＣＣ＝１７Ｖ、電源電圧ＶＰＷＲ＝１２Ｖとして、ＮＭＯＳトランジスタＭ２０，Ｍ２１＝１５Ｖ耐圧素子、ＮＭＯＳトランジスタＭ２２，Ｍ２３＝５Ｖ耐圧素子、ＮＭＯＳトランジスタＭ２４，Ｍ２５＝１．５Ｖ耐圧素子である。
【0019】
制御回路３０は、定電流源３０１，３０２と、ＮＭＯＳトランジスタＭ３０～Ｍ３２と、スイッチＳ３０，Ｓ３１と、を有する。
【0020】
ＮＭＯＳトランジスタＭ３０のドレインは、定電流源３０１に接続される。ＮＭＯＳトランジスタＭ３０のゲートとドレインは短絡される。ＮＭＯＳトランジスタＭ３０のゲートは、ＮＭＯＳトランジスタＭ２２，Ｍ２３の各ゲートに接続される。ＮＭＯＳトランジスタＭ３０のソースは、ＮＭＯＳトランジスタＭ３１のドレインに接続される。ＮＭＯＳトランジスタＭ３１のゲートとドレインは短絡される。ＮＭＯＳトランジスタＭ３１のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＭ３１のゲートは、スイッチＳ３０を介してＮＭＯＳトランジスタＭ２４，Ｍ２５の各ゲートに接続される。
【0021】
ＮＭＯＳトランジスタＭ３２のドレインは、定電流源３０２に接続される。ＮＭＯＳトランジスタＭ３２のゲートとドレインは短絡される。ＮＭＯＳトランジスタＭ３２のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＭ３２のゲートは、スイッチＳ３１を介してＮＭＯＳトランジスタＭ２４，Ｍ２５の各ゲートに接続される。
【0022】
定電流源３０２は定常状態でレベル変換部２０に電流を流すための構成であり、定電流源３０１は状態遷移時に過渡的にレベル変換部２０に大電流を流すための構成である。例えば、定電流源３０２による定電流＝５μＡ、定電流源３０１による定電流＝３０μＡである。例えば、素子のサイズ比がＭ３１：Ｍ２４：Ｍ２５＝１：２：２であれば、定電流源３０１によりＮＭＯＳトランジスタＭ３１に３０μＡの電流が流れるので、ＮＭＯＳトランジスタＭ２４，Ｍ２５には過渡時に６０μＡの電流が流れる。また、例えば、Ｍ３２：Ｍ２４：Ｍ２５＝４：２：２であれば、定電流源３０２によりＮＭＯＳトランジスタＭ３２に定常時に５μＡの電流が流れるので、ＮＭＯＳトランジスタＭ２４，Ｍ２５には定常時に２．５μＡの電流が流れる。
【0023】
レベルシフト回路４０の動作について説明する。入力信号ＶＩＮを５Ｖ（ハイレベル）から０Ｖ（ローレベル）に切り替える場合、ＮＭＯＳトランジスタＭ２０のゲート電圧はローレベルからハイレベルに切り替わり、ＮＭＯＳトランジスタＭ２１のゲート電圧はハイレベルからローレベルに切り替わる。これにより、ＮＭＯＳトランジスタＭ２０はオン状態に切り替わり、ＮＭＯＳトランジスタＭ２１はオフ状態に切り替わる。
【0024】
このような状態遷移時に所定期間（例えば６０ｎｓ）の間、スイッチＳ３０をオン状態、スイッチＳ３１をオフ状態とする。これにより、ＮＭＯＳトランジスタＭ２０，Ｍ２２，Ｍ２４を大電流が過渡的に流れる。このとき、カレントミラーを構成するＰＭＯＳトランジスタＭ２６，Ｍ２７の各ゲート電圧が低下し、ＰＭＯＳトランジスタＭ２７がオン状態となる。これにより、ドレイン電圧ＶＤ＝１７Ｖ（ＶＣＣ）となり、シュミットトリガ２０１から１７Ｖ（ハイレベル）の出力信号ＯＵＴが出力される。なお、上記所定期間の経過後はスイッチＳ３０はオフ状態、スイッチＳ３１はオン状態とされ、ＮＭＯＳトランジスタＭ２０，Ｍ２２，Ｍ２４には定常状態の電流が流れる。
【0025】
一方、入力信号ＶＩＮを０Ｖ（ローレベル）から５Ｖ（ハイレベル）に切り替える場合、ＮＭＯＳトランジスタＭ２０のゲート電圧はハイレベルからローレベルに切り替わり、ＮＭＯＳトランジスタＭ２１のゲート電圧はローレベルからハイレベルに切り替わる。これにより、ＮＭＯＳトランジスタＭ２０はオフ状態に切り替わり、ＮＭＯＳトランジスタＭ２１はオン状態に切り替わる。
【0026】
このような状態遷移時に上記と同様に、所定期間（例えば６０ｎｓ）の間、スイッチＳ３０をオン状態、スイッチＳ３１をオフ状態とする。これにより、ＮＭＯＳトランジスタＭ２１，Ｍ２３，Ｍ２５を大電流が過渡的に流れる。このとき、ＰＭＯＳトランジスタＭ２７はオフ状態であり、ダイオードＤ２０に大電流が流れる。これにより、ドレイン電圧ＶＤがダイオードＤ２０によってクランプされ、ＶＤ＝１７Ｖ－５Ｖ＝１２Ｖとなる（５ＶはダイオードＤ２０のツェナー電圧）。従って、シュミットトリガ２０１から１２Ｖ（ローレベル）の出力信号ＯＵＴが出力される。
【0027】
このように、レベルシフト回路４０では、レベル変換部２０における低電圧側回路から高電圧側回路への信号伝送を電流により行う。このとき、状態遷移時に大電流をレベル変換部２０に過渡的に流すので、回路の寄生容量を速く充放電し、出力信号ＯＵＴを高速にレベル切り替えすることができる。
【0028】
しかしながら、上記のようなレベルシフト回路４０の構成であると、高速動作を目的に過渡的に大電流を流すために制御回路３０のような複雑な回路が必要である。また、レベルシフト回路４０では、レベル変換部２０において３種類の耐圧素子を使用するため、素子分離領域によりレイアウト面積が大きくなる課題もある。
【0029】
＜レベルシフト回路の構成＞
次に、本開示の例示的なレベルシフト回路について説明する。図２は、本開示に係るレベルシフト回路１０の構成を示す図である。レベルシフト回路１０は、低電位レベルの入力信号ＶＩＮを高電位レベルの出力信号ＯＵＴ１，ＯＵＴ２に変換する回路であり、低電圧側回路１と高電圧側回路２とを備える。入力信号ＶＩＮは、例えば０Ｖと５Ｖの間で変化し、出力信号ＯＵＴ１，ＯＵＴ２は、例えば１２Ｖと１７Ｖの間で変化する。
次に、本開示の例示的なレベルシフト回路について説明する。図２は、本開示に係るレベルシフト回路１０の構成を示す図である。レベルシフト回路１０は、低電位レベルの入力信号ＶＩＮを高電位レベルの出力信号ＯＵＴ１，ＯＵＴ２に変換する回路であり、低電圧側回路１と高電圧側回路２とを備える。入力信号ＶＩＮは、例えば０Ｖと５Ｖの間で変化し、出力信号ＯＵＴ１，ＯＵＴ２は、例えば１２Ｖと１７Ｖの間で変化する。
【0030】
低電圧側回路１は、インバータ１１，１２と、カレントミラー１３１，１３２と、スイッチングトランジスタＭ１０，Ｍ１１と、ＭＯＳキャパシタＭ１２，Ｍ１３と、放電スイッチＭ１４，Ｍ１５と、抵抗Ｒ１と、を有する。
【0031】
インバータ１１は、内部電圧ＶＲＥＧの印加端とグランド電位の印加端との間に接続され、入力される入力信号ＶＩＮを論理反転してインバータ１２へ出力する。インバータ１２は、内部電圧ＶＲＥＧの印加端とグランド電位の印加端との間に接続され、インバータ１１の出力を論理反転して出力する。
【0032】
スイッチングトランジスタＭ１０は、ＮＭＯＳトランジスタにより構成される。スイッチングトランジスタＭ１０のゲートは、インバータ１２の出力端に接続される。カレントミラー１３１は、入力側トランジスタ１３Ａおよび出力側トランジスタ１３Ｂを有する。入力側トランジスタ１３Ａおよび出力側トランジスタ１３Ｂは、ＮＭＯＳトランジスタにより構成される。入力側トランジスタ１３Ａのドレインは、抵抗Ｒ１を介して内部電圧ＶＲＥＧの印加端に接続される。入力側トランジスタ１３Ａのゲート・ドレイン間は短絡される。出力側トランジスタ１３Ｂのドレインは、スイッチングトランジスタＭ１０のソースに接続される。入力側トランジスタ１３Ａおよび出力側トランジスタ１３Ｂの各ソースは、グランド電位の印加端に接続される。
【0033】
抵抗Ｒ１は、内部電圧ＶＲＥＧとともに後述する定常状態の電流を生成するために設けられる。このような電流は定電流源により生成することも可能であるが、抵抗Ｒ１を半導体チップにおけるランド間に配置することでスペースを有効活用できる。なお、抵抗Ｒ１は、半導体チップにおける素子配置領域上のフリースペース、デッドスペースに配置することも可能である。
【0034】
スイッチングトランジスタＭ１１は、ＮＭＯＳトランジスタにより構成される。スイッチングトランジスタＭ１１のゲートは、インバータ１１の出力端に接続される。カレントミラー１３２は、入力側トランジスタ１３Ａおよび出力側トランジスタ１３Ｃを有する。すなわち、カレントミラー１３１，１３２で入力側トランジスタ１３Ａは共通である。出力側トランジスタ１３Ｃは、ＮＭＯＳトランジスタにより構成される。出力側トランジスタ１３Ｃのドレインは、スイッチングトランジスタＭ１１のソースに接続される。出力側トランジスタ１３Ｃのソースは、グランド電位の印加端に接続される。
【0035】
ＭＯＳキャパシタＭ１２，Ｍ１３は、ＭＯＳトランジスタにより構成されるキャパシタである。なお、ＭＯＳキャパシタＭ１２，Ｍ１３は、ＮＭＯＳキャパシタでもＰＭＯＳキャパシタでもよい。また、ＭＯＳキャパシタの代わりに、例えばＭＩＭ（Metal-Insulator-Metal）キャパシタを用いてもよい。
【0036】
ＭＯＳキャパシタＭ１２，Ｍ１３は、後述するように、状態遷移時に過渡的に大電流を発生させるために用いられる。ＭＯＳキャパシタＭ１２は、スイッチングトランジスタＭ１０のソースとグランド電位の印加端との間に接続される。ＭＯＳキャパシタＭ１３は、スイッチングトランジスタＭ１１のソースとグランド電位の印加端との間に接続される。
【0037】
放電スイッチＭ１４,Ｍ１５は、ＮＭＯＳトランジスタにより構成され、後述するようにＭＯＳキャパシタＭ１２，Ｍ１３を放電させるために用いられる。放電スイッチＭ１４は、ＭＯＳキャパシタＭ１２とグランド電位の印加端との間に接続される。放電スイッチＭ１５は、ＭＯＳキャパシタＭ１３とグランド電位の印加端との間に接続される。
【0038】
高電圧側回路２は、ラッチ回路２１と、ＭＯＳダイオード２２，２３と、ＰＭＯＳトランジスタ２４，２５と、カレントミラー２６と、インバータ２７と、を有する。
【0039】
ラッチ回路２１は、ＰＭＯＳトランジスタ２１１，２１２を有する。ＰＭＯＳトランジスタ２１１，２１２の各ソースは、ハイサイド電圧ＶＨＳＤの印加端に接続される。ハイサイド電圧ＶＨＳＤは、電源電圧ＶＰＷＲよりも高い電圧である。ＰＭＯＳトランジスタ２１１のドレインは、ＰＭＯＳトランジスタ２１２のゲートに接続される。ＰＭＯＳトランジスタ２１２のドレインは、ＰＭＯＳトランジスタ２１１のゲートに接続される。スイッチングトランジスタＭ１０のドレインは、信号線ＬＮ１を介してＰＭＯＳトランジスタ２１１のドレインに接続される。スイッチングトランジスタＭ１１のドレインは、信号線ＬＮ２を介してＰＭＯＳトランジスタ２１２のドレインに接続される。すなわち、低電圧側回路１と高電圧側回路２は、２本の信号線ＬＮ１，ＬＮ２により接続される。
【0040】
ＭＯＳダイオード２２は、ダイオード接続されたＰＭＯＳトランジスタにより構成され、ハイサイド電圧ＶＨＳＤの印加端とＰＭＯＳトランジスタ２１１のドレインとの間に接続される。ＭＯＳダイオード２３は、ダイオード接続されたＰＭＯＳトランジスタにより構成され、ハイサイド電圧ＶＨＳＤの印加端とＰＭＯＳトランジスタ２１２のドレインとの間に接続される。
【0041】
ＰＭＯＳトランジスタ２４のゲートは、ＰＭＯＳトランジスタ２１１のドレインに接続される。ＰＭＯＳトランジスタ２４のソースは、ハイサイド電圧ＶＨＳＤの印加端に接続される。ＭＯＳダイオード２２とＰＭＯＳトランジスタ２４によりカレントミラーが構成される。
【0042】
カレントミラー２６は、入力側トランジスタ２６１および出力側トランジスタ２６２を有する。入力側トランジスタ２６１および出力側トランジスタ２６２は、ＮＭＯＳトランジスタにより構成される。入力側トランジスタ２６１のドレインは、ＰＭＯＳトランジスタ２４のドレインに接続される。入力側トランジスタ２６１のゲート・ドレイン間は短絡される。入力側トランジスタ２６１と出力側トランジスタ２６２のゲート同士は接続される。入力側トランジスタ２６１および出力側トランジスタ２６２の各ソースは、電源電圧ＶＰＷＲの印加端に接続される。
【0043】
ＰＭＯＳトランジスタ２５のゲートは、ＰＭＯＳトランジスタ２１２のドレインに接続される。ＰＭＯＳトランジスタ２５のソースは、ハイサイド電圧ＶＨＳＤの印加端に接続される。ＭＯＳダイオード２３とＰＭＯＳトランジスタ２５によりカレントミラーが構成される。出力側トランジスタ２６２のドレインとＰＭＯＳトランジスタ２５のドレインは、ノードＮｄ１で接続される。ノードＮｄ１から出力信号ＯＵＴ２が出力される。
【0044】
出力側トランジスタ２６２のドレインとＰＭＯＳトランジスタ２５のドレインとが接続されるノードＮｄ２は、インバータ２７の入力端に接続される。インバータ２７は、ハイサイド電圧ＶＨＳＤの印加端と電源電圧ＶＰＷＲの印加端との間に接続される。インバータ２７の出力端から出力信号ＯＵＴ１が出力される。
【0045】
例えば、ハイサイド電圧ＶＨＳＤ＝１７Ｖ、電源電圧ＶＰＷＲ＝１２Ｖ、内部電圧ＶＲＥＧ＝５Ｖとして、スイッチングトランジスタＭ１０，Ｍ１１は、高耐圧素子としての２０Ｖ耐圧素子により構成される。低電圧側回路１におけるインバータ１１，１２を構成するＭＯＳトランジスタ、ＮＭＯＳトランジスタ１３Ａ，１３Ｂ，１３Ｃ、ＭＯＳキャパシタＭ１２，Ｍ１３、および放電スイッチＭ１４，Ｍ１５には、例えば５Ｖ耐圧素子として低耐圧素子を用いることができる。従って、低電圧側回路１において２種類の耐圧素子を用いればよいので、レイアウト面積を削減できる。また、高耐圧素子は２個（スイッチングトランジスタＭ１０，Ｍ１１）で済むため、省レイアウト面積化が可能となる。
【0046】
＜第１状態遷移動作＞
次に、このような構成のレベルシフト回路１０における状態遷移時の動作について説明する。なお、以下の説明における具体的な電圧値は、あくまで一例に過ぎない。まず、入力信号ＶＩＮが０Ｖ（ローレベル）から５Ｖ（ハイレベル）に切り替わった場合の動作（第１状態遷移動作）について図３Ａおよび図４Ａを参照して説明する。
次に、このような構成のレベルシフト回路１０における状態遷移時の動作について説明する。なお、以下の説明における具体的な電圧値は、あくまで一例に過ぎない。まず、入力信号ＶＩＮが０Ｖ（ローレベル）から５Ｖ（ハイレベル）に切り替わった場合の動作（第１状態遷移動作）について図３Ａおよび図４Ａを参照して説明する。
【0047】
図３Ａは、レベルシフト回路１０の第１状態遷移動作における各信号状態を示す図である。なお、図３Ａにおいて、電圧信号の上向き矢印は電圧上昇を示し、下向き矢印は電圧低下を示し、後述する図３Ｂでも同様である。また、図４Ａは、第１状態遷移動作における各電圧信号の波形例を示す図である。なお、図４Ａにおいて、上段から順に、入力信号ＶＩＮ、信号線ＬＮ１の電圧Ｖ１Ｂ、信号線ＬＮ２の電圧Ｖ２Ｂ、出力信号ＯＵＴ１，ＯＵＴ２の各波形例を示し、後述する図４Ｂでも同様である。
【0048】
入力信号ＶＩＮがローレベル（０Ｖ）からハイレベル（５Ｖ）に切り替わると、スイッチングトランジスタＭ１０のゲート電圧Ｖ１Ａはローレベルからハイレベルに切り替わり、スイッチングトランジスタＭ１１のゲート電圧Ｖ１Ｂはハイレベルからローレベルに切り替わる。これにより、スイッチングトランジスタＭ１０はオン状態に切り替わり、スイッチングトランジスタＭ１１はオフ状態に切り替わる。
【0049】
ここで、放電スイッチＭ１４のゲートは、ゲート電圧Ｖ２Ａにより制御され、放電スイッチＭ１５のゲートは、ゲート電圧Ｖ１Ａにより制御される。入力信号ＶＩＮがローレベルからハイレベルに切り替わるときには、事前に放電スイッチＭ１４によりＭＯＳキャパシタＭ１２は放電されている。従って、スイッチングトランジスタＭ１０がオン状態に切り替わったときに、ＭＯＳキャパシタＭ１２は充電されていない状態（ゼロチャージ状態）であるため、ＭＯＳダイオード２２、信号線ＬＮ１、およびスイッチングトランジスタＭ１０を介して突入電流Ｉ１（大電流）がＭＯＳキャパシタＭ１２に流れ込む。
【0050】
これにより、ＭＯＳダイオード２２のＶｄｓ（ドレイン・ソース間電圧）が大きく開き、信号線ＬＮ１の電圧Ｖ１Ｂがハイサイド電圧ＶＨＳＤ（１７Ｖ）から大きく低下する。すると、ラッチ回路２１においてＰＭＯＳトランジスタ２１２がオフ状態からオン状態に高速に切り替わり、ＰＭＯＳトランジスタ２１１がオン状態からオフ状態に高速に切り替わる。このとき、信号線ＬＮ２の電圧Ｖ２Ｂは、ハイサイド電圧ＶＨＳＤ（１７Ｖ）へ上昇し、ＰＭＯＳトランジスタ２５はオフ状態に切り替わる。
【0051】
電圧Ｖ１Ｂの低下により、ＰＭＯＳトランジスタ２４に電流が流れ、カレントミラー２６により上記電流がミラーリングされる。これにより、出力電圧ＯＵＴ１はローレベル（ＶＰＷＲ＝１２Ｖ）からハイレベル（ＶＨＳＤ＝１７Ｖ）に切り替わり、出力電圧ＯＵＴ２はハイレベル（ＶＨＳＤ＝１７Ｖ）からローレベル（ＶＰＷＲ＝１２Ｖ）に切り替わる。
【0052】
突入電流Ｉ１が流れた後、内部電圧ＶＲＥＧと抵抗Ｒ１により生成される電流がカレントミラー１３１によりミラーリングされ、スイッチングトランジスタＭ１０に定常状態の電流が流れる。例えば、突入電流が数百μＡであり、定常状態の電流は数μＡである。定常状態において電圧Ｖ１Ｂは、ＭＯＳダイオード２２によりクランプされる。また、定常状態においては、ＭＯＳキャパシタＭ１２の電圧は、スイッチングトランジスタＭ１０によってクランプされる（ＶＲＥＧ－Ｖｔｈ（Ｖｔｈ：Ｍ１０のＶｔｈ）でクランプ）。このように定常状態では、突入電流よりも電流が抑えられるので、低消費電流化を図ることができる。
【0053】
＜第２状態遷移動作＞
一方、入力信号ＶＩＮがハイレベル（５Ｖ）からローレベル（０Ｖ）に切り替わった場合の動作（第２状態遷移動作）について図３Ｂおよび図４Ｂを参照して説明する。図３Ｂは、レベルシフト回路１０の第２状態遷移動作における各信号状態を示す図である。図４Ｂは、第２状態遷移動作における各電圧信号の波形例を示す図である。
一方、入力信号ＶＩＮがハイレベル（５Ｖ）からローレベル（０Ｖ）に切り替わった場合の動作（第２状態遷移動作）について図３Ｂおよび図４Ｂを参照して説明する。図３Ｂは、レベルシフト回路１０の第２状態遷移動作における各信号状態を示す図である。図４Ｂは、第２状態遷移動作における各電圧信号の波形例を示す図である。
【0054】
入力信号ＶＩＮがハイレベルからローレベルに切り替わると、スイッチングトランジスタＭ１０のゲート電圧Ｖ１Ａはハイレベルからローレベルに切り替わり、スイッチングトランジスタＭ１１のゲート電圧Ｖ１Ｂはローレベルからハイレベルに切り替わる。これにより、スイッチングトランジスタＭ１０はオフ状態に切り替わり、スイッチングトランジスタＭ１１はオン状態に切り替わる。
【0055】
このとき、事前に放電スイッチＭ１５によりＭＯＳキャパシタＭ１３は放電されている。従って、スイッチングトランジスタＭ１１がオン状態に切り替わったときに、ＭＯＳキャパシタＭ１３は充電されていない状態（ゼロチャージ状態）であるため、ＭＯＳダイオード２３、信号線ＬＮ２、およびスイッチングトランジスタＭ１１を介して突入電流Ｉ２（大電流）がＭＯＳキャパシタＭ１３に流れ込む。
【0056】
これにより、ＭＯＳダイオード２３のＶｄｓが大きく開き、信号線ＬＮ２の電圧Ｖ２Ｂがハイサイド電圧ＶＨＳＤ（１７Ｖ）から大きく低下する。すると、ラッチ回路２１においてＰＭＯＳトランジスタ２１１がオフ状態からオン状態に高速に切り替わり、ＰＭＯＳトランジスタ２１２がオン状態からオフ状態に高速に切り替わる。このとき、信号線ＬＮ１の電圧Ｖ１Ｂは、ハイサイド電圧ＶＨＳＤ（１７Ｖ）へ上昇し、ＰＭＯＳトランジスタ２４はオフ状態に切り替わる。
【0057】
電圧Ｖ２Ｂの低下により、ＰＭＯＳトランジスタ２５に電流が流れ、出力電圧ＯＵＴ１はハイレベル（ＶＨＳＤ＝１７Ｖ）からローレベル（ＶＰＷＲ＝１２Ｖ）に切り替わり、出力電圧ＯＵＴ２はローレベル（ＶＰＷＲ＝１２Ｖ）からハイレベル（ＶＨＳＤ＝１７Ｖ）に切り替わる。
【0058】
突入電流Ｉ２が流れた後、内部電圧ＶＲＥＧと抵抗Ｒ１により生成される電流がカレントミラー１３２によりミラーリングされ、スイッチングトランジスタＭ１１に定常状態の電流が流れる。定常状態において電圧Ｖ２Ｂは、ＭＯＳダイオード２３によりクランプされる。また、定常状態においては、ＭＯＳキャパシタＭ１３の電圧は、スイッチングトランジスタＭ１１によってクランプされる（ＶＲＥＧ－Ｖｔｈ（Ｖｔｈ：Ｍ１１のＶｔｈ）でクランプ）。このように定常状態では、突入電流よりも電流が抑えられるので、低消費電流化を図ることができる。
【0059】
このように本実施形態に係るレベルシフト回路１０では、低電圧側回路１から高電圧側回路２への信号伝送を電流により行う。ゼロチャージ状態のＭＯＳキャパシタが大電流を引き込む性質を利用して、状態遷移時にＭＯＳキャパシタＭ１２，Ｍ１３を用いて突入電流を生成し、回路の寄生容量を速く充放電することで、出力信号ＯＵＴ１，ＯＵＴ２のレベルを高速に切り替えることができる。例えば、信号の立上り時間Ｔｒおよび立ち下がり時間Ｔｆともに１ｎｓ以下とすることができる。過渡的に突入電流が流れた後は、定常状態が維持される。定常状態での消費電流は抑制される。なお、突入電流は、ＭＯＳキャパシタの容量、スイッチングトランジスタのオン抵抗、ＭＯＳダイオードのインピーダンスなどにより制限される。
【0060】
このように過渡的に大電流を生成するための構成をＭＯＳキャパシタにより簡易化することができ、上記比較例のような複雑な構成の制御回路が不要となる。また、突入電流を高電圧側回路２におけるＭＯＳダイオード２２，２３に流すことで、過渡的に高速に信号伝送（Ｉ／Ｖ変換）を行うことができる。
【0061】
＜変形例＞
図５は、本開示の変形例に係るレベルシフト回路１０の構成を示す図である。本変形例においては、高電圧側回路２において、先述したカレントミラー２６の代わりにラッチ回路２８を用いている。ラッチ回路２８は、ＮＭＯＳトランジスタ２８１，２８２を有する。具体的には、ＮＭＯＳトランジスタ２８１のゲートは、ＮＭＯＳトランジスタ２８２のドレインに接続される。ＮＭＯＳトランジスタ２８２のゲートは、ＮＭＯＳトランジスタ２８１のドレインに接続される。ＮＭＯＳトランジスタ２８１，２８２の各ソースは、電源電圧ＶＰＷＲの印加端に接続される。ＮＭＯＳトランジスタ２８１のドレインは、ＰＭＯＳトランジスタ２４のドレインに接続される。ＮＭＯＳトランジスタ２８２のドレインは、ＰＭＯＳトランジスタ２５のドレインに接続される。
図５は、本開示の変形例に係るレベルシフト回路１０の構成を示す図である。本変形例においては、高電圧側回路２において、先述したカレントミラー２６の代わりにラッチ回路２８を用いている。ラッチ回路２８は、ＮＭＯＳトランジスタ２８１，２８２を有する。具体的には、ＮＭＯＳトランジスタ２８１のゲートは、ＮＭＯＳトランジスタ２８２のドレインに接続される。ＮＭＯＳトランジスタ２８２のゲートは、ＮＭＯＳトランジスタ２８１のドレインに接続される。ＮＭＯＳトランジスタ２８１，２８２の各ソースは、電源電圧ＶＰＷＲの印加端に接続される。ＮＭＯＳトランジスタ２８１のドレインは、ＰＭＯＳトランジスタ２４のドレインに接続される。ＮＭＯＳトランジスタ２８２のドレインは、ＰＭＯＳトランジスタ２５のドレインに接続される。
【0062】
例えば図３Ａに示す構成では、定常時においてＭＯＳダイオード２２およびＰＭＯＳトランジスタ２４から構成されるカレントミラーによりＰＭＯＳトランジスタ２４から入力側トランジスタ２６１へ数μＡの電流が流れる。これに対し、図５に示す構成であれば、ハイサイド電圧ＶＨＳＤ側から電源電圧ＶＰＷＲ側への電流経路はなく、定常時に電流が流れることが抑制され、より低消費電流となる。
【0063】
図６は、図５に示す構成の変形例を示す図である。図６では、ＭＯＳダイオード２２，２３を複数段直列に接続した構成としている。これにより、突入電流発生時において、ラッチ回路２８を駆動するＰＭＯＳトランジスタ２４，２５のゲート電圧Ｖ１Ｂ，Ｖ２Ｂの変動を大きくし、より高速な動作が実現できる。
【0064】
なお、図２に示す構成においても、上記と同様にＭＯＳダイオード２２，２３を複数段直列に接続した構成としてもよい。これにより、より高速な動作を実現可能となる。
【0065】
＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0066】
＜付記＞
以上のように、本開示の一態様に係るレベルシフト回路（１０）は、
入力信号（ＶＩＮ）が入力されるように構成される低電圧側回路（１）と、
前記入力信号をレベルシフトした出力信号（ＯＵＴ１，ＯＵＴ２）を出力するように構成される高電圧側回路（２）と、
を備え、
前記低電圧側回路は、
前記入力信号のレベルに応じてオン状態とオフ状態とを切り替えるように構成されるスイッチングトランジスタ（Ｍ１０，Ｍ１１）と、
前記高電圧側回路から前記スイッチングトランジスタを介して電流が流れる経路に接続されるキャパシタ（Ｍ１２，Ｍ１３）と、
を有し、
前記スイッチングトランジスタがオン状態に切り替わるときに、前記キャパシタによって前記経路を流れる過渡的な大電流である突入電流が生成されることで前記出力信号のレベルが切り替えられる構成としている（第１の構成）。
以上のように、本開示の一態様に係るレベルシフト回路（１０）は、
入力信号（ＶＩＮ）が入力されるように構成される低電圧側回路（１）と、
前記入力信号をレベルシフトした出力信号（ＯＵＴ１，ＯＵＴ２）を出力するように構成される高電圧側回路（２）と、
を備え、
前記低電圧側回路は、
前記入力信号のレベルに応じてオン状態とオフ状態とを切り替えるように構成されるスイッチングトランジスタ（Ｍ１０，Ｍ１１）と、
前記高電圧側回路から前記スイッチングトランジスタを介して電流が流れる経路に接続されるキャパシタ（Ｍ１２，Ｍ１３）と、
を有し、
前記スイッチングトランジスタがオン状態に切り替わるときに、前記キャパシタによって前記経路を流れる過渡的な大電流である突入電流が生成されることで前記出力信号のレベルが切り替えられる構成としている（第１の構成）。
【0067】
また、上記第１の構成において、前記低電圧側回路（１）は、前記スイッチングトランジスタ（Ｍ１０，Ｍ１１）に接続される第１カレントミラー（１３１，１３２）と、前記第１カレントミラーと第１所定電圧（ＶＲＥＧ）の印加端との間に接続される抵抗（Ｒ１）と、を有する構成としてもよい（第２の構成）。
【0068】
また、上記第１または第２の構成において、前記低電圧側回路（１）は、前記キャパシタ（Ｍ１２，Ｍ１３）を放電するように構成される放電スイッチ（Ｍ１４，Ｍ１５）を有する構成としてもよい（第３の構成）。
【0069】
また、上記第１から第３のいずれかの構成において、前記低電圧側回路（１）と前記高電圧側回路（２）は、第１信号線（ＬＮ１）および第２信号線（ＬＮ２）により接続され、
前記スイッチングトランジスタは、前記第１信号線に接続される第１スイッチングトランジスタ（Ｍ１０）と、前記第２信号線に接続される第２スイッチングトランジスタ（Ｍ１１）と、を含み、
前記キャパシタは、前記第１スイッチングトランジスタに接続される第１キャパシタ（Ｍ１２）と、前記第２スイッチングトランジスタに接続される第２キャパシタ（Ｍ１３）と、を含む構成としてもよい（第４の構成）。
前記スイッチングトランジスタは、前記第１信号線に接続される第１スイッチングトランジスタ（Ｍ１０）と、前記第２信号線に接続される第２スイッチングトランジスタ（Ｍ１１）と、を含み、
前記キャパシタは、前記第１スイッチングトランジスタに接続される第１キャパシタ（Ｍ１２）と、前記第２スイッチングトランジスタに接続される第２キャパシタ（Ｍ１３）と、を含む構成としてもよい（第４の構成）。
【0070】
また、上記第４の構成において、前記高電圧側回路（２）は、
前記第１スイッチングトランジスタ（Ｍ１０）および前記第２スイッチングトランジスタ（Ｍ１１）に接続される第１ラッチ回路（２１）と、
第２所定電圧（ＶＨＳＤ）の印加端と前記第１スイッチングトランジスタとの間に接続される第１ダイオード（２２）と、
前記第２所定電圧の印加端と前記第２スイッチングトランジスタとの間に接続される第２ダイオード（２３）と、を有する構成としてもよい（第５の構成）。
前記第１スイッチングトランジスタ（Ｍ１０）および前記第２スイッチングトランジスタ（Ｍ１１）に接続される第１ラッチ回路（２１）と、
第２所定電圧（ＶＨＳＤ）の印加端と前記第１スイッチングトランジスタとの間に接続される第１ダイオード（２２）と、
前記第２所定電圧の印加端と前記第２スイッチングトランジスタとの間に接続される第２ダイオード（２３）と、を有する構成としてもよい（第５の構成）。
【0071】
また、上記第５の構成において、前記高電圧側回路（２）は、
前記第１信号線（ＬＮ１）に接続されるゲートと、前記第２所定電圧（ＶＨＳＤ）の印加端に接続されるソースと、を含む第１ＰＭＯＳトランジスタ（２４）と、
前記第２信号線（ＬＮ２）に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第２ＰＭＯＳトランジスタ（２５）と、
前記第１ＰＭＯＳトランジスタのドレインに接続される入力側トランジスタ（２６１）と、前記第２ＰＭＯＳトランジスタのドレインに接続される出力側トランジスタ（２６２）と、を含む第２カレントミラー（２６）と、を有する構成としてもよい（第６の構成）。
前記第１信号線（ＬＮ１）に接続されるゲートと、前記第２所定電圧（ＶＨＳＤ）の印加端に接続されるソースと、を含む第１ＰＭＯＳトランジスタ（２４）と、
前記第２信号線（ＬＮ２）に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第２ＰＭＯＳトランジスタ（２５）と、
前記第１ＰＭＯＳトランジスタのドレインに接続される入力側トランジスタ（２６１）と、前記第２ＰＭＯＳトランジスタのドレインに接続される出力側トランジスタ（２６２）と、を含む第２カレントミラー（２６）と、を有する構成としてもよい（第６の構成）。
【0072】
また、上記第５の構成において、前記高電圧側回路（２）は、
前記第１信号線（ＬＮ１）に接続されるゲートと、前記第２所定電圧（ＶＨＳＤ）の印加端に接続されるソースと、を含む第１ＰＭＯＳトランジスタ（２４）と、
前記第２信号線（ＬＮ２）に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第２ＰＭＯＳトランジスタ（２５）と、
前記第１ＰＭＯＳトランジスタのドレインおよび前記第２ＰＭＯＳトランジスタのドレインに接続される第２ラッチ回路（２８）と、を有する構成としてもよい（第７の構成）。
前記第１信号線（ＬＮ１）に接続されるゲートと、前記第２所定電圧（ＶＨＳＤ）の印加端に接続されるソースと、を含む第１ＰＭＯＳトランジスタ（２４）と、
前記第２信号線（ＬＮ２）に接続されるゲートと、前記第２所定電圧の印加端に接続されるソースと、を含む第２ＰＭＯＳトランジスタ（２５）と、
前記第１ＰＭＯＳトランジスタのドレインおよび前記第２ＰＭＯＳトランジスタのドレインに接続される第２ラッチ回路（２８）と、を有する構成としてもよい（第７の構成）。
【0073】
また、上記第５から第７のいずれかの構成において、前記第１ダイオード（２２）および前記第２ダイオード（２３）は、ＭＯＳダイオードを複数段直列に接続して構成されることとしてもよい（第８の構成）。
【0074】
また、上記第４から第８のいずれかの構成において、前記低電圧側回路（１）は、
前記第１キャパシタ（Ｍ１２）を放電するように構成される第１放電スイッチ（Ｍ１４）と、
前記第２キャパシタ（Ｍ１３）を放電するように構成される第２放電スイッチ（Ｍ１５）と、
を有し、
前記第１放電スイッチは、前記第２スイッチングトランジスタ（Ｍ１１）を制御する信号（Ｖ２Ａ）によって制御されるように構成され、
前記第２放電スイッチは、前記第１スイッチングトランジスタ（Ｍ１０）を制御する信号（Ｖ１Ａ）によって制御されるように構成される構成としてもよい（第９の構成）。
前記第１キャパシタ（Ｍ１２）を放電するように構成される第１放電スイッチ（Ｍ１４）と、
前記第２キャパシタ（Ｍ１３）を放電するように構成される第２放電スイッチ（Ｍ１５）と、
を有し、
前記第１放電スイッチは、前記第２スイッチングトランジスタ（Ｍ１１）を制御する信号（Ｖ２Ａ）によって制御されるように構成され、
前記第２放電スイッチは、前記第１スイッチングトランジスタ（Ｍ１０）を制御する信号（Ｖ１Ａ）によって制御されるように構成される構成としてもよい（第９の構成）。
【産業上の利用可能性】
【0075】
本開示は、例えば、各種用途のレベルシフト回路に利用できる。
【符号の説明】
【0076】
１ 低電圧側回路
２ 高電圧側回路
１０ レベルシフト回路
１１，１２ インバータ
１３Ａ 入力側トランジスタ
１３Ｂ 出力側トランジスタ
１３Ｃ 出力側トランジスタ
２０ レベル変換部
２１ ラッチ回路
２２，２３ ＭＯＳダイオード
２４，２５ ＰＭＯＳトランジスタ
２６ カレントミラー
２７ インバータ
２８ ラッチ回路
３０ 制御回路
４０ レベルシフト回路
１３１，１３２ カレントミラー
２０１ シュミットトリガ
２１１，２１２ ＰＭＯＳトランジスタ
２６１ 入力側トランジスタ
２６２ 出力側トランジスタ
２８１，２８２ ＮＭＯＳトランジスタ
３０１，３０２ 定電流源
Ｄ２０ ダイオード
ＩＶ２０ インバータ
ＬＮ１，ＬＮ２ 信号線
Ｍ１０，Ｍ１１ スイッチングトランジスタ
Ｍ１２，Ｍ１３ ＭＯＳキャパシタ
Ｍ１４，Ｍ１５ 放電スイッチ
Ｍ２０～Ｍ２５ ＮＭＯＳトランジス
Ｍ２６，Ｍ２７ ＰＭＯＳトランジスタ
Ｍ３０～Ｍ３２ ＮＭＯＳトランジスタ
Ｎｄ１，Ｎｄ２ ノード
Ｒ１ 抵抗
Ｓ３０，Ｓ３１ スイッチ
２ 高電圧側回路
１０ レベルシフト回路
１１，１２ インバータ
１３Ａ 入力側トランジスタ
１３Ｂ 出力側トランジスタ
１３Ｃ 出力側トランジスタ
２０ レベル変換部
２１ ラッチ回路
２２，２３ ＭＯＳダイオード
２４，２５ ＰＭＯＳトランジスタ
２６ カレントミラー
２７ インバータ
２８ ラッチ回路
３０ 制御回路
４０ レベルシフト回路
１３１，１３２ カレントミラー
２０１ シュミットトリガ
２１１，２１２ ＰＭＯＳトランジスタ
２６１ 入力側トランジスタ
２６２ 出力側トランジスタ
２８１，２８２ ＮＭＯＳトランジスタ
３０１，３０２ 定電流源
Ｄ２０ ダイオード
ＩＶ２０ インバータ
ＬＮ１，ＬＮ２ 信号線
Ｍ１０，Ｍ１１ スイッチングトランジスタ
Ｍ１２，Ｍ１３ ＭＯＳキャパシタ
Ｍ１４，Ｍ１５ 放電スイッチ
Ｍ２０～Ｍ２５ ＮＭＯＳトランジス
Ｍ２６，Ｍ２７ ＰＭＯＳトランジスタ
Ｍ３０～Ｍ３２ ＮＭＯＳトランジスタ
Ｎｄ１，Ｎｄ２ ノード
Ｒ１ 抵抗
Ｓ３０，Ｓ３１ スイッチ
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】