特開 2024-30862 差動増幅器、及び差動増幅器を含むレギュレータ、オペアンプ及びコンパレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024030862

(43)【公開日】2024-03-07

(54)【発明の名称】差動増幅器、及び差動増幅器を含むレギュレータ、オペアンプ及びコンパレータ

(51)【国際特許分類】

   H03F 3/68 20060101AFI20240229BHJP

   H03F 3/45 20060101ALI20240229BHJP

   G05F 1/56 20060101ALI20240229BHJP

【ＦＩ】

H03F3/68

H03F3/45 210

G05F1/56 310F

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2022134054

(22)【出願日】2022-08-25

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】大森 鉄男

(72)【発明者】

【氏名】谷口 真悟

【テーマコード（参考）】

5H430

5J500

【Ｆターム（参考）】

5H430BB01

5H430BB11

5H430EE04

5H430FF04

5H430FF13

5H430HH03

5J500AA01

5J500AA12

5J500AA58

5J500AC92

5J500AF14

5J500AF17

5J500AH02

5J500AH10

5J500AH18

5J500AH25

5J500AK02

5J500AK03

5J500AK06

5J500AK09

5J500AK11

5J500AK17

5J500AM10

5J500AM13

5J500AT01

5J500DN01

5J500DN14

5J500DN22

5J500DN23

5J500DP01

(57)【要約】

【課題】差動増幅器１つで多入力多出力を実現することにより、回路規模の増大を抑制する。
【解決手段】差動増幅器は、反転入力端子及び非反転入力端子の何れか一方である第１入力端子と、反転入力端子及び非反転入力端子の何れか他方である複数の第２入力端子と、前記複数の第２入力端子のそれぞれに対応した電圧を出力する複数の出力端子と、前記第１入力端子及び前記複数の第２入力端子に接続され、前記複数の第２入力端子に対応して設けられた複数の差動増幅回路と、前記複数の差動増幅回路に接続された電流源回路と、を備え、前記複数の差動増幅回路の各々は、前記第１入力端子に入力される電圧、及び前記複数の第２入力端子のうちの１つに入力される電圧の組み合わせに応じた出力電圧を、対応する前記複数の出力端子のうちの１つから出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

反転入力端子及び非反転入力端子の何れか一方である第１入力端子と、
反転入力端子及び非反転入力端子の何れか他方である複数の第２入力端子と、
前記複数の第２入力端子のそれぞれに対応した電圧を出力する複数の出力端子と、
前記第１入力端子及び前記複数の第２入力端子に接続され、前記複数の第２入力端子に対応して設けられた複数の差動増幅回路と、
前記複数の差動増幅回路に接続された電流源回路と、
を備え、
前記複数の差動増幅回路の各々は、前記第１入力端子に入力される電圧、及び前記複数の第２入力端子のうちの１つに入力される電圧の組み合わせに応じた出力電圧を、対応する前記複数の出力端子のうちの１つから出力する
差動増幅器。

【請求項2】

前記複数の差動増幅回路は、前記第１入力端子に接続されている部分回路を共有している請求項１記載の差動増幅器。

【請求項3】

前記複数の差動増幅回路は、
第１電位に接続された複数の負荷回路と、
前記第１入力端子、前記複数の第２入力端子、及び前記電流源回路に接続された複数の差動段回路と、を含む請求項１記載の差動増幅器。

【請求項4】

前記複数の差動増幅回路は、
第１電位に接続された負荷回路と、
前記第１入力端子、前記複数の第２入力端子、及び前記電流源回路に接続された差動段回路と、
を含み、
前記部分回路は、前記第１入力端子に接続された前記差動段回路の第１トランジスタと、前記第１トランジスタに接続されている前記負荷回路の１部分である請求項２記載の差動増幅器。

【請求項5】

前記複数の差動段回路のそれぞれは、前記第１入力端子に接続された第１トランジスタと、前記複数の第２入力端子の１つに接続された第２トランジスタとを有し、
前記複数の差動段回路のそれぞれの前記第１トランジスタ及び前記第２トランジスタが前記電流源回路に接続されている請求項３に記載の差動増幅器。

【請求項6】

前記電流源回路は、前記複数の差動段回路に接続された第１電流源トランジスタを含む請求項１又は２記載の差動増幅器。

【請求項7】

前記複数の差動段回路に接続され、前記複数の出力端子にそれぞれ電圧を出力する複数の出力段回路をさらに備える請求項１又は２記載の差動増幅器。

【請求項8】

請求項１又は２に記載の差動増幅器と、
前記複数の出力端子に接続された複数の出力トランジスタと、
を含み、
前記複数の出力トランジスタに接続された複数の帰還ノードが、前記複数の第２入力端子に接続され、
前記第１入力端子に基準電圧が入力されている
レギュレータ。

【請求項9】

請求項１又は２に記載の差動増幅器と、
前記複数の出力端子に接続された複数の増幅回路と、
を含むオペアンプ。

【請求項10】

請求項１又は２に記載の差動増幅器と、
前記複数の出力端子に接続された複数のインバータ回路と、
を含むコンパレータ。

【請求項11】

基準電圧と第１入力電圧が入力される第１差動段回路と、
前記基準電圧と第２入力電圧が入力される第２差動段回路と、
前記第１差動段回路と第１電位との間に設けられた第１負荷回路と、
前記第２差動段回路と前記第１電位との間に設けられた第２負荷回路と、
前記第１差動段回路及び前記第２差動段回路と前記第１電位とは異なる第２電位との間に設けられた電流源回路と、
を備えた差動増幅器。

【請求項12】

前記電流源回路は、前記第１差動段回路及び前記第２差動段回路に接続された第１電流源トランジスタを含む請求項１１記載の差動増幅器。

【請求項13】

前記第１差動段回路と前記第１負荷回路とが接続されたノードに接続された第１出力段回路と、前記第２差動段回路と前記第２負荷回路とが接続されたノードに接続された第２出力段回路をさらに備える請求項１１又は１２記載の差動増幅器。

【請求項14】

基準電圧が入力される第１トランジスタと、第１入力電圧が入力される第２トランジスタと、第２入力電圧が入力される第３トランジスタと、を含む差動段回路と、
前記差動段回路と第１電位との間に設けられた負荷回路と、
前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタに接続された電流源回路と、
を備え、
前記差動段回路は、前記第１トランジスタと前記第２トランジスタとで第１差動対を構成し、前記第１トランジスタと前記第３トランジスタとで第２差動対を構成する差動増幅器。

【請求項15】

前記差動段回路は、前第１トランジスタと前記負荷回路とが接続された第１ノードから第１電圧が出力され、第３トランジスタと前記負荷回路とが接続された第２ノードから第２電圧が出力される請求項１４記載の差動増幅器。

【請求項16】

前記電流源回路は、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタに接続された第１電流源トランジスタを含む請求項１４記載の差動増幅器。

【請求項17】

前記電流源回路は、
バイアス電流源と前記バイアス電流源に接続された第２電流源トランジスタとをさらに含み、
前記第１電流源トランジスタのゲートと第２電流源トランジスタのゲートは、前記バイアス電流源と前記第２電流源トランジスタとが接続されたノードに接続されている請求項１２又は１６記載の差動増幅器。

【請求項18】

前記負荷回路は、前記第１トランジスタに接続された第１負荷トランジスタと、前記第２トランジスタに接続された第２負荷トランジスタと、前記第３トランジスタに接続された第３負荷トランジスタとを含み、
前記第１負荷トランジスタのゲートと、前記第２負荷トランジスタのゲートと、前記第３負荷トランジスタのゲートが接続される請求項１４記載の差動増幅器。

【請求項19】

前記差動段回路と前記負荷回路とが接続されノードに接続され、前記第１入力電圧が供給される第１出力段回路と前記第２入力電圧が供給される第２出力段回路とをさらに備える請求項１４記載の差動増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、差動増幅器、及び差動増幅器を含むレギュレータ、オペアンプ及びコンパレータに関する。

【背景技術】

【0002】

従来より、マイコン、ＡＤ／ＤＡコンバータ、モーター、各種通信システム、各種センサー等を搭載した大規模システムにおいて、その電源として一般的に安定化電源回路のレギュレータが使用されている。

【0003】

レギュレータは一般的にオペアンプ、出力トランジスタ及び帰還抵抗により構成されている。

【0004】

またオペアンプは、各種の増幅器として入力抵抗、帰還抵抗によって構成された反転増幅器、非反転増幅器や出力バッファとしてボルテージフォロワ、インバータを出力としたコンパレータなどの各種アナログ回路の構成要因としても使用されている。

【0005】

特許文献１には、レギュレータについて、オペアンプ、出力トランジスタ、分圧回路が設けられた構成が開示されている。

【0006】

特許文献２には、シリーズレギュレータについて、２つの出力トランジスタをそれぞれ別のオペアンプで制御する技術が開示されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１４－９２８６９号公報

【特許文献2】特開２０２１－１８６５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

一般的にレギュレータは、上記特許文献１のように差動増幅器で構成されたオペアンプを用いる。そして、大規模システムでは、上記特許文献２のように複数のレギュレータが必要になる。つまり、大規模システムのように複数のレギュレータを設ける場合には、レギュレータに伴って差動増幅器も複数設ける必要がある。

【0009】

さらにレギュレータや増幅器、出力バッファなどでは、出力端子に接続される回路によっては出力のオーバーシュート、アンダーシュート、ノイズ、出力歪みによって特性が低下するため、同じ出力端子に他回路と混同して接続出来ない場合がある。このため、これら回路のために個別のレギュレータや増幅器、出力バッファを用意する必要がある。したがって、回路規模が大きくなってしまう、という問題がある。

【0010】

本発明は、多入力多出力を実現することにより、回路規模の増大を抑制することが可能な差動増幅器、及び差動増幅器を含むレギュレータ、オペアンプ及びコンパレータを提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係る差動増幅器は、反転入力端子及び非反転入力端子の何れか一方である第１入力端子と、反転入力端子及び非反転入力端子の何れか他方である複数の第２入力端子と、前記複数の第２入力端子のそれぞれに対応した電圧を出力する複数の出力端子と、前記第１入力端子及び前記複数の第２入力端子に接続され、前記複数の第２入力端子に対応して設けられた複数の差動増幅回路と、前記複数の差動増幅回路に接続された電流源回路と、を備え、前記複数の差動増幅回路の各々は、前記第１入力端子に入力される電圧、及び前記複数の第２入力端子のうちの１つに入力される電圧の組み合わせに応じた出力電圧を、前記複数の出力端子のうちの１つから出力する。

【0012】

本発明に係るレギュレータは、上記の差動増幅器と、前記複数の出力端子に接続された複数の出力トランジスタと、を含み、前記複数の出力トランジスタに接続された複数の帰還ノードが、前記複数の第２入力端子に接続され、前記第１入力端子に、基準電圧が入力されている。

【0013】

本発明に係るオペアンプは、上記の差動増幅器と、前記複数の出力端子に接続された複数の増幅回路と、を含む。

【0014】

本発明に係るコンパレータは、上記の差動増幅器と、前記複数の出力端子に接続された複数のインバータ回路と、を含む。

【0015】

本発明に係る差動増幅器は、基準電圧と第１入力電圧が入力される第１差動段回路と、前記基準電圧と第２入力電圧が入力される第２差動段回路と、前記第１差動段回路と第１電位との間に設けられた第１負荷回路と、前記第２差動段回路と前記第１電位との間に設けられた第２負荷回路と、前記第１差動段回路及び前記第２差動段回路と前記第１電位とは異なる第２電位との間に設けられた電流源回路と、を備える。

【0016】

本発明に係る差動増幅器は、基準電圧が入力される第１トランジスタと、第１入力電圧が入力される第２トランジスタと、第２入力電圧が入力される第３トランジスタと、を含む差動段回路と、前記差動段回路と第１電位との間に設けられた負荷回路と、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタに接続された電流源回路と、を備え、前記差動段回路は、前記第１トランジスタと前記第２トランジスタとで第１差動対を構成し、前記第１トランジスタと前記第３トランジスタとで第２差動対を構成する。

【発明の効果】

【0017】

本発明によれば、多入力多出力を実現することにより、回路規模の増大を抑制することが可能な差動増幅器、及び差動増幅器を含むレギュレータ、オペアンプ及びコンパレータが提供される。

【図面の簡単な説明】

【0018】

【図1】本発明の第１の実施形態に係る差動増幅器の構成を示す回路ブロック図である。

【図2】本発明の第２の実施形態に係る差動増幅器の構成を示す回路ブロック図である。

【図3】本発明の第３の実施形態に係る差動増幅器の構成を示す回路ブロック図である。

【図4】本発明の第４の実施形態に係る差動増幅器の構成を示す回路ブロック図である。

【図5】本発明の第５の実施形態に係るレギュレータの構成を示す回路ブロック図である。

【図6】本発明の第５の実施形態に係るレギュレータの出力電圧の特性図を示すグラフである。

【図7】本発明の第６の実施形態に係るオペアンプ、及び第７の実施形態に係るコンパレータの構成を示す回路ブロック図である。

【図8】本発明の第６の実施形態に係るオペアンプの構成を示す回路ブロック図である。

【図9】本発明の第６の実施形態に係るオペアンプを含む反転増幅器の構成を示す回路ブロック図である。

【図10】反転増幅器の出力電圧の特性図を示すグラフである。

【図11】本発明の第６の実施形態に係るオペアンプを含む非反転増幅器の構成を示す回路ブロック図である。

【図12】非反転増幅器の出力電圧の特性図を示すグラフである。

【図13】本発明の第６の実施形態に係るオペアンプを含むボルテージフォロワの構成を示す回路ブロック図である。

【図14】ボルテージフォロワの出力電圧の特性図を示すグラフである。

【図15】本発明の第７の実施形態に係るコンパレータの構成を示す回路ブロック図である。

【図16】本発明の第７の実施形態に係るコンパレータを含む比較器の構成を示す回路ブロック図である。

【図17】比較器の出力電圧の特性図を示すグラフである。

【図18】従来技術に係る差動増幅器の構成を示す回路ブロック図である。

【図19】従来技術に係る差動増幅器の構成を示す回路ブロック図である。

【発明を実施するための形態】

【0019】

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

【0020】

（本発明の実施形態の概要）

【0021】

図１８、図１９に、従来技術の実施例で使用される差動増幅器を示す。

【0022】

図１８に示す差動増幅器は、ＰＭＯＳトランジスタＰ０及びＰＭＯＳトランジスタＰ１を含むカレントミラー回路と、入力端子がゲートに接続されたＮＭＯＳトランジスタＮ０及びＮＭＯＳトランジスタＮ１を含む差動段回路と、ＮＭＯＳトランジスタＮ４、ＮＭＯＳトランジスタＮ４のゲートにゲートが接続されたＮＭＯＳトランジスタＮ５及びバイアス電流源ｉｂｐを含む電流源回路と、を含む。差動段回路のＮＭＯＳトランジスタＮ０には帰還ノードｆｂの電圧が入力され、ＮＭＯＳトランジスタＮ１には基準電圧Ｖｒｅｆが入力される。図１８に示す差動増幅器は、差動段回路に入力される帰還ノードｆｂの電圧と基準電圧Ｖｒｅｆとの差分に応じた電流がカレントミラー回路で生成され、その電流に基づく電圧が出力電圧として出力端子Ｏから出力される。

【0023】

図１９に示す差動増幅器は、上記図１８に示す差動増幅器に対して、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との間にゲートが接続されたＰＭＯＳトランジスタＰ２と、バイアス電流源ｉｂｎとを含む出力段回路を更に備えている。図１９に示す差動増幅器は、出力段回路を備えることで任意の出力電圧を出力する。

【0024】

このように、従来技術では、１つの差動増幅器で１出力であるため、多入力多出力を実現するためには、個別に同一特性の差動増幅器を複数設けることになり、回路面積が増大するという問題がある。

【0025】

そこで、本発明の実施形態では、回路面積の増大を抑制しつつ、多入力多出力を実現するようにする。

【0026】

［第１の実施形態］
図１は、本発明の第１の実施形態に係る差動増幅器１０の構成を示す回路ブロック図である。

【0027】

差動増幅器１０は、反転入力端子である第１入力端子Ｉ１と、非反転入力端子である第２入力端子Ｉ２１、Ｉ２２と、第２入力端子Ｉ２１、Ｉ２２に対応する出力端子Ｏ１、Ｏ２と、第２入力端子Ｉ２１、Ｉ２２に対応して設けられた差動増幅回路１２Ａ、１２Ｂと、差動増幅回路１２Ａ、１２Ｂに接続された電流源回路１４と、を含む。第１入力端子Ｉ１には基準電圧Ｖｒｅｆが入力され、第２入力端子Ｉ２１には帰還ノードｆｂ１の電圧が入力され、第２入力端子Ｉ２２には帰還ノードｆｂ２の電圧が入力される。

【0028】

差動増幅回路１２Ａ、１２Ｂは、電流源回路１４を共有して構成されている。

【0029】

差動増幅回路１２Ａは、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２１に入力される電圧の組み合わせに応じた出力電圧を、出力端子Ｏ１から出力する。差動増幅回路１２Ｂは、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２２に入力される電圧の組み合わせに応じた出力電圧を、出力端子Ｏ２から出力する。

【0030】

具体的には、差動増幅回路１２Ａは、電源電圧を有する電源電位に接続された負荷回路１６Ａと、第１入力端子Ｉ１、第２入力端子Ｉ２１、及び電流源回路１４に接続された差動段回路１７Ａと、を含む。差動増幅回路１２Ｂは、電源電位に接続された負荷回路１６Ｂと、第１入力端子Ｉ１、第２入力端子Ｉ２２、及び電流源回路１４に接続された差動段回路１７Ｂと、を含む。

【0031】

負荷回路１６Ａは、ＰＭＯＳトランジスタＰ０及びＰＭＯＳトランジスタＰ１を含むカレントミラー回路である。ＰＭＯＳトランジスタＰ０のソース及びＰＭＯＳトランジスタＰ１のソースは電源電位に接続され、ＰＭＯＳトランジスタＰ０のドレイン及びＰＭＯＳトランジスタＰ１のドレインは差動段回路１７Ａに接続されている。ＰＭＯＳトランジスタＰ０のゲート及びＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ０のドレインと差動段回路１７Ａとが接続されたノードｎｅｇ１に接続されている。

【0032】

負荷回路１６Ａは、差動段回路１７Ａの負荷となる回路である。負荷回路１６Ａは、差動段回路１７Ａに入力される電圧の差分に応じて流れる電流が決まる。詳細には、差動段回路１７Ａに入力される電圧の差分に応じてＰＭＯＳトランジスタＰ０に流れる電流が決まり、ＰＭＯＳトランジスタＰ０に流れる電流に応じてＰＭＯＳトランジスタＰ１に流れる電流が決まる。

【0033】

差動段回路１７Ａは、第１入力端子Ｉ１がゲートに接続されたＮＭＯＳトランジスタＮ０、及び第２入力端子Ｉ２１がゲートに接続されたＮＭＯＳトランジスタＮ１を含む。ＮＭＯＳトランジスタＮ０のドレインは負荷回路１６ＡのＰＭＯＳトランジスタＰ０のドレインに接続され、ＮＭＯＳトランジスタＮ１のドレインは負荷回路１６ＡのＰＭＯＳトランジスタＰ１のドレインに接続されている。ＮＭＯＳトランジスタＮ０のソース及びＮＭＯＳトランジスタＮ１のソースはノードｔｏｐを介して電流源回路１４に接続されている。また、差動段回路１７Ａは、ＮＭＯＳトランジスタＮ０及びＮＭＯＳトランジスタＮ１を１つの対とした差動対を含むということができる。

【0034】

差動段回路１７Ａは、第１入力端子Ｉ１及び第２入力端子Ｉ２１に接続されており、差動増幅回路１２Ａに入力される電圧を受ける回路である。差動段回路１７Ａは、入力される電圧の差分に応じて動作する。

【0035】

ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの間が、出力端子Ｏ１に接続されている。

【0036】

負荷回路１６Ｂは、ＰＭＯＳトランジスタＰ２及びＰＭＯＳトランジスタＰ３を含むカレントミラー回路である。ＰＭＯＳトランジスタＰ２のソース及びＰＭＯＳトランジスタＰ３のソースは電源電位に接続され、ＰＭＯＳトランジスタＰ２のドレイン及びＰＭＯＳトランジスタＰ３のドレインは差動段回路１７Ｂに接続されている。ＰＭＯＳトランジスタＰ２のゲート及びＰＭＯＳトランジスタＰ３のゲートは、ＰＭＯＳトランジスタＰ２のドレインと差動段回路１７Ｂとが接続されたノードｎｅｇ２に接続されている。

【0037】

負荷回路１６Ｂは、差動段回路１７Ｂの負荷となる回路である。負荷回路１６Ｂは、差動段回路１７Ｂに入力される電圧の差分に応じて流れる電流が決まる。詳細には、差動段回路１７Ｂに入力される電圧の差分に応じてＰＭＯＳトランジスタＰ２に流れる電流が決まり、ＰＭＯＳトランジスタＰ２に流れる電流に応じてＰＭＯＳトランジスタＰ３に流れる電流が決まる。

【0038】

差動段回路１７Ｂは、第１入力端子Ｉ１がゲートに接続されたＮＭＯＳトランジスタＮ３、及び第２入力端子Ｉ２２がゲートに接続されたＮＭＯＳトランジスタＮ２を含む。ＮＭＯＳトランジスタＮ３のドレインは負荷回路１６ＢのＰＭＯＳトランジスタＰ３のドレインに接続され、ＮＭＯＳトランジスタＮ２のドレインは負荷回路１６ＢのＰＭＯＳトランジスタＰ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソース及びＮＭＯＳトランジスタＮ３のソースはノードｔｏｐを介して電流源回路１４に接続されている。また、差動段１７Ｂは、ＮＭＯＳトランジスタＮ３及びＮＭＯＳトランジスタＮ２を１つの対とした差動対を含むということができる。

【0039】

差動段回路１７Ｂは、第１入力端子Ｉ１及び第２入力端子Ｉ２１に接続されており、差動増幅回路１２Ｂに入力される電圧を受ける回路である。差動段回路１７Ｂは、入力される電圧の差分に応じて動作する。

【0040】

ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインとの間が、出力端子Ｏ２に接続されている。

【0041】

電流源回路１４は、ゲート同士が接続されたＮＭＯＳトランジスタＮ４及びＮＭＯＳトランジスタＮ５と、バイアス電流源ｉｂｐとを含む。ＮＭＯＳトランジスタＮ４のドレインは差動段回路１７Ａ及び差動段回路１７Ｂに接続され、ソースは接地電圧を有する接地電位に接続されている。ＮＭＯＳトランジスタＮ５のドレイン、ＮＭＯＳトランジスタＮ４のゲート、及びＮＭＯＳトランジスタＮ５のゲートはノードｖｂｎに接続され、ＮＭＯＳトランジスタＮ５のソースは接地電位に接続されている。バイアス電流源ｉｂｐの一端は電源電位に接続され、他端はＮＭＯＳトランジスタＮ５のドレインと接続されている。

【0042】

電流源回路１４は、差動増幅回路１２Ａ及び１２Ｂに電流を供給する回路である。ＮＭＯＳトランジスタＮ４及びＮＭＯＳトランジスタＮ５はカレントミラー回路を構成している。このカレントミラー回路によって、バイアス電流源ｉｂｎで生成された電流を差動増幅回路１２Ａ及び１２Ｂに供給することができる。

【0043】

上記図１の差動増幅器１０は、上記図１８の従来技術の差動増幅器と比較して、差動増幅回路１２Ｂ及び出力端子Ｏ２が追加されている点が異なっている。つまり、上記図１８の従来技術の差動増幅器では２出力のためには２つの差動増幅器が必要であるが、上記図１の差動増幅器１０は、電流源回路１４を共有した１つの差動増幅器で２出力が可能となる。したがって、上記図１８の従来技術の差動増幅器と比較して、複数の出力が必要な場合に回路規模の増大を抑制することが可能となる。

【0044】

なお、上記の実施形態では、第１入力端子が１個、第２入力端子が２個、出力端子が２個の場合を例に説明したが、これに限定されるものではない。第２入力端子がＮ（Ｎは２以上）個の場合に出力端子をＮ個設けることができる。第２入力端子及び出力端子がＮ個の場合には、上記図１の差動増幅回路がＮ個になり、必要な第２入力端子及び出力端子の数に応じて差動増幅回路の数が決まる。

【0045】

差動増幅器１０では、差動増幅回路１２Ａ、１２Ｂが個別に動作する。具体的には、差動増幅回路１２Ａは、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２１に入力される電圧の組み合わせに応じた出力電圧を、出力端子Ｏ１から出力する。差動増幅回路１２Ｂは、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２２に入力される電圧の組み合わせに応じた出力電圧を、出力端子Ｏ２から出力する。

【0046】

差動増幅回路１２Ａは、差動段回路１７Ａに入力された基準電圧Ｖｒｅｆと帰還ノードｆｂ１の電圧の差分に応じた電流が負荷回路１６Ａで生成され、その電流に基づいた電圧が出力電圧として出力端子Ｏ１から出力される。差動増幅回路１２Ｂも同様に、差動段回路１７Ｂに入力された基準電圧Ｖｒｅｆと帰還ノードｆｂ２の電圧の差分に応じた電流が負荷回路１６Ｂで生成され、その電流に基づいた電圧が出力電圧として出力端子Ｏ２から出力される。

【0047】

以上説明したように、本発明の第１の実施形態に係る差動増幅器１０によれば、差動増幅回路の各々は、第１入力端子に入力される電圧、及び対応する第２入力端子に入力される電圧の組み合わせに応じた出力電圧を、対応する前記出力端子から出力する。このように、多入力多出力を実現することにより、回路規模の増大を抑制することが可能となる。

【0048】

なお、上記の実施形態では、第１入力端子が、反転入力端子であり、複数の第２入力端子が、非反転入力端子である場合を例に説明したが、これに限定されるものではない。第１入力端子が、非反転入力端子であり、複数の第２入力端子が、反転入力端子であってもよい。

【0049】

［第２の実施形態］
図２は、本発明の第２の実施形態に係る差動増幅器２０の構成を示す回路ブロック図である。

【0050】

差動増幅器２０は、反転入力端子である第１入力端子Ｉ１と、非反転入力端子である第２入力端子Ｉ２１、Ｉ２２と、第２入力端子Ｉ２１、Ｉ２２に対応する出力端子Ｏ１、Ｏ２と、差動増幅回路２２と、出力端子Ｏ１、Ｏ２に対応して設けられた出力段回路２８Ａ、２８Ｂと、差動増幅回路２２に接続された電流源回路２４と、を含む。第１入力端子Ｉ１には基準電圧Ｖｒｅｆが入力され、第２入力端子Ｉ２１には帰還ノードｆｂ１の電圧が入力され、第２入力端子Ｉ２２には帰還ノードｆｂ２の電圧が入力される。

【0051】

差動増幅回路２２は、第２入力端子Ｉ２１、Ｉ２２に対応した、第１入力端子Ｉ１に接続されている部分回路を共有するように構成されている。つまり、差動増幅回路２２は、第１入力端子Ｉ１に接続されている部分回路を共有した複数の差動増幅回路であるということもできる。さらに、差動増幅回路２２は、電流源回路２４を共有して構成されている。

【0052】

差動増幅回路２２は、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２１に入力される電圧の組み合わせに応じた出力電圧を、出力端子Ｏ１から出力する。差動増幅回路２２は、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２２に入力される電圧の組み合わせに応じた出力電圧を、出力端子Ｏ２から出力する。

【0053】

具体的には、差動増幅回路２２は、電源電圧を有する電源電位に接続された負荷回路２６と、第１入力端子Ｉ１、第２入力端子Ｉ２１、Ｉ２２、及び電流源回路２４に接続された差動段回路２７と、を含む。

【0054】

負荷回路２６は、ＰＭＯＳトランジスタＰ０を共有する２つのカレントミラー回路と等価であり、ＰＭＯＳトランジスタＰ０、ＰＭＯＳトランジスタＰ１、及びＰＭＯＳトランジスタＰ２を含む。ＰＭＯＳトランジスタＰ０のソース、ＰＭＯＳトランジスタＰ１のソース、及びＰＭＯＳトランジスタＰ２のソースは電源電位に接続され、ＰＭＯＳトランジスタＰ０のドレイン、ＰＭＯＳトランジスタＰ１のドレイン、及びＰＭＯＳトランジスタＰ２のドレインは差動段回路２７に接続されている。ＰＭＯＳトランジスタＰ０のゲート、ＰＭＯＳトランジスタＰ１のゲート及びＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ０のドレインと差動段回路２７とが接続されたノードｎｅｇ１に接続されている。

【0055】

負荷回路２６は、差動段回路２７の負荷となる回路である。負荷回路２６は、差動段回路２７に入力される電圧の差分に応じて流れる電流が決まる。詳細には、差動段回路２７に入力される電圧の差分に応じてＰＭＯＳトランジスタＰ０に流れる電流が決まり、ＰＭＯＳトランジスタＰ０に流れる電流に応じてＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２に流れる電流が決まる。

【0056】

差動段回路２７は、ＮＭＯＳトランジスタＮ０を共有する２つの差動段回路と等価であり、第１入力端子Ｉ１がゲートに接続されたＮＭＯＳトランジスタＮ０、第２入力端子Ｉ２１がゲートに接続されたＮＭＯＳトランジスタＮ１、及び第２入力端子Ｉ２２がゲートに接続されたＮＭＯＳトランジスタＮ２を含む。ＮＭＯＳトランジスタＮ０のドレインは負荷回路２６のＰＭＯＳトランジスタＰ０のドレインに接続され、ＮＭＯＳトランジスタＮ１のドレインは負荷回路２６のＰＭＯＳトランジスタＰ１のドレインに接続され、ＮＭＯＳトランジスタＮ２のドレインは負荷回路２６のＰＭＯＳトランジスタＰ２のドレインに接続されている。ＮＭＯＳトランジスタＮ０のソース、ＮＭＯＳトランジスタＮ１のソース、及びＮＭＯＳトランジスタＮ２のソースはノードｔｏｐを介して電流源回路２４に接続されている。また、差動段回路２７は、ＮＭＯＳトランジスタＮ０及びＮＭＯＳトランジスタＮ１を１つの対とした第１差動対と、ＮＭＯＳトランジスタＮ０及びＮＭＯＳトランジスタＮ２を１つの対とした第２差動対と、を含むということができる。

【0057】

差動段回路２７は、第１入力端子Ｉ１、第２入力端子Ｉ２１、Ｉ２２に接続されており、差動増幅回路２２に入力される電圧を受ける回路である。差動段回路２７は、入力される電圧の差分に応じて動作する。

【0058】

ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとが接続されたノードｐｏｓ１が、出力段回路２８Ａを介して出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインとが接続されたノードｐｏｓｅ２が、出力段回路２８Ｂを介して出力端子Ｏ２に接続されている。

【0059】

電流源回路２４は、ゲート同士が接続されたＮＭＯＳトランジスタＮ４及びＮＭＯＳトランジスタＮ５と、バイアス電流源ｉｂｐとを含む。ＮＭＯＳトランジスタＮ４のドレインは差動段回路２７に接続され、ソースは接地電圧を有する接地電位に接続されている。ＮＭＯＳトランジスタＮ５のドレイン、ＮＭＯＳトランジスタＮ４のゲート、及びＮＭＯＳトランジスタＮ５のゲートはノードｖｂｎに接続され、ＮＭＯＳトランジスタＮ５のソースは接地電位に接続されている。バイアス電流源ｉｂｐの一端は、電源電位に接続され、他端は、ＮＭＯＳトランジスタＮ５のドレインと接続されている。

【0060】

電流源回路２４は、差動増幅回路２２に電流を供給する回路である。ＮＭＯＳトランジスタＮ４及びＮＭＯＳトランジスタＮ５はカレントミラー回路を構成している。このカレントミラー回路によって、バイアス電流源ｉｂｎで生成された電流を差動増幅回路２２に供給することができる。

【0061】

出力段回路２８Ａは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との間のノードｐｏｓ１にゲートが接続されたＰＭＯＳトランジスタＰ３と、バイアス電流源ｉｂｎ１とを含む。ＰＭＯＳトランジスタＰ３のソースは電源電位に接続され、ドレインはバイアス電流源ｉｂｎ１に接続されている。バイアス電流源ｉｂｎ１の一端は、ＰＭＯＳトランジスタＰ３のドレインに接続され、他端は接地電位に接続されている。ＰＭＯＳトランジスタＰ３と、バイアス電流源ｉｂｎ１との間が、出力端子Ｏ１に接続されている。

【0062】

出力段回路２８Ｂは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との間のノードｐｏｓ２にゲートが接続されたＰＭＯＳトランジスタＰ４と、バイアス電流源ｉｂｎ２とを含む。ＰＭＯＳトランジスタＰ４のソースは電源電位に接続され、ドレインはバイアス電流源ｉｂｎ２に接続されている。バイアス電流源ｉｂｎ２の一端は、ＰＭＯＳトランジスタＰ４のドレインに接続され、他端は接地電位に接続されている。ＰＭＯＳトランジスタＰ４と、バイアス電流源ｉｂｎ２との間が、出力端子Ｏ２に接続されている。

【0063】

出力段回路２８Ａ及び出力段回路２８Ｂは、所望の電圧を供給するための回路である。出力段回路を設けることで、出力段回路を構成するＰＭＯＳトランジスタ及びバイアス電流源の設定値を変更して出力電圧を調整することができる。

【0064】

上記図２の差動増幅器２０は、上記図１９の従来技術の差動増幅器と比較して、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２と出力段回路２８Ａと出力端子Ｏ２が追加されている点が異なっている。つまり、上記図１９の従来の差動増幅器では２出力のためには２つの差動増幅器が必要であるが、上記図２の差動増幅器２０は、電流源回路２４と、第１入力端子Ｉ２１が接続されている部分回路である負荷回路２６のＰＭＯＳトランジスタＰ０及び差動段回路２７のＮＭＯＳトランジスタＮ０とを共有した１つの差動増幅器で２出力が可能となる。したがって、上記図１９の従来技術の差動増幅器と比較して、複数の出力が必要な場合に回路規模の増大を抑制することが可能となる。

【0065】

なお、上記の実施形態では、第１入力端子が１個、第２入力端子が２個、出力端子が２個の場合を例に説明したが、これに限定されるものではない。第２入力端子がＮ（Ｎは２以上）個の場合に出力端子がＮ個であればよい。第２入力端子及び出力端子がＮ個の場合には、上記図２の第２入力端子に接続された差動段回路の一部及び該差動段回路の一部に接続された負荷回路の一部がＮ個になり、必要な第２入力端子及び出力端子の数に応じて第２入力端子に接続された差動段回路の一部及び該差動段回路に接続された負荷回路の一部の数が決まる。

【0066】

差動増幅器２０では、差動増幅回路２２の、第１入力端子Ｉ１に接続されている部分回路を共有する差動増幅回路が個別に動作する。具体的には、差動増幅回路２２は、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２１に入力される電圧の組み合わせに応じた出力電圧を、出力段回路２８Ａを介して出力端子Ｏ１から出力する。差動増幅回路２２は、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２２に入力される電圧の組み合わせに応じた出力電圧を、出力段回路２８Ｂを介して出力端子Ｏ２から出力する。

【0067】

差動増幅回路２２は、差動段回路２７のＮＭＯＳトランジスタＮ０、ＮＭＯＳトランジスタＮ１にそれぞれ入力された基準電圧Ｖｒｅｆ、帰還ノードｆｂ１の電圧の差分に応じた電流が負荷回路２６のＰＭＯＳトランジスタＰ０、ＰＭＯＳトランジスタＰ１で生成され、その電流に基づいた電圧が出力段回路２８Ａを介して出力電圧として出力端子Ｏ１から出力される。差動段回路２７のＮＭＯＳトランジスタＮ０、ＮＭＯＳトランジスタＮ２についても同様に、差動段回路２７のＮＭＯＳトランジスタＮ０、ＮＭＯＳトランジスタＮ２にそれぞれ入力された基準電圧Ｖｒｅｆ、帰還ノードｆｂ２の電圧の差分に応じた電流が負荷回路２６のＰＭＯＳトランジスタＰ０、ＰＭＯＳトランジスタＰ２で生成され、その電流に基づいた電圧が出力段回路２８Ｂを介して出力電圧として出力端子Ｏ２から出力される。

【0068】

以上説明したように、本発明の第２の実施形態に係る差動増幅器２０によれば、第１入力端子に接続されている部分回路を共有する差動増幅回路の各々は、第１入力端子に入力される電圧、及び対応する第２入力端子に入力される電圧の組み合わせに応じた出力電圧を、対応する出力端子から出力する。このように、多入力多出力を実現することにより、回路規模の増大を抑制することが可能となる。

【0069】

なお、上記の実施形態では、第１入力端子が、反転入力端子であり、複数の第２入力端子が、非反転入力端子である場合を例に説明したが、これに限定されるものではない。第１入力端子が、非反転入力端子であり、複数の第２入力端子が、反転入力端子であってもよい。

【0070】

［第３の実施形態］
図３は、本発明の第３の実施形態に係る差動増幅器３０の構成を示す回路ブロック図である。本発明の第３の実施形態に係る差動増幅器３０は、第１の実施形態に係る差動増幅器１０に対して極性を反転させたものである。さらに本発明の第３の実施形態に係る差動増幅器３０は、出力段回路をさらに有する。

【0071】

差動増幅器３０は、反転入力端子である第１入力端子Ｉ１と、非反転入力端子である第２入力端子Ｉ２１、Ｉ２２と、第２入力端子Ｉ２１、Ｉ２２に対応する出力端子Ｏ１、Ｏ２と、第２入力端子Ｉ２１、Ｉ２２に対応して設けられた差動増幅回路３２Ａ、３２Ｂと、差動増幅回路３２Ａ、３２Ｂに接続された電流源回路３４と、出力端子Ｏ１、Ｏ２に対応して設けられた出力段回路３８Ａ、３８Ｂと、を含む。第１入力端子Ｉ１には基準電圧Ｖｒｅｆが入力され、第２入力端子Ｉ２１には帰還ノードｆｂ１の電圧が入力され、第２入力端子Ｉ２２には帰還ノードｆｂ２の電圧が入力される。

【0072】

差動増幅回路３２Ａ、３２Ｂは、電流源回路３４を共有して構成されている。

【0073】

差動増幅回路３２Ａは、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２１に入力される電圧の組み合わせに応じた出力電圧を、出力段回路３８Ａを介して出力端子Ｏ１から出力する。差動増幅回路３２Ｂは、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２２に入力される電圧の組み合わせに応じた出力電圧を、出力段回路３８Ｂを介して出力端子Ｏ２から出力する。

【0074】

具体的には、差動増幅回路３２Ａは、接地電位に接続された負荷回路３６Ａと、第１入力端子Ｉ１、第２入力端子Ｉ２１、及び電流源回路３４に接続された差動段回路３７Ａと、を含む。差動増幅回路３２Ｂは、接地電位に接続された負荷回路３６Ｂと、第１入力端子Ｉ１、第２入力端子Ｉ２２、及び電流源回路３４に接続された差動段回路３７Ｂと、を含む。

【0075】

負荷回路３６Ａは、ＮＭＯＳトランジスタＮ０及びＮＭＯＳトランジスタＮ１を含むカレントミラー回路である。ＮＭＯＳトランジスタＮ０のソース及びＮＭＯＳトランジスタＮ１のソースは接地電位に接続され、ＮＭＯＳトランジスタＮ０のドレイン及びＮＭＯＳトランジスタＮ１のドレインは差動段回路３７Ａに接続されている。ＮＭＯＳトランジスタＮ０のゲート及びＮＭＯＳトランジスタＮ１のゲートは、ＮＮＭＯＳトランジスタＮ１のドレインと差動段回路３７Ａとが接続されたノードｎｅｇ１に接続されている。

【0076】

負荷回路３６Ａは、差動段回路３７Ａの負荷となる回路である。負荷回路３６Ａは、差動段回路３７Ａに入力される電圧の差分に応じて流れる電流が決まる。詳細には、差動段回路３７Ａに入力される電圧の差分に応じてＮＭＯＳトランジスタＮ１に流れる電流が決まり、ＮＭＯＳトランジスタＮ１に流れる電流に応じてＮＭＯＳトランジスタＮ０に流れる電流が決まる。

【0077】

差動段回路３７Ａは、第１入力端子Ｉ１がゲートに接続されたＰＭＯＳトランジスタＰ０、及び第２入力端子Ｉ２１がゲートに接続されたＰＭＯＳトランジスタＰ１を含む。ＰＭＯＳトランジスタＰ０のドレインは負荷回路３６ＡのＮＭＯＳトランジスタＮ０のドレインに接続され、ＰＭＯＳトランジスタＰ１のドレインは負荷回路３６ＡのＮＭＯＳトランジスタＮ１のドレインに接続されている。ＰＭＯＳトランジスタＰ０のソース及びＰＭＯＳトランジスタＰ１のソースはノードｔｏｐを介して電流源回路３４に接続されている。また、差動段回路３７Ａは、ＰＭＯＳトランジスタＰ０及びＰＭＯＳトランジスタＰ１を１つの対とした差動対を含むということができる。

【0078】

差動段回路３７Ａは、第１入力端子Ｉ１及び第２入力端子Ｉ２１に接続されており、差動増幅回路３２Ａに入力される電圧を受ける回路である。差動段回路３７Ａは、入力される電圧の差分に応じて動作する。

【0079】

ＮＭＯＳトランジスタＮ０のドレインとＰＭＯＳトランジスタＰ０のドレインとが接続されたノードｐｏｓ１が、出力段回路３８Ａを介して出力端子Ｏ１に接続されている。

【0080】

負荷回路３６Ｂは、ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ３を含むカレントミラー回路である。ＮＭＯＳトランジスタＮ２のソース及びＮＭＯＳトランジスタＮ３のソースは接地電位に接続され、ＮＭＯＳトランジスタＮ２のドレイン及びＮＭＯＳトランジスタＮ３のドレインは差動段回路３７Ｂに接続されている。ＮＰＭＯＳトランジスタＮ２のゲート及びＮＭＯＳトランジスタＮ３のゲートは、ＮＭＯＳトランジスタＮ３のドレインと差動段回路３７Ｂとが接続されたノードｎｅｇ２に接続されている。

【0081】

負荷回路３６Ｂは、差動段回路３７Ｂの負荷となる回路である。負荷回路３６Ｂは、差動段回路３７Ｂに入力される電圧の差分に応じて流れる電流が決まる。詳細には、差動段回路３７Ｂに入力される電圧の差分に応じてＮＭＯＳトランジスタＮ３に流れる電流が決まり、ＮＭＯＳトランジスタＮ３に流れる電流に応じてＮＭＯＳトランジスタＮ２に流れる電流が決まる。

【0082】

差動段回路３７Ｂは、第１入力端子Ｉ１がゲートに接続されたＰＭＯＳトランジスタＰ３、及び第２入力端子Ｉ２２がゲートに接続されたＰＭＯＳトランジスタＰ２を含む。ＰＭＯＳトランジスタＰ３のドレインは負荷回路３６ＢのＮＭＯＳトランジスタＮ３のドレインに接続され、ＰＭＯＳトランジスタＰ２のドレインは負荷回路３６ＢのＮＭＯＳトランジスタＮ２のドレインに接続されている。ＰＭＯＳトランジスタＰ２のソース及びＰＭＯＳトランジスタＰ３のソースはノードｔｏｐを介して電流源回路３４に接続されている。また、差動段回路３７Ｂは、ＰＭＯＳトランジスタＰ３及びＰＭＯＳトランジスタＰ２を１つの対とした差動対を含むということができる。

【0083】

差動段回路３７Ｂは、第１入力端子Ｉ１及び第２入力端子Ｉ２１に接続されており、差動増幅回路３２Ｂに入力される電圧を受ける回路である。差動段回路３７Ｂは、入力される電圧の差分に応じて動作する。

【0084】

ＮＭＯＳトランジスタＮ２のドレインとＰＭＯＳトランジスタＰ２のドレインとが接続されたノードｐｏｓ２が、出力段回路３８Ｂを介して出力端子Ｏ２に接続されている。

【0085】

電流源回路３４は、ゲート同士が接続されたＰＭＯＳトランジスタＰ４及びＰＭＯＳトランジスタＰ５と、バイアス電流源ｉｂｎとを含む。ＰＭＯＳトランジスタＰ４のドレインは差動段回路３７Ａ及び差動段回路３７Ｂに接続され、ソースは電源電圧を有する電源電位に接続されている。ＰＭＯＳトランジスタＰ５のドレイン、ＰＭＯＳトランジスタＰ４のゲート、及びＰＭＯＳトランジスタＰ５のゲートはノードｖｂｐに接続され、ＰＭＯＳトランジスタＰ５のソースは電源電位に接続されている。バイアス電流源ｉｂｎの一端は接地電位に接続され、他端はＰＭＯＳトランジスタＰ５のドレインと接続されている。

【0086】

電流源回路３４は、差動増幅回路３２Ａ及び３２Ｂに電流を供給する回路である。ＰＭＯＳトランジスタＰ４及びＰＭＯＳトランジスタＰ５はカレントミラー回路を構成している。このカレントミラー回路によって、バイアス電流源ｉｂｎで生成された電流を差動増幅回路３２Ａ及び３２Ｂに供給することができる。

【0087】

出力段回路３８Ａは、ＰＭＯＳトランジスタＰ０とＮＭＯＳトランジスタＮ０とが接続されたノードｐｏｓ１にゲートが接続されたＮＭＯＳトランジスタＮ４と、バイアス電流源ｉｂｐ１とを含む。ＮＭＯＳトランジスタＮ４のソースは接地電位に接続され、ドレインはバイアス電流源ｉｂｐ１に接続されている。バイアス電流源ｉｂｐ１の一端は、ＮＭＯＳトランジスタＮ４のドレインに接続され、他端は電源電位に接続されている。ＮＭＯＳトランジスタＰ４と、バイアス電流源ｉｂｐ１との間が、出力端子Ｏ１に接続されている。

【0088】

出力段回路２８Ｂは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とが接続されたノードｐｏｓ２にゲートが接続されたＮＭＯＳトランジスタＮ５と、バイアス電流源ｉｂｐ２とを含む。ＮＭＯＳトランジスタＮ５のソースは接地電位に接続され、ドレインはバイアス電流源ｉｂｐ２に接続されている。バイアス電流源ｉｂｐ２の一端は、ＮＭＯＳトランジスタＮ５のドレインに接続され、他端は電源電位に接続されている。ＮＭＯＳトランジスタＮ５と、バイアス電流源ｉｂｐ２との間が、出力端子Ｏ２に接続されている。

【0089】

出力段回路２８Ａ及び出力段回路２８Ｂは、所望の電圧を供給するための回路である。出力段回路を設けることで、出力段回路を構成するＮＭＯＳトランジスタ及びバイアス電流源の設定値を変更して出力電圧を調整することができる。

【0090】

上記図３の差動増幅器３０は、上記図１９の従来技術の差動増幅器の極性を反転させたものと比較して、差動増幅回路３２Ｂ、出力段回路３８Ｂ、及び出力端子Ｏ２が設けられている点が異なっている。つまり、上記図１９の従来技術の差動増幅器の極性を反転させたものでは２出力のためには２つの差動増幅器が必要であるが、上記図３の差動増幅器３０は、電流源回路３４を共有した１つの差動増幅器で２出力が可能となる。したがって、上記図１９の従来技術の差動増幅器の極性を反転させたものと比較して、複数の出力が必要な場合に回路規模の増大を抑制することが可能となる。

【0091】

なお、上記の実施形態では、第１入力端子が１個、第２入力端子が２個、出力端子が２個の場合を例に説明したが、これに限定されるものではない。第２入力端子がＮ（Ｎは２以上）個の場合に出力端子をＮ個設けることができる。第２入力端子及び出力端子がＮ個の場合には、上記図３の差動増幅回路がＮ個になり、必要な第２入力端子及び出力端子の数に応じて差動増幅回路の数が決まる。

【0092】

差動増幅器３０では、差動増幅回路３２Ａ、３２Ｂが個別に動作する。具体的には、差動増幅回路３２Ａは、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２１に入力される電圧の組み合わせに応じた出力電圧を、出力段回路３８Ａを介して出力端子Ｏ１から出力する。差動増幅回路３２Ｂは、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２２に入力される電圧の組み合わせに応じた出力電圧を、出力段回路３８Ｂを介して出力端子Ｏ２から出力する。

【0093】

差動増幅回路３２Ａは、差動段回路３７Ａに入力された基準電圧Ｖｒｅｆと帰還ノードｆｂ１の電圧の差分に応じた電流が負荷回路３６Ａで生成され、その電流に基づいた電圧が出力電圧として出力端子Ｏ１から出力される。差動増幅回路３２Ｂも同様に、差動段回路３７Ｂに入力された基準電圧Ｖｒｅｆと帰還ノードｆｂ２の電圧の差分に応じた電流が負荷回路３６Ｂで生成され、その電流に基づいた電圧が出力電圧として出力端子Ｏ２から出力される。

【0094】

以上説明したように、本発明の第３の実施形態に係る差動増幅器３０によれば、差動増幅回路の各々は、第１入力端子に入力される電圧、及び対応する第２入力端子に入力される電圧の組み合わせに応じた出力電圧を、対応する出力端子から出力する。このように、多入力多出力を実現することにより、回路規模の増大を抑制することが可能となる。

【0095】

なお、上記の実施形態では、第１入力端子が、反転入力端子であり、複数の第２入力端子が、非反転入力端子である場合を例に説明したが、これに限定されるものではない。第１入力端子が、非反転入力端子であり、複数の第２入力端子が、反転入力端子であってもよい。

【0096】

［第４の実施形態］
図４は、本発明の第４の実施形態に係る差動増幅器４０の構成を示す回路ブロック図である。本発明の第４の実施形態に係る差動増幅器４０は、第２の実施形態に係る差動増幅器２０に対して極性を反転させたものである。

【0097】

差動増幅器４０は、反転入力端子である第１入力端子Ｉ１と、非反転入力端子である第２入力端子Ｉ２１、Ｉ２２と、第２入力端子Ｉ２１、Ｉ２２に対応する出力端子Ｏ１、Ｏ２と、差動増幅回路４２と、出力端子Ｏ１、Ｏ２に対応して設けられた出力段回路４８Ａ、４８Ｂと、差動増幅回路４２に接続された電流源回路４４と、を含む。第１入力端子Ｉ１には基準電圧Ｖｒｅｆが入力され、第２入力端子Ｉ２１には帰還ノードｆｂ１の電圧が入力され、第２入力端子Ｉ２２には帰還ノードｆｂ２の電圧が入力される。

【0098】

差動増幅回路４２は、第２入力端子Ｉ２１、Ｉ２２に対応した、第１入力端子Ｉ１に接続されている部分回路を共有するように構成されている。つまり、差動増幅回路４２は、第１入力端子Ｉ１に接続されている部分回路を共有した複数の差動増幅回路であるということもできる。さらに、差動増幅回路４２は、電流源回路４４を共有して構成されている。

【0099】

差動増幅回路４２は、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２１に入力される電圧の組み合わせに応じた出力電圧を、出力段回路４８Ａを介して出力端子Ｏ１から出力する。差動増幅回路４２は、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２２に入力される電圧の組み合わせに応じた出力電圧を、出力段回路４８Ｂを介して出力端子Ｏ２から出力する。

【0100】

具体的には、差動増幅回路４２は、接地電位に接続された負荷回路４６と、第１入力端子Ｉ１、第２入力端子Ｉ２１、Ｉ２２、及び電流源回路４４に接続された差動段回路４７と、を含む。

【0101】

負荷回路４６は、ＮＭＯＳトランジスタＮ０を共有する２つのカレントミラー回路と等価であり、ＮＭＯＳトランジスタＮ０、ＮＭＯＳトランジスタＮ１、及びＮＭＯＳトランジスタＮ２を含む。ＮＭＯＳトランジスタＮ０のソース、ＮＭＯＳトランジスタＮ１のソース、及びＮＭＯＳトランジスタＮ２のソースは接地電位に接続され、ＮＭＯＳトランジスタＮ０のドレイン、ＮＭＯＳトランジスタＮ１のドレイン、及びＮＭＯＳトランジスタＮ２のドレインは差動段回路４７に接続されている。ＮＭＯＳトランジスタＮ０のゲート、ＮＭＯＳトランジスタＮ１のゲート及びＮＭＯＳトランジスタＮ２のゲートは、ＮＭＯＳトランジスタＮ０のドレインと差動段回路４７とが接続されたノードｎｅｇ１に接続されている。

【0102】

負荷回路４６は、差動段回路４７の負荷となる回路である。負荷回路４６は、差動段回路４７に入力される電圧の差分に応じて流れる電流が決まる。詳細には、差動段回路４７に入力される電圧の差分に応じてＮＭＯＳトランジスタＮ０に流れる電流が決まり、ＮＭＯＳトランジスタＮ０に流れる電流に応じてＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２に流れる電流が決まる。

【0103】

差動段回路４７は、ＰＭＯＳトランジスタＰ０を共有する２つの差動段回路と等価であり、第１入力端子Ｉ１がゲートに接続されたＰＭＯＳトランジスタＰ０、第２入力端子Ｉ２１がゲートに接続されたＰＭＯＳトランジスタＰ１、及び第２入力端子Ｉ２２がゲートに接続されたＰＭＯＳトランジスタＰ２を含む。ＰＭＯＳトランジスタＰ０のドレインは負荷回路４６のＮＭＯＳトランジスタＮ０のドレインに接続され、ＰＭＯＳトランジスタＰ１のドレインは負荷回路４６のＮＭＯＳトランジスタＮ１のドレインに接続され、ＰＭＯＳトランジスタＰ２のドレインは負荷回路４６のＮＭＯＳトランジスタＮ２のドレインに接続されている。ＰＭＯＳトランジスタＰ０のソース、ＰＭＯＳトランジスタＰ１のソース、及びＰＭＯＳトランジスタＰ２のソースはノードｔｏｐを介して電流源回路４４に接続されている。また、差動段回路４７は、ＰＭＯＳトランジスタＰ０及びＰＭＯＳトランジスタＰ１を１つの対とした第１差動対と、ＰＭＯＳトランジスタＰ０及びＰＭＯＳトランジスタＰ２を１つの対とした第２差動対と、を含むということができる。

【0104】

差動段回路４７は、第１入力端子Ｉ１、第２入力端子Ｉ２１、Ｉ２２に接続されており、差動増幅回路４２に入力される電圧を受ける回路である。差動段回路４７は、入力される電圧の差分に応じて動作する。

【0105】

ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとが接続されたノードｐｏｓ１が、出力段回路４８Ａを介して出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインとが接続されたノードｐｏｓ２が、出力段回路４８Ｂを介して出力端子Ｏ２に接続されている。

【0106】

電流源回路４４は、ゲート同士が接続されたＰＭＯＳトランジスタＰ４及びＰＭＯＳトランジスタＰ５と、バイアス電流源ｉｂｎとを含む。ＰＭＯＳトランジスタＰ４のドレインは差動段回路４７に接続され、ソースは電源電圧を有する電源電位に接続されている。ＰＭＯＳトランジスタＰ５のドレイン、ＰＭＯＳトランジスタＰ４のゲート、及びＰＭＯＳトランジスタＰ５のゲートはノードｖｂｐに接続され、ＰＭＯＳトランジスタＰ５のソースは電源電位に接続されている。バイアス電流源ｉｂｎの一端は、接地電位に接続され、他端は、ＰＭＯＳトランジスタＰ５のドレインと接続されている。

【0107】

電流源回路４４は、差動増幅回路４２に電流を供給する回路である。ＰＭＯＳトランジスタＰ４及びＰＭＯＳトランジスタＰ５はカレントミラー回路を構成している。このカレントミラー回路によって、バイアス電流源ｉｂｎで生成された電流を差動増幅回路４２に供給することができる。

【0108】

出力段回路４８Ａは、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とが接続されたノードｐｏｓ１にゲートが接続されたＮＭＯＳトランジスタＮ３と、バイアス電流源ｉｂｐ１とを含む。ＮＭＯＳトランジスタＮ３のソースは接地電位に接続され、ドレインはバイアス電流源ｉｂｐ１に接続されている。バイアス電流源ｉｂｐ１の一端は、ＮＭＯＳトランジスタＮ３のドレインに接続され、他端は電源電位に接続されている。ＮＭＯＳトランジスタＮ３と、バイアス電流源ｉｂｐ１との間が、出力端子Ｏ１に接続されている。

【0109】

出力段回路４８Ｂは、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２とが接続されたノードｐｏｓ２にゲートが接続されたＮＭＯＳトランジスタＮ４と、バイアス電流源ｉｂｐ２とを含む。ＮＭＯＳトランジスタＮ４のソースは接地電位に接続され、ドレインはバイアス電流源ｉｂｐ２に接続されている。バイアス電流源ｉｂｐ２の一端は、ＮＭＯＳトランジスタＮ４のドレインに接続され、他端は電源電位に接続されている。ＮＭＯＳトランジスタＮ４と、バイアス電流源ｉｂｐ２との間が、出力端子Ｏ２に接続されている。

【0110】

出力段回路４８Ａ及び出力段回路４８Ｂは、所望の電圧を供給するための回路である。出力段回路を設けることで、出力段回路を構成するＮＭＯＳトランジスタ及びバイアス電流源の設定値を変更して出力電圧を調整することができる。

【0111】

上記図４の差動増幅器４０は、上記図１９の従来技術の差動増幅器の極性を反転させたものと比較して、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２と出力段回路４８Ｂと出力端子Ｏ２が追加されている点が異なっている。つまり、上記図１９の従来の差動増幅器の極性を反転させたものでは２出力のためには２つの差動増幅器が必要であるが、上記図４の差動増幅器４０は、電流源回路４４と、第１入力端子Ｉ２１が接続されている部分回路である負荷回路４６のＮＭＯＳトランジスタＮ０及び差動段回路４７のＰＭＯＳトランジスタＰ０とを共有した１つの差動増幅器で２出力が可能となる。したがって、上記図１９の従来技術の差動増幅器の極性を反転させたものと比較して、複数の出力が必要な場合に回路規模の増大を抑制することが可能となる。

【0112】

なお、上記の実施形態では、第１入力端子が１個、第２入力端子が２個、出力端子が２個の場合を例に説明したが、これに限定されるものではない。第２入力端子がＮ（Ｎは２以上）個の場合に出力端子がＮ個であればよい。第２入力端子及び出力端子がＮ個の場合には、上記図４の第２入力端子に接続された差動段回路の一部及び該差動段回路の一部に接続された負荷回路の一部がＮ個になり、必要な第２入力端子及び出力端子の数に応じて第２入力端子に接続された差動段回路の一部及び該差動段回路に接続された負荷回路の一部の数が決まる。

【0113】

差動増幅器４０では、差動増幅回路４２の、第１入力端子Ｉ１に接続されている部分回路を共有する差動増幅回路が個別に動作する。具体的には、差動増幅回路４２は、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２１に入力される電圧の組み合わせに応じた出力電圧を、出力段回路４８Ａを介して出力端子Ｏ１から出力する。差動増幅回路４２は、第１入力端子Ｉ１に入力される電圧、及び第２入力端子Ｉ２２に入力される電圧の組み合わせに応じた出力電圧を、出力段回路４８Ｂを介して出力端子Ｏ２から出力する。

【0114】

差動増幅回路４２は、差動段回路４７のＰＭＯＳトランジスタＰ０、ＰＭＯＳトランジスタＰ１にそれぞれ入力された基準電圧Ｖｒｅｆ、帰還ノードｆｂ１の電圧の差分に応じた電流が負荷回路４６のＮＭＯＳトランジスタＮ０、ＮＭＯＳトランジスタＮ１で生成され、その電流に基づいた電圧が出力段回路４８Ａを介して出力電圧として出力端子Ｏ１から出力される。差動段回路４７のＰＭＯＳトランジスタＰ０、ＰＭＯＳトランジスタＰ２についても同様に、差動段回路４７のＰＭＯＳトランジスタＰ０、ＰＭＯＳトランジスタＰ２にそれぞれ入力された基準電圧Ｖｒｅｆ、帰還ノードｆｂ２の電圧の差分に応じた電流が負荷回路４６のＮＭＯＳトランジスタＮ０、ＮＭＯＳトランジスタＮ２で生成され、その電流に基づいた電圧が出力段回路４８Ｂを介して出力電圧として出力端子Ｏ２から出力される。

【0115】

以上説明したように、本発明の第４の実施形態に係る差動増幅器４０によれば、第１入力端子に接続されている部分回路を共有する差動増幅回路の各々は、第１入力端子に入力される電圧、及び対応する第２入力端子に入力される電圧の組み合わせに応じた出力電圧を、対応する出力端子から出力する。このように、差動増幅器１つで多入力多出力を実現することにより、回路規模の増大を抑制することが可能となる。

【0116】

なお、上記の実施形態では、第１入力端子が、反転入力端子であり、複数の第２入力端子が、非反転入力端子である場合を例に説明したが、これに限定されるものではない。第１入力端子が、非反転入力端子であり、複数の第２入力端子が、反転入力端子であってもよい。

【0117】

［第５の実施形態］
図５は、本発明の第５の実施形態に係るレギュレータ５０の構成を示す回路ブロック図である。

【0118】

レギュレータ５０が上記第１の実施形態で説明した差動増幅器１０を含む場合を例に挙げて説明する。差動増幅器１０の第１入力端子Ｉ１には基準電圧Ｖｒｅｆが印加される。差動増幅器１０の出力端子Ｏ１はＰＭＯＳトランジスタＰ１０のゲートに接続されている。レギュレータ５０は、ＰＭＯＳトランジスタＰ１０及び帰還抵抗Ｒ０、Ｒ１の直列回路５２を含む。

【0119】

ＰＭＯＳトランジスタＰ１０のソースは電源電圧を有する電源電位に接続され、ドレインは帰還抵抗Ｒ０に接続されている。帰還抵抗Ｒ０の一端はＰＭＯＳトランジスタＰ１０のドレインに接続され、他端は帰還抵抗Ｒ１に接続されている。帰還抵抗Ｒ１の一端は帰還抵抗Ｒ０の他端に接続され、他端は接地電圧を有する接地電位に接続されている。

【0120】

ＰＭＯＳトランジスタＰ１０のドレイン及び帰還抵抗Ｒ０の一端の間が、出力端子Ｏ１０に接続されている。出力端子Ｏ１０は、キャパシタＣｏｕｔ１を介して接地電位と接続されている。帰還抵抗Ｒ０、Ｒ１の間の帰還ノードｆｂ１が、差動増幅器１０の第２入力端子Ｉ２１と接続されている。

【0121】

差動増幅器１０の出力端子Ｏ２は、ＰＭＯＳトランジスタＰ２０のゲートに接続されている。レギュレータ５０は、ＰＭＯＳトランジスタＰ２０及び帰還抵抗Ｒ２、Ｒ３の直列回路５４を含む。

【0122】

ＰＭＯＳトランジスタＰ２０のソースは電源電位に接続され、ドレインは帰還抵抗Ｒ２に接続されている。帰還抵抗Ｒ２の一端はＰＭＯＳトランジスタＰ２０のドレインに接続され、他端は帰還抵抗Ｒ３に接続されている。帰還抵抗Ｒ３の一端は帰還抵抗Ｒ２の他端に接続され、他端は接地電位に接続されている。

【0123】

ＰＭＯＳトランジスタＰ２０のドレイン及び帰還抵抗Ｒ２の一端の間が、出力端子Ｏ２０に接続されている。出力端子Ｏ２０は、キャパシタＣｏｕｔ２を介して接地電位と接続されている。帰還抵抗Ｒ２、Ｒ３の間の帰還ノードｆｂ２が、差動増幅器１０の第２入力端子Ｉ２２と接続されている。

【0124】

レギュレータ５０は、差動増幅器１０の非反転端子である第１入力端子Ｉ１に基準電圧Ｖｒｅｆを入力し、差動増幅器１０の反転端子である第２入力端子Ｉ２１に帰還ノードｆｂ１の電圧を入力し、出力端子Ｏ１０の出力電圧Ｖｏｕｔ１を一定に維持する。

【0125】

また、レギュレータ５０は、差動増幅器１０の非反転端子である第１入力端子Ｉ１に基準電圧Ｖｒｅｆを入力し、差動増幅器１０の反転端子である第２入力端子Ｉ２２に帰還ノードｆｂ２の電圧を入力し、出力端子Ｏ２０の出力電圧Ｖｏｕｔ２を一定に維持する。

【0126】

このとき、差動増幅器１０では、差動増幅回路１２Ａ、１２Ｂが個別に動作する。また帰還抵抗Ｒ０、Ｒ１の分圧比と帰還抵抗Ｒ２、Ｒ３の分圧比とを異ならせることにより、個別の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を発生させることができる。

【0127】

図６に、レギュレータ５０の出力電圧の特性図を示す。レギュレータ５０は、電源電圧ＶＤＤに応じて、個別の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を発生させていることが分かる。

【0128】

以上説明したように、第５の実施形態に係るレギュレータ５０によれば、１つのレギュレータで多入力及び多出力が可能となるため、複数の出力が必要な場合にレギュレータを複数設ける従来のものと比べて回路規模の増大を抑制することができる。

【0129】

なお、上記の実施形態では、レギュレータ５０が、上記第１の実施形態で説明した差動増幅器１０を用いて構成される場合を例に説明したが、これに限定されるものではない。上記図５に示すように、レギュレータ５０が、上記第２の実施形態～第４の実施形態で説明した差動増幅器２０、３０、又は４０を用いて構成されてもよい。

【0130】

［第６の実施形態］
図７は、本発明の第６の実施形態に係るオペアンプ８０の構成を示す回路ブロック図である。

【0131】

オペアンプ８０は、入力端子ｉｎ＋、ｉｎ１－、ｉｎ２－と、出力端子ｏｕｔ１，ｏｕｔ２に接続されている。

【0132】

図８は、図７に示した第６の実施形態に係るオペアンプ８０の具体的な構成を示す回路ブロック図である。オペアンプ８０が、上記第２の実施形態で説明した差動増幅器２０を含む場合を挙げて説明する。

【0133】

差動増幅器２０の第１入力端子Ｉ１は、入力端子ｉｎ＋に接続され、第２入力端子Ｉ２１、Ｉ２２は、入力端子ｉｎ１－、ｉｎ２－に接続されている。

【0134】

差動増幅器２０の出力端子Ｏ１が、ＰＭＯＳトランジスタＰ１０のゲートに接続されている。オペアンプ８０は、ＰＭＯＳトランジスタＰ１０及びバイアス電流源ｉｂｎ１０の直列回路である増幅回路８２Ａを含む。ＰＭＯＳトランジスタＰ１０のソースは電源電圧を有する電源電位に接続され、ドレインはバイアス電流源ｉｂｎ１０に接続されている。バイアス電流源ｉｂｎ１０の一端はＰＭＯＳトランジスタＰ１０のドレインに接続され、他端は接地電圧を有する接地電位に接続されている。ＰＭＯＳトランジスタＰ１０のドレイン及びバイアス電流源ｉｂｎ１０の一端の間が、出力端子ｏｕｔ１と接続されている。

【0135】

差動増幅器２０の出力端子Ｏ２が、ＰＭＯＳトランジスタＰ２０のゲートに接続されている。オペアンプ８０は、ＰＭＯＳトランジスタＰ２０及びバイアス電流源ｉｂｎ２０の直列回路である増幅回路８２Ｂを含む。ＰＭＯＳトランジスタＰ２０のソースは電源電位に接続され、ドレインはバイアス電流源ｉｂｎ２０に接続されている。バイアス電流源ｉｂｎ２０の一端はＰＭＯＳトランジスタＰ２０のドレインに接続され、他端は接地電位に接続されている。ＰＭＯＳトランジスタＰ２０のドレイン及びバイアス電流源ｉｂｎ２０の一端の間が、出力端子ｏｕｔ２と接続されている。

【0136】

このオペアンプ８０を用いて例えば図９に示すような反転増幅器９０が構成される。

【0137】

例えば、反転増幅器９０におけるオペアンプ８０の入力端子ｉｎ＋には、基準電圧Ｖｒｅｆが印加される。また、オペアンプ８０の入力端子ｉｎ１－は、帰還抵抗Ｒ０、Ｒ１を介して、入力電圧Ｖｉｎと出力端子ｏｕｔ１に接続されている。また、オペアンプ８０の入力端子ｉｎ２－は、帰還抵抗Ｒ２、Ｒ３を介して、入力電圧Ｖｉｎと出力端子ｏｕｔ２に接続されている。

【0138】

帰還抵抗Ｒ０の一端はオペアンプ８０の入力端子ｉｎ１－に接続され、他端はオペアンプ８０の出力端子ｏｕｔ１に接続されている。帰還抵抗Ｒ１の一端は入力電圧Ｖｉｎに接続され、他端は帰還抵抗Ｒ０の一端、オペアンプ８０の入力端子ｉｎ１－に接続されている。帰還抵抗Ｒ２の一端はオペアンプ８０の入力端子ｉｎ２－に接続され、他端はオペアンプ８０の出力端子ｏｕｔ２に接続されている。帰還抵抗Ｒ３の一端は入力電圧Ｖｉｎ、帰還抵抗Ｒ１の一端に接続され、他端は帰還抵抗Ｒ２の一端、オペアンプ８０の入力端子ｉｎ２－に接続されている。

【0139】

反転増幅器９０は、帰還抵抗Ｒ０、Ｒ１の抵抗比によって入力電圧Ｖｉｎの“－Ｎ倍”の出力電圧Ｖｏｕｔ１を発生させると共に、帰還抵抗Ｒ２、Ｒ３の抵抗比によって入力電圧Ｖｉｎの“－Ｎ倍”の出力電圧Ｖｏｕｔ２を発生させる。このとき、差動増幅器２０では、第１入力端子Ｉ１に接続されている部分回路を共有する差動増幅回路２２が個別に動作する。また反転増幅器９０は、帰還抵抗Ｒ０、Ｒ１の抵抗比と、帰還抵抗Ｒ２、Ｒ３の抵抗比を異ならせることにより、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２として、個別に“－Ｎ倍”の出力電圧を発生させることができる。

【0140】

図１０に、反転増幅器９０の出力電圧の特性図を示す。帰還抵抗Ｒ０、Ｒ１の抵抗比と、帰還抵抗Ｒ２、Ｒ３の抵抗比とを異ならせることで、入力電圧Ｖｉｎの“－Ｎ倍”（例えば、Ｎ＝０．２５、０．５、２、４）の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を個別に発生させていることが分かる。

【0141】

また、オペアンプ８０を用いて例えば図１１に示すような非反転増幅器１００が構成される。

【0142】

例えば、非反転増幅器１００におけるオペアンプ８０の入力端子ｉｎ＋には、入力電圧Ｖｉｎが印加される。また、オペアンプ８０の入力端子ｉｎ１－は、帰還抵抗Ｒ０、Ｒ１を介して、基準電圧Ｖｒｅｆと出力端子ｏｕｔ１に接続されている。また、オペアンプ８０の入力端子ｉｎ２－は、帰還抵抗Ｒ２、Ｒ３を介して、基準電圧Ｖｒｅｆと出力端子ｏｕｔ２に接続されている。

【0143】

非反転増幅器１００は帰還抵抗Ｒ０、Ｒ１の抵抗比によって入力電圧Ｖｉｎの“Ｎ倍”の出力電圧Ｖｏｕｔ１を発生させると共に、帰還抵抗Ｒ２、Ｒ３の抵抗比によって入力電圧Ｖｉｎの“Ｎ倍”の出力電圧Ｖｏｕｔ２を発生させる。このとき、差動増幅器２０では、第１入力端子Ｉ１に接続されている部分回路を共有する差動増幅回路２２が個別に動作する。また非反転増幅器１００は、帰還抵抗Ｒ０、Ｒ１の抵抗比と、帰還抵抗Ｒ２、Ｒ３の抵抗比を異ならせることにより、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２として、個別に“Ｎ倍”の出力電圧を発生させることができる。

【0144】

図１２に、非反転増幅器１００の出力電圧の特性図を示す。帰還抵抗Ｒ０、Ｒ１の抵抗比と、帰還抵抗Ｒ２、Ｒ３の抵抗比とを異ならせることで、入力電圧Ｖｉｎの“Ｎ倍”（例えば、Ｎ＝０．２５、０．５、２、４）の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を個別に発生させていることが分かる。

【0145】

また、オペアンプ８０を用いて例えば図１３に示すようなボルテージフォロワ１１０が構成される。

【0146】

例えば、ボルテージフォロワ１１０におけるオペアンプ８０の入力端子ｉｎ＋には、入力電圧Ｖｉｎが印加される。また、オペアンプ８０の入力端子ｉｎ１－は、オペアンプ８０の出力端子ｏｕｔ１と帰還ノードによって接続されている。また、オペアンプ８０の入力端子ｉｎ２－は、オペアンプ８０の出力端子ｏｕｔ２と帰還ノードによって接続されている。

【0147】

ボルテージフォロワ１１０は、入力電圧Ｖｉｎの“１倍”の出力電圧を発生させる。

【0148】

このとき、差動増幅器２０では、第１入力端子Ｉ１に接続されている部分回路を共有する差動増幅回路２２が個別に動作する。またボルテージフォロワ１１０は、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２として、個別に“１倍”の出力電圧を発生させることができる。

【0149】

図１４に、ボルテージフォロワ１１０の出力電圧の特性図を示す。入力電圧Ｖｉｎの“１倍”の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を個別に発生させていることが分かる。

【0150】

以上説明したように、第６の実施形態に係るオペアンプ８０によれば、１つのオペアンプで多入力及び多出力の反転増幅器、非反転増幅器、ボルテージフォロワが構成可能となるため、複数の出力が必要な場合にこれらの回路を複数設ける従来のものと比べて回路規模の増大を抑制することができる。

【0151】

なお、上記の実施形態では、オペアンプ８０が、上記第２の実施形態で説明した差動増幅器２０を用いて構成される場合を例に説明したが、これに限定されるものではない。上記図８に示すように、オペアンプ８０が、上記第３の実施形態、第４の実施形態で説明した差動増幅器３０、又は４０を用いて構成されてもよい。

【0152】

［第７の実施形態］
上記図７は、本発明の第７の実施形態に係るコンパレータ１５０の構成を示す回路ブロック図である。

【0153】

コンパレータ１５０は、入力端子ｉｎ＋、ｉｎ１－、ｉｎ２－と、出力端子ｏｕｔ１，ｏｕｔ２に接続されている。

【0154】

図１５は、図７に示した第７の実施形態に係るコンパレータ１５０の具体的な構成を示す回路ブロック図である。コンパレータ１５０が、上記第２の実施形態で説明した差動増幅器２０を含む場合を挙げて説明する。

【0155】

差動増幅器２０の第１入力端子Ｉ１は、入力端子ｉｎ＋に接続され、第２入力端子Ｉ２１、Ｉ２２は、入力端子ｉｎ１－、ｉｎ２－に接続されている。

【0156】

差動増幅器２０の出力端子Ｏ１が、インバータ回路Ｘ１を介して出力端子ｏｕｔ１と接続されている。

【0157】

差動増幅器２０の出力端子Ｏ２が、インバータ回路Ｘ２を介して出力端子ｏｕｔ２と接続されている。

【0158】

また、このコンパレータ１５０を用いて例えば図１６に示すような比較器１６０が構成される。

【0159】

例えば、比較器１６０におけるコンパレータ１５０の入力端子ｉｎ＋には、入力電圧Ｖｉｎが印加される。また、コンパレータ１５０の入力端子ｉｎ１－には、基準電圧Ｖｒｅｆ１が印加される。また、コンパレータ１５０の入力端子ｉｎ２－には、基準電圧Ｖｒｅｆ２が印加される。

【0160】

コンパレータ１５０の出力端子ｏｕｔ１から出力電圧Ｖｏｕｔ１が出力される。また、コンパレータ１５０の出力端子ｏｕｔ２から出力電圧Ｖｏｕｔ２が出力される。

【0161】

比較器１６０は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ１とを比較した結果に応じた出力電圧を発生させると共に、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ２とを比較した結果に応じた出力電圧を発生させる。このとき、差動増幅器２０では、第１入力端子Ｉ１に接続されている部分回路を共有する差動増幅回路２２が個別に動作する。また、入力電圧Ｖｉｎに対して基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を任意に設定することにより、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２として、個別に、比較結果に応じた出力電圧を出力させる。

【0162】

図１７の上段、下段のそれぞれに、比較器１６０の出力電圧の特性図を示す。Ｖｒｅｆ１／Ｖｒｅｆ２＝Ａとし、Ａ＜Ｂ＜Ｃ＜Ｄとした場合、比較結果に応じた出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を個別に発生させていることが分かる。

【0163】

以上説明したように、第７の実施形態に係るコンパレータ１５０によれば、１つのコンパレータで多入力及び多出力の比較器が構成可能となるため、複数の出力が必要な場合にこれらの回路を複数設ける従来のものと比べて回路規模の増大を抑制することができる。

【0164】

なお、上記の実施形態では、コンパレータ１５０が、上記第２の実施形態で説明した差動増幅器２０を用いて構成される場合を例に説明したが、これに限定されるものではない。上記図１５に示すように、コンパレータ１５０が、上記第３の実施形態、第４の実施形態で説明した差動増幅器３０、又は４０を用いて構成されてもよい。

【0165】

また、上記の各実施形態では、第２入力端子が２つである場合を例に説明したが、これに限定されるものではない。第２入力端子が３つ以上であってもよい。この場合には、第２入力端子と同数の出力端子及び差動増幅回路を設ければよい。上記第２の実施形態、第４の実施形態と同様の構成となる差動増幅器では、第１入力端子に接続された部分回路を共有する複数の差動増幅回路と等価となるように構成すればよい。

【0166】

また、上記の各実施形態では、負荷回路が、カレントミラー回路を用いて構成される場合を例に説明したが、これに限定されるものではない。負荷回路が、カスコード接続回路又はダイオード接続を用いた回路であってもよい。

【0167】

また、上記の各実施形態に位相補償回路をさらに設けてもよい。

【0168】

また、ＢｉｐｏｌａｒプロセスおよびＢｉ－ＣＭＯＳプロセスで、上述した回路を用いる事は可能である。また、ディスクリートでも上述した回路を用いる事は可能である。

【符号の説明】

【0169】

１０、２０、３０、４０ 差動増幅器
１２Ａ、１２Ｂ、２２、３２Ａ、３２Ｂ、４２ 差動増幅回路
１４、２４、３４、４４ 電流源回路
１６Ａ、１６Ｂ、２６、３６Ａ、３６Ｂ、４６ 負荷回路
１７Ａ、１７Ｂ、２７、３７Ａ、３７Ｂ、４７ 差動段回路
２８Ａ、２８Ｂ、３８Ａ、３８Ｂ、４８Ａ、４８Ｂ 出力段回路
５０ レギュレータ
５２、５４ 直列回路
８０ オペアンプ
８２Ａ、８２Ｂ 増幅回路
９０ 反転増幅器
１００ 非反転増幅器
１１０ ボルテージフォロワ
１５０ コンパレータ
１６０ 比較器
Ｉ１、Ｉ２１、Ｉ２２ 入力端子
Ｏ１、Ｏ２ 出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】