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▶ ＪＤＩ Ｄｅｓｉｇｎ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ 合同会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024030966
(43)【公開日】2024-03-07
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09G 3/3233 20160101AFI20240229BHJP
G09G 3/20 20060101ALI20240229BHJP
【ＦＩ】
G09G3/3233
G09G3/20 624B
G09G3/20 622D
G09G3/20 642C
G09G3/20 642E
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022134230
(22)【出願日】2022-08-25
(71)【出願人】
【識別番号】523290528
【氏名又は名称】ＪＤＩ Ｄｅｓｉｇｎ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ 合同会社
(74)【代理人】
【識別番号】100189430
【弁理士】
【氏名又は名称】吉川 修一
(74)【代理人】
【識別番号】100190805
【弁理士】
【氏名又は名称】傍島 正朗
(72)【発明者】
【氏名】小原 将紀
【テーマコード（参考）】
5C080
5C380
【Ｆターム（参考）】
5C080AA06
5C080AA07
5C080AA10
5C080BB05
5C080CC03
5C080DD05
5C080DD10
5C080FF11
5C080HH09
5C080HH13
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080JJ07
5C080KK02
5C080KK34
5C080KK42
5C380AA01
5C380AA03
5C380AB06
5C380AB23
5C380AB34
5C380AC07
5C380AC08
5C380AC12
5C380AC16
5C380BA39
5C380BB01
5C380BD02
5C380CC04
5C380CC07
5C380CC26
5C380CC33
5C380CC65
5C380CD015
(57)【要約】
【課題】従来よりも表示品位の低下を抑制できる表示装置を提供する。
【解決手段】表示装置１は、複数の画素１１と、複数の画素１１における互いに異なる画素行Ｌごとに配置され、データ電圧Ｖｄａｔを書き込む画素行Ｌを選択するための、制御信号ＷＳ１が供給される複数の第１のゲート制御線ＷＳ１及び所定条件を満たすまでの間において、制御信号ＷＳ２が供給される複数の第２のゲート制御線ＷＳ２とを備える。複数の画素１１のそれぞれは、発光素子ＥＬと、駆動トランジスタＴＤと、信号線Ｖｄａｔと駆動トランジスタＴＤのゲート電極との間に接続された第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２と、信号線Ｖｄａｔから供給されたデータ電圧Ｖｄａｔを保持する保持容量ＣＳとを有し、第２の書き込みトランジスタＴ３２は、少なくとも第１の書き込みトランジスタＴ３１がオンしている期間にオンする。
【選択図】図２
【解決手段】表示装置１は、複数の画素１１と、複数の画素１１における互いに異なる画素行Ｌごとに配置され、データ電圧Ｖｄａｔを書き込む画素行Ｌを選択するための、制御信号ＷＳ１が供給される複数の第１のゲート制御線ＷＳ１及び所定条件を満たすまでの間において、制御信号ＷＳ２が供給される複数の第２のゲート制御線ＷＳ２とを備える。複数の画素１１のそれぞれは、発光素子ＥＬと、駆動トランジスタＴＤと、信号線Ｖｄａｔと駆動トランジスタＴＤのゲート電極との間に接続された第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２と、信号線Ｖｄａｔから供給されたデータ電圧Ｖｄａｔを保持する保持容量ＣＳとを有し、第２の書き込みトランジスタＴ３２は、少なくとも第１の書き込みトランジスタＴ３１がオンしている期間にオンする。
【選択図】図２
【特許請求の範囲】
【請求項1】
２次元状に配置された複数の画素と、
前記複数の画素における互いに異なる画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための、第１のゲート制御信号が供給される複数の第１のゲート制御線、及び、所定条件を満たすまでの間において、前記第１のゲート制御信号とは異なる第２のゲート制御信号が供給される複数の第２のゲート制御線とを備え、
前記複数の第１のゲート制御線のそれぞれ、及び、前記複数の第２のゲート制御線のそれぞれは、互いに独立して設けられ、
前記複数の画素のそれぞれは、
発光素子と、
前記データ電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
前記データ電圧を供給する信号線と前記駆動トランジスタのゲート電極との間に接続された第１の書き込みトランジスタ及び第２の書き込みトランジスタと、
前記信号線から前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタを介して供給された前記データ電圧を保持する容量素子とを有し、
前記第１の書き込みトランジスタのゲート電極は、前記第１のゲート制御線と接続され、
前記第２の書き込みトランジスタのゲート電極は、前記第２のゲート制御線と接続され、
前記第２の書き込みトランジスタは、少なくとも前記第１の書き込みトランジスタがオンしている期間にオンする
表示装置。
前記複数の画素における互いに異なる画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための、第１のゲート制御信号が供給される複数の第１のゲート制御線、及び、所定条件を満たすまでの間において、前記第１のゲート制御信号とは異なる第２のゲート制御信号が供給される複数の第２のゲート制御線とを備え、
前記複数の第１のゲート制御線のそれぞれ、及び、前記複数の第２のゲート制御線のそれぞれは、互いに独立して設けられ、
前記複数の画素のそれぞれは、
発光素子と、
前記データ電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
前記データ電圧を供給する信号線と前記駆動トランジスタのゲート電極との間に接続された第１の書き込みトランジスタ及び第２の書き込みトランジスタと、
前記信号線から前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタを介して供給された前記データ電圧を保持する容量素子とを有し、
前記第１の書き込みトランジスタのゲート電極は、前記第１のゲート制御線と接続され、
前記第２の書き込みトランジスタのゲート電極は、前記第２のゲート制御線と接続され、
前記第２の書き込みトランジスタは、少なくとも前記第１の書き込みトランジスタがオンしている期間にオンする
表示装置。
【請求項2】
前記第１の書き込みトランジスタは、前記所定条件を満たすまでの間、１フレームのうち前記データ電圧を前記容量素子に書き込む書き込み期間にオンし、
前記第２の書き込みトランジスタは、前記所定条件を満たすまでの間、前記１フレームのうち前記書き込み期間を含み、かつ、前記書き込み期間より長いオン期間にオンする
請求項１に記載の表示装置。
前記第２の書き込みトランジスタは、前記所定条件を満たすまでの間、前記１フレームのうち前記書き込み期間を含み、かつ、前記書き込み期間より長いオン期間にオンする
請求項１に記載の表示装置。
【請求項3】
前記オン期間は、１フレーム期間である
請求項２に記載の表示装置。
請求項２に記載の表示装置。
【請求項4】
前記第２の書き込みトランジスタは、前記所定条件が満たされた後、前記書き込み期間にオンし、
前記第１の書き込みトランジスタは、前記所定条件が満たされた後、前記１フレームのうち少なくとも前記書き込み期間にオンする
請求項２又は３に記載の表示装置。
前記第１の書き込みトランジスタは、前記所定条件が満たされた後、前記１フレームのうち少なくとも前記書き込み期間にオンする
請求項２又は３に記載の表示装置。
【請求項5】
前記第１の書き込みトランジスタは、前記第２の書き込みトランジスタに同期してオンする
請求項４に記載の表示装置。
請求項４に記載の表示装置。
【請求項6】
前記第１の書き込みトランジスタは、前記所定条件が満たされた後、１フレーム期間にわたってオンする
請求項４に記載の表示装置。
請求項４に記載の表示装置。
【請求項7】
前記所定条件は、前記表示装置の動作時間が所定時間以上となることである
請求項１～３のいずれか１項に記載の表示装置。
請求項１～３のいずれか１項に記載の表示装置。
【請求項8】
前記所定条件は、前記第１の書き込みトランジスタの閾値電圧が、所定電圧未満となることである
請求項１～３のいずれか１項に記載の表示装置。
請求項１～３のいずれか１項に記載の表示装置。
【請求項9】
前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタの少なくとも１つは、酸化物半導体層を有する
請求項６に記載の表示装置。
請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示装置に関する。
【背景技術】
【0002】
自発光型表示装置に用いられる電気光学素子として、有機ＥＬ素子が知られている。有機ＥＬ素子は、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機ＥＬ素子を流れる電流値を制御することで発色の階調を得ている。そのため、有機ＥＬ素子を用いる有機ＥＬ表示装置は、有機ＥＬ素子の電流量を制御するための駆動トランジスタと、駆動トランジスタの制御電圧を保持する保持容量（キャパシタ）とを含む画素回路が画素ごとに設けられている。
【0003】
駆動トランジスタは、当該駆動トランジスタの特性バラツキにより有機ＥＬ素子の発光輝度などに影響を与え、表示品位を低下させることがある。駆動トランジスタの特性バラツキは、閾値電圧のバラツキ、移動度のバラツキなどである。そこで、特許文献１には、駆動トランジスタの閾値電圧のバラツキを補正する閾値電圧補正、及び、駆動トランジスタの移動度のバラツキを補正する移動度補正を行う表示装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１３－０５７９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献１に開示された表示装置において、所定の表示を行うときなどに、表示品位が低下する恐れがある。
【0006】
そこで、本開示は、上記の課題に鑑みてなされたものであり、従来よりも表示品位の低下を抑制することができる表示装置を提供する。
【課題を解決するための手段】
【0007】
本開示の一態様に係る表示装置は、２次元状に配置された複数の画素と、前記複数の画素における互いに異なる画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための、第１のゲート制御信号が供給される複数の第１のゲート制御線、及び、所定条件を満たすまでの間において、前記第１のゲート制御信号とは異なる第２のゲート制御信号が供給される複数の第２のゲート制御線とを備え、前記複数の第１のゲート制御線のそれぞれ、及び、前記複数の第２のゲート制御線のそれぞれは、互いに独立して設けられ、前記複数の画素のそれぞれは、発光素子と、前記データ電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、前記データ電圧を供給する信号線と前記駆動トランジスタのゲート電極との間に接続された第１の書き込みトランジスタ及び第２の書き込みトランジスタと、前記信号線から前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタを介して供給された前記データ電圧を保持する容量素子とを有し、前記第１の書き込みトランジスタのゲート電極は、前記第１のゲート制御線と接続され、前記第２の書き込みトランジスタのゲート電極は、前記第２のゲート制御線と接続され、前記第２の書き込みトランジスタは、少なくとも前記第１の書き込みトランジスタがオンしている期間にオンする。
【発明の効果】
【0008】
本開示の一態様に係る表示装置によれば、従来よりも表示品位の低下を抑制することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
【0011】
まずは、従来例に係る有機ＥＬ表示装置の回路構成について、図１７を参照しながら説明する。図１７は、従来例に係る画素回路２１１の構成の一例を示す回路図である。表示装置の画素のそれぞれは、画素回路２１１を含んで構成される。
【0012】
図１７に示すように、画素回路２１１を構成するサブ画素回路２１１Ｒ、２１１Ｇ、２１１Ｂは、互いに同一の構成を有する。以下、画素回路２１１の構成について、サブ画素回路２１１Ｒに着目して説明する。
【0013】
サブ画素回路２１１Ｒは、初期化トランジスタＴ１Ｒ、補償トランジスタＴ２Ｒ、書き込みトランジスタＴ３Ｒ、保持容量ＣＳＲ（容量素子の一例）、駆動トランジスタＴＤＲ、発光素子ＥＬＲを有する。また、サブ画素回路２１１Ｒは、制御信号線（初期化信号線ＩＮＩ、参照信号線ＲＥＦ、ゲート制御線ＷＳ）、参照電圧線ＶＩＮＩ、ＶＲＥＦ、信号線ＶｄａｔＲ、正電源線ＶＣＣ、及び、負電源線ＶＣＡＴＨを有する。
【0014】
初期化トランジスタＴ１Ｒは、制御信号ＩＮＩに従ってオン状態となり、駆動トランジスタＴＤＲのソースノードを初期化電圧ＶＩＮＩに設定する。
【0015】
補償トランジスタＴ２Ｒは、制御信号ＲＥＦに従ってオン状態となり、駆動トランジスタＴＤＲのゲートノードを基準電圧Ｖｒｅｆに設定する。
【0016】
書き込みトランジスタＴ３Ｒは、制御信号ＷＳに従ってオン状態となり、データ電圧ＶｄａｔＲのデータ電圧を保持容量ＣＳＲに保持させる。書き込みトランジスタＴ３Ｒは、例えば、シングルゲートのトランジスタである。保持容量ＣＳＲに保持されたデータ電圧を保持電圧とも記載する。
【0017】
駆動トランジスタＴＤＲは、保持容量ＣＳＲに保持された電圧に応じて、発光素子ＥＬＲに電流を供給する。これにより、発光素子ＥＬＲは、データ電圧ＶｄａｔＲによって表される輝度で発光する。
【0018】
サブ画素回路２１１Ｒ、２１１Ｇ、２１１Ｂにおいて、同じ制御信号ＩＮＩ、ＲＥＦ、ＷＳに従って同じタイミングでデータ電圧ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢが保持され、保持されたデータ電圧ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢに応じた輝度で発光素子ＥＬＲ、ＥＬＧ、ＥＬＢが発光する。
【0019】
このような画素回路２１１を有する表示装置における課題について、図１８Ａ及び図１８Ｂを参照しながら説明する。図１８Ａは、課題を説明するための表示パターンを示す図である。図１８Ａは、表示させたい画像を示す。図１８Ｂは、表示パターンが表示された画像を示す図である。図１８Ｂは、実際にユーザが視認する画像を示す。図１８Ｂでは、黒の濃さをドット密度で示している。ドット密度が高いほど暗い表示を行っていること意味する。なお、現フレーム及び前フレームにおいて、図１８Ａに示す表示パターンを表示する例について説明する。前フレームは、現フレームの１つ前のフレームである。
【0020】
図１８Ｂに示すように、従来例に係る表示装置が、図１８Ａに示す、背景は黒であり表示パネルの中央部に白ウィンドウの表示パターンを表示する場合、白ウィンドウの上側及び下側の黒表示を行う画素が周囲の黒表示を行う画素より明るくなる、いわゆる黒浮きが発生する。以降において、白ウィンドウの上下の黒表示を行う画素を、対象画素とも記載する。
【0021】
これは、白画素より前に黒表示を行うための書き込み動作が行われた対象画素の保持電圧が、白画素への書き込み時に変動（図１８Ｂの場合は上昇）したことが原因である。同じ画素列に配置された対象画素及び白ウィンドウを表示する画素（白画素）へのデータ電圧ＶｄａｔＲの電圧の書き込み（データ書き込み）を行う信号線ＶｄａｔＲは、対象画素及び白画素で共通である。白画素より前に書き込み動作が行われた対象画素の保持容量ＣＳＲは、白画素にデータ書き込みが行われているとき、当該黒画素の書き込みトランジスタ（例えば、書き込みトランジスタＴ３Ｒ）により信号線ＶｄａｔＲと電気的に分離されている。つまり、保持電圧とデータ電圧ＶｄａｔＲの電圧とは、電気的に分離されている。
【0022】
しかしながら、白画素にデータ書き込みを行う際に、当該黒画素の書き込みトランジスタＴ３Ｒのソースドレイン電圧ＶｄｓＲが所定以上となると、当該書き込みトランジスタＴ３Ｒがオフリークしてしまう。これにより、黒画素の保持電圧が変動（ここでは、上昇）するので、黒浮きが発生する。なお、黒画素の書き込みトランジスタＴ３Ｇのソースドレイン電圧ＶｄｓＧ、及び、黒画素の書き込みトランジスタＴ３Ｂのソースドレイン電圧ＶｄｓＢが所定以上となった場合も同様に、書き込みトランジスタＴ３Ｇ及びＴ３Ｂがオフリークしてしまう。
【0023】
白ウィンドウの上側に配置された対象画素には、黒表示に応じたデータ電圧（黒表示用のデータ電圧）の書き込みが行われる。当該黒表示用のデータ電圧の書き込みが終了すると、当該データ電圧が保持容量ＣＳＲに保持される。言い換えると、駆動トランジスタＴＤＲのゲートノードの電位（ゲート電位ＶｇＲ）が黒表示用のデータ電圧となる。
【0024】
この状態で、当該黒画素の下側に配置されている白画素の書き込み動作が行われる。白画素の書き込み動作を行うとき、当該信号線ＶｄａｔＲには白表示に応じたデータ電圧（白表示用のデータ電圧）が供給されている。白表示用のデータ電圧は、黒表示用のデータ電圧に比べて高い電圧である。
【0025】
黒画素の駆動トランジスタＴＤＲは、信号線ＶｄａｔＲに白表示用のデータ電圧が供給されているときオフ状態であり、白表示用のデータ電圧が供給されている信号線ＶｄａｔＲと、当該黒画素の保持容量ＣＳＲに保持されている黒表示用のデータ電圧とを電気的に分離している。
【0026】
しかし、２つのデータ電圧の電位差が大きい場合、つまり書き込みトランジスタＴ３Ｒのソースドレイン電圧ＶｄｓＲが大きい場合、当該書き込みトランジスタＴ３Ｒにソースドレイン電圧ＶｄｓＲに応じたオフリーク電流Ｉｏｆｆが流れる。ソースドレイン電圧ＶｄｓＲは、保持電圧（ゲート電位ＶｇＲ）と、ＳＩＧ電圧Ｖａとの差に相当する電圧である。これにより、１フレーム内において、書き込み済みの黒画素の保持電圧が上昇してしまい、本来の黒表示より明るい表示が行われることで、黒浮きが発生する。なお、保持電圧が上昇することは、ゲート電位ＶｇＲが上昇することを意味する。また、ここでのオフリーク電流Ｉｏｆｆは、信号線ＶｄａｔＲから保持容量ＣＳＲに向かうオフリーク電流である。
【0027】
また、白ウィンドウの下側に配置された対象画素には、前フレームにおいて、黒表示に応じた黒表示用のデータ電圧の書き込みが行われている。白ウィンドウの下側に配置された対象画素の駆動トランジスタＴＤＲのゲートノードの電位（ゲート電位ＶｇＲ）は、現フレームにおいて黒表示用のデータ電圧となっている。
【0028】
この状態で、現フレームにおいて当該黒画素の上側に配置されている白画素の書き込み動作が行われる。このときにも、白ウィンドウの下側に配置された対象画素の書き込みトランジスタＴ３Ｒには、ソースドレイン電圧ＶｄｓＲに応じたオフリーク電流Ｉｏｆｆが流れる。
【0029】
オフリーク電流Ｉｏｆｆが小さい場合には表示への影響は小さいが、オフリーク電流Ｉｏｆｆは、表示装置の使用に伴って書き込みトランジスタＴ３Ｒの閾値電圧が経時変化することで増加することが知られている。書き込みトランジスタＴ３Ｒの閾値電圧の経時変化（Ｉ－Ｖ特性の変化）について、図１９を参照しながら説明する。図１９は、書き込みトランジスタＴ３ＲのＶｔシフトを説明するための図である。図１９に示す実線はＶｔシフト前（閾値電圧の経時変化前）のＩ－Ｖ特性を示すグラフであり、破線はＶｔシフト後（閾値電圧の経時変化後）のＩ－Ｖ特性を示すグラフである。図１９の横軸は、ゲートソース間電圧Ｖｇｓを示し、縦軸はドレインソース間電流Ｉｄｓを示す。
【0030】
図１９に示すように、書き込みトランジスタＴ３Ｒは、経時変化により実線で示されるＩ－Ｖ特性から点線で示されるＩ－Ｖ特性へと変化する。書き込みトランジスタＴ３Ｒのゲート電極には、１フレーム内におけるデータ書き込み期間以外の期間には負電圧が供給されているので、書き込みトランジスタＴ３Ｒは、長時間点灯すると、経時変化によりＩ－Ｖ特性が負電圧側にシフトする（図１９中の「Ｖｔ負電圧側シフト」を参照）。つまり、書き込みトランジスタＴ３Ｒの閾値電圧が低電圧側にシフトする。
【0031】
これにより、書き込みトランジスタＴ３Ｒのゲート電極に書き込みトランジスタＴ３Ｒをオフにする電圧（図１９に示す「ＷＳ＿ＯＦＦ電圧」）が供給されている場合のオフリーク電流Ｉｏｆｆが増加する。つまり、経時変化によりオフリーク電流Ｉｏｆｆが増加する。
【0032】
なお、図１９に示すＩ－Ｖ特性を示すグラフが左側へ移動（例えば、実線から破線方向へ移動）することは、書き込みトランジスタＴ３Ｒのオフ時の性能が低下していることを意味する。ここでのオフ時の性能は、例えば、オフリーク電流Ｉｏｆｆが流れることを抑制する性能である。
【0033】
このように、従来の表示装置では、経時変化によりオフリーク電流Ｉｏｆｆが増加することで、表示品位の低下が発生する。
【0034】
そこで、本願発明者は、このような表示品位の低下を抑制することができる表示装置について、鋭意検討を行い、以下に説明する表示装置を創案した。
【0035】
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態等は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態等で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態等における構成要素のうち、本開示における独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0036】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【0037】
また、本明細書において、同じ等の要素間の関係性を示す用語、並びに、数値、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（例えば、１０％程度）の差異をも含むことを意味する表現である。
【0038】
（実施の形態）
［１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について、図１～図３を参照しながら説明する。図１は、本実施の形態に係る表示装置１の機能構成の一例を示すブロック図である。なお、本明細書において、簡潔のため、信号と信号を伝達する配線とを、同一の符号で参照することがある。また、回路と回路が形成される領域とを、同一の符号で参照することがある。
［１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について、図１～図３を参照しながら説明する。図１は、本実施の形態に係る表示装置１の機能構成の一例を示すブロック図である。なお、本明細書において、簡潔のため、信号と信号を伝達する配線とを、同一の符号で参照することがある。また、回路と回路が形成される領域とを、同一の符号で参照することがある。
【0039】
図１に示すように、表示装置１は、表示パネル１０と、制御部２０と、電源３０とを備える。
【0040】
表示パネル１０は、複数の画素１１（画素回路）を２次元状（マトリクス状）に配置して構成される。つまり、表示パネル１０は、複数の画素行Ｌを有する。各画素１１は、Ｒ、Ｇ、Ｂの発光色にそれぞれ対応するサブ画素回路１１Ｒ、１１Ｇ、１１Ｂ（サブ画素）を有する。本実施の形態では、複数の画素行Ｌを構成する複数の画素１１のそれぞれは、発光素子として、有機ＥＬ素子を有する。
【0041】
２次元状の各行には、同じ行に配置される複数の画素１１に接続される４本の制御信号線（第１のゲート制御線ＷＳ１、第２のゲート制御線ＷＳ２、初期化信号線ＩＮＩ、及び、参照信号線ＲＥＦ）が設けられる。つまり、各行には、第１のゲート制御線ＷＳ１、第２のゲート制御線ＷＳ２、初期化信号線ＩＮＩ、及び、参照信号線ＲＥＦのそれぞれが、１本ずつ設けられる。第１のゲート制御線ＷＳ１、第２のゲート制御線ＷＳ２、初期化信号線ＩＮＩ、及び、参照信号線ＲＥＦのそれぞれは、ゲートドライバ１３から供給される制御信号ＷＳ１、ＷＳ２、ＩＮＩ及びＲＥＦのそれぞれを、画素１１へ伝達する。なお、制御信号線の本数及び制御信号は一例であり、この例に限定されない。
【0042】
４本の制御信号線は、複数の画素行Ｌごとに配置され、映像信号に対応したデータ電圧を書き込むための画素行Ｌを選択するために設けられる。
【0043】
第１のゲート制御線ＷＳ１は、複数の画素１１における互いに異なる画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行（例えば、サブ画素行）を選択するための制御信号ＷＳ１が供給されるゲート制御線である。第１のゲート制御線ＷＳ１は、複数の画素１１における互いに異なる画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行（例えば、サブ画素行）を選択するための制御信号ＷＳ２が供給されるゲート制御線である。複数の第１のゲート制御線ＷＳ１のそれぞれと、複数の第２のゲート制御線ＷＳ２のそれぞれとは、互いに独立して設けられている。つまり、第１のゲート制御線ＷＳ１と第２のゲート制御線ＷＳ２とは、配線上において接触していない。
【0044】
また、初期化信号線ＩＮＩは、複数の画素１１における互いに異なる画素行ごとに配置され、発光素子ＥＬＢ、ＥＬＧ、ＥＬＲの電位を初期化するための制御信号ＩＮＩが供給される。参照信号線ＲＥＦは、複数の画素１１における互いに異なる画素行ごとに配置され、駆動トランジスタＴＤＲ、ＴＤＧ、ＴＤＢ（後述する図２を参照）のゲート電極に参照電圧ＶＲＥＦを供給するための制御信号ＲＥＦが供給される。
【0045】
表示パネル１０は、表示部１２と、ゲートドライバ１３と、データドライバ１４とを有する。
【0046】
表示部１２は、行列状に配置された、それぞれが発光素子ＥＬＢ、ＥＬＧ、ＥＬＲ（後述する図２を参照）を有する複数の画素１１を有する。当該行列の各行には同じ行に配置される複数の画素１１に共通に接続される制御信号線（ゲート制御線）が設けられ、当該行列の各列には同じ列に配置される複数の画素１１に共通に接続される信号線ＶｄａｔＢ、ＶｄａｔＧ及びＶｄａｔＲが設けられる。なお、以降において、信号線ＶｄａｔＢ、ＶｄａｔＧ及びＶｄａｔＲを区別しない場合、又は、信号線ＶｄａｔＢ、ＶｄａｔＧ及びＶｄａｔＲをまとめて信号線Ｖｄａｔとも記載する。
【0047】
信号線ＶｄａｔＢは、１以上のサブ画素１１Ｂを含む画素列に属する各サブ画素１１Ｂと接続され、各サブ画素１１Ｂにデータ電圧ＶｄａｔＢを供給する。なお、サブ画素１１Ｂは、例えば、青色を発するサブ画素である。１つの信号線ＶｄａｔＢに接続された各サブ画素１１Ｂにより１つのサブ画素列が構成される。
【0048】
信号線ＶｄａｔＧは、１以上のサブ画素１１Ｇを含む画素列に属する各サブ画素１１Ｇと接続され、各サブ画素１１Ｇにデータ電圧ＶｄａｔＧを供給する。なお、サブ画素１１Ｇは、例えば、緑色を発するサブ画素である。１つの信号線ＶｄａｔＧに接続された各サブ画素１１Ｇにより１つのサブ画素列が構成される。
【0049】
信号線ＶｄａｔＲは、１以上のサブ画素１１Ｒを含む画素列に属する各サブ画素１１Ｒと接続され、各サブ画素１１Ｒにデータ電圧ＶｄａｔＲを供給する。なお、サブ画素１１Ｒは、例えば、赤色を発するサブ画素である。１つの信号線ＶｄａｔＲに接続された各サブ画素１１Ｒにより１つのサブ画素列が構成される。
【0050】
１つの画素列は、第１のサブ画素列、第２のサブ画素列、及び、第３のサブ画素列を含んで構成される。
【0051】
このように、信号線Ｖｄａｔは、複数の画素１１における互いに異なるサブ画素列ごとに配置され、画像データに対応したデータ電圧をサブ画素１１Ｂ、１１Ｇ及び１１Ｒに充電するため（書き込むため）に設けられる。なお、以降において、充電することを書き込むとも記載する。
【0052】
ゲートドライバ１３は、制御信号線を介して、画素１１に対し、画素１１の動作を制御するための各種制御信号を供給する。ゲートドライバ１３は、走査線駆動回路として機能する。
【0053】
ゲートドライバ１３は、ＩＮＩ信号用ゲートドライバ１３ａ、Ｒｅｆ信号用ゲートドライバ１３ｂ、ＷＳ１信号用ゲートドライバ１３ｃ及びＷＳ２信号用ゲートドライバ１３ｄを含んで構成される。ＩＮＩ信号用ゲートドライバ１３ａ、Ｒｅｆ信号用ゲートドライバ１３ｂ、ＷＳ１信号用ゲートドライバ１３ｃ及びＷＳ２信号用ゲートドライバ１３ｄのそれぞれは、複数のシフトレジスタを含んで構成される。シフトレジスタは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路、又は、使われている薄膜トランジスタがＮチャネル又はＰチャネルの何れか一方のみのポリシリコン薄膜トランジスタを含んで構成されるが、これに限定されない。
【0054】
ＩＮＩ信号用ゲートドライバ１３ａは、初期化トランジスタＴ１Ｒ、Ｔ１Ｇ及びＴ１Ｂ（後述する図２を参照）それぞれのゲート電極と初期化信号線ＩＮＩを介して接続されており、画素１１が有する発光素子ＥＬＲ、ＥＬＧ及びＥＬＢそれぞれの電極（例えば、アノード）の電位を初期化する初期化動作を行うためのゲートドライバである。ＩＮＩ信号用ゲートドライバ１３ａは、初期化トランジスタＴ１Ｒ、Ｔ１Ｇ及びＴ１Ｂのオン及びオフを制御信号ＩＮＩにより制御する。
【0055】
Ｒｅｆ信号用ゲートドライバ１３ｂは、補償トランジスタＴ２Ｒ、Ｔ２Ｇ及びＴ２Ｂ（後述する図２を参照）それぞれのゲート電極と参照信号線ＲＥＦを介して接続されており、駆動トランジスタＴＤＲ、ＴＤＧ及びＴＤＢの閾値電圧を補償する閾値補償動作を行うためのゲートドライバである。Ｒｅｆ信号用ゲートドライバ１３ｂは、補償トランジスタＴ２Ｒ、Ｔ２Ｇ及びＴ２Ｂのオン及びオフを制御信号ＲＥＦにより制御する。
【0056】
ＷＳ１信号用ゲートドライバ１３ｃ及びＷＳ２信号用ゲートドライバ１３ｄは、データ電圧ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢのそれぞれを保持容量ＣＳＲ、ＣＳＧ、ＣＳＢのそれぞれに保持させる。
【0057】
ＷＳ１信号用ゲートドライバ１３ｃは、第１の書き込みトランジスタＴ３１Ｒ、Ｔ３１Ｇ及びＴ３１Ｂ（後述する図２を参照）それぞれのゲート電極と第１のゲート制御線ＷＳ１を介して接続されており、当該第１の書き込みトランジスタＴ３１Ｒ、Ｔ３１Ｇ及びＴ３１Ｂのオン及びオフのための制御信号ＷＳ１を第１のゲート制御線ＷＳ１に供給する。
【0058】
ＷＳ２信号用ゲートドライバ１３ｄは、第２の書き込みトランジスタＴ３２Ｒ、Ｔ３２Ｇ及びＴ３２Ｂ（後述する図２を参照）それぞれのゲート電極と第２のゲート制御線ＷＳ２を介して接続されており、当該第２の書き込みトランジスタＴ３２Ｒ、Ｔ３２Ｇ及びＴ３２Ｂのオン及びオフのための制御信号ＷＳ２を第２のゲート制御線ＷＳ２に供給する。
【0059】
このように、第１の書き込みトランジスタＴ３１Ｒ、Ｔ３１Ｇ及びＴ３１Ｂと、第２の書き込みトランジスタＴ３２Ｒ、Ｔ３２Ｇ及びＴ３２Ｂとは、互いに異なるゲート制御線に接続されている。第１の書き込みトランジスタＴ３１Ｒ、Ｔ３１Ｇ及びＴ３１Ｂと、第２の書き込みトランジスタＴ３２Ｒ、Ｔ３２Ｇ及びＴ３２Ｂとは、互いに異なるゲートドライバ（ＷＳ１信号用ゲートドライバ１３ｃ及びＷＳ２信号用ゲートドライバ１３ｄ）に接続されており、個別にオン及びオフが制御可能である。
【0060】
データドライバ１４は、信号線Ｖｄａｔを介して、画素１１に対し、発光輝度に対応するデータ電圧を供給する。データ電圧は、画素１１の画像データ（表示階調）に基づく電圧信号である。データドライバ１４は、信号線Ｖｄａｔへデータ電圧を出力することにより、発光画素の有する回路素子を駆動する。データドライバ１４は、信号線駆動回路として機能する。
【0061】
制御部２０は、表示パネル１０を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部１２において表示されるように、ゲートドライバ１３及びデータドライバ１４を制御する。また、制御部２０は、タイムカウント機能を有しており、所定時点（例えば、表示装置１の使用が開始された時点）をゼロとして、タイムカウント（ＴＣ）を常に更新する。そして、制御部２０は、タイムカウントが閾値（ＴＣ２）以上になったか否かを判定する。なお、閾値は、書き込みトランジスタのオフ状態のときの性能（オフ性能）が所定量低下したことを示す値であり、実験又はシミュレーションにより予め設定されており記憶部（図示しない）に記憶されている。所定量は、表示装置１の表示において許容できる限界の値である。制御部２０は、タイミングコントローラとも称される。
【0062】
電源３０は、表示装置１の動作用の電力を、表示装置１の各部に供給する。電源３０は、例えば、表示部１２、ゲートドライバ１３、データドライバ１４及び制御部２０へ動作用の電力を供給する。また、電源３０は、例えば、初期化電圧ＶＩＮＩ、参照電圧（基準電圧）ＶＲＥＦ、正電源電圧ＶＣＣ、及び、負電源電圧ＶＣＡＴＨを表示部１２へ供給する。
【0063】
次に、複数の画素１１の構成について、図２を参照しながら説明する。図２は、本実施の形態に係る表示装置１の画素回路の構成の一例を示す回路図である。なお、サブ画素回路１１Ｒは、従来例に係る画素回路２１１のサブ画素回路２１１Ｒの書き込みトランジスタＴ３Ｒに替えて、第１の書き込みトランジスタＴ３１Ｒ及び第２の書き込みトランジスタＴ３２Ｒを有し、かつ、第１の書き込みトランジスタＴ３１Ｒ及び第２の書き込みトランジスタＴ３２Ｒのそれぞれが互いに異なるゲート制御線に接続されている点が主に相違する。以下では、従来例との相違点を中心に説明し、従来例と同様の構成については従来例と同一の符号を付し、説明を省略又は簡略化する。
【0064】
図２に示すように、画素（画素回路）１１は、サブ画素（サブ画素回路）１１Ｒ、１１Ｇ及び１１Ｂを含んで構成される。サブ画素１１Ｒ、１１Ｇ及び１１Ｂは、互いに同一の構成を有している。以下、画素回路の構成について、サブ画素１１Ｒに着目して説明する。
【0065】
なお、第１のゲート制御線ＷＳ１は、第１の書き込みトランジスタＴ３１Ｒ、Ｔ３１Ｇ及びＴ３１Ｂに共通（例えば、サブ画素１１Ｒ、１１Ｇ及び１１Ｂそれぞれで共通）の制御線であり、画素行Ｌに含まれる２以上の画素１１それぞれの第１の書き込みトランジスタＴ３１Ｒ、Ｔ３１Ｇ及びＴ３１Ｂそれぞれのゲート電極に接続される。また、第２のゲート制御線ＷＳ２は、第２の書き込みトランジスタＴ３２Ｒ、Ｔ３２Ｇ及びＴ３２Ｂに共通（例えば、サブ画素１１Ｒ、１１Ｇ及び１１Ｂそれぞれで共通）の制御線であり、画素行Ｌに含まれる２以上の画素１１それぞれの第２の書き込みトランジスタＴ３２Ｒ、Ｔ３２Ｇ及びＴ３２Ｂそれぞれのゲート電極に接続される。
【0066】
サブ画素１１Ｒは、初期化トランジスタＴ１Ｒと、補償トランジスタＴ２Ｒと、第１の書き込みトランジスタＴ３１Ｒと、第２の書き込みトランジスタＴ３２Ｒと、保持容量ＣＳＲと、駆動トランジスタＴＤＲと、発光素子ＥＬＲとを有する。初期化トランジスタＴ１Ｒと、補償トランジスタＴ２Ｒと、第１の書き込みトランジスタＴ３１Ｒと、第２の書き込みトランジスタＴ３２Ｒと、駆動トランジスタＴＤＲとは、画素１１を構成する薄膜トランジスタである。また、サブ画素１１Ｒは、制御信号線（初期化信号線ＩＮＩ、参照信号線ＲＥＦ、第１のゲート制御線ＷＳ１、第２のゲート制御線ＷＳ２）、信号線ＶｄａｔＲ、正電源線ＶＣＣ、及び、負電源線ＶＣＡＴＨを有する。なお、初期化トランジスタＴ１Ｒ及び補償トランジスタＴ２Ｒは、必須の構成要素ではない。
【0067】
初期化トランジスタＴ１Ｒ、補償トランジスタＴ２Ｒ、第１の書き込みトランジスタＴ３１Ｒ、第２の書き込みトランジスタＴ３２Ｒ、及び、駆動トランジスタＴＤＲの少なくとも１つは、ポリシリコン、又は、アモルファスシリコンにより形成される半導体層（チャネル層）を有する。例えば、初期化トランジスタＴ１Ｒ、補償トランジスタＴ２Ｒ、第１の書き込みトランジスタＴ３１Ｒ、第２の書き込みトランジスタＴ３２Ｒ、及び、駆動トランジスタＴＤＲの全ては、ポリシリコン、又は、アモルファスシリコンにより形成される半導体層を有していてもよい。
【0068】
また、初期化トランジスタＴ１Ｒ、補償トランジスタＴ２Ｒ、第１の書き込みトランジスタＴ３１Ｒ、第２の書き込みトランジスタＴ３２Ｒ、及び、駆動トランジスタＴＤＲの少なくとも１つは、酸化物半導体により形成される半導体層（チャネル層）を有していてもよい。例えば、第１の書き込みトランジスタＴ３１Ｒ及び第２の書き込みトランジスタＴ３２Ｒは、酸化物半導体により形成される半導体層を有していてもよい。また、例えば、画素１１は、ポリシリコン半導体ＴＦＴ、及び、酸化物半導体ＴＦＴが混成して形成されてもよい。
【0069】
初期化トランジスタＴ１Ｒは、制御信号ＩＮＩに従ってオン状態となり、駆動トランジスタＴＤＲのソース電極（ソースノード）に初期化電圧ＶＩＮＩを供給する。初期化トランジスタＴ１Ｒのゲート電極は、ＩＮＩ信号用ゲートドライバ１３ａに接続されている。
【0070】
補償トランジスタＴ２Ｒは、制御信号ＲＥＦに従ってオン状態となり、駆動トランジスタＴＤＲのゲート電極（ゲートノード）に参照電圧ＶＲＥＦを供給する。これは、発光素子ＥＬＲの電極（例えば、アノード）の電位を初期化することに相当する。補償トランジスタＴ２Ｒのゲート電極は、Ｒｅｆ信号用ゲートドライバ１３ｂに接続されている。
【0071】
第１の書き込みトランジスタＴ３１Ｒ及び第２の書き込みトランジスタＴ３２Ｒは、信号線ＶｄａｔＲと駆動トランジスタＴＤＲのゲート電極との間で直列に配置される。第１の書き込みトランジスタＴ３１Ｒ及び第２の書き込みトランジスタＴ３２Ｒは、例えば、ダブルゲート構造のトランジスタである。第１の書き込みトランジスタＴ３１Ｒ及び第２の書き込みトランジスタＴ３２Ｒの両方がオン状態となる場合に、データ電圧ＶｄａｔＲが保持容量ＣＳＲに保持される。
【0072】
第１の書き込みトランジスタＴ３１Ｒは、制御信号ＷＳ１に従ってオン状態となり、データ電圧ＶｄａｔＲを保持容量ＣＳＲに保持させる。第１の書き込みトランジスタＴ３１Ｒのゲート電極は、ＷＳ１信号用ゲートドライバ１３ｃに接続されている。
【0073】
第１の書き込みトランジスタＴ３１Ｒは、信号線ＶｄａｔＲと駆動トランジスタＴＤＲのゲート電極との間に接続されている。具体的には、第１の書き込みトランジスタＴ３１Ｒは、ソース電極及びドレイン電極の一方が信号線ＶｄａｔＲに接続され、ソース電極及びドレイン電極の他方が補償トランジスタＴ２Ｒのソース電極及びドレイン電極の一方、及び、駆動トランジスタＴＤＲのゲート電極に接続されている。
【0074】
第２の書き込みトランジスタＴ３２Ｒは、少なくとも所定条件を満たすまでの間において制御信号ＷＳ１とは異なる制御信号ＷＳ２に従ってオン状態となり、データ電圧ＶｄａｔＲを保持容量ＣＳＲに保持させる。また、第２の書き込みトランジスタＴ３２Ｒは、少なくとも第１の書き込みトランジスタＴ３１Ｒがオンしている期間にオンする。第２の書き込みトランジスタＴ３２Ｒのゲート電極は、ＷＳ２信号用ゲートドライバ１３ｄに接続されている。
【0075】
第２の書き込みトランジスタＴ３２Ｒは、第１の書き込みトランジスタＴ３１Ｒと駆動トランジスタＴＤＲのゲート電極との間に接続されている。具体的には、第２の書き込みトランジスタＴ３２Ｒは、ソース電極及びドレイン電極の一方が第１の書き込みトランジスタＴ３１Ｒのソース電極及びドレイン電極の他方に接続され、ソース電極及びドレイン電極の他方が駆動トランジスタＴＤＲのゲート電極及び保持容量ＣＳＲに接続されている。
【0076】
なお、画素行Ｌに含まれる複数の画素１１それぞれの第１の書き込みトランジスタＴ３１Ｒには共通の制御信号ＷＳ１が供給され、異なる画素行Ｌに含まれる画素１１それぞれの第１の書き込みトランジスタＴ３１Ｒには互いに異なる制御信号ＷＳ１が供給される。つまり、画素行Ｌごとに独立した制御信号ＷＳ１が供給される。また、画素行Ｌに含まれる複数の画素１１それぞれの第２の書き込みトランジスタＴ３２Ｒには共通の制御信号ＷＳ２が供給され、異なる画素行Ｌに含まれる画素１１それぞれの第２の書き込みトランジスタＴ３２Ｒには互いに異なる制御信号ＷＳ２が供給される。つまり、画素行Ｌごとに独立した制御信号ＷＳ２が供給される。
【0077】
なお、以降において、第１の書き込みトランジスタＴ３１Ｒ、Ｔ３１Ｇ及びＴ３１Ｂを区別しない場合、又は、それらをまとめて第１の書き込みトランジスタＴ３１とも記載する。また、以降において、第２の書き込みトランジスタＴ３２Ｒ、Ｔ３２Ｇ及びＴ３２Ｂを区別しない場合、又は、それらをまとめて第２の書き込みトランジスタＴ３２とも記載する。
【0078】
保持容量ＣＳＲは、信号線ＶｄａｔＲから第１の書き込みトランジスタＴ３１Ｒ及び第２の書き込みトランジスタＴ３２Ｒを介して供給されたデータ電圧ＶｄａｔＲを保持する。保持容量ＣＳＲは、容量素子の一例である。なお、以降において、保持容量ＣＳＲ、ＣＳＧ、ＣＳＢを区別しない場合、又は、それらをまとめて保持容量ＣＳとも記載する。
【0079】
駆動トランジスタＴＤＲは、ソース電極及びドレイン電極の一方が正電源線ＶＣＣに接続され、ソース電極及びドレイン電極の他方が発光素子ＥＬＲのアノードに接続され、保持容量ＣＳＲに保持されたデータ電圧ＶｄａｔＲに応じた電流を、発光素子ＥＬＲに供給する。これにより、発光素子ＥＬＲは、データ電圧ＶｄａｔＲに応じた輝度で発光する。なお、以降において、駆動トランジスタＴＤＲ、ＴＤＧ及びＴＤＢを区別しない場合、又は、それらをまとめて駆動トランジスタＴＤとも記載する。
【0080】
発光素子ＥＬＲは、自発光型の発光素子であり、本実施の形態では、有機ＥＬ発光素子（有機ＥＬ素子）である。発光素子ＥＬＲのアノード電極は、駆動トランジスタＴＤＲのソース電極及びドレイン電極の一方と接続される。発光素子ＥＬＲのカソード電極には、負電源線ＶＣＡＴＨによってカソード電圧（負電源電圧）が印加されている。
【0081】
なお、以降において、発光素子ＥＬＢ、ＥＬＧ、ＥＬＲを区別しない場合、又は、それらをまとめて発光素子ＥＬとも記載する。
【0082】
なお、図２に示すゲート電位ＶｇＲは、駆動トランジスタＴＤＲのゲート電極の電位を示しており、ソース電位ＶｓＲは、駆動トランジスタＴＤＲのソース電極の電位を示している。また、図２に示すゲート電位ＶｇＧは、駆動トランジスタＴＤＧのゲート電極の電位を示しており、ソース電位ＶｓＧは、駆動トランジスタＴＤＧのソース電極の電位を示している。また、図２に示すゲート電位ＶｇＢは、駆動トランジスタＴＤＢのゲート電極の電位を示しており、ソース電位ＶｓＢは、駆動トランジスタＴＤＢのソース電極の電位を示している。
【0083】
図３は、本実施の形態に係る画素１１の構造の一例を模式的に示す平面図である。
【0084】
図３に示すように、サブ画素回路１１Ｒ、１１Ｇ、１１Ｂは、画素（画素回路）１１を分割した３つのサブ画素領域１１Ｒ、１１Ｇ、１１Ｂにそれぞれ形成されている。
【0085】
画素１１は、例えば、基板上に、この順に配置された第１配線層、半導体層、第２配線層によって形成されている。第１配線層は、主に、各制御信号線、参照電圧線ＶＩＮＩ、ＶＲＥＦ、保持容量ＣＳＲ、ＣＳＧ、ＣＳＢの一方電極、及び、各トランジスタのゲート電極として用いられる。半導体層は、各トランジスタのチャネル領域として用いられる。第２配線層は、主に、信号線ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢ、正電源線ＶＣＣ、保持容量ＣＳＲ、ＣＳＧ、ＣＳＢの他方電極、及び、各トランジスタのソース電極、ドレイン電極として用いられる。異なる層同士は、ビアにより接続される。
【0086】
画素１１に含まれる発光素子ＥＬＲ、ＥＬＧ、ＥＬＢは、同一の制御信号ＩＮＩ、ＲＥＦ、ＷＳ１及びＷＳ２に従って同一のタイミングで保持容量ＣＳＲ、ＣＳＧ及びＣＳＢに保持されたデータ電圧ＶｄａｔＲ、ＶｄａｔＧ及びＶｄａｔＢに応じた輝度で発光する。
【0087】
なお、図示は省略しているが、基板、第１配線層、半導体層、第２配線層を覆うように平坦化層が設けられ、発光素子ＥＬＲ、ＥＬＧ、ＥＬＢは、平坦化層上に形成される。
【0088】
なお、表示装置１は、例えば、１ライン分の画像データを格納するラインメモリ（図示しない）、又は、１フレーム分の画像データを格納するフレームメモリ（図示しない）を備えていてもよい。
【0089】
［２．表示装置の動作］
続いて、上記のように構成される表示装置１の動作について、さらに図４～図８を参照しながら説明する。図４は、本実施の形態に係る表示装置１の制御部２０の動作を示すフローチャートである。
続いて、上記のように構成される表示装置１の動作について、さらに図４～図８を参照しながら説明する。図４は、本実施の形態に係る表示装置１の制御部２０の動作を示すフローチャートである。
【0090】
図４に示すように、表示装置１が使用開始された場合、制御部２０は、第１のＷＳ１信号用ゲートドライバ１３ｃ及び第２のＷＳ２信号用ゲートドライバ１３ｄの一方をゲートドライバ制御に設定し、第１のＷＳ１信号用ゲートドライバ１３ｃ及び第２のＷＳ２信号用ゲートドライバ１３ｄの他方をＨｉｇｈ駆動制御に設定する。例えば、制御部２０は、ＷＳ１信号用ゲートドライバ１３ｃをゲートドライバ制御に設定し、ＷＳ２信号用ゲートドライバ１３ｄをＨｉｇｈ駆動制御に設定する（Ｓ１０）。ゲートドライバ制御とは、データ書き込み期間のみ書き込みトランジスタをオンさせる制御（パルス駆動させる制御）であり、書き込みトランジスタにおける通常の制御である。Ｈｉｇｈ駆動制御は、データ書き込み期間に関わらず、１フレーム期間にわたりオンさせる制御であり、本開示に特有の制御である。なお、制御部２０は、表示装置１が使用開始された時点をゼロとして、タイムカウントＴＣのカウントを開始しているものとする。
【0091】
図５は、所定条件を満たす前の、本実施の形態に係る表示装置１の１つのサブ画素回路における駆動方法の一例を示すタイミングチャートである。
【0092】
図５に示すように、サブ画素回路（例えば、サブ画素回路１１Ｒ等）では、初期化期間、Ｖｔ補償期間及びデータ書込み期間により、当該サブ画素回路の発光輝度に関連するデータ電圧Ｖｄａｔが保持容量ＣＳに保持される。ゲートドライバ制御に設定されているＷＳ１信号用ゲートドライバ１３ｃは、１フレーム期間のうちデータ書き込み期間のみ第１の書き込みトランジスタＴ３１をオンさせるための制御信号ＷＳ１を当該第１の書き込みトランジスタＴ３１に出力する。このような制御信号ＷＳ１は、データ書き込み期間のみＨｉｇｈ（正）となり、他の期間はＬｏｗ（負）となる電圧信号となる。つまり、第１の書き込みトランジスタＴ３１は、所定条件を満たすまでの間において、１フレームのうちデータ電圧を保持容量ＣＳに書き込む書き込み期間のみオンとなるように制御されるので、当該第１の書き込みトランジスタＴ３１のゲート電極には、１フレーム内では主に負電圧が供給される。
【0093】
また、Ｈｉｇｈ駆動制御に設定されているＷＳ２信号用ゲートドライバ１３ｄは、データ書き込み期間を含む１フレーム期間全体にわたって第２の書き込みトランジスタＴ３２をオンさせるための制御信号ＷＳ２を当該第２の書き込みトランジスタＴ３２に出力する。このような制御信号ＷＳ２は、データ書き込み期間を含む１フレーム期間全体にわたってＨｉｇｈ（正）となる電圧信号となる。つまり、第２の書き込みトランジスタＴ３２は、所定条件を満たすまでの間において、１フレーム期間全体にわたってオンとなるように制御されるので、第２の書き込みトランジスタＴ３２のゲート電極には、１フレーム内では主に正電圧が供給される。第２の書き込みトランジスタＴ３２がオンされる期間は、オン期間の一例である。本実施の形態では、オン期間は、１フレーム期間であるが、１フレームにおいて書き込み期間を含み、かつ、当該書き込み期間より長い期間であればよい。
【0094】
このような制御を行うことで、第１の書き込みトランジスタＴ３１ＲにＶｔシフト（Ｖｔ負電圧側シフト）が発生するが、第２の書き込みトランジスタＴ３２ＲにＶｔシフト（Ｖｔ負電圧側シフト）が発生することを抑制することができる。
【0095】
図５に示す動作は、例えば、画素１１を構成する３つのサブ画素回路１１Ｒ、１１Ｇ、１１Ｂのそれぞれにおいて、同じタイミングで実行される。
【0096】
【0097】
図６に示すように、第１の書き込みトランジスタＴ３１は、複数の画素行Ｌのそれぞれを順次オンする。制御信号ＷＳ１は、複数の画素行Ｌのそれぞれを順次オンさせる信号である。つまり、複数の画素行Ｌのそれぞれで制御信号ＷＳ１の信号波形が異なる。
【0098】
一方、第２の書き込みトランジスタＴ３２は、全ての画素行Ｌにおいて、１フレーム期間にわたってオンする。制御信号ＷＳ２は、複数の画素行Ｌの全てを同時に１フレーム期間にわたってオンさせる信号である。つまり、複数の画素行Ｌのそれぞれにおいて制御信号ＷＳ２の信号波形は同じ（同一の信号）である。
【0099】
図４を再び参照して、制御部２０は、タイムカウントＴＣが閾値ＴＣ２以上となったか否かを判定する（Ｓ２０）。タイムカウントＴＣは、表示装置１の動作時間の一例であり、閾値ＴＣ２は、所定時間の一例である。また、タイムカウントＴＣが閾値ＴＣ２以上となることは、所定条件の一例である。なお、所定条件は、第１の書き込みトランジスタＴ３１の閾値電圧が、所定電圧未満となることであってもよい。
【0100】
制御部２０は、タイムカウントＴＣが閾値ＴＣ２以上となったと判定した場合（Ｓ２０でＹｅｓ）、ＷＳ１信号用ゲートドライバ１３ｃ及びＷＳ２信号用ゲートドライバ１３ｄのそれぞれをゲートドライバ制御に設定する（Ｓ３０）。つまり、制御部２０は、ＷＳ２信号用ゲートドライバ１３ｄの制御を、Ｈｉｇｈ駆動制御からゲートドライバ制御に切り替える。
【0101】
図７は、所定条件を満たした後の、本実施の形態に係る表示装置１の１つのサブ画素回路における駆動方法の一例を示すタイミングチャートである。
【0102】
図７に示すように、ゲートドライバ制御に切り替えられたＷＳ２信号用ゲートドライバ１３ｄは、１フレーム期間のうちデータ書き込み期間のみ第２の書き込みトランジスタＴ３２をオンさせるための制御信号ＷＳ２を当該第２の書き込みトランジスタＴ３２に出力する。このような制御信号ＷＳ２は、データ書き込み期間のみＨｉｇｈ（正）となり、他の期間はＬｏｗ（負）となる電圧信号であり、制御信号ＷＳ１と同一の信号である。つまり、第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２は、同じタイミング、同じ期間オンされる。第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２は、同期してオンするとも言える。また、所定条件を満たした後、第１の書き込みトランジスタＴ３１は、第２の書き込みトランジスタＴ３２に同期してオンするとも言える。
【0103】
また、第１の書き込みトランジスタＴ３１は、所定条件を満たした後、１フレームのうち少なくとも書き込み期間にオンすればよい。
【0104】
このような制御を行うことで、第２の書き込みトランジスタＴ３２にＶｔシフト（Ｖｔ負電圧側シフト）が発生するが、当該第２の書き込みトランジスタＴ３２のＶｔシフトが発生する時点をステップＳ２０でＹｅｓとなる時点まで遅らせることができる。
【0105】
図７に示す動作は、画素１１を構成する３つのサブ画素回路１１Ｒ、１１Ｇ、１１Ｂのそれぞれにおいて、同じタイミングで実行される。
【0106】
【0107】
図８に示すように、第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２は、複数の画素行Ｌのそれぞれを順次オンする。制御信号ＷＳ１及びＷＳ２のそれぞれは、複数の画素行Ｌを順次オンさせる信号である。つまり、制御信号ＷＳ１及びＷＳ２のそれぞれは、一の画素行Ｌにおいて同一の信号であり、かつ、複数の画素行Ｌごとに互いに異なる信号となる。
【0108】
図４を再び参照して、制御部２０は、タイムカウントＴＣが閾値ＴＣ２以上となっていないと判定した場合（Ｓ２０でＮｏ）、ステップＳ２０でＹｅｓと判定されるまでステップＳ１０で設定された制御内容での制御を継続する。これにより、第２の書き込みトランジスタＴ３２は、例えば、表示装置１の使用開始からステップＳ２０でＹｅｓと判定されるまでの期間（例えば、第１期間）にわたりオンするように制御される。
【0109】
なお、表示装置１の使用開始からステップＳ２０でＹｅｓと判定される前の期間は、第１期間の一例であり、ステップＳ２０でＹｅｓと判定された後の期間は、第２期間の一例である。
【0110】
上記のような制御を行うことの効果について、図９～図１１を参照しながら説明する。図９は、本実施の形態に係る表示装置１の効果を説明するための第１図である。図９では、第１期間及び第２期間のそれぞれにおける、第１の書き込みトランジスタＴ３１（図９に示す書込Ｔｒ（Ｔ３１））、及び、第２の書き込みトランジスタＴ３２（図９に示す書込Ｔｒ（Ｔ３２））のオフ性能の変化、制御方法等について示している。
【0111】
図９に示すように、第１期間においては、第２の書き込みトランジスタＴ３２は、Ｈｉｇｈ駆動（Ｈｉｇｈレベルに固定する駆動）により制御されるので、パネル点灯時間の経過とともにオフ性能が徐々にではあるが向上する。ここでのオフ性能の向上とは、図１９に示すＩ－Ｖ特性が紙面の右側へシフトすること（つまり、閾値電圧が上昇すること）を意味する。なお、第２の書き込みトランジスタＴ３２の種類によっては、Ｈｉｇｈ駆動により制御された場合でも、オフ性能が実質的に維持するものもある。
【0112】
一方、第１の書き込みトランジスタＴ３１は、ゲートドライバ制御（パルス駆動させる制御）により制御されるので、パネル点灯時間の経過とともにオフ性能が低下する。点灯開始（使用開始）からオフ性能がオフ性能許容限界レベルに低下するまでの時間（図９に示す書込Ｔｒ（Ｔ３１）オフ性能寿命となるまでの時間）は、第１の書き込みトランジスタＴ３１によりオフリーク電流Ｉｏｆｆを許容内に抑えることができるが、当該時間の経過後は、第１の書き込みトランジスタＴ３１のオフ特性がオフ性能許容限界レベルを下回ってしまう（図９に示すオフ特性ＮＧ）。なお、書込Ｔｒ（Ｔ３１）オフ性能寿命となる時間に達することは、ステップＳ２０でＹｅｓと判定されたことに相当する。
【0113】
そこで、書込Ｔｒ（Ｔ３１）オフ性能寿命となると、オフ性能が低下していない第２の書き込みトランジスタＴ３２をゲートドライバ制御による制御に切り替えることにより、第２の書き込みトランジスタＴ３２のオフ特性がオフ性能許容限界レベルを下回ってしまう（図９に示す書込Ｔｒ（Ｔ３２）オフ性能寿命となる）までの間、第２の書き込みトランジスタＴ３２によりオフリーク電流Ｉｏｆｆを許容内に抑えることができる。
【0114】
これにより、表示装置１の寿命を長寿命化することができる。具体的には、従来技術（例えば、図１に示す画素回路２１１を有する表示装置）の寿命がＬ１であるのに対し、本開示の表示装置１では、Ｌ２（≧Ｌ１×２）に寿命を延ばすことができる。なお、ここでの寿命とは、書き込みトランジスタのオフ特性が所望の特性未満となることを意味する。
【0115】
また、表示装置１は、白ウィンドウの表示パターン以外の一般的な表示パターンの表示を行う場合にもメリットがある。当該メリットについて、図１０及び図１１を参照しながら説明する。図１０は、本実施の形態に係る表示装置１の効果を説明するための第２図である。
【0116】
図１０に示すように、表示装置１は、第２期間において、第２の書き込みトランジスタＴ３２のオフ特性がオフ性能許容限界レベル以上であるので、書き込み動作後に保持容量ＣＳに保持された保持電圧が書き込みトランジスタのオフリークにより変動することを抑制することができる。ここでのオフリーク電流Ｉｏｆｆは、保持容量ＣＳから信号線Ｖｄａｔに向かうオフリーク電流である。
【0117】
例えば、表示装置１は、第１期間においては、第１の書き込みトランジスタＴ３１のオフ特性がオフ性能許容限界レベル以上であるので、第２の書き込みトランジスタＴ３２がオン状態であっても、当該第１の書き込みトランジスタＴ３１によりオフリーク電流Ｉｏｆｆが流れることを抑制することができる。また、例えば、第２期間においては、第２の書き込みトランジスタＴ３２のオフ特性がオフ性能許容限界レベル以上であるので、第１の書き込みトランジスタＴ３１のオフ特性がオフ性能許容限界レベルを下回っていても、当該第２の書き込みトランジスタＴ３２によりオフリーク電流Ｉｏｆｆが流れることを抑制することができる。
【0118】
よって、表示装置１は、第１期間及び第２期間にわたって、保持電圧が変動することを抑制することができる。また、表示装置１は、保持容量ＣＳから信号線Ｖｄａｔに向かうオフリーク電流Ｉｏｆｆを抑制することができるので、保持容量ＣＳの平面視における面積を小さくすることが可能となる。例えば、オフリーク電流Ｉｏｆｆを半分に抑制することができれば、保持容量ＣＳの平面視における面積を半分にすることが可能となる。
【0119】
図１１は、本実施の形態に係る表示装置１の効果を説明するための第３図である。図１１は、第２期間における、本実施の形態に係る表示装置１と従来の表示装置との輝度変化の様子を模式的に示す図である。従来の表示装置は、図１７に示す画素回路２１１を有する表示装置である。なお、図１１では、フレーム内において最初にデータ書き込みが行われる画素行Ｌの白画素における当該フレーム内での輝度変化を示している。また、データ書き込みは、当該白画素に白表示に対応する電圧を書き込むことを示している。
【0120】
図１１に示すように、本実施の形態に係る表示装置１と従来の表示装置とも、データ書き込み後に、輝度が低下している。これは、当該白画素のデータ書き込みの後に他の画素行Ｌのデータ書き込みが行順次行われるが、他の画素行Ｌのデータ書き込みのときに当該白画素の書き込みトランジスタにオフリーク電流Ｉｏｆｆが流れることにより、当該白画素の保持電圧が徐々に低下するためである。
【0121】
本実施の形態に係る表示装置１は、第１期間及び第２期間にわたってオフリーク電流Ｉｏｆｆの発生を抑制することができるので、従来の表示装置に比べて輝度の変化を抑制することができる。つまり、本実施の形態に係る表示装置１は、従来の表示装置に比べて表示品位が向上する。
【0122】
また、オフリーク電流Ｉｏｆｆは、各フレームそれぞれで発生するので、各フレームにおいて輝度が低下している。本実施の形態に係る表示装置１は、各フレームにおいて、オフリーク電流Ｉｏｆｆの発生を抑制することができるので、従来の表示装置に比べて各フレームで輝度の変化を抑制することができる。
【0123】
なお、図１１では、フレーム内において輝度が一様に低下する例を示しているが、輝度の変化はこれに限定されず、画像によっては上昇することも起こり得る。また、輝度の変化は、フレームごとに異なることも起こり得る。
【0124】
［３．効果等］
以上のように、本実施の形態に係る表示装置１は、２次元状に配置された複数の画素１１と、複数の画素１１における互いに異なる画素行Ｌごとに配置され、画像データに対応したデータ電圧Ｖｄａｔを書き込む画素行Ｌを選択するための、制御信号ＷＳ１（第１のゲート制御信号の一例）が供給される複数の第１のゲート制御線ＷＳ１、及び、所定条件を満たすまでの間において、制御信号ＷＳ１とは異なる制御信号ＷＳ２（第２のゲート制御信号の一例）が供給される複数の第２のゲート制御線ＷＳ２とを備え、複数の第１のゲート制御線ＷＳ１のそれぞれ、及び、複数の第２のゲート制御線ＷＳ２のそれぞれは、互いに独立して設けられている。複数の画素１１のそれぞれは、発光素子ＥＬと、データ電圧Ｖｄａｔに応じた電流を発光素子ＥＬに供給する駆動トランジスタＴＤと、データ電圧Ｖｄａｔを供給する信号線Ｖｄａｔと駆動トランジスタＴＤのゲート電極との間に接続された第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２と、信号線Ｖｄａｔから第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２を介して供給されたデータ電圧Ｖｄａｔを保持する保持容量ＣＳ（容量素子の一例）とを有する。そして、第１の書き込みトランジスタＴ３１のゲート電極は、第１のゲート制御線ＷＳ１と接続され、第２の書き込みトランジスタＴ３２のゲート電極は、第２のゲート制御線ＷＳ２と接続され、第２の書き込みトランジスタＴ３２は、少なくとも第１の書き込みトランジスタＴ３１がオンしている期間（例えば、書き込み期間）にオンする。
以上のように、本実施の形態に係る表示装置１は、２次元状に配置された複数の画素１１と、複数の画素１１における互いに異なる画素行Ｌごとに配置され、画像データに対応したデータ電圧Ｖｄａｔを書き込む画素行Ｌを選択するための、制御信号ＷＳ１（第１のゲート制御信号の一例）が供給される複数の第１のゲート制御線ＷＳ１、及び、所定条件を満たすまでの間において、制御信号ＷＳ１とは異なる制御信号ＷＳ２（第２のゲート制御信号の一例）が供給される複数の第２のゲート制御線ＷＳ２とを備え、複数の第１のゲート制御線ＷＳ１のそれぞれ、及び、複数の第２のゲート制御線ＷＳ２のそれぞれは、互いに独立して設けられている。複数の画素１１のそれぞれは、発光素子ＥＬと、データ電圧Ｖｄａｔに応じた電流を発光素子ＥＬに供給する駆動トランジスタＴＤと、データ電圧Ｖｄａｔを供給する信号線Ｖｄａｔと駆動トランジスタＴＤのゲート電極との間に接続された第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２と、信号線Ｖｄａｔから第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２を介して供給されたデータ電圧Ｖｄａｔを保持する保持容量ＣＳ（容量素子の一例）とを有する。そして、第１の書き込みトランジスタＴ３１のゲート電極は、第１のゲート制御線ＷＳ１と接続され、第２の書き込みトランジスタＴ３２のゲート電極は、第２のゲート制御線ＷＳ２と接続され、第２の書き込みトランジスタＴ３２は、少なくとも第１の書き込みトランジスタＴ３１がオンしている期間（例えば、書き込み期間）にオンする。
【0125】
これにより、第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２のオン及びオフを、それぞれ個別に制御することができる。例えば、第２の書き込みトランジスタＴ３２が、１フレームにおいて第１の書き込みトランジスタＴ３１がオンしている期間を含む当該期間より長い期間オンするように制御されることで、第２の書き込みトランジスタＴ３２のオフ特性の低下を第１の書き込みトランジスタＴ３１より小さくすることができる。所定条件を満たした後、第２の書き込みトランジスタＴ３２をゲートドライバ制御で制御することで、第１の書き込みトランジスタＴ３１のオフ特性の低下を第２の書き込みトランジスタＴ３２が補償することができる。つまり、所定条件を満たした後においても、オフリーク電流Ｉｏｆｆが発生することを抑制する制御を行い得る。よって、所定条件を満たした後においてもオフリーク電流Ｉｏｆｆが発生することを抑制する制御が行われた場合に、従来よりもオフリーク電流Ｉｏｆｆに起因する表示品位の低下を抑制することができる表示装置１を実現することができる。
【0126】
また、第１の書き込みトランジスタＴ３１は、所定条件を満たすまでの間、１フレームのうちデータ電圧Ｖｄａｔを保持容量ＣＳに書き込む書き込み期間にオンし、第２の書き込みトランジスタＴ３２は、所定条件を満たすまでの間、１フレームのうち書き込み期間を含み、かつ、書き込み期間より長いオン期間にオンする。
【0127】
これにより、所定条件を満たすまでの間に、第２の書き込みトランジスタＴ３２のオフ特性が低下してしまうことを抑制することができる。よって、所定条件を満たした後に第２の書き込みトランジスタＴ３２がゲートドライバ制御される場合、当該所定条件を満たした後においてもオフリーク電流Ｉｏｆｆが発生することを抑制することができる。よって、従来よりも表示品位の低下を抑制することができる表示装置１を実現することができる。
【0128】
また、オン期間は、１フレーム期間である。
【0129】
これにより、所定条件を満たすまでの間に、第２の書き込みトランジスタＴ３２のオフ特性が低下してしまうことを抑制することができる。また、第２の書き込みトランジスタＴ３２の閾値電圧が、所定条件を満たすまでの間に初期値から上昇する効果も期待できる。つまり、所定条件を満たした後において、より長い期間、オフリーク電流Ｉｏｆｆが発生することを抑制することができる。よって、より長い期間、従来よりも表示品位の低下を抑制することができる表示装置１を実現することができる。
【0130】
また、第２の書き込みトランジスタＴ３２は、所定条件が満たされた後、書き込み期間にオンし、第１の書き込みトランジスタＴ３１は、所定条件が満たされた後、１フレームのうち少なくとも書き込み期間にオンする。
【0131】
これにより、第１の書き込みトランジスタＴ３１のオフ特性の低下を第２の書き込みトランジスタＴ３２が補償することができる。つまり、所定条件を満たした後においても、オフリーク電流Ｉｏｆｆが発生することを抑制しやすくなる。よって、オフリーク電流Ｉｏｆｆの発生を従来よりも抑制することができるので、従来よりもオフリーク電流Ｉｏｆｆに起因する表示品位の低下を抑制することができる表示装置１を実現することができる。
【0132】
また、第１の書き込みトランジスタＴ３１は、第２の書き込みトランジスタＴ３２に同期してオンする。
【0133】
これにより、所定条件が満たされた後に、第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２を同期させることで、従来よりも表示品位の低下を抑制することができる表示装置１を実現することができる。
【0134】
また、例えば、所定条件は、表示装置１の動作時間が所定時間以上となることであってもよい。
【0135】
これにより、表示装置１の動作時間を計測するだけで、制御内容の切り替えを行うことができる。よって、簡易な構成で、従来よりも表示品位の低下を抑制することができる表示装置１を実現することができる。
【0136】
また、例えば、所定条件は、第１の書き込みトランジスタＴ３１の閾値電圧が、所定電圧未満となることであってもよい。
【0137】
これにより、事前にオフ特性が許容限界レベルとなるまでの時間等のデータ取りを行うことなく、従来よりも表示品位の低下を抑制することができる表示装置１を実現することができる。
【0138】
また、第１の書き込みトランジスタＴ３１及び第２の書き込みトランジスタＴ３２の少なくとも１つは、酸化物半導体層を有する。
【0139】
オフ特性が低下した後にＨｉｇｈ（正）となる電圧を印加すると低下したオフ特性がもとのオフ特性に戻りやすい性質を酸化物半導体層が有するので、表示装置１は、より長期間にわたり従来よりも表示品位の低下を抑制することができる。
【0140】
（実施の形態の変形例）
以下では、本変形例に係る表示装置について、図１２～図１５を参照しながら説明する。なお、以下では、実施の形態との相違点を中心に説明し、実施の形態と同一又は類似の内容については説明を省略又は簡略化する。本変形例に係る表示装置の構成は実施の形態に係る表示装置１と同じであってもよく、以下では、実施の形態で用いた符号を用いて説明する。
以下では、本変形例に係る表示装置について、図１２～図１５を参照しながら説明する。なお、以下では、実施の形態との相違点を中心に説明し、実施の形態と同一又は類似の内容については説明を省略又は簡略化する。本変形例に係る表示装置の構成は実施の形態に係る表示装置１と同じであってもよく、以下では、実施の形態で用いた符号を用いて説明する。
【0141】
【0142】
図１２に示すように、制御部２０は、タイムカウントＴＣが閾値ＴＣ２以上となったと判定した場合（Ｓ２０でＹｅｓ）、ＷＳ１信号用ゲートドライバ１３ｃをＨｉｇｈ駆動制御に設定し、かつ、ＷＳ２信号用ゲートドライバ１３ｄをゲートドライバ制御に設定する（Ｓ４０）。つまり、制御部２０は、ＷＳ１信号用ゲートドライバ１３ｃの制御を、ゲートドライバ制御からＨｉｇｈ駆動制御に切り替え、かつ、ＷＳ２信号用ゲートドライバ１３ｄの制御を、Ｈｉｇｈ駆動制御からゲートドライバ制御に切り替える。制御部２０は、ステップＳ２０でＹｅｓと判定した場合、ＷＳ１信号用ゲートドライバ１３ｃ及びＷＳ２信号用ゲートドライバ１３ｄの制御内容を、入れ替えるとも言える。
【0143】
図１３は、所定条件を満たした後の、本変形例に係る表示装置１の１つのサブ画素回路における駆動方法の一例を示すタイミングチャートである。図１３に示す制御信号ＷＳ１の波形が図７に示す制御信号ＷＳ１の波形と相違する。
【0144】
図１３に示すように、Ｈｉｇｈ駆動制御に切り替えられたＷＳ１信号用ゲートドライバ１３ｃは、データ書き込み期間を含む１フレーム期間全体にわたって第１の書き込みトランジスタＴ３１をオンさせるための制御信号ＷＳ１を当該第１の書き込みトランジスタＴ３１に出力する。このような制御信号ＷＳ１は、データ書き込み期間を含む１フレーム期間全体にわたってＨｉｇｈ（正）となる電圧信号となる。つまり、第１の書き込みトランジスタＴ３１は、所定条件を満たした後において、１フレーム期間全体にわたってオンとなるように制御されるので、第１の書き込みトランジスタＴ３１のゲート電極には、第２期間の１フレーム内において主に正電圧が供給される。
【0145】
このような制御を行うことで、第１の書き込みトランジスタＴ３１に発生したＶｔシフト（Ｖｔ負電圧側シフト）の変化の少なくとも一部をキャンセルすることが可能となる。つまり、図１９に示す破線のＩ－Ｖ特性をもとの実線のＩ－Ｖ特性に近づけることができる。
【0146】
【0147】
第１の書き込みトランジスタＴ３１は、ステップＳ２０でＹｅｓと判定されると、全ての画素行Ｌにおいて、１フレーム期間にわたってオンする。制御信号ＷＳ１は、複数の画素行Ｌの全てを同時に１フレーム期間にわたってオンさせる信号である。つまり、複数の画素行Ｌのそれぞれにおいて制御信号ＷＳ１の信号波形は同じ（同一の信号）である。
【0148】
図１５は、本変形例に係る表示装置１の効果を説明するための図である。
【0149】
図１５に示すように、書込Ｔｒ（Ｔ３１）オフ性能寿命となると、オフ性能が低下していない第２の書き込みトランジスタＴ３２をゲートドライバ制御による制御に切り替えられることに加えて、オフ性能がオフ性能許容限界レベルを下回っている第１の書き込みトランジスタＴ３１がＨｉｇｈ駆動制御による制御に切り替えられる。第１の書き込みトランジスタＴ３１には、データ書き込み期間を含む１フレーム期間全体にわたってＨｉｇｈ（正）となる電圧信号となる。つまり、第１の書き込みトランジスタＴ３１のゲート電極には、主に正電圧が供給される。
【0150】
これにより、オフ性能許容限界レベルを下回っている第１の書き込みトランジスタＴ３１のオフ性能を、回復させることができる。例えば、第２期間の経過後、再度第１の書き込みトランジスタＴ３１をゲートドライバ制御による制御に切り替えることで、表示装置１の寿命をさらに延ばすことができる。
【0151】
以上のように、本変形例に係る表示装置１において、第１の書き込みトランジスタＴ３１は、所定条件が満たされた後、１フレーム期間にわたってオンする。
【0152】
これにより、第１の書き込みトランジスタＴ３１の低下しているオフ性能を回復させることができるので、表示装置１においてオフリーク電流Ｉｏｆｆが発生することをより長期間にわたり抑制することができる。よって、表示装置１は、長期間にわたり従来よりも表示品位の低下を抑制することができる。
【0153】
（その他の実施の形態）
以上、本開示に係る表示装置について、実施の形態等に基づいて説明してきたが、本開示に係る表示装置は、上記実施の形態等に限定されるものではない。実施の形態等における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態等に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る表示装置を内蔵した各種機器も本開示に含まれる。
以上、本開示に係る表示装置について、実施の形態等に基づいて説明してきたが、本開示に係る表示装置は、上記実施の形態等に限定されるものではない。実施の形態等における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態等に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る表示装置を内蔵した各種機器も本開示に含まれる。
【0154】
例えば、本開示に係る表示装置１は、図１６に示すような薄型ディスプレイ装置として実現されてもよい。図１６は、その他の実施の形態に係る表示装置１の外観を示す斜視図である。このような表示装置１は、オフリーク電流Ｉｏｆｆに起因する表示部１２における表示輝度ズレの発生を抑制することが可能である。
【0155】
また、上記実施の形態等に係る表示装置１の用途は、特に限定されない。表示装置１は、携帯情報端末、パーソナルコンピュータ、テレビジョンなどに使用されてもよいし、デジタルサイネージなどに使用されてもよい。
【0156】
また、上記実施の形態等におけるゲートドライバ１３の各構成が表示パネル１０の一方側（図１の場合、紙面の左側）に配置される例について説明したが、少なくとも１つの構成は表示パネル１０の他方側（図１の場合、紙面の右側）に配置されていてもよい。例えば、表示パネル１０の一方側及び他方側のそれぞれに同数のゲートドライバ（○○用ゲートドライバ）が配置されてもよい。例えば、表示パネル１０の一方側にはＩＮＩ信号用ゲートドライバ１３ａ及びＷＳ２信号用ゲートドライバ１３ｄが配置され、表示パネル１０の他方側にはＲｅｆ信号用ゲートドライバ１３ｂ及びＷＳ１信号用ゲートドライバ１３ｃが配置されてもよい。これにより、表示装置１の左右の額縁幅を同程度にすることができる。
【0157】
また、上記実施の形態等では、表示装置１が有する発光素子ＥＬは、有機ＥＬ素子である例について説明したが、これに限定されない。発光素子ＥＬは、他の自発光型の発光素子であってもよい。発光素子ＥＬは、例えば、ＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：量子ドット発光ダイオード）を用いた発光素子であってもよい。また、表示パネル１０は、非発光型のパネルであってもよく、例えば、液晶パネルであってもよい。
【0158】
また、上記実施の形態等では、第１期間において第１の書き込みトランジスタＴ３１をゲートドライバ制御する例について説明したが、第２の書き込みトランジスタＴ３２をゲートドライバ制御してもよい。
【0159】
また、上記実施の形態等では、信号線Ｖｄａｔと駆動トランジスタＴＤのゲート電極との間に直列に配置される書き込みトランジスタが２つである例について説明したが、３つ以上であってもよい。
【0160】
また、上記実施の形態等における、ゲートドライバ制御時と、Ｈｉｇｈ駆動制御時とに供給されるＨｉｇｈ（正）となる電圧値は、互いに同じであってもよいし、異なっていてもよい。
【0161】
また、上記実施の形態等において、第１の書き込みトランジスタＴ３１の閾値電圧が所定電圧未満となることが所定条件である場合、表示パネル１０の表示部１２以外の領域に、第１の書き込みトランジスタＴ３１の閾値電圧を測定するための構成が追加されてもよい。当該構成は、例えば、第１の書き込みトランジスタＴ３１と同じ特性のトランジスタと、当該トランジスタに第１の書き込みトランジスタＴ３１のゲートに供給される制御信号を供給するための配線と、閾値電圧測定のための部品とを含んでいてもよい。
【0162】
また、上記実施の形態等で説明した各トランジスタは、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成されてもよいし、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成されてもよい。
【0163】
また、上記実施の形態等におけるゲートドライバ１３、データドライバ１４、及び、制御部２０等の各構成要素は、専用のハードウェアで構成されるか、各構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。各構成要素は、プロセッサ等のプログラム実行部が、ハードディスク又は半導体メモリ等の記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。プロセッサは、半導体集積回路（ＩＣ）、又はＬＳＩ（Ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路で構成される。また、ＩＣは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）技術により、表示パネル１０のＴＦＴ基板に直接実装されていてもよいし、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）技術により、ＦＦＣ（Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ）又はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃａｂｌｅ）等のフレキシブル配線基板に実装されていてもよい。
【0164】
また、上記実施の形態等におけるゲートドライバ１３は、１つのＩＣで実現されてもよいし、ＩＮＩ信号用ゲートドライバ１３ａ、Ｒｅｆ信号用ゲートドライバ１３ｂ、ＷＳ１信号用ゲートドライバ１３ｃ、及び、ＷＳ２信号用ゲートドライバ１３ｄが互いに異なるＩＣにより実現されてもよい。
【0165】
また、上記実施の形態等におけるデータドライバ１４及び制御部２０は、１つのＩＣで実現されてもよいし、互いに異なるＩＣにより実現されてもよい。
【0166】
また、上記実施の形態等における表示装置１は、カラー画像を表示する例について説明したが、これに限定されず、例えば、モノクロ画像を表示してもよい。
【0167】
（付記）
（技術１）
２次元状に配置された複数の画素と、
前記複数の画素における互いに異なる画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための、第１のゲート制御信号が供給される複数の第１のゲート制御線、及び、所定条件を満たすまでの間において、前記第１のゲート制御信号とは異なる第２のゲート制御信号が供給される複数の第２のゲート制御線とを備え、
前記複数の第１のゲート制御線のそれぞれ、及び、前記複数の第２のゲート制御線のそれぞれは、互いに独立して設けられ、
前記複数の画素のそれぞれは、
発光素子と、
前記データ電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
前記データ電圧を供給する信号線と前記駆動トランジスタのゲート電極との間に接続された第１の書き込みトランジスタ及び第２の書き込みトランジスタと、
前記信号線から前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタを介して供給された前記データ電圧を保持する容量素子とを有し、
前記第１の書き込みトランジスタのゲート電極は、前記第１のゲート制御線と接続され、
前記第２の書き込みトランジスタのゲート電極は、前記第２のゲート制御線と接続され、
前記第２の書き込みトランジスタは、少なくとも前記第１の書き込みトランジスタがオンしている期間にオンする
表示装置。
（技術１）
２次元状に配置された複数の画素と、
前記複数の画素における互いに異なる画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための、第１のゲート制御信号が供給される複数の第１のゲート制御線、及び、所定条件を満たすまでの間において、前記第１のゲート制御信号とは異なる第２のゲート制御信号が供給される複数の第２のゲート制御線とを備え、
前記複数の第１のゲート制御線のそれぞれ、及び、前記複数の第２のゲート制御線のそれぞれは、互いに独立して設けられ、
前記複数の画素のそれぞれは、
発光素子と、
前記データ電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
前記データ電圧を供給する信号線と前記駆動トランジスタのゲート電極との間に接続された第１の書き込みトランジスタ及び第２の書き込みトランジスタと、
前記信号線から前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタを介して供給された前記データ電圧を保持する容量素子とを有し、
前記第１の書き込みトランジスタのゲート電極は、前記第１のゲート制御線と接続され、
前記第２の書き込みトランジスタのゲート電極は、前記第２のゲート制御線と接続され、
前記第２の書き込みトランジスタは、少なくとも前記第１の書き込みトランジスタがオンしている期間にオンする
表示装置。
【0168】
（技術２）
前記第１の書き込みトランジスタは、前記所定条件を満たすまでの間、１フレームのうち前記データ電圧を前記容量素子に書き込む書き込み期間にオンし、
前記第２の書き込みトランジスタは、前記所定条件を満たすまでの間、前記１フレームのうち前記書き込み期間を含み、かつ、前記書き込み期間より長いオン期間にオンする
技術１に記載の表示装置。
前記第１の書き込みトランジスタは、前記所定条件を満たすまでの間、１フレームのうち前記データ電圧を前記容量素子に書き込む書き込み期間にオンし、
前記第２の書き込みトランジスタは、前記所定条件を満たすまでの間、前記１フレームのうち前記書き込み期間を含み、かつ、前記書き込み期間より長いオン期間にオンする
技術１に記載の表示装置。
【0169】
（技術３）
前記オン期間は、１フレーム期間である
技術２に記載の表示装置。
前記オン期間は、１フレーム期間である
技術２に記載の表示装置。
【0170】
（技術４）
前記第２の書き込みトランジスタは、前記所定条件が満たされた後、前記書き込み期間にオンし、
前記第１の書き込みトランジスタは、前記所定条件が満たされた後、前記１フレームのうち少なくとも前記書き込み期間にオンする
技術２又は３に記載の表示装置。
前記第２の書き込みトランジスタは、前記所定条件が満たされた後、前記書き込み期間にオンし、
前記第１の書き込みトランジスタは、前記所定条件が満たされた後、前記１フレームのうち少なくとも前記書き込み期間にオンする
技術２又は３に記載の表示装置。
【0171】
（技術５）
前記第１の書き込みトランジスタは、前記第２の書き込みトランジスタに同期してオンする
技術４に記載の表示装置。
前記第１の書き込みトランジスタは、前記第２の書き込みトランジスタに同期してオンする
技術４に記載の表示装置。
【0172】
（技術６）
前記第１の書き込みトランジスタは、前記所定条件が満たされた後、１フレーム期間にわたってオンする
技術４に記載の表示装置。
前記第１の書き込みトランジスタは、前記所定条件が満たされた後、１フレーム期間にわたってオンする
技術４に記載の表示装置。
【0173】
（技術７）
前記所定条件は、前記表示装置の動作時間が所定時間以上となることである
技術１～６のいずれかに記載の表示装置。
前記所定条件は、前記表示装置の動作時間が所定時間以上となることである
技術１～６のいずれかに記載の表示装置。
【0174】
（技術８）
前記所定条件は、前記第１の書き込みトランジスタの閾値電圧が、所定電圧未満となることである
技術１～６のいずれかに記載の表示装置。
前記所定条件は、前記第１の書き込みトランジスタの閾値電圧が、所定電圧未満となることである
技術１～６のいずれかに記載の表示装置。
【0175】
（技術９）
前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタの少なくとも１つは、酸化物半導体層を有する
技術１～８のいずれかに記載の表示装置。
前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタの少なくとも１つは、酸化物半導体層を有する
技術１～８のいずれかに記載の表示装置。
【産業上の利用可能性】
【0176】
本開示は、表示装置に広く利用できる。
【符号の説明】
【0177】
１ 表示装置
１０ 表示パネル
１１ 画素回路（画素領域、画素）
１１Ｒ、１１Ｇ、１１Ｂ サブ画素回路（サブ画素領域、サブ画素）
１２ 表示部
１３ ゲートドライバ
１３ａ ＩＮＩ信号用ゲートドライバ
１３ｂ Ｒｅｆ信号用ゲートドライバ
１３ｃ ＷＳ１信号用ゲートドライバ
１３ｄ ＷＳ２信号用ゲートドライバ
１４ データドライバ
２０ 制御部
３０ 電源
ＣＳＲ、ＣＳＧ、ＣＳＢ 保持容量（容量素子）
ＥＬＲ、ＥＬＧ、ＥＬＢ 発光素子
ＩＮＩ 初期化信号線、制御信号
Ｉｏｆｆ オフリーク電流
Ｌ 画素行
ＲＥＦ 参照信号線、制御信号
Ｔ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂ 初期化トランジスタ
Ｔ２Ｒ、Ｔ２Ｇ、Ｔ２Ｂ 補償トランジスタ
Ｔ３１Ｒ、Ｔ３１Ｇ、Ｔ３１Ｂ 第１の書き込みトランジスタ
Ｔ３２Ｒ、Ｔ３２Ｇ、Ｔ３２Ｂ 第２の書き込みトランジスタ
Ｖａ ＳＩＧ電圧
ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢ 信号線、データ電圧
ＶｄｓＲ、ＶｄｓＧ、ＶｄｓＢ ソースドレイン電圧
ＶｇＲ、ＶｇＧ、ＶｇＢ ゲート電位
ＷＳ１ 第１のゲート制御線、制御信号（第１のゲート制御信号）
ＷＳ２ 第２のゲート制御線、制御信号（第２のゲート制御信号）
１０ 表示パネル
１１ 画素回路（画素領域、画素）
１１Ｒ、１１Ｇ、１１Ｂ サブ画素回路（サブ画素領域、サブ画素）
１２ 表示部
１３ ゲートドライバ
１３ａ ＩＮＩ信号用ゲートドライバ
１３ｂ Ｒｅｆ信号用ゲートドライバ
１３ｃ ＷＳ１信号用ゲートドライバ
１３ｄ ＷＳ２信号用ゲートドライバ
１４ データドライバ
２０ 制御部
３０ 電源
ＣＳＲ、ＣＳＧ、ＣＳＢ 保持容量（容量素子）
ＥＬＲ、ＥＬＧ、ＥＬＢ 発光素子
ＩＮＩ 初期化信号線、制御信号
Ｉｏｆｆ オフリーク電流
Ｌ 画素行
ＲＥＦ 参照信号線、制御信号
Ｔ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂ 初期化トランジスタ
Ｔ２Ｒ、Ｔ２Ｇ、Ｔ２Ｂ 補償トランジスタ
Ｔ３１Ｒ、Ｔ３１Ｇ、Ｔ３１Ｂ 第１の書き込みトランジスタ
Ｔ３２Ｒ、Ｔ３２Ｇ、Ｔ３２Ｂ 第２の書き込みトランジスタ
Ｖａ ＳＩＧ電圧
ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢ 信号線、データ電圧
ＶｄｓＲ、ＶｄｓＧ、ＶｄｓＢ ソースドレイン電圧
ＶｇＲ、ＶｇＧ、ＶｇＢ ゲート電位
ＷＳ１ 第１のゲート制御線、制御信号（第１のゲート制御信号）
ＷＳ２ 第２のゲート制御線、制御信号（第２のゲート制御信号）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18A】
【図18B】
【図19】