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特開2024-31132故障シミュレーション装置、故障シミュレーション方法および故障シミュレーションプログラム

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024031132

(43)【公開日】2024-03-07

(54)【発明の名称】故障シミュレーション装置、故障シミュレーション方法および故障シミュレーションプログラム

(51)【国際特許分類】

G01R 31/28 20060101AFI20240229BHJP

G06F 11/22 20060101ALI20240229BHJP

【ＦＩ】

G01R31/28 F

G06F11/22 673F

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022134486

(22)【出願日】2022-08-25

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】杉本浩一

【テーマコード（参考）】

2G132

5B048

【Ｆターム（参考）】

2G132AA12

2G132AC10

2G132AD06

2G132AG14

2G132AG15

2G132AL09

5B048DD16

(57)【要約】

【課題】トランジスタの数が増加しても故障シミュレーションによる検証時間の増加を抑制する故障シミュレーション装置、故障シミュレーション方法および故障シミュレーションプログラムを提供する。
【解決手段】故障シミュレーション装置の演算部は、複数のトランジスタを含むアナログ回路１５についての情報を取得する。また、演算部は、アナログ回路の少なくとも一部１００、２００、３００、４００、５００、６００をデジタル回路とみなすことにより、アナログ回路を検証回路に変換する。さらに、演算部は、検証回路における正常パターンを検証する。また、演算部は、デジタル回路とみなされた回路が故障した場合と正常パターンとを比較することにより、検証回路における故障パターンを検証する。
【選択図】図７

【特許請求の範囲】

【請求項1】

複数のトランジスタを含むアナログ回路（１５）についての情報を取得する取得部（Ｓ１００）と、
前記アナログ回路の少なくとも一部（１００、２００、３００、４００、５００、６００）をデジタル回路とみなすことにより、前記アナログ回路を検証回路に変換する変換部（Ｓ１０２）と、
前記検証回路における正常パターンを検証する正常検証部（Ｓ１０６）と、
前記変換部によりデジタル回路とみなされた回路が故障した場合と前記正常パターンとを比較することにより、前記検証回路における故障パターンを検証する故障検証部（Ｓ１０８）と、
を備える故障シミュレーション装置。

【請求項2】

前記アナログ回路は、第１トランジスタ（１０１）、第２トランジスタ（１０２）、第３トランジスタ（１０３）および第４トランジスタ（１０４）を含み、
前記第１トランジスタは、第１制御端子と、前記第１制御端子の電圧に基づいて電流が流れる第１端子および第２端子とを有し
前記第２トランジスタは、第２制御端子と、前記第２制御端子の電圧に基づいて電流が流れる第３端子および第４端子とを有し、
前記第３トランジスタは、第３制御端子と、前記第３制御端子の電圧に基づいて電流が流れる第５端子および第６端子とを有し、
前記第４トランジスタは、第４制御端子と、前記第４制御端子の電圧に基づいて電流が流れる第７端子および第８端子とを有し、
前記第１端子は、正電源ライン（ＶＤＤ）および前記第３端子と接続されており、
前記第２端子は、前記第４端子および前記第５端子と接続されており、
前記第１制御端子は、前記第３制御端子と接続されており、
前記第２制御端子は、前記第４制御端子と接続されており、
前記第６端子は、前記第７端子と接続されており、
前記第８端子は、グランドライン（ＶＳＳ）と接続されており、
前記変換部は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタにて構成された回路をＮＡＮＤ回路とみなす請求項１に記載の故障シミュレーション装置。

【請求項3】

前記アナログ回路は、第１トランジスタ（３０７）、第２トランジスタ（３０８）、第３トランジスタ（３０９）および第４トランジスタ（３１０）を含み、
前記第１トランジスタは、第１制御端子と、前記第１制御端子の電圧に基づいて電流が流れる第１端子および第２端子とを有し
前記第２トランジスタは、第２制御端子と、前記第２制御端子の電圧に基づいて電流が流れる第３端子および第４端子とを有し、
前記第３トランジスタは、第３制御端子と、前記第３制御端子の電圧に基づいて電流が流れる第５端子および第６端子とを有し、
前記第４トランジスタは、第４制御端子と、前記第４制御端子の電圧に基づいて電流が流れる第７端子および第８端子とを有し、
前記第１端子は、正電源ライン（ＶＤＤ）と接続されており、
前記第２端子は、前記第３端子と接続されており、
前記第１制御端子は、前記第３制御端子と接続されており、
前記第４端子は、前記第５端子および前記第７端子と接続されており、
前記第２制御端子は、前記第４制御端子と接続されており、
前記第６端子は、グランドライン（ＶＳＳ）と接続されており、
前記第８端子は、前記グランドラインと接続されており、
前記変換部は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタにて構成された回路をＮＯＲ回路とみなす請求項１に記載の故障シミュレーション装置。

【請求項4】

前記アナログ回路は、第１トランジスタ（２０５、４１１、５１３、６１５）および第２トランジスタ（２０６、４１２、５１４、６１６）を含み、
前記第１トランジスタは、第１制御端子と、前記第１制御端子の電圧に基づいて電流が流れる第１端子および第２端子とを有し
前記第２トランジスタは、第２制御端子と、前記第２制御端子の電圧に基づいて電流が流れる第３端子および第４端子とを有し、
前記第１端子は、正電源ライン（ＶＤＤ）と接続されており、
前記第２端子は、前記第３端子と接続されており、
前記第１制御端子は、前記第２制御端子と接続されており、
前記第４端子は、グランドライン（ＶＳＳ）と接続されており、
前記変換部は、前記第１トランジスタおよび前記第２トランジスタにて構成された回路をＮＯＴ回路とみなす請求項１に記載の故障シミュレーション装置。

【請求項5】

複数のトランジスタを含むアナログ回路（１５）についての情報を取得すること（Ｓ１００）と、
前記アナログ回路の少なくとも一部（１００、２００、３００、４００、５００、６００）をデジタル回路とみなすことにより、前記アナログ回路を検証回路に変換すること（Ｓ１０２）と、
前記検証回路における正常パターンを検証すること（Ｓ１０６）と、
デジタル回路とみなされた回路が故障した場合と前記正常パターンとを比較することにより、前記検証回路における故障パターンを検証すること（Ｓ１０８）と、
を行う故障シミュレーション方法。

【請求項6】

故障シミュレーション装置を、
複数のトランジスタを含むアナログ回路（１５）についての情報を取得する取得部（Ｓ１００）、
前記アナログ回路の少なくとも一部（１００、２００、３００、４００、５００、６００）をデジタル回路とみなすことにより、前記アナログ回路を検証回路に変換する変換部（Ｓ１０２）、
前記検証回路における正常パターンを検証する正常検証部（Ｓ１０６）、および、
前記変換部によりデジタル回路とみなされた回路が故障した場合と前記正常パターンとを比較することにより、前記検証回路における故障パターンを検証する故障検証部（Ｓ１０８）として、機能させる故障シミュレーションプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、故障シミュレーション装置、故障シミュレーション方法および故障シミュレーションプログラムに関するものである。

【背景技術】

【0002】

従来、特許文献１に記載されているように、故障シミュレーション装置を用いて、アナログ素子を含む回路モデルに対して、回路モデルを構成する素子の故障解析を行う故障シミュレーションが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６１９３０３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

発明者の検討によれば、特許文献１に記載された故障シミュレーションでは、トランジスタ等の素子毎に故障の検証がされるため、素子の数の増加に伴って、故障シミュレーションによる検証時間が増加する。

【0005】

本開示は、トランジスタの数が増加しても故障シミュレーションによる検証時間の増加を抑制する故障シミュレーション装置、故障シミュレーション方法および故障シミュレーションプログラムを提供することを目的とする。

【課題を解決するための手段】

【0006】

請求項１に記載の発明は、複数のトランジスタを含むアナログ回路（１５）についての情報を取得する取得部（Ｓ１００）と、アナログ回路の少なくとも一部（１００、２００、３００、４００、５００、６００）をデジタル回路とみなすことにより、アナログ回路を検証回路に変換する変換部（Ｓ１０２）と、検証回路における正常パターンを検証する正常検証部（Ｓ１０６）と、変換部によりデジタル回路とみなされた回路が故障した場合と正常パターンとを比較することにより、検証回路における故障パターンを検証する故障検証部（Ｓ１０８）と、を備える故障シミュレーション装置である。

【0007】

請求項５に記載の発明は、複数のトランジスタを含むアナログ回路（１５）についての情報を取得すること（Ｓ１００）と、アナログ回路の少なくとも一部（１００、２００、３００、４００、５００、６００）をデジタル回路とみなすことにより、アナログ回路を検証回路に変換すること（Ｓ１０２）と、検証回路における正常パターンを検証すること（Ｓ１０６）と、デジタル回路とみなされた回路が故障した場合と正常パターンとを比較することにより、検証回路における故障パターンを検証すること（Ｓ１０８）と、を行う故障シミュレーション方法である。

【0008】

請求項６に記載の発明は、故障シミュレーション装置を、複数のトランジスタを含むアナログ回路（１５）についての情報を取得する取得部（Ｓ１００）、アナログ回路の少なくとも一部（１００、２００、３００、４００、５００、６００）をデジタル回路とみなすことにより、アナログ回路を検証回路に変換する変換部（Ｓ１０２）、検証回路における正常パターンを検証する正常検証部（Ｓ１０６）、および、変換部によりデジタル回路とみなされた回路が故障した場合と正常パターンとを比較することにより、検証回路における故障パターンを検証する故障検証部（Ｓ１０８）として、機能させる故障シミュレーションプログラムである。

【0009】

これにより、故障シミュレーションの検証が行われる対象の数を、トランジスタに対する故障数とする必要がなくなり、複数のトランジスタを含んだデジタル回路とみなされた回路の数とすることができる。このため、各トランジスタに対して検証を行うことが抑制される。したがって、トランジスタの数が増加しても故障シミュレーションによる検証時間の増加が抑制される。

【0010】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0011】

【図1】実施形態の故障シミュレーション装置のブロック図。

【図2】故障シミュレーション装置の演算部の処理を示すフローチャート。

【図3】変換表による回路の変換を示す図。

【図4】変換表による回路の変換を示す図。

【図5】変換表による回路の変換を示す図。

【図6】演算部により故障シミュレーションされるアナログ回路の例を示す図。

【図7】演算部により変換された回路を示す図。

【図8】演算部により変換された回路の論理表。

【図9】ＭＯＳＦＥＴの故障モデルを示す図。

【発明を実施するための形態】

【0012】

以下、実施形態について図面を参照しつつ説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付し、その説明を省略する。

【0013】

図１に示す本実施形態の故障シミュレーション装置５は、後述するように、図６に示すような複数のトランジスタを含むアナログ回路１５の故障解析を行う。具体的には、故障シミュレーション装置５は、記憶部７および演算部１０を備える。

【0014】

記憶部７は、ＲＯＭおよびフラッシュメモリ等の不揮発性メモリと、ＲＡＭ等の揮発性メモリとを含む。また、記憶部７には、後述の変換表および複数のトランジスタを含むアナログ回路１５の情報が記憶されている。

【0015】

演算部１０は、ＣＰＵ等を含む。また、演算部１０は、記憶部７に記憶されたプログラムを実行する。これにより、演算部１０は、記憶部７に記憶された複数のトランジスタを含むアナログ回路１５の故障シミュレーションを行う。この故障シミュレーションの詳細については後述する。

【0016】

以上のように、故障シミュレーション装置５は、構成されている。この故障シミュレーション装置５では、故障シミュレーションが行われる。次に、故障シミュレーション装置５の演算部１０のプログラムの実行による故障シミュレーションについて、図２のフローチャートを参照して説明する。なお、この演算部１０のプログラムは、例えば、操作者によって故障シミュレーション装置５が起動されたとき、実行される。

【0017】

ステップＳ１００において、演算部１０は、後述の変換表および複数のトランジスタを含むアナログ回路１５の情報を記憶部７から取得する。

【0018】

続いて、ステップＳ１０２において、演算部１０は、ステップＳ１００にて取得した情報が示す変換表を用いて、ステップＳ１００にて取得した情報が示すアナログ回路１５の少なくとも一部をデジタル回路とみなす。これにより、演算部１０は、そのアナログ回路１５を検証回路に変換する。なお、演算部１０は、変換表を用いないで、ステップＳ１００にて取得した情報が示すアナログ回路１５の少なくとも一部をデジタル回路とみなすことに限定されない。演算部１０は、故障シミュレーション装置５の操作者の操作に応じて、ステップＳ１００にて取得した情報が示すアナログ回路１５の少なくとも一部をデジタル回路とみなしてもよい。例えば、故障シミュレーション装置５の操作者の操作により、演算部１０は、アナログ回路１５のデジタル的な動作、すなわち、電圧レベルがハイレベルおよびローレベルの信号を入出力とする機能として動作するトランジスタ群をデジタル回路とみなしてもよい。

【0019】

ここで、上記変換表について説明する。変換表は、複数のトランジスタを含むアナログ回路１５の少なくとも一部をデジタル回路とみなすために用いられる表である。

【0020】

例えば、図３に示すように、第１ＰチャネルＭＯＳＦＥＴ９０１のソースが正電源ラインＶＤＤと接続されているとする。また、第１ＰチャネルＭＯＳＦＥＴ９０１のゲートが第１入力装置９５１と接続されているとする。さらに、第１ＰチャネルＭＯＳＦＥＴ９０１のドレインが第１出力部９６１と接続されているとする。

【0021】

また、第２ＰチャネルＭＯＳＦＥＴ９０２のソースが正電源ラインＶＤＤおよび第１ＰチャネルＭＯＳＦＥＴ９０１のソースと接続されているとする。さらに、第２ＰチャネルＭＯＳＦＥＴ９０２のゲートが第２入力装置９５２と接続されているとする。また、第２ＰチャネルＭＯＳＦＥＴ９０２のドレインが第１出力部９６１および第１ＰチャネルＭＯＳＦＥＴ９０１のドレインと接続されているとする。

【0022】

さらに、第１ＮチャネルＭＯＳＦＥＴ９１１のドレインが第１出力部９６１、第１ＰチャネルＭＯＳＦＥＴ９０１のドレインおよび第２ＰチャネルＭＯＳＦＥＴ９０２のドレインと接続されているとする。また、第１ＮチャネルＭＯＳＦＥＴ９１１のゲートが第１入力装置９５１および第１ＰチャネルＭＯＳＦＥＴ９０１のゲートと接続されているとする。

【0023】

さらに、第２ＮチャネルＭＯＳＦＥＴ９１２のドレインが第１ＮチャネルＭＯＳＦＥＴ９１１のソースと接続されているとする。また、第２ＮチャネルＭＯＳＦＥＴ９１２のゲートが第２入力装置９５２および第２ＰチャネルＭＯＳＦＥＴ９０２のゲートと接続されているとする。さらに、第２ＮチャネルＭＯＳＦＥＴ９１２のソースがグランドラインＶＳＳと接続されているとする。

【0024】

また、第１入力装置９５１によって、ハイレベルおよびローレベルのどちらかの電圧レベルの電圧が、第１ＰチャネルＭＯＳＦＥＴ９０１のゲートおよび第１ＮチャネルＭＯＳＦＥＴ９１１のゲートに入力される。さらに、第２入力装置９５２によって、ハイレベルおよびローレベルのどちらかの電圧レベルの電圧が、第２ＰチャネルＭＯＳＦＥＴ９０２のゲートおよび第２ＮチャネルＭＯＳＦＥＴ９１２のゲートに入力される。また、第１出力部９６１からハイレベルおよびローレベルのどちらかの電圧レベルの電圧が出力される。そして、この回路構成は、後述するように、変換表により、ＮＡＮＤ回路とみなされる。

【0025】

また、例えば、図４に示すように、第３ＰチャネルＭＯＳＦＥＴ９０３のソースが正電源ラインＶＤＤと接続されているとする。さらに、第３ＰチャネルＭＯＳＦＥＴ９０３のゲートが第３入力装置９５３と接続されているとする。

【0026】

また、第４ＰチャネルＭＯＳＦＥＴ９０４のソースが第３ＰチャネルＭＯＳＦＥＴ９０３のドレインと接続されているとする。さらに、第４ＰチャネルＭＯＳＦＥＴ９０４のゲートが第４入力装置９５４と接続されているとする。また、第４ＰチャネルＭＯＳＦＥＴ９０４のドレインが第２出力部９６２と接続されているとする。

【0027】

さらに、第３ＮチャネルＭＯＳＦＥＴ９１３のドレインが第２出力部９６２、第４ＰチャネルＭＯＳＦＥＴ９０４のドレインおよび第４ＰチャネルＭＯＳＦＥＴ９０４のドレインと接続されているとする。また、第３ＮチャネルＭＯＳＦＥＴ９１３のゲートが第３入力装置９５３および第３ＰチャネルＭＯＳＦＥＴ９０３のゲートと接続されているとする。さらに、第３ＮチャネルＭＯＳＦＥＴ９１３のソースがグランドラインＶＳＳと接続されているとする。

【0028】

また、第４ＮチャネルＭＯＳＦＥＴ９１４のドレインが第２出力部９６２、第４ＰチャネルＭＯＳＦＥＴ９０４のドレインおよび第３ＮチャネルＭＯＳＦＥＴ９１３のドレインと接続されているとする。さらに、第４ＮチャネルＭＯＳＦＥＴ９１４のゲートが第４入力装置９５４および第４ＰチャネルＭＯＳＦＥＴ９０４のゲートと接続されているとする。また、第４ＮチャネルＭＯＳＦＥＴ９１４のソースがグランドラインＶＳＳと接続されているとする。

【0029】

さらに、第３入力装置９５３によって、ハイレベルおよびローレベルのどちらかの電圧レベルの電圧が、第３ＰチャネルＭＯＳＦＥＴ９０３のゲートおよび第３ＮチャネルＭＯＳＦＥＴ９１３のゲートに入力される。また、第４入力装置９５４によって、ハイレベルおよびローレベルのどちらかの電圧レベルの電圧が、第４ＰチャネルＭＯＳＦＥＴ９０４のゲートおよび第４ＮチャネルＭＯＳＦＥＴ９１４のゲートに入力される。また、第２出力部９６２からハイレベルおよびローレベルのどちらかの電圧レベルの電圧が出力される。そして、この回路構成は、後述するように、変換表により、ＮＯＲ回路とみなされる。

【0030】

さらに、例えば、図５に示すように、第５ＰチャネルＭＯＳＦＥＴ９０５のソースが正電源ラインＶＤＤと接続されているとする。また、第５ＰチャネルＭＯＳＦＥＴ９０５のゲートが第５入力装置９５５と接続されているとする。

【0031】

さらに、第５ＮチャネルＭＯＳＦＥＴ９１５のドレインが第３出力部９６３および第５ＰチャネルＭＯＳＦＥＴ９０５のドレインと接続されているとする。また、第５ＮチャネルＭＯＳＦＥＴ９１５のゲートが第５入力装置９５５および第５ＰチャネルＭＯＳＦＥＴ９０５のゲートと接続されているとする。さらに、第５ＮチャネルＭＯＳＦＥＴ９１５のソースがグランドラインＶＳＳと接続されているとする。

【0032】

また、第５入力装置９５５によって、ハイレベルおよびローレベルのどちらかの電圧レベルの電圧が、第５ＰチャネルＭＯＳＦＥＴ９０５のゲートおよび第５ＮチャネルＭＯＳＦＥＴ９１５のゲートに入力される。さらに、第３出力部９６３からハイレベルおよびローレベルのどちらかの電圧レベルの電圧が出力される。そして、この回路構成は、後述するように、変換表により、ＮＯＴ回路とみなされる。

【0033】

以上のように、変換表は、複数のトランジスタを含むアナログ回路１５の少なくとも一部をデジタル回路とみなすために用いられる。次に、複数のトランジスタを含むアナログ回路１５の構成例について説明する。

【0034】

アナログ回路１５は、図６に示すように、例えば、電流制御回路とされており、正電源ラインＶＤＤ、グランドラインＶＳＳ、第１入力部２１、第２入力部２２および第３入力部２３を備える。また、アナログ回路１５は、第１回路１００、第２回路２００、第３回路３００、第４回路４００、第５回路５００、第６回路６００、第７回路７００、入力端子８０および出力端子８５を備える。

【0035】

第１入力部２１、第２入力部２２および第３入力部２３は、図示しない電圧制御回路にて構成されている。第１入力部２１は、ハイレベルおよびローレベルのどちらかの電圧を後述の第１回路１００および第４回路４００に出力する。第２入力部２２は、ハイレベルおよびローレベルのどちらかの電圧を後述の第１回路１００に出力する。第３入力部２３は、ハイレベルおよびローレベルのどちらかの電圧を後述の第３回路３００に出力する。

【0036】

第１回路１００は、第１トランジスタ１０１、第２トランジスタ１０２、第３トランジスタ１０３および第４トランジスタ１０４を含む。

【0037】

第１トランジスタ１０１は、ＰチャネルＭＯＳＦＥＴである。また、第１トランジスタ１０１のソースは、正電源ラインＶＤＤと接続されている。さらに、第１トランジスタ１０１のゲートは、第１入力部２１と接続されている。

【0038】

第２トランジスタ１０２は、ＰチャネルＭＯＳＦＥＴである。また、第２トランジスタ１０２のソースは、第１トランジスタ１０１のソースと接続されている。さらに、第２トランジスタ１０２のゲートは、第２入力部２２と接続されている。

【0039】

第３トランジスタ１０３は、ＮチャネルＭＯＳＦＥＴである。また、第３トランジスタ１０３のドレインは、第１トランジスタ１０１のドレインおよび第２トランジスタ１０２のドレインと接続されている。さらに、第３トランジスタ１０３のゲートは、第１入力部２１および第１トランジスタ１０１のゲートと接続されている。

【0040】

第４トランジスタ１０４は、ＮチャネルＭＯＳＦＥＴである。また、第４トランジスタ１０４のドレインは、第３トランジスタ１０３のソースと接続されている。さらに、第４トランジスタ１０４のゲートは、第２入力部２２および第２トランジスタ１０２のゲートと接続されている。また、第４トランジスタ１０４のソースは、グランドラインＶＳＳと接続されている。

【0041】

第２回路２００は、第５トランジスタ２０５および第６トランジスタ２０６を含む。第５トランジスタ２０５は、ＰチャネルＭＯＳＦＥＴである。また、第５トランジスタ２０５のソースは、正電源ラインＶＤＤと接続されている。さらに、第５トランジスタ２０５のゲートは、第１トランジスタ１０１のドレイン、第２トランジスタ１０２のドレインおよび第３トランジスタ１０３のドレインと接続されている。

【0042】

第６トランジスタ２０６は、ＮチャネルＭＯＳＦＥＴである。また、第６トランジスタ２０６のドレインは、第５トランジスタ２０５のドレインと接続されている。さらに、第６トランジスタ２０６のゲートは、第１トランジスタ１０１のドレイン、第２トランジスタ１０２のドレイン、第３トランジスタ１０３のドレインおよび第５トランジスタ２０５のゲートと接続されている。

【0043】

第３回路３００は、第７トランジスタ３０７、第８トランジスタ３０８、第９トランジスタ３０９および第１０トランジスタ３１０を含む。

【0044】

第７トランジスタ３０７は、ＰチャネルＭＯＳＦＥＴである。また、第７トランジスタ３０７のソースは、正電源ラインＶＤＤと接続されている。さらに、第７トランジスタ３０７のゲートは、第３入力部２３に接続されている。

【0045】

第８トランジスタ３０８は、ＰチャネルＭＯＳＦＥＴである。また、第８トランジスタ３０８のソースは、第７トランジスタ３０７のドレインと接続されている。さらに、第８トランジスタ３０８のゲートは、第５トランジスタ２０５のドレインおよび第６トランジスタ２０６のドレインと接続されている。

【0046】

第９トランジスタ３０９は、ＮチャネルＭＯＳＦＥＴである。また、第９トランジスタ３０９のドレインは、第８トランジスタ３０８のドレインと接続されている。さらに、第９トランジスタ３０９のゲートは、第３入力部２３および第７トランジスタ３０７のゲートと接続されている。

【0047】

第１０トランジスタ３１０は、ＮチャネルＭＯＳＦＥＴである。また、第１０トランジスタ３１０のドレインは、第８トランジスタ３０８のドレインおよび第９トランジスタ３０９のドレインと接続されている。さらに、第１０トランジスタ３１０のゲートは、第５トランジスタ２０５のドレイン、第６トランジスタ２０６のドレインおよび第８トランジスタ３０８のゲートと接続されている。

【0048】

第４回路４００は、第１１トランジスタ４１１および第１２トランジスタ４１２を含む。第１１トランジスタ４１１は、ＰチャネルＭＯＳＦＥＴである。また、第１１ドランジスタのソースは、正電源ラインＶＤＤと接続されている。さらに、第１１トランジスタ４１１のゲートは、第１入力部２１と接続されている。

【0049】

第１２トランジスタ４１２は、ＮチャネルＭＯＳＦＥＴである。また、第１２トランジスタ４１２のソースは、グランドラインＶＳＳと接続されている。さらに、第１２トランジスタ４１２のドレインは、第１１トランジスタ４１１のドレインと接続されている。また、第１２トランジスタ４１２のゲートは、第１入力部２１および第１１トランジスタ４１１のゲートと接続されている。

【0050】

第５回路５００は、第１３トランジスタ５１３および第１４トランジスタ５１４を含む。第１３トランジスタ５１３は、ＰチャネルＭＯＳＦＥＴである。また、第１３トランジスタ５１３のソースは、正電源ラインＶＤＤと接続されている。さらに、第１３トランジスタ５１３のゲートは、第１トランジスタ１０１のドレイン、第２トランジスタ１０２のドレインおよび第３トランジスタ１０３のドレインと接続されている。

【0051】

第１４トランジスタ５１４は、ＮチャネルＭＯＳＦＥＴである。また、第１４トランジスタ５１４のソースは、グランドラインＶＳＳと接続されている。さらに、第１４トランジスタ５１４のドレインは、第１３トランジスタ５１３のドレインと接続されている。また、第１４トランジスタ５１４のゲートは、第１トランジスタ１０１のドレイン、第２トランジスタ１０２のドレイン、第３トランジスタ１０３のドレインおよび第１３トランジスタ５１３のゲートと接続されている。

【0052】

第６回路６００は、第１５トランジスタ６１５および第１６トランジスタ６１６を含む。第１５トランジスタ６１５は、ＰチャネルＭＯＳＦＥＴである。また、第１５トランジスタ６１５のソースは、正電源ラインＶＤＤと接続されている。さらに、第１５トランジスタ６１５のゲートは、第８トランジスタ３０８のドレイン、第９トランジスタ３０９のドレインおよび第１０トランジスタ３１０のドレインと接続されている。

【0053】

第１６トランジスタ６１６は、ＮチャネルＭＯＳＦＥＴである。また、第１６トランジスタ６１６のソースは、グランドラインＶＳＳと接続されている。さらに、第１６トランジスタ６１６のドレインは、第１５トランジスタ６１５のドレインと接続されている。また、第１６トランジスタ６１６のゲートは、第８トランジスタ３０８のドレイン、第９トランジスタ３０９のドレイン、第１０トランジスタ３１０のドレインおよび第１５トランジスタ６１５のゲートと接続されている。

【0054】

第７回路７００は、第１７トランジスタ７１７、第１８トランジスタ７１８、第１９トランジスタ７１９、第２０トランジスタ７２０および第２１トランジスタ７２１を含む。また、第７回路７００は、第２２トランジスタ７２２、第２３トランジスタ７２３、第２４トランジスタ７２４、第２５トランジスタ７２５および第２６トランジスタ７２６を含む。

【0055】

第１７トランジスタ７１７は、ＮチャネルＭＯＳＦＥＴである。また、第１７トランジスタ７１７のドレインは、後述の入力端子８０と接続されている。

【0056】

第１８トランジスタ７１８は、ＮチャネルＭＯＳＦＥＴである。また、第１８トランジスタ７１８のドレインは、第１７トランジスタ７１７のソースと接続されている。さらに、第１８トランジスタ７１８のゲートは、第１７トランジスタ７１７のゲートと接続されている。また、第１８トランジスタ７１８のソースは、グランドラインＶＳＳと接続されている。

【0057】

第１９トランジスタ７１９は、ＰチャネルＭＯＳＦＥＴである。また、第１９トランジスタ７１９のソースは、正電源ラインＶＤＤと接続されている。

【0058】

第２０トランジスタ７２０は、ＮチャネルＭＯＳＦＥＴである。また、第２０トランジスタ７２０のドレインは、第１９トランジスタ７１９のドレインと接続されている。さらに、第２０トランジスタ７２０のゲートは、第１７トランジスタ７１７のゲートおよび第１８トランジスタ７１８のゲートと接続されている。また、第２０トランジスタ７２０のソースは、グランドラインＶＳＳと接続されている。

【0059】

第２１トランジスタ７２１は、ＰチャネルＭＯＳＦＥＴである。また、第２１トランジスタ７２１のソースは、正電源ラインＶＤＤと接続されている。さらに、第２１トランジスタ７２１のゲートは、第１１トランジスタ４１１のドレインおよび第１２トランジスタ４１２のドレインと接続されている。

【0060】

第２２トランジスタ７２２は、ＰチャネルＭＯＳＦＦＥＴである。また、第２２トランジスタ７２２のソースは、第２１トランジスタ７２１のドレインと接続されている。さらに、第２２トランジスタ７２２のゲートは、第１９トランジスタ７１９のゲートおよび第２０トランジスタ７２０のドレインと接続されている。また、第２２トランジスタ７２２のドレインは、後述の出力端子８５と接続されている。

【0061】

第２３トランジスタ７２３は、ＰチャネルＭＯＳＦＦＥＴである。また、第２３トランジスタ７２３のソースは、正電源ラインＶＤＤと接続されている。さらに、第２３トランジスタ７２３のゲートは、第１３トランジスタ５１３のドレインおよび第１４トランジスタ５１４のドレインと接続されている。

【0062】

第２４トランジスタ７２４は、ＰチャネルＭＯＳＦＦＥＴである。また、第２４トランジスタ７２４のソースは、第２３トランジスタ７２３のドレインと接続されている。さらに、第２４トランジスタ７２４のゲートは、第１９トランジスタ７１９のゲート、第２０トランジスタ７２０のドレインおよび第２２トランジスタ７２２のゲートと接続されている。また、第２４トランジスタ７２４のドレインは、後述の出力端子８５と接続されている。

【0063】

第２５トランジスタ７２５は、ＰチャネルＭＯＳＦＥＴである。また、第２５トランジスタ７２５のソースは、正電源ラインＶＤＤと接続されている。さらに、第２５トランジスタ７２５のゲートは、第１５トランジスタ６１５のドレインおよび第１６トランジスタ６１６のドレインと接続されている。

【0064】

第２６トランジスタ７２６は、ＰチャネルＭＯＳＦＥＴである。また、第２６トランジスタ７２６のソースは、第２５トランジスタ７２５のドレインと接続されている。さらに、第２６トランジスタ７２６のゲートは、第１９トランジスタ７１９のゲート、第２０トランジスタ７２０のドレイン、第２２トランジスタ７２２のゲートおよび第２４トランジスタ７２４のゲートと接続されている。また、第２６トランジスタ７２６のドレインは、後述の出力端子８５と接続されている。

【0065】

入力端子８０は、電気抵抗等を介して図示しない電源に接続されている。出力端子８５は、図示しない外部装置に接続されている。

【0066】

以上のように、複数のトランジスタを含むアナログ回路１５は、構成されている。次に、複数のトランジスタを含むアナログ回路１５の少なくとも一部をデジタル回路とみなすことについて説明する。

【0067】

アナログ回路１５の各回路構成を上記変換表と照らし合わせると、第１回路１００の第１トランジスタ１０１は、第１ＰチャネルＭＯＳＦＥＴ９０１に対応する。第２トランジスタ１０２は、第２ＰチャネルＭＯＳＦＥＴ９０２に対応する。第３トランジスタ１０３は、第１ＮチャネルＭＯＳＦＥＴ９１１に対応する。第４トランジスタ１０４は、第２ＮチャネルＭＯＳＦＥＴ９１２に対応する。第１入力部２１は、第１入力装置９５１に対応する。第２入力部２２は、第２入力装置９５２に対応する。第１トランジスタ１０１のドレイン、第２トランジスタ１０２のドレインおよび第３トランジスタ１０３のドレインと接続された配線は、第１出力部９６１に対応する。したがって、演算部１０は、図７に示すように、第１回路１００をＮＡＮＤ回路とみなす。

【0068】

また、第２回路２００の第５トランジスタ２０５は、第５ＰチャネルＭＯＳＦＥＴ９０５に対応する。第６トランジスタ２０６は、第５ＮチャネルＭＯＳＦＥＴ９１５に対応する。第１トランジスタ１０１のドレイン、第２トランジスタ１０２のドレインおよび第３トランジスタ１０３のドレインと接続された配線が第５入力装置９５５に対応する。第５トランジスタ２０５のドレインおよび第６トランジスタ２０６のドレインと接続された配線は、第３出力部９６３に対応する。よって、演算部１０は、第２回路２００をＮＯＴ回路とみなす。

【0069】

さらに、第３回路３００の第７トランジスタ３０７は、第３ＰチャネルＭＯＳＦＥＴ９０３に対応する。第８トランジスタ３０８は、第４ＰチャネルＭＯＳＦＥＴ９０４に対応する。第９トランジスタ３０９は、第３ＮチャネルＭＯＳＦＥＴ９１３に対応する。第１０トランジスタ３１０は、第４ＮチャネルＭＯＳＦＥＴ９１４に対応する。第３入力部２３は、第３入力装置９５３に対応する。第５トランジスタ２０５のドレインおよび第６トランジスタ２０６のドレインと接続された配線が第４入力装置９５４に対応する。第８トランジスタ３０８のドレイン、第９トランジスタ３０９のドレインおよび第１０トランジスタ３１０のドレインと接続された配線が第２出力部９６２に対応する。したがって、演算部１０は、第３回路３００をＮＯＲ回路とみなす。

【0070】

また、第４回路４００の第１１トランジスタ４１１は、第５ＰチャネルＭＯＳＦＥＴ９０５に対応する。第１２トランジスタ４１２は、第５ＮチャネルＭＯＳＦＥＴ９１５に対応する。第１入力部２１は、第５入力装置９５５に対応する。第１１トランジスタ４１１のドレインおよび第１２トランジスタ４１２と接続された配線は、第３出力部９６３に対応する。よって、演算部１０は、第４回路４００をＮＯＴ回路とみなす。

【0071】

さらに、第５回路５００の第１３トランジスタ５１３は、第５ＰチャネルＭＯＳＦＥＴ９０５に対応する。第１４トランジスタ５１４は、第５ＮチャネルＭＯＳＦＥＴ９１５に対応する。第１トランジスタ１０１のドレイン、第２トランジスタ１０２のドレインおよび第３トランジスタ１０３のドレインと接続された配線が第５入力装置９５５に対応する。第１３トランジスタ５１３のドレインおよび第１４トランジスタ５１４のドレインと接続された配線は、第３出力部９６３に対応する。したがって、演算部１０は、第５回路５００をＮＯＴ回路とみなす。

【0072】

また、第６回路６００の第１５トランジスタ６１５は、第５ＰチャネルＭＯＳＦＥＴ９０５に対応する。第１６トランジスタ６１６は、第５ＮチャネルＭＯＳＦＥＴ９１５に対応する。第８トランジスタ３０８のドレイン、第９トランジスタ３０９のドレインおよび第１０トランジスタ３１０のドレインと接続された配線が第５入力装置９５５に対応する。第１５トランジスタ６１５のドレインおよび第１６トランジスタ６１６のドレインと接続された配線は、第３出力部９６３に対応する。よって、演算部１０は、第６回路６００をＮＯＴ回路とみなす。

【0073】

以上のように、演算部１０は、ステップＳ１００にて取得した情報が示す変換表を用いて、ステップＳ１００にて取得した情報が示す複数のトランジスタを含むアナログ回路１５の少なくとも一部をデジタル回路とみなす。

【0074】

ステップＳ１０２に続くステップＳ１０４において、演算部１０は、デジタル回路とみなした回路数を故障対象数として算出する。したがって、ここでは、デジタル回路とみなされた故障対象数は、６である。なお、故障対象数は、演算部１０によってデジタル回路とみなされた回路数であるところ、これに限定されないで、第７回路７００の各トランジスタの数を含めてもよい。

【0075】

続いて、ステップＳ１０６において、演算部１０は、ステップＳ１０４にてみなした回路についての正常パターンを検証する。

【0076】

ここで、図７に示すように、入力端子８０から第１７トランジスタ７１７および第１８トランジスタ７１８を経由してグランドラインＶＳＳに流れる電流を入力電流Ｉ＿ｉｎとする。また、検証の説明を簡易にするため、入力電流Ｉ＿ｉｎが０．５ｍＡであるとする。さらに、第２０トランジスタ７２０のサイズが第１８トランジスタ７１８のサイズの２倍であるとする。また、第１９トランジスタ７１９、第２１トランジスタ７２１、第２２トランジスタ７２２および第２３トランジスタ７２３は、第１８トランジスタ７１８のサイズと同じとする。さらに、第２４トランジスタ７２４、第２５トランジスタ７２５、第２６トランジスタ７２６のサイズは、第１８トランジスタ７１８のサイズと同じとする。また、正電源ラインＶＤＤから第２１トランジスタ７２１および第２２トランジスタ７２２に流れる電流を第１電流Ｉ１とする。さらに、正電源ラインＶＤＤから第２３トランジスタ７２３および第２４トランジスタ７２４に流れる電流を第２電流Ｉ２とする。また、正電源ラインＶＤＤから第２５トランジスタ７２５および第２６トランジスタ７２６に流れる電流を第３電流Ｉ３とする。さらに、出力端子８５に流れる電流を出力電流Ｉ＿ｏｕｔとする。また、出力端子８５が第２２トランジスタ７２２、第２４トランジスタ７２４および第２６トランジスタ７２６と並列接続されているため、出力電流Ｉ＿ｏｕｔは、第１電流Ｉ１、第２電流Ｉ２、第３電流Ｉ３の和となる。

【0077】

また、上記したように、第１７トランジスタ７１７のゲート、第１８トランジスタ７１８のゲートおよび第２０トランジスタ７２０のゲートが互いに接続されていることから、カレントミラー回路が構成されている。さらに、第２０トランジスタ７２０のサイズが第１８トランジスタ７１８のサイズの２倍である。したがって、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流は、入力電流Ｉ＿ｉｎの２倍の１ｍＡとなる。

【0078】

さらに、ここで、例えば、図８に示すように、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがローレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。なお、図８において、第１入力部２１、第２入力部２２および第３入力部２３の電圧レベルがローレベルであるときが０で示されている。また、第１入力部２１、第２入力部２２および第３入力部２３の電圧レベルがハイレベルであるときが１で示されている。

【0079】

このとき、図７に示すように、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第４回路４００に出力する。これにより、ＮＯＴ回路とみなされた第４回路４００は、電圧レベルがハイレベルの電圧を第２１トランジスタ７２１のゲートに出力する。第２１トランジスタ７２１がＰチャネルＭＯＳＦＥＴであるため、第２１トランジスタ７２１は、オフされる。このため、第１電流Ｉ１は、ゼロである。

【0080】

また、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。したがって、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。このため、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがローレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オンされる。このため、正電源ラインＶＤＤから第２３トランジスタ７２３および第２４トランジスタ７２４に電流が流れる。また、第２４トランジスタ７２４のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。よって、第２電流Ｉ２は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0081】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。このため、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがローレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オンされる。このため、正電源ラインＶＤＤから第２５トランジスタ７２５および第２６トランジスタ７２６に電流が流れる。また、第２５トランジスタ７２５のドレインが第２６トランジスタ７２６のソースと接続されているとともに、第２５トランジスタ７２５のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。したがって、第３電流Ｉ３は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0082】

よって、このとき、第１電流Ｉ１がゼロであり、第２電流Ｉ２が１ｍＡであって、第３電流Ｉ３が１ｍＡであるため、出力電流Ｉ＿ｏｕｔは、２ｍＡとなる。そして、演算部１０は、このときのパターンを、ステップＳ１０４にてみなした回路についての正常パターンとして記憶する。

【0083】

続いて、ステップＳ１０８において、演算部１０は、一故障パターンの検証を行う。例えば、上記正常パターンのときと同様に、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがローレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。また、ＮＡＮＤ回路とみなされた第１回路１００が故障したとして、ＮＡＮＤ回路とみなされた第１回路１００から出力される電圧のレベルがローレベルであるとする。

【0084】

このとき、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第４回路４００に出力する。これにより、ＮＯＴ回路とみなされた第４回路４００は、電圧レベルがハイレベルの電圧を第２１トランジスタ７２１のゲートに出力する。第２１トランジスタ７２１がＰチャネルＭＯＳＦＥＴであるため、第２１トランジスタ７２１は、オフされる。このため、第１電流Ｉ１は、ゼロである。

【0085】

また、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。しかし、ＮＡＮＤ回路とみなされた第１回路１００は、故障しているため、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。このため、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがハイレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オフされる。したがって、第２電流Ｉ２は、ゼロである。

【0086】

また、ＮＡＮＤ回路とみなされた第１回路１００は、故障しているため、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがハイレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。このため、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがハイレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オフされる。したがって、第３電流Ｉ３は、ゼロである。

【0087】

よって、このとき、第１電流Ｉ１がゼロであり、第２電流Ｉ２がゼロであって、第３電流Ｉ３がゼロであるため、出力電流Ｉ＿ｏｕｔは、ゼロとなる。したがって、この故障パターンの出力電流Ｉ＿ｏｕｔは、正常パターンの出力電流Ｉ＿ｏｕｔの２ｍＡとは異なる。このため、演算部１０は、この故障パターンが正常パターンに対して影響があると判定する。これにより、演算部１０は、一故障パターンの検証を行う。なお、演算部１０は、故障パターンの検証を行う際、その故障パターンの出力電流Ｉ＿ｏｕｔが正常パターンの出力電流Ｉ＿ｏｕｔの２ｍＡと同じであるとき、この故障パターンが正常パターンに対して影響がないと判定する。また、ここでの「同じ」は、誤差範囲を含む。

【0088】

続いて、ステップＳ１１０において、演算部１０は、ステップＳ１０８における故障パターンの検証を実施した回数である検証数を算出する。具体的には、演算部１０は、前回算出した検証数に１を加算することにより、今回の検証数を算出する。初期状態の検証数がゼロであるため、ここでは、検証数は、１である。

【0089】

続いて、ステップＳ１１２において、演算部１０は、ステップＳ１１０にて算出した検証数がステップＳ１０４にて算出した故障対象数と一致するか否かを判定する。検証数が故障対象数と一致するとき、故障パターンの検証が完了したため、演算部１０の処理は、ステップＳ１１４に移行する。また、検証数が故障対象数と一致しないとき、故障パターンの検証が完了していないため、演算部１０の処理は、ステップＳ１０８に移行することで、一故障パターンの検証が継続される。そして、ここでは、ステップＳ１１０にて算出された検証数が１であり、ステップＳ１０４にて算出された故障対象数が６であるため、検証数が故障対象数と一致しない。したがって、故障パターンの検証が完了していないことから、演算部１０の処理は、ステップＳ１０８に戻る。

【0090】

ステップＳ１１２に続くステップＳ１０８において、前回の一故障パターンとは異なる一故障パターンの検証を行う。例えば、上記正常パターンのときと同様に、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがローレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。また、ＮＯＴ回路とみなされた第２回路２００が故障したとして、ＮＯＴ回路とみなされた第２回路２００から出力される電圧のレベルがハイレベルであるとする。

【0091】

【0092】

【0093】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。しかし、ＮＯＴ回路とみなされた第２回路２００は、故障しているため、電圧レベルがハイレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。よって、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがハイレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オフされる。このため、第３電流Ｉ３は、ゼロである。

【0094】

よって、このとき、第１電流Ｉ１がゼロであり、第２電流Ｉ２が１ｍＡであって、第３電流Ｉ３がゼロであるため、出力電流Ｉ＿ｏｕｔは、１ｍＡとなる。したがって、この故障パターンの出力電流Ｉ＿ｏｕｔは、正常パターンの出力電流Ｉ＿ｏｕｔの２ｍＡとは異なる。このため、演算部１０は、この故障パターンが正常パターンに対して影響があると判定する。これにより、演算部１０は、一故障パターンの検証を行う。

【0095】

続いて、ステップＳ１１０において、演算部１０は、前回算出した検証数に１を加算することにより、今回の検証数を算出する。前回の検証数が１であるため、ここでは、検証数は、２である。

【0096】

続いて、ステップＳ１１２において、演算部１０は、ステップＳ１１０にて算出した検証数がステップＳ１０４にて算出した故障対象数と一致するか否かを判定する。ステップＳ１１０にて算出された検証数が２であり、ステップＳ１０４にて算出された故障対象数が６であるため、検証数が故障対象数と一致しない。したがって、故障パターンの検証が完了していないことから、演算部１０の処理は、ステップＳ１０８に戻る。

【0097】

ステップＳ１１２に続くステップＳ１０８において、前回の一故障パターンとは異なる一故障パターンの検証を行う。例えば、上記正常パターンのときと同様に、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがローレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。また、ＮＯＲ回路とみなされた第３回路３００が故障したとして、ＮＯＲ回路とみなされた第３回路３００から出力される電圧のレベルがローレベルであるとする。

【0098】

【0099】

また、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。したがって、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。したがって、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがローレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オンされる。このため、正電源ラインＶＤＤから第２３トランジスタ７２３および第２４トランジスタ７２４に電流が流れる。また、第２４トランジスタ７２４のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。よって、第２電流Ｉ２は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0100】

【0101】

【0102】

続いて、ステップＳ１１０において、演算部１０は、前回算出した検証数に１を加算することにより、今回の検証数を算出する。前回の検証数が２であるため、ここでは、検証数は、３である。

【0103】

続いて、ステップＳ１１２において、演算部１０は、ステップＳ１１０にて算出した検証数がステップＳ１０４にて算出した故障対象数と一致するか否かを判定する。ステップＳ１１０にて算出された検証数が３であり、ステップＳ１０４にて算出された故障対象数が６であるため、検証数が故障対象数と一致しない。したがって、故障パターンの検証が完了していないことから、演算部１０の処理は、ステップＳ１０８に戻る。

【0104】

ステップＳ１１２に続くステップＳ１０８において、前回の一故障パターンとは異なる一故障パターンの検証を行う。例えば、上記正常パターンのときと同様に、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがローレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。また、ＮＯＴ回路とみなされた第４回路４００が故障したとして、ＮＯＴ回路とみなされた第４回路４００から出力される電圧のレベルがローレベルであるとする。

【0105】

このとき、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第４回路４００に出力する。しかし、ＮＯＴ回路とみなされた第４回路４００は、故障しているため、電圧レベルがローレベルの電圧を第２１トランジスタ７２１のゲートに出力する。第２１トランジスタ７２１がＰチャネルＭＯＳＦＥＴであるため、第２１トランジスタ７２１は、オンされる。このため、正電源ラインＶＤＤから第２１トランジスタ７２１および第２２トランジスタ７２２に電流が流れる。また、第２１トランジスタ７２１のドレインが第２２トランジスタ７２２のソースと接続されているとともに、第２２トランジスタ７２２のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。したがって、第１電流Ｉ１は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0106】

また、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。したがって、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。したがって、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがローレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オンされる。このため、正電源ラインＶＤＤから第２３トランジスタ７２３および第２４トランジスタ７２４に電流が流れる。また、第２４トランジスタ７２４のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。よって、第２電流Ｉ２は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0107】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。よって、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがローレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オンされる。このため、正電源ラインＶＤＤから第２５トランジスタ７２５および第２６トランジスタ７２６に電流が流れる。また、第２５トランジスタ７２５のドレインが第２６トランジスタ７２６のソースと接続されているとともに、第２５トランジスタ７２５のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。したがって、第３電流Ｉ３は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0108】

よって、このとき、第１電流Ｉ１が１ｍＡであり、第２電流Ｉ２が１ｍＡであって、第３電流Ｉ３が１ｍＡであるため、出力電流Ｉ＿ｏｕｔは、３ｍＡとなる。したがって、この故障パターンの出力電流Ｉ＿ｏｕｔは、正常パターンの出力電流Ｉ＿ｏｕｔの２ｍＡとは異なる。このため、演算部１０は、この故障パターンが正常パターンに対して影響があると判定する。これにより、演算部１０は、一故障パターンの検証を行う。

【0109】

続いて、ステップＳ１１０において、演算部１０は、前回算出した検証数に１を加算することにより、今回の検証数を算出する。前回の検証数が３であるため、ここでは、検証数は、４である。

【0110】

続いて、ステップＳ１１２において、演算部１０は、ステップＳ１１０にて算出した検証数がステップＳ１０４にて算出した故障対象数と一致するか否かを判定する。ステップＳ１１０にて算出された検証数が４であり、ステップＳ１０４にて算出された故障対象数が６であるため、検証数が故障対象数と一致しない。したがって、故障パターンの検証が完了していないことから、演算部１０の処理は、ステップＳ１０８に戻る。

【0111】

ステップＳ１１２に続くステップＳ１０８において、前回の一故障パターンとは異なる一故障パターンの検証を行う。例えば、上記正常パターンのときと同様に、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがローレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。また、ＮＯＴ回路とみなされた第５回路５００が故障したとして、ＮＯＴ回路とみなされた第５回路５００から出力される電圧のレベルがハイレベルであるとする。

【0112】

【0113】

【0114】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。よって、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがローレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オンされる。このため、正電源ラインＶＤＤから第２５トランジスタ７２５および第２６トランジスタ７２６に電流が流れる。また、第２５トランジスタ７２５のドレインが第２６トランジスタ７２６のソースと接続されているとともに、第２５トランジスタ７２５のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。したがって、第３電流Ｉ３は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0115】

よって、このとき、第１電流Ｉ１がゼロであり、第２電流Ｉ２がゼロであって、第３電流Ｉ３が１ｍＡであるため、出力電流Ｉ＿ｏｕｔは、１ｍＡとなる。したがって、この故障パターンの出力電流Ｉ＿ｏｕｔは、正常パターンの出力電流Ｉ＿ｏｕｔの２ｍＡとは異なる。このため、演算部１０は、この故障パターンが正常パターンに対して影響があると判定する。これにより、演算部１０は、一故障パターンの検証を行う。

【0116】

続いて、ステップＳ１１０において、演算部１０は、前回算出した検証数に１を加算することにより、今回の検証数を算出する。前回の検証数が４であるため、ここでは、検証数は、５である。

【0117】

続いて、ステップＳ１１２において、演算部１０は、ステップＳ１１０にて算出した検証数がステップＳ１０４にて算出した故障対象数と一致するか否かを判定する。ステップＳ１１０にて算出された検証数が５であり、ステップＳ１０４にて算出された故障対象数が６であるため、検証数が故障対象数と一致しない。したがって、故障パターンの検証が完了していないことから、演算部１０の処理は、ステップＳ１０８に戻る。

【0118】

ステップＳ１１２に続くステップＳ１０８において、前回の一故障パターンとは異なる一故障パターンの検証を行う。例えば、上記正常パターンのときと同様に、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがローレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。また、ＮＯＴ回路とみなされた第６回路６００が故障したとして、ＮＯＴ回路とみなされた第６回路６００から出力される電圧のレベルがハイレベルであるとする。

【0119】

【0120】

また、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。したがって、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。したがって、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがローレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オンされる。このため、正電源ラインＶＤＤから第２３トランジスタ７２３および第２４トランジスタ７２４に電流が流れる。また、第２４トランジスタ７２４のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。よって、第２電流Ｉ２は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0121】

【0122】

【0123】

続いて、ステップＳ１１０において、演算部１０は、前回算出した検証数に１を加算することにより、今回の検証数を算出する。前回の検証数が５であるため、ここでは、検証数は、６である。

【0124】

続いて、ステップＳ１１２において、演算部１０は、ステップＳ１１０にて算出した検証数がステップＳ１０４にて算出した故障対象数と一致するか否かを判定する。ステップＳ１１０にて算出された検証数が６であり、ステップＳ１０４にて算出された故障対象数が６であるため、検証数が故障対象数と一致する。したがって、故障パターンの検証が完了したため、演算部１０の処理は、ステップＳ１１４に移行する。

【0125】

ステップＳ１１２に続くステップＳ１１４において、演算部１０は、ステップＳ１０８にて故障パターンが正常パターンに対して影響があると判定した回数を、ステップＳ１０４にて算出した故障対象数で除算する。これにより、演算部１０は、検証率ＤＣを算出する。ここでは、ステップＳ１０８にて故障パターンが正常パターンに対して影響があると判定した回数が６であり、故障対象数が６であることから、検証率ＤＣは、１００％である。この検証率ＤＣの算出後、演算部１０の処理は、終了する。

【0126】

以上のように、演算部１０は、故障シミュレーションを行う。そして、本実施形態の故障シミュレーション装置５では、トランジスタの数が増加しても故障シミュレーションによる検証時間の増加が抑制される。次に、トランジスタの数が増加しても故障シミュレーションによる検証時間の増加が抑制されることについて説明する。

【0127】

ここで、トランジスタの１つであるＭＯＳＦＥＴの故障シミュレーションを行う際、例えば、１つのＭＯＳＦＥＴに対して、図９に示すモデルを用いて検証がされる。このため、トランジスタの数が増加することに伴って故障シミュレーションによる検証の数が倍増するため、故障シミュレーションによる検証時間が大幅に増加する。

【0128】

これに対して、本実施形態の故障シミュレーション装置５の演算部１０は、ステップＳ１００にて、複数のトランジスタを含むアナログ回路１５についての情報を取得する取得部としての役割を果たす。また、演算部１０は、ステップＳ１００にて取得したアナログ回路１５の少なくとも一部をデジタル回路とみなすことにより、そのアナログ回路１５を検証回路に変換する変換部としての役割を果たす。例えば、演算部１０は、図６に示すアナログ回路１５の一部の第１回路１００を、図７に示すように、ＮＡＮＤ回路とみなす。さらに、演算部１０は、図６に示すアナログ回路１５の一部の第３回路３００を、図７に示すように、ＮＯＲ回路とみなす。また、演算部１０は、図６に示すアナログ回路１５の一部の第２回路２００、第４回路４００、第５回路５００および第６回路６００を、図７に示すように、ＮＯＴ回路とみなす。さらに、演算部１０は、ステップＳ１０６にて、図７に示す検証回路における正常パターンを検証する正常検証部としての役割を果たす。また、演算部１０は、ステップＳ１０８にて、デジタル回路とみなした第１回路１００、第２回路２００、第３回路３００、第４回路４００、第５回路５００および第６回路６００のそれぞれが故障した場合と正常パターンとを比較する。これによって、演算部１０は、検証回路における故障パターンを検証する故障検証部としての役割を果たす。

【0129】

【0130】

（他の実施形態）
本開示は、上記実施形態に限定されるものではなく、上記実施形態に対して、適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

【0131】

本開示に記載の取得部、変換部、正常検証部、故障検証部およびその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサおよびメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の取得部、変換部、正常検証部、故障検証部およびその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の取得部、変換部、正常検証部、故障検証部およびその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサおよびメモリと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。

【0132】

上記実施形態では、演算部１０は、複数のトランジスタを含むアナログ回路１５の一部を、ＮＡＮＤ回路、ＮＯＲ回路またはＮＯＴ回路とみなす。これに対して、演算部１０は、複数のトランジスタを含むアナログ回路１５の一部を、ＮＡＮＤ回路、ＮＯＲ回路またはＮＯＴ回路とみなすことに限定されないで、ＡＮＤ回路やＯＲ回路等とみなしてもよい。

【0133】

上記実施形態では、各トランジスタは、ＭＯＳＦＥＴである。これに対して、各トランジスタは、ＭＯＳＦＥＴであることに限定されないで、例えば、ＩＧＢＴ等であってもよい。

【0134】

上記実施形態では、第１回路１００は、第１トランジスタ１０１、第２トランジスタ１０２、第３トランジスタ１０３および第４トランジスタ１０４を含む。第１トランジスタ１０１のソースは、第１端子に対応する。第１トランジスタ１０１のドレインは、第２端子に対応する。第１トランジスタ１０１のゲートは、第１制御端子に対応する。また、第１端子および第２端子には、第１制御端子の電圧に基づいて電流が流れる。第２トランジスタ１０２のソースは、第３端子に対応する。第２トランジスタ１０２のドレインは、第４端子に対応する。第２トランジスタ１０２のゲートは、第２制御端子に対応する。また、第３端子および第４端子には、第２制御端子の電圧に基づいて電流が流れる。第３トランジスタ１０３のドレインは、第５端子に対応する。第３トランジスタ１０３のソースは、第６端子に対応する。第３トランジスタ１０３のゲートは、第３制御端子に対応する。また、第５端子および第６端子には、第３制御端子の電圧に基づいて電流が流れる。第４トランジスタ１０４のドレインは、第７端子に対応する。第４トランジスタ１０４のソースは、第８端子に対応する。第４トランジスタ１０４のゲートは、第４制御端子に対応する。また、第７端子および第８端子には、第４制御端子の電圧に基づいて電流が流れる。

【0135】

また、第３回路３００は、第７トランジスタ３０７、第８トランジスタ３０８、第９トランジスタ３０９および第１０トランジスタ３１０を含む。第７トランジスタ３０７のソースは、第１端子に対応する。第７トランジスタ３０７のドレインは、第２端子に対応する。第７トランジスタ３０７のゲートは、第１制御端子に対応する。また、第１端子および第２端子には、第１制御端子の電圧に基づいて電流が流れる。第８トランジスタ３０８のソースは、第３端子に対応する。第８トランジスタ３０８のドレインは、第４端子に対応する。第８トランジスタ３０８のゲートは、第２制御端子に対応する。また、第３端子および第４端子には、第２制御端子の電圧に基づいて電流が流れる。第９トランジスタ３０９のドレインは、第５端子に対応する。第９トランジスタ３０９のソースは、第６端子に対応する。第９トランジスタ３０９のゲートは、第３制御端子に対応する。また、第５端子および第６端子には、第３制御端子の電圧に基づいて電流が流れる。第１０トランジスタ３１０のドレインは、第７端子に対応する。第１０トランジスタ３１０のソースは、第８端子に対応する。第１０トランジスタ３１０のゲートは、第４制御端子に対応する。また、第７端子および第８端子には、第４制御端子の電圧に基づいて電流が流れる。

【0136】

さらに、第２回路２００は、第５トランジスタ２０５および第６トランジスタ２０６を含む。第４回路４００は、第１１トランジスタ４１１および第１２トランジスタ４１２を含む。第５回路５００は、第１３トランジスタ５１３および第１４トランジスタ５１４を含む。第６回路６００は、第１５トランジスタ６１５および第１６トランジスタ６１６を含む。第５トランジスタ２０５、第１１トランジスタ４１１、第１３トランジスタ５１３および第１５トランジスタ６１５のソースは、第１端子にそれぞれ対応する。第５トランジスタ２０５、第１１トランジスタ４１１、第１３トランジスタ５１３および第１５トランジスタ６１５のドレインは、第２端子にそれぞれ対応する。第５トランジスタ２０５、第１１トランジスタ４１１、第１３トランジスタ５１３および第１５トランジスタ６１５のゲートは、第１制御端子にそれぞれ対応する。また、第１端子および第２端子には、第１制御端子の電圧に基づいて電流が流れる。第６トランジスタ２０６、第１２トランジスタ４１２、第１４トランジスタ５１４および第１６トランジスタ６１６のドレインは、第３端子にそれぞれ対応する。第６トランジスタ２０６、第１２トランジスタ４１２、第１４トランジスタ５１４および第１６トランジスタ６１６のソースは、第４端子にそれぞれ対応する。第６トランジスタ２０６、第１２トランジスタ４１２、第１４トランジスタ５１４および第１６トランジスタ６１６のゲートは、第２制御端子にそれぞれ対応する。また、第３端子および第４端子には、第２制御端子の電圧に基づいて電流が流れる。

【0137】

上記実施形態では、正常パターンは、第１入力部２１からの電圧のレベルがローレベルであり、第２入力部２２からの電圧のレベルがローレベルであって、第３入力部２３からの電圧のレベルがローレベルであるときである。これに対して、正常パターンは、このときに限定されない。

【0138】

例えば、図８に示すように、第１入力部２１からの電圧のレベルがハイレベルであるとする。さらに、第２入力部２２からの電圧のレベルがローレベルであるとする。また、第３入力部２３からの電圧のレベルがローレベルであるとする。

【0139】

このとき、図７に示すように、第１入力部２１は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第４回路４００に出力する。これにより、ＮＯＴ回路とみなされた第４回路４００は、電圧レベルがローレベルの電圧を第２１トランジスタ７２１のゲートに出力する。第２１トランジスタ７２１がＰチャネルＭＯＳＦＥＴであるため、第２１トランジスタ７２１は、オンされる。このため、正電源ラインＶＤＤから第２１トランジスタ７２１および第２２トランジスタ７２２に電流が流れる。また、第２１トランジスタ７２１のドレインが第２２トランジスタ７２２のソースと接続されているとともに、第２２トランジスタ７２２のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。したがって、第１電流Ｉ１は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0140】

また、第１入力部２１は、電圧レベルがハイレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。したがって、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。したがって、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがローレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オンされる。このため、正電源ラインＶＤＤから第２３トランジスタ７２３および第２４トランジスタ７２４に電流が流れる。また、第２４トランジスタ７２４のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。したがって、第２電流Ｉ２は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0141】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。よって、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがローレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オンされる。このため、正電源ラインＶＤＤから第２５トランジスタ７２５に電流が流れる。また、第２５トランジスタ７２５のドレインが第２６トランジスタ７２６のソースと接続されているとともに、第２５トランジスタ７２５のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。したがって、第３電流Ｉ３は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0142】

よって、このとき、第１電流Ｉ１が１ｍＡであり、第２電流Ｉ２が１ｍＡであって、第３電流Ｉ３が１ｍＡであるため、出力電流Ｉ＿ｏｕｔは、３ｍＡとなる。

【0143】

また、例えば、図８に示すように、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがハイレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。

【0144】

【0145】

また、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがハイレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。したがって、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。したがって、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがローレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オンされる。このため、正電源ラインＶＤＤから第２３トランジスタ７２３および第２４トランジスタ７２４に電流が流れる。また、第２４トランジスタ７２４のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。よって、第２電流Ｉ２は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0146】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。よって、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがローレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オンされる。このため、正電源ラインＶＤＤから第２５トランジスタ７２５に電流が流れる。また、第２５トランジスタ７２５のドレインが第２６トランジスタ７２６のソースと接続されているとともに、第２５トランジスタ７２５のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。したがって、第３電流Ｉ３は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0147】

よって、このとき、第１電流Ｉ１がゼロであり、第２電流Ｉ２が１ｍＡであって、第３電流Ｉ３が１ｍＡであるため、出力電流Ｉ＿ｏｕｔは、２ｍＡとなる。

【0148】

また、例えば、図８に示すように、第１入力部２１からの電圧のレベルがハイレベルであるとする。また、第２入力部２２からの電圧のレベルがハイレベルであるとする。さらに、第３入力部２３からの電圧のレベルがローレベルであるとする。

【0149】

【0150】

また、第１入力部２１は、電圧レベルがハイレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがハイレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。したがって、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。したがって、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがハイレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オフされる。このため、第２電流Ｉ２は、ゼロである。

【0151】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがハイレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。よって、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがハイレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オフされる。このため、第３電流Ｉ３は、ゼロである。

【0152】

よって、このとき、第１電流Ｉ１が１ｍＡであり、第２電流Ｉ２がゼロであって、第３電流Ｉ３がゼロであるため、出力電流Ｉ＿ｏｕｔは、１ｍＡとなる。

【0153】

また、例えば、図８に示すように、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがローレベルであるとする。さらに、第３入力部２３からの電圧のレベルがハイレベルであるとする。

【0154】

【0155】

また、第１入力部２１は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。さらに、第２入力部２２は、電圧レベルがローレベルの電圧を、ＮＡＮＤ回路とみなされた第１回路１００に出力する。したがって、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第５回路５００に出力する。したがって、ＮＯＴ回路とみなされた第５回路５００は、電圧レベルがローレベルの電圧を、第２３トランジスタ７２３のゲートに出力する。第２３トランジスタ７２３がＰチャネルＭＯＳＦＥＴであるため、第２３トランジスタ７２３は、オンされる。このため、正電源ラインＶＤＤから第２３トランジスタ７２３および第２４トランジスタ７２４に電流が流れる。また、第２４トランジスタ７２４のゲートが第１９トランジスタ７１９のゲートと接続されていることから、カレントミラー回路が構成されている。よって、第２電流Ｉ２は、正電源ラインＶＤＤから第１９トランジスタ７１９および第２０トランジスタ７２０を経由してグランドラインＶＳＳに流れる電流と同じであって、１ｍＡである。

【0156】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがハイレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがローレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがハイレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。よって、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがハイレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オフされる。このため、第３電流Ｉ３は、ゼロである。

【0157】

よって、このとき、第１電流Ｉ１がゼロであり、第２電流Ｉ２が１ｍＡであって、第３電流Ｉ３がゼロであるため、出力電流Ｉ＿ｏｕｔは、１ｍＡとなる。

【0158】

また、例えば、図８に示すように、第１入力部２１からの電圧のレベルがハイレベルであるとする。さらに、第２入力部２２からの電圧のレベルがローレベルであるとする。また、第３入力部２３からの電圧のレベルがハイレベルであるとする。

【0159】

【0160】

【0161】

【0162】

よって、このとき、第１電流Ｉ１が１ｍＡであり、第２電流Ｉ２が１ｍＡであって、第３電流Ｉ３がゼロであるため、出力電流Ｉ＿ｏｕｔは、２ｍＡとなる。

【0163】

また、例えば、図８に示すように、第１入力部２１からの電圧のレベルがローレベルであるとする。また、第２入力部２２からの電圧のレベルがハイレベルであるとする。さらに、第３入力部２３からの電圧のレベルがハイレベルであるとする。

【0164】

【0165】

【0166】

【0167】

【0168】

また、例えば、図８に示すように、第１入力部２１からの電圧のレベルがハイレベルであるとする。また、第２入力部２２からの電圧のレベルがハイレベルであるとする。さらに、第３入力部２３からの電圧のレベルがハイレベルであるとする。

【0169】

【0170】

【0171】

また、ＮＡＮＤ回路とみなされた第１回路１００は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第２回路２００に出力する。このため、ＮＯＴ回路とみなされた第２回路２００は、電圧レベルがハイレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。さらに、第３入力部２３は、電圧レベルがハイレベルの電圧を、ＮＯＲ回路とみなされた第３回路３００に出力する。したがって、ＮＯＲ回路とみなされた第３回路３００は、電圧レベルがローレベルの電圧を、ＮＯＴ回路とみなされた第６回路６００に出力する。よって、ＮＯＴ回路とみなされた第６回路６００は、電圧レベルがハイレベルの電圧を、第２５トランジスタ７２５のゲートに出力する。第２５トランジスタ７２５がＰチャネルＭＯＳＦＥＴであるため、第２５トランジスタ７２５は、オフされる。このため、第３電流Ｉ３は、ゼロである。

【0172】

よって、このとき、第１電流Ｉ１が１ｍＡであり、第２電流Ｉ２がゼロであって、第３電流Ｉ３がゼロであるため、出力電流Ｉ＿ｏｕｔは、１ｍＡとなる。以上のように、正常パターンは、上記したパターンであってもよい。

【符号の説明】

【0173】

５故障シミュレーション装置
７記憶部
１０演算部
１５アナログ回路
１００第１回路
２００第２回路
３００第３回路
４００第４回路
５００第５回路
６００第６回路

【図1】