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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024031350
(43)【公開日】2024-03-07
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240229BHJP
H10B 41/70 20230101ALI20240229BHJP
H01L 21/336 20060101ALI20240229BHJP
【ＦＩ】
H01L27/108 671A
H01L27/108 621C
H01L27/1156
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022134851
(22)【出願日】2022-08-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001092
【氏名又は名称】弁理士法人サクラ国際特許事務所
(72)【発明者】
【氏名】秋田 貴誉
(72)【発明者】
【氏名】野田 光太郎
(72)【発明者】
【氏名】浦川 聖市
(72)【発明者】
【氏名】岡嶋 睦
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083AD03
5F083AD56
5F083AD57
5F083EP02
5F083EP21
5F083ER21
5F083JA02
5F083JA19
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083PR03
5F083PR21
5F083PR22
5F101BA01
5F101BB01
5F101BD12
5F101BD16
5F101BE07
(57)【要約】
【課題】半導体記憶装置の信頼性の低下を抑制する
【解決手段】半導体記憶装置は、第１方向に延在する第１の酸化物半導体層と、第１方向に延在し、第１方向と交差する第２方向に沿って第１の酸化物半導体層に隣り合って配置された第２の酸化物半導体層と、第１方向と交差する第３方向に延在し、第３方向において第１の酸化物半導体層に重なる第１の配線と、第３方向に延在し、第３方向において第２の酸化物半導体層に重なる第２の配線と、第１の配線と第１の酸化物半導体層との間に設けられた第１の絶縁膜と、第２の配線と第２の酸化物半導体層との間に設けられた第２の絶縁膜と、第１の酸化物半導体層の上に設けられた第１の導電体と、第２の酸化物半導体層の上に設けられた第２の導電体と、第１の導電体と第２の導電体との間、または、第１の配線と第２の配線との間に空隙を有する絶縁層と、を具備する。
【選択図】図６
【解決手段】半導体記憶装置は、第１方向に延在する第１の酸化物半導体層と、第１方向に延在し、第１方向と交差する第２方向に沿って第１の酸化物半導体層に隣り合って配置された第２の酸化物半導体層と、第１方向と交差する第３方向に延在し、第３方向において第１の酸化物半導体層に重なる第１の配線と、第３方向に延在し、第３方向において第２の酸化物半導体層に重なる第２の配線と、第１の配線と第１の酸化物半導体層との間に設けられた第１の絶縁膜と、第２の配線と第２の酸化物半導体層との間に設けられた第２の絶縁膜と、第１の酸化物半導体層の上に設けられた第１の導電体と、第２の酸化物半導体層の上に設けられた第２の導電体と、第１の導電体と第２の導電体との間、または、第１の配線と第２の配線との間に空隙を有する絶縁層と、を具備する。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１方向に延在する第１の酸化物半導体層と、
前記第１方向に延在し、前記第１方向と交差する第２方向に沿って前記第１の酸化物半導体層に隣り合って配置された第２の酸化物半導体層と、
前記第１方向と交差する第３方向に延在し、前記第３方向において前記第１の酸化物半導体層に重なる第１の配線と、
前記第３方向に延在し、前記第３方向において前記第２の酸化物半導体層に重なる第２の配線と、
前記第１の配線と前記第１の酸化物半導体層との間に設けられた第１の絶縁膜と、
前記第２の配線と前記第２の酸化物半導体層との間に設けられた第２の絶縁膜と、
前記第１の酸化物半導体層の上に設けられた第１の導電体と、
前記第２の酸化物半導体層の上に設けられた第２の導電体と、
前記第１の導電体と前記第２の導電体との間、または、前記第１の配線と前記第２の配線との間に空隙を有する絶縁層と、
を具備する、半導体記憶装置。
前記第１方向に延在し、前記第１方向と交差する第２方向に沿って前記第１の酸化物半導体層に隣り合って配置された第２の酸化物半導体層と、
前記第１方向と交差する第３方向に延在し、前記第３方向において前記第１の酸化物半導体層に重なる第１の配線と、
前記第３方向に延在し、前記第３方向において前記第２の酸化物半導体層に重なる第２の配線と、
前記第１の配線と前記第１の酸化物半導体層との間に設けられた第１の絶縁膜と、
前記第２の配線と前記第２の酸化物半導体層との間に設けられた第２の絶縁膜と、
前記第１の酸化物半導体層の上に設けられた第１の導電体と、
前記第２の酸化物半導体層の上に設けられた第２の導電体と、
前記第１の導電体と前記第２の導電体との間、または、前記第１の配線と前記第２の配線との間に空隙を有する絶縁層と、
を具備する、半導体記憶装置。
【請求項2】
前記第１の導電体と前記第２の導電体との間に設けられた第３の導電体と、
前記第１の導電体の上、前記第２の導電体の上、および第３の導電体の上に延在する第３の配線と、
をさらに具備し、
前記空隙は、前記第１の導電体と前記第２の導電体との間、前記第１の配線と前記第２の配線との間、および前記第３の導電体と前記第３の配線との間に延在する、請求項１に記載の半導体記憶装置。
前記第１の導電体の上、前記第２の導電体の上、および第３の導電体の上に延在する第３の配線と、
をさらに具備し、
前記空隙は、前記第１の導電体と前記第２の導電体との間、前記第１の配線と前記第２の配線との間、および前記第３の導電体と前記第３の配線との間に延在する、請求項１に記載の半導体記憶装置。
【請求項3】
前記第１の配線、前記第２の配線、前記第１の導電体、および前記第２の導電体のそれぞれと前記空隙との間に設けられた絶縁膜をさらに具備する、請求項１に記載の半導体記憶装置。
【請求項4】
第１方向に延在する第１の酸化物半導体層と、
前記第１方向に延在し、前記第１方向と交差する第２方向に沿って前記第１の酸化物半導体層に隣り合って配置された第２の酸化物半導体層と、
前記第１方向および前記第２方向のそれぞれと交差する第３方向に延在し、前記第３方向において前記第１の酸化物半導体層に重なる第１の配線と、
前記第３方向に延在し、前記第３方向において前記第２の酸化物半導体層に重なる第２の配線と、
前記第１の配線と前記第１の酸化物半導体層との間に設けられた第１の絶縁膜と、
前記第２の配線と前記第２の酸化物半導体層との間に設けられた第２の絶縁膜と、
前記第２方向に沿って前記第１の酸化物半導体層の上および前記第２の酸化物半導体層の上に延在する導電体と、
前記導電体の上に設けられ、前記第１方向、前記第２方向、前記第３方向のそれぞれと交差する第４方向において前記第１の配線、前記第２の配線、および前記導電体のそれぞれと交差するように延在する第３の配線と、
を具備する、半導体記憶装置。
前記第１方向に延在し、前記第１方向と交差する第２方向に沿って前記第１の酸化物半導体層に隣り合って配置された第２の酸化物半導体層と、
前記第１方向および前記第２方向のそれぞれと交差する第３方向に延在し、前記第３方向において前記第１の酸化物半導体層に重なる第１の配線と、
前記第３方向に延在し、前記第３方向において前記第２の酸化物半導体層に重なる第２の配線と、
前記第１の配線と前記第１の酸化物半導体層との間に設けられた第１の絶縁膜と、
前記第２の配線と前記第２の酸化物半導体層との間に設けられた第２の絶縁膜と、
前記第２方向に沿って前記第１の酸化物半導体層の上および前記第２の酸化物半導体層の上に延在する導電体と、
前記導電体の上に設けられ、前記第１方向、前記第２方向、前記第３方向のそれぞれと交差する第４方向において前記第１の配線、前記第２の配線、および前記導電体のそれぞれと交差するように延在する第３の配線と、
を具備する、半導体記憶装置。
【請求項5】
前記導電体の側面を覆う絶縁膜をさらに具備する、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１９／０３０５０８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の発明が解決しようとする課題は、半導体記憶装置の信頼性の低下を抑制することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１方向に延在する第１の酸化物半導体層と、第１方向に延在し、第１方向と交差する第２方向に沿って第１の酸化物半導体層に隣り合って配置された第２の酸化物半導体層と、第１方向と交差する第３方向に延在し、第３方向において第１の酸化物半導体層に重なる第１の配線と、第３方向に延在し、第３方向において第２の酸化物半導体層に重なる第２の配線と、第１の配線と第１の酸化物半導体層との間に設けられた第１の絶縁膜と、第２の配線と第２の酸化物半導体層との間に設けられた第２の絶縁膜と、第１の酸化物半導体層の上に設けられた第１の導電体と、第２の酸化物半導体層の上に設けられた第２の導電体と、第１の導電体と第２の導電体との間、または、第１の配線と第２の配線との間に空隙を有する絶縁層と、を具備する。
【図面の簡単な説明】
【0006】
【図1】メモリセルアレイの回路構成例を説明するための回路図である。
【図2】半導体記憶装置の構造例を説明するための断面模式図である。
【図3】メモリセルアレイの構造例を説明するための平面模式図である。
【図4】メモリセルアレイの構造例を説明するための断面模式図である。
【図5】メモリセルアレイの構造例を説明するための断面模式図である。
【図6】メモリセルアレイの第１の構造例を説明するための断面模式図である。
【図7】メモリセルアレイの第１の構造例を説明するための断面模式図である。
【図8】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図9】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図10】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図11】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図12】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図13】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図14】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図15】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図16】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図17】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図18】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図19】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図20】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図21】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図22】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図23】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図24】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図25】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図26】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図27】第１の構造例の第１の製造方法例を説明するための断面模式図である。
【図28】第１の構造例の第２の製造方法例を説明するための断面模式図である。
【図29】第１の構造例の第２の製造方法例を説明するための断面模式図である。
【図30】第１の構造例の第２の製造方法例を説明するための断面模式図である。
【図31】第１の構造例の第２の製造方法例を説明するための断面模式図である。
【図32】第１の構造例の第２の製造方法例を説明するための断面模式図である。
【図33】第１の構造例の第２の製造方法例を説明するための断面模式図である。
【図34】メモリセルアレイの第１の構造例の第１の変形例を説明するための断面模式図である。
【図35】メモリセルアレイの第１の構造例の第１の変形例を説明するための断面模式図である。
【図36】メモリセルアレイの第１の構造例の第２の変形例を説明するための断面模式図である。
【図37】メモリセルアレイの第１の構造例の第２の変形例を説明するための断面模式図である。
【図38】メモリセルアレイの第２の構造例を説明するための平面模式図である。
【図39】メモリセルアレイの第２の構造例を説明するための断面模式図である。
【図40】第２の構造例の製造方法例を説明するための断面模式図である。
【図41】第２の構造例の製造方法例を説明するための断面模式図である。
【図42】第２の構造例の製造方法例を説明するための断面模式図である。
【図43】第２の構造例の製造方法例を説明するための断面模式図である。
【図44】第１の構造例の第２の製造方法例を説明するための断面模式図である。
【図45】第１の構造例の第２の製造方法例を説明するための断面模式図である。
【図46】第２の構造例の第１の変形例を説明するための平面模式図である。
【図47】第２の構造例の第１の変形例を説明するための断面模式図である。
【図48】メモリセルアレイの第２の構造例の第２の変形例を説明するための平面模式図である。
【図49】メモリセルアレイの第２の構造例の第２の変形例を説明するための平面模式図である。
【図50】メモリセルアレイの第２の構造例の第３の変形例を説明するための平面模式図である。
【図51】メモリセルアレイの第２の構造例の第３の変形例を説明するための平面模式図である。
【図52】メモリセルアレイの第２の構造例の第３の変形例を説明するための平面模式図である。
【図53】メモリセルアレイの第２の構造例の第３の変形例を説明するための平面模式図である。
【図54】メモリセルアレイの第２の構造例の第３の変形例を説明するための平面模式図である。
【図55】メモリセルアレイの第２の構造例の第３の変形例を説明するための平面模式図である。
【図56】メモリセルアレイの第２の構造例の第３の変形例を説明するための平面模式図である。
【図57】メモリセルアレイの第２の構造例の第３の変形例を説明するための平面模式図である。
【発明を実施するための形態】
【0007】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【0008】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【0009】
実施形態の半導体記憶装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、メモリセルアレイを有する。
【0010】
図１は、メモリセルアレイの回路構成例を説明するための回路図である。図１は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬｎ、ワード線ＷＬｎ＋１、ワード線ＷＬｎ＋２、ｎは整数）と、複数のビット線ＢＬ（ビット線ＢＬｍ、ビット線ＢＬｍ＋１、ビット線ＢＬｍ＋２、ｍは整数）と、を図示する。
【0011】
複数のメモリセルＭＣは、行列方向に配列され、メモリセルアレイを形成する。それぞれのメモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を備える。メモリトランジスタＭＴＲのゲートは対応するワード線ＷＬに接続され、ソースまたはドレインの一方は対応するビット線ＢＬに接続される。メモリキャパシタＭＣＰの一方の電極はメモリトランジスタＭＴＲのソースまたはドレインの他方に接続され、他方の電極は図示しないが特定の電位を供給する電源線に接続される。メモリセルＭＣは、ワード線ＷＬによるメモリトランジスタＭＴＲのスイッチングによりビット線ＢＬからメモリキャパシタＭＣＰに電荷を蓄積してデータを保持できる。複数のメモリセルＭＣの数は、図１に示す数に限定されない。
【0012】
図２は、半導体記憶装置の構造例を説明するための断面模式図であり、半導体記憶装置のＹ軸とＹ軸に直交するＺ軸とを含むＹ－Ｚ断面の一部を示す。
【0013】
図２に示す半導体記憶装置は、半導体基板１０と、回路１１と、電気伝導体２１と、絶縁膜２２と、導電体２３と、電気伝導体２４と、電気伝導体２５と、導電性酸化物層３２と、導電体３３と、絶縁層３４と、絶縁層３５と、酸化物半導体層４１と、導電層４２と、絶縁層４３と、絶縁層４５と、導電体５０と、絶縁層６０と、導電層７０と、絶縁層８０と、を備える。
【0014】
回路１１は、例えばセンスアンプ等の周辺回路を構成する。回路１１は、例えばＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）、Ｎチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）等の電界効果トランジスタを有する。回路１１の電界効果トランジスタは、例えば単結晶シリコン基板等の半導体基板１０を用いて形成可能であり、Ｐｃｈ－ＦＥＴおよびＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有する。なお、半導体基板１０はＰ型の導電型を有していてもよい。なお、図２は、便宜のため、回路１１の電界効果トランジスタを図示する。
【0015】
電気伝導体２１、絶縁膜２２、電気伝導体２４、および電気伝導体２５は、キャパシタ２０を形成する。キャパシタ２０は、メモリセルＭＣのメモリキャパシタＭＣＰである。図２は、４つのキャパシタ２０を図示するが、キャパシタ２０の数は、４つに限定されない。
【0016】
キャパシタ２０は、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の３次元キャパシタである。電気伝導体２１は、メモリキャパシタＭＣＰの第１の電極としての機能を有する。絶縁膜２２は、メモリキャパシタＭＣＰの誘電体層としての機能を有する。導電体２３は、メモリキャパシタＭＣＰの第２の電極としての機能を有する。電気伝導体２４は、電気伝導体２１と絶縁膜２２との間に設けられる。電気伝導体２５は、絶縁膜２２と絶縁層３４との間および絶縁膜２２と導電体２３との間に設けられる。
【0017】
電気伝導体２１は、例えばアモルファスシリコン等の材料を含む。絶縁膜２２は、例えば酸化ハフニウム等の材料を含む。導電体２３、電気伝導体２４、および電気伝導体２５は、例えばタングステン、窒化チタン等の材料を含む。
【0018】
導電性酸化物層３２は、電気伝導体２１の上に設けられる。導電性酸化物層３２は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。
【0019】
導電体３３は、回路１１に電気的に接続される。導電体３３は、ビアとしての機能を有する。導電体３３は、例えば銅を含む。
【0020】
絶縁層３４は、例えば複数のキャパシタ２０間に設けられる。絶縁層３４は、例えばシリコンと酸素とを含む。
【0021】
絶縁層３５は、絶縁層３４の上に設けられる。絶縁層３５は、例えばシリコンと窒素とを含む。
【0022】
酸化物半導体層４１、導電層４２、および絶縁層４３は、電界効果トランジスタ４０を形成する。電界効果トランジスタ４０は、メモリセルＭＣのメモリトランジスタＭＴＲである。電界効果トランジスタ４０は、キャパシタ２０の上方に設けられる。
【0023】
酸化物半導体層４１は、例えばＺ軸方向に延在する柱状体である。酸化物半導体層４１は、電界効果トランジスタ４０のチャネルを形成する。酸化物半導体層４１は、例えばインジウム（Ｉｎ）を含む。酸化物半導体層４１は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、インジウム、ガリウム、及び、亜鉛を含む酸化物（インジウム－ガリウム－亜鉛－酸化物）、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）を含む。
【0024】
酸化物半導体層４１のＺ軸方向の一端は、導電性酸化物層５１を介して導電層５２に接続され、電界効果トランジスタ４０のソースまたはドレインの一方として機能し、他端が導電性酸化物層３２に接続され、電界効果トランジスタ４０のソースまたはドレインの他方として機能する。このとき、導電性酸化物層３２は、キャパシタ２０の電気伝導体２１と電界効果トランジスタ４０の酸化物半導体層４１との間に設けられ、電界効果トランジスタ４０のソース電極またはドレイン電極の他方として機能する。導電性酸化物層３２は、電界効果トランジスタ４０の酸化物半導体層４１と同様に金属酸化物を含むため、電界効果トランジスタ４０と導電性酸化物層３２との接続抵抗を低減できる。
【0025】
導電層４２は、Ｙ軸方向に延在する。導電層４２は、Ｘ―Ｙ平面において絶縁層４３を挟んで酸化物半導体層４１に重なる。導電層４２は、電界効果トランジスタ４０のゲート電極を形成するとともに、配線としてワード線ＷＬを形成する。導電層４２は、例えば金属、金属化合物、又は、半導体を含む。導電層４２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。導電層４２は導電体３３に接続される。
【0026】
絶縁層４３は、Ｘ―Ｙ平面において、酸化物半導体層４１と導電層４２との間に設けられる。絶縁層４３は、電界効果トランジスタ４０のゲート絶縁膜を形成する。絶縁層４３は、例えば、シリコンと、酸素または窒素と、を含む。
【0027】
電界効果トランジスタ４０は、ゲート電極がチャネルを囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。ＳＧＴにより半導体記憶装置の面積を小さくできる。
【0028】
酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板１０に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、キャパシタ２０に熱ストレスを与えることを抑制できる。
【0029】
導電体５０は、導電性酸化物層５１と、導電層５２と、導電層５３と、を有する。導電体５０はビット線ＢＬを介して回路１１中のセンスアンプに電気的に接続される。導電体５０は、例えば電界効果トランジスタ４０とビット線ＢＬと接続するための導電性パッドとしての機能を有する。
【0030】
導電性酸化物層５１は、導電性酸化物を含む導電層である。導電性酸化物層５１は、電界効果トランジスタ４０の酸化物半導体層４１に接して設けられ、電界効果トランジスタ４０のソース電極またはドレイン電極の一方として機能する。導電性酸化物層５１は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。導電性酸化物層５１は、酸化物半導体層４１と同様に金属酸化物を含むため、電界効果トランジスタ４０と導電性酸化物層５１との接続抵抗を低減できる。
【0031】
導電層５２は、導電性酸化物層５１の少なくとも一部の上に設けられる。導電層５２は、図示しないビット線ＢＬに電気的に接続される電極を形成する。導電層５２は、金属元素を含む。導電層５２は、例えばタングステン、窒化チタン等の材料を含む。
【0032】
導電層５２は、電界効果トランジスタ４０の上方において導電性酸化物層５１に接して設けられ、導電性酸化物層５１を介して電界効果トランジスタ４０の酸化物半導体層４１に接続される。導電性酸化物層５１は、電界効果トランジスタ４０のソース電極またはドレイン電極の一方として機能する。
【0033】
導電層５３は、導電性酸化物層５１と導電層５２との間に設けられる。導電層５３は、例えば、金属化合物層であり、例えば、チタンと、窒素と、を含む。導電層５３を形成することにより、導電性酸化物層５１から導電層５２への酸素の拡散を抑制できる。
【0034】
絶縁層６０は、絶縁層６１と、絶縁層６２と、絶縁層６３と、絶縁層６４と、を有する。
【0035】
絶縁層６１は、絶縁層３５の上に設けられる。絶縁層６２は、絶縁層６１の上に設けられる。絶縁層６３は、絶縁層６２の上に設けられる。絶縁層６４は、絶縁層６３の上に設けられる。絶縁層６１ないし絶縁層６４は、層間絶縁膜を形成する。絶縁層６１、絶縁層６２、絶縁層６３、および絶縁層６４は、例えば、シリコンと、酸素と、を含む。
【0036】
導電層７０は、導電体５０の上に設けられ、導電体５０に接続される。導電層７０は、配線としてビット線ＢＬを形成する。
【0037】
絶縁層８０は、絶縁層８１と、絶縁層８２と、を有する。絶縁層８０は、例えば層間絶縁膜を形成する。
【0038】
絶縁層８１は、絶縁層６４の上に設けられる。絶縁層８１は、例えば、シリコンと、酸素と、を含む。
【0039】
絶縁層８２は、絶縁層８１の上に設けられる。絶縁層８２は、例えば、シリコンと、窒素と、を含む。
【0040】
図３は、メモリセルアレイの構造例を説明するための平面模式図である。図３は、メモリセルアレイのＸ軸と、メモリセルアレイのＹ軸と、メモリセルアレイのＺ軸と、を示す。Ｘ軸、Ｙ軸、およびＺ軸は、互いに直交する。なお、図３は、酸化物半導体層４１と、導電層４２と、絶縁層４３と、導電体５０と、キャパシタ２０と、導電層７０と、を示し、その他の構成要素については便宜のため図示を省略している。
【0041】
複数の導電層４２（ワード線ＷＬ）は、互いに平行に配置される。各導電層４２は、Ｘ軸方向において、複数のメモリセルＭＣに重なる。
【0042】
複数の導電層７０（ビット線ＢＬ）は、互いに平行に配置される。各導電層７０は、Ｙ軸方向において、複数のメモリセルＭＣに重なる。
【0043】
複数のメモリセルＭＣは、図３に示すようにＸ－Ｙ平面において千鳥配置を形成する。複数のワード線ＷＬの一つに接続されたメモリセルＭＣは、隣り合うワード線ＷＬに接続されたメモリセルＭＣに対してＸ軸方向にずれて配置される。これにより、メモリセルＭＣの集積度を高めることができる。なお、メモリセルＭＣの数は、特に限定されない。
【0044】
図４および図５は、メモリセルアレイの構造例を説明するための断面模式図である。図４は、図３に示すメモリセルアレイのＹ軸およびＺ軸を含む断面模式図である。図５は、図３に示すメモリセルアレイのＸ軸およびＺ軸を含む断面模式図である。
【0045】
図４、図５に示すメモリセルアレイの場合、複数の導電層４２（ワード線ＷＬ）の間、複数の導電体５０の間、導電層４２（ワード線ＷＬ）と導電層７０（ビット線ＢＬ）との間、の少なくとも一つに絶縁層６１ないし絶縁層６４等の層間絶縁膜が存在し、寄生容量が大きいため、メモリセルＭＣの動作不良の原因となり、半導体記憶装置の信頼性を低下させる。これらの寄生容量は、メモリセルＭＣの集積度を高めるほど大きくなる。
【0046】
寄生容量を小さくするためには、例えば導電体５０の面積および導電層７０（ビット線ＢＬ）の配線幅を小さくすることが考えられる。しかしながら、これらの縮小により、導電体５０と導電層７０との接触抵抗が増加する。また、導電層７０の位置と導電体５０の位置がずれると導電体５０と導電層７０との接続不良の原因となる。さらに、複数の導電層４２（ワード線ＷＬ）間や複数の導電層７０（ビット線ＢＬ）間で信号が干渉（混線）する場合がある。
【0047】
これに対し、実施形態の半導体記憶装置のメモリセルアレイの一つは、層間絶縁膜の一部を除去することにより形成された空隙を有する。これにより、半導体記憶装置の信頼性の低下の抑制を図る。
【0048】
また、実施形態の半導体記憶装置のメモリセルアレイの一つは、複数のメモリセルＭＣ間で導電体５０を共通化する。これにより、半導体記憶装置の信頼性の低下の抑制を図る。
【0049】
実施形態の半導体記憶装置のメモリセルアレイの具体的な構造例について以下に説明する。
【0050】
（メモリセルアレイの第１の構造例）
図６および図７は、メモリセルアレイの第１の構造例を説明するための断面模式図である。図６は、メモリセルアレイのＹ軸およびＺ軸を含む断面模式図である。図７は、図３に示すメモリセルアレイのＸ軸およびＺ軸を含む断面模式図である。以下では図４および図５と異なる部分について説明し、その他の部分については、図４および図５の説明を適宜援用できる。
図６および図７は、メモリセルアレイの第１の構造例を説明するための断面模式図である。図６は、メモリセルアレイのＹ軸およびＺ軸を含む断面模式図である。図７は、図３に示すメモリセルアレイのＸ軸およびＺ軸を含む断面模式図である。以下では図４および図５と異なる部分について説明し、その他の部分については、図４および図５の説明を適宜援用できる。
【0051】
【0052】
空隙Ｓは、例えば、複数の導電層４２（ワード線ＷＬ）の間、複数の導電体５０の間、導電層４２（ワード線ＷＬ）と導電層７０（ビット線ＢＬ）との間、の少なくとも一つに設けられる。図６および図７は、複数の導電層４２（ワード線ＷＬ）の間、複数の導電体５０の間、および導電層４２（ワード線ＷＬ）と導電層７０（ビット線ＢＬ）との間に延在する空隙Ｓを示す。空隙Ｓは、例えば空気で満たされていてもよい。
【0053】
絶縁膜９２は、導電層４２、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれにおける空隙Ｓに面する表面を覆うために、導電層４２、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれと空隙Ｓとの間に設けられる。絶縁膜９２は、例えば、シリコンまたはアルミニウムと、酸素または窒素と、を有する。絶縁膜９２は、例えば、保護膜としての機能を有する。絶縁膜９２により、例えば導電層４２、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの酸化を抑制できる。絶縁膜９２は、複数の絶縁膜により形成されていてもよい。
【0054】
絶縁膜９２は、図６および図７に示すように、導電層７０、絶縁層８１、および絶縁層８２のそれぞれにおける空隙Ｓに面する表面を覆うために、導電層７０、絶縁層８１、および絶縁層８２のそれぞれと空隙Ｓとの間に設けられている。これにより、例えば導電層７０の酸化を抑制できる。これに限定されず、絶縁膜９２は、例えば導電層４２、導電性酸化物層５１、導電層５２、導電層５３、導電層７０、絶縁層８１、および絶縁層８２の少なくとも一つの空隙Ｓに面する表面を覆うように設けられていてもよい。
【0055】
第１の構造例では、空隙Ｓを形成することにより、複数の導電層４２（ワード線ＷＬ）の間、複数の導電体５０の間、導電層４２（ワード線ＷＬ）と導電層７０（ビット線ＢＬ）との間、の少なくとも一つの寄生容量を低減できる。これにより、半導体記憶装置の信頼性の低下を抑制できる。
【0056】
（第１の構造例の製造方法例）
第１の構造例の第１の製造方法例について図８ないし図２７を参照して説明する。図８ないし図２７は、第１の構造例の第１の製造方法例を説明するための断面模式図である。図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、および図２６のそれぞれは、Ｙ軸およびＺ軸を含む断面模式図である。図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、および図２７のそれぞれは、Ｘ軸およびＺ軸を含む断面模式図である。なお、ここでは、絶縁層６４を形成してから絶縁膜９２を形成するまでの製造工程について説明する。
第１の構造例の第１の製造方法例について図８ないし図２７を参照して説明する。図８ないし図２７は、第１の構造例の第１の製造方法例を説明するための断面模式図である。図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、および図２６のそれぞれは、Ｙ軸およびＺ軸を含む断面模式図である。図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、および図２７のそれぞれは、Ｘ軸およびＺ軸を含む断面模式図である。なお、ここでは、絶縁層６４を形成してから絶縁膜９２を形成するまでの製造工程について説明する。
【0057】
図８および図９に示すように、電界効果トランジスタ４０と、絶縁層６０と、導電体５０と、をそれぞれ形成する。導電体５０は、例えばスパッタリングや原子層堆積法（ＡＬＤ）を用い、導電性酸化物層５１と、導電層５３と、導電層５２と、を順に形成し、導電層５２の上に例えばフォトリソグラフィ技術を用いてマスク層１０１を形成し、当該マスク層１０１を用いたドライエッチングやウェットエッチング等のエッチングにより導電性酸化物層５１と、導電層５３と、導電層５２と、の露出部を部分的に除去することにより形成可能である。絶縁層６０は、例えば減圧化学気相成長法（ＬＰ－ＣＶＤ）やプラズマＣＶＤ法（ＰＥ－ＣＶＤ）等のＣＶＤや塗布法を用いて形成可能である。
【0058】
次に、図１０および図１１に示すように、マスク層１０１を用いたエッチングにより、絶縁層６４の露出部を除去することにより、絶縁層６３の一部を露出させる。エッチングの例は、ドライエッチングやウェットエッチング等が挙げられる。
【0059】
次に、図１２および図１３に示すように、絶縁層６１および絶縁層６３のそれぞれの一部を厚さ方向（Ｚ軸方向）に除去し、マスク層１０１を除去する。絶縁層６１および絶縁層６３は、例えば反応性イオンエッチング（ＲＩＥ）により部分的に除去可能である。マスク層１０１は、例えば反応性イオンエッチング、ドライエッチング、またはウェットエッチングにより除去可能である。なお、エッチング時間等を調整することにより、例えば絶縁層６１を部分的に除去することなく絶縁層６２および絶縁層６３を部分的に除去してもよい。
【0060】
次に、図１４および図１５に示すように、導電層４２、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの表面を覆う絶縁膜９２ａを形成する。絶縁膜９２ａは、例えばシリコンと、酸素と、を含む。絶縁膜９２ａは、例えばＣＶＤ、ＡＬＤを用いて形成可能である。
【0061】
次に、図１６および図１７に示すように、絶縁膜９２ａの表面に犠牲層１０２を形成する。犠牲層１０２は、空隙Ｓを形成するために形成される。犠牲層１０２は、例えばアモルファスシリコンまたは窒化シリコンを含む。犠牲層１０２は、例えばスパッタリング、ＡＬＤ、またはＣＶＤを用いて形成可能である。
【0062】
【0063】
次に、図２０および図２１に示すように、導電層５２の上に導電層７０を形成し、導電層７０の上に絶縁層８１を形成し、絶縁層８１の上に絶縁層８２を形成する。導電層７０は、例えばスパッタリングやＡＬＤを用いて形成可能である。絶縁層８１および絶縁層８２は、例えばＣＶＤを用いて形成可能である。
【0064】
次に、図２２および図２３に示すように、導電層７０、絶縁層８１、および絶縁層８２の積層を厚さ方向（Ｚ軸方向）に部分的に除去し、導電層５２の一部を除去する。このとき、犠牲層１０２の導電層５２に面する部分が除去されてもよい。導電層７０、絶縁層８１、絶縁層８２、および導電層５２は、例えばＲＩＥにより部分的に除去可能である。
【0065】
【0066】
次に、図２６および図２７に示すように、導電層７０、絶縁層８１、および絶縁層８２のそれぞれの空隙Ｓに面する表面を覆う絶縁膜９２ｂを形成する。絶縁膜９２ｂは、例えばシリコンと、酸素と、を含む。絶縁膜９２ｂは、例えばＣＶＤ、ＡＬＤを用いて形成可能である。絶縁膜９２ｂは、絶縁膜９２ａよりもカバレッジ（段差被覆性）が悪いことが好ましい。これにより、絶縁膜９２ａにより空隙Ｓを閉塞しやすくすることができる。絶縁膜９２ａおよび絶縁膜９２ｂは、図６および図７に示す絶縁膜９２を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第１の構造例の第１の製造方法例の説明である。
【0067】
以上のように、第１の製造方法例では、犠牲層１０２を用いることにより、容易に空隙Ｓを形成できる。
【0068】
第１の構造例の製造方法例は、第１の製造方法例に限定されない。第１の構造例の第２の製造方法例について図２８ないし図３３を参照して説明する。図２８ないし図３３は、第１の構造例の第２の製造方法例を説明するための断面模式図である。図２８、図３０、図３２、図３４のそれぞれは、Ｙ軸およびＺ軸を含む断面模式図である。図２９、図３１、図３３、および図３５のそれぞれは、Ｘ軸およびＺ軸を含む断面模式図である。なお、ここでは、第１の製造方法例と異なる部分について説明し、その他の部分については、第１の製造方法例の説明を適宜援用できる。
【0069】
図８ないし図１３に示す工程を経てマスク層１０１を除去した後、図２８および図２９に示すように、導電層４２、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの表面を覆う絶縁膜９２ａを形成する。図２８および図２９において、絶縁膜９２ａは、複数の導電体５０間の凹部を塞ぐように厚く形成される。絶縁膜９２ａは、例えばシリコンと、酸素と、を含む。絶縁膜９２ａは、例えばＣＶＤ、ＡＬＤを用いて形成可能である。
【0070】
【0071】
その後第１の製造方法と同様の工程により、図３２および図３３に示すように、導電層７０、絶縁層８１、絶縁層８２、絶縁膜９２ｂ、および空隙Ｓを形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第１の構造例の第２の製造方法例の説明である。
【0072】
第２の製造方法例では、犠牲層を用いずに空隙Ｓを形成できる。よって、製造工程数の増加を抑制できる。
【0073】
（第１の構造例の変形例）
図３４および図３５は、メモリセルアレイの第１の構造例の第１の変形例を説明するための断面模式図である。図３４は、Ｙ軸およびＺ軸を含む断面模式図である。図３５は、Ｘ軸およびＺ軸を含む断面模式図である。図３４および図３５に示すメモリセルアレイは、図６および図７に示す構成要素に加え、絶縁膜９３をさらに具備する。以下では図６および図７と異なる部分について説明し、その他の部分については、図６および図７の説明を適宜援用できる。
図３４および図３５は、メモリセルアレイの第１の構造例の第１の変形例を説明するための断面模式図である。図３４は、Ｙ軸およびＺ軸を含む断面模式図である。図３５は、Ｘ軸およびＺ軸を含む断面模式図である。図３４および図３５に示すメモリセルアレイは、図６および図７に示す構成要素に加え、絶縁膜９３をさらに具備する。以下では図６および図７と異なる部分について説明し、その他の部分については、図６および図７の説明を適宜援用できる。
【0074】
絶縁膜９３は、導電層４２の側面を覆うように設けられる。絶縁膜９３は、導電層４２の保護膜としての機能を有する。絶縁膜９３は、シリコンと、酸素または窒素と、を含む。絶縁膜９３により、例えば導電層４２の酸化を抑制できる。
【0075】
絶縁膜９２は、絶縁膜９３の上に設けられ、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの空隙Ｓに面する表面を覆う。
【0076】
図３６および図３７は、メモリセルアレイの第１の構造例の第２の変形例を説明するための断面模式図である。図３６は、Ｙ軸およびＺ軸を含む断面模式図である。図３７は、Ｘ軸およびＺ軸を含む断面模式図である。図３６および図３７に示すメモリセルアレイは、図６および図７に示す構成要素に加え、絶縁膜９４をさらに具備する。以下では図６および図７と異なる部分について説明し、その他の部分については、図６および図７の説明を適宜援用できる。
【0077】
絶縁膜９４は、絶縁膜９２の表面に設けられる。絶縁膜９４は、シリコンと、窒素と、を含む。
【0078】
絶縁膜９２は、導電層４２、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの空隙Ｓに面する表面を覆うために、絶縁膜９２と空隙Ｓとの間に設けられる。絶縁膜９２は、シリコンと、酸素と、を含む。
【0079】
以上のように、複数の絶縁膜を用いて導電層４２、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの空隙Ｓに面する表面を覆うことにより、酸化防止効果を高めることができる。
【0080】
（メモリセルアレイの第２の構造例）
図３８は、メモリセルアレイの第２の構造例を説明するための平面模式図であり、メモリセルアレイのＸ軸と、Ｙ軸と、Ｚ軸と、Ｗ軸と、を示す。Ｗ軸は、Ｘ軸、Ｙ軸、およびＺ軸のそれぞれと交差する、Ｘ－Ｙ平面上の任意の方向である。図３９は、メモリセルアレイの第２の構造例を説明するための断面模式図であり、Ｚ軸と、Ｗ軸と、を含む断面模式図である。以下では図３ないし図５と異なる部分について説明し、その他の部分については、図３ないし図５の説明を適宜援用できる。
図３８は、メモリセルアレイの第２の構造例を説明するための平面模式図であり、メモリセルアレイのＸ軸と、Ｙ軸と、Ｚ軸と、Ｗ軸と、を示す。Ｗ軸は、Ｘ軸、Ｙ軸、およびＺ軸のそれぞれと交差する、Ｘ－Ｙ平面上の任意の方向である。図３９は、メモリセルアレイの第２の構造例を説明するための断面模式図であり、Ｚ軸と、Ｗ軸と、を含む断面模式図である。以下では図３ないし図５と異なる部分について説明し、その他の部分については、図３ないし図５の説明を適宜援用できる。
【0081】
図３８および図３９に示すメモリセルアレイは、導電体５０がＷ軸方向に沿って複数の酸化物半導体層４１の上に延在する構造を有する。導電体５０の延在方向（Ｗ軸方向）は、導電層４２（ワード線ＷＬ）の延在方向（Ｘ軸方向）に対して例えば４５度以上８５度以下の角度を有することが好ましい。これにより、導電体５０は、Ｗ軸方向において導電層７０の下を通るように延在させることができる。図３８および図３９は、導電性酸化物層５１、導電層５３、および導電層５２のそれぞれがＷ軸方向に沿って複数の酸化物半導体層４１の上に延在する構造を示すが、これに限定されず、少なくとも導電層５２がＷ軸方向に沿って複数の酸化物半導体層４１の上に延在していればよい。図３８において、導電体５０は、Ｚ軸方向から見たときにオーバル形状を有している。オーバル形状にすることにより、例えば半導体記憶装置の動作時において、導電体５０の一部への電界集中を抑制できる。
【0082】
導電層７０（ビット線ＢＬ）は、Ｙ軸方向において、導電体５０および複数の導電層４２（ワード線ＷＬ）のそれぞれと交差するように延在する。図３８および図３９は、導電層７０がＺ軸方向において複数の酸化物半導体層４１の一部と重なる構造を示すが、これに限定されず、導電層７０がＺ軸方向において複数の酸化物半導体層４１のそれぞれの一部と重なることなく導電体５０の上に設けられていてもよい。
【0083】
第２の構造例では、導電層７０（ビット線ＢＬ）の下を通り、異なる導電層４２（ワード線ＷＬ）に接続された複数の電界効果トランジスタ４０のそれぞれの上に延在する導電体５０を形成することにより、例えば導電体５０の面積および導電層７０の線幅を小さくしても、導電体５０と導電層７０との位置ずれによる接続不良を抑制しつつ、配線間の寄生容量を低減できる。また、導電体５０と導電層７０との接触面積を大きくすることができるため接続抵抗を低減できる。これにより、半導体記憶装置の信頼性の低下を抑制できる。
【0084】
（第２の構造例の製造方法例）
第２の構造例の第１の製造方法例について図４０ないし図４３を参照して説明する。図４０ないし図４３は、第２の構造例の製造方法例を説明するための断面模式図である。図４０ないし図４３のそれぞれは、Ｗ軸とＺ軸とを含む断面模式図である。なお、ここでは、電界効果トランジスタ４０を形成してから導電体５０を形成するまでの製造工程について説明する。
第２の構造例の第１の製造方法例について図４０ないし図４３を参照して説明する。図４０ないし図４３は、第２の構造例の製造方法例を説明するための断面模式図である。図４０ないし図４３のそれぞれは、Ｗ軸とＺ軸とを含む断面模式図である。なお、ここでは、電界効果トランジスタ４０を形成してから導電体５０を形成するまでの製造工程について説明する。
【0085】
図４０に示すように、電界効果トランジスタ４０と、絶縁層６１、絶縁層６２、および絶縁層６３と、をそれぞれ形成する。
【0086】
次に、図４１に示すように、導電性酸化物層５１と、導電層５３と、導電層５２と、マスク層１０３と、マスク層１０４と、を順に形成する。導電性酸化物層５１、導電層５３、および導電層５２は、例えばスパッタリングやＡＬＤを用いて形成可能である。
【0087】
マスク層１０３は、例えば金属元素を含み、例えばハードマスクとしての機能を有する。マスク層１０３は、例えばスパッタリングやＡＬＤを用いて形成可能である。
【0088】
マスク層１０４は、例えばポリエチレンポリオール（ＰＥＰ）等の樹脂材料を含む。マスク層１０３は、例えば塗布法を用いて形成可能である。
【0089】
次に、図４２に示すように、マスク層１０３およびマスク層１０４を厚さ方向（Ｚ軸方向）に部分的に除去して導電層５２の一部を露出させる。マスク層１０３およびマスク層１０４は、導電体５０を加工して所望の形状を有するパターンを形成するために上記パターンに応じた形状に加工される。マスク層１０３およびマスク層１０４は、例えばドライエッチングやウェットエッチング等のエッチングにより部分的に除去可能である。
【0090】
次に、図４３に示すように、マスク層１０４を除去する。マスク層１０４は、例えばアッシングにより除去可能である。その後、マスク層１０３を用いたエッチングにより、導電性酸化物層５１と、導電層５３と、導電層５２と、を厚さ方向（Ｚ軸方向）に部分的に除去することにより、導電体５０を形成する。導電性酸化物層５１、導電層５３、および導電層５２は、例えばドライエッチングやウェットエッチング等のエッチングにより部分的に除去可能である。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第２の構造例の第１の製造方法例の説明である。
【0091】
第１の製造方法例では、マスク層１０３およびマスク層１０４を１回のエッチングにより加工することにより、ハードマスクの形成にかかる工程数を低減できる。
【0092】
第２の構造例の製造方法例は、第１の製造方法例に限定されない。第２の構造例の第２の製造方法例について図４４および図４５を参照して説明する。図４４および図４５は、第１の構造例の第２の製造方法例を説明するための断面模式図である。図４４および図４５のそれぞれは、Ｗ軸とＺ軸とを含む断面模式図である。なお、ここでは、第１の製造方法例と異なる部分について説明し、その他の部分については、第１の製造方法例の説明を適宜援用できる。
【0093】
図４０および図４１に示す工程を経て導電性酸化物層５１と、導電層５３と、導電層５２と、マスク層１０３と、マスク層１０４と、を順に形成した後、図４４に示すように、マスク層１０４を厚さ方向（Ｚ軸方向）に部分的に除去してマスク層１０３の一部を露出させる。マスク層１０４は、導電体５０を加工して所望の形状を有するパターンを形成するために上記パターンに応じた形状に加工される。マスク層１０４は、例えばドライエッチングやウェットエッチング等のエッチングにより部分的に除去可能である。
【0094】
次に、図４５に示すように、マスク層１０４を用いたエッチングによりマスク層１０３を部分的に除去する。マスク層１０３は、例えばドライエッチングやウェットエッチング等のエッチングにより部分的に除去可能である。
【0095】
その後、第１の製造方法と同様の工程により、マスク層１０４を除去し、マスク層１０３を用いたエッチングにより、導電性酸化物層５１と、導電層５３と、導電層５２と、を厚さ方向（Ｚ軸方向）に部分的に除去することにより、導電体５０を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第２の構造例の第２の製造方法例の説明である。
【0096】
第２の製造方法例では、マスク層１０３およびマスク層１０４を複数回のエッチングにより加工することにより、容易に所望の形状を有するハードマスクを形成できる。
【0097】
（第２の構造例の変形例）
図４６は、第２の構造例の第１の変形例を説明するための平面模式図であり、メモリセルアレイのＸ軸と、Ｙ軸と、Ｚ軸と、Ｗ軸と、を示す。図４７は、第２の構造例の第１の変形例を説明するための断面模式図であり、Ｚ軸と、Ｗ軸と、を含む断面模式図である。図４６および図４７に示すメモリセルアレイは、図３８および図３９に示す構成要素に加え、絶縁膜９５をさらに具備する。以下では図３８ないし図３９と異なる部分について説明し、その他の部分については、図３８および図３９の説明を適宜援用できる。
図４６は、第２の構造例の第１の変形例を説明するための平面模式図であり、メモリセルアレイのＸ軸と、Ｙ軸と、Ｚ軸と、Ｗ軸と、を示す。図４７は、第２の構造例の第１の変形例を説明するための断面模式図であり、Ｚ軸と、Ｗ軸と、を含む断面模式図である。図４６および図４７に示すメモリセルアレイは、図３８および図３９に示す構成要素に加え、絶縁膜９５をさらに具備する。以下では図３８ないし図３９と異なる部分について説明し、その他の部分については、図３８および図３９の説明を適宜援用できる。
【0098】
絶縁膜９５は、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの側面を覆うように設けられる。絶縁膜９５は、シリコンと、酸素または窒素と、を含む。絶縁膜９５は、酸化シリコン膜と窒化シリコン膜との積層であってもよい。絶縁膜９５は、例えば減圧プラズマＣＶＤ（ＬＰ－ＣＶＤ）または熱ＣＶＤにより形成可能であり、導電性酸化物層５１、導電層５２、および導電層５３のそれぞれを覆うように形成された後、例えば化学機械研磨（ＣＭＰ）により部分的に除去されて導電層５２が露出される。
【0099】
絶縁膜９５を形成することにより、導電体５０の面積を小さくしても導電体５０を安定的に配置できる。導電体５０の面積を小さくするとともに導電層７０（ビット線ＢＬ）の線幅を細くし、配線間隔を大きくすることにより、配線間の寄生容量を低減できる。
【0100】
図４８および図４９は、メモリセルアレイの第２の構造例の第２の変形例を説明するための平面模式図であり、メモリセルアレイのＸ軸と、Ｙ軸と、Ｚ軸と、Ｗ軸と、を示す。図４８に示すメモリセルアレイは、図３８および図３９に示す導電体５０の形状が異なる。以下では図３８および図３９と異なる部分について説明し、その他の部分については、図３８および図３９の説明を適宜援用できる。
【0101】
導電体５０は、Ｚ軸方向から見たときに平行四辺形状等の多角形状を有する。多角形状を有する導電体５０は、例えば第２の構造例の第２の製造方法例を用い、マスク層１０３を多角形状に加工し、加工されたマスク層１０３を用いたエッチングにより、導電性酸化物層５１と、導電層５３と、導電層５２と、を厚さ方向（Ｚ軸方向）に部分的に除去することにより、形成可能である。
【0102】
第２の変形例は、第２の構造例の第１の変形例と適宜組み合わせることができる。例えば、図４９に示すように、導電体５０の導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの側面を覆う絶縁膜９５を形成してもよい。
【0103】
導電体５０を多角形状に加工することにより、例えば導電体５０の面積を大きくして、導電体５０と導電層７０（ビット線ＢＬ）との接触抵抗を低減できる。
【0104】
【0105】
図５０に示すメモリセルアレイは、図３８および図３９に示す導電体５０の形状が異なる。以下では図３８および図３９と異なる部分について説明し、その他の部分については、図３８および図３９の説明を適宜援用できる。
【0106】
導電体５０は、Ｗ軸方向に沿って３つの酸化物半導体層４１の上に延在する構造を有する。３つの酸化物半導体層４１は、互いに異なる導電層４２（ワード線ＷＬ）に重なる。導電体５０は、Ｗ軸方向において導電層７０の下を通るように延在する。図５０において、導電体５０は、Ｚ軸方向において少なくとも一つの酸化物半導体層４１に重なり、Ｚ軸方向から見たときにオーバル形状を有している。
【0107】
図５１に示すように、第２の変形例と同様に、導電体５０は、Ｚ軸方向から見たときに平行四辺形状等の多角形状を有していてもよい。また、図５２および図５３に示すように、第１の変形例と同様に、導電体５０の導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの側面を覆う絶縁膜９５を形成してもよい。
【0108】
さらに、図５４に示すように、導電体５０は、Ｗ軸方向に沿って４つの酸化物半導体層４１の上に延在する構造を有していてもよい。４つの酸化物半導体層４１は、互いに異なる導電層４２（ワード線ＷＬ）に重なる。導電体５０は、Ｗ軸方向において導電層７０の下を通るように延在する。図５４において、導電体５０は、Ｚ軸方向から見たときにオーバル形状を有している。
【0109】
図５５に示すように、第２の変形例と同様に、導電体５０は、Ｚ軸方向から見たときに平行四辺形状等の多角形状を有していてもよい。また、図５６および図５７に示すように、第１の変形例と同様に、導電体５０の導電性酸化物層５１、導電層５２、および導電層５３のそれぞれの側面を覆う絶縁膜９５を形成してもよい。
【0110】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0111】
１０…半導体基板、１１…回路、２０…キャパシタ、２１…電気伝導体、２２…絶縁膜、２３…導電体、２４…電気伝導体、２５…電気伝導体、３２…導電性酸化物層、３３…導電体、３４…絶縁層、３５…絶縁層、４０…電界効果トランジスタ、４１…酸化物半導体層、４２…導電層、４３…絶縁層、４５…絶縁層、５０…導電性パッド、５１…導電性酸化物層、５２…導電層、５３…導電層、６０…絶縁層、６１…絶縁層、６２…絶縁層、６３…絶縁層、６４…絶縁層、７０…導電層、８０…絶縁層、８１…絶縁層、８２…絶縁層、
９２…絶縁膜、９２ａ…絶縁膜、９２ｂ…絶縁膜、９３…絶縁膜、９４…絶縁膜、９５…絶縁膜、１０１…マスク層、１０２…犠牲層、１０３…マスク層、１０４…マスク層。
９２…絶縁膜、９２ａ…絶縁膜、９２ｂ…絶縁膜、９３…絶縁膜、９４…絶縁膜、９５…絶縁膜、１０１…マスク層、１０２…犠牲層、１０３…マスク層、１０４…マスク層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】