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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024031357
(43)【公開日】2024-03-07
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H10B 12/00 20230101AFI20240229BHJP
   H10B 41/70 20230101ALI20240229BHJP
【FI】
H01L27/108 671A
H01L27/108 621C
H01L27/1156
【審査請求】未請求
【請求項の数】13
【出願形態】OL
(21)【出願番号】P 2022134863
(22)【出願日】2022-08-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001092
【氏名又は名称】弁理士法人サクラ国際特許事務所
(72)【発明者】
【氏名】高坂 崇雄
【テーマコード(参考)】
5F083
【Fターム(参考)】
5F083AD03
5F083AD56
5F083AD57
5F083EP02
5F083EP21
5F083ER21
5F083GA06
5F083JA02
5F083JA38
5F083JA39
5F083JA40
5F083PR03
5F083PR21
5F083PR22
(57)【要約】
【課題】半導体装置の信頼性の低下を抑制する。
【解決手段】半導体装置は、導電層と、導電層を第1の方向に貫通して設けられた酸化物半導体層と、第1の方向と交差する第2の方向において導電層と酸化物半導体層との間に設けられ、窒化ホウ素を含有する第1の絶縁膜と、を具備する。
【選択図】図4
【特許請求の範囲】
【請求項1】
導電層と、
前記導電層を第1の方向に貫通して設けられた酸化物半導体層と、
前記第1の方向と交差する第2の方向において前記導電層と前記酸化物半導体層との間に設けられ、窒化ホウ素を含有する第1の絶縁膜と、
を具備する、半導体装置。
【請求項2】
前記第2の方向において前記導電層と前記第1の絶縁膜との間、または前記第1の絶縁膜と前記酸化物半導体層との間に設けられ、前記第2の方向において第1の表面および当該第1の表面に対して反対側の第2の表面を有し、シリコンと、アルミニウムと、酸素と、窒素と、を含有する第2の絶縁膜をさらに具備する、請求項1に記載の半導体装置。
【請求項3】
前記第2の絶縁膜の前記第1の表面に設けられた第3の絶縁膜をさらに具備する、請求項2に記載の半導体装置。
【請求項4】
前記第2の絶縁膜の前記第2の表面に設けられた第4の絶縁膜をさらに具備する、請求項2または請求項3に記載の半導体装置。
【請求項5】
前記第3の絶縁膜は、アルミニウムと、酸素と、を含有する、請求項3に記載の半導体装置。
【請求項6】
前記第4の絶縁膜は、シリコンと、窒素と、を含有する、請求項4に記載の半導体装置。
【請求項7】
第1の方向において第1の表面および当該第1の表面に対して反対側の第2の表面を有する導電層と、
前記導電層を前記第1の方向に貫通して設けられた酸化物半導体層と、
前記第1の方向と交差する第2の方向において前記導電層と前記酸化物半導体層との間に設けられた第1の絶縁膜と、
前記導電層の前記第1の表面および前記第2の表面の少なくとも一つに設けられ、水素を吸蔵する第1の導電膜と、
を具備する、半導体装置。
【請求項8】
前記第2の方向において前記第1の絶縁膜と前記酸化物半導体層との間、または前記第1の絶縁膜と前記導電層との間に設けられ、窒化ホウ素を含有する第2の絶縁膜をさらに具備する、請求項7に記載の半導体装置。
【請求項9】
前記第2の方向において前記第1の絶縁膜と前記酸化物半導体層との間、または前記第1の絶縁膜と前記導電層との間に設けられ、シリコンと、アルミニウムと、酸素と、窒素と、を含有する第3の絶縁膜をさらに具備する、請求項7に記載の半導体装置。
【請求項10】
前記第1の導電膜は、ニオブ、バナジウム、ジルコニウム、タンタル、チタン、パラジウム、ニッケル、モリブデン、鉄、および白金からなる群より選ばれる少なくとも一つの元素を含有する、請求項7ないし請求項9のいずれか一項に記載の半導体装置。
【請求項11】
前記第1の方向において前記酸化物半導体層の片側または両側に設けられ、水素を吸蔵する第2の導電膜をさらに具備する、請求項7に記載の半導体装置。
【請求項12】
前記第2の導電膜は、ニオブ、バナジウム、ジルコニウム、タンタル、チタン、パラジウム、ニッケル、モリブデン、鉄、および白金からなる群より選ばれる少なくとも一つの元素を含有する、請求項11に記載の半導体装置。
【請求項13】
前記酸化物半導体層に電気的に接続されたキャパシタをさらに具備する、請求項1、2、3、5、7、8、9、11、または12に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
ビット線、ワード線、およびこれらに接続されるメモリセル(トランジスタおよびキャパシタ)を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第11227920号公報
【特許文献2】米国特許出願公開第2020/0111919号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の発明が解決しようとする課題は、半導体装置の信頼性の低下を抑制することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、導電層と、導電層を第1の方向に貫通して設けられた酸化物半導体層と、第1の方向と交差する第2の方向において導電層と酸化物半導体層との間に設けられ、窒化ホウ素を含有する第1の絶縁膜と、を具備する。
【図面の簡単な説明】
【0006】
図1】メモリセルアレイの回路構成例を説明するための回路図である。
図2】メモリセルアレイの構造例を説明するための平面模式図である。
図3】メモリセルアレイの構造例を説明するための断面模式図である。
図4】メモリセルアレイの第1の構造例を説明するための断面模式図である。
図5】メモリセルアレイの第1の構造例を説明するための断面模式図である。
図6】第1の構造例の製造方法例を説明するための断面模式図である。
図7】第1の構造例の製造方法例を説明するための断面模式図である。
図8】第1の構造例の製造方法例を説明するための断面模式図である。
図9】第1の構造例の製造方法例を説明するための断面模式図である。
図10】第1の構造例の製造方法例を説明するための断面模式図である。
図11】第1の構造例の製造方法例を説明するための断面模式図である。
図12】第1の構造例の変形例を説明するための断面模式図である。
図13】第1の構造例の変形例を説明するための断面模式図である。
図14】第1の構造例の変形例の製造方法例を説明するための断面模式図である。
図15】第1の構造例の変形例の製造方法例を説明するための断面模式図である。
図16】メモリセルアレイの第2の構造例を説明するための断面模式図である。
図17】メモリセルアレイの第2の構造例を説明するための断面模式図である。
図18】第2の構造例の製造方法例を説明するための断面模式図である。
図19】第2の構造例の製造方法例を説明するための断面模式図である。
図20】第2の構造例の第1の変形例を説明するための断面模式図である。
図21】第2の構造例の第1の変形例を説明するための断面模式図である。
図22】第2の構造例の第2の変形例を説明するための断面模式図である。
図23】第2の構造例の第2の変形例を説明するための断面模式図である。
【発明を実施するための形態】
【0007】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【0008】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【0009】
実施形態の半導体装置は、ダイナミックランダムアクセスメモリ(DRAM)であって、メモリセルアレイを有する。
【0010】
図1は、メモリセルアレイの回路構成例を説明するための回路図である。図1は、複数のメモリセルMCと、複数のワード線WL(ワード線WL、ワード線WLn+1、ワード線WLn+2、nは整数)と、複数のビット線BL(ビット線BL、ビット線BLm+1、ビット線BLm+2、mは整数)と、電源線VPLと、を図示する。
【0011】
複数のメモリセルMCは、行列方向に配列され、メモリセルアレイを形成する。それぞれのメモリセルMCは、電界効果トランジスタ(FET)であるメモリトランジスタMTRと、メモリキャパシタMCPと、を備える。メモリトランジスタMTRのゲートは対応するワード線WLに接続され、ソースまたはドレインの一方は対応するビット線BLに接続される。ワード線WLは、例えばロウデコーダに接続される。ビット線BLは、例えばセンスアンプに接続される。メモリキャパシタMCPの第1の電極はメモリトランジスタMTRのソースまたはドレインの他方に接続され、第2の電極は特定の電位を供給する電源線VPLに接続される。電源線VPLは、例えば電源回路に接続される。メモリセルMCは、ワード線WLによるメモリトランジスタMTRのスイッチングによりビット線BLからメモリキャパシタMCPに電荷を蓄積してデータを保持できる。複数のメモリセルMCの数は、図1に示す数に限定されない。
【0012】
図2は、メモリセルアレイの構造例を説明するための平面模式図である。図3は、メモリセルアレイの構造例を説明するための断面模式図である。図2および図3は、X軸と、Y軸と、Z軸と、を示す。X軸、Y軸、およびZ軸は、互いに直交する。図2は、X-Y平面の一部を示す。図3は、X-Z断面の一部を示す。
【0013】
メモリセルアレイは、導電体21と、導電層22と、電気伝導体23と、絶縁体24と、導電層31と、導電性酸化物層32と、酸化物半導体層41と、導電層42と、絶縁膜43と、導電性酸化物層51と、導電層52と、導電層71と、を具備する。なお、図2は、便宜のため、酸化物半導体層41と、導電層42と、絶縁膜43と、導電層71と、を示し、その他の構成要素については便宜のため図示を省略している。
【0014】
メモリトランジスタMTRおよびメモリキャパシタMCPは、図3に示すように、半導体基板10の上の絶縁層11の上方に設けられる。半導体基板10には、ロウデコーダやセンスアンプ、電源回路等の周辺回路が形成される。周辺回路は、例えばPチャネル型電界効果トランジスタ(Pch-FET)、Nチャネル型電界効果トランジスタ(Nch-FET)の電界効果トランジスタを有する。電界効果トランジスタは、例えば単結晶シリコン基板等の半導体基板10を用いて形成可能であり、Pch-FETおよびNch-FETは、半導体基板10にチャネル領域とソース領域とドレイン領域とを有する。なお、半導体基板10はP型の導電型を有していてもよい。絶縁層11は、半導体基板10の上に設けられ、例えばシリコン(Si)と、酸素(O)または窒素(N)と、を含む。絶縁層11は、積層膜であってもよい。
【0015】
導電体21、導電層22、電気伝導体23、および絶縁体24は、メモリキャパシタMCPを形成する。メモリキャパシタMCPは、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の3次元キャパシタである。
【0016】
導電体21は、絶縁層11を挟んで半導体基板10の上方に設けられる。導電層22は、導電体21の一部の上に設けられる。導電体21および導電層22は、メモリキャパシタMCPの第2の電極を形成する。導電体21は、Z軸方向から見て複数の電気伝導体23と重なるように延在する。導電体21は、プレート電極ともいう。電気伝導体23は、絶縁体24を挟んで導電体21の上方に設けられ、Z軸方向に延在し、メモリキャパシタMCPの第1の電極を形成する。絶縁体24は、導電体21および導電層22と、電気伝導体23と、の間に設けられ、メモリキャパシタMCPの誘電体を形成する。
【0017】
導電体21および導電層22は、例えばタングステン、窒化チタン等の材料を含む。電気伝導体23は、例えばタングステン、窒化チタン、アモルファスシリコン等の材料を含む。絶縁体24は、例えば酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム等の材料を含む。
【0018】
導電層31は、電気伝導体23の上に設けられ、電気伝導体23に電気的に接続される。導電層31は、例えば銅を含む。なお、導電層31は、必ずしも形成されなくてもよい。
【0019】
導電性酸化物層32は、導電層31の上に設けられる。導電性酸化物層32は、例えばインジウム-錫-酸化物(ITO)等の金属酸化物を含む。
【0020】
導電層31および導電性酸化物層32は、導電体30を形成する。導電体30は、複数の電気伝導体23に対して複数設けられる。複数の導電体30の間には、絶縁層33が形成される。絶縁層33は、例えばシリコンと、酸素または窒素と、を含む。
【0021】
酸化物半導体層41、導電層42、および絶縁膜43は、メモリトランジスタMTRを形成する。メモリトランジスタMTRは、例えばNチャネル型電界効果トランジスタである。メモリトランジスタMTRは、メモリキャパシタMCPの上方に設けられる。メモリトランジスタMTRは、複数のメモリキャパシタMCPに対応して複数設けられる。複数のメモリトランジスタMTRの間には、絶縁層44および絶縁層45が形成される。絶縁層44および絶縁層45は、例えばシリコンと、酸素または窒素と、を含む。
【0022】
酸化物半導体層41は、例えばZ軸方向に延在する柱状体である。酸化物半導体層41は、導電層42をZ軸方向に貫通する。酸化物半導体層41は、メモリトランジスタMTRのチャネルを形成する。酸化物半導体層41は、例えばインジウム(In)を含む。酸化物半導体層41は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、インジウム、ガリウム、および、亜鉛を含む酸化物(インジウム-ガリウム-亜鉛-酸化物)、いわゆるIGZO(InGaZnO)を含む。
【0023】
酸化物半導体層41のZ軸方向の一端は、導電性酸化物層32を介して導電層31に接続され、メモリトランジスタMTRのソースまたはドレインの他方として機能する。導電性酸化物層32は、メモリキャパシタMCPの電気伝導体23とメモリトランジスタMTRの酸化物半導体層41との間に設けられ、メモリトランジスタMTRのソース電極またはドレイン電極の他方として機能する。導電性酸化物層32は、メモリトランジスタMTRの酸化物半導体層41と同様に金属酸化物を含むため、メモリトランジスタMTRとメモリキャパシタMCPとの間の接続抵抗を低減できる。
【0024】
導電層42は、X―Y平面において絶縁膜43を挟んで酸化物半導体層41に対向する部分を含む。導電層42は、メモリトランジスタMTRのゲート電極を形成するとともに、配線としてワード線WLを形成する。導電層42は、例えば金属、金属化合物、または、半導体を含む。導電層42は、例えば、タングステン(W)、チタン(Ti)、窒化チタン(TiN)、モリブデン(Mo)、コバルト(Co)、およびルテニウム(Ru)からなる群より選ばれる少なくとも一つの材料を含む。
【0025】
なお、図2において、導電層42は、Y軸方向から見てメモリトランジスタMTRと重なる領域よりもメモリトランジスタMTRと重ならない領域の方がY軸方向の幅が狭いが、これに限定されず、導電層のY軸方向の幅は、一定の値であってもよい。
【0026】
複数の導電層42は、図2に示すように、X軸方向に延在するとともに、互いに平行に配置される。各導電層42は、X軸方向において、複数のメモリセルMCに重なり接続される。
【0027】
絶縁膜43は、X―Y平面において、酸化物半導体層41と導電層42との間に設けられる。絶縁膜43は、メモリトランジスタMTRのゲート絶縁膜を形成する。絶縁膜43は、例えば、シリコンと、酸素または窒素と、を含む。絶縁膜43は、複数の絶縁膜の積層膜であってもよい。
【0028】
メモリトランジスタMTRは、ゲート電極がチャネルを囲んで配置される、いわゆるSurrounding Gate Transistor(SGT)である。SGTにより半導体装置の面積を小さくできる。
【0029】
酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板10に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルMCに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、メモリキャパシタMCPに熱ストレスを与えることを抑制できる。
【0030】
導電性酸化物層51は、酸化物半導体層41の上に設けられる。導電性酸化物層51は、例えばインジウム-錫-酸化物(ITO)等の金属酸化物を含む。
【0031】
導電層52は、導電性酸化物層51の上に設けられ、導電性酸化物層51に電気的に接続される。導電層52は、例えば銅を含む。
【0032】
導電性酸化物層51および導電層52は、導電体50を形成する。導電体50は、ビット線BLを介してセンスアンプに電気的に接続される。導電体50は、例えばメモリトランジスタMTRとビット線BLと接続するための導電性パッドとしての機能を有する。導電体50は、複数のメモリトランジスタMTRに対応して複数設けられる。複数の導電体50の間には、絶縁層53が形成される。絶縁層53は、例えば、シリコンと、酸素または窒素と、を含む。
【0033】
酸化物半導体層41のZ軸方向の他端は、導電性酸化物層51を介して導電層52に接続され、メモリトランジスタMTRのソースまたはドレインの一方として機能する。導電性酸化物層51は、メモリトランジスタMTRのソース電極またはドレイン電極の一方として機能する。導電性酸化物層51は、メモリトランジスタMTRの酸化物半導体層41と同様に金属酸化物を含むため、メモリトランジスタMTRとビット線BLとの間の接続抵抗を低減できる。
【0034】
導電層71は、導電層52の上に設けられ、導電体50に接続される。導電層71は、配線としてビット線BLを形成する。複数の導電層71の間には絶縁層72が形成される。絶縁層72は、例えば、シリコンと、酸素または窒素と、を含む。
【0035】
複数の導電層71(ビット線BL)は、図2に示すように、Y軸方向に延在するとともに、互いに平行に配置される。各導電層71は、Z軸方向から見て、複数のメモリセルMCに重なり接続される。
【0036】
複数のメモリセルMCは、図2に示すように、X-Y平面において千鳥配置を形成してもよい。複数のワード線WLの一つに接続されたメモリセルMCは、隣接するワード線WLに接続されたメモリセルMCに対してX軸方向にずれて配置される。これにより、メモリセルMCの集積度を高めることができる。
【0037】
図3に示す構造例の場合、メモリトランジスタMTRの閾値電圧がシフトしやすいといった問題がある。閾値電圧のシフトは、メモリトランジスタMTRの動作不良の原因となり、半導体記憶装置の信頼性を低下させる。
【0038】
閾値電圧シフトの原因の一つとしては、酸化物半導体層41への水素の侵入が挙げられる。水素は、例えば絶縁膜43、絶縁層44、および絶縁層45の少なくとも一つから酸化物半導体層41に侵入すると考えられる。
【0039】
酸化物半導体層41中の水素は、酸素と反応して酸素欠損を形成する。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、金属原子と結合する酸素に対して水素の一部が結合することにより、キャリアである電子を生成する場合がある。これらにより、メモリトランジスタMTRの閾値電圧は、負方向にシフトする。
【0040】
これに対し、本実施形態の半導体装置のメモリセルアレイは、酸化物半導体層41への水素の侵入を抑制する機能を有する保護膜を有する。これにより、半導体装置の信頼性の低下を抑制できる。保護膜を有するメモリセルアレイの具体的な構造例について以下に説明する。
【0041】
(メモリセルアレイの第1の構造例)
図4は、メモリセルアレイの第1の構造例を説明するための断面模式図である。図4は、メモリトランジスタMTRを含むX-Z断面の一部を示す。以下では、図3に示すメモリセルアレイと異なる部分について説明し、それ以外の部分については、図3の説明を適宜援用できる。
【0042】
メモリセルアレイの第1の構造例は、図3に示す絶縁膜43の代わりに絶縁膜431と、絶縁膜432と、を具備する。絶縁膜431および絶縁膜432は、メモリトランジスタMTRのゲート絶縁膜を形成する。
【0043】
絶縁膜431は、酸化物半導体層41と導電層42との間に設けられる。絶縁膜431は、酸化物半導体層41を囲む。絶縁膜431は、例えばシリコン、アルミニウム、またはハフニウムと、酸素と、を含有する。絶縁膜431は、例えば酸化シリコン膜、酸化アルミニウム膜、または酸化ハフニウム膜である。絶縁膜431の厚さは、例えば1nm以上10nm以下が好ましい。絶縁膜431は設けられなくてもよい。
【0044】
絶縁膜432は、酸化物半導体層41と絶縁膜431との間に設けられる。絶縁膜432は、酸化物半導体層41を囲み、絶縁膜431に囲まれる。絶縁膜432は、酸化物半導体層41への水素の侵入を抑制するための保護膜としての機能を有する。絶縁膜432の厚さは、例えば0.5nm以上3nm以下が好ましい。
【0045】
絶縁膜432は、窒素と、ホウ素と、を含有する。絶縁膜432は、例えば六方晶の窒化ホウ素(hBN)を有する膜である。六方晶の窒化ホウ素は、水素の拡散係数が絶縁膜431よりも低いため、絶縁膜432、絶縁層44、絶縁層45から酸化物半導体層41への水素の侵入を抑制できる。六方晶の窒化ホウ素は、例えば4層以上積層することにより、酸化物半導体層41への水素の侵入を効果的に抑制できる。
【0046】
六方晶の窒化ホウ素は、水素の侵入を抑制することにより、酸素欠損を抑制できる。また、六方晶の窒化ホウ素は、酸素の拡散係数が絶縁膜431よりも低いため、酸化物半導体層41からの酸素の脱離を抑制することもできる。
【0047】
図5に示すように、絶縁膜431は、導電性酸化物層32に接するZ軸方向の下端からX-Y面方向に沿って絶縁膜432と導電性酸化物層32との間に延在していてもよい。上記構造にすることにより、絶縁膜431と絶縁膜432とを連続的に形成して同一工程で加工することができるため、製造工程を簡略化できる。
【0048】
以上のように、第1の構造例では、絶縁膜432により酸化物半導体層41への水素の侵入を抑制できる。また、絶縁膜432により酸化物半導体層41からの酸素の脱離を抑制できる。これらにより、メモリトランジスタMTRの閾値電圧のシフトを抑制できる。
【0049】
次に、第1の構造例の製造方法例について図6ないし図11を参照して説明する。図6ないし図11は、第1の構造例の製造方法例を説明するための断面模式図である。図6ないし図11は、X-Z断面の一部を示す。なお、ここでは、メモリキャパシタMCPを形成してからメモリトランジスタMTRを形成するまでの製造工程について説明する。
【0050】
図6に示すように、導電性酸化物層32の上に絶縁層44、導電層42、および絶縁層45を順に形成する。導電性酸化物層32は、例えばスパッタリングや、原子層堆積法(ALD)を用いて形成可能である。導電層42は、例えばスパッタリングや、ALDを用いて導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。絶縁層44および絶縁層45は、例えば化学気相成長法(CVD)や、ALDを用いて形成可能である。
【0051】
次に、図7に示すように、絶縁層44、導電層42、および絶縁層45の積層体をZ軸方向に貫通する開口401を形成して導電性酸化物層32の上面を部分的に露出させる。開口401は、例えばレジストマスクを用いたエッチングにより上記積層体を厚さ方向に部分的に除去することにより形成可能である。
【0052】
次に、図8に示すように、開口401の内面に絶縁膜431を形成する。絶縁膜431は、例えばCVDや、ALDを用いて形成可能である。
【0053】
次に、図9に示すように、絶縁膜431の上に絶縁膜432を形成する。絶縁膜432は、例えばCVDや、ALDを用いて形成可能である。
【0054】
次に、図10に示すように、反応性イオンエッチング(RIE)により絶縁膜431および絶縁膜432を厚さ方向に部分的に除去して導電性酸化物層32の上面および絶縁層45の上面を部分的に露出させる。
【0055】
次に、図11に示すように、開口401を埋める酸化物半導体層41を形成する。酸化物半導体層41は、例えばスパッタリングや、ALDを用いて開口401に酸化物半導体膜を形成後、RIEにより酸化物半導体膜を厚さ方向に部分的に除去して絶縁層45の上面を露出させることにより形成される。
【0056】
その後、酸化物半導体層41の上に導電性酸化物層51を形成する。導電性酸化物層51は、例えば例えばスパッタリングや、ALDを用いて形成可能である。以上が第1の構造例の製造方法例の説明である。
【0057】
(第1の構造例の変形例)
図12は、第1の構造例の変形例を説明するための断面模式図である。図12は、メモリトランジスタMTRを含むX-Z断面の一部を示す。図12に示すメモリセルアレイは、図4に示す構成に加え、絶縁膜433と、絶縁膜434と、をさらに具備する。絶縁膜431、絶縁膜432、絶縁膜433、および絶縁膜434は、メモリトランジスタMTRのゲート絶縁膜を形成する。以下では図4と異なる部分について説明し、その他の部分については、図4の説明を適宜援用できる。
【0058】
絶縁膜433は、導電層42と絶縁膜431との間に設けられる。絶縁膜433は、絶縁膜431を囲む。絶縁膜433は、例えばシリコンと、窒素と、を含有する。絶縁膜433は、例えば窒化シリコン膜である。絶縁膜433の厚さは、例えば1nm以上5nm以下が好ましい。
【0059】
絶縁膜434は、絶縁膜431と絶縁膜433との間に設けられる。絶縁膜434は、絶縁膜431を囲む。絶縁膜434は、例えばシリコンと、アルミニウムと、酸素と、窒素と、を含有する。絶縁膜434は、例えばサイアロン(SiAlON)を有する膜である。絶縁膜434の厚さは、例えば1nm以上3nm以下が好ましい。なお、絶縁膜431と絶縁膜433とは、互いに位置が入れ替わってもよい。例えば、絶縁膜434の外側(導電層42側)の表面に絶縁膜431を設け、絶縁膜434の内側(酸化物半導体層41側)の表面に絶縁膜431を設けてもよい。また、絶縁膜431と絶縁膜433の少なくともいずれかは設けられなくてもよい。さらにまた、絶縁膜432は、絶縁膜431、絶縁膜433、および絶縁膜434と導電層42との間に設けられてもよい。
【0060】
サイアロンは、酸化シリコンや窒化シリコンよりも水素の拡散係数が小さい。よって、絶縁膜434の水素の拡散係数を絶縁膜431および絶縁膜433のそれぞれの水素の拡散係数よりも小さくすることができる。よって、酸化物半導体層41への水素の侵入を効果的に抑制できる。これにより、メモリトランジスタMTRの閾値電圧のシフトを抑制できる。
【0061】
絶縁膜434と酸化物半導体層41との間に絶縁膜431を設けることにより密着性を高めることができる。また、図13に示すように、絶縁膜433を形成せずに、導電層42と絶縁膜431との間に絶縁膜434を形成してもよい。これにより、ゲート絶縁膜を薄くすることができる。
【0062】
次に、第1の構造例の変形例の製造方法例について図14および図15を参照して説明する。図14および図15は、第1の構造例の変形例の製造方法例を説明するための断面模式図である。図14および図15は、X-Z断面の一部を示す。なお、ここでは、メモリキャパシタMCPを形成してからメモリトランジスタMTRを形成するまでの製造工程について説明する。
【0063】
図6および図7と同様の工程を経て、絶縁層44と、導電層42と、絶縁層45と、開口401と、を形成した後、図14に示すように、開口401に、絶縁膜433と、絶縁膜431と、を形成する。絶縁膜431および絶縁膜433は、例えばCVDや、ALDを用いて膜を形成した後に、RIEにより絶縁膜431および絶縁膜433を厚さ方向に部分的に除去して導電性酸化物層32の上面および絶縁層45の上面を部分的に露出させることにより形成される。図14において、絶縁膜431は、酸化アルミニウム膜であり、絶縁膜433は、窒化シリコン膜である。
【0064】
次に、熱処理を行い絶縁膜431と絶縁膜433とを反応させることにより、図15に示すように、絶縁膜431と絶縁膜433との間に絶縁膜434を形成する。熱処理は、例えば水素と窒素とを含む雰囲気下で600℃以上の温度で60分以上行われる。
【0065】
なお、図13に示すように絶縁膜433を形成しない場合、絶縁膜434は、例えばCVDや、ALDを用いて開口401の内面にサイアロンを有する膜を成膜し、RIEによりサイアロンを有する膜を厚さ方向に部分的に除去して導電性酸化物層32の上面および絶縁層45の上面を部分的に露出させることにより形成可能である。
【0066】
その後、図9図10図11と同様の工程を経て酸化物半導体層41を形成し、酸化物半導体層41の上に導電性酸化物層51を形成する。以上が第1の構造例の変形例の製造方法例の説明である。
【0067】
(メモリセルアレイの第2の構造例)
図16は、メモリセルアレイの第2の構造例を説明するための断面模式図である。図16は、メモリトランジスタMTRを含むX-Z断面の一部を示す。以下では、図3に示すメモリセルアレイと異なる部分について説明し、それ以外の部分については、図3の説明を適宜援用できる。
【0068】
メモリセルアレイの第2の構造例は、図3に示す絶縁膜43の代わりに絶縁膜431と、絶縁膜433と、を具備するとともに、導電膜321と、導電膜322と、導電膜421と、導電膜422と、導電膜423と、導電膜424と、導電膜511と、導電膜512と、をさらに具備する。絶縁膜431および絶縁膜433は、メモリトランジスタMTRのゲート絶縁膜を形成する。
【0069】
絶縁膜431は、酸化物半導体層41と導電層42との間に設けられる。絶縁膜433は、導電層42と絶縁膜431との間に設けられる。絶縁膜431および絶縁膜433のその他の説明は、第1の構造例の説明を適宜援用できる。
【0070】
導電膜321は、酸化物半導体層41のZ軸方向の片側において、導電性酸化物層32の下に設けられる。導電膜322は、導電膜321の下に設けられる。これに限定されず、導電性酸化物層32と酸化物半導体層41との間に導電膜321、導電膜322に対応する導電膜を形成してもよい。導電膜321、導電膜322は、必ずしも形成されなくてもよい。
【0071】
導電膜421は、導電層42の下、例えば導電層42の下面に設けられる。導電膜422は、導電層42の上、例えば導電層42の上面に設けられる。導電膜423は、導電層42と導電膜421との間に設けられる。導電膜424は、導電層42と導電膜422との間に設けられる。導電膜421と導電膜423の積層膜と導電膜422と導電膜424の積層膜のうちいずれか一方は、必ずしも形成されなくてもよい。
【0072】
導電膜511は、酸化物半導体層41のZ軸方向の片側において、導電性酸化物層51の上に設けられる。導電膜512は、導電膜511の上に設けられる。これに限定されず、導電性酸化物層51と酸化物半導体層41との間に導電膜511、導電膜512に対応する導電膜を形成してもよい。導電膜511、導電膜512は、必ずしも形成されなくてもよい。
【0073】
導電膜321、導電膜421、導電膜422、および導電膜511は、水素を吸蔵することが可能な材料(水素吸蔵材料)を有する。水素吸蔵材料の例としては、ニオブ(Nb)、バナジウム(V)、ジルコニウム(Zr)、タンタル(Ta)、チタン(Ti)、パラジウム(Pd)、ニッケル(Ni)、モリブデン(Mo)、鉄(Fe)、および白金(Pt)からなる群より選ばれる少なくとも一つの元素を含む金属または合金が挙げられる。導電膜321、導電膜421、導電膜422、および導電膜511のそれぞれの厚さは、例えば1nm以上10nm以下が好ましい。
【0074】
導電膜322、導電膜423、導電膜424、および導電膜512も、上述した水素吸蔵材料を有する。導電膜322、導電膜423、導電膜424、および導電膜512は、導電膜321、導電膜421、導電膜422、および導電膜511よりも酸素の拡散係数が小さいことが好ましい。導電膜322、導電膜423、導電膜424、および導電膜512のそれぞれの厚さは、例えば1nm以上10nm以下が好ましい。
【0075】
水素吸蔵材料は、周囲の部分の水素を吸収する。このため、導電膜421、導電膜422、導電膜423、導電膜424は、絶縁膜431、絶縁膜433、導電層42等における水素を吸収することにより、酸化物半導体層41への水素の侵入を抑制できる。また、導電膜321、導電膜322、導電膜511、および導電膜512は、導電性酸化物層32、導電性酸化物層51における水素や、メモリトランジスタMTR外からの水素を吸収することにより、酸化物半導体層41への水素の侵入を抑制できる。
【0076】
また、水素吸蔵材料は、導電性酸化物層32および導電性酸化物層51よりも酸素の拡散係数が小さい。よって、導電膜321、導電膜322、導電膜421、導電膜422、導電膜423、導電膜424、導電膜511、および導電膜512の少なくとも一つに水素吸蔵材料を用いることにより、酸化物半導体層41からの酸素の脱離を抑制できる。
【0077】
導電膜321、導電膜421、導電膜422、および導電膜511にパラジウムを用いる場合、さらにこれらの膜に金を含有させることにより、水素の吸収性をパラジウム単体を用いる場合よりも高くできる。一方、導電膜322、導電膜423、導電膜424、および導電膜512にパラジウム単体を用いることにより、酸素の拡散係数を小さく維持することができる。例えば、導電膜321、導電膜421、導電膜422、および導電膜511に金とパラジウムとの合金膜を用い、導電膜322、導電膜423、導電膜424、および導電膜512にパラジウム膜を用いることにより、導電膜321、導電膜421、導電膜422、および導電膜511により、水素の吸収性を高めつつ、導電膜322、導電膜423、導電膜424、および導電膜512により、酸素が導電膜321、導電膜421、導電膜422、および導電膜511との間を移動することを抑制できる。よって、酸化物半導体層41への水素の侵入をより効果的に抑制しつつ、酸化物半導体層41からの酸素の脱離を抑制することができる。なお、導電膜421と導電膜423の積層順は逆であっても良いし、導電膜422と導電膜424の積層順は逆であってもよい。
【0078】
図17に示すように、導電膜423および導電膜424を形成することなく、導電膜421および導電膜422が導電層42の上下に形成されてもよい。また、導電膜322および導電膜512は、形成されなくてもよい。
【0079】
以上のように、第2の構造例では、水素吸蔵材料を有する導電膜を形成することにより、例えば絶縁膜431、絶縁膜433、導電層42等から水素を吸収することができるため、酸化物半導体層41への水素の侵入を抑制できる。これにより、メモリトランジスタMTRの閾値電圧のシフトを抑制できる。
【0080】
次に、第2の構造例の製造方法例について図18および図19を参照して説明する。図18および図19は、第2の構造例の製造方法例を説明するための断面模式図である。図18および図19は、X-Z断面の一部を示す。なお、ここでは、メモリキャパシタMCPを形成してからメモリトランジスタMTRを形成するまでの製造工程について説明する。
【0081】
図18に示すように、導電膜322と、導電膜321と、導電性酸化物層32と、を形成し、絶縁層44と、導電膜421と、導電膜423と、導電層42と、導電膜424と、導電膜422と、絶縁層45と、を順に形成した後、これらの層の積層体をZ軸方向に貫通する開口401を形成して導電性酸化物層32の上面を部分的に露出させる。導電性酸化物層32は、例えば例えばスパッタリングや、ALDを用いて形成可能である。導電層42は、例えばスパッタリングや、ALDを用いて導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。絶縁層44および絶縁層45は、例えばCVDや、ALDを用いて形成可能である。導電膜321、導電膜322、導電膜421、導電膜422、導電膜423、および導電膜424は、例えばスパッタリングやALDを用いて導電膜を形成し、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。開口401は、例えばレジストマスクを用いたエッチングにより上記積層体を厚さ方向に部分的に除去することにより形成可能である。
【0082】
次に、図19に示すように、開口401の内面に絶縁膜431、絶縁膜433、酸化物半導体層41を形成する。絶縁膜431および絶縁膜433は、例えばCVDや、ALDを用いて絶縁膜を形成後、RIEにより絶縁膜を厚さ方向に部分的に除去して絶縁層45の上面および導電性酸化物層32の上面を部分的に露出させることにより形成される。酸化物半導体層41は、例えばスパッタリングや、ALDを用いて開口401に酸化物半導体膜を形成後、RIEにより酸化物半導体膜を厚さ方向に部分的に除去して絶縁層45の上面を露出させることにより形成される。
【0083】
その後、酸化物半導体層41の上に導電性酸化物層51と、導電膜511と、導電膜512と、を順に形成する。導電性酸化物層51、導電膜511、および導電膜512は、例えばスパッタリングやALDを用いて導電膜を形成し、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。以上が第2の構造例の製造方法例の説明である。
【0084】
(第2の構造例の変形例)
第2の構造例は、第1の構造例と適宜組み合わせることができる。図20は、第2の構造例の第1の変形例を説明するための断面模式図である。図20は、メモリトランジスタMTRを含むX-Z断面の一部を示す。図20に示すメモリセルアレイは、図16に示す構成に加え、絶縁膜432をさらに具備する。絶縁膜431、絶縁膜432、および絶縁膜433は、メモリトランジスタMTRのゲート絶縁膜を形成する。以下では図16と異なる部分について説明し、その他の部分については、図16の説明を適宜援用できる。
【0085】
絶縁膜432は、酸化物半導体層41と絶縁膜431との間に設けられる。絶縁膜432は、酸化物半導体層41を囲み、絶縁膜431に囲まれる。絶縁膜432は、窒素と、ホウ素と、を含有する。絶縁膜432は、例えば六方晶の窒化ホウ素を有する膜である。絶縁膜432のその他の説明は、第1の構造例の説明を適宜援用できる。絶縁膜432の形成方法は、第1の構造例の変形例の製造方法例を適宜援用できる。
【0086】
図21に示すように、Z軸方向において絶縁膜432と導電性酸化物層32との間に絶縁膜431および絶縁膜433が延在していてもよい。上記構造にすることにより、絶縁膜431、絶縁膜432、および絶縁膜433を連続的に形成して同一工程で加工することができるため、製造工程を簡略化できる。
【0087】
図22は、第2の構造例の第2の変形例を説明するための断面模式図である。図20は、メモリトランジスタMTRを含むX-Z断面の一部を示す。図22に示すメモリセルアレイは、図16に示す構成に加え、絶縁膜434をさらに具備する。絶縁膜431、絶縁膜432、絶縁膜433、および絶縁膜434は、メモリトランジスタMTRのゲート絶縁膜を形成する。以下では図4と異なる部分について説明し、その他の部分については、図4の説明を適宜援用できる。
【0088】
絶縁膜434は、絶縁膜431と絶縁膜433との間に設けられる。絶縁膜434は、絶縁膜431を囲む。絶縁膜434は、例えばシリコンと、アルミニウムと、酸素と、窒素と、を含有する。絶縁膜434は、例えばサイアロンを有する膜である。絶縁膜434のその他の説明は、第1の構造例の変形例の説明を適宜援用できる。
【0089】
図23に示すように、絶縁膜433を形成せずに、導電層42と絶縁膜431との間に絶縁膜434を形成してもよい。絶縁膜434の形成方法は、第1の構造例の変形例の製造方法例を適宜援用できる。さらに、第2の構造例の第2の変形例において、第1の変形例の絶縁膜432をさらに形成してもよい。
【0090】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0091】
10…半導体基板、11…絶縁層、21…導電体、22…導電層、23…電気伝導体、24…絶縁体、30…導電体、31…導電層、31…導電性酸化物層、32…導電性酸化物層、33…絶縁層、41…酸化物半導体層、42…導電層、43…絶縁膜、44…絶縁層、45…絶縁層、50…導電体、51…導電性酸化物層、52…導電層、53…絶縁層、71…導電層、72…絶縁層、321…導電膜322…導電層、401…開口、421…導電膜、422…導電膜、423…導電膜、424…導電膜、431…絶縁膜、432…絶縁膜、433…絶縁膜、434…絶縁膜、511…導電膜、512…導電膜。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23