知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024031397
(43)【公開日】2024-03-07
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240229BHJP
H01L 21/768 20060101ALI20240229BHJP
【ＦＩ】
H01L21/88 M
H01L21/90 A
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022134922
(22)【出願日】2022-08-26
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】竹井 祥司
(72)【発明者】
【氏名】二井 瑛典
【テーマコード（参考）】
5F033
【Ｆターム（参考）】
5F033HH08
5F033HH09
5F033HH11
5F033HH12
5F033JJ19
5F033KK08
5F033KK09
5F033PP06
5F033QQ08
5F033QQ09
5F033QQ11
5F033QQ48
(57)【要約】
【課題】反りの低減された半導体装置を提供する。
【解決手段】半導体装置１００Ａは、層間絶縁膜３３と、層間絶縁膜３３上に配置されている最上層の配線５３とを備える。配線５３は、層間絶縁膜３３上に配置されているシード層５３ａと、シード層５３ａ上に配置されている配線本体部５３ｂとを有する。配線本体部５３ｂの構成材料は、銅又は銅合金である。層間絶縁膜３３の上面には、層間絶縁膜３３の平面視における外周縁に沿って溝３７が形成されている。
【選択図】図２
【解決手段】半導体装置１００Ａは、層間絶縁膜３３と、層間絶縁膜３３上に配置されている最上層の配線５３とを備える。配線５３は、層間絶縁膜３３上に配置されているシード層５３ａと、シード層５３ａ上に配置されている配線本体部５３ｂとを有する。配線本体部５３ｂの構成材料は、銅又は銅合金である。層間絶縁膜３３の上面には、層間絶縁膜３３の平面視における外周縁に沿って溝３７が形成されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
層間絶縁膜と、
前記層間絶縁膜上に配置されている最上層の配線とを備え、
前記配線は、前記層間絶縁膜上に配置されているシード層と、前記シード層上に配置されている配線本体部とを有し、
前記配線本体部の構成材料は、銅又は銅合金であり、
前記層間絶縁膜の上面には、前記層間絶縁膜の平面視における外周縁に沿って溝が形成されている、半導体装置。
前記層間絶縁膜上に配置されている最上層の配線とを備え、
前記配線は、前記層間絶縁膜上に配置されているシード層と、前記シード層上に配置されている配線本体部とを有し、
前記配線本体部の構成材料は、銅又は銅合金であり、
前記層間絶縁膜の上面には、前記層間絶縁膜の平面視における外周縁に沿って溝が形成されている、半導体装置。
【請求項2】
前記配線の厚さは、４μｍ以上である、請求項１に記載の半導体装置。
【請求項3】
前記配線に電気的に接続されているビアプラグをさらに備え、
前記層間絶縁膜には、前記ビアプラグが埋め込まれるビアホールが形成されており、
前記シード層の構成材料は、前記ビアホールの構成材料と異なる、請求項１に記載の半導体装置。
前記層間絶縁膜には、前記ビアプラグが埋め込まれるビアホールが形成されており、
前記シード層の構成材料は、前記ビアホールの構成材料と異なる、請求項１に記載の半導体装置。
【請求項4】
前記配線に電気的に接続されているビアプラグをさらに備え、
前記層間絶縁膜には、前記ビアプラグが埋め込まれるビアホールが形成されており、
前記シード層の構成材料は、前記ビアホールの構成材料と同一である、請求項１に記載の半導体装置。
前記層間絶縁膜には、前記ビアプラグが埋め込まれるビアホールが形成されており、
前記シード層の構成材料は、前記ビアホールの構成材料と同一である、請求項１に記載の半導体装置。
【請求項5】
前記溝の深さは、１μｍ以上６μｍ以下である、請求項１～請求項４のいずれか１項に記載の半導体装置。
【請求項6】
層間絶縁膜を形成する工程と、
前記層間絶縁膜にビアホールを形成する工程と、
前記ビアホールにビアプラグを埋め込む工程と、
前記層間絶縁膜上に最上層の配線を形成する工程と、
前記層間絶縁膜の上面に溝を形成する工程とを備え、
前記配線は、前記層間絶縁膜上にシード層を形成する工程と、前記シード層上に第１開口部を有する第１レジストパターンを形成する工程と、電解めっきを行うことにより前記第１開口部から露出している前記シード層上に配線本体部を形成する工程と、前記配線本体部をマスクとするエッチングにより前記シード層を除去する工程とにより形成され、
前記配線本体部の構成材料は、銅又は銅合金であり、
前記層間絶縁膜は、半導体基板の上方にあり、
前記半導体基板は、平面視において、複数の素子形成領域と前記複数の素子形成領域のうちの隣り合う２つの間にあるスクライブ領域とを有し、
前記溝は、平面視において前記スクライブ領域に重なるように形成される、半導体装置の製造方法。
前記層間絶縁膜にビアホールを形成する工程と、
前記ビアホールにビアプラグを埋め込む工程と、
前記層間絶縁膜上に最上層の配線を形成する工程と、
前記層間絶縁膜の上面に溝を形成する工程とを備え、
前記配線は、前記層間絶縁膜上にシード層を形成する工程と、前記シード層上に第１開口部を有する第１レジストパターンを形成する工程と、電解めっきを行うことにより前記第１開口部から露出している前記シード層上に配線本体部を形成する工程と、前記配線本体部をマスクとするエッチングにより前記シード層を除去する工程とにより形成され、
前記配線本体部の構成材料は、銅又は銅合金であり、
前記層間絶縁膜は、半導体基板の上方にあり、
前記半導体基板は、平面視において、複数の素子形成領域と前記複数の素子形成領域のうちの隣り合う２つの間にあるスクライブ領域とを有し、
前記溝は、平面視において前記スクライブ領域に重なるように形成される、半導体装置の製造方法。
【請求項7】
前記層間絶縁膜上に第２開口部を有する第２レジストパターンを形成する工程と、
前記シード層上に第３開口部を有する第３レジストパターンを形成する工程とをさらに備え、
前記ビアホールは、前記第２レジストパターンをマスクとして前記第２開口部から露出している前記層間絶縁膜をエッチングすることにより形成され、
前記溝は、前記第３レジストパターンをマスクとして前記第３開口部から露出している前記層間絶縁膜をエッチングすることにより形成される、請求項６に記載の半導体装置の製造方法。
前記シード層上に第３開口部を有する第３レジストパターンを形成する工程とをさらに備え、
前記ビアホールは、前記第２レジストパターンをマスクとして前記第２開口部から露出している前記層間絶縁膜をエッチングすることにより形成され、
前記溝は、前記第３レジストパターンをマスクとして前記第３開口部から露出している前記層間絶縁膜をエッチングすることにより形成される、請求項６に記載の半導体装置の製造方法。
【請求項8】
前記層間絶縁膜上に第４開口部及び第５開口部を有する第４レジストパターンを形成する工程をさらに備え、
前記ビアホール及び前記溝は、前記第４レジストパターンをマスクとして前記第４開口部から露出している前記層間絶縁膜及び前記第５開口部から露出している前記層間絶縁膜をそれぞれエッチングすることにより形成され、
前記シード層は、前記ビアプラグが前記ビアホールに埋め込まれる際に、前記ビアプラグと同一の構成材料を用いて前記層間絶縁膜上に形成される、請求項６に記載の半導体装置の製造方法。
前記ビアホール及び前記溝は、前記第４レジストパターンをマスクとして前記第４開口部から露出している前記層間絶縁膜及び前記第５開口部から露出している前記層間絶縁膜をそれぞれエッチングすることにより形成され、
前記シード層は、前記ビアプラグが前記ビアホールに埋め込まれる際に、前記ビアプラグと同一の構成材料を用いて前記層間絶縁膜上に形成される、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
例えば、特開２０１９－１３５７７９号公報（特許文献１）には、半導体装置が記載されている。特許文献１に記載の半導体装置は、層間絶縁膜と、層間絶縁膜上に配置されている最上層の配線とを有している。配線は、シード層と、シード層上に配置されている配線本体部とを有している。配線本体部の構成材料は、銅又は銅合金である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１３５７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に記載の半導体装置では、配線の低抵抗化のために、配線本体部が厚く形成されている。また、銅の熱膨張率は、アルミニウムの熱膨張率よりも大きい。そのため、特許文献１に記載の半導体装置では、配線の熱膨張に起因して反りが生じてしまうことがある。本開示は、上記のような従来技術の問題点に鑑みてなされたものである。より具体的には、本開示は、反りの低減された半導体装置を提供するものである。
【課題を解決するための手段】
【0005】
本開示の半導体装置は、層間絶縁膜と、層間絶縁膜上に配置されている最上層の配線とを備える。配線は、層間絶縁膜上に配置されているシード層と、シード層上に配置されている配線本体部とを有する。配線本体部の構成材料は、銅又は銅合金である。層間絶縁膜の上面には、層間絶縁膜の平面視における外周縁に沿って溝が形成されている。
【発明の効果】
【0006】
本開示の半導体装置によると、反りの低減が可能である。
【図面の簡単な説明】
【0007】
【図1】半導体装置１００Ａの平面図である。
【図3】半導体装置１００Ａの製造工程図である。
【図4】準備工程Ｓ１において準備される半導体基板１０の平面図である。
【図5】素子分離工程Ｓ２を説明する断面図である。
【図6】第１イオン注入工程Ｓ３を説明する断面図である。
【図7】ゲート絶縁膜形成工程Ｓ４を説明する断面図である。
【図8】ゲート形成工程Ｓ５を説明する断面図である。
【図9】第２イオン注入工程Ｓ６を説明する断面図である。
【図10】サイドウォールスペーサ形成工程Ｓ７を説明する断面図である。
【図11】第３イオン注入工程Ｓ８を説明する断面図である。
【図12】第１層間絶縁膜形成工程Ｓ９を説明する断面図である。
【図13】コンタクトプラグ形成工程Ｓ１０を説明する断面図である。
【図14】第１配線形成工程Ｓ１１を説明する断面図である。
【図15】第２層間絶縁膜形成工程Ｓ１２を説明する断面図である。
【図16】第１ビアプラグ形成工程Ｓ１３を説明する断面図である。
【図17】第２配線形成工程Ｓ１４を説明する断面図である。
【図18】第３層間絶縁膜形成工程Ｓ１５を説明する断面図である。
【図19A】第２ビアプラグ形成工程Ｓ１６を説明する第１断面図である。
【図19B】第２ビアプラグ形成工程Ｓ１６を説明する第２断面図である。
【図20】溝形成工程Ｓ１７を説明する断面図である。
【図21】シード層形成工程Ｓ１８ａを説明する断面図である。
【図22】電解めっき工程Ｓ１８ｂを説明する断面図である。
【図23】エッチング工程Ｓ１８ｃを説明する断面図である。
【図24】半導体装置１００Ｂの断面図である。
【図25】半導体装置１００Ｂの製造工程図である。
【図26A】半導体装置１００Ｂの製造方法における第２ビアプラグ形成工程Ｓ１６を説明する第１断面図である。
【図26B】半導体装置１００Ｂの製造方法における第２ビアプラグ形成工程Ｓ１６を説明する第２断面図である。
【発明を実施するための形態】
【0008】
本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。
【0009】
（第１実施形態）
第１実施形態に係る半導体装置を説明する。第１実施形態に係る半導体装置を、半導体装置１００Ａとする。
第１実施形態に係る半導体装置を説明する。第１実施形態に係る半導体装置を、半導体装置１００Ａとする。
【0010】
＜半導体装置１００Ａの構成＞
以下に、半導体装置１００Ａの構成を説明する。
以下に、半導体装置１００Ａの構成を説明する。
【0011】
図１は、半導体装置１００Ａの平面図である。なお、図１中では、配線５３の図示が省略されている。図２は、図１中のＩＩ－ＩＩにおける断面図である。図１及び図２に示されているように、半導体装置１００Ａは、半導体基板１０と、ゲート絶縁膜２１と、ゲート２２と、絶縁膜２３と、サイドウォールスペーサ２４と、複数の層間絶縁膜３０と、コンタクトプラグ４０と、複数の配線５０と、ビアプラグ６１及びビアプラグ６２とを有している。
【0012】
半導体基板１０は、例えば単結晶シリコン（Ｓｉ）で形成されている。半導体基板１０は、第１主面１０ａと、第２主面１０ｂとを有している。第１主面１０ａ及び第２主面１０ｂは、半導体基板１０の厚さ方向における端面である。第２主面１０ｂは、第１主面１０ａの反対面である。半導体基板１０は、ソース領域１１と、ドレイン領域１２と、ウェル領域１３とを有している。
【0013】
ソース領域１１及びドレイン領域１２は、第１主面１０ａに配置されている。ソース領域１１及びドレイン領域１２は、間隔を空けて配置されている。ソース領域１１の導電型及びドレイン領域１２の導電型は、第１導電型である。第１導電型は、ｎ型又はｐ型である。
【0014】
ソース領域１１は、第１部分１１ａと、第２部分１１ｂとを有している。第１部分１１ａは、第２部分１１ｂよりもドレイン領域１２の近くにある。第１部分１１ａにおけるドーパント濃度は、第２部分１１ｂにおけるドーパント濃度よりも低い。すなわち、ソース領域１１は、ＬＤＤ（Lightly Doped Diffusion）構造になっている。ドレイン領域１２は、第１部分１２ａと、第２部分１２ｂとを有している。第１部分１２ａは、第２部分１２ｂよりもソース領域１１の近くにある。第１部分１２ａにおけるドーパント濃度は、第２部分１２ｂにおけるドーパント濃度よりも低い。すなわち、ドレイン領域１２は、ＬＤＤ構造になっている。
【0015】
ウェル領域１３は、ソース領域１１及びドレイン領域１２を取り囲むように第１主面１０ａに配置されている。ウェル領域１３の導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。
【0016】
ゲート絶縁膜２１は、ソース領域１１とドレイン領域１２との間にある第１主面１０ａ上に配置されている。ゲート絶縁膜２１は、例えば、シリコン酸化物で形成されている。ゲート２２は、ゲート絶縁膜２１上に配置されている。ゲート２２は、例えば、不純物のドープされた多結晶シリコンで形成されている。ソース領域１１、ドレイン領域１２、ウェル領域１３、ゲート絶縁膜２１及びゲート２２は、トランジスタを構成している。
【0017】
第１主面１０ａには、溝１４が形成されている。溝１４は、平面視においてウェル領域１３を取り囲むように形成されている。溝１４には、絶縁膜２３が埋め込まれている。絶縁膜２３は、例えばシリコン酸化物で形成されている。すなわち、溝１４及び絶縁膜２３は、１つのトランジスタを他のトランジスタから絶縁分離するＳＴＩ（Shallow Trench Isolation）構造になっている。但し、ＳＴＩ構造に代えて、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造が用いられてもよい。
【0018】
サイドウォールスペーサ２４は、ゲート２２の側面に接するように、第１部分１１ａ上及び第１部分１２ａ上に配置されている。サイドウォールスペーサ２４は、例えば、シリコン窒化物で形成されている。
【0019】
複数の層間絶縁膜３０のうちの最も半導体基板１０の近くにあるものを、層間絶縁膜３１とする。複数の層間絶縁膜３０のうちの最も半導体基板１０から離れているものを、層間絶縁膜３３とする。複数の層間絶縁膜３０のうちの層間絶縁膜３１と層間絶縁膜３３との間にあるものを、層間絶縁膜３２とする。複数の配線５０のうちの層間絶縁膜３１上に配置されているものを、配線５１とする。複数の配線５０のうちの層間絶縁膜３２上に配置されているものを、配線５２とする。複数の配線５０のうちの層間絶縁膜３３上に配置されているものを、配線５３とする。すなわち、配線５３は、最上層の配線である。
【0020】
層間絶縁膜３１は、ゲート絶縁膜２１、ゲート２２、絶縁膜２３及びサイドウォールスペーサ２４を覆うように半導体基板１０上（第１主面１０ａ上）に配置されている。層間絶縁膜３１には、コンタクトホール３４が形成されている。コンタクトホール３４は、層間絶縁膜３１を厚さ方向に沿って貫通している。コンタクトホール３４からは、ソース領域１１（第２部分１１ｂ）、ドレイン領域１２（第２部分１２ｂ）又はゲート２２が露出している。層間絶縁膜３１は、例えばシリコン酸化物で形成されている。
【0021】
コンタクトプラグ４０は、コンタクトホール３４中に埋め込まれている。コンタクトプラグ４０の下端は、ソース領域１１（第２部分１１ｂ）、ドレイン領域１２（第２部分１２ｂ）又はゲート２２に電気的に接続されている。コンタクトプラグ４０は、例えばタングステンで形成されている。配線５１は、層間絶縁膜３１上に配置されている。配線５１は、コンタクトプラグ４０の上端に電気的に接続されている。配線５１は、アルミニウム又はアルミニウム合金で形成されている。
【0022】
層間絶縁膜３２は、層間絶縁膜３１上又は他の層間絶縁膜３２上に配置されている。層間絶縁膜３２には、ビアホール３５が形成されている。ビアホール３５は、層間絶縁膜３２を厚さ方向に沿って貫通している。ビアプラグ６１は、ビアホール３５に埋め込まれている。ビアプラグ６１の下端は、配線５１又は配線５２に電気的に接続されている。ビアプラグ６１の上端は、配線５２に電気的に接続されている。層間絶縁膜３２は、例えばシリコン酸化物で形成されている。配線５２は、例えばアルミニウム又はアルミニウム合金で形成されている。ビアプラグ６１は、例えばタングステンで形成されている。
【0023】
層間絶縁膜３３には、ビアホール３６が形成されている。ビアホール３６は、層間絶縁膜３３を厚さ方向に沿って貫通している。ビアプラグ６２は、ビアホール３６に埋め込まれている。ビアプラグ６２の下端は、配線５２に電気的に接続されている。ビアプラグ６２の上端は、配線５３に電気的に接続されている。ビアプラグ６２は、例えばタングステンで形成されている。
【0024】
層間絶縁膜３３は、第１層３３ａと、第２層３３ｂとを有している。第１層３３ａは、配線５２を覆うように層間絶縁膜３２上に配置されている。第１層３３ａは、例えばシリコン酸化物で形成されている。第２層３３ｂは、第１層３３ａ上に配置されている。第２層３３ｂは、例えばシリコン窒化物で形成されている。
【0025】
配線５３は、シード層５３ａと配線本体部５３ｂとを有している。シード層５３ａは、層間絶縁膜３３上に配置されている。シード層５３ａは、例えば、チタン層及び銅層が積層されることで構成されている。配線本体部５３ｂは、銅又は銅合金で形成されている。配線５３の厚さを、厚さＴとする。厚さＴは、例えば、４μｍ以上である。厚さＴは、例えば、１０μｍ以下である。
【0026】
層間絶縁膜３３の上面には、溝３７が形成されている。溝３７は、平面視において、層間絶縁膜３３の外周縁に沿って延在している。溝３７の底は、例えば、層間絶縁膜３２に達していてもよい。溝３７の底は、層間絶縁膜３２に達していなくてもよい（溝３７の底は、層間絶縁膜３３に位置していてもよい）。溝３７の深さを深さＤとする。深さＤは、層間絶縁膜３３の上面と溝３７の底との間の距離である。深さＤは、例えば、１μｍ以上６μｍ以下である。
【0027】
＜半導体装置１００Ａの製造方法＞
以下に、半導体装置１００Ａの製造方法を説明する。
以下に、半導体装置１００Ａの製造方法を説明する。
【0028】
図３は、半導体装置１００Ａの製造工程図である。図３に示されているように、半導体装置１００Ａの製造方法は、準備工程Ｓ１と、素子分離工程Ｓ２と、第１イオン注入工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、ゲート形成工程Ｓ５と、第２イオン注入工程Ｓ６と、サイドウォールスペーサ形成工程Ｓ７と、第３イオン注入工程Ｓ８とを有している。
【0029】
半導体装置１００Ａの製造方法は、さらに、第１層間絶縁膜形成工程Ｓ９と、コンタクトプラグ形成工程Ｓ１０と、第１配線形成工程Ｓ１１と、第２層間絶縁膜形成工程Ｓ１２と、第１ビアプラグ形成工程Ｓ１３と、第２配線形成工程Ｓ１４と、第３層間絶縁膜形成工程Ｓ１５と、第２ビアプラグ形成工程Ｓ１６と、溝形成工程Ｓ１７と、第３配線形成工程Ｓ１８と、個片化工程Ｓ１９とを有している。
【0030】
準備工程Ｓ１では、半導体基板１０が準備される。準備工程Ｓ１において準備される半導体基板１０は、個片化されていない。図４は、準備工程Ｓ１において準備される半導体基板１０の平面図である。図４に示されているように、準備工程Ｓ１において準備される半導体基板１０は、平面視において、複数の素子形成領域１５と、スクライブ領域１６とを有している。スクライブ領域１６は、隣り合う２つの素子形成領域１５の間にある。このことを別の観点から言えば、素子形成領域１５は、平面視において、スクライブ領域１６に取り囲まれている。
【0031】
図５は、素子分離工程Ｓ２を説明する断面図である。図５に示されているように、素子分離工程Ｓ２では、溝１４が形成されるとともに、溝１４に絶縁膜２３が埋め込まれる。溝１４は、第１主面１０ａ上に形成されたハードマスクを用いて半導体基板１０をドライエッチングすることにより形成される。絶縁膜２３は、例えばＣＶＤ（Chemical Vapor Deposition）で溝１４を絶縁膜２３の構成材料で埋め込むとともに、溝１４からはみ出した絶縁膜２３の構成材料を例えばＣＭＰ（Chemical Mechanical Polishing）で除去することにより形成される。絶縁膜２３の形成後、上記のハードマスクは除去される。
【0032】
図６は、第１イオン注入工程Ｓ３を説明する断面図である。図６に示されるように、第１イオン注入工程Ｓ３では、イオン注入により、ウェル領域１３が形成される。図７は、ゲート絶縁膜形成工程Ｓ４を説明する断面図である。図７に示されているように、ゲート絶縁膜形成工程Ｓ４では、例えば熱酸化により、ゲート絶縁膜２１が形成される。
【0033】
図８は、ゲート形成工程Ｓ５を説明する断面図である。図８に示されているように、ゲート形成工程Ｓ５では、ゲート２２が形成される。ゲート２２は、例えばＣＶＤでゲート２２の構成材料を成膜するとともに、成膜されたゲート２２の構成材料をフォトリソグラフィでパターンニングされたレジストパターンをマスクとしてエッチングすることにより形成される。上記のレジストパターンは、ゲート２２の形成後に除去される。図９は、第２イオン注入工程Ｓ６を説明する断面図である。図９に示されるように、第２イオン注入工程Ｓ６では、イオン注入により、第１部分１１ａ及び第１部分１２ａが形成される。
【0034】
図１０は、サイドウォールスペーサ形成工程Ｓ７を説明する断面図である。図１０に示されているように、サイドウォールスペーサ形成工程Ｓ７では、サイドウォールスペーサ２４が形成される。サイドウォールスペーサ２４は、サイドウォールスペーサ２４の構成材料を例えばＣＶＤで成膜するとともに、成膜されたサイドウォールスペーサ２４の構成材料をエッチバックすることにより形成される。図１１は、第３イオン注入工程Ｓ８を説明する断面図である。図１１に示されているように、第３イオン注入工程Ｓ８では、イオン注入により、第２部分１１ｂ及び第２部分１２ｂが形成される。
【0035】
図１２は、第１層間絶縁膜形成工程Ｓ９を説明する断面図である。図１１に示されているように、第１層間絶縁膜形成工程Ｓ９では、層間絶縁膜３１が形成される。層間絶縁膜３１は、層間絶縁膜３１の構成材料をＣＶＤ等で成膜するとともに、成膜された層間絶縁膜３１の構成材料をＣＭＰ等で平坦化することにより形成される。
【0036】
図１３は、コンタクトプラグ形成工程Ｓ１０を説明する断面図である。図１３に示されているように、コンタクトプラグ形成工程Ｓ１０では、コンタクトホール３４及びコンタクトプラグ４０が形成される。コンタクトホール３４は、フォトリソグラフィで形成されたレジストパターンをマスクとして層間絶縁膜３１をドライエッチングすることにより形成される。上記のレジストパターンは、コンタクトホール３４の形成後に除去される。コンタクトプラグ４０は、コンタクトプラグ４０の構成材料を例えばＣＶＤでコンタクトホール３４に埋め込むとともに、コンタクトホール３４からはみ出したコンタクトプラグ４０の構成材料を例えばＣＭＰで除去することにより形成される。
【0037】
図１４は、第１配線形成工程Ｓ１１を説明する断面図である。図１４に示されているように、第１配線形成工程Ｓ１１では、配線５１が形成される。配線５１は、配線５１の構成材料をスパッタリング等で成膜するとともに、成膜された配線５１の構成材料をフォトリソグラフィで形成されたレジストパターンをマスクとしてドライエッチングすることにより形成される。上記のレジストパターンは、配線５１の形成後に除去される。
【0038】
図１５は、第２層間絶縁膜形成工程Ｓ１２を説明する断面図である。図１５に示されているように、第２層間絶縁膜形成工程Ｓ１２では、層間絶縁膜３２が形成される。層間絶縁膜３２は、層間絶縁膜３２の構成材料をＣＶＤ等で成膜するとともに、成膜された層間絶縁膜３２の構成材料をＣＭＰ等で平坦化することにより形成される。
【0039】
図１６は、第１ビアプラグ形成工程Ｓ１３を説明する断面図である。図１６に示されているように、第１ビアプラグ形成工程Ｓ１３では、ビアホール３５及びビアプラグ６１が形成される。ビアホール３５は、フォトリソグラフィで形成されたレジストパターンをマスクとして層間絶縁膜３２をドライエッチングすることにより形成される。上記のレジストパターンは、ビアホール３５の形成後に除去される。ビアプラグ６１は、ビアプラグ６１の構成材料を例えばＣＶＤでビアホール３５に埋め込むとともに、ビアホール３５からはみ出したビアプラグ６１の構成材料を例えばＣＭＰで除去することにより形成される。
【0040】
図１７は、第２配線形成工程Ｓ１４を説明する断面図である。図１７に示されているように、第２配線形成工程Ｓ１４を説明する断面図である。図１７に示されているように、第２配線形成工程Ｓ１４では、配線５２が形成される。配線５２は、配線５２の構成材料をスパッタリング等で成膜するとともに、成膜された配線５２の構成材料をフォトリソグラフィで形成されたレジストパターンをマスクとしてドライエッチングすることにより形成される。上記のレジストパターンは、配線５２の形成後に除去される。なお、第２層間絶縁膜形成工程Ｓ１２、第１ビアプラグ形成工程Ｓ１３及び第２配線形成工程Ｓ１４は、層間絶縁膜３２の数及び配線５２の数に応じて繰り返される。
【0041】
図１８は、第３層間絶縁膜形成工程Ｓ１５を説明する断面図である。図１８に示されているように、第３層間絶縁膜形成工程Ｓ１５では、層間絶縁膜３３（第１層３３ａ及び第２層３３ｂ）が形成される。層間絶縁膜３３は、第１層３３ａの構成材料及び第２層３３ｂの構成材料を例えばＣＶＤで順次成膜するとともに、成膜された３３ｂの構成材料を例えばＣＭＰで平坦化することにより形成される。
【0042】
図１９Ａは、第２ビアプラグ形成工程Ｓ１６を説明する第１断面図である。図１９Ａに示されているように、第２ビアプラグ形成工程Ｓ１６では、第１に、ビアホール３６が形成される。ビアホール３６の形成においては、まず、フォトリソグラフィにより、レジストパターン７１が層間絶縁膜３３上に形成される。レジストパターン７１は、開口部７１ａを有している。次に、レジストパターン７１をマスクとして開口部７１ａから露出している層間絶縁膜３３がドライエッチングされる。これにより、ビアホール３６が形成される。レジストパターン７１は、ビアホール３６の形成後に除去される。
【0043】
図１９Ｂは、第２ビアプラグ形成工程Ｓ１６を説明する第２断面図である。図１９Ｂに示されるように、第２ビアプラグ形成工程Ｓ１６では、第２に、ビアプラグ６２が形成される。ビアプラグ６２は、ビアプラグ６２の構成材料を例えばＣＶＤでビアホール３６に埋め込むとともに、ビアホール３６からはみ出したビアプラグ６２の構成材料を例えばＣＭＰで除去することにより形成される。
【0044】
図２０は、溝形成工程Ｓ１７を説明する断面図である。図２０に示されているように、溝形成工程Ｓ１７では、溝３７が形成される。溝３７は、平面視においてスクライブ領域１６に重なるように形成される。溝３７の形成においては、第１に、フォトリソグラフィにより、層間絶縁膜３３上にレジストパターン７２が形成される。レジストパターン７２は、開口部７２ａを有している。第２に、レジストパターン７２をマスクとして開口部７２ａから露出している層間絶縁膜３３がドライエッチングされる。これにより、溝３７が形成される。レジストパターン７２は、溝３７の形成後に除去される。
【0045】
図３に示されるように、第３配線形成工程Ｓ１８は、シード層形成工程Ｓ１８ａと、電解めっき工程Ｓ１８ｂと、エッチング工程Ｓ１８ｃとを有している。図２１は、シード層形成工程Ｓ１８ａを説明する断面図である。図２１に示されているように、シード層形成工程Ｓ１８ａでは、例えばスパッタリングでシード層５３ａの構成材料をスパッタリングで成膜することにより、シード層５３ａが形成される。
【0046】
図２２は、電解めっき工程Ｓ１８ｂを説明する断面図である。図２２に示されているように、電解めっき工程Ｓ１８ｂでは、配線本体部５３ｂが形成される。配線本体部５３ｂの形成においては、第１に、フォトリソグラフィにより、シード層５３ａ上にレジストパターン７３が形成される。レジストパターン７３は、開口部７３ａを有している。
【0047】
第２に、電解めっきにより、開口部７３ａから露出しているシード層５３ａ上に配線本体部５３ｂが形成される。レジストパターン７３は、配線本体部５３ｂの形成後に除去される。図２３は、エッチング工程Ｓ１８ｃを説明する断面図である。図２３に示されているように、エッチング工程Ｓ１８ｃでは、配線本体部５３ｂをマスクとするウェットエッチングにより、レジストパターン７３の下にあったシード層５３ａが除去される。
【0048】
個片化工程Ｓ１９では、上記のようにして形成されたウェハが、スクライブ領域１６にある半導体基板１０及びスクライブ領域上にある複数の層間絶縁膜３０が切断されることにより、図１及び図２に示されている構造の半導体装置１００が複数得られる。上記のとおり、平面視においてスクライブ領域１６が素子形成領域１５を取り囲んでいるため、溝３７は、層間絶縁膜３３の外周縁に沿って残存することになる。
【0049】
＜半導体装置１００Ａの効果＞
以下に、半導体装置１００Ａの効果を説明する。
以下に、半導体装置１００Ａの効果を説明する。
【0050】
配線本体部５３ｂの構成材料は、銅又は銅合金であり、熱膨張係数が例えばアルミニウムと比較して大きくなっている。そのため、配線本体部５３ｂを有するウェハでは、配線本体部５３ｂの熱膨張に起因して反りが生じやすい。このような反りは、厚さＴが大きい場合（例えば、厚さＴが４μｍ以上の場合）に特に顕著になる。しかしながら、上記のウェハには、溝３７が形成されている。その結果、上記のウェハは剛性が低下しており、上記のウェハの自重により上記の反りが矯正されやすくなっている。そのため、上記のウェハから個片化された半導体装置１００Ａでも、反りが抑制されている。
【0051】
（第２実施形態）
第２実施形態に係る半導体装置を説明する。第２実施形態に係る半導体装置を、半導体装置１００Ｂとする。ここでは、半導体装置１００Ａと異なる点を主に説明し、重複する説明は繰り返さないものとする。
第２実施形態に係る半導体装置を説明する。第２実施形態に係る半導体装置を、半導体装置１００Ｂとする。ここでは、半導体装置１００Ａと異なる点を主に説明し、重複する説明は繰り返さないものとする。
【0052】
＜半導体装置１００Ｂの構成＞
以下に、半導体装置１００Ｂの構成を説明する。
以下に、半導体装置１００Ｂの構成を説明する。
【0053】
図２４は、半導体装置１００Ｂの断面図である。図２４には、図２中のＩＩ－ＩＩに対応する位置における断面が示されている。図２４に示されているように、半導体装置１００Ｂは、半導体基板１０と、ゲート絶縁膜２１と、ゲート２２と、絶縁膜２３と、サイドウォールスペーサ２４と、層間絶縁膜３１、層間絶縁膜３２及び層間絶縁膜３３と、コンタクトプラグ４０と、配線５１、配線５２及び配線５３と、ビアプラグ６１及びビアプラグ６２とを有している。半導体装置１００Ｂでは、配線５３が、シード層５３ａと配線本体部５３ｂとを有している。半導体装置１００Ｂでは、平面視における層間絶縁膜３３の外周縁に沿って、層間絶縁膜３３の上面に、溝３７が形成されている。これらの点に関して、半導体装置１００Ｂの構成は、半導体装置１００Ａの構成と共通している。
【0054】
半導体装置１００Ｂでは、シード層５３ａの構成材料が、ビアプラグ６２の構成材料と同一である。この点に関して、半導体装置１００Ｂの構成は、半導体装置１００Ａの構成と異なっている。
【0055】
以下に、半導体装置１００Ｂの製造方法を説明する。
図２５は、半導体装置１００Ｂの製造工程図である。図２５に示されているように、半導体装置１００Ｂの製造方法は、準備工程Ｓ１と、素子分離工程Ｓ２と、第１イオン注入工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、ゲート形成工程Ｓ５と、第２イオン注入工程Ｓ６と、サイドウォールスペーサ形成工程Ｓ７と、第３イオン注入工程Ｓ８とを有している。半導体装置１００Ｂの製造方法は、さらに、コンタクトプラグ形成工程Ｓ１０と、第１配線形成工程Ｓ１１と、第２層間絶縁膜形成工程Ｓ１２と、第１ビアプラグ形成工程Ｓ１３と、第２配線形成工程Ｓ１４と、第３層間絶縁膜形成工程Ｓ１５と、第２ビアプラグ形成工程Ｓ１６と、第３配線形成工程Ｓ１８と、個片化工程Ｓ１９とを有している。これらの点に関して、半導体装置１００Ｂの製造方法は、半導体装置１００Ａの製造方法と共通している。
図２５は、半導体装置１００Ｂの製造工程図である。図２５に示されているように、半導体装置１００Ｂの製造方法は、準備工程Ｓ１と、素子分離工程Ｓ２と、第１イオン注入工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、ゲート形成工程Ｓ５と、第２イオン注入工程Ｓ６と、サイドウォールスペーサ形成工程Ｓ７と、第３イオン注入工程Ｓ８とを有している。半導体装置１００Ｂの製造方法は、さらに、コンタクトプラグ形成工程Ｓ１０と、第１配線形成工程Ｓ１１と、第２層間絶縁膜形成工程Ｓ１２と、第１ビアプラグ形成工程Ｓ１３と、第２配線形成工程Ｓ１４と、第３層間絶縁膜形成工程Ｓ１５と、第２ビアプラグ形成工程Ｓ１６と、第３配線形成工程Ｓ１８と、個片化工程Ｓ１９とを有している。これらの点に関して、半導体装置１００Ｂの製造方法は、半導体装置１００Ａの製造方法と共通している。
【0056】
半導体装置１００Ｂの製造方法は、溝形成工程Ｓ１７を有していない。図２６Ａは、半導体装置１００Ｂの製造方法における第２ビアプラグ形成工程Ｓ１６を説明する第１断面図である。図２６Ａに示されているように、レジストパターン７１は、開口部７１ａに加えて、開口部７１ｂを有している。そのため、半導体装置１００Ｂの製造方法では、レジストパターン７１をマスクとするエッチングにより、ビアホール３６及び溝３７が同時に形成されることになる。
【0057】
図２６Ｂは、半導体装置１００Ｂの製造方法における第２ビアプラグ形成工程Ｓ１６を説明する第２断面図である。図２６Ｂに示されるように、半導体装置１００Ｂの製造方法では、第２ビアプラグ形成工程Ｓ１６においては、ビアプラグ６２の構成材料がビアホール３６に埋め込まれるが、層間絶縁膜３３上並びに溝３７の側面上及び底面上に成膜されたビアプラグ６２の構成材料が除去されない。溝３７の側面上及び底面上に成膜されたビアプラグ６２の構成材料は、シード層５３ａとして機能する。そのため、半導体装置１００Ｂの製造方法では、第３配線形成工程Ｓ１８が、シード層形成工程Ｓ１８ａを有していない（図２５参照）。これらの点に関して、半導体装置１００Ｂの製造方法は、半導体装置１００Ａの製造方法と異なっている。
【0058】
＜半導体装置１００Ｂの効果＞
以下に、半導体装置１００Ｂの効果を説明する。
以下に、半導体装置１００Ｂの効果を説明する。
【0059】
半導体装置１００Ｂは、半導体装置１００Ａと比較して、製造工程が簡略化される。より具体的には、半導体装置１００Ｂの製造に際して、溝形成工程Ｓ１７及びシード層形成工程Ｓ１８ａを別途に行う必要がなく、第２ビアプラグ形成工程Ｓ１６におけるビアプラグ６２の構成材料の除去を省略することができる。
【0060】
シード層５３ａによる溝３７の底面及び側面の被覆が不十分である場合、電解めっき工程Ｓ１８ｂに支障が生じることがある。半導体装置１００Ｂの製造に際して、シード層５３ａがビアプラグ６２と同時形成されるため、ＣＶＤを用いてシード層５３ａを形成することができる。ＣＶＤはスパッタリングと比較して段差被覆性が優れているため、半導体装置１００Ｂでは、半導体装置１００Ａと比較して溝３７を深く形成しても、溝３７の底面及び側面をシード層５３ａにより被覆しやすい。溝３７が深く形成されると、ウェハの剛性がさらに低下するため、半導体装置１００Ｂでは、反りをさらに抑制可能である。
【0061】
（付記）
以上のように、本開示の実施形態には、以下の構成が含まれている。
以上のように、本開示の実施形態には、以下の構成が含まれている。
【0062】
＜付記１＞
層間絶縁膜と、
前記層間絶縁膜上に配置されている最上層の配線とを備え、
前記配線は、前記層間絶縁膜上に配置されているシード層と、前記シード層上に配置されている配線本体部とを有し、
前記配線本体部の構成材料は、銅又は銅合金であり、
前記層間絶縁膜の上面には、前記層間絶縁膜の平面視における外周縁に沿って溝が形成されている、半導体装置。
層間絶縁膜と、
前記層間絶縁膜上に配置されている最上層の配線とを備え、
前記配線は、前記層間絶縁膜上に配置されているシード層と、前記シード層上に配置されている配線本体部とを有し、
前記配線本体部の構成材料は、銅又は銅合金であり、
前記層間絶縁膜の上面には、前記層間絶縁膜の平面視における外周縁に沿って溝が形成されている、半導体装置。
【0063】
＜付記２＞
前記配線の厚さは、４μｍ以上である、付記１に記載の半導体装置。
前記配線の厚さは、４μｍ以上である、付記１に記載の半導体装置。
【0064】
＜付記３＞
前記配線に電気的に接続されているビアプラグをさらに備え、
前記層間絶縁膜には、前記ビアプラグが埋め込まれるビアホールが形成されており、
前記シード層の構成材料は、前記ビアホールの構成材料と異なる、付記１又は付記２に記載の半導体装置。
前記配線に電気的に接続されているビアプラグをさらに備え、
前記層間絶縁膜には、前記ビアプラグが埋め込まれるビアホールが形成されており、
前記シード層の構成材料は、前記ビアホールの構成材料と異なる、付記１又は付記２に記載の半導体装置。
【0065】
＜付記４＞
前記配線に電気的に接続されているビアプラグをさらに備え、
前記層間絶縁膜には、前記ビアプラグが埋め込まれるビアホールが形成されており、
前記シード層の構成材料は、前記ビアホールの構成材料と同一である、付記１又は付記２に記載の半導体装置。
前記配線に電気的に接続されているビアプラグをさらに備え、
前記層間絶縁膜には、前記ビアプラグが埋め込まれるビアホールが形成されており、
前記シード層の構成材料は、前記ビアホールの構成材料と同一である、付記１又は付記２に記載の半導体装置。
【0066】
＜付記５＞
前記溝の深さは、１μｍ以上６μｍ以下である、付記１～付記４のいずれか１項に記載の半導体装置。
前記溝の深さは、１μｍ以上６μｍ以下である、付記１～付記４のいずれか１項に記載の半導体装置。
【0067】
＜付記６＞
層間絶縁膜を形成する工程と、
前記層間絶縁膜にビアホールを形成する工程と、
前記ビアホールにビアプラグを埋め込む工程と、
前記層間絶縁膜上に最上層の配線を形成する工程と、
前記層間絶縁膜の上面に溝を形成する工程とを備え、
前記配線は、前記層間絶縁膜上にシード層を形成する工程と、前記シード層上に第１開口部を有する第１レジストパターンを形成する工程と、電解めっきを行うことにより前記第１開口部から露出している前記シード層上に配線本体部を形成する工程と、前記配線本体部をマスクとするエッチングにより前記シード層を除去する工程とにより形成され、
前記配線本体部の構成材料は、銅又は銅合金であり、
前記層間絶縁膜は、半導体基板の上方にあり、
前記半導体基板は、平面視において、複数の素子形成領域と前記複数の素子形成領域のうちの隣り合う２つの間にあるスクライブ領域とを有し、
前記溝は、平面視において前記スクライブ領域に重なるように形成される、半導体装置の製造方法。
層間絶縁膜を形成する工程と、
前記層間絶縁膜にビアホールを形成する工程と、
前記ビアホールにビアプラグを埋め込む工程と、
前記層間絶縁膜上に最上層の配線を形成する工程と、
前記層間絶縁膜の上面に溝を形成する工程とを備え、
前記配線は、前記層間絶縁膜上にシード層を形成する工程と、前記シード層上に第１開口部を有する第１レジストパターンを形成する工程と、電解めっきを行うことにより前記第１開口部から露出している前記シード層上に配線本体部を形成する工程と、前記配線本体部をマスクとするエッチングにより前記シード層を除去する工程とにより形成され、
前記配線本体部の構成材料は、銅又は銅合金であり、
前記層間絶縁膜は、半導体基板の上方にあり、
前記半導体基板は、平面視において、複数の素子形成領域と前記複数の素子形成領域のうちの隣り合う２つの間にあるスクライブ領域とを有し、
前記溝は、平面視において前記スクライブ領域に重なるように形成される、半導体装置の製造方法。
【0068】
＜付記７＞
前記層間絶縁膜上に第２開口部を有する第２レジストパターンを形成する工程と、
前記シード層上に第３開口部を有する第３レジストパターンを形成する工程とをさらに備え、
前記ビアホールは、前記第２レジストパターンをマスクとして前記第２開口部から露出している前記層間絶縁膜をエッチングすることにより形成され、
前記溝は、前記第３レジストパターンをマスクとして前記第３開口部から露出している前記層間絶縁膜をエッチングすることにより形成される、付記６に記載の半導体装置の製造方法。
前記層間絶縁膜上に第２開口部を有する第２レジストパターンを形成する工程と、
前記シード層上に第３開口部を有する第３レジストパターンを形成する工程とをさらに備え、
前記ビアホールは、前記第２レジストパターンをマスクとして前記第２開口部から露出している前記層間絶縁膜をエッチングすることにより形成され、
前記溝は、前記第３レジストパターンをマスクとして前記第３開口部から露出している前記層間絶縁膜をエッチングすることにより形成される、付記６に記載の半導体装置の製造方法。
【0069】
＜付記８＞
前記層間絶縁膜上に第４開口部及び第５開口部を有する第４レジストパターンを形成する工程をさらに備え、
前記ビアホール及び前記溝は、前記第４レジストパターンをマスクとして前記第４開口部から露出している前記層間絶縁膜及び前記第５開口部から露出している前記層間絶縁膜をそれぞれエッチングすることにより形成され、
前記シード層は、前記ビアプラグが前記ビアホールに埋め込まれる際に、前記ビアプラグと同一の構成材料を用いて前記層間絶縁膜上に形成される、付記６に記載の半導体装置の製造方法。
前記層間絶縁膜上に第４開口部及び第５開口部を有する第４レジストパターンを形成する工程をさらに備え、
前記ビアホール及び前記溝は、前記第４レジストパターンをマスクとして前記第４開口部から露出している前記層間絶縁膜及び前記第５開口部から露出している前記層間絶縁膜をそれぞれエッチングすることにより形成され、
前記シード層は、前記ビアプラグが前記ビアホールに埋め込まれる際に、前記ビアプラグと同一の構成材料を用いて前記層間絶縁膜上に形成される、付記６に記載の半導体装置の製造方法。
【0070】
以上のように本開示の実施形態について説明を行ったが、上述の実施形態を様々に変形することも可能である。また、本発明の範囲は、上述の実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更を含むことが意図される。
【符号の説明】
【0071】
１０ 半導体基板、１０ａ 第１主面、１０ｂ 第２主面、１１ ソース領域、１１ａ 第１部分、１１ｂ 第２部分、１２ ドレイン領域、１２ａ 第１部分、１２ｂ 第２部分、１３ ウェル領域、１４ 溝、１５ 素子形成領域、１６ スクライブ領域、２１ ゲート絶縁膜、２２ ゲート、２３ 絶縁膜、２４ サイドウォールスペーサ、３０ 層間絶縁膜、３１，３２，３３ 層間絶縁膜、３３ａ 第１層、３３ｂ 第２層、３４ コンタクトホール、３５，３６ ビアホール、３７ 溝、４０ コンタクトプラグ、５０ 配線、５１，５２，５３ 配線、５３ａ シード層、５３ｂ 配線本体部、６１，６２ ビアプラグ、７１ レジストパターン、７１ａ，７１ｂ 開口部、７２ レジストパターン、７２ａ 開口部、７３ レジストパターン、７３ａ 開口部、１００，１００Ａ，１００Ｂ 半導体装置、Ｄ 深さ、Ｓ１ 準備工程、Ｓ２ 素子分離工程、Ｓ３ 第１イオン注入工程、Ｓ４ ゲート絶縁膜形成工程、Ｓ５ ゲート形成工程、Ｓ６ 第２イオン注入工程、Ｓ７ サイドウォールスペーサ形成工程、Ｓ８ 第３イオン注入工程、Ｓ９ 第１層間絶縁膜形成工程、Ｓ１０ コンタクトプラグ形成工程、Ｓ１１ 第１配線形成工程、Ｓ１２ 第２層間絶縁膜形成工程、Ｓ１３ 第１ビアプラグ形成工程、Ｓ１４ 第２配線形成工程、Ｓ１５ 第３層間絶縁膜形成工程、Ｓ１６ 第２ビアプラグ形成工程、Ｓ１７ 溝形成工程、Ｓ１８ 第３配線形成工程、Ｓ１８ｂ 電解めっき工程、Ｓ１８ａ シード層形成工程、Ｓ１８ｃ エッチング工程、Ｓ１９ 個片化工程、Ｔ 厚さ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26A】
【図26B】