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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024031747
(43)【公開日】2024-03-07
(54)【発明の名称】駆動回路、スイッチング電源
(51)【国際特許分類】
H02M 1/08 20060101AFI20240229BHJP
H02M 3/155 20060101ALI20240229BHJP
【ＦＩ】
H02M1/08 A
H02M3/155 H
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023016510
(22)【出願日】2023-02-07
(31)【優先権主張番号】P 2022133146
(32)【優先日】2022-08-24
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】田古部 勲
(72)【発明者】
【氏名】大谷 純己
【テーマコード（参考）】
5H730
5H740
【Ｆターム（参考）】
5H730AA14
5H730AS05
5H730BB13
5H730DD04
5H730EE13
5H730FG01
5H740BA12
5H740BB02
5H740BC01
5H740BC02
5H740JA01
5H740JB01
5H740KK01
(57)【要約】
【課題】スイッチング損失（Ｒｏｎ損失）を削減する。
【解決手段】駆動回路１０は、駆動対象トランジスタの制御端（＝上側ゲート信号ＨＧの印加端）とオン電圧ＢＳＴの印加端との間に並列接続されるように構成された第１トランジスタ１１及び第２トランジスタ１２と、駆動対象トランジスタのオン遷移期間の当初は第１トランジスタ１１をオン状態として途中から第２トランジスタ１２もオン状態とするように構成されたコントローラ１３と、を備える。
【選択図】図４
【解決手段】駆動回路１０は、駆動対象トランジスタの制御端（＝上側ゲート信号ＨＧの印加端）とオン電圧ＢＳＴの印加端との間に並列接続されるように構成された第１トランジスタ１１及び第２トランジスタ１２と、駆動対象トランジスタのオン遷移期間の当初は第１トランジスタ１１をオン状態として途中から第２トランジスタ１２もオン状態とするように構成されたコントローラ１３と、を備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
駆動対象トランジスタの制御端とオン電圧の印加端との間に並列接続されるように構成された第１トランジスタ及び第２トランジスタと、
前記駆動対象トランジスタのオン遷移期間の当初は前記第１トランジスタをオン状態として途中から前記第２トランジスタもオン状態とするように構成されたコントローラと、
を備える、駆動回路。
前記駆動対象トランジスタのオン遷移期間の当初は前記第１トランジスタをオン状態として途中から前記第２トランジスタもオン状態とするように構成されたコントローラと、
を備える、駆動回路。
【請求項2】
前記第１トランジスタは、第１チャネル型であり、前記第２トランジスタは、前記第１チャネル型とは異なる第２チャネル型である、請求項１に記載の駆動回路。
【請求項3】
前記コントローラは、前記駆動対象トランジスタのプラトー領域が満了してから前記第２トランジスタをオン状態とする、請求項１に記載の駆動回路。
【請求項4】
前記コントローラは、前記駆動対象トランジスタの一端に現れるスイッチ電圧と所定の閾値電圧との比較結果に応じて前記第２トランジスタのオンタイミングを決定する、請求項１に記載の駆動回路。
【請求項5】
前記コントローラは、
前記スイッチ電圧と前記閾値電圧とを比較して比較信号を生成するように構成されたコンパレータと、
前記比較信号と前記駆動対象トランジスタの制御信号に応じて前記第２トランジスタをオン／オフするように構成された論理ゲートと、
を含む、請求項４に記載の駆動回路。
前記スイッチ電圧と前記閾値電圧とを比較して比較信号を生成するように構成されたコンパレータと、
前記比較信号と前記駆動対象トランジスタの制御信号に応じて前記第２トランジスタをオン／オフするように構成された論理ゲートと、
を含む、請求項４に記載の駆動回路。
【請求項6】
前記駆動対象トランジスタは、入力電圧の印加端と前記スイッチ電圧の印加端との間に接続され、前記コントローラは、前記スイッチ電圧が前記閾値電圧よりも高く、かつ、前記制御信号がオン時の論理レベルであるときに前記第２トランジスタをオン状態とする、請求項５に記載の駆動回路。
【請求項7】
前記駆動対象トランジスタは、前記スイッチ電圧の印加端と基準電圧の印加端との間に接続され、前記コントローラは、前記スイッチ電圧が前記閾値電圧よりも低く、かつ、前記制御信号がオン時の論理レベルであるときに前記第２トランジスタをオン状態とする、請求項５に記載の駆動回路。
【請求項8】
前記コントローラは、前記駆動対象トランジスタの一端に印加される入力電圧と前記オン電圧との比較結果に応じて前記第２トランジスタのオンタイミングを決定する、請求項１に記載の駆動回路。
【請求項9】
前記コントローラは、前記入力電圧の印加端と内部ノードとの間に接続されたＮチャネル型トランジスタと、前記オン電圧の印加端と前記内部ノードとの間に接続されたＰチャネル型トランジスタと、を含み、
前記Ｎチャネル型トランジスタ及び前記Ｐチャネル型トランジスタそれぞれの制御端には、前記第１トランジスタがオン状態であるときに前記オン電圧が印加され、
前記第２トランジスタは、前記内部ノードに現れるノード電圧に応じてオン／オフされる、請求項８に記載の駆動回路。
前記Ｎチャネル型トランジスタ及び前記Ｐチャネル型トランジスタそれぞれの制御端には、前記第１トランジスタがオン状態であるときに前記オン電圧が印加され、
前記第２トランジスタは、前記内部ノードに現れるノード電圧に応じてオン／オフされる、請求項８に記載の駆動回路。
【請求項10】
前記駆動対象トランジスタは、ＧａＮデバイスである、請求項１に記載の駆動回路。
【請求項11】
前記駆動対象トランジスタの最小オン時間は、２０ｎｓ未満である、請求項１に記載の駆動回路。
【請求項12】
請求項１～１１のいずれか一項に記載の駆動回路を備える、スイッチング電源。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、駆動回路及びスイッチング電源に関する。
【背景技術】
【0002】
スイッチング電源は、様々な機器に搭載されている（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１９１１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来のスイッチング電源（特にこれに用いられる駆動回路）では、スイッチング損失の削減について検討の余地があった。
【課題を解決するための手段】
【0005】
例えば、本明細書中に開示されている駆動回路は、駆動対象トランジスタの制御端とオン電圧の印加端との間に並列接続されるように構成された第１トランジスタ及び第２トランジスタと、前記駆動対象トランジスタのオン遷移期間の当初は前記第１トランジスタをオン状態として途中から前記第２トランジスタもオン状態とするように構成されたコントローラと、を備える。
【0006】
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
【発明の効果】
【0007】
本開示によれば、スイッチング損失を削減することのできる駆動回路、及び、これを用いたスイッチング電源を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
＜スイッチング電源＞
図１は、スイッチング電源の一構成例を示す図である。本構成例のスイッチング電源１は、入力電圧ＩＮを降圧して出力電圧ＯＵＴを生成する非絶縁ＤＣ／ＤＣコンバータである。本図に即して述べると、スイッチング電源１は、出力トランジスタＮ１（例えばＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、同期整流トランジスタＮ２（例えばＮＭＯＳＦＥＴ）と、キャパシタＣ１と、インダクタＬ１と、駆動回路１０と、を備える。
図１は、スイッチング電源の一構成例を示す図である。本構成例のスイッチング電源１は、入力電圧ＩＮを降圧して出力電圧ＯＵＴを生成する非絶縁ＤＣ／ＤＣコンバータである。本図に即して述べると、スイッチング電源１は、出力トランジスタＮ１（例えばＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、同期整流トランジスタＮ２（例えばＮＭＯＳＦＥＴ）と、キャパシタＣ１と、インダクタＬ１と、駆動回路１０と、を備える。
【0010】
出力トランジスタＮ１のドレインは、入力電圧ＩＮの印加端に接続されている。出力トランジスタＮ１のソース、同期整流トランジスタＮ２のドレイン及びインダクタＬ１の第１端は、いずれもスイッチ電圧ＳＷの印加端に接続されている。インダクタＬ１の第２端とキャパシタＣ１の第１端は、いずれも出力電圧ＯＵＴの印加端に接続されている。同期整流トランジスタＮ２のソースとキャパシタＣ２の第２端は、いずれも接地端（＝接地電圧ＧＮＤの印加端）に接続されている。出力トランジスタＮ１及び同期整流トランジスタＮ２それぞれのゲートは、駆動回路１０の出力端（上側ゲート信号ＨＧ及び下側ゲート信号ＬＧそれぞれの印加端）に接続されている。
【0011】
本構成例のスイッチング電源１において、上側ゲート信号ＨＧがハイレベルであって、下側ゲート信号ＬＧがローレベルであるときには、出力トランジスタＮ１がオン状態となり、同期整流トランジスタＮ２がオフ状態となる。このとき、スイッチ電圧ＳＷがハイレベル（≒ＩＮ）となる。
【0012】
一方、上側ゲート信号ＨＧがローレベルであって、下側ゲート信号ＬＧがハイレベルであるときには、出力トランジスタＮ１がオフ状態となり、同期整流トランジスタＮ２がオン状態となる。このとき、スイッチ電圧ＳＷがローレベル（≒ＧＮＤ）となる。
【0013】
このように、ハーフブリッジ出力段を形成する出力トランジスタＮ１及び同期整流トランジスタＮ２は、上側ゲート信号ＨＧ及び下側ゲート信号ＬＧに応じて相補的にオン／オフされる。その結果、スイッチ電圧ＳＷは、入力電圧ＩＮと接地電圧ＧＮＤとの間でパルス駆動される。インダクタＬ１及びＣ１は、矩形波状のスイッチ電圧ＳＷを整流及び平滑して出力電圧ＯＵＴを生成する。
【0014】
なお、ハーフブリッジ出力段を備えたスイッチング電源１では、出力トランジスタＮ１及び同期整流トランジスタＮ２双方にスイッチング損失（Ｒｏｎ損失）が発生する。
【0015】
図２は、スイッチング電源１の一動作例（低デューティ条件）を示す図である。本図では、上から順に、上側ゲート信号ＨＧ、下側ゲート信号ＬＧ及びスイッチ電圧ＳＷが描写されている。
【0016】
近年、降圧ＤＣ／ＤＣコンバータの電力密度向上を実現するための先進技術として、本願出願人は、極めて低いオンデューティＤｏｎを設定することのできる超高速パルス制御テクノロジー（Nano Pulse Control（登録商標））を提案している。なお、上記のオンデューティＤｏｎは、スイッチング周期Ｔに占める出力トランジスタＮ１のオン時間Ｔｏｎの比率（＝Ｔｏｎ／Ｔ）として定義される。
【0017】
また、近年の電源ＩＣ市場における大電力要求に対するアプローチとして、ＧａＮデバイスが台頭してきている。例えば、ＧａＮデバイスは、先出の出力トランジスタＮ１及び同期整流トランジスタＮ２として用いられる。なお、ＧａＮデバイスのゲート・ソース間耐圧は、一般に１０Ｖ以下である。
【0018】
例えば、上記の超高速パルス制御テクノロジーにより、ＧａＮデバイスを用いた出力トランジスタＮ１の駆動制御が行われる場合、出力トランジスタＮ１のオン時間Ｔｏｎは、その最小値が２０ｎｓ未満（数ｎｓ～２０ｎｓ）に設定され得る。
【0019】
ところで、ＧａＮデバイスのゲート容量は、Ｓｉデバイスのゲート容量よりも小さい。従って、ＧａＮデバイスは、Ｓｉデバイスと比べてゲート容量に起因するスイッチング損失が小さい。そのため、ＧａＮデバイスでは、オン抵抗に起因するスイッチング損失（Ｒｏｎ損失）が顕在化しやすい。特に、低デューティ条件でＧａＮデバイスが駆動されるときには、上記のＲｏｎ損失が特に大きく見えてしまうことがある。
【0020】
図３は、スイッチング電源１のスイッチング損失（Ｒｏｎ損失）を示す図である。本図では、上から順に、スイッチ電圧ＳＷ、出力トランジスタＮ１のゲート・ソース間電圧ＶｇｓＨ、ドレイン・ソース間電圧ＶｄｓＨ、ドレイン・ソース間電流ＩｄｓＨ、及び、オン抵抗ＲｏｎＨ（＝ＶｄｓＨ／ＩｄｓＨ）が描写されている。
【0021】
なお、ドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨは、縦軸方向に拡大して描写されている。また、本図の左側には、高デューティ条件での挙動が示されている。一方、本図の右側には、低デューティ条件での挙動が示されている。
【0022】
まず、本図の左側を参照しながら、高デューティ条件での挙動について説明する。時刻ｔ１１において、出力トランジスタＮ１のゲート・ソース間電圧ＶｇｓＨが上昇し始めると、ドレイン・ソース間電流ＩｄｓＨが流れ始める。一方、この時点では、スイッチ電圧ＳＷがローレベル（≒ＧＮＤ）に維持される。
【0023】
時刻ｔ１２において、ドレイン・ソース間電流ＩｄｓＨの増大が終わると、ドレイン・ソース間電圧ＶｄｓＨが低下し始める。なお、ドレイン・ソース間電圧ＶｄｓＨの低下に伴い、スイッチ電圧ＳＷが上昇し、オン抵抗ＲｏｎＨが低下する。
【0024】
また、時刻ｔ１２において、ゲート・ソース間電圧ＶｇｓＨは、プラトー電圧Ｖｐの近傍で一時停滞する状態に至る。このようにゲート・ソース間電圧ＶｇｓＨの上昇速度が緩慢となる動作領域（＝時刻ｔ１２～ｔ１３）は、一般にプラトー領域と呼ばれる。なお、プラトー領域は、出力トランジスタＮ１のゲート・ドレイン間に付随するゲート容量の充電期間として理解され得る。
【0025】
時刻ｔ１３において、出力トランジスタＮ１のプラトー領域が満了すると、ゲート・ソース間電圧ＶｇｓＨが再び上昇し始める。また、ドレイン・ソース間電圧ＶｄｓＨは、先述のプラトー領域と比べて緩やかに低下し続ける。なお、ドレイン・ソース間電圧ＶｄｓＨの低下に伴い、オン抵抗ＲｏｎＨも比較的緩やかに低下していく。
【0026】
時刻ｔ１４では、ゲート・ソース間電圧ＶｇｓＨがブートストラップ電圧ＢＳＴに達してドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨがそれぞれの最小値に達する。すなわち、出力トランジスタＮ１がフルオン状態に至る。
【0027】
ところで、本図中のＲｏｎ損失期間Ｔ１（＝時刻ｔ１３～ｔ１４）には、オン抵抗ＲｏｎＨが最小値まで低下し切っていない状態でドレイン・ソース間電流ＩｄｓＨが流れている。そのため、出力トランジスタＮ１のスイッチング損失（Ｒｏｎ損失）が発生する。
【0028】
ただし、高デューティ条件では、上記のＲｏｎ損失期間Ｔ１よりもスイッチ電圧ＳＷのハイレベル期間Ｔ２（＝時刻ｔ１３～）の方が遥かに長い（Ｔ１＜＜Ｔ２）。つまり、ハイレベル期間Ｔ２に占めるＲｏｎ損失期間Ｔ１の割合（＝Ｔ１／Ｔ２）が極めて小さい。従って、上記のスイッチング損失（Ｒｏｎ損失）が顕在化しにくい。
【0029】
次に、本図の右側を参照しながら低デューティ条件での挙動について説明する。なお、時刻ｔ２１～ｔ２３の挙動（＝プラトー領域が満了するまでの挙動）は、先に説明した時刻ｔ１１～ｔ１３の挙動と同様である。そこで、以下では、時刻ｔ２３以降の挙動について詳述する。
【0030】
時刻ｔ２３において、出力トランジスタＮ１のプラトー領域が満了すると、ドレイン・ソース間電圧ＶｄｓＨの低下に伴い、オン抵抗ＲｏｎＨも比較的緩やかに低下していく。この挙動は、高デューティ条件での挙動と何ら変わらない。
【0031】
ただし、低デューティ条件では、出力トランジスタＮ１がフルオン状態に至る前に出力トランジスタＮ１のオフ遷移が開始され得る。本図に即して述べると、時刻ｔ２４では、ドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨがそれぞれの最小値に達する前にスイッチ電圧ＳＷのハイレベル期間Ｔ２が満了している。そのため、本図の例では、Ｒｏｎ損失期間Ｔ１がスイッチ電圧ＳＷのハイレベル期間Ｔ２と一致する（Ｔ１＝Ｔ２）。
【0032】
このように、低デューティ条件では、ハイレベル期間Ｔ２に占めるＲｏｎ損失期間Ｔ１の割合（＝Ｔ１／Ｔ２）が増大する。従って、上記のスイッチング損失（Ｒｏｎ損失）が顕在化しやすくなる。
【0033】
以下では、上記の考察に鑑み、低デューティ条件でのスイッチング損失（Ｒｏｎ損失）を削減することのできる駆動回路１０を提案する。
【0034】
＜駆動回路（第１実施形態）＞
図４は駆動回路１０の第１実施形態を示す図である。本実施形態の駆動回路１０は、トランジスタ１１（＝第１トランジスタに相当、例えばＮＭＯＳＦＥＴ）と、トランジスタ１２（＝第２トランジスタに相当、例えばＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、コントローラ１３と、を含む。
図４は駆動回路１０の第１実施形態を示す図である。本実施形態の駆動回路１０は、トランジスタ１１（＝第１トランジスタに相当、例えばＮＭＯＳＦＥＴ）と、トランジスタ１２（＝第２トランジスタに相当、例えばＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、コントローラ１３と、を含む。
【0035】
トランジスタ１１のドレインとトランジスタ１２のソースは、いずれもブートストラップ電圧ＢＳＴ（＝ＳＷ＋Ｖｃ、ただしＶｃは図示しないブートストラップ用キャパシタの充電電圧）の印加端に接続されている。トランジスタ１１のソースとトランジスタ１２のドレインは、いずれも上側ゲート信号ＨＧの印加端に接続されている。
【0036】
このように、トランジスタ１１及び１２は、出力トランジスタＮ１のゲートとブートストラップ電圧ＢＳＴの印加端との間に並列接続されている。なお、出力トランジスタＮ１は、駆動回路１０から見ると、駆動対象トランジスタに相当する。また、ブートストラップ電圧ＢＳＴは、出力トランジスタＮ１のオン電圧に相当する。
【0037】
トランジスタ１１は、Ｎチャネル型（＝第１チャネル型に相当）であってもよい。トランジスタ１２は、Ｐチャネル型（＝第１チャネル型とは異なる第２チャネル型に相当）であってもよい。
【0038】
トランジスタ１１のゲートには、駆動入力信号ＤＲＶＩＮが印加されている。従って、トランジスタ１１は、駆動入力信号ＤＲＶＩＮがハイレベル（例えばＢＳＴ）であるときにオン状態となり、駆動入力信号ＤＲＶＩＮがローレベル（例えばＨＧ）であるときにオフ状態となる。なお、駆動入力信号ＤＲＶＩＮは、入力電圧ＩＮから所望の出力電圧ＯＵＴが得られるように不図示の出力帰還回路で生成される。
【0039】
トランジスタ１２のゲートには、否定論理積信号Ｓ２（詳細については後述）が印加されている。従って、トランジスタ１２は、否定論理積信号Ｓ２がハイレベル（例えばＢＳＴ）であるときにオフ状態となり、否定論理積信号Ｓ２がローレベル（例えばＨＧ）であるときにオン状態となる。
【0040】
コントローラ１３は、出力トランジスタＮ１のオン遷移期間の当初はトランジスタ１１をオン状態として途中からトランジスタ１２もオン状態とするように、先出の否定論理積信号Ｓ２を生成する。
【0041】
本図に即して述べると、コントローラ１３は、コンパレータＣＭＰと否定論理積ゲートＮＡＮＤとを含む。
【0042】
コンパレータＣＭＰは、非反転入力端（＋）に入力されるスイッチ電圧ＳＷと、反転入力端（－）に入力される所定の閾値電圧Ｖｒｅｆ（例えばＩＮ－５Ｖ）とを比較することにより、比較信号Ｓ１を生成する。従って、比較信号Ｓ１は、スイッチ電圧ＳＷが閾値電圧Ｖｒｅｆよりも高いときにハイレベルとなり、スイッチ電圧ＳＷが閾値電圧Ｖｒｅｆよりも低いときにローレベルとなる。
【0043】
否定論理積ゲートＮＡＮＤ（＝論理ゲートに相当）は、比較信号Ｓ１と上側ゲート信号ＨＧ（＝駆動対象トランジスタの制御信号に相当）に応じてトランジスタ１２をオン／オフするように否定論理積信号Ｓ２を生成する。否定論理積信号Ｓ２は、比較信号Ｓ１と上側ゲート信号ＨＧの少なくとも一方がローレベルであるときにハイレベルとなり、比較信号Ｓ１と上側ゲート信号ＨＧの双方がハイレベルであるときにローレベルとなる。
【0044】
このように、本構成例のコントローラ１３は、出力トランジスタＮ１の一端（ソース）に現れるスイッチ電圧ＳＷと所定の閾値電圧Ｖｒｅｆとの比較結果に応じてトランジスタ１２のオンタイミングを決定する。
【0045】
本図に即して述べると、コントローラ１３は、スイッチ電圧ＳＷが閾値電圧Ｖｒｅｆよりも高く、かつ、上側ゲート信号ＨＧがハイレベル（＝オン時の論理レベル）であるときにトランジスタ１２をオン状態とする。
【0046】
図５は、第１実施形態における損失削減動作の一例を示す図である。本図では、上から順に、駆動入力信号ＤＲＶＩＮ、スイッチ電圧ＳＷ、出力トランジスタＮ１のゲート・ソース間電圧ＶｇｓＨ、ドレイン・ソース間電圧ＶｄｓＨ、ドレイン・ソース間電流ＩｄｓＨ、及び、オン抵抗ＲｏｎＨ（＝ＶｄｓＨ／ＩｄｓＨ）が描写されている。
【0047】
なお、ドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨは、縦軸方向に拡大して描写されている。また、本図では、先に説明した図３の右側と同じく、低デューティ条件での挙動が示されている。
【0048】
時刻ｔ３１において、駆動入力信号ＤＲＶＩＮがハイレベルに立ち上げられると、トランジスタ１１がオン状態となる。その結果、出力トランジスタＮ１のゲート・ソース間電圧ＶｇｓＨが上昇し始めると、ドレイン・ソース間電流ＩｄｓＨが流れ始める。一方、この時点では、スイッチ電圧ＳＷがローレベル（≒ＧＮＤ＜Ｖｒｅｆ）に維持される。従って、トランジスタ１２がオフ状態のままとなる。
【0049】
時刻ｔ３２において、ドレイン・ソース間電流ＩｄｓＨの増大が終わると、ドレイン・ソース間電圧ＶｄｓＨが低下し始める。なお、ドレイン・ソース間電圧ＶｄｓＨの低下に伴い、スイッチ電圧ＳＷが上昇し、オン抵抗ＲｏｎＨが低下する。
【0050】
また、時刻ｔ３２において、ゲート・ソース間電圧ＶｇｓＨは、プラトー電圧Ｖｐの近傍で一時停滞する状態（プラトー領域）に至る。
【0051】
時刻ｔ３３において、出力トランジスタＮ１のプラトー領域が満了すると、ゲート・ソース間電圧ＶｇｓＨが再び上昇し始める。この時点では、スイッチ電圧ＳＷが閾値電圧Ｖｒｅｆに達している。従って、トランジスタ１１だけでなくトランジスタ１２もオン状態となる。その結果、ゲート・ソース間電圧ＶｇｓＨは、破線で示した従前の挙動（図３の右側に相当）と比べて急峻に上昇する。また、ドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨについても、破線で示す従前の挙動と比べて急峻に低下していく。
【0052】
時刻ｔ３４では、ゲート・ソース間電圧ＶｇｓＨがブートストラップ電圧ＢＳＴに達してドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨがそれぞれの最小値に達する。すなわち、出力トランジスタＮ１がフルオン状態に至る。
【0053】
時刻ｔ３５において、駆動入力信号ＤＲＶＩＮがローレベルに立ち下げられると、トランジスタ１１及び１２がいずれもオフ状態となり、スイッチ電圧ＳＷのハイレベル期間Ｔ２が満了する。
【0054】
上記一連の損失削減動作では、出力トランジスタＮ１のオン遷移期間の当初（＝時刻ｔ３１～ｔ３３）はトランジスタ１１のみがオン状態とされて、出力トランジスタＮ１のオン遷移期間の途中（＝時刻ｔ３３）からトランジスタ１２もオン状態とされる。
【0055】
その結果、プラトー領域の満了後、より短時間でオン抵抗ＲｏｎＨが最小化される。従って、Ｒｏｎ損失期間Ｔ１’（＝時刻ｔ３３～ｔ３４）が従前のＲｏｎ損失期間Ｔ１（＝時刻ｔ３３～ｔ３５）と比べて短縮される。言い換えると、Ｒｏｎ損失期間Ｔ１’は、スイッチ電圧ＳＷのハイレベル期間Ｔ２（＝時刻ｔ３３～ｔ３５）よりも短くなる（Ｔ１’＜Ｔ２＝Ｔ１）。従って、先のスイッチング損失（Ｒｏｎ損失）が顕在化しにくくなる。
【0056】
＜駆動回路（第２実施形態）＞
図６は、駆動回路１０の第２実施形態を示す図である。本実施形態の駆動回路１０は、先出のトランジスタ１１及び１２とコントローラ１３に加えて、トランジスタ１４（＝第３トランジスタに相当、例えばＮＭＯＳＦＥＴ）と、ダイオード１５及び１６とを含む。
図６は、駆動回路１０の第２実施形態を示す図である。本実施形態の駆動回路１０は、先出のトランジスタ１１及び１２とコントローラ１３に加えて、トランジスタ１４（＝第３トランジスタに相当、例えばＮＭＯＳＦＥＴ）と、ダイオード１５及び１６とを含む。
【0057】
トランジスタ１４のドレインは、上側ゲート信号ＨＧの印加端（＝出力トランジスタＮ１のゲート）に接続されている。トランジスタ１４のソースは、スイッチ電圧ＳＷの印加端に接続されている。トランジスタ１４のゲートは、反転駆動入力信号ｘＤＲＶＩＮの印加端に接続されている。
【0058】
このように接続されたトランジスタ１４は、反転駆動入力信号ｘＤＲＶＩＮがハイレベルであるときにオン状態となり、反転駆動入力信号ｘＤＲＶＩＮがローレベルであるときにオフ状態となる。
【0059】
なお、反転駆動入力信号ｘＤＲＶＩＮは、基本的に駆動入力信号ＤＲＶＩＮの論理反転信号である。従って、トランジスタ１１及び１４は、相補的にオン／オフ制御される。ただし、トランジスタ１１及び１４に過大な貫通電流が流れないように、駆動入力信号ＤＲＶＩＮ及び反転駆動入力信号ｘＤＲＶＩＮには、いわゆるデッドタイム（＝トランジスタ１１及び１４の同時オフ期間）が設けられていてもよい。
【0060】
ダイオード１５のカソードは、ブートストラップ電圧ＢＳＴ（＝オン電圧）の印加端に接続されている。ダイオード１５のアノードは、上側ゲート信号ＨＧの印加端に接続されている。このように接続されたダイオード１５は、ＢＳＴ－ＨＧ間の電圧クランプ素子として機能する。
【0061】
ダイオード１６のカソードは、上側ゲート信号ＨＧの印加端に接続されている。ダイオード１６のアノードは、スイッチ電圧ＳＷの印加端に接続されている。このように接続されたダイオード１６は、ＨＧ－ＳＷ間の電圧クランプ素子として機能する。
【0062】
また、本実施形態の駆動回路１０では、コントローラ１３の内部構成に変更が加えられている。本図に即して述べると、コントローラ１３は、トランジスタＮ１１～Ｎ１５（例えばＮＭＯＳＦＥＴ）と、トランジスタＰ１１～Ｐ１４（例えばＰＭＯＳＦＥＴ）と、抵抗Ｒ１及びＲ２と、インバータＩＮＶ１及びＩＮＶ２と、を含む。
【0063】
トランジスタＰ１１～Ｐ１４それぞれのソースは、いずれもブートストラップ電圧ＢＳＴの印加端に接続されている。トランジスタＮ１２～Ｎ１４それぞれのソースは、いずれもスイッチ電圧ＳＷの印加端に接続されている。
【0064】
トランジスタＰ１１及びＮ１１それぞれのドレインは、いずれもノード電圧Ｖ１の印加端に接続されている。トランジスタＰ１１及びＮ１１それぞれのゲートは、いずれも上側ゲート信号ＨＧの印加端に接続されている。トランジスタＮ１１のソースは、トランジスタＮ１２及びＮ１３それぞれのドレインに接続されている。トランジスタＮ１２のゲートは、トランジスタＮ１２のドレインに接続されている。トランジスタＮ１３のゲートは、トランジスタＮ１４のドレインに接続されている。トランジスタＰ１２及びＮ１４それぞれのゲートは、いずれもノード電圧Ｖ１の印加端に接続されている。トランジスタＰ１２及びＮ１４それぞれのドレインは、いずれもノード電圧Ｖ２の印加端に接続されている。
【0065】
抵抗Ｒ１の第１端は、入力電圧ＩＮの印加端に接続されている。抵抗Ｒ１の第２端は、トランジスタＮ１５のドレインに接続されている。トランジスタＮ１５及びＰ１３それぞれのゲートは、いずれもノード電圧Ｖ２の印加端に接続されている。トランジスタＰ１４のドレインは、抵抗Ｒ２の第１端に接続されている。トランジスタＮ１５のソース、トランジスタＰ１３のドレイン、抵抗Ｒ２の第２端、及び、インバータＩＮＶ１の入力端は、いずれもノード電圧Ｖ３の印加端に接続されている。トランジスタＰ１４のゲート、インバータＩＮＶ１の出力端、及び、インバータＩＮＶ２の入力端は、いずれもノード電圧Ｖ４の印加端に接続されている。インバータＩＮＶ２の出力端とトランジスタ１２のゲートは、いずれもノード電圧Ｖ５の印加端に接続されている。
【0066】
なお、上記構成要素のうち、トランジスタＮ１５は、入力電圧ＩＮの印加端と内部ノード（＝ノード電圧Ｖ３の印加端）との間に接続されたＮチャネル型トランジスタに相当する。また、トランジスタＰ１３は、オン電圧（＝ブートストラップ電圧ＢＳＴ）の印加端と内部ノード（＝ノード電圧Ｖ３の印加端）との間に接続されたＰチャネル型トランジスタに相当する。
【0067】
駆動入力信号ＤＲＶＩＮがハイレベル（＝ＢＳＴ）に立ち上がると、上側ゲート信号ＨＧがハイレベル（＝ＢＳＴ－Ｖｔｈ（１１）、ただしＶｔｈ（１１）はトランジスタ１１のオン閾値電圧）となる。このとき、トランジスタＰ１１がオフ状態となり、トランジスタＮ１１がオン状態となる。従って、ノード電圧Ｖ１がローレベル（＝ＳＷ＋Ｖｔｈ（Ｎ１２）、ただしＶｔｈ（Ｎ１２）はトランジスタＮ１２のオン閾値電圧）となる。
【0068】
ノード電圧Ｖ１がローレベルに立ち下がると、トランジスタＰ１２がオン状態となり、トランジスタＮ１４がオフ状態となる。その結果、ノード電圧Ｖ２がハイレベル（＝ＢＳＴ）となる。このように、駆動入力信号ＤＲＶＩＮがハイレベルであるとき、すなわち、トランジスタ１１がオン状態であるときには、トランジスタＮ１５及びＰ１３それぞれのゲートにブートストラップ電圧ＢＳＴ（＝オン電圧）が印加される。
【0069】
ここで、ブートストラップ電圧ＢＳＴが入力電圧ＩＮよりも高くなると、ノード電圧Ｖ３がローレベル（≒ＩＮ）となる。従って、ノード電圧Ｖ４がハイレベルとなり、ノード電圧Ｖ５がローレベルとなる。その結果、トランジスタ１２がオン状態となる。
【0070】
このように、本実施形態の駆動回路１０において、コントローラ１３は、出力トランジスタＮ１のドレインに印加される入力電圧ＩＮとブートストラップ電圧ＢＳＴ（＝オン電圧）との比較結果に応じて、トランジスタ１２のオンタイミングを決定する。
【0071】
図７は、第２実施形態における損失削減動作の一例を示す図である。本図では、本図では、上から順に、駆動入力信号ＤＲＶＩＮ、ブートストラップ電圧ＢＳＴ（実線）、ノード電圧Ｖ３（小破線）、スイッチ電圧ＳＷ（大破線）、出力トランジスタＮ１のゲート・ソース間電圧ＶｇｓＨ、ドレイン・ソース間電圧ＶｄｓＨ、ドレイン・ソース間電流ＩｄｓＨ、及び、オン抵抗ＲｏｎＨ（＝ＶｄｓＨ／ＩｄｓＨ）が描写されている。
【0072】
なお、ドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨは、縦軸方向に拡大して描写されている。また、本図では、先出の図３の右側及び図５と同じく、低デューティ条件での挙動が示されている。また、吹き出し枠には領域αの拡大図が描写されている。
【0073】
時刻ｔ４１において、駆動入力信号ＤＲＶＩＮがハイレベルに立ち上げられると、トランジスタ１１がオン状態となる。その結果、出力トランジスタＮ１のゲート・ソース間電圧ＶｇｓＨが上昇し始めると、ドレイン・ソース間電流ＩｄｓＨが流れ始める。一方、この時点では、スイッチ電圧ＳＷがローレベル（≒ＧＮＤ）に維持されるので、ブートストラップ電圧ＢＳＴ（＝ＳＷ＋Ｖｃ）が入力電圧ＩＮよりも低い状態となる。また、ノード電圧Ｖ３は、ハイレベル（＝ＢＳＴ－Ｖｔｈ（Ｎ１５）、ただしＶｔｈ（Ｎ１５）はトランジスタＮ１５のオン閾値電圧）となる。従って、トランジスタ１２は、オフ状態のままとなる。
【0074】
時刻ｔ４２において、ドレイン・ソース間電流ＩｄｓＨの増大が終わると、ドレイン・ソース間電圧ＶｄｓＨが低下し始める。なお、ドレイン・ソース間電圧ＶｄｓＨの低下に伴い、スイッチ電圧ＳＷが上昇し、オン抵抗ＲｏｎＨが低下する。
【0075】
また、時刻ｔ４２において、ゲート・ソース間電圧ＶｇｓＨは、プラトー電圧Ｖｐの近傍で一時停滞する状態（プラトー領域）に至る。
【0076】
時刻ｔ４３において、出力トランジスタＮ１のプラトー領域が満了すると、ゲート・ソース間電圧ＶｇｓＨが再び上昇し始める。
【0077】
なお、時刻ｔｘでは、上記したプラトー領域の満了に先立ち、ブートストラップ電圧ＢＳＴが入力電圧ＩＮを上回っている。従って、ノード電圧Ｖ３がローレベル（≒ＩＮ）となるので、トランジスタ１１だけでなくトランジスタ１２もオン状態となる。その結果、ゲート・ソース間電圧ＶｇｓＨは、破線で示す従前の挙動（図３の右側に相当）と比べて急峻に上昇する。また、ドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨについても、破線で示した従前の挙動と比べて急峻に低下していく。
【0078】
このように、本実施形態の駆動回路１０（特にコントローラ１３）では、コンパレータＣＭＰ（図４）を用いてスイッチ電圧ＳＷと閾値電圧Ｖｒｅｆとを比較する第１実施形態（図４）の構成に代えて、トランジスタＮ１５を用いてブートストラップ電圧ＢＳＴと入力電圧ＩＮとを比較する構成が採用されている。本構成によれば、ブートストラップ電圧ＢＳＴが上がり切る前にノード電圧Ｖ３がローレベル（≒ＩＮ）に切り替えられる。従って、先出の第１実施形態と異なり、コンパレータＣＭＰでの信号遅延を考慮せずに済む。
【0079】
時刻ｔ４４では、ゲート・ソース間電圧ＶｇｓＨがブートストラップ電圧ＢＳＴに達してドレイン・ソース間電圧ＶｄｓＨ及びオン抵抗ＲｏｎＨがそれぞれの最小値に達する。すなわち、出力トランジスタＮ１がフルオン状態に至る。
【0080】
時刻ｔ４５において、駆動入力信号ＤＲＶＩＮがローレベルに立ち下げられると、トランジスタ１１及び１２がいずれもオフ状態となり、スイッチ電圧ＳＷのハイレベル期間Ｔ２が満了する。
【0081】
上記一連の損失削減動作によれば、先出の第１実施形態と同じく、出力トランジスタＮ１のオン遷移期間の当初（＝時刻ｔ４１～ｔ４３）はトランジスタ１１のみがオン状態とされて、出力トランジスタＮ１のオン遷移期間の途中（＝時刻ｔ４３）からトランジスタ１２もオン状態とされる。
【0082】
その結果、プラトー領域の満了後、より短時間でオン抵抗ＲｏｎＨが最小化される。従って、Ｒｏｎ損失期間Ｔ１’（＝時刻ｔ４３～ｔ４４）が従前のＲｏｎ損失期間Ｔ１（＝時刻ｔ４３～ｔ４５）と比べて短縮される。言い換えると、Ｒｏｎ損失期間Ｔ１’は、スイッチ電圧ＳＷのハイレベル期間Ｔ２（＝時刻ｔ４３～ｔ４５）よりも短くなる（Ｔ１’＜Ｔ２＝Ｔ１）。従って、先のスイッチング損失（Ｒｏｎ損失）が顕在化しにくくなる。
【0083】
なお、上記した第１及び第２実施形態の損失削減動作は、いずれもオンデューティＤｏｎに依らず常に実施される。従って、低デューティ条件での損失削減効果はもちろん、高デューティ条件での損失削減効果も少なからず期待できる。
【0084】
＜変形例＞
上記実施形態では、ハーフブリッジ出力段を形成する出力トランジスタＮ１のオン抵抗を最小化して低デューティ条件でのスイッチング損失（Ｒｏｎ損失）を削減する構成が例示されている。ただし、本開示の適用対象は、これに限定されるものではない。
上記実施形態では、ハーフブリッジ出力段を形成する出力トランジスタＮ１のオン抵抗を最小化して低デューティ条件でのスイッチング損失（Ｒｏｎ損失）を削減する構成が例示されている。ただし、本開示の適用対象は、これに限定されるものではない。
【0085】
例えば、一つの変形例としては、同期整流トランジスタＮ２のオン抵抗を最小化して高デューティ条件でのスイッチング損失（Ｒｏｎ損失）を削減する構成が考えられる。
【0086】
また、本開示は、ＧａＮデバイスを駆動する場合だけでなく、Ｓｉデバイスを駆動する場合にも有用である。
【0087】
＜駆動回路（第３実施形態）＞
図８は、駆動回路１０の第３実施形態を示す図である。本実施形態の駆動回路１０は、出力トランジスタＮ１を駆動する上側ドライバＤＲＶＨの構成要素として、先出のトランジスタ１１及び１２と、コントローラ１３と、トランジスタ１４と、を含む。なお、コントローラ１３は、インバータＩＮＶ３を含む。
図８は、駆動回路１０の第３実施形態を示す図である。本実施形態の駆動回路１０は、出力トランジスタＮ１を駆動する上側ドライバＤＲＶＨの構成要素として、先出のトランジスタ１１及び１２と、コントローラ１３と、トランジスタ１４と、を含む。なお、コントローラ１３は、インバータＩＮＶ３を含む。
【0088】
トランジスタ１１のドレインとトランジスタ１２のソースは、いずれもブートストラップ電圧ＢＳＴの印加端（＝出力トランジスタＮ１のドレイン）に接続されている。トランジスタ１１のソースとトランジスタ１２及び１４それぞれのドレインは、いずれも上側ゲート信号ＨＧの印加端（＝出力トランジスタＮ１のゲート）に接続されている。トランジスタ１４のソースは、スイッチ電圧ＳＷの印加端（＝出力トランジスタＮ１のソース）に接続されている。トランジスタ１１のゲートとインバータＩＮＶ３の入力端は、いずれも上側駆動入力信号ＤＩＮＨの印加端に接続されている。トランジスタ１２及び１４それぞれのゲートは、いずれも反転上側駆動入力信号ｘＤＩＮＨの印加端（＝インバータＩＮＶ３の出力端）に接続されている。
【0089】
トランジスタ１１は、上側駆動入力信号ＤＩＮＨがハイレベルであるときにオン状態となる。また、トランジスタ１１は、上側駆動入力信号ＤＩＮＨがローレベルであるときにオフ状態となる。
【0090】
トランジスタ１２は、反転上側駆動入力信号ｘＤＩＮＨがハイレベルであるときにオフ状態となる。また、トランジスタ１２は、反転上側駆動入力信号ｘＤＩＮＨがローレベルであるときにオン状態となる。
【0091】
トランジスタ１４は、反転上側駆動入力信号ｘＤＩＮＨがハイレベルであるときにオン状態となる。また、トランジスタ１４は、反転上側駆動入力信号ｘＤＩＮＨがローレベルであるときにオフ状態となる。
【0092】
インバータＩＮＶ３は、上側駆動入力信号ＤＩＮＨの論理レベルを反転させて反転上側駆動入力信号ｘＤＩＮＨを生成する。反転上側駆動入力信号ｘＤＩＮＨは、上側駆動入力信号ＤＩＮＨがハイレベルであるときにローレベルとなる。また、反転上側駆動入力信号ｘＤＩＮＨは、上側駆動入力信号ＤＩＮＨがローレベルであるときにハイレベルとなる。
【0093】
なお、反転上側駆動入力信号ｘＤＩＮＨは、上側駆動入力信号ＤＩＮＨがハイレベルに立ち上がってから、インバータＩＮＶ３での信号遅延分だけ遅れてローレベルに立ち下がる。従って、出力トランジスタＮ１のオン遷移期間において、当初はトランジスタ１１のみがオン状態となり、途中からトランジスタ１２もオン状態となる。
【0094】
また、本実施形態の駆動回路１０は、同期整流トランジスタＮ２を駆動する下側ドライバＤＲＶＬの構成要素として、トランジスタ１７（＝下側ドライバＤＲＶＬの第１トランジスタに相当、例えばＮＭＯＳＦＥＴ）と、トランジスタ１８（＝下側ドライバＤＲＶＬの第２トランジスタに相当、例えばＰＭＯＳＦＥＴ）と、コントローラ１９と、トランジスタ１Ａ（＝下側ドライバＤＲＶＬの第３トランジスタに相当、例えばＮＭＯＳＦＥＴ）と、を含む。なお、コントローラ１９は、インバータＩＮＶ４を含む。
【0095】
トランジスタ１７のドレインとトランジスタ１８のソースは、いずれも内部電源電圧ＶＲＥＧの印加端（＝同期整流トランジスタＮ２のドレイン）に接続されている。トランジスタ１７のソースとトランジスタ１８及び１Ａそれぞれのドレインは、いずれも下側ゲート信号ＬＧの印加端（＝同期整流トランジスタＮ２のゲート）に接続されている。トランジスタ１Ａのソースは、接地端、すなわち、接地電圧ＧＮＤの印加端（＝同期整流トランジスタＮ２のソース）に接続されている。トランジスタ１７のゲートとインバータＩＮＶ４の入力端は、いずれも下側駆動入力信号ＤＩＮＬの印加端に接続されている。トランジスタ１８及び１Ａそれぞれのゲートは、いずれも反転下側駆動入力信号ｘＤＩＮＬの印加端（＝インバータＩＮＶ４の出力端）に接続されている。
【0096】
トランジスタ１７は、下側駆動入力信号ＤＩＮＬがハイレベルであるときにオン状態となる。また、トランジスタ１７は、下側駆動入力信号ＤＩＮＬがローレベルであるときにオフ状態となる。
【0097】
トランジスタ１８は、反転下側駆動入力信号ｘＤＩＮＬがハイレベルであるときにオフ状態となる。また、トランジスタ１８は、反転下側駆動入力信号ｘＤＩＮＬがローレベルであるときにオン状態となる。
【0098】
トランジスタ１Ａは、反転下側駆動入力信号ｘＤＩＮＬがハイレベルであるときにオン状態となる。また、トランジスタ１Ａは、反転下側駆動入力信号ｘＤＩＮＬがローレベルであるときにオフ状態となる。
【0099】
インバータＩＮＶ４は、下側駆動入力信号ＤＩＮＬの論理レベルを反転させて反転下側駆動入力信号ｘＤＩＮＬを生成する。反転下側駆動入力信号ｘＤＩＮＬは、下側駆動入力信号ＤＩＮＬがハイレベルであるときにローレベルとなる。また、反転下側駆動入力信号ｘＤＩＮＬは、下側駆動入力信号ＤＩＮＬがローレベルであるときにハイレベルとなる。
【0100】
なお、反転下側駆動入力信号ｘＤＩＮＬは、下側駆動入力信号ＤＩＮＬがハイレベルに立ち上がってから、インバータＩＮＶ４での信号遅延分だけ遅れてローレベルに立ち下がる。従って、同期整流トランジスタＮ２のオン遷移期間において、当初はトランジスタ１７のみがオン状態となり、途中からトランジスタ１８もオン状態となる。
【0101】
＜ゲート信号のリンギングに関する考察＞
図９は、先出のトランジスタ１１が未導入であると仮定した場合に上側ゲート信号ＨＧのリンギングが生じる様子を示す図である。なお、本図の左側には、リンギングを伴わない上側ゲート信号ＨＧの立ち上がり挙動（理想的な挙動）が描写されている。一方、本図の右側には、リンギングを伴う上側ゲート信号ＨＧの立ち上がり挙動が描写されている。
図９は、先出のトランジスタ１１が未導入であると仮定した場合に上側ゲート信号ＨＧのリンギングが生じる様子を示す図である。なお、本図の左側には、リンギングを伴わない上側ゲート信号ＨＧの立ち上がり挙動（理想的な挙動）が描写されている。一方、本図の右側には、リンギングを伴う上側ゲート信号ＨＧの立ち上がり挙動が描写されている。
【0102】
Ｎチャネル型のトランジスタ１１が未導入である場合、出力トランジスタＮ１のオン遷移期間には、Ｐチャネル型のトランジスタ１２のみを用いて上側ゲート信号ＨＧがハイレベルに立ち上げられる。この場合、上側ゲート信号ＨＧは、トランジスタ１２を介してブートストラップ電圧ＢＳＴまで一気に引き上げられる（本図の左側を参照）。
【0103】
そのため、何らかの要因で上側ゲート信号ＨＧにリンギングが生じると、上側ゲート信号ＨＧが出力トランジスタＮ１のゲート耐圧を超えてオーバーシュートするおそれがある（本図の右側を参照）。特に、ＧａＮデバイスは、一般的なＳｉデバイスと比べてゲート耐圧が低いので、オーバーシュート対策が重要となり得る。
【0104】
図１０は、先出のトランジスタ１１の導入により上側ゲート信号ＨＧのリンギングが抑制される様子を示す図である。先の図９と同様、本図の左側には、リンギングを伴わない上側ゲート信号ＨＧの立ち上がり挙動（理想的な挙動）が描写されている。一方、本図の右側には、リンギングを伴う上側ゲート信号ＨＧの立ち上がり挙動が描写されている。
【0105】
Ｎチャネル型のトランジスタ１１が導入されている場合、出力トランジスタＮ１のオン期間において、当初にはトランジスタ１１のみがオン状態となる。この場合、上側ゲート信号ＨＧは、ブートストラップ電圧ＢＳＴよりもトランジスタ１１のオン閾値電圧Ｖｔｈだけ低い電圧（＝ＢＳＴ－Ｖｔｈ）までしか上昇しない（本図の右側を参照）。従って、上側ゲート信号ＨＧにリンギングが生じても、上側ゲート信号ＨＧが出力トランジスタＮ１のゲート耐圧を超えてオーバーシュートし難くなる。
【0106】
【0107】
＜ＰＭＯＳＦＥＴのオンタイミング制御に関する考察＞
これまで説明してきたように、互いに並列接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴが順次オン状態とされる構成では、ＰＭＯＳＦＥＴのオンタイミングを適切に設定することが重要となる。
これまで説明してきたように、互いに並列接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴが順次オン状態とされる構成では、ＰＭＯＳＦＥＴのオンタイミングを適切に設定することが重要となる。
【0108】
例えば、重負荷時と軽負荷時では、同期整流トランジスタＮ２のプラトー領域（＝ゲート・ソース間電圧ＶｇｓＬがプラトー電圧Ｖｐの近傍で一時停滞する領域）が異なる。より具体的に述べると、同期整流トランジスタＮ２のプラトー領域は、負荷が軽いほど長くなる傾向がある。
【0109】
ただし、トランジスタ１８のオンタイミングが軽負荷時の最適タイミングに合わせて固定的に設定されている場合、重負荷時にはトランジスタ１８のオンタイミングが重負荷時の最適タイミングよりも遅れる。その結果、Ｒｏｎ損失が十分に抑えられなくなる。
【0110】
逆に、トランジスタ１８のオンタイミングが重負荷時の最適タイミングに合わせて固定的にされている場合、軽負荷時にはトランジスタ１８のオンタイミングが軽負荷時の最適タイミングよりも早くなる。その結果、リンギングが十分に抑えられなくなる。
【0111】
図１１は、トランジスタ１８のオンタイミング制御において、負荷の軽重に応じた背反が生じる様子を示す図である。本図では、上から順に、スイッチ電圧ＳＷ、同期整流トランジスタＮ２のゲート・ソース間電圧ＶｇｓＬ、ドレイン・ソース間電圧ＶｄｓＬ、ドレイン・ソース間電流ＩｄｓＬ、及び、オン抵抗ＲｏｎＬ（＝ＶｄｓＬ／ＩｄｓＬ）が描写されている。
【0112】
なお、ドレイン・ソース間電圧ＶｄｓＬ及びオン抵抗ＲｏｎＬは、縦軸方向に拡大して描写されている。また、本図の左側には、重負荷時の挙動が示されている。一方、本図の右側には、軽負荷時の挙動が示されている。
【0113】
区間Ｔ１１（＝時刻ｔ５４～ｔ５６）及びＴ２１（＝時刻ｔ６４～ｔ６６）は、それぞれ、同期整流トランジスタＮ２のオン抵抗ＲｏｎＬが比較的高い区間を示している。すなわち、区間Ｔ１１及びＴ２１は、先出のＲｏｎ損失区間に相当する。
【0114】
区間Ｔ１２（＝時刻ｔ５３～ｔ５５）及びＴ２２（＝時刻ｔ６２～ｔ６５）は、それぞれ、トランジスタ１７がオン状態とされており、トランジスタ１８がオフ状態とされている区間（＝ＮＭＯＳ駆動区間）を示している。
【0115】
区間Ｔ１３（＝時刻ｔ５６～ｔ５７）は、軽負荷時のプラトー領域を考慮して設定される重負荷時のＮＭＯＳ駆動延長区間を示している。区間Ｔ２３（＝時刻ｔ６３～ｔ６４）は、軽負荷時のプラトー領域を示している。
【0116】
区間Ｔ１１及びＴ２１において、ゲート・ソース間電圧ＶｇｓＬは、内部電源電圧ＶＲＥＧからトランジスタ１８のオン閾値電圧Ｖｔｈを差し引いた電圧値（＝ＶＲＥＧ－Ｖｔｈ）までしか上がらない。従って、区間Ｔ１１及びＴ２１では、同期整流トランジスタＮ２がフルオン状態とならない。
【0117】
ところで、トランジスタ１８のオンタイミングが軽負荷時の最適タイミングに合わせて固定的に設定されている場合、重負荷時にはトランジスタ１８のオンタイミングが重負荷時の最適タイミングよりも遅れる。
【0118】
本図に即して述べると、トランジスタ１８のオンタイミングは、区間Ｔ１１の満了タイミングではなく、さらに軽負荷時のプラトー領域に相当する区間Ｔ１３が経過したタイミングとなる。すなわち、区間Ｔ１１は、区間Ｔ１１’（＝時刻ｔ５４～ｔ５７）まで延長され得る。その結果、Ｒｏｎ損失が増大する。特に、スイッチング周波数が高くなると、スイッチ電圧ＳＷのローレベル期間に占める区間Ｔ１１’の割合が大きくなる。従ってＲｏｎ損失が顕在化しやすくなる。
【0119】
＜駆動回路（第４実施形態）＞
図１２は駆動回路１０の第４実施形態を示す図である。本実施形態の駆動回路１０において、下側ドライバＤＲＶＬに含まれるコントローラ１９は、同期整流トランジスタＮ２のオン遷移期間（＝下側ゲート信号ＬＧのハイレベル遷移期間）において、当初はトランジスタ１７をオン状態として途中からトランジスタ１８もオン状態とするようにトランジスタ１８のオンタイミング制御を行う。
図１２は駆動回路１０の第４実施形態を示す図である。本実施形態の駆動回路１０において、下側ドライバＤＲＶＬに含まれるコントローラ１９は、同期整流トランジスタＮ２のオン遷移期間（＝下側ゲート信号ＬＧのハイレベル遷移期間）において、当初はトランジスタ１７をオン状態として途中からトランジスタ１８もオン状態とするようにトランジスタ１８のオンタイミング制御を行う。
【0120】
本図に即して述べると、コントローラ１９は、コンパレータＣＭＰ２と否定論理積ゲートＮＡＮＤ２とを含む。
【0121】
コンパレータＣＭＰ２は、反転入力端（－）に入力されるスイッチ電圧ＳＷと、非反転入力端（＋）に入力される所定の閾値電圧Ｖｒｅｆ（例えばＶＲＥＧ／２）とを比較することにより、比較信号Ｓ２１を生成する。従って、比較信号Ｓ２１は、スイッチ電圧ＳＷが閾値電圧Ｖｒｅｆよりも低いときにハイレベルとなり、スイッチ電圧ＳＷが閾値電圧Ｖｒｅｆよりも高いときにローレベルとなる。
【0122】
否定論理積ゲートＮＡＮＤ２（＝論理ゲートに相当）は、比較信号Ｓ２１と下側ゲート信号ＬＧ（＝下側ドライバＤＲＶＬの駆動対象となる同期整流トランジスタＮ２の制御信号に相当）に応じてトランジスタ１８をオン／オフするように否定論理積信号Ｓ２２を生成する。否定論理積信号Ｓ２２は、比較信号Ｓ２１と下側ゲート信号ＬＧの少なくとも一方がローレベルであるときにハイレベルとなり、比較信号Ｓ２１と下側ゲート信号ＬＧの双方がハイレベルであるときにローレベルとなる。
【0123】
このように、本構成例のコントローラ１９は、同期整流トランジスタＮ２の一端（ソース）に現れるスイッチ電圧ＳＷと所定の閾値電圧Ｖｒｅｆとの比較結果に応じてトランジスタ１８のオンタイミングを決定する。
【0124】
本図に即して述べると、コントローラ１９は、スイッチ電圧ＳＷが閾値電圧Ｖｒｅｆよりも低く、かつ、下側ゲート信号ＬＧがハイレベル（＝オン時の論理レベル）であるときにトランジスタ１８をオン状態とする。
【0125】
図１３は、トランジスタ１８のオンタイミング制御において、負荷の軽重に応じた背反が解消される様子を示す図である。本図では、先出の図１１と同様、上から順に、スイッチ電圧ＳＷ、同期整流トランジスタＮ２のゲート・ソース間電圧ＶｇｓＬ、ドレイン・ソース間電圧ＶｄｓＬ、ドレイン・ソース間電流ＩｄｓＬ、及び、オン抵抗ＲｏｎＬ（＝ＶｄｓＬ／ＩｄｓＬ）が描写されている。
【0126】
なお、ドレイン・ソース間電圧ＶｄｓＬ及びオン抵抗ＲｏｎＬは、縦軸方向に拡大して描写されている。また、本図の左側には、重負荷時の挙動が示されている。一方、本図の右側には、軽負荷時の挙動が示されている。
【0127】
本図で新たに描写された時刻ｔ５ｘ及びｔ６ｘは、それぞれ、スイッチ電圧ＳＷが閾値電圧Ｖｒｅｆよりも低く、かつ、下側ゲート信号ＬＧがハイレベル（＝オン時の論理レベル）であることが検出されるタイミングを示している。
【0128】
トランジスタ１８のオンタイミングは、時刻ｔ５ｘ及びｔ６ｘの到来後、否定論理積ゲートＮＡＮＤ２及びこれに後続するプリドライバ（不図示）の信号遅延区間Ｔ１４及びＴ２４が経過するタイミングに設定されると良い。
【0129】
本実施形態の駆動回路１０であれば、負荷の軽重に応じてトランジスタ１８のオンタイミングが可変的に設定される。そのため、重負荷時において、区間Ｔ１１を区間Ｔ１１’に延長する必要がなくなる。従って、Ｒｏｎ損失の低減とリンギングの抑制を両立することが可能となる。
【0130】
＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。
以下では、上記で説明した種々の実施形態について総括的に述べる。
【0131】
例えば、本明細書中に開示されている駆動回路は、駆動対象トランジスタの制御端とオン電圧の印加端との間に並列接続されるように構成された第１トランジスタ及び第２トランジスタと、前記駆動対象トランジスタのオン遷移期間の当初は前記第１トランジスタをオン状態として途中から前記第２トランジスタもオン状態とするように構成されたコントローラと、を備える構成（第１の構成）とされている。
【0132】
なお、上記第１の構成による駆動回路において、前記第１トランジスタは、第１チャネル型であり、前記第２トランジスタは、前記第１チャネル型とは異なる第２チャネル型である構成（第２の構成）としてもよい。
【0133】
また、上記第１又は第２の構成による駆動回路において、前記コントローラは、前記駆動対象トランジスタのプラトー領域が満了してから前記第２トランジスタをオン状態とする構成（第３の構成）としてもよい。
【0134】
上記第１～第３いずれかの構成による駆動回路において、前記コントローラは、前記駆動対象トランジスタの一端に現れるスイッチ電圧と所定の閾値電圧との比較結果に応じて前記第２トランジスタのオンタイミングを決定する構成（第４の構成）としてもよい。
【0135】
また、上記第４の構成による駆動回路において、前記コントローラは、前記スイッチ電圧と前記閾値電圧とを比較して比較信号を生成するように構成されたコンパレータと、前記比較信号と前記駆動対象トランジスタの制御信号に応じて前記第２トランジスタをオン／オフするように構成された論理ゲートと、を含む構成（第５の構成）としてもよい。
【0136】
また、上記第５の構成による駆動回路において、前記駆動対象トランジスタは、入力電圧の印加端と前記スイッチ電圧の印加端との間に接続され、前記コントローラは、前記スイッチ電圧が前記閾値電圧よりも高く、かつ、前記制御信号がオン時の論理レベルであるときに前記第２トランジスタをオン状態とする構成（第６の構成）としてもよい。
【0137】
また、上記第５の構成による駆動回路において、前記駆動対象トランジスタは、前記スイッチ電圧の印加端と基準電圧の印加端との間に接続され、前記コントローラは、前記スイッチ電圧が前記閾値電圧よりも低く、かつ、前記制御信号がオン時の論理レベルであるときに前記第２トランジスタをオン状態とする構成（第７の構成）としてもよい。
【0138】
上記第１～第３いずれかの構成による駆動回路において、前記コントローラは、前記駆動対象トランジスタの一端に印加される入力電圧と前記オン電圧との比較結果に応じて前記第２トランジスタのオンタイミングを決定する構成（第８の構成）としてもよい。
【0139】
また、上記第８の構成による駆動回路において、前記コントローラは、前記入力電圧の印加端と内部ノードとの間に接続されたＮチャネル型トランジスタと、前記オン電圧の印加端と前記内部ノードとの間に接続されたＰチャネル型トランジスタとを含み、前記Ｎチャネル型トランジスタ及び前記Ｐチャネル型トランジスタそれぞれの制御端には、前記第１トランジスタがオン状態であるときに前記オン電圧が印加され、前記第２トランジスタは、前記内部ノードに現れるノード電圧に応じてオン／オフされる構成（第９の構成）としてもよい。
【0140】
また、上記第１～第９いずれかの構成による駆動回路において、前記駆動対象トランジスタは、ＧａＮデバイスである構成（第１０の構成）にしてもよい。
【0141】
また、上記第１～１０いずれかの構成による駆動回路において、前記駆動対象トランジスタの最小オン時間は、２０ｎｓ未満である構成（第１１の構成）としてもよい。
【0142】
また、例えば、本明細書中に開示されているスイッチング電源は、上記第１～第１１いずれかの構成による駆動回路を備える構成（第１２の構成）とされている。
【0143】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【0144】
１ スイッチング電源
１０ 駆動回路
１１、１７ 第１トランジスタ（ＮＭＯＳＦＥＴ）
１２、１８ 第２トランジスタ（ＰＭＯＳＦＥＴ）
１３、１９ コントローラ
１４、１Ａ 第３トランジスタ（ＮＭＯＳＦＥＴ）
１５、１６ ダイオード
Ｃ１ キャパシタ
ＣＭＰ、ＣＭＰ２ コンパレータ
ＤＲＶＨ 上側ドライバ
ＤＲＶＬ 下側ドライバ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４ インバータ
Ｌ１ インダクタ
Ｎ１ 出力トランジスタ（ＮＭＯＳＦＥＴ）
Ｎ２ 同期整流トランジスタ（ＮＭＯＳＦＥＴ）
Ｎ１１～Ｎ１５ トランジスタ（ＮＭＯＳＦＥＴ）
ＮＡＮＤ、ＮＡＮＤ２ 否定論理積ゲート
Ｐ１１～Ｐ１４ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ１、Ｒ２ 抵抗
１０ 駆動回路
１１、１７ 第１トランジスタ（ＮＭＯＳＦＥＴ）
１２、１８ 第２トランジスタ（ＰＭＯＳＦＥＴ）
１３、１９ コントローラ
１４、１Ａ 第３トランジスタ（ＮＭＯＳＦＥＴ）
１５、１６ ダイオード
Ｃ１ キャパシタ
ＣＭＰ、ＣＭＰ２ コンパレータ
ＤＲＶＨ 上側ドライバ
ＤＲＶＬ 下側ドライバ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４ インバータ
Ｌ１ インダクタ
Ｎ１ 出力トランジスタ（ＮＭＯＳＦＥＴ）
Ｎ２ 同期整流トランジスタ（ＮＭＯＳＦＥＴ）
Ｎ１１～Ｎ１５ トランジスタ（ＮＭＯＳＦＥＴ）
ＮＡＮＤ、ＮＡＮＤ２ 否定論理積ゲート
Ｐ１１～Ｐ１４ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ１、Ｒ２ 抵抗
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
