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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024031772
(43)【公開日】2024-03-07
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240229BHJP
H10B 41/27 20230101ALI20240229BHJP
H10B 41/50 20230101ALI20240229BHJP
H10B 43/50 20230101ALI20240229BHJP
H01L 21/336 20060101ALI20240229BHJP
【ＦＩ】
H10B43/27
H10B41/27
H10B41/50
H10B43/50
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023047179
(22)【出願日】2023-03-23
(31)【優先権主張番号】P 2022134523
(32)【優先日】2022-08-25
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】岡田 信彬
(72)【発明者】
【氏名】千葉 明彦
(72)【発明者】
【氏名】的場 賢一
(72)【発明者】
【氏名】杉浦 春菜
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083GA10
5F083GA27
5F083JA04
5F083JA05
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083MA06
5F083MA16
5F083MA19
5F101BA02
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】 （修正有）
【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板２００に設けられ、第１方向Ｘ及び第１方向と交差する第２方向Ｙに並ぶ複数のトランジスタＷＬＳＷと、半導体基板と複数の電圧供給配線ＣＧＩとの間に設けられた第１配線層と、を備える。複数のトランジスタは、それぞれ、ソース領域ＲＳＯと、ソース領域と第２方向に並ぶドレイン領域ＲＤＲとを含む。第１配線層は、第１方向及び第２方向と交差する第３方向Ｚから見て複数のソース領域と重なる位置に設けられ、複数のソース領域及び複数の電圧供給配線に電気的に接続された複数の第１接続部と、第３方向から見て複数のソース領域と重なる位置に設けられ、複数のドレイン領域及び複数の導電層に電気的に接続された複数の第２接続部と、第２方向に並ぶ一対の第２接続部の間に設けられた通過配線領域とを含む。
【選択図】図１７
【解決手段】半導体記憶装置は、半導体基板２００に設けられ、第１方向Ｘ及び第１方向と交差する第２方向Ｙに並ぶ複数のトランジスタＷＬＳＷと、半導体基板と複数の電圧供給配線ＣＧＩとの間に設けられた第１配線層と、を備える。複数のトランジスタは、それぞれ、ソース領域ＲＳＯと、ソース領域と第２方向に並ぶドレイン領域ＲＤＲとを含む。第１配線層は、第１方向及び第２方向と交差する第３方向Ｚから見て複数のソース領域と重なる位置に設けられ、複数のソース領域及び複数の電圧供給配線に電気的に接続された複数の第１接続部と、第３方向から見て複数のソース領域と重なる位置に設けられ、複数のドレイン領域及び複数の導電層に電気的に接続された複数の第２接続部と、第２方向に並ぶ一対の第２接続部の間に設けられた通過配線領域とを含む。
【選択図】図１７
【特許請求の範囲】
【請求項1】
半導体基板と、
複数の電圧供給配線と、
前記半導体基板に設けられ、第１方向に並ぶと共に、前記第１方向と交差する第２方向に並ぶ複数のトランジスタと、
前記半導体基板と前記複数の電圧供給配線との間に設けられた第１配線層と、
を備え、
前記複数のトランジスタは、それぞれ、ソース領域と、前記ソース領域と前記第２方向に並ぶドレイン領域とを含み、
前記第１配線層は、
前記第１方向及び前記第２方向と交差する第３方向から見て前記複数のソース領域と重なる位置に設けられ、前記複数のソース領域及び前記複数の電圧供給配線に電気的に接続された複数の第１接続部と、
前記第３方向から見て前記複数のソース領域と重なる位置に設けられ、前記複数のドレイン領域及び複数の導電層に電気的に接続された複数の第２接続部と、
前記第２方向に並ぶ一対の前記第２接続部の間に設けられた通過配線領域と
を含み、
前記通過配線領域は、前記第１方向に延伸する一又は複数の通過配線を含む
半導体記憶装置。
複数の電圧供給配線と、
前記半導体基板に設けられ、第１方向に並ぶと共に、前記第１方向と交差する第２方向に並ぶ複数のトランジスタと、
前記半導体基板と前記複数の電圧供給配線との間に設けられた第１配線層と、
を備え、
前記複数のトランジスタは、それぞれ、ソース領域と、前記ソース領域と前記第２方向に並ぶドレイン領域とを含み、
前記第１配線層は、
前記第１方向及び前記第２方向と交差する第３方向から見て前記複数のソース領域と重なる位置に設けられ、前記複数のソース領域及び前記複数の電圧供給配線に電気的に接続された複数の第１接続部と、
前記第３方向から見て前記複数のソース領域と重なる位置に設けられ、前記複数のドレイン領域及び複数の導電層に電気的に接続された複数の第２接続部と、
前記第２方向に並ぶ一対の前記第２接続部の間に設けられた通過配線領域と
を含み、
前記通過配線領域は、前記第１方向に延伸する一又は複数の通過配線を含む
半導体記憶装置。
【請求項2】
前記半導体基板と前記第１配線層との間に設けられた第２配線層を備え、
前記第２配線層は、
前記第３方向から見て前記複数のソース領域と重なる位置に設けられ、前記複数の第１接続部及び前記複数のソース領域に電気的に接続された複数の第３接続部と、
前記第３方向から見て前記複数のソース領域と重なる位置に設けられ、前記複数の第２接続部に電気的に接続された複数の第４接続部と
前記第３方向から見て前記複数のドレイン領域と重なる位置に設けられ、前記複数の第４接続部及び前記複数のドレイン領域に電気的に接続された複数の第５接続部と
を含む
請求項１記載の半導体記憶装置。
前記第２配線層は、
前記第３方向から見て前記複数のソース領域と重なる位置に設けられ、前記複数の第１接続部及び前記複数のソース領域に電気的に接続された複数の第３接続部と、
前記第３方向から見て前記複数のソース領域と重なる位置に設けられ、前記複数の第２接続部に電気的に接続された複数の第４接続部と
前記第３方向から見て前記複数のドレイン領域と重なる位置に設けられ、前記複数の第４接続部及び前記複数のドレイン領域に電気的に接続された複数の第５接続部と
を含む
請求項１記載の半導体記憶装置。
【請求項3】
前記複数の第４接続部の前記第１方向の位置と、前記複数の第５接続部の前記第１方向の位置とは、同一であり又は異なる
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記第２接続部と前記通過配線領域との間に、前記第１方向に延伸するシールド配線が設けられる
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項5】
前記第３方向に並ぶ前記複数の導電層を含み、前記複数の導電層が前記第２方向に並ぶ複数の積層構造と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層と対向する複数の半導体柱を含むメモリ領域と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層に電気的に接続された複数の第１ビアコンタクト電極を含むフックアップ領域と
を備える請求項１記載の半導体記憶装置。
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層と対向する複数の半導体柱を含むメモリ領域と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層に電気的に接続された複数の第１ビアコンタクト電極を含むフックアップ領域と
を備える請求項１記載の半導体記憶装置。
【請求項6】
前記複数のトランジスタは、前記第３方向から見て前記フックアップ領域及び前記メモリ領域の一部と重なる位置に設けられる
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項7】
前記複数の電圧供給配線は、前記第２方向に延伸し、前記第３方向に並ぶ
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項8】
前記第２接続部と前記シールド配線との間に設けられたフックアップ配線領域を備え、
前記フックアップ配線領域は、前記第１方向に離間した２つの前記第２接続部を接続するフックアップ配線が複数設けられる
請求項１記載の半導体記憶装置。
前記フックアップ配線領域は、前記第１方向に離間した２つの前記第２接続部を接続するフックアップ配線が複数設けられる
請求項１記載の半導体記憶装置。
【請求項9】
前記フックアップ配線の前記第２方向の幅は、前記第２接続部に近い前記フックアップ配線よりも、前記シールド配線に近い前記フックアップ配線の方が大きい
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項10】
前記通過配線は、電圧を伝達する第１通過配線と、制御信号を伝達する第２通過配線とを含み、
前記第１通過配線の前記第２方向の幅は、前記第２通過配線の前記第２方向の幅よりも大きい
請求項１記載の半導体記憶装置。
前記第１通過配線の前記第２方向の幅は、前記第２通過配線の前記第２方向の幅よりも大きい
請求項１記載の半導体記憶装置。
【請求項11】
前記第１方向の第１の位置において第２方向に延伸する直線を横切るフックアップ配線の数が、前記第１方向の第２の位置において前記直線を横切る前記フックアップ配線の数よりも多く、前記第１の位置を含む前記フックアップ配線の第１部分における前記第２方向の幅を、前記第１部分以外の第２部分における前記第２方向の幅よりも小さくする
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項12】
前記複数の第１接続部及び前記複数の第３接続部は、それぞれ前記第３方向から見て重なり、
前記複数の第２接続部及び前記複数の第４接続部は、それぞれ前記第３方向から見て重なる
請求項２記載の半導体記憶装置。
前記複数の第２接続部及び前記複数の第４接続部は、それぞれ前記第３方向から見て重なる
請求項２記載の半導体記憶装置。
【請求項13】
前記複数の第１接続部は、前記第３方向から見て、前記第１方向に並ぶ前記複数のソース領域をまたがる領域と重なる第１領域において、前記第１方向に並び、
前記複数の第２接続部は、前記第１領域と前記第２方向の両側に近接した第２領域において、前記第１方向に並ぶ
請求項１記載の半導体記憶装置。
前記複数の第２接続部は、前記第１領域と前記第２方向の両側に近接した第２領域において、前記第１方向に並ぶ
請求項１記載の半導体記憶装置。
【請求項14】
前記複数の第１接続部及び前記複数の第２接続部は、前記第３方向から見て、前記第１方向に並ぶ前記複数のソース領域をまたがる領域と重なる第１領域において、前記第１方向に並び、
２つの前記第２接続部の間に前記第１接続部が設けられる
請求項１記載の半導体記憶装置。
２つの前記第２接続部の間に前記第１接続部が設けられる
請求項１記載の半導体記憶装置。
【請求項15】
前記第３方向に並び、複数の貼合電極を介して貼合された第１チップ及び第２チップを備え、
前記第１チップは、
前記第３方向に並ぶ前記複数の導電層を含み、前記第２方向に並ぶ複数の積層構造と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層と対向する複数の半導体柱を含むメモリ領域と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層及び前記複数の貼合電極に電気的に接続された複数の第１ビアコンタクト電極を含むフックアップ領域と
を備え、
前記第２チップは、
前記半導体基板と、
前記複数の電圧供給配線と、
前記複数のトランジスタと、
前記第１配線層と
を備える
請求項１記載の半導体記憶装置。
前記第１チップは、
前記第３方向に並ぶ前記複数の導電層を含み、前記第２方向に並ぶ複数の積層構造と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層と対向する複数の半導体柱を含むメモリ領域と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層及び前記複数の貼合電極に電気的に接続された複数の第１ビアコンタクト電極を含むフックアップ領域と
を備え、
前記第２チップは、
前記半導体基板と、
前記複数の電圧供給配線と、
前記複数のトランジスタと、
前記第１配線層と
を備える
請求項１記載の半導体記憶装置。
【請求項16】
前記第３方向に並ぶ複数の導電層を含み、前記第２方向に並ぶ複数の積層構造と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層と対向する複数の半導体柱を含むメモリ領域と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層に電気的に接続された複数の第１ビアコンタクト電極を含むフックアップ領域と
を備え、
前記複数の積層構造と前記半導体基板とが前記第３方向に並び、
前記複数の積層構造と前記半導体基板との間に、前記複数のトランジスタ、前記第１配線層、及び前記複数の電圧供給配線が設けられる
請求項１記載の半導体記憶装置。
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層と対向する複数の半導体柱を含むメモリ領域と、
前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層に電気的に接続された複数の第１ビアコンタクト電極を含むフックアップ領域と
を備え、
前記複数の積層構造と前記半導体基板とが前記第３方向に並び、
前記複数の積層構造と前記半導体基板との間に、前記複数のトランジスタ、前記第１配線層、及び前記複数の電圧供給配線が設けられる
請求項１記載の半導体記憶装置。
【請求項17】
前記トランジスタの前記第２方向のピッチは、前記積層構造の前記第２方向のピッチと同じである
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項18】
前記トランジスタの前記第２方向のピッチの３倍は、前記積層構造の前記第２方向のピッチの２倍と同じである
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項19】
前記半導体基板と前記複数の電圧供給配線との間に設けられた、前記第３方向に隣接して並ぶ２つの配線層を備え、
前記２つの配線層に設けられる複数の配線は、前記第１方向を長手方向とする配線が前記第２方向を長手方向とする配線より多い
請求項１記載の半導体記憶装置。
前記２つの配線層に設けられる複数の配線は、前記第１方向を長手方向とする配線が前記第２方向を長手方向とする配線より多い
請求項１記載の半導体記憶装置。
【請求項20】
前記半導体基板と前記複数の電圧供給配線との間に設けられた、前記第３方向に隣接して並ぶ複数の配線層を備え、
前記複数の配線層は、それぞれ、前記第３方向から見て前記複数のソース領域と重なる位置に設けられた、前記複数のドレイン領域及び複数の導電層に電気的に接続された複数の接続部を備え、
前記複数の配線層における前記複数の接続部は、それぞれ、前記第３方向から見て重なる位置に設けられ、
前記複数の接続部のうち、フックアップ配線が接続された前記接続部は、ビアコンタクト電極を介して、隣接する前記電圧供給配線側の配線層における前記接続部と接続され、
前記複数の接続部のうち、前記フックアップ配線が接続された前記接続部に隣接する前記半導体基板側の配線層における前記接続部は、電気的に絶縁されている
請求項１記載の半導体記憶装置。
前記複数の配線層は、それぞれ、前記第３方向から見て前記複数のソース領域と重なる位置に設けられた、前記複数のドレイン領域及び複数の導電層に電気的に接続された複数の接続部を備え、
前記複数の配線層における前記複数の接続部は、それぞれ、前記第３方向から見て重なる位置に設けられ、
前記複数の接続部のうち、フックアップ配線が接続された前記接続部は、ビアコンタクト電極を介して、隣接する前記電圧供給配線側の配線層における前記接続部と接続され、
前記複数の接続部のうち、前記フックアップ配線が接続された前記接続部に隣接する前記半導体基板側の配線層における前記接続部は、電気的に絶縁されている
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／００８２８９６号明細書
【特許文献2】米国特許出願公開第２０２１／０３２００９４号明細書
【特許文献3】米国特許出願公開第２０２２／００８５００３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、半導体基板と、複数の電圧供給配線と、半導体基板に設けられ、第１方向に並ぶと共に、第１方向と交差する第２方向に並ぶ複数のトランジスタと、半導体基板と複数の電圧供給配線との間に設けられた第１配線層と、を備える。複数のトランジスタは、それぞれ、ソース領域と、ソース領域と第２方向に並ぶドレイン領域とを含む。第１配線層は、第１方向及び第２方向と交差する第３方向から見て複数のソース領域と重なる位置に設けられ、複数のソース領域及び複数の電圧供給配線に電気的に接続された複数の第１接続部と、第３方向から見て複数のソース領域と重なる位置に設けられ、複数のドレイン領域及び複数の導電層に電気的に接続された複数の第２接続部と、第２方向に並ぶ一対の第２接続部の間に設けられた通過配線領域と、を含む。通過配線領域は、第１方向に延伸する一又は複数の通過配線を含む。
【図面の簡単な説明】
【0006】
【図1】メモリダイＭＤの構成を示す模式的なブロック図である。
【図2】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図3】電圧生成回路ＶＧ、ドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。
【図4】周辺回路ＰＣの一部の構成を示す模式的な回路図である。
【図5】第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
【図6】チップＣＭの構成例を示す模式的な底面図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図8】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図9】チップＣＭの一部の構成を示す模式的な底面図である。
【図10】チップＣＭの一部の構成を示す模式的な断面図である。
【図11】フックアップ領域ＲＨＵの構成例を示す模式的な平面図である。
【図12】チップＣＰの構成例を示す模式的な平面図である。
【図14】制御回路ＳＹＮ及び通過配線ＴＷを示す模式的な平面図である。
【図15】ワード線スイッチＷＬＳＷの構成例を示す模式的な平面図である。
【図16】ワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫの位置関係を示す模式的な図である。
【図17】ワード線スイッチＷＬＳＷ、接続部及びビアコンタクト電極の構造を示す模式的な断面図である。
【図18】導電層１１０とワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとの間の経路を示す模式的な断面図である。
【図19】フックアップ領域ＲＨＵにおける貼合電極ＰＩ２の位置を示す模式的な平面図である。
【図20】配線層Ｄ４に設けられた配線ＣＧＩ及び接続部ｄ４２の位置を示す模式的な平面図である。
【図21】配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。
【図22】配線層Ｄ３に設けられたシールド配線ｓ３及び通過配線領域ＲＴＷ３の位置を示す模式的な平面図である。
【図23】配線層Ｄ３における配線パターンの一例を示す模式的な平面図である。
【図24】配線層Ｄ２に設けられたシールド配線ｓ２及び通過配線領域ＲＴＷ２の位置を示す模式的な平面図である。
【図25】配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。
【図26】配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。
【図27】配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
【図28】接続部ｄ０２及びフックアップ配線Ｗ０の幅を示す模式的な平面図である。
【図29】フックアップ配線Ｗ３の幅を示す模式的な平面図である。
【図30】フックアップ配線Ｗ２の幅を示す模式的な平面図である。
【図31】第２実施形態に係るメモリダイＭＤ２の構成例を示す模式的な平面図である。
【図32】メモリダイＭＤ２の構成例を示す模式的な断面図である。
【図34】第２実施形態に係る半導体基板５００の構成例を示す模式的な平面図である。
【図36】第２実施形態に係るワード線スイッチＷＬＳＷ、接続部及びビアコンタクト電極の構造を示す模式的な断面図である。
【図37】第３実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。
【図38】第４実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。
【図39】第５実施形態に係るワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫの位置関係を示す模式的な図である。
【図40】第５実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。
【図41】第５実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の他の位置を示す模式的な平面図である。
【図42】第５実施形態に係るワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫの配線接続の関係を示す模式的な図である。
【図43】第６実施形態の配線層Ｄ３における配線パターンの一例を示す模式的な平面図である。
【図44】第６実施形態の配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。
【図45】第６実施形態の配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。
【図46】第６実施形態の配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
【図47】第７実施形態の配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。
【図48】第７実施形態の配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。
【図49】第７実施形態の配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
【図50】ビアコンタクト電極ＣＣの変形例を示す模式的な断面図である。
【図51】第８実施形態に係るフックアップ配線Ｗ０～Ｗ３の配線抵抗ＲＷＲを示す図である。
【図53】第８実施形態に係るフックアップ配線Ｗ０の配線長の概略を示す図である。
【図54】フックアップ配線Ｗ０の密度の求め方を示す図である。
【図55】フックアップ配線Ｗ１の密度の求め方を示す図である。
【図56】フックアップ配線Ｗ２の密度の求め方を示す図である。
【図57】第８実施形態に係るフックアップ配線Ｗ０のＹ方向の幅ｗａ，Ｗｂを示す図である。
【図58】第８実施形態の配線層Ｄ０の配線パターンの一例を示す模式的な平面図である。
【図59】第９実施形態に係るフックアップ配線Ｗ０の密度の求め方を示す図である。
【図60】第９実施形態の配線層Ｄ０の配線パターンの一例を示す模式的な平面図である。
【図61】第１０実施形態に係るフックアップ配線Ｗ０を示す図である。
【図62】第１１実施形態に係るフックアップ配線Ｗ０の密度の求め方を示す図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
【0016】
また、本明細書において、「配線」という場合、配線、ビアコンタクト電極、配線及びビアコンタクト電極を接続するための接続部、貼合電極等を含む場合がある。
【0017】
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図２は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図３は、電圧生成回路ＶＧ、ドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。図４は、ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的なブロック図である。
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図２は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図３は、電圧生成回路ＶＧ、ドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。図４は、ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的なブロック図である。
【0018】
尚、図１には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図１において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図１の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0019】
図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【0020】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図２に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図２に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0021】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0022】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0023】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は電荷蓄積層を含んでいても良い。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。尚、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳを、それぞれ、選択ゲート線ＳＧと呼ぶ場合がある。
【0024】
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図１）は、例えば図３に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧを介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において、プログラム電圧を出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、読み出しパス電圧を出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において、書き込みパス電圧を出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、ベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図１）が供給される。これらの電圧供給線ＬＰは、例えば、パッド電極Ｐに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図１）は、例えば図３に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧを介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において、プログラム電圧を出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、読み出しパス電圧を出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において、書き込みパス電圧を出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、ベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図１）が供給される。これらの電圧供給線ＬＰは、例えば、パッド電極Ｐに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0025】
尚、上記図３を参照して説明した電圧生成回路ＶＧ（図１）は、配線ＣＧＩを介してワード線ＷＬに印加される、プログラム電圧、読み出しパス電圧、書き込みパス電圧、読み出し電圧、及びベリファイ電圧を生成する構成であった。しかしながら、電圧生成回路ＶＧは、ワード線ＷＬに印加される動作電圧だけでなく、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線に出力することが可能である。これらの動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0026】
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤは、例えば図３に示す様に、ロウ制御回路ＲｏｗＣと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。ロウ制御回路ＲｏｗＣは、例えば図４に示す様に、複数のブロックデコーダユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
ロウデコーダＲＤは、例えば図３に示す様に、ロウ制御回路ＲｏｗＣと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。ロウ制御回路ＲｏｗＣは、例えば図４に示す様に、複数のブロックデコーダユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
【0027】
複数のブロックデコーダユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコーダユニットｂｌｋｄは、複数のワード線スイッチＷＬＳＷと、複数の選択ゲート線スイッチＳＧＳＷと、を備える。複数のワード線スイッチＷＬＳＷは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。複数の選択ゲート線スイッチＳＧＳＷは、メモリブロックＢＬＫ中のドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに対応する。
【0028】
ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷは、例えば、電界効果型のＮＭＯＳトランジスタである。ワード線スイッチＷＬＳＷのドレイン電極は、ワード線ＷＬに接続される。選択ゲート線スイッチＳＧＳＷのドレイン電極は、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに接続される。ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷのソース電極は、配線ＣＧＩに接続される。配線ＣＧＩは、ロウ制御回路ＲｏｗＣ中の全てのブロックデコーダユニットｂｌｋｄに接続される。ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷのゲート電極は、信号供給線ＢＬＫＳＥＬに接続される。信号供給線ＢＬＫＳＥＬは、全てのブロックデコーダユニットｂｌｋｄに対応して複数設けられる。また、信号供給線ＢＬＫＳＥＬは、ブロックデコーダユニットｂｌｋｄ中の全てのワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷに接続される。
【0029】
ブロックデコーダＢＬＫＤは、読み出し動作、書き込み動作等に際して、ブロックアドレスをデコードする。読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図１）中のブロックアドレスに対応する一つの信号線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬ及び選択ゲート線ＳＧが全ての配線ＣＧＩと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬ及び選択ゲート線ＳＧがフローティング状態となる。
【0030】
ワード線デコーダＷＬＤは、複数のワード線デコードユニットｗｌｄを備える。複数のワード線デコードユニットｗｌｄは、メモリストリングＭＳ中の複数のメモリセルＭＣに対応する。図３の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴＷＬＳ，ＴＷＬＵを備える。トランジスタＴＷＬＳ，ＴＷＬＵは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬＳ，ＴＷＬＵのドレイン電極は、配線ＣＧＩに接続される。トランジスタＴＷＬＳのソース電極は、配線ＣＧＩＳに接続される。トランジスタＴＷＬＵのソース電極は、配線ＣＧＩＵに接続される。トランジスタＴＷＬＳのゲート電極は、信号線ＷＬＳＥＬＳに接続される。トランジスタＴＷＬＵのゲート電極は、信号線ＷＬＳＥＬＵに接続される。信号線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴＷＬＳに対応して複数設けられる。信号線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴＷＬＵに対応して複数設けられる。
【0031】
読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図１）中のページアドレスに対応する一つのワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳが“Ｈ”状態となり、これに対応するＷＬＳＥＬＵが“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳが“Ｌ”状態となり、これに対応するＷＬＳＥＬＵが“Ｈ”状態となる。また、配線ＣＧＩＳには、選択ワード線ＷＬに対応する電圧が供給される。また、配線ＣＧＩＵには、非選択ワード線ＷＬに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬに、選択ワード線ＷＬに対応する電圧が供給される。また、その他のワード線ＷＬに、非選択ワード線ＷＬに対応する電圧が供給される。
【0032】
ドライバ回路ＤＲＶは、例えば、６つのトランジスタＴＤＲＶ１～ＴＤＲＶ６を備える。トランジスタＴＤＲＶ１～ＴＤＲＶ６は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶ１～ＴＤＲＶ４のドレイン電極は、配線ＣＧＩＳに接続される。トランジスタＴＤＲＶ５，ＴＤＲＶ６のドレイン電極は、配線ＣＧＩＵに接続される。トランジスタＴＤＲＶ１のソース電極は、電圧供給線ＬＶＧ１を介して、電圧生成ユニットｖｇ１の出力端子に接続される。トランジスタＴＤＲＶ２，ＴＤＲＶ５のソース電極は、電圧供給線ＬＶＧ２を介して、電圧生成ユニットｖｇ２の出力端子に接続される。トランジスタＴＤＲＶ３のソース電極は、電圧供給線ＬＶＧ３を介して、電圧生成ユニットｖｇ３の出力端子に接続される。トランジスタＴＤＲＶ４，ＴＤＲＶ６のソース電極は、電圧供給線ＬＰを介して、パッド電極Ｐに接続される。トランジスタＴＤＲＶ１～ＴＤＲＶ６のゲート電極には、それぞれ、信号線ＶＳＥＬ１～ＶＳＥＬ６が接続される。
【0033】
読み出し動作、書き込み動作等においては、例えば、配線ＣＧＩＳに対応する複数の信号線ＶＳＥＬ１～ＶＳＥＬ４のうちの一つが“Ｈ”状態となり、その他が“Ｌ”状態となる。また、配線ＣＧＩＵに対応する２つの信号線ＶＳＥＬ５，ＶＳＥＬ６の一方が“Ｈ”状態となり、他方が“Ｌ”状態となる。
【0034】
図示しないアドレスデコーダは、例えば、シーケンサＳＱＣ（図１）からの制御信号に従って順次アドレスレジスタＡＤＲ（図１）のロウアドレスＲＡを参照する。ロウアドレスＲＡは、上述したブロックアドレス及びページアドレスを含む。アドレスデコーダは、上記信号線ＢＬＫＳＥＬ，ＷＬＳＥＬＳ，ＷＬＳＥＬＵの電圧を“Ｈ”状態又は“Ｌ”状態に制御する。
【0035】
尚、図３の例において、ロウデコーダＲＤには、１つのメモリブロックＢＬＫについて１つずつブロックデコーダユニットｂｌｋｄが設けられる。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロックデコーダユニットｂｌｋｄが設けられても良い。
【0036】
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図１）は、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。この様な動作を、センス動作と呼ぶ場合がある。センスアンプモジュールＳＡＭは、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線ＢＬに対応する。複数のセンスアンプユニットは、それぞれ、センスアンプ回路と、ラッチ回路と、を備える。
センスアンプモジュールＳＡＭ（図１）は、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。この様な動作を、センス動作と呼ぶ場合がある。センスアンプモジュールＳＡＭは、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線ＢＬに対応する。複数のセンスアンプユニットは、それぞれ、センスアンプ回路と、ラッチ回路と、を備える。
【0037】
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図１）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
キャッシュメモリＣＭ（図１）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
【0038】
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＢＵＳ（図１）と導通させる。
【0039】
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図１）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図１）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
【0040】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。
【0041】
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
【0042】
データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0043】
複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。
【0044】
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図１）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図１）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0045】
［メモリダイＭＤの構造］
図５は、第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図５に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
図５は、第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図５に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
【0046】
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0047】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
【0048】
尚、図５の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0049】
図６は、チップＣＭの構成例を示す模式的な底面図である。図６では、貼合電極ＰＩ１等の一部の構成を省略している。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図９は、チップＣＭの一部の構成を示す模式的な底面図である。図９では、左側の領域においてワード線ＷＬの位置のＸＹ断面を示し、右側の領域においてドレイン側選択ゲート線ＳＧＤの位置のＸＹ断面を示している。尚、図９の右側の領域では、半導体層１２０とビット線ＢＬとの接続部分を表すために、ビアコンタクト電極ｃｈ，Ｖｙ、及びビット線ＢＬも示している。図９の左側の領域においても、ビアコンタクト電極ｃｈ，Ｖｙ、及びビット線ＢＬが設けられている。図１０は、チップＣＭの一部の構成を示す模式的な断面図である。図１０は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１０と同様の構造が観察される。図１１は、フックアップ領域ＲＨＵの構成例を示す模式的な平面図である。図１２は、チップＣＰの構成例を示す模式的な平面図である。図１２では、貼合電極ＰＩ２等の一部の構成を省略している。図１３は、図１２のＡで示した部分の模式的な拡大図である。図１３では、チップＣＰの構成（図１２のＡで示したＸＹ平面の部分）に対応するチップＣＭの構成（ＸＺ断面の部分）も示している。
【0050】
［チップＣＭの構造］
図６の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３を備える。尚、４つのメモリプレーンＭＰ０～ＭＰ３を、それぞれ、単にメモリプレーンＭＰと呼ぶ場合がある。また、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図６の例において、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨ（メモリ領域）と、を備える。また、図６の例では、メモリホール領域ＲＭＨがＸ方向に４つの領域ＲＭＨＵに分割されている。これら４つの領域ＲＭＨＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。また、チップＣＭは、４つのメモリプレーンＭＰ０～ＭＰ３よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
図６の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３を備える。尚、４つのメモリプレーンＭＰ０～ＭＰ３を、それぞれ、単にメモリプレーンＭＰと呼ぶ場合がある。また、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図６の例において、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨ（メモリ領域）と、を備える。また、図６の例では、メモリホール領域ＲＭＨがＸ方向に４つの領域ＲＭＨＵに分割されている。これら４つの領域ＲＭＨＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。また、チップＣＭは、４つのメモリプレーンＭＰ０～ＭＰ３よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
【0051】
尚、図示の例では、フックアップ領域ＲＨＵがメモリプレーンＭＰのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリプレーンＭＰのＸ方向の両端部でなく、Ｘ方向の一端部に設けられていても良い。また、フックアップ領域ＲＨＵは、メモリプレーンＭＰのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
【0052】
チップＣＭは、例えば図７に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられたビアコンタクト電極層ＣＨと、ビアコンタクト電極層ＣＨの下方に設けられた複数の配線層Ｍ０，Ｍ１と、配線層Ｍ０，Ｍ１の下方に設けられたチップ貼合電極層ＭＢと、を備える。
【0053】
［チップＣＭの基体層ＬＳＢの構造］
例えば図７に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
例えば図７に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
【0054】
導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
【0055】
導電層１００は、ソース線ＳＬ（図１）の一部として機能する。導電層１００は、４つのメモリプレーンＭＰ０～ＭＰ３（図６）に対応して４つ設けられている。メモリプレーンＭＰのＸ方向及びＹ方向の端部には、導電層１００を含まない領域ＶＺが設けられている。
【0056】
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0057】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
【0058】
複数の配線ｍａのうちの一部は、ソース線ＳＬ（図２）の一部として機能する。この配線ｍａは、４つのメモリプレーンＭＰ０～ＭＰ３（図６）に対応して４つ設けられている。この配線ｍａは、それぞれ、導電層１００に電気的に接続されている。
【0059】
また、複数の配線ｍａのうちの一部は、外部パッド電極ＰＸとして機能する。この配線ｍａは、周辺領域ＲＰに設けられている。この配線ｍａは、導電層１００を含まない領域ＶＺにおいてメモリセルアレイ層ＬＭＣＡ中のビアコンタクト電極ＣＣに接続されている。また、配線ｍａの一部は、絶縁層１０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。
【0060】
絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
【0061】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨにおける構造］
図６を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図７に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｚ方向に並ぶ複数の導電層１１０を含み、Ｙ方向に並ぶ複数の積層構造が、複数のメモリブロックＢＬＫに対応する。
図６を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図７に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｚ方向に並ぶ複数の導電層１１０を含み、Ｙ方向に並ぶ複数の積層構造が、複数のメモリブロックＢＬＫに対応する。
【0062】
メモリブロックＢＬＫは、例えば図７に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図１０に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0063】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１１１が設けられている。
【0064】
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図２）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する（図７参照）。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0065】
また、これよりも下方に位置する複数の導電層１１０は、メモリセルＭＣ（図２）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0066】
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。例えば図９に示す様に、これら複数の導電層１１０のＹ方向の幅ＹＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅ＹＷＬよりも小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられている。
【0067】
半導体層１２０は、例えば図９に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。半導体層１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
【0068】
また、半導体層１２０の上端には、図示しない不純物領域が設けられている。この不純物領域は、上記導電層１００に接続されている（図７参照）。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
【0069】
また、半導体層１２０の下端には、図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙを介してビット線ＢＬに接続される。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物を含む。
【0070】
ゲート絶縁膜１３０は、例えば図９に示す様に、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１０に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）、窒酸化シリコン（ＳｉＯＮ）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１００との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0071】
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0072】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵにおける構造］
図８に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０（ＷＬ，ＳＧＤ，ＳＧＳ）に接続されている。
図８に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０（ＷＬ，ＳＧＤ，ＳＧＳ）に接続されている。
【0073】
図１１に示す様に、フックアップ領域ＲＨＵがメモリプレーンＭＰのＸ方向負側及びＸ方向正側に設けられ、２つのフックアップ領域ＲＨＵの間にメモリホール領域ＲＭＨが設けられている。メモリホール領域ＲＭＨにおいて、Ｙ方向正側から数えて１番目～８番目のメモリブロックを、メモリブロックＢＬＫ（１）～ＢＬＫ（８）であるものとする。Ｘ方向負側のフックアップ領域ＲＨＵは、メモリブロックＢＬＫ（１）～ＢＬＫ（８）に対応して、フックアップ領域ＲＨＵ（Ｎ１）～ＲＨＵ（Ｎ８）に分けられる。また、Ｘ方向正側のフックアップ領域ＲＨＵは、メモリブロックＢＬＫ（１）～ＢＬＫ（８）に対応して、フックアップ領域ＲＨＵ（Ｐ１）～ＲＨＵ（Ｐ８）に分けられる。
【0074】
フックアップ領域ＲＨＵ（Ｎ１），ＲＨＵ（Ｎ４），ＲＨＵ（Ｎ５），ＲＨＵ（Ｎ８），ＲＨＵ（Ｐ２），ＲＨＵ（Ｐ３），ＲＨＵ（Ｐ６），ＲＨＵ（Ｐ７）には、Ｙ方向に並ぶ３つのビアコンタクト電極ＣＣの列がＸ方向に複数並んでいる。
【0075】
フックアップ領域ＲＨＵ（Ｎ１）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（１）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｐ２）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（２）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｐ３）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（３）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｎ４）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（４）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｎ５）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（５）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｐ６）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（６）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｐ７）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（７）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｎ８）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（８）における各層の導電層１１０に接続される。
【0076】
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
周辺領域ＲＰには、例えば図７に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端において外部パッド電極ＰＸに接続されている。
周辺領域ＲＰには、例えば図７に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端において外部パッド電極ＰＸに接続されている。
【0077】
［ビアコンタクト電極層ＣＨの構造］
ビアコンタクト電極層ＣＨに含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
ビアコンタクト電極層ＣＨに含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0078】
ビアコンタクト電極層ＣＨは、複数の配線として、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。
【0079】
［チップＣＭの配線層Ｍ０，Ｍ１の構造］
配線層Ｍ０，Ｍ１に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０，Ｍ１に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0080】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図９に示す様に、Ｘ方向に並びＹ方向に延伸する。
【0081】
配線層Ｍ１は、例えば図７に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。尚、配線層Ｍ１中の配線パターンについては、後述する。
【0082】
［チップ貼合電極層ＭＢの構造］
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0083】
チップ貼合電極層ＭＢは、複数の貼合電極ＰＩ１（貼合パッド）を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
【0084】
［チップＣＰの構造］
チップＣＰは、例えば図１２に示す様に、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３と重なる領域ＭＰ０´～ＭＰ３´を備える。これら４つの領域ＭＰ０´～ＭＰ３´の、Ｘ方向における両端部には、それぞれ、ロウ制御回路領域ＲＲＣが設けられている。また、これら２つのロウ制御回路領域ＲＲＣの間には、Ｘ方向に並ぶ２つのブロックデコーダ領域ＲＢＤが設けられている。また、これら２つのブロックデコーダ領域ＲＢＤの間には、周辺回路領域ＲＰＣが設けられている。周辺回路領域ＲＰＣには、Ｘ方向及びＹ方向に並ぶ４つのカラム制御回路領域ＲＣＣが設けられている。また、図示は省略するものの、周辺回路領域ＲＰＣ中のその他の領域にも、回路が配置されている。また、チップＣＭの周辺領域ＲＰ（図６）に対向するチップＣＰの領域には、回路領域ＲＣが設けられている。
チップＣＰは、例えば図１２に示す様に、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３と重なる領域ＭＰ０´～ＭＰ３´を備える。これら４つの領域ＭＰ０´～ＭＰ３´の、Ｘ方向における両端部には、それぞれ、ロウ制御回路領域ＲＲＣが設けられている。また、これら２つのロウ制御回路領域ＲＲＣの間には、Ｘ方向に並ぶ２つのブロックデコーダ領域ＲＢＤが設けられている。また、これら２つのブロックデコーダ領域ＲＢＤの間には、周辺回路領域ＲＰＣが設けられている。周辺回路領域ＲＰＣには、Ｘ方向及びＹ方向に並ぶ４つのカラム制御回路領域ＲＣＣが設けられている。また、図示は省略するものの、周辺回路領域ＲＰＣ中のその他の領域にも、回路が配置されている。また、チップＣＭの周辺領域ＲＰ（図６）に対向するチップＣＰの領域には、回路領域ＲＣが設けられている。
【0085】
ロウ制御回路領域ＲＲＣには、図３及び図４を参照して説明した複数のブロックデコーダユニットｂｌｋｄが設けられている。即ち、ロウ制御回路領域ＲＲＣには、複数のブロックデコーダユニットｂｌｋｄを構成する、複数のワード線スイッチＷＬＳＷ及び複数の選択ゲート線スイッチＳＧＳＷが設けられている。ブロックデコーダ領域ＲＢＤには、図４を参照して説明したブロックデコーダＢＬＫＤが設けられている。カラム制御回路領域ＲＣＣには、図１を参照して説明したセンスアンプモジュールＳＡＭが設けられている。回路領域ＲＣには、図示しない入出力回路が設けられている。この入出力回路は、図７を参照して説明したビアコンタクト電極ＣＣ等を介して、外部パッド電極ＰＸに接続されている。
【0086】
また、図１２及び図１３には、Ｚ方向から見てフックアップ領域ＲＨＵ（図６）と重なる領域を、点線で示している。図１２及び図１３の例では、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てフックアップ領域ＲＨＵ（図６）と重なる領域に設けられている。また、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てメモリホール領域ＲＭＨ（図６）と重なる領域に設けられている。また、図１２及び図１３の例では、ロウ制御回路領域ＲＲＣのＸ方向における幅が、フックアップ領域ＲＨＵ（図６）のＸ方向における幅よりも大きい。この様に、ロウ制御回路領域ＲＲＣの複数のワード線スイッチＷＬＳＷ及び選択ゲート線スイッチは、Ｚ方向から見てフックアップ領域ＲＨＵ及びメモリホール領域ＲＭＨの一部と重なる位置に設けられている。
【0087】
また、図１２の例では、カラム制御回路領域ＲＣＣのＸ方向における中央位置が、Ｘ方向負側から数えて１番目及び２番目の領域ＲＭＨＵの境界、又は、Ｘ方向負側から数えて３番目及び４番目の領域ＲＭＨＵの境界と一致する。尚、カラム制御回路領域ＲＣＣのＸ方向における中央位置は、Ｘ方向負側から数えて１番目及び２番目の領域ＲＭＨＵの境界、又は、Ｘ方向負側から数えて３番目及び４番目の領域ＲＭＨＵの境界と一致しなくても良い。
【0088】
また、チップＣＰは、例えば図７に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と、配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の上方に設けられたチップ貼合電極層ＤＢと、を備える。
【0089】
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域ＳＴＩと、が設けられている。Ｐ型ウェル領域２００Ｐの一部は半導体基板領域２００Ｓに設けられており、Ｐ型ウェル領域２００Ｐの一部はＮ型ウェル領域２００Ｎに設けられている。Ｎ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。尚、複数のトランジスタＴｒの一部は、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとして機能する。
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域ＳＴＩと、が設けられている。Ｐ型ウェル領域２００Ｐの一部は半導体基板領域２００Ｓに設けられており、Ｐ型ウェル領域２００Ｐの一部はＮ型ウェル領域２００Ｎに設けられている。Ｎ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。尚、複数のトランジスタＴｒの一部は、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとして機能する。
【0090】
［チップＣＰの電極層ＧＣの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
【0091】
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0092】
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0093】
ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0094】
［チップＣＰの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の構造］
例えば図７に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の接続部及び複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図７に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の接続部及び複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0095】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の接続部ｄ０，ｄ１，ｄ２及び複数の配線（例えば、後述する図２７のフックアップ配線Ｗ０、図２６のフックアップ配線Ｗ１、及び図２５のフックアップ配線Ｗ２，通過配線ＴＷ２，シールド配線ｓ２）を含む。これら複数の接続部ｄ０，ｄ１，ｄ２及び複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0096】
配線層Ｄ３，Ｄ４は、それぞれ、複数の接続部ｄ３，ｄ４及び複数の配線（例えば、後述する図２３のフックアップ配線Ｗ３，通過配線ＴＷ３，シールド配線ｓ３、図２０の配線ＣＧＩ）を含む。これら複数の接続部ｄ３，ｄ４及び複数の配線は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0097】
【0098】
［チップ貼合電極層ＤＢの構造］
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0099】
チップ貼合電極層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
【0100】
尚、貼合電極ＰＩ１と貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。但し、貼り合せの位置ずれによる貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極ＰＩ１及び貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0101】
［配線層Ｍ１中の配線パターン］
図４等を参照して説明した様に、ワード線ＷＬには、それぞれ、ワード線スイッチＷＬＳＷが接続される。また、選択ゲート線ＳＧには、それぞれ、選択ゲート線スイッチＳＧＳＷが接続される。ここで、ワード線ＷＬ及び選択ゲート線ＳＧには、比較的大きい電圧が供給される場合があるため、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとしては、高耐圧のトランジスタが使用される。ここで、高耐圧のトランジスタは比較的大きくなってしまう場合がある。この関係から、図１２を参照して説明したロウ制御回路領域ＲＲＣの面積は、比較的大きくなってしまう場合がある。
図４等を参照して説明した様に、ワード線ＷＬには、それぞれ、ワード線スイッチＷＬＳＷが接続される。また、選択ゲート線ＳＧには、それぞれ、選択ゲート線スイッチＳＧＳＷが接続される。ここで、ワード線ＷＬ及び選択ゲート線ＳＧには、比較的大きい電圧が供給される場合があるため、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとしては、高耐圧のトランジスタが使用される。ここで、高耐圧のトランジスタは比較的大きくなってしまう場合がある。この関係から、図１２を参照して説明したロウ制御回路領域ＲＲＣの面積は、比較的大きくなってしまう場合がある。
【0102】
ここで、ロウ制御回路領域ＲＲＣの面積がフックアップ領域ＲＨＵの面積よりも大きい場合、ロウ制御回路領域ＲＲＣの一部を、Ｚ方向から見てフックアップ領域ＲＨＵと重なる領域に設け、残りの一部を、Ｚ方向から見て領域ＭＰ´と重ならない領域に設けることも考えられる。しかしながら、この場合、領域ＭＰ´全体の面積が大きくなってしまい、メモリダイＭＤの回路面積が増大してしまう場合がある。
【0103】
そこで、本実施形態においては、図１２を参照して説明した様に、ロウ制御回路領域ＲＲＣの一部を、Ｚ方向から見てフックアップ領域ＲＨＵと重なる領域に設け、残りの一部を、Ｚ方向から見てメモリホール領域ＲＭＨと重なる領域に設けている。
【0104】
この様な構造を採用する場合、一部のビット線ＢＬが、Ｚ方向から見て、カラム制御回路領域ＲＣＣではなく、ロウ制御回路領域ＲＲＣやブロックデコーダ領域ＲＢＤと重なる位置に設けられることとなる。
【0105】
そこで、本実施形態においては、配線層Ｍ１に、Ｘ方向に延伸する配線ｍ１ａを設け、この配線ｍ１ａを介して、一部のビット線ＢＬとカラム制御回路領域ＲＣＣ中の構成とを電気的に接続している。この様な構成によれば、ロウ制御回路領域ＲＲＣの面積の増大に伴うメモリダイＭＤの回路面積の増大を抑制して、高集積化が可能な半導体記憶装置を提供することが可能となる。
【0106】
尚、ロウ制御回路領域ＲＲＣの面積がフックアップ領域ＲＨＵの面積と同一の場合や、フックアップ領域ＲＨＵの面積よりも小さい場合でも良い。この場合、配線層Ｍ１には、一部のビット線ＢＬとカラム制御回路領域ＲＣＣ中の構成とを電気的に接続するための配線ｍ１ａを設ける必要はない。
【0107】
【0108】
制御回路ＳＹＮは、入力信号に基づき、チップＣＰ内の各種周辺回路ＰＣの制御信号を出力するモジュールである。制御回路ＳＹＮは、図１を参照して説明したシーケンサＳＱＣ等を含む場合がある。また、制御回路ＳＹＮから出力される制御信号は、電圧制御信号（チャージポンプ回路、レギュレータ等に入力される）、アドレス信号等を含む場合がある。図１４の例では、制御回路ＳＹＮは、領域ＭＰ３´の周辺回路領域ＲＰＣにおけるＹ方向負側の領域に設けられている。尚、制御回路ＳＹＮは、図１４に示す位置とは異なる位置に設けられても良い。
【0109】
複数の通過配線ＴＷは、複数の領域ＭＰ´の周辺回路ＰＣ間を接続する。図１４に示す様に、Ｘ方向及びＹ方向に延伸する複数の通過配線ＴＷが、複数の領域ＭＰ´に亘って設けられている。複数の通過配線ＴＷは、制御信号を含む各種信号を伝達する。複数の通過配線ＴＷの一部は、制御回路ＳＹＮに接続され、制御回路ＳＹＮからの制御信号を伝達する。これら複数の通過配線ＴＷは、例えばチップＣＰの配線層Ｄ２，Ｄ３, Ｄ４に形成される。
【0110】
図１４に示す様に、複数の領域ＭＰ´に亘って設けられている複数の通過配線ＴＷは、半導体基板２００におけるロウ制御回路領域ＲＲＣ及びブロックデコーダ領域ＲＢＤの上方を通過する。
【0111】
［ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷの構造］
図１５は、ワード線スイッチＷＬＳＷの構成例を示す模式的な平面図である。尚、図１５は、例えば図１４のＢで示した部分に対応する。図１６は、ワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫの位置関係を示す模式的な図である。尚、図１５及び図１６には、ワード線スイッチＷＬＳＷとメモリブロックＢＬＫとの対応関係を説明するために、メモリブロックＢＬＫの境界を示す点線を示している。
図１５は、ワード線スイッチＷＬＳＷの構成例を示す模式的な平面図である。尚、図１５は、例えば図１４のＢで示した部分に対応する。図１６は、ワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫの位置関係を示す模式的な図である。尚、図１５及び図１６には、ワード線スイッチＷＬＳＷとメモリブロックＢＬＫとの対応関係を説明するために、メモリブロックＢＬＫの境界を示す点線を示している。
【0112】
図１５には、共通のソース領域を有する２つのワード線スイッチＷＬＳＷ（トランジスタ）を示している。以下、この様な２つのワード線スイッチＷＬＳＷ（トランジスタ）を、「トランジスタグループＴＧ３」と呼ぶ。
【0113】
図１５に示す様に、トランジスタグループＴＧ３は、Ｙ方向に延伸する半導体領域（拡散領域）２０３を備える。半導体領域２０３は、Ｙ方向に並ぶと共に、Ｘ方向に並ぶ。半導体領域２０３の周囲には、絶縁領域ＳＴＩが形成されている。また、半導体領域２０３のＹ方向の両端部には、それぞれ、ワード線スイッチＷＬＳＷのドレイン端子として機能するビアコンタクト電極ＣＳ２が設けられている。また、これらビアコンタクト電極ＣＳ２の間には、２つのワード線スイッチＷＬＳＷの共通のソース端子として機能するビアコンタクト電極ＣＳ１が設けられている。また、ドレイン端子として機能するビアコンタクト電極ＣＳ２と、ソース端子として機能するビアコンタクト電極ＣＳ１との間には、それぞれ、ゲート絶縁膜２０５（図１７参照）及びゲート電極２０６が設けられている。
【0114】
図１５に示す様に、Ｙ方向に並ぶ一対の半導体領域２０３のうち、一方の半導体領域２０３のＹ方向負側の端部及び他方の半導体領域２０３のＹ方向正側の端部から等距離の中間線の位置が、Ｚ方向から見てブロック間絶縁層ＳＴ（図７、図９）の位置と一致する。また、半導体領域２０３のＹ方向における中心線の位置が、Ｚ方向から見てブロック間絶縁層ＳＴ（図７、図９）の位置と一致する。Ｙ方向に並ぶブロック間絶縁層ＳＴの間隔が、ワード線スイッチＷＬＳＷのＹ方向におけるピッチ（図１５のＹｐｉｔｃｈ）である。即ち、本実施形態においては、ワード線スイッチＷＬＳＷのＹ方向におけるピッチは、メモリブロックＢＬＫのＹ方向におけるピッチと同じである。ワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫのＹ方向におけるピッチが同じであることを、１Ｔｒ／１ＢＬＫと表記する場合がある。
【0115】
尚、図１５は、ワード線スイッチＷＬＳＷの構造を示しているが、選択ゲート線スイッチＳＧＳＷの構造も、ワード線スイッチＷＬＳＷの構造と同様としてもよい。
【0116】
図１６のメモリブロックＢＬＫ（１）における各層の導電層１１０は、フックアップ領域ＲＨＵ（Ｎ１）の複数のビアコンタクト電極ＣＣ（図１１）、貼合電極ＰＩ１，ＰＩ２及び配線層Ｄ０～Ｄ４を介して、Ｘ方向負側のロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ（１Ｌ），ＷＬＳＷ（２Ｌ）のビアコンタクト電極ＣＳ２に電気的に接続される。
【0117】
メモリブロックＢＬＫ（２）における各層の導電層１１０は、フックアップ領域ＲＨＵ（Ｐ２）の複数のビアコンタクト電極ＣＣ（図１１）、貼合電極ＰＩ１，ＰＩ２及び配線層Ｄ０～Ｄ４を介して、Ｘ方向正側のロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ（１Ｒ），ＷＬＳＷ（２Ｒ）のビアコンタクト電極ＣＳ２に電気的に接続される。
【0118】
メモリブロックＢＬＫ（３）における各層の導電層１１０は、フックアップ領域ＲＨＵ（Ｐ３）の複数のビアコンタクト電極ＣＣ（図１１）、貼合電極ＰＩ１，ＰＩ２及び配線層Ｄ０～Ｄ４を介して、Ｘ方向正側のロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ（３Ｒ），ＷＬＳＷ（４Ｒ）のビアコンタクト電極ＣＳ２に電気的に接続される。
【0119】
メモリブロックＢＬＫ（４）における各層の導電層１１０は、フックアップ領域ＲＨＵ（Ｎ４）の複数のビアコンタクト電極ＣＣ（図１１）、貼合電極ＰＩ１，ＰＩ２及び配線層Ｄ０～Ｄ４を介して、Ｘ方向負側のロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ（３Ｌ），ＷＬＳＷ（４Ｌ）のビアコンタクト電極ＣＳ２に電気的に接続される。
【0120】
メモリブロックＢＬＫ（５）～ＢＬＫ（６）における各層の導電層１１０と複数のワード線スイッチＷＬＳＷとの接続についても、メモリブロックＢＬＫ（１）～ＢＬＫ（４）における各層の導電層１１０と複数のワード線スイッチＷＬＳＷとの接続と同様である。この様に、一対のメモリブロックＢＬＫの幅に設けられた一対のワード線スイッチＷＬＳＷは、同じメモリブロックＢＬＫの導電層１１０（ワード線ＷＬ）に接続される。尚、選択ゲート線ＳＧと選択ゲート線スイッチＳＧＳＷとの接続についても同様である。
【0121】
［導電層１１０とワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとの間の経路］
図１７は、ワード線スイッチＷＬＳＷ、接続部及びビアコンタクト電極の構造を示す模式的な断面図である。尚、図１７は、図１５に示すＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図１８は、導電層１１０とワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとの間の経路を示す模式的な断面図である。
図１７は、ワード線スイッチＷＬＳＷ、接続部及びビアコンタクト電極の構造を示す模式的な断面図である。尚、図１７は、図１５に示すＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図１８は、導電層１１０とワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとの間の経路を示す模式的な断面図である。
【0122】
図１７に示す様に、半導体基板２００には、２つのワード線スイッチＷＬＳＷを構成する半導体領域２０３が形成されている。半導体領域２０３の上面には、Ｘ方向に延伸する２つの電極ｇｃが設けられている。電極ｇｃは、半導体領域２０３の上面に設けられたゲート絶縁層２０４と、ゲート絶縁層２０４の上面に設けられたゲート電極２０６と、ゲート絶縁層２０４及びゲート電極２０６のＹ方向の両側面に設けられたゲート絶縁膜２０５と、を備える。
【0123】
ゲート絶縁層２０４は、例えば、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）の少なくとも一方を含んでいても良いし、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）又はその他の、絶縁性の金属酸化膜を含んでいても良い。ゲート電極２０６は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン（Ｓｉ）、タングステン（Ｗ）等の金属、ニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）、タングステンシリサイド（ＷＳｉ）等のシリサイド、又は、これらのうちの２以上を組み合わせた積層膜等を含んでいても良い。ゲート絶縁膜２０５は、例えば、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）の少なくとも一方を含んでいても良い。
【0124】
半導体領域２０３のソース領域ＲＳＯは、２つの電極ｇｃの間の領域である。半導体領域２０３のドレイン領域ＲＤＲは、Ｙ方向正側の電極ｇｃとＹ方向正側の絶縁領域ＳＴＩとの間の領域、及びＹ方向負側の電極ｇｃとＹ方向負側の絶縁領域ＳＴＩとの間の領域である。
【0125】
ビアコンタクト電極Ｃ４１，Ｃ３１，Ｃ２１，Ｃ１１，ＣＳ１及び接続部ｄ３１，ｄ２１，ｄ１１，ｄ０１は、配線ＣＧＩと半導体領域２０３のソース領域ＲＳＯを接続するためのビアコンタクト電極及び接続部である。配線ＣＧＩの接続用のビアコンタクト電極Ｃ４１，Ｃ３１，Ｃ２１，Ｃ１１，ＣＳ１及び接続部ｄ３１，ｄ２１，ｄ１１，ｄ０１は、Ｚ方向から見て、Ｘ方向に並ぶ複数のソース領域ＲＳＯをまたがる領域と重なる第１領域ＲＣＧＩに設けられている。
【0126】
図１７に示す様に、配線層Ｄ４において、配線ＣＧＩがＹ方向に延伸する。ビアコンタクト電極Ｃ４１は、上端において配線ＣＧＩに接続され、下端において配線層Ｄ３の接続部ｄ３１に接続される。図１７では、配線ＣＧＩ及びビアコンタクト電極Ｃ４１は、接続部ｄ３１やビアコンタクト電極Ｃ３１等とＸ方向の位置がずれているので、配線ＣＧＩ及びビアコンタクト電極Ｃ４１は点線で示している。ビアコンタクト電極Ｃ３１は、上端において接続部ｄ３１に接続され、下端において配線層Ｄ２の接続部ｄ２１に接続される。ビアコンタクト電極Ｃ２１は、上端において接続部ｄ２１に接続され、下端において配線層Ｄ１の接続部ｄ１１に接続される。ビアコンタクト電極Ｃ１１は、上端において接続部ｄ１１に接続され、下端において配線層Ｄ０の接続部ｄ０１に接続される。ビアコンタクト電極ＣＳ１は、上端において接続部ｄ０１に接続され、下端において半導体領域２０３のソース領域ＲＳＯに接続される。
【0127】
この様に、ビアコンタクト電極Ｃ４１，Ｃ３１，Ｃ２１，Ｃ１１，ＣＳ１及び接続部ｄ３１，ｄ２１，ｄ１１，ｄ０１は、配線ＣＧＩから半導体領域２０３のソース領域ＲＳＯまで真下又は略真下に接続する。
【0128】
ビアコンタクト電極Ｃ４２，Ｃ３２，Ｃ２２，Ｃ１２（Ｃ１２ｂ），ＣＳ２及び接続部ｄ４２，ｄ３２，ｄ２２，ｄ１２（ｄ１２ｂ），ｄ０２（ｄ０２ｂ）は、貼合電極ＰＩ２と半導体領域２０３のドレイン領域ＲＤＲを接続するためのビアコンタクト電極及び接続部である。貼合電極ＰＩ２の接続用のビアコンタクト電極Ｃ４２，Ｃ３２，Ｃ２２，Ｃ１２及び接続部ｄ４２，ｄ３２，ｄ２２，ｄ１２，ｄ０２は、Ｚ方向から見て半導体領域２０３のソース領域ＲＳＯと重なる第１領域ＲＣＧＩの近傍の一対の第２領域ＲＷＬＨＵ１に設けられている。第２領域ＲＷＬＨＵ１は、第１領域ＲＣＧＩとＹ方向の両側に近接した領域である。尚、図１７の例では、ビアコンタクト電極Ｃ１２は設けられていない。ビアコンタクト電極Ｃ１２は、後述する図１８等に示している。貼合電極ＰＩ２の接続用のビアコンタクト電極Ｃ１２ｂ，ＣＳ２及び接続部ｄ１２ｂ，ｄ０２ｂは、Ｚ方向から見て半導体領域２０３の一対のドレイン領域ＲＤＲと重なる第３領域ＲＷＬＨＵ２に設けられている。
【0129】
図１７に示す様に、チップ貼合電極層ＤＢの貼合電極ＰＩ２は、配線層Ｄ４の接続部ｄ４２に接続される。図１７において、貼合電極ＰＩ２は接続部ｄ４２等とＸ方向の位置が一致しているが、Ｘ方向の位置がずれていても良い。ビアコンタクト電極Ｃ４２は、上端において接続部ｄ４２に接続され、下端において配線層Ｄ３の接続部ｄ３２に接続される。ビアコンタクト電極Ｃ３２は、上端において接続部ｄ３２に接続され、下端において配線層Ｄ２の接続部ｄ２２に接続される。ビアコンタクト電極Ｃ２２は、上端において接続部ｄ２２に接続され、下端において配線層Ｄ１の接続部ｄ１２に接続される。配線層Ｄ１の接続部ｄ１２及び接続部ｄ１２ｂは、図１７において図示しない配線（後述する図２６のフックアップ配線Ｗ１）で接続される。ビアコンタクト電極Ｃ１２ｂは、上端において接続部ｄ１２ｂに接続され、下端において配線層Ｄ０の接続部ｄ０２ｂに接続される。ビアコンタクト電極ＣＳ２は、上端において接続部ｄ０２ｂに接続され、下端において半導体領域２０３のドレイン領域ＲＤＲに接続される。
【0130】
図１７においては、配線層Ｄ１の接続部ｄ１２及び接続部ｄ１２ｂが、フックアップ配線（後述する図２６のフックアップ配線Ｗ１）で接続されている。この場合、ビアコンタクト電極Ｃ１２は設けられない。配線層Ｄ０の接続部ｄ０２は、配線層Ｄ１の接続部ｄ１２に電気的に接続されていないダミーの接続部（配線）である。すなわち、接続部ｄ０２は電気的に絶縁されており、フローティングである。リソグラフィの観点から、ダミーの接続部ｄ０２を配線層Ｄ０に形成している。また、ダスト影響に起因した隣接配線とのショートリスクを減らすため、接続部ｄ０２は接続部ｄ１２と接続されていない。ただし、配線層Ｄ０の接続部ｄ０２及び接続部ｄ０２ｂが、フックアップ配線（後述する図２７のフックアップ配線Ｗ０）で接続される場合がある。この場合、ビアコンタクト電極Ｃ１２が設けられ、ビアコンタクト電極Ｃ１２ｂは設けられない。この場合も、配線層Ｄ１の接続部ｄ１２ｂは、配線層Ｄ０の接続部ｄ０２ｂに電気的に接続されていないダミーの接続部（配線）である。すなわち、この場合、接続部ｄ１２ｂは電気的に絶縁されており、フローティングである。
【0131】
この様に、第２領域ＲＷＬＨＵ１に設けられたビアコンタクト電極及び接続部と、第３領域ＲＷＬＨＵ２に設けられたビアコンタクト電極及び接続部を用いて、貼合電極ＰＩ２と半導体領域２０３のドレイン領域ＲＤＲとが接続される。この場合、第２領域ＲＷＬＨＵ１の接続部ｄ１２と第３領域ＲＷＬＨＵ２の接続部ｄ１２ｂとが配線層Ｄ１のフックアップ配線（後述する図２６のフックアップ配線Ｗ１）で接続され、又は、第２領域ＲＷＬＨＵ１の接続部ｄ０２と第３領域ＲＷＬＨＵ２の接続部ｄ０２ｂとが配線層Ｄ０のフックアップ配線（後述する図２７のフックアップ配線Ｗ０）で接続される。
【0132】
尚、図１７において、配線層Ｄ４の接続部ｄ４２は、図７及び図８の接続部ｄ４に対応する。配線層Ｄ３の接続部ｄ３１，ｄ３２は、図７及び図８の接続部ｄ３に対応する。配線層Ｄ２の接続部ｄ２１，ｄ２２は、図７及び図８の接続部ｄ２に対応する。配線層Ｄ１の接続部ｄ１１，ｄ１２（ｄ１２ｂ）は、図７及び図８の接続部ｄ１に対応する。配線層Ｄ０の接続部ｄ０１，ｄ０２（ｄ０２ｂ）は、図７及び図８の接続部ｄ０に対応する。
【0133】
図１８に示す様に、チップＣＭのメモリセルアレイ層ＬＭＣＡにおける、ワード線ＷＬ及び選択ゲート線ＳＧ（ＳＧＤ、ＳＧＳ）は、ビアコンタクト電極ＣＣ、貼合電極ＰＩ１，ＰＩ２、配線層Ｄ４の接続部ｄ４２、ビアコンタクト電極Ｃ４２、配線層Ｄ３の接続部ｄ３２、ビアコンタクト電極Ｃ３２、配線層Ｄ２の接続部ｄ２２、ビアコンタクト電極Ｃ２２、配線層Ｄ１の接続部ｄ１２、ビアコンタクト電極Ｃ１２、及び配線層Ｄ０の接続部ｄ０２を介して、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷのドレイン端子として機能するビアコンタクト電極ＣＳ２に電気的に接続される。尚、図１８では、ビアコンタクト電極層ＣＨを省略している。上記の様なワード線ＷＬ及び選択ゲート線ＳＧからワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷに至る経路を、図１８において経路ＲＴと記す。
【0134】
図１８に示す様に、メモリセルアレイ層ＬＭＣＡにおける最上層のソース側選択ゲート線ＳＧＳは、経路ＲＴ１を経由して、ロウ制御回路領域ＲＲＣにおけるＸ方向負側の端部の選択ゲート線スイッチＳＧＳＷ（この選択ゲート線スイッチＳＧＳＷをＳＧＳＷ（１）とする。）に接続される。ソース側選択ゲート線ＳＧＳの下方のワード線ＷＬ（２）は、経路ＲＴ２を経由して、選択ゲート線スイッチＳＧＳＷ（１）よりもＸ方向正側のワード線スイッチＷＬＳＷ（このワード線スイッチＷＬＳＷをＷＬＳＷ（２）とする。）に接続される。ワード線ＷＬ（２）の下方のワード線ＷＬ（３）は、経路ＲＴ３を経由して、ワード線スイッチＷＬＳＷ（２）よりもＸ方向正側のワード線スイッチＷＬＳＷ（このワード線スイッチＷＬＳＷをＷＬＳＷ（３）とする。）に接続される。
【0135】
上記の経路ＲＴ１，ＲＴ２，ＲＴ３では、図１８において図示していないが、配線層Ｄ０の接続部ｄ０２及び接続部ｄ０２ｂがフックアップ配線（後述する図２７のフックアップ配線Ｗ０）で接続され、接続部ｄ０２ｂがビアコンタクト電極ＣＳ２に接続される。
【0136】
ワード線ＷＬ（３）の下方のワード線ＷＬ（４）は、経路ＲＴ４を経由して、ワード線スイッチＷＬＳＷ（３）よりもＸ方向正側のワード線スイッチＷＬＳＷ（このワード線スイッチＷＬＳＷをＷＬＳＷ（４）とする。）に接続される。
【0137】
上記の経路ＲＴ４では、図１８において図示していないが、配線層Ｄ１の接続部ｄ１２及び接続部ｄ１２ｂがフックアップ配線（後述する図２６のフックアップ配線Ｗ１）で接続され、接続部ｄ１２ｂがビアコンタクト電極Ｃ１２ｂを介して接続部ｄ０２ｂに接続され、接続部ｄ０２ｂがビアコンタクト電極ＣＳ２に接続される。
【0138】
ワード線ＷＬ（４）の下方のワード線ＷＬ（５）は、経路ＲＴ５を経由して、ワード線スイッチＷＬＳＷ（４）よりもＸ方向正側のワード線スイッチＷＬＳＷ（このワード線スイッチＷＬＳＷをＷＬＳＷ（５）とする。）に接続される。
【0139】
上記の経路ＲＴ５では、図１８において図示していないが、配線層Ｄ２の接続部ｄ２２と、この接続部ｄ２２よりもＸ方向正側の位置の接続部ｄ２２とがフックアップ配線（後述する図２５のフックアップ配線Ｗ２）で接続される。そして、接続部ｄ２２がビアコンタクト電極Ｃ２２を介して接続部ｄ１２に接続され、接続部ｄ１２及び接続部ｄ１２ｂがフックアップ配線（後述する図２６のフックアップ配線Ｗ１）で接続され、接続部ｄ１２ｂがビアコンタクト電極Ｃ１２ｂを介して接続部ｄ０２ｂに接続され、接続部ｄ０２ｂがビアコンタクト電極ＣＳ２に接続される。
【0140】
ワード線ＷＬ（５）の下方のドレイン側選択ゲート線ＳＧＤは、経路ＲＴ６を経由して、ワード線スイッチＷＬＳＷ（５）よりもＸ方向正側の選択ゲート線スイッチＳＧＳＷ（６）に接続される。
【0141】
上記の経路ＲＴ６では、図１８において図示していないが、配線層Ｄ３の接続部ｄ３２と、この接続部ｄ３２よりもＸ方向正側の位置の接続部ｄ３２とがフックアップ配線（後述する図２３のフックアップ配線Ｗ３）で接続される。そして、接続部ｄ３２がビアコンタクト電極Ｃ３２を介して接続部ｄ２２に接続され、接続部ｄ２２がビアコンタクト電極Ｃ２２を介して接続部ｄ１２に接続され、接続部ｄ１２がビアコンタクト電極Ｃ１２を介して接続部ｄ０２に接続される。接続部ｄ０２及び接続部ｄ０２ｂがフックアップ配線（後述する図２７のフックアップ配線Ｗ０）で接続され、接続部ｄ０２ｂがビアコンタクト電極ＣＳ２に接続される。
【0142】
図１８に示す様に、複数の接続部ｄ４２，ｄ３２，ｄ２２，ｄ１２，ｄ０２は、それぞれ、ビアコンタクト電極及び配線に接続されているか否かに拘わらず、Ｘ方向及びＹ方向に離間して形成されている。ビアコンタクト電極及び配線に接続されていない接続部ｄ４２，ｄ３２，ｄ２２，ｄ１２，ｄ０２は、電気的な接続経路を構成しないダミーの接続部である。また、図１８において図示していないが、複数の接続部ｄ１２ｂ，ｄ０２ｂは、それぞれ、ビアコンタクト電極及び配線に接続されているか否かに拘わらず、Ｘ方向及びＹ方向に離間して形成されている。ビアコンタクト電極及び配線に接続されていない接続部ｄ１２ｂ，ｄ０２ｂは、電気的な接続経路を構成しないダミーの接続部である。ただし、ダミーの接続部が形成されなくても良い。
【0143】
また、ワード線ＷＬ及び選択ゲート線ＳＧにビアコンタクト電極ＣＣを介して接続される複数の貼合電極ＰＩ１，ＰＩ２は、フックアップ領域ＲＨＵに設けられている。これら複数の貼合電極ＰＩ１，ＰＩ２の数は、ワード線ＷＬ及び選択ゲート線ＳＧの本数に応じて決められる。複数の貼合電極ＰＩ１，ＰＩ２のうち、ワード線ＷＬ及び選択ゲート線ＳＧに接続されないダミーの貼合電極ＰＩ１，ＰＩ２が設けられても良い。
【0144】
尚、図１８において、選択ゲート線スイッチＳＧＳＷ（１）、ワード線スイッチＷＬＳＷ（２），（３），（４），（５）、及び選択ゲート線スイッチＳＧＳＷ（６）は、Ｘ方向正側に順に配置されている。しかしながら、この様な選択ゲート線スイッチＳＧＳＷ（１），（６）及びワード線スイッチＷＬＳＷ（２），（３），（４），（５）の配置は一例であって、図１８に示す配置に限定されない。
【0145】
また、図１８の経路ＲＴ１～ＲＴ６においては、Ｘ方向負側の経路（例えば経路ＲＴ１，ＲＴ２）よりもＸ方向正側の経路（例えばＲＴ５，ＲＴ６）の方が、上方の配線層のフックアップ配線を使用して接続部同士を電気的に接続している。しかしながら、この様な経路ＲＴ１～ＲＴ６は一例であって、図１８に示す経路に限定されない。
【0146】
例えば、上記の経路ＲＴ５は、配線層Ｄ２の接続部ｄ２２と、この接続部ｄ２２よりもＸ方向正側の位置の接続部ｄ２２とがフックアップ配線（後述する図２５のフックアップ配線Ｗ２）で接続される。そして、接続部ｄ２２がビアコンタクト電極Ｃ２２を介して配線層Ｄ１の接続部ｄ１２に接続され、接続部ｄ１２がビアコンタクト電極Ｃ１２を介して配線層Ｄ０の接続部ｄ０２に接続される。そして、接続部ｄ０２及び接続部ｄ０２ｂがフックアップ配線（後述する図２７のフックアップ配線Ｗ０）で接続され、接続部ｄ０２ｂがビアコンタクト電極ＣＳ２に接続されてもよい。
【0147】
また、例えば、上記の経路ＲＴ６は、配線層Ｄ２の接続部ｄ２２と、この接続部ｄ２２よりもＸ方向正側の位置の接続部ｄ２２とがフックアップ配線（後述する図２５のフックアップ配線Ｗ２）で接続される。そして、接続部ｄ２２がビアコンタクト電極Ｃ２２を介して接続部ｄ１２に接続され、接続部ｄ１２がビアコンタクト電極Ｃ１２を介して接続部ｄ０２に接続される。接続部ｄ０２及び接続部ｄ０２ｂがフックアップ配線（後述する図２７のフックアップ配線Ｗ０）で接続され、接続部ｄ０２ｂがビアコンタクト電極ＣＳ２に接続されてもよい。
【0148】
また、例えば、上記の経路ＲＴ６は、配線層Ｄ２の接続部ｄ２２がビアコンタクト電極Ｃ２２を介して接続部ｄ１２に接続され、接続部ｄ１２及び接続部ｄ１２ｂがフックアップ配線（後述する図２６のフックアップ配線Ｗ１）で接続され、接続部ｄ１２ｂがビアコンタクト電極Ｃ１２を介して接続部ｄ０２ｂに接続される。接続部ｄ０２ｂがビアコンタクト電極ＣＳ２に接続されてもよい。
【0149】
［チップ貼合電極層ＤＢの貼合電極ＰＩ２の位置］
図１９は、フックアップ領域ＲＨＵにおける貼合電極ＰＩ２の位置を示す模式的な平面図である。尚、図１９において、半導体領域２０３及びゲート電極２０６を点線で示している。また、図１９において、ワード線スイッチＷＬＳＷのＸ方向におけるピッチをＸｐｉｔｃｈと表記し、ワード線スイッチＷＬＳＷのＹ方向におけるピッチをＹｐｉｔｃｈと表記している。また、図１９は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣ（図１５のＤで示す領域に対応する上方の領域）を示している。
図１９は、フックアップ領域ＲＨＵにおける貼合電極ＰＩ２の位置を示す模式的な平面図である。尚、図１９において、半導体領域２０３及びゲート電極２０６を点線で示している。また、図１９において、ワード線スイッチＷＬＳＷのＸ方向におけるピッチをＸｐｉｔｃｈと表記し、ワード線スイッチＷＬＳＷのＹ方向におけるピッチをＹｐｉｔｃｈと表記している。また、図１９は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣ（図１５のＤで示す領域に対応する上方の領域）を示している。
【0150】
図１９に示す様に、複数の貼合電極ＰＩ２がＸ方向に等間隔又は所定間隔に並んでいる。Ｘ方向に並ぶ複数の貼合電極ＰＩ２の列が、１つのワード線スイッチＷＬＳＷのＹ方向の幅（Ｙｐｉｔｃｈ）当たり、２列並んでいる。また、１つのワード線スイッチＷＬＳＷのＸ方向及びＹ方向の領域（Ｘｐｉｔｃｈ、Ｙｐｉｔｃｈ）当たり、３つの貼合電極ＰＩ２が設けられている。
【0151】
［配線層Ｄ４の配線ＣＧＩ及び接続部ｄ４２の位置］
図２０は、配線層Ｄ４に設けられた配線ＣＧＩ及び接続部ｄ４２の位置を示す模式的な平面図である。尚、図２０において、半導体領域２０３及びゲート電極２０６を点線で示している。また、図２０において、図１９に示した貼合電極ＰＩ２の位置を点線で示している。また、図２０において、ワード線スイッチＷＬＳＷのＸ方向におけるピッチをＸｐｉｔｃｈと表記し、ワード線スイッチＷＬＳＷのＹ方向におけるピッチをＹｐｉｔｃｈと表記している。また、図２０は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣ（図１５のＤで示す領域に対応する上方の領域）を示している。
図２０は、配線層Ｄ４に設けられた配線ＣＧＩ及び接続部ｄ４２の位置を示す模式的な平面図である。尚、図２０において、半導体領域２０３及びゲート電極２０６を点線で示している。また、図２０において、図１９に示した貼合電極ＰＩ２の位置を点線で示している。また、図２０において、ワード線スイッチＷＬＳＷのＸ方向におけるピッチをＸｐｉｔｃｈと表記し、ワード線スイッチＷＬＳＷのＹ方向におけるピッチをＹｐｉｔｃｈと表記している。また、図２０は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣ（図１５のＤで示す領域に対応する上方の領域）を示している。
【0152】
図２０に示す様に、１つのワード線スイッチＷＬＳＷのＸ方向の幅（Ｘｐｉｔｃｈ）当たり、Ｙ方向に延伸する２つの配線ＣＧＩが並んでいる。２つの配線ＣＧＩのうち、Ｘ方向負側の配線を配線ＣＧＩ（１）とし、Ｘ方向正側の配線を配線ＣＧＩ（２）とする。２つの配線ＣＧＩ（１），ＣＧＩ（２）の間に、Ｙ方向に延伸する２つの接続部ｄ４２が設けられている。２つの接続部ｄ４２のうちの一方は、Ｚ方向から見てソース領域ＲＳＯの上方（Ｙ方向正側）の貼合電極ＰＩ２と重なり、他方は、Ｚ方向から見てドレイン領域ＲＤＲの上方（Ｙ方向負側）の貼合電極ＰＩ２と重なる。また、隣り合う２つのワード線スイッチＷＬＳＷの領域にうち、一方の領域に設けられた配線ＣＧＩ（２）と、他方の領域に設けられた配線ＣＧＩ（１）との間に、Ｙ方向に延伸する１つの接続部ｄ４２が設けられている。この接続部ｄ４２は、Ｚ方向から見てゲート電極２０６のＹ方向正側又はゲート電極２０６のＹ方向負側の貼合電極ＰＩ２と重なる。
【0153】
この様に、１つのワード線スイッチＷＬＳＷの領域当たり、３つの接続部ｄ４２が設けられている。上述した様に、３つの接続部ｄ４２は、それぞれ、３つの貼合電極ＰＩ２と接続されている。
【0154】
［配線層Ｄ３の接続部ｄ３１，ｄ３２の位置、及び配線層Ｄ３中の配線パターン］
図２１は、配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。図２２は、配線層Ｄ３に設けられたシールド配線ｓ３及び通過配線領域ＲＴＷ３の位置を示す模式的な平面図である。図２３は、配線層Ｄ３における配線パターンの一例を示す模式的な平面図である。尚、図２１において、半導体領域２０３及びゲート電極２０６を点線で示している。また、図２１において、ワード線スイッチＷＬＳＷのＸ方向におけるピッチをＸｐｉｔｃｈと表記し、ワード線スイッチＷＬＳＷのＹ方向におけるピッチをＹｐｉｔｃｈと表記している。また、図２１～図２３は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣ（図２１及び図２２は図１５のＤで示す領域に対応する上方の領域）を示している。
図２１は、配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。図２２は、配線層Ｄ３に設けられたシールド配線ｓ３及び通過配線領域ＲＴＷ３の位置を示す模式的な平面図である。図２３は、配線層Ｄ３における配線パターンの一例を示す模式的な平面図である。尚、図２１において、半導体領域２０３及びゲート電極２０６を点線で示している。また、図２１において、ワード線スイッチＷＬＳＷのＸ方向におけるピッチをＸｐｉｔｃｈと表記し、ワード線スイッチＷＬＳＷのＹ方向におけるピッチをＹｐｉｔｃｈと表記している。また、図２１～図２３は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣ（図２１及び図２２は図１５のＤで示す領域に対応する上方の領域）を示している。
【0155】
図２１に示す様に、１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する１つの接続部ｄ３１が設けられている。即ち、接続部ｄ３１がＸｐｉｔｃｈ毎に等間隔又は所定間隔に並んでいる。接続部ｄ３１は、半導体領域２０３のソース領域ＲＳＯと重なる第１領域ＲＣＧＩに設けられている。接続部ｄ３１は、ビアコンタクト電極Ｃ４１を介して配線ＣＧＩに接続される。
【0156】
また、１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する３つの接続部ｄ３２が設けられている。即ち、接続部ｄ３２がＸｐｉｔｃｈ毎に３つずつ等間隔又は所定間隔に並んでいる。接続部ｄ３２は、第１領域ＲＣＧＩとＹ方向の両側に並ぶ第２領域ＲＷＬＨＵ１に設けられている。３つの接続部ｄ３２は、それぞれ、ビアコンタクト電極Ｃ４２を介して接続部ｄ４２に接続される。
【0157】
図２２に示す様に、Ｙ方向の正側及び負側に離間して配置された一対のワード線スイッチＷＬＳＷのうち、一方のワード線スイッチＷＬＳＷ側の複数の接続部ｄ３２の列と、他方のワード線スイッチＷＬＳＷ側の接続部ｄ３２の列との間に、Ｘ方向に延伸する一対のシールド配線ｓ３が配線層Ｄ３に設けられている。一対のシールド配線ｓ３（少なくとも一対の接続部ｄ３２）の間の領域が配線層Ｄ３の通過配線領域ＲＴＷ３である。また、シールド配線ｓ３と複数の接続部ｄ３２の列との間の領域が配線層Ｄ３の配線領域ＲＷ３である。
【0158】
通過配線領域ＲＴＷ３には、図２３に示す様に、複数の通過配線ＴＷ３が設けられている。通過配線ＴＷ３は、図１４を参照して説明した通過配線ＴＷに対応する。複数の通過配線ＴＷ３は、Ｘ方向に延伸し、Ｙ方向に並んでいる。また、配線領域ＲＷ３には、複数のフックアップ配線Ｗ３が設けられている。複数のフックアップ配線Ｗ３は、Ｘ方向に延伸し、Ｙ方向に並んでいる。フックアップ配線Ｗ３は、一の接続部ｄ３２と、その接続部ｄ３２とは異なるＸ方向の位置の他の接続部ｄ３２とを接続する。図２３の例では、フックアップ配線Ｗ３は、一の接続部ｄ３２と、その接続部ｄ３２よりもＸ方向正側の位置の他の接続部ｄ３２とを接続する。
【0159】
フックアップ配線Ｗ３が接続された一の接続部ｄ３２は、ビアコンタクト電極Ｃ４２を介して配線層Ｄ４の接続部ｄ４２と接続されるが、ビアコンタクト電極Ｃ３２と接続されない。フックアップ配線Ｗ３が接続された他の接続部ｄ３２は、ビアコンタクト電極Ｃ３２を介して配線層Ｄ２の接続部ｄ２２と接続されるが、ビアコンタクト電極Ｃ４２と接続されない。フックアップ配線Ｗ３が接続されていない接続部ｄ３２は、ビアコンタクト電極Ｃ４２，Ｃ３２を介して配線層Ｄ４，Ｄ２の接続部ｄ４２，ｄ２２と接続される。尚、フックアップ配線Ｗ３及びビアコンタクト電極Ｃ４２，Ｃ３２のいずれにも接続されていないダミーの接続部ｄ３２も設けられている。ダミーの接続部ｄ３２は、電気的に絶縁されており、フローティングである。
【0160】
配線領域ＲＷ３では、フォトリソグラフィー等の露光に際して、フックアップ配線Ｗ３を、略一定のピッチで形成することが望ましい。また、複数の配線層を形成する際にＣＭＰ（Chemical Mechanical Polishing）が行われるが、ＣＭＰを行う際に配線層Ｄ３の配置密度が均一であることが好ましい。従って、図２３に示す様に、配線領域ＲＷ３においてフックアップ配線Ｗ３を略一定に配置するために、フックアップ配線Ｗ３として、いずれの接続部ｄ３２にも接続されていないダミーの配線が設けられている。
【0161】
尚、通過配線領域ＲＴＷ３においても、通過配線ＴＷ３を、略一定のピッチで形成することが好ましい。従って、通過配線領域ＲＴＷ３においても、ダミーの通過配線を設けても良い。
【0162】
【0163】
シールド配線ｓ３は、フックアップ配線Ｗ３と通過配線ＴＷ３をシールドするための配線である。読み出し動作、書き込み動作、消去動作等に際して、フックアップ配線Ｗ３には、読み出しパス電圧ＶＲＥＡＤや書き込み電圧ＶＰＧＭ、消去電圧ＶＥＲＡ等の高電圧が印加されるのに対し、通過配線ＴＷ３の多くの配線には、接地電圧ＶＳＳから電源電圧ＶＣＣ程度までの比較的低い電圧が印加される。高電圧が印加された配線に隣接する配線は、容量カップリングにより、意図せず電圧が上昇しやすい。通過配線ＴＷ３の電圧変動を抑制するため、シールド配線ｓ３は、配線領域ＲＷ３と通過配線領域ＲＴＷ３との間に設けられ、フックアップ配線Ｗ３と通過配線ＴＷ３とをシールドする。シールド配線ｓ３には、例えば、接地電圧ＶＳＳが印加される。ただし、シールド配線ｓ３には、電圧生成回路ＶＧで生成される電圧ＶＤＤが印加されても良い。この場合、電圧ＶＤＤは、所定の配線の電源電圧として使用されても良い。
【0164】
配線層Ｄ３においては、接続部ｄ３１、接続部ｄ３２及びフックアップ配線Ｗ３に高電圧が印加される場合がある。仮に、接続部ｄ３１、接続部ｄ３２及びフックアップ配線Ｗ３が様々な場所に設けられていると、それらの場所毎に、接続部ｄ３１、接続部ｄ３２及びフックアップ配線Ｗ３のシールドが必要になってしまう。本実施形態では、接続部ｄ３１、接続部ｄ３２及びフックアップ配線Ｗ３は、それぞれ、Ｙ方向に並ぶ第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１，配線領域ＲＷ３に設けられ、これらの第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１，配線領域ＲＷ３は、１つのワード線スイッチＷＬＳＷのＹ方向の両端部に設けられている。また、一方の第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１，配線領域ＲＷ３と他方の第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１，配線領域ＲＷ３との間に通過配線領域ＲＴＷ３が設けられ、配線領域ＲＷ３と通過配線領域ＲＴＷ３との間にシールド配線ｓ３が設けられている。この様な構成によれば、高電圧が印加される接続部ｄ３１，ｄ３２及びフックアップ配線Ｗ３と、様々な電圧が印加される通過配線ＴＷ３とをシールドすることができると共に、シールド配線ｓ３の本数の増加を抑えて、広い通過配線領域ＲＴＷ３を確保することができる。
【0165】
［配線層Ｄ２の接続部ｄ２１，ｄ２２の位置、及び配線層Ｄ２中の配線パターン］
図２４は、配線層Ｄ２に設けられたシールド配線ｓ２及び通過配線領域ＲＴＷ２の位置を示す模式的な平面図である。図２５は、配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。尚、図２４において、ワード線スイッチＷＬＳＷのＸ方向におけるピッチをＸｐｉｔｃｈと表記し、ワード線スイッチＷＬＳＷのＹ方向におけるピッチをＹｐｉｔｃｈと表記している。また、図２４及び図２５は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣ（図２４は図１５のＤで示す領域に対応する上方の領域）を示している。
図２４は、配線層Ｄ２に設けられたシールド配線ｓ２及び通過配線領域ＲＴＷ２の位置を示す模式的な平面図である。図２５は、配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。尚、図２４において、ワード線スイッチＷＬＳＷのＸ方向におけるピッチをＸｐｉｔｃｈと表記し、ワード線スイッチＷＬＳＷのＹ方向におけるピッチをＹｐｉｔｃｈと表記している。また、図２４及び図２５は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣ（図２４は図１５のＤで示す領域に対応する上方の領域）を示している。
【0166】
図２４に示す様に、１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する１つの接続部ｄ２１が設けられている。即ち、接続部ｄ２１がＸｐｉｔｃｈ毎に等間隔又は所定間隔に並んでいる。接続部ｄ２１は、第１領域ＲＣＧＩであって、Ｚ方向から見て接続部ｄ３１と重なる位置に設けられている。接続部ｄ２１は、ビアコンタクト電極Ｃ３１を介して接続部ｄ３１に接続され、ビアコンタクト電極Ｃ２１を介して接続部ｄ１１に接続される。
【0167】
また、１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する３つの接続部ｄ２２が設けられている。即ち、接続部ｄ２２がＸｐｉｔｃｈ毎に３つずつ等間隔又は所定間隔に並んでいる。接続部ｄ２２は、第２領域ＲＷＬＨＵ１であって、Ｚ方向から見て接続部ｄ３２と重なる位置に設けられている。３つの接続部ｄ２２は、それぞれ、ビアコンタクト電極Ｃ３２を介して接続部ｄ３２に接続され、ビアコンタクト電極Ｃ２２を介して接続部ｄ１２に接続される。ただし、接続部ｄ２２は、ビアコンタクト電極Ｃ２２を介して接続部ｄ１２に接続されず、異なるＸ方向の位置の接続部ｄ２２とフックアップ配線（図２５のフックアップ配線Ｗ２）で接続される場合がある。
【0168】
図２４に示す様に、Ｙ方向に並ぶ一対のワード線スイッチＷＬＳＷのうち、一方のワード線スイッチＷＬＳＷ側の複数の接続部ｄ２２の列と、他方のワード線スイッチＷＬＳＷ側の複数の接続部ｄ２２の列との間に、Ｘ方向に延伸する一対のシールド配線ｓ２が配線層Ｄ２に設けられている。一対のシールド配線ｓ２（少なくとも接続部ｄ２２）の間の領域が配線層Ｄ２の通過配線領域ＲＴＷ２である。また、シールド配線ｓ２と複数の接続部ｄ２２の列との間の領域が配線層Ｄ２の配線領域ＲＷ２である。
【0169】
【0170】
通過配線領域ＲＴＷ２には、図２５に示す様に、複数の通過配線ＴＷ２が設けられている。複数の通過配線ＴＷ２は、Ｘ方向に延伸し、Ｙ方向に並んでいる。通過配線ＴＷ２は、図１４を参照して説明した通過配線ＴＷに対応する。また、配線領域ＲＷ２には、複数のフックアップ配線Ｗ２が設けられている。複数のフックアップ配線Ｗ２は、Ｘ方向に延伸し、Ｙ方向に並んでいる。フックアップ配線Ｗ２は、一の接続部ｄ２２と、その接続部ｄ２２とは異なるＸ方向の位置の他の接続部ｄ２２とを接続する。図２５の例では、フックアップ配線Ｗ２は、一の接続部ｄ２２と、その接続部ｄ２２よりもＸ方向正側の位置の他の接続部ｄ２２とを接続する。
【0171】
フックアップ配線Ｗ２が接続された一の接続部ｄ２２は、ビアコンタクト電極Ｃ３２を介して配線層Ｄ３の接続部ｄ３２と接続されるが、ビアコンタクト電極Ｃ２２と接続されない。フックアップ配線Ｗ２が接続された他の接続部ｄ２２は、ビアコンタクト電極Ｃ２２を介して配線層Ｄ１の接続部ｄ１２と接続されるが、ビアコンタクト電極Ｃ３２と接続されない。フックアップ配線Ｗ２が接続されていない接続部ｄ２２は、ビアコンタクト電極Ｃ３２，Ｃ２２を介して配線層Ｄ３，Ｄ１の接続部ｄ３２，ｄ１２と接続される。尚、フックアップ配線Ｗ２及びビアコンタクト電極Ｃ３２，Ｃ２２のいずれにも接続されていないダミーの接続部ｄ２２も設けられている。ダミーの接続部ｄ２２は、電気的に絶縁されており、フローティングである。
【0172】
配線領域ＲＷ２においては、配線領域ＲＷ３と同様に、フックアップ配線Ｗ２を、略一定のピッチで形成するために、フックアップ配線Ｗ２として、いずれの接続部ｄ２２にも接続されていないダミーの配線が設けられている。
【0173】
尚、通過配線領域ＲＴＷ２においても、通過配線ＴＷ２を、略一定のピッチで形成することが好ましい。従って、通過配線領域ＲＴＷ２においても、ダミーの通過配線を設けても良い。
【0174】
【0175】
シールド配線ｓ２は、フックアップ配線Ｗ２と通過配線ＴＷ２をシールドするための配線である。シールド配線ｓ２は、例えば、接地電圧ＶＳＳが印加される。ただし、シールド配線ｓ２は、電圧生成回路ＶＧで生成される電圧ＶＤＤが印加されても良い。この場合、電圧ＶＤＤは、所定の配線の電源電圧として使用されても良い。
【0176】
本実施形態では、接続部ｄ２１、接続部ｄ２２及びフックアップ配線Ｗ２は、それぞれ、Ｙ方向に並ぶ第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１，配線領域ＲＷ２に設けられ、これらの第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１，配線領域ＲＷ２は、１つのワード線スイッチＷＬＳＷのＹ方向の両端部に設けられている。また、一方の第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１，配線領域ＲＷ２と他方の第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１，配線領域ＲＷ２との間に通過配線領域ＲＴＷ２が設けられ、配線領域ＲＷ２と通過配線領域ＲＴＷ２との間にシールド配線ｓ２が設けられている。この様な構成によれば、高電圧が印加される接続部ｄ２１，ｄ２２及びフックアップ配線Ｗ２と、様々な電圧が印加される通過配線ＴＷ２とをシールドすることができると共に、シールド配線ｓ２の本数の増加を抑えて、広い通過配線領域ＲＴＷ２を確保することができる。
【0177】
［配線層Ｄ１の接続部ｄ１１，ｄ１２，ｄ１２ｂの位置、及び配線層Ｄ１中の配線パターン］
図２６は、配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。尚、図２６は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣを示している。
図２６は、配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。尚、図２６は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣを示している。
【0178】
１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する１つの接続部ｄ１１が設けられている。即ち、接続部ｄ１１がＸｐｉｔｃｈ毎に等間隔又は所定間隔に並んでいる。接続部ｄ１１は、第１領域ＲＣＧＩであって、Ｚ方向から見て接続部ｄ２１と重なる位置に設けられている（図１７）。接続部ｄ１１は、ビアコンタクト電極Ｃ２１を介して接続部ｄ２１に接続され、ビアコンタクト電極Ｃ１１を介して接続部ｄ０１に接続される（図１７）。
【0179】
また、１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する３つの接続部ｄ１２が設けられている。即ち、接続部ｄ１２がＸｐｉｔｃｈ毎に３つずつ等間隔又は所定間隔に並んでいる。接続部ｄ１２は、第２領域ＲＷＬＨＵ１であって、Ｚ方向から見て接続部ｄ２２と重なる位置に設けられている（図１７）。３つの接続部ｄ１２は、それぞれ、ビアコンタクト電極Ｃ２２を介して接続部ｄ２２に接続され、ビアコンタクト電極Ｃ１２を介して接続部ｄ０２に接続される（図１７）。
【0180】
また、１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する１つの接続部ｄ１２ｂが設けられている。即ち、接続部ｄ１２ｂがＸｐｉｔｃｈ毎に１つずつ等間隔又は所定間隔に並んでいる。図２６に示す様に、接続部ｄ１２ｂは、第３領域ＲＷＬＨＵ２に設けられている。ただし、第３領域ＲＷＬＨＵ２には、接続部ｄ１２ｂが設けられていない領域がある。接続部ｄ１２ｂは、ビアコンタクト電極Ｃ１２ｂを介して接続部ｄ０２ｂに接続される（図１７）。
【0181】
図２６に示す様に、Ｙ方向に並ぶ一対のワード線スイッチＷＬＳＷのうち、一方のワード線スイッチＷＬＳＷ側の複数の接続部ｄ１２の列と、他方のワード線スイッチＷＬＳＷ側の複数の接続部ｄ１２の列との間に、配線層Ｄ１の配線領域ＲＷ１が設けられている。この様に、配線層Ｄ１には、シールド配線及び通過配線領域が設けられていない。ただし、配線層Ｄ１にも、シールド配線及び通過配線領域が設けられても良い。
【0182】
配線領域ＲＷ１には、複数のフックアップ配線Ｗ１が設けられている。複数のフックアップ配線Ｗ１は、Ｘ方向に延伸し、Ｙ方向に並んでいる。フックアップ配線Ｗ１は、接続部ｄ１２と、その接続部ｄ１２とは異なるＸ方向の位置の接続部ｄ１２ｂとを接続する。図２６の例では、フックアップ配線Ｗ１は、接続部ｄ１２と、その接続部ｄ１２よりもＸ方向正側の位置の接続部ｄ１２ｂとを接続する。図２６に示す様に、配線領域ＲＷ１における一部の領域では、フックアップ配線Ｗ１は、Ｘ方向に延伸しつつ、所定間隔毎にクランク形状に折れ曲がっている。また、配線領域ＲＷ１における他の一部の領域では、折れ曲がらずにＸ方向に直線状に延伸している。
【0183】
フックアップ配線Ｗ１が接続された接続部ｄ１２は、ビアコンタクト電極Ｃ２２を介して配線層Ｄ２の接続部ｄ２２と接続されるが、ビアコンタクト電極Ｃ１２と接続されない。フックアップ配線Ｗ１が接続された接続部ｄ１２ｂは、ビアコンタクト電極Ｃ１２ｂを介して配線層Ｄ０の接続部ｄ０２ｂと接続される。フックアップ配線Ｗ１が接続されていない接続部ｄ１２は、ビアコンタクト電極Ｃ２２，Ｃ１２を介して配線層Ｄ２，Ｄ０の接続部ｄ２２，ｄ０２と接続される。尚、フックアップ配線Ｗ１及びビアコンタクト電極Ｃ２２，Ｃ１２のいずれにも接続されていないダミーの接続部ｄ１２も設けられている。ダミーの接続部ｄ１２は、電気的に絶縁されており、フローティングである。
【0184】
配線領域ＲＷ１においては、配線領域ＲＷ３及び配線領域ＲＷ２と同様に、フックアップ配線Ｗ１を略一定のピッチで形成するために、フックアップ配線Ｗ１として、いずれの接続部ｄ１２，ｄ１２ｂにも接続されていないダミーの配線が設けられている。
【0185】
［配線層Ｄ０の接続部ｄ０１，ｄ０２，ｄ０２ｂの位置、及び配線層Ｄ０中の配線パターン］
図２７は、配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。尚、図２７は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣを示している。
図２７は、配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。尚、図２７は、領域ＭＰ´におけるＸ方向負側のロウ制御回路領域ＲＲＣを示している。
【0186】
１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する１つの接続部ｄ０１が設けられている。即ち、接続部ｄ０１がＸｐｉｔｃｈ毎に等間隔又は所定間隔に並んでいる。接続部ｄ０１は、第１領域ＲＣＧＩであって、Ｚ方向から見て接続部ｄ１１と重なる位置に設けられている（図１７）。接続部ｄ０１は、ビアコンタクト電極Ｃ１１を介して接続部ｄ１１に接続され、ビアコンタクト電極ＣＳ１を介して半導体領域２０３のソース領域ＲＳＯに接続される（図１７）。
【0187】
また、１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する３つの接続部ｄ０２が設けられている。即ち、接続部ｄ０２がＸｐｉｔｃｈ毎に３つずつ等間隔又は所定間隔に並んでいる。接続部ｄ０２は、第２領域ＲＷＬＨＵ１であって、Ｚ方向から見て接続部ｄ１２と重なる位置に設けられている（図１７）。３つの接続部ｄ０２は、それぞれ、ビアコンタクト電極Ｃ１２を介して接続部ｄ１２に接続される。
【0188】
また、１つのワード線スイッチＷＬＳＷのＸ方向におけるピッチＸｐｉｔｃｈ当たり、Ｘ方向に延伸する１つの接続部ｄ０２ｂが設けられている。即ち、接続部ｄ０２ｂがＸｐｉｔｃｈ毎に１つずつ等間隔又は所定間隔に並んでいる。接続部ｄ０２ｂは、ビアコンタクト電極ＣＳ２を介して半導体領域２０３のドレイン領域ＲＤＲに接続される。図２７に示す様に、接続部ｄ０２ｂは、第３領域ＲＷＬＨＵ２に設けられている。
【0189】
図２７に示す様に、Ｙ方向に並ぶ一対のワード線スイッチＷＬＳＷのうち、一方のワード線スイッチＷＬＳＷ側の複数の接続部ｄ０２の列と、他方のワード線スイッチＷＬＳＷ側の複数の接続部ｄ０２の列との間に、配線層Ｄ０の配線領域ＲＷ０が設けられている。この様に、配線層Ｄ０には、シールド配線及び通過配線領域が設けられていない。
【0190】
配線領域ＲＷ０には、複数のフックアップ配線Ｗ０が設けられている。複数のフックアップ配線Ｗ０は、Ｘ方向に延伸し、Ｙ方向に並んでいる。フックアップ配線Ｗ０は、接続部ｄ０２と、その接続部ｄ０２とは異なるＸ方向の位置の接続部ｄ０２ｂとを接続する。図２７の例では、フックアップ配線Ｗ０は、接続部ｄ０２と、その接続部ｄ０２よりもＸ方向正側の位置の接続部ｄ０２ｂとを接続する。図２７に示す様に、配線領域ＲＷ０における一部の領域では、フックアップ配線Ｗ０は、Ｘ方向に延伸しつつ、所定間隔毎にクランク形状に折れ曲がっている。また、配線領域ＲＷ０における他の一部の領域では、折れ曲がらずにＸ方向に直線状に延伸している。
【0191】
フックアップ配線Ｗ０が接続された接続部ｄ０２は、ビアコンタクト電極Ｃ１２を介して配線層Ｄ１の接続部ｄ１２と接続される。フックアップ配線Ｗ０が接続された接続部ｄ０２ｂは、ビアコンタクト電極ＣＳ２を介してドレイン領域ＲＤＲと接続される。尚、フックアップ配線Ｗ０及びビアコンタクト電極Ｃ１２のいずれにも接続されていないダミーの接続部ｄ０２も設けられている。ダミーの接続部ｄ０２は、電気的に絶縁されており、フローティングである。
【0192】
配線領域ＲＷ０においては、配線領域ＲＷ３～配線領域ＲＷ１と同様に、フックアップ配線Ｗ０が設けられていないスペースができないようにするために、フックアップ配線Ｗ０として、いずれの接続部ｄ０２，ｄ０２ｂにも接続されていないダミーの配線が設けられている。
【0193】
図１９～図２７では、配線ＣＧＩとワード線スイッチＷＬＳＷの接続、及びワード線ＷＬとワード線スイッチＷＬＳＷの接続について説明した。しかしながら、配線ＣＧＩと選択ゲート線スイッチＳＧＳＷの接続、及び選択ゲート線ＳＧと選択ゲート線スイッチＳＧＳＷの接続についても同様の構成で実現される。
【0194】
図２３、図２５、図２６及び図２７では、フックアップ配線Ｗ３，Ｗ２，Ｗ１，Ｗ０は、接続部と、その接続部よりもＸ方向正側に位置する接続部とを接続していた。しかしながら、フックアップ配線Ｗ３，Ｗ２，Ｗ１，Ｗ０は、接続部と、その接続部よりもＸ方向負側に位置する接続部とを接続する場合がある。
【0195】
［配線幅］
図２８は、接続部ｄ０２及びフックアップ配線Ｗ０の幅を示す模式的な平面図である。図２８に示す様に、接続部ｄ０２のＹ方向の幅は“ｗ１”であり、フックアップ配線Ｗ０の幅は“ｗ２”であるものとする。幅ｗ２は幅ｗ１よりも小さい。例えば、幅ｗ２は幅ｗ１の半分以下である。ただし、幅ｗ１及び幅ｗ２は適宜調整することが可能である。尚、図２８に示す接続部ｄ０２及びフックアップ配線Ｗ０のＹ方向の幅の関係は、配線層Ｄ１の接続部ｄ１２及びフックアップ配線Ｗ１のＹ方向の幅の関係、及び配線層Ｄ２の接続部ｄ２２及びフックアップ配線Ｗ２のＹ方向の幅の関係についても同様である。
図２８は、接続部ｄ０２及びフックアップ配線Ｗ０の幅を示す模式的な平面図である。図２８に示す様に、接続部ｄ０２のＹ方向の幅は“ｗ１”であり、フックアップ配線Ｗ０の幅は“ｗ２”であるものとする。幅ｗ２は幅ｗ１よりも小さい。例えば、幅ｗ２は幅ｗ１の半分以下である。ただし、幅ｗ１及び幅ｗ２は適宜調整することが可能である。尚、図２８に示す接続部ｄ０２及びフックアップ配線Ｗ０のＹ方向の幅の関係は、配線層Ｄ１の接続部ｄ１２及びフックアップ配線Ｗ１のＹ方向の幅の関係、及び配線層Ｄ２の接続部ｄ２２及びフックアップ配線Ｗ２のＹ方向の幅の関係についても同様である。
【0196】
接続部ｄ０１のＹ方向の幅は、図２８の接続部ｄ０２の幅ｗ１と同じでも良いし、異なっていても良い。また、接続部ｄ１１，ｄ１２，ｄ２１，ｄ２２，ｄ３１，ｄ３２，ｄ４２のＹ方向の幅は、接続部ｄ０２の幅ｗ１と同じでも良いし、異なっていても良い。接続部ｄ１１，ｄ２１，ｄ３１のＹ方向の幅は、それぞれ、接続部ｄ１２，ｄ２２，ｄ３２のＹ方向の幅と同じでも良いし、異なっていても良い。また、図２３の例では、フックアップ配線Ｗ３のＹ方向の幅は、フックアップ配線Ｗ０，Ｗ１，Ｗ２の幅よりも大きいが、フックアップ配線Ｗ１，Ｗ２，Ｗ３のＹ方向の幅は、フックアップ配線Ｗ０の幅ｗ２と同じでも良いし、異なっていても良い。これらの接続部及び配線のＹ方向の幅は適宜調整することが可能である。一般的には、配線のＹ方向の幅は接続部の幅よりも小さい。
【0197】
図２２及び図２３を参照して説明したシールド配線ｓ３のＹ方向の幅と通過配線ＴＷ３のＹ方向の幅との比は、例えば、１：０．６～６程度であっても良い。即ち、通過配線ＴＷ３の幅は、シールド配線ｓ３の幅より小さいものも、シールド配線ｓ３の幅より大きいものもあっても良い。図２４及び図２５を参照して説明したシールド配線ｓ２のＹ方向の幅と通過配線ＴＷ２のＹ方向の幅との比は、例えば、１：０．８～１０であっても良い。即ち、通過配線ＴＷ２のＹ方向の幅も、シールド配線ｓ２のＹ方向の幅より小さいものも、シールド配線ｓ２のＹ方向の幅より大きいものもあっても良い。尚、シールド配線ｓ２，ｓ３は、同じ幅であっても異なる幅であっても良い。
【0198】
図２３、図２５、図２６及び図２７では、配線領域ＲＷ３，ＲＷ２，ＲＷ１，ＲＷ０のフックアップ配線Ｗ３，Ｗ２，Ｗ１，Ｗ０のＹ方向の幅及びＹ方向のピッチ、並びに、通過配線ＴＷ３，ＴＷ２のＹ方向の幅及びＹ方向のピッチは、それぞれ同じ又は略同じ幅及びピッチとして示している。しかしながら、配線領域ＲＷ３，ＲＷ２，ＲＷ１，ＲＷ０のフックアップ配線Ｗ３，Ｗ２，Ｗ１，Ｗ０のＹ方向の幅は、通過配線ＴＷ３，ＴＷ２のＹ方向の幅よりも小さくてもよい。また、配線領域ＲＷ３，ＲＷ２，ＲＷ１，ＲＷ０のフックアップ配線Ｗ３，Ｗ２，Ｗ１，Ｗ０のＹ方向のピッチは、通過配線ＴＷ３，ＴＷ２のピッチよりも小さくてもよい。ただし、上述したフックアップ配線Ｗ３～Ｗ０、及び通過配線ＴＷ３，ＴＷ２のＹ方向の幅は、一例であって、適宜調整可能である。例えば、配線領域ＲＷ２，ＲＷ１，ＲＷ０のフックアップ配線Ｗ２，Ｗ１，Ｗ０のＹ方向の幅もしくはピッチは、通過配線ＴＷ３，ＴＷ２のＹ方向の幅もしくはピッチよりも小さくてもよい。また、配線領域ＲＷ３のフックアップ配線Ｗ３のＹ方向の幅もしくはピッチは、通過配線ＴＷ３の幅もしくはピッチよりも小さくてもよいし、大きくてもよい。
【0199】
図２９に示す様に、例えば、接続部ｄ３２からＹ方向に所定距離の領域ＲＷ３１では、フックアップ配線Ｗ３のＹ方向の幅は“ｗ３１”である。接続部ｄ３２からＹ方向に所定距離以上の領域ＲＷ３２では、フックアップ配線Ｗ３のＹ方向の幅は“ｗ３２”である。Ｙ方向の幅ｗ３２は、Ｙ方向の幅ｗ３１よりも大きい。これにより、フックアップ配線Ｗ３と通過配線ＴＷ３の境界部分で配線のＹ方向の幅が急激に変化することを回避することができる。
【0200】
また、図３０に示す様に、例えば、接続部ｄ２２からＹ方向に所定距離の領域を領域ＲＷ２１とし、接続部ｄ２２からＹ方向に所定距離以上の領域を領域ＲＷ２２とする。領域ＲＷ２２におけるフックアップ配線Ｗ２のＹ方向の幅は、領域ＲＷ２１におけるフックアップ配線Ｗ２のＹ方向の幅よりも大きい。これにより、フックアップ配線Ｗ２と通過配線ＴＷ２の境界部分で配線のＹ方向の幅が急激に変化することを回避することができる。尚、フックアップ配線Ｗ２の幅は、接続部ｄ２２からＹ方向に所定距離が大きくなる程（シールド配線ｓ２に近付く程）、大きくなっても良い。
【0201】
一般的に、制御回路ＳＹＮに近い場所の通過配線領域ＲＴＷ３，ＲＴＷ２の方が、制御回路ＳＹＮから遠い場所の通過配線領域ＲＴＷ３，ＲＴＷ２よりも、数多くの通過配線ＴＷ３，ＴＷ２が設けられる。
【0202】
通過配線領域ＲＴＷ３，ＲＴＷ２の通過配線ＴＷ３，ＴＷ２の数が少ない場合、例えば、ダミーの通過配線ＴＷ３，ＴＷ２を設ける。また、通過配線ＴＷ３，ＴＷ２のＹ方向の幅を大きくする。また、２本もしくはそれ以上の通過配線で同じ信号を伝達する。これにより、略一定のピッチで形成する通過配線が設けられていないスペースが生じることが回避される。
【0203】
［効果］
図１４を参照して説明した様に、複数の領域ＭＰ´に亘って複数の通過配線ＴＷが設けられる場合、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷが設けられるロウ制御回路領域ＲＲＣの上方に複数の通過配線ＴＷが設けられる。この場合、ロウ制御回路領域ＲＲＣの上方に、複数のワード線ＷＬ（及び選択ゲート線ＳＧ）と複数のワード線スイッチＷＬＳＷ（及び選択ゲート線スイッチＳＧＳＷ）とを接続する複数のフックアップ配線Ｗ３～Ｗ０と、複数の通過配線ＴＷと、を設ける必要がある。
図１４を参照して説明した様に、複数の領域ＭＰ´に亘って複数の通過配線ＴＷが設けられる場合、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷが設けられるロウ制御回路領域ＲＲＣの上方に複数の通過配線ＴＷが設けられる。この場合、ロウ制御回路領域ＲＲＣの上方に、複数のワード線ＷＬ（及び選択ゲート線ＳＧ）と複数のワード線スイッチＷＬＳＷ（及び選択ゲート線スイッチＳＧＳＷ）とを接続する複数のフックアップ配線Ｗ３～Ｗ０と、複数の通過配線ＴＷと、を設ける必要がある。
【0204】
本実施形態では、配線ＣＧＩとワード線スイッチＷＬＳＷ等を接続する接続部ｄ３１，ｄ２１，ｄ１１，ｄ０１、及びワード線ＷＬ等とワード線スイッチＷＬＳＷ等を接続する接続部ｄ３２，ｄ２２，ｄ１２，ｄ０２を、ワード線スイッチＷＬＳＷ等のＹ方向端部の第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１に設け、Ｙ方向に並ぶ一方の第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１と他方の第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１との間に通過配線領域ＲＴＷを設けている。そして、第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１と通過配線領域ＲＴＷとの間にシールド配線を設けている。この様な構成によれば、広い配線領域及び通過配線領域を確保することができる。
【0205】
また、上記の様な構成によれば、少ないシールド配線数で、高電圧が印加される接続部及び配線と、様々な電圧が印加される通過配線とをシールドすることができる。
【0206】
フックアップ配線Ｗ３～Ｗ０は、それぞれ同等のY方向の幅となり、かつ狭ピッチ配線が使われる傾向にある。本実施形態では、フックアップ配線Ｗ３～Ｗ０は配線領域ＲＷ３～ＲＷ０に設け、通過配線ＴＷ３，ＴＷ２は通過配線領域ＲＴＷ３，ＲＴＷ２に設けているので、同じ又は近いＹ方向の幅の配線をまとめて配置することができる。
【0207】
また、通過配線領域ＲＴＷとして広い領域を確保することができるので、伝達する信号に応じて通過配線のＹ方向の幅を適宜変化させることができる。例えば、電圧を伝達する通過配線（所謂、電源線）のＹ方向の幅は大きく、制御信号を伝達する通過配線（所謂、信号線）のＹ方向の幅は小さくすることができる。その結果、通過配線によって確実に信号を伝達することができ、周辺回路ＰＣの動作の安定を図ることができる。
【0208】
また、配線層Ｄ０～Ｄ２の接続部ｄ０，ｄ１，ｄ２及び配線は、タングステン（Ｗ）等の金属膜の積層膜等であり、配線層Ｄ３，Ｄ４の接続部ｄ３，ｄ４及び配線は、銅（Ｃｕ）等の金属膜の積層膜等である場合、配線層Ｄ３，Ｄ４の方が配線層Ｄ０～Ｄ２よりも抵抗が小さい。この場合、電圧を伝達する通過配線は、比較的抵抗の小さい配線層Ｄ３に設け、制御信号を伝達する通過配線は、比較的抵抗の大きい配線層Ｄ２に設けても良い。
【0209】
［第２実施形態］
［メモリダイＭＤ２の構造］
図３１は、第２実施形態に係るメモリダイＭＤ２の構成例を示す模式的な平面図である。図３２は、メモリダイＭＤ２の構成例を示す模式的な断面図である。尚、図３２はメモリダイＭＤ２の模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図３３は、図３１のＥで示した部分の模式的な拡大図である。ただし、図３３では、図３１の一部の構成（後述する第１フックアップ領域ＲＨＵ２１）が省略されている。
［メモリダイＭＤ２の構造］
図３１は、第２実施形態に係るメモリダイＭＤ２の構成例を示す模式的な平面図である。図３２は、メモリダイＭＤ２の構成例を示す模式的な断面図である。尚、図３２はメモリダイＭＤ２の模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図３３は、図３１のＥで示した部分の模式的な拡大図である。ただし、図３３では、図３１の一部の構成（後述する第１フックアップ領域ＲＨＵ２１）が省略されている。
【0210】
メモリダイＭＤ２は、例えば図３１に示す様に、半導体基板５００を備える。図示の例において、半導体基板５００にはＸ方向及びＹ方向に並ぶ４つのメモリプレーンＭＰ２０～ＭＰ２３が設けられる。また、メモリプレーンＭＰ２０～ＭＰ２３のメモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨ２（メモリ領域）と、これらの間においてＸ方向に並ぶ２つの第１フックアップ領域ＲＨＵ２１と、これらの間に設けられた第２フックアップ領域ＲＨＵ２２と、を備える。第１フックアップ領域ＲＨＵ２１及び第２フックアップ領域ＲＨＵ２２を、フックアップ領域ＲＨＵ２と呼ぶ場合がある。
【0211】
メモリダイＭＤ２は、例えば図３２に示す様に、半導体基板５００と、半導体基板５００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ１００と、配線層Ｄ１００の上方に設けられた配線層Ｄ１０１と、配線層Ｄ１０１の上方に設けられた配線層Ｄ１０２と、配線層Ｄ１０２の上方に設けられた配線層Ｄ１０３と、メモリセルアレイ層ＬＭＣＡの上方に設けられた配線層Ｍ１００と、配線層Ｍ１００の上方に設けられた図示しない配線層と、を備える。
【0212】
［半導体基板５００の構造］
半導体基板５００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板５００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域ＳＴＩと、が設けられている。
半導体基板５００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板５００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域ＳＴＩと、が設けられている。
【0213】
［トランジスタ層ＬＴＲの構造］
例えば図３２に示す様に、半導体基板５００の上面には、図示しない絶縁層を介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板５００の表面と対向する複数の電極ｇｃを含む。また、半導体基板５００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。尚、図３２の電極層ＧＣ、電極ｇｃ及びビアコンタクト電極ＣＳは、図７等に示した電極層ＧＣ、電極ｇｃ及びビアコンタクト電極ＣＳに対応する。
例えば図３２に示す様に、半導体基板５００の上面には、図示しない絶縁層を介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板５００の表面と対向する複数の電極ｇｃを含む。また、半導体基板５００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。尚、図３２の電極層ＧＣ、電極ｇｃ及びビアコンタクト電極ＣＳは、図７等に示した電極層ＧＣ、電極ｇｃ及びビアコンタクト電極ＣＳに対応する。
【0214】
半導体基板５００のＮ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0215】
ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板５００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板５００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0216】
［配線層Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３の構造］
例えば図３２に示す様に、配線層Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３に含まれる複数の接続部及び複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
例えば図３２に示す様に、配線層Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３に含まれる複数の接続部及び複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
【0217】
配線層Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３は、それぞれ、複数の接続部ｄ１００，ｄ１０１，ｄ１０２，ｄ１０３及び複数の配線を含む。これら複数の接続部ｄ１００，ｄ１０１，ｄ１０２，ｄ１０３及び複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0218】
配線層Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３，Ｄ１０４における接続部ｄ１００，ｄ１０１，ｄ１０２，ｄ１０３及び複数の配線の構成については、後述する（図３６参照）。
【0219】
［メモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨ２における構造］
例えば図３２に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、基本的には、上述した第１実施形態の構成と同様の構成である。ここで、第１実施形態における複数の導電層１１０及び複数の絶縁層１１１は、第２実施形態における複数の導電層５１０及び複数の絶縁層５１０Ａに対応する。第１実施形態における複数の半導体層１２０は、第２実施形態における複数の半導体層５２０に対応する。第１実施形態では、導電層１００がソース線ＳＬとして機能していたが、第２実施形態では導電層５１２がソース線ＳＬとして機能する。第１実施形態では、複数のビット線ＢＬが複数の半導体層１２０の下端に接続されていたが、第２実施形態では、複数のビット線ＢＬが複数の半導体層５２０の上端に接続されている。
例えば図３２に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、基本的には、上述した第１実施形態の構成と同様の構成である。ここで、第１実施形態における複数の導電層１１０及び複数の絶縁層１１１は、第２実施形態における複数の導電層５１０及び複数の絶縁層５１０Ａに対応する。第１実施形態における複数の半導体層１２０は、第２実施形態における複数の半導体層５２０に対応する。第１実施形態では、導電層１００がソース線ＳＬとして機能していたが、第２実施形態では導電層５１２がソース線ＳＬとして機能する。第１実施形態では、複数のビット線ＢＬが複数の半導体層１２０の下端に接続されていたが、第２実施形態では、複数のビット線ＢＬが複数の半導体層５２０の上端に接続されている。
【0220】
メモリブロックＢＬＫは、例えば図３２に示す様に、Ｚ方向に並ぶ複数の導電層５１０と、Ｚ方向に延伸する複数の半導体層５２０と、を備える。複数のメモリブロックＢＬＫは、複数の積層構造に対応する。
【0221】
導電層５１０の下方には、例えば図３２に示す様に、導電層５１１が設けられている。導電層５１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層５１１及び導電層５１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。
【0222】
導電層５１１は、ソース側選択ゲート線ＳＧＳ及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。また、複数の導電層５１０のうち、最下層に位置する一又は複数の導電層５１０は、ソース側選択ゲート線ＳＧＳ及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。
【0223】
また、これよりも上方に位置する複数の導電層５１０は、ワード線ＷＬの一部及びこれに接続された複数のメモリセルＭＣのゲート電極として機能する。
【0224】
また、これよりも上方に位置する一又は複数の導電層５１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤのゲート電極として機能する。
【0225】
半導体層５２０の上端は、ビアコンタクト電極ｃｈｈ，Ｖｙを介して、ビット線ＢＬに接続されている。
【0226】
［メモリセルアレイ層ＬＭＣＡの第２フックアップ領域ＲＨＵ２２における構造］
図３３に示す様に、第２フックアップ領域ＲＨＵ２２には、複数のメモリブロックＢＬＫに対応して、複数のコンタクト接続小領域ｒＣＣ２と、複数の上記コンタクト接続領域ＲＣ４Ｔと、が設けられている。
図３３に示す様に、第２フックアップ領域ＲＨＵ２２には、複数のメモリブロックＢＬＫに対応して、複数のコンタクト接続小領域ｒＣＣ２と、複数の上記コンタクト接続領域ＲＣ４Ｔと、が設けられている。
【0227】
コンタクト接続小領域ｒＣＣ２には、ワード線ＷＬ又はソース側選択ゲート線ＳＧＳとして機能する複数の導電層５１０の一部が設けられている。また、コンタクト接続小領域ｒＣＣ２には、Ｚ方向から見てＸ方向に並ぶ複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣはそれぞれ導電層５１０に接続されている。
【0228】
ビアコンタクト電極Ｃ４００は、Ｘ方向に複数並んでいる。例えば図３２に示す様に、ビアコンタクト電極Ｃ４００は、Ｚ方向に延伸し、上端において配線層Ｍ１００中の配線ｍ１００と接続され、下端において配線層Ｄ１０３中の接続部ｄ１０３と接続されている。
【0229】
これら複数のビアコンタクト電極ＣＣは、配線層Ｍ１００等の配線ｍ１００等、ビアコンタクト電極Ｃ４００、配線層Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３中の接続部ｄ１００（ｄ１００２），ｄ１０１（ｄ１０１２），ｄ１０２（ｄ１０２２），ｄ１０３（ｄ１０３２）及びビアコンタクト電極ＣＳ（ＣＳ２）を介して、トランジスタＴｒのドレイン電極に接続されている。
【0230】
尚、図示していないが、メモリセルアレイ層ＬＭＣＡの第１フックアップ領域ＲＨＵ２１には、ドレイン側選択ゲート線ＳＧＤとして機能する複数の導電層５１０のＸ方向における端部が設けられている。また、第１フックアップ領域ＲＨＵ２１には、Ｚ方向から見てマトリクス状に並ぶ複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣはＺ方向に延伸し、下端において導電層５１０と接続されている。
【0231】
これら複数のビアコンタクト電極ＣＣは、配線層Ｍ１００等の配線ｍ１００等、ビアコンタクト電極Ｃ４００、配線層Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３中の接続部ｄ１００（ｄ１００２），ｄ１０１（ｄ１０１２），ｄ１０２（ｄ１０２２），ｄ１０３（ｄ１０３２）及びビアコンタクト電極ＣＳ（ＣＳ２）を介して、ワード線スイッチＷＬＳＷ又は選択ゲート線スイッチＳＧＳＷ（トランジスタＴｒ）のドレイン領域ＲＤＲに接続されている。
【0232】
［配線層Ｍ１００等の構造］
図３２に示す様に、配線層Ｍ１００に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びトランジスタ層ＬＴＲ中の構成の少なくとも一方に、電気的に接続される。
図３２に示す様に、配線層Ｍ１００に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びトランジスタ層ＬＴＲ中の構成の少なくとも一方に、電気的に接続される。
【0233】
配線層Ｍ１００は、複数の配線ｍ１００を含む。これら複数の配線ｍ１００は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0234】
複数の配線ｍ１００のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体層５２０に接続されている。
【0235】
また、上述の通り、配線層Ｍ１００の上方には、更に配線層が設けられている。これらの配線層は、それぞれ、複数の配線を含む。これら複数の配線は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0236】
［制御回路ＳＹＮ及び通過配線ＴＷ］
図３４は、第２実施形態に係る半導体基板５００の構成例を示す模式的な平面図である。図３５は、図３４のＥで示した部分の模式的な拡大図である。図３５では、半導体基板５００の構成（図３４のＥで示したＸＹ平面の部分）に対応するメモリセルアレイＭＣＡの構成（ＸＺ断面の部分）も示している。
図３４は、第２実施形態に係る半導体基板５００の構成例を示す模式的な平面図である。図３５は、図３４のＥで示した部分の模式的な拡大図である。図３５では、半導体基板５００の構成（図３４のＥで示したＸＹ平面の部分）に対応するメモリセルアレイＭＣＡの構成（ＸＺ断面の部分）も示している。
【0237】
図３４に示す様に、半導体基板５００には、Ｘ方向及びＹ方向に並ぶ４つのメモリプレーンＭＰ２０～ＭＰ２３を備える。これら４つのメモリプレーンＭＰ２０～ＭＰ２３の中央部には、それぞれ、Ｘ方向に並ぶ２つのロウ制御回路領域ＲＲＣが設けられている。また、これら２つのロウ制御回路領域ＲＲＣのＸ方向の負側及び正側に並ぶ、２つのブロックデコーダ領域ＲＢＤが設けられている。また、これら２つのブロックデコーダ領域ＲＢＤのＸ方向の負側及び正側に並ぶ、２つの周辺回路領域ＲＰＣが設けられている。また、２つの周辺回路領域ＲＰＣには、それぞれ、Ｘ方向に並ぶ２つのカラム制御回路領域ＲＣＣが設けられている。
【0238】
【0239】
図３４の例では、制御回路ＳＹＮは、４つのメモリプレーンＭＰ２０～ＭＰ２３の中央部に設けられている。尚、制御回路ＳＹＮは、複数の通過配線ＴＷは、メモリプレーンＭＰの内部の周辺回路ＰＣ間を接続し、複数のメモリプレーンＭＰの周辺回路ＰＣ間を接続する。図３４に示す様に、Ｘ方向及びＹ方向に延伸する複数の通過配線ＴＷが、メモリプレーンＭＰの内部及び複数のメモリプレーンＭＰに亘って設けられている。これら複数の通過配線ＴＷは、例えば配線層Ｄ１０２に形成される。
【0240】
［ビアコンタクト電極Ｃ４００とワード線スイッチＷＬＳＷの接続、及び配線ＣＧＩとワード線スイッチＷＬＳＷの接続］
図３３のメモリブロックＢＬＫ（１）における各層の導電層５１０は、メモリブロックＢＬＫ（１）に対応するコンタクト接続小領域ｒＣＣ２の複数のビアコンタクト電極ＣＣ、メモリブロックＢＬＫ（１）に対応するコンタクト接続領域ＲＣ４Ｔの複数のビアコンタクト電極Ｃ４００、配線層Ｄ１０３～Ｄ１００を介して、Ｚ方向から見てメモリブロックＢＬＫ（１），（２）と重なる位置に設けられた複数のワード線スイッチＷＬＳＷ（１），（２）のビアコンタクト電極ＣＳ２に接続される。
図３３のメモリブロックＢＬＫ（１）における各層の導電層５１０は、メモリブロックＢＬＫ（１）に対応するコンタクト接続小領域ｒＣＣ２の複数のビアコンタクト電極ＣＣ、メモリブロックＢＬＫ（１）に対応するコンタクト接続領域ＲＣ４Ｔの複数のビアコンタクト電極Ｃ４００、配線層Ｄ１０３～Ｄ１００を介して、Ｚ方向から見てメモリブロックＢＬＫ（１），（２）と重なる位置に設けられた複数のワード線スイッチＷＬＳＷ（１），（２）のビアコンタクト電極ＣＳ２に接続される。
【0241】
メモリブロックＢＬＫ（２）における各層の導電層５１０は、メモリブロックＢＬＫ（２）に対応するコンタクト接続小領域ｒＣＣ２の複数のビアコンタクト電極ＣＣ、メモリブロックＢＬＫ（２）に対応するコンタクト接続領域ＲＣ４Ｔの複数のビアコンタクト電極Ｃ４００、配線層Ｄ１０３～Ｄ１００を介して、Ｚ方向から見てメモリブロックＢＬＫ（１），（２）と重なる位置に設けられた複数のワード線スイッチＷＬＳＷ（１），（２）のビアコンタクト電極ＣＳ２に接続される。
【0242】
メモリブロックＢＬＫ（３）～ＢＬＫ（８）における導電層５１０とワード線スイッチＷＬＳＷとの接続についても、メモリブロックＢＬＫ（１），ＢＬＫ（２）における導電層５１０とワード線スイッチＷＬＳＷとの接続と同様である。この様に、メモリブロックＢＬＫ（１）～（８）における導電層５１０は、それぞれ、Ｚ方向から見てメモリブロックＢＬＫ（１）～（８）と重なる位置に設けられたワード線スイッチＷＬＳＷ（１）～ＷＬＳＷ（８）に接続される。従って、Ｙ方向に隣り合う２つのワード線スイッチＷＬＳＷは、異なるメモリブロックＢＬＫ（Ｙ方向に隣り合うメモリブロックＢＬＫ）における導電層５１０に接続される。また、Ｙ方向に隣り合う２つの配線領域の配線は、異なるメモリブロックＢＬＫにおける導電層５１０に接続される。尚、選択ゲート線ＳＧと選択ゲート線スイッチＳＧＳＷとの接続についても同様である。
【0243】
図３６は、第２実施形態に係るワード線スイッチＷＬＳＷ、接続部及びビアコンタクト電極の構造を示す模式的な断面図である。図３６は、第１実施形態における図１７に対応する図である。図３６において、図１７の構成と同一の構成については同一符号を付して、重複する説明を省略する。
【0244】
第１実施形態では、配線層として５つの配線層Ｄ０～Ｄ４が設けられていた（図１７）。これに対し、第２実施形態では、配線層として４つの配線層Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３が設けられている。また、第１実施形態では、貼合電極ＰＩ２と配線層Ｄ４の接続部ｄ４２とが接続されていた（図１７）。これに対し、第２実施形態では、ビアコンタクト電極Ｃ４００の下端と配線層Ｄ１０３の接続部ｄ１０３２とが接続されている。また、第１実施形態では、配線ＣＧＩは配線層Ｄ４に設けられていた（図１７）。これに対し、第２実施形態では、配線ＣＧＩは例えば配線層Ｄ１０３に設けられている。ただし、上記の差異以外の構成は、基本的に第１実施形態の構成と第２実施形態の構成は同じである。
【0245】
ビアコンタクト電極Ｃ１０３１，Ｃ１０２１，Ｃ１０１１，ＣＳ１及び接続部ｄ１０２１，ｄ１０１１，ｄ１００１は、配線ＣＧＩと半導体領域２０３のソース領域ＲＳＯを接続するためのビアコンタクト電極及び接続部である。
【0246】
例えば、図３６のビアコンタクト電極Ｃ１０３１は、図１７のビアコンタクト電極Ｃ４１に対応し、図３６の接続部ｄ１０２１及びビアコンタクト電極Ｃ１０２１は、図１７の接続部ｄ２１及びビアコンタクト電極Ｃ２１に対応し、図３６の接続部ｄ１０１１及びビアコンタクト電極Ｃ１０１１は、図１７の接続部ｄ１１及びビアコンタクト電極Ｃ１１に対応し、図３６の接続部ｄ１００１及びビアコンタクト電極ＣＳ１は、図１７の接続部ｄ０１及びビアコンタクト電極ＣＳ１に対応するものとする。この場合、図１７の接続部ｄ３１及びビアコンタクト電極Ｃ３１が削除されている。尚、図１７の接続部ｄ２１及びビアコンタクト電極Ｃ２１が削除されても良く、図１７の接続部ｄ１１及びビアコンタクト電極Ｃ１１が削除されても良い。
【0247】
この様な構成により、第２実施形態の構成においても、第１実施形態の構成と同様に、配線ＣＧＩとワード線スイッチＷＬＳＷのソース領域ＲＳＯとを電気的に接続することが可能である。例えば、配線層Ｄ１０３は図２０に示した構成となり、配線層Ｄ１０２は図２４及び図２５に示した構成となり、配線層Ｄ１０１は図２６に示した構成となり、配線層Ｄ１００は図２７に示した構成となる。
【0248】
ビアコンタクト電極Ｃ１０３２，Ｃ１０２２，Ｃ１０１２（Ｃ１０１２ｂ），ＣＳ２及び接続部ｄ１０３２，ｄ１０２２，ｄ１０１２（ｄ１０１２ｂ），ｄ１００２（ｄ１００２ｂ）は、ビアコンタクト電極Ｃ４００と半導体領域２０３のドレイン領域ＲＤＲを接続するためのビアコンタクト電極及び接続部である。
【0249】
例えば、図３６の接続部ｄ１０３２及びビアコンタクト電極Ｃ１０３２は、図１７の接続部ｄ４２及びビアコンタクト電極Ｃ４２に対応し、図３６の接続部ｄ１０２２及びビアコンタクト電極Ｃ１０２２は、図１７の接続部２２及びビアコンタクト電極Ｃ２２に対応し、図３６の接続部ｄ１０１２，ｄ１０１２ｂ及びビアコンタクト電極Ｃ１０１２ｂは、図１７の接続部ｄ１２，ｄ１２ｂ及びビアコンタクト電極Ｃ１２ｂに対応し、図３６の接続部ｄ１００２，ｄ１００２ｂ及びビアコンタクト電極ＣＳ２は、図１７の接続部ｄ０２，ｄ０２ｂ及びビアコンタクト電極ＣＳ２に対応するものとする。この場合、図１７の接続部ｄ３２及びビアコンタクト電極Ｃ３２が削除されている。
【0250】
この様な構成により、第２実施形態の構成においても、第１実施形態の構成と同様に、ビアコンタクト電極Ｃ４００とワード線スイッチＷＬＳＷのソース領域ＲＳＯとを電気的に接続することが可能である。例えば、配線層Ｄ１０３は図２０に示した構成となり、配線層Ｄ１０２は図２４及び図２５に示した構成となり、配線層Ｄ１０１は図２６に示した構成となり、配線層Ｄ１００は図２７に示した構成となる。尚、上記の構成の場合、通過配線領域ＲＴＷは配線層Ｄ１０２にだけ設けられることになる。
【0251】
尚、図３６において、配線層Ｄ１０３の接続部ｄ１０３１，ｄ１０３２は、図３２の接続部ｄ１０３に対応する。配線層Ｄ１０２の接続部ｄ１０２１，ｄ１０２２は、図３２の接続部ｄ１０２に対応する。配線層Ｄ１０１の接続部ｄ１０１１，ｄ１０１２（ｄ１０１２ｂ）は、図３２の接続部ｄ１０１に対応する。配線層Ｄ１００の接続部ｄ１００１，ｄ１００２（ｄ１００２ｂ）は、図３２の接続部ｄ１００に対応する。
【0252】
尚、図３６はワード線スイッチＷＬＳＷの構成を示したが、選択ゲート線スイッチＳＧＳＷの構成も同様である。
【0253】
以上の様な構成によっても、少ないシールド配線数で、高電圧が印加される接続部及び配線と、様々な電圧が印加される通過配線とをシールドすることができると共に、広い配線領域及び通過配線領域を確保することができる。
【0254】
［第３実施形態］
図３７は、第３実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。図３７において、図２１及び図２２と同一構成については同一符号を付して、重複する説明を省略する。
図３７は、第３実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。図３７において、図２１及び図２２と同一構成については同一符号を付して、重複する説明を省略する。
【0255】
第１実施形態の構成では、接続部ｄ３１は第１領域ＲＣＧＩに設けられ、接続部ｄ３２は第２領域ＲＷＬＨＵ１に設けられていた（図２１及び図２２）。これに対し、第３実施形態の構成では、接続部ｄ３１，ｄ３２は、いずれも第１領域ＲＣＧＩに設けられている（図３７）。図３７の例では、接続部ｄ３１，ｄ３２がＸ方向に一列に並び、２つの接続部ｄ３２の間に接続部ｄ３１が設けられている。この様な構成によれば、第２領域ＲＷＬＨＵ１を削除することができ、その分だけ配線領域ＲＷ３及び通過配線領域ＲＴＷ３のいずれか一方又は両方を広くすることができる。
【0256】
尚、図３７においては、配線層Ｄ３の接続部ｄ３１，ｄ３２について説明したが、配線層Ｄ２の接続部ｄ２１，ｄ２２、配線層Ｄ１の接続部ｄ１１，ｄ１２、及び配線層Ｄ０の接続部ｄ０１，ｄ０２についても同じパターンを用いることができる。この場合、Ｚ方向から見て接続部ｄ３１，ｄ２１，ｄ１１，ｄ０１は重なり、Ｚ方向から見て接続部ｄ３２，ｄ２２，ｄ１２，ｄ０２は重なる。
【0257】
［第４実施形態］
図３８は、第４実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。図３８において、図２１及び図２２と同一構成については同一符号を付して、重複する説明を省略する。
図３８は、第４実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。図３８において、図２１及び図２２と同一構成については同一符号を付して、重複する説明を省略する。
【0258】
第４実施形態の構成では、接続部ｄ３１は第１領域ＲＣＧＩに設けられ、接続部ｄ３２は第２領域ＲＷＬＨＵ１に設けられている。第１実施形態の構成では、第１領域ＲＣＧＩ及び第２領域ＲＷＬＨＵ１は、Ｙ方向において必要な配線間距離程度、離れて位置する。これに対し、第４実施形態の構成では、第１領域ＲＣＧＩ及び第２領域ＲＷＬＨＵ１は、Ｙ方向において互いに接している、あるいはＹ方向において必要な配線間距離未満の距離を有する。図３８の例では、第１領域ＲＣＧＩの接続部ｄ３１と、第１領域ＲＣＧＩに隣接する第２領域ＲＷＬＨＵ１にＸ方向に所定距離だけ離れて並ぶ２つの接続部ｄ３２とが、Ｘ方向に交互に並んでいる。接続部ｄ３１と、接続部ｄ３２とは、Ｙ方向において重ならない。この様な構成によれば、第１領域ＲＣＧＩ，第２領域ＲＷＬＨＵ１の間に位置していた空白領域を小さくするあるいは無くすことができ、その分だけ配線領域ＲＷ３及び通過配線領域ＲＴＷ３のいずれか一方又は両方を広くすることができる。尚、第１領域ＲＣＧＩ及び第２領域ＲＷＬＨＵ１は、Ｙ方向において一部重複していてもかまわない。
【0259】
尚、図３８においては、配線層Ｄ３の接続部ｄ３１，ｄ３２について説明したが、配線層Ｄ２の接続部ｄ２１，ｄ２２、配線層Ｄ１の接続部ｄ１１，ｄ１２、及び配線層Ｄ０の接続部ｄ０１，ｄ０２についても同じパターンを用いることができる。この場合、Ｚ方向から見て接続部ｄ３１，ｄ２１，ｄ１１，ｄ０１は重なり、Ｚ方向から見て接続部ｄ３２，ｄ２２，ｄ１２，ｄ０２は重なる。
【0260】
［第５実施形態］
図３９は、第５実施形態に係るワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫの位置関係を示す模式的な図である。図３９において、図１６と同一構成については同一符号を付して、重複する説明を省略する。
図３９は、第５実施形態に係るワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫの位置関係を示す模式的な図である。図３９において、図１６と同一構成については同一符号を付して、重複する説明を省略する。
【0261】
第１実施形態では、ワード線スイッチＷＬＳＷのＹ方向におけるピッチは、メモリブロックＢＬＫのＹ方向におけるピッチと同じである（図１６）。即ち、第１実施形態では、１Ｔｒ／１ＢＬＫである。これに対し、第５実施形態では、図３９に示す様に、ワード線スイッチＷＬＳＷのＹ方向のピッチの３倍は、メモリブロックＢＬＫのＹ方向のピッチの２倍と同じである。即ち、第５実施形態では、３Ｔｒ／２ＢＬＫである。
【0262】
図４０は、第５実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の位置を示す模式的な平面図である。図４０に示す様に、半導体領域２０３のソース領域ＲＳＯにおけるＹ方向中心位置の上方に接続部ｄ３１が設けられ、接続部ｄ３１のＹ方向負側及び正側に接続部ｄ３２が設けられている。また、接続部ｄ３２のＹ方向負側及び正側にシールド配線ｓ３が設けられている。また、シールド配線ｓ３の間に通過配線領域ＲＴＷ３が設けられている。この様な構成は、基本的に、第１実施形態（図２１及び図２２）の構成と同様である。
【0263】
尚、図４０では、配線領域ＲＷ３を設けていない点で第１実施形態の構成と異なる。また、第１実施形態（図２１及び図２２）では、ワード線スイッチＷＬＳＷのＸｐｉｔｃｈに対して３つの接続部ｄ３２を設けていたが、図４０では、ワード線スイッチＷＬＳＷのＸｐｉｔｃｈに対して１つの接続部ｄ３２を設けている。また、図４０においても、接続部ｄ３２とシールド配線ｓ３との間に配線領域ＲＷ３を設けても良い。また、図４０においても、ワード線スイッチＷＬＳＷのＸｐｉｔｃｈに対して３つの接続部ｄ３２を設けても良い。
【0264】
図４１は、第５実施形態に係る配線層Ｄ３に設けられた接続部ｄ３１，ｄ３２の他の位置を示す模式的な平面図である。図４１では、接続部ｄ３１（２），ｄ３１（３）のＹ方向の負側及び正側に接続部ｄ３２が設けられているが、接続部ｄ３１（１），ｄ３１（４）のＹ方向の負側及び正側に接続部ｄ３２が設けられていない。この場合、通過配線領域ＲＴＷ３（１），ＲＴＷ３（３）を通過配線領域ＲＴＷ３（２）よりも広くすることができる。
【0265】
図４２は、第５実施形態に係るワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫの配線接続の関係を示す模式的な図である。図４２に示す様に、メモリブロックＢＬＫ（１）のワード線ＷＬは、図１１のフックアップ領域ＲＨＵ（Ｎ１）のビアコンタクト電極ＣＣを介して、Ｘ方向負側のロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ（１），ＷＬＳＷ（２），ＷＬＳＷ（４）のドレイン領域ＲＤＲに接続される。メモリブロックＢＬＫ（４）のワード線ＷＬは、図１１のフックアップ領域ＲＨＵ（Ｎ４）のビアコンタクト電極ＣＣを介して、Ｘ方向負側のロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ（３），ＷＬＳＷ（５），ＷＬＳＷ（６）のドレイン領域ＲＤＲに接続される。
【0266】
メモリブロックＢＬＫ（２）のワード線ＷＬは、図１１のフックアップ領域ＲＨＵ（Ｐ２）のビアコンタクト電極ＣＣを介して、Ｘ方向正側のロウ制御回路領域ＲＲＣにおけるワード線スイッチ（例えば図４２のＷＬＳＷ（１），ＷＬＳＷ（２），ＷＬＳＷ（４））のドレイン領域ＲＤＲに接続される。メモリブロックＢＬＫ（３）のワード線ＷＬは、図１１のフックアップ領域ＲＨＵ（Ｎ４）のビアコンタクト電極ＣＣを介して、Ｘ方向正側のロウ制御回路領域ＲＲＣにおけるワード線スイッチ（例えば図４２のＷＬＳＷ（３），ＷＬＳＷ（５），ＷＬＳＷ（６））のドレイン領域ＲＤＲに接続される。
【0267】
【0268】
この様な構成によっても、少ないシールド配線数で、高電圧が印加される接続部及び配線と、様々な電圧が印加される通過配線とをシールドすることができると共に、広い配線領域及び通過配線領域を確保することができる。
【0269】
尚、１Ｔｒ／１ＢＬＫや３Ｔｒ／２ＢＬＫに限定されず、例えば２Ｔｒ／１ＢＬＫや４Ｔｒ／３ＢＬＫ等であっても良い。
【0270】
［第６実施形態］
図４３は、第６実施形態の配線層Ｄ３における配線パターンの一例を示す模式的な平面図である。図４４は、第６実施形態の配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。図４５は、第６実施形態の配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。図４６は、第６実施形態の配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
図４３は、第６実施形態の配線層Ｄ３における配線パターンの一例を示す模式的な平面図である。図４４は、第６実施形態の配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。図４５は、第６実施形態の配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。図４６は、第６実施形態の配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
【0271】
【0272】
［配線層Ｄ３の接続部ｄ３１，ｄ３２の位置、及び配線層Ｄ３中の配線パターン］
図４３において、接続部ｄ３１，ｄ３２及びシールド配線ｓ３の位置は、図２３に示したものと同様であるので、重複する説明を省略する。
図４３において、接続部ｄ３１，ｄ３２及びシールド配線ｓ３の位置は、図２３に示したものと同様であるので、重複する説明を省略する。
【0273】
通過配線領域ＲＴＷ３には、図４３に示す様に、複数の通過配線ＴＷ３ａ，ＴＷ３ｂが設けられている。複数の通過配線ＴＷ３ａ，ＴＷ３ｂは、Ｘ方向に延伸し、Ｙ方向に並んでいる。通過配線ＴＷ３ａ，ＴＷ３ｂのＹ方向の幅は、図２３に示した通過配線ＴＷ３のＹ方向の幅よりも大きい。通過配線ＴＷ３ａのＹ方向の幅は、通過配線ＴＷ３ｂのＹ方向の幅よりも大きい。例えば、複数の通過配線ＴＷ３ａは電源線であり、複数の通過配線ＴＷ３ｂは信号線である。通過配線ＴＷ３ａ，ＴＷ３ｂによって確実に信号を伝達することができ、周辺回路ＰＣの動作の安定を図ることができる。
【0274】
また、配線領域ＲＷ３には、複数のフックアップ配線Ｗ３ａが設けられている。複数のフックアップ配線Ｗ３ａは、Ｘ方向に延伸し、Ｙ方向に並んでいる。フックアップ配線Ｗ３ａのＹ方向の幅は、図２３に示したフックアップ配線Ｗ３のＹ方向の幅よりも小さい。
【0275】
配線領域ＲＷ３では、フォトリソグラフィー等の露光に際して、フックアップ配線Ｗ３ａを、略一定のピッチで形成することが望ましい。また、複数の配線層を形成する際にＣＭＰ（Chemical Mechanical Polishing）が行われるが、ＣＭＰを行う際に配線層Ｄ３の配置密度が均一であることが好ましい。従って、図４３に示す様に、配線領域ＲＷ３においてフックアップ配線Ｗ３ａを略一定に配置するために、フックアップ配線Ｗ３ａとして、櫛形の配線が設けられている。
【0276】
［配線層Ｄ２の接続部ｄ２１，ｄ２２の位置、及び配線層Ｄ２中の配線パターン］
図４４において、接続部ｄ２１，ｄ２２及びシールド配線ｓ２の位置は、図２５に示したものと同様であるので、重複する説明を省略する。また、図４４において、通過配線領域ＲＴＷ２の複数の通過配線ＴＷ２も、図２５に示したものと同様であるので、重複する説明を省略する。
図４４において、接続部ｄ２１，ｄ２２及びシールド配線ｓ２の位置は、図２５に示したものと同様であるので、重複する説明を省略する。また、図４４において、通過配線領域ＲＴＷ２の複数の通過配線ＴＷ２も、図２５に示したものと同様であるので、重複する説明を省略する。
【0277】
配線領域ＲＷ２には、複数のフックアップ配線Ｗ２ａが設けられている。複数のフックアップ配線Ｗ２ａは、Ｘ方向に延伸し、Ｙ方向に並んでいる。
【0278】
図４４に示す様に、配線領域ＲＷ２において、フックアップ配線Ｗ２ａを略一定に配置するために、フックアップ配線Ｗ２ａとして、櫛形の配線が設けられている。
【0279】
［配線層Ｄ１の接続部ｄ１１，ｄ１２，ｄ１２ｂの位置、及び配線層Ｄ１中の配線パターン］
図４５において、接続部ｄ１１，ｄ１２，ｄ１２ｂの位置は、図２６に示したものと同様であるので、重複する説明を省略する。
図４５において、接続部ｄ１１，ｄ１２，ｄ１２ｂの位置は、図２６に示したものと同様であるので、重複する説明を省略する。
【0280】
配線領域ＲＷ１には、複数のフックアップ配線Ｗ１ａが設けられている。複数のフックアップ配線Ｗ１ａは、Ｘ方向に延伸し、Ｙ方向に並んでいる。
【0281】
図４５に示す様に、配線領域ＲＷ１においては、フックアップ配線Ｗ１ａを略一定のピッチで形成するために、フックアップ配線Ｗ１ａとして、櫛形の配線が設けられている。
【0282】
［配線層Ｄ０の接続部ｄ０１，ｄ０２，ｄ０２ｂの位置、及び配線層Ｄ０中の配線パターン］
図４６において、接続部ｄ０１，ｄ０２，ｄ０２ｂの位置は、図２７に示したものと同様であるので、重複する説明を省略する。
図４６において、接続部ｄ０１，ｄ０２，ｄ０２ｂの位置は、図２７に示したものと同様であるので、重複する説明を省略する。
【0283】
配線領域ＲＷ０には、複数のフックアップ配線Ｗ０ａが設けられている。複数のフックアップ配線Ｗ０ａは、Ｘ方向に延伸し、Ｙ方向に並んでいる。
【0284】
配線領域ＲＷ０においては、フックアップ配線Ｗ０ａを略一定のピッチで形成するために、フックアップ配線Ｗ０ａとして、櫛形の配線が設けられている。
【0285】
［第７実施形態］
図４７は、第７実施形態の配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。図４８は、第７実施形態の配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。図４９は、第７実施形態の配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
図４７は、第７実施形態の配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。図４８は、第７実施形態の配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。図４９は、第７実施形態の配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
【0286】
【0287】
［配線層Ｄ２の接続部ｄ２１，ｄ２２の位置、及び配線層Ｄ２中の配線パターン］
図４７において、接続部ｄ２１，ｄ２２及びシールド配線ｓ２の位置は、図２５に示したものと同様であるので、重複する説明を省略する。また、図４７において、通過配線領域ＲＴＷ２の複数の通過配線ＴＷ２も、図２５に示したものと同様であるので、重複する説明を省略する。
図４７において、接続部ｄ２１，ｄ２２及びシールド配線ｓ２の位置は、図２５に示したものと同様であるので、重複する説明を省略する。また、図４７において、通過配線領域ＲＴＷ２の複数の通過配線ＴＷ２も、図２５に示したものと同様であるので、重複する説明を省略する。
【0288】
配線領域ＲＷ２には、複数のフックアップ配線Ｗ２ｂが設けられている。複数のフックアップ配線Ｗ２ｂの一部分は、Ｘ方向に対して所定の角度をなす方向に延伸し、複数のフックアップ配線Ｗ２ｂの他の部分は、Ｘ方向に延伸している。複数のフックアップ配線Ｗ２ｂは、Ｙ方向に並んでいる。
【0289】
配線領域ＲＷ２においては、フックアップ配線Ｗ２ｂを略一定のピッチで形成するために、フックアップ配線Ｗ２ｂとして、Ｘ方向のダミーの配線、及びＸ方向に対して所定の角度をなす方向のダミーの配線が設けられている。
【0290】
［配線層Ｄ１の接続部ｄ１１，ｄ１２，ｄ１２ｂの位置、及び配線層Ｄ１中の配線パターン］
図４８において、接続部ｄ１１，ｄ１２の位置は、図２６に示したものと同様であるので、重複する説明を省略する。尚、図４８において、接続部ｄ１２ｂの位置は、図２５に示した接続部ｄ１２ｂの位置と異なり、配線領域ＲＷ１の中央付近に設けられている。この場合、図４８の接続部ｄ１２ｂは、ビアコンタクト電極Ｃ１２ｂを介して、Ｚ方向から見て接続部ｄ１２ｂと重なる位置の配線層Ｄ０の接続部ｄ０２ｃ（図４９参照）に接続され、その接続部ｄ０２ｃがフックアップ配線Ｗ０ｂを介して接続部ｄ０２ｂに接続される。
図４８において、接続部ｄ１１，ｄ１２の位置は、図２６に示したものと同様であるので、重複する説明を省略する。尚、図４８において、接続部ｄ１２ｂの位置は、図２５に示した接続部ｄ１２ｂの位置と異なり、配線領域ＲＷ１の中央付近に設けられている。この場合、図４８の接続部ｄ１２ｂは、ビアコンタクト電極Ｃ１２ｂを介して、Ｚ方向から見て接続部ｄ１２ｂと重なる位置の配線層Ｄ０の接続部ｄ０２ｃ（図４９参照）に接続され、その接続部ｄ０２ｃがフックアップ配線Ｗ０ｂを介して接続部ｄ０２ｂに接続される。
【0291】
配線領域ＲＷ１には、複数のフックアップ配線Ｗ１ｂが設けられている。複数のフックアップ配線Ｗ１ｂの一部分は、Ｘ方向に対して所定の角度をなす方向に延伸し、複数のフックアップ配線Ｗ１ｂの他の部分は、Ｘ方向に延伸している。複数のフックアップ配線Ｗ１ｂは、Ｙ方向に並んでいる。
【0292】
配線領域ＲＷ１においては、フックアップ配線Ｗ１ｂを略一定のピッチで形成するために、フックアップ配線Ｗ１ｂとして、Ｘ方向のダミーの配線、及びＸ方向に対して所定の角度をなす方向のダミーの配線が設けられている。
【0293】
［配線層Ｄ０の接続部ｄ０１，ｄ０２，ｄ０２ｂの位置、及び配線層Ｄ０中の配線パターン］
図４９において、接続部ｄ０１，ｄ０２ｂの位置は、図２７に示したものと同様であるので、重複する説明を省略する。尚、図４９の第２領域ＲＷＬＨＵ１において、Ｘ方向の領域ＲＸ２には接続部ｄ０２が設けられているが、Ｘ方向の領域ＲＸ１には接続部ｄ０２が設けられていない。この領域ＲＸ１に対応する配線領域ＲＷ０ａには、第２領域ＲＷＬＨＵ１においても複数のフックアップ配線Ｗ０ｂが設けられている。従って、領域ＲＸ１に対応する配線領域ＲＷ０ａのＹ方向の幅は、図２７に示した配線領域ＲＷ０のＹ方向の幅よりも大きい。一方、領域ＲＸ２に対応する配線領域ＲＷ０ｂのＹ方向の幅は、図２７に示した配線領域ＲＷ０のＹ方向の幅と同じである。
図４９において、接続部ｄ０１，ｄ０２ｂの位置は、図２７に示したものと同様であるので、重複する説明を省略する。尚、図４９の第２領域ＲＷＬＨＵ１において、Ｘ方向の領域ＲＸ２には接続部ｄ０２が設けられているが、Ｘ方向の領域ＲＸ１には接続部ｄ０２が設けられていない。この領域ＲＸ１に対応する配線領域ＲＷ０ａには、第２領域ＲＷＬＨＵ１においても複数のフックアップ配線Ｗ０ｂが設けられている。従って、領域ＲＸ１に対応する配線領域ＲＷ０ａのＹ方向の幅は、図２７に示した配線領域ＲＷ０のＹ方向の幅よりも大きい。一方、領域ＲＸ２に対応する配線領域ＲＷ０ｂのＹ方向の幅は、図２７に示した配線領域ＲＷ０のＹ方向の幅と同じである。
【0294】
図４９に示す様に、配線領域ＲＷ０ａ，ＲＷ０ｂには、複数のフックアップ配線Ｗ０ｂが設けられている。複数のフックアップ配線Ｗ０ｂの一部分は、Ｘ方向に対して所定の角度をなす方向に延伸し、複数のフックアップ配線Ｗ０ｂの他の部分は、Ｘ方向に延伸している。複数のフックアップ配線Ｗ０ｂは、Ｙ方向に並んでいる。
【0295】
また、配線領域ＲＷ０ａには、上述した複数の接続部ｄ０２ｃが設けられている。複数の接続部ｄ０２ｃは、Ｚ方向から見て図４８の複数の接続部ｄ１２ｂと重なる位置に設けられている。複数の接続部ｄ０２ｃは、それぞれ、ビアコンタクト電極Ｃ１２ｂを介して複数の接続部ｄ１２ｂに電気的に接続される。また、複数の接続部ｄ０２ｃは、それぞれ、フックアップ配線Ｗ０ｂを介して複数の接続部ｄ０２ｂの一部又は全部に電気的に接続される。
【0296】
配線領域ＲＷ０ａ，ＲＷ０ｂにおいては、フックアップ配線Ｗ０ｂを略一定のピッチで形成するために、フックアップ配線Ｗ０ｂとして、Ｘ方向のダミーの配線、及びＸ方向に対して所定の角度をなす方向のダミーの配線が設けられている。ダミーの配線は、電気的に絶縁されており、フローティングである。
【0297】
尚、図４７～図４９において、フックアップ配線Ｗ２ｂ，Ｗ１ｂ，Ｗ０ｂの一部分は、Ｘ方向に対して所定の角度をなす方向に延伸している。この所定の角度は、図４７～図４９において３０度程度であるが、この様な角度に限定されず、適宜調整可能である。例えば、所定の角度は、３０度以下や、４５度程度でも良い。
【0298】
［第８実施形態］
第８実施形態では、フックアップ配線Ｗ０～Ｗ３の配線抵抗及びフックアップ配線Ｗ０～Ｗ３の密度（混み具合）に応じて、フックアップ配線Ｗ０～Ｗ３の太さ（Ｙ方向の幅）を変化させる。尚、第８実施形態に係る構成は、例えば第１実施形態に係る構成に付加される。
第８実施形態では、フックアップ配線Ｗ０～Ｗ３の配線抵抗及びフックアップ配線Ｗ０～Ｗ３の密度（混み具合）に応じて、フックアップ配線Ｗ０～Ｗ３の太さ（Ｙ方向の幅）を変化させる。尚、第８実施形態に係る構成は、例えば第１実施形態に係る構成に付加される。
【0299】
図５１は、第８実施形態に係るフックアップ配線Ｗ０～Ｗ３の配線抵抗ＲＷＲを示す図である。図５１に示す様に、ワード線ＷＬは、フックアップ配線Ｗ０～Ｗ３を介してワード線スイッチＷＬＳＷに接続されている。尚、図５１では、ビアコンタクト電極ＣＣ、貼合電極ＰＩ１，ＰＩ２等については省略している。
【0300】
読み出し動作及び書き込み動作の実行単位をページという場合がある。図５１に示す様に、ワード線ＷＬには、ページ長分のワード線ＷＬ間の静電容量（以下、容量という。）と、ワード線ＷＬ及び半導体層１２０（メモリホールＭＨ）間の容量とを有する。また、ワード線ＷＬ自体が抵抗を持っている。ワード線ＷＬ間の距離は縮小される傾向にあり、ワード線ＷＬの抵抗と容量が大きくなってきている。
【0301】
【0302】
ｔｐｄ＝Ｒ０Ｃ０＋（Ｒ０＋Ｒ１）Ｃ１＋（Ｒ０＋Ｒ１＋Ｒ２）Ｃ２＋・・・＋（Ｒ０＋Ｒ１＋Ｒ２＋・・・＋Ｒｎ）Ｃｎ…Ｅｌｍｏｒｅ Ｄｅｌａｙの式
【0303】
Ｅｌｍｏｒｅ Ｄｅｌａｙの式において、Ｒ０はフックアップ配線Ｗ０～Ｗ３の配線抵抗ＲＷＲに相当し、Ｃ０はフックアップ配線Ｗ０～Ｗ３の配線間の容量ＣＷＲに相当し、抵抗Ｒ１、Ｒ２、・・・Ｒｎはワード線ＷＬの抵抗に相当し、Ｃ１、Ｃ２、・・・Ｃｎはワード線ＷＬ間の容量、並びにワード線ＷＬ及び半導体層１２０間の容量に相当する。フックアップ配線Ｗ０～Ｗ３の配線抵抗ＲＷＲに相当するＲ０は、Ｅｌｍｏｒｅ Ｄｅｌａｙの式における全ての項に影響を及ぼす。このため、ワード線ＷＬの抵抗と容量が大きくなると、フックアップ配線Ｗ０～Ｗ３の配線抵抗ＲＷＲが遅延時間ｔｐｄに比較的大きな影響を与えるようになる。特に、ページ長が１６ｋバイトなどのように大きく、ワード線ＷＬの容量が大きい場合に問題となる。
【0304】
図５３は、第８実施形態に係るフックアップ配線Ｗ０の配線長の概略を示す図である。尚、フックアップ配線Ｗ０の配線長が長くなるほど、フックアップ配線Ｗ０の配線抵抗ＲＷＲが大きくなる。図５３において、矢印の線は、配線層Ｄ０のフックアップ配線Ｗ０におけるＸ方向の長さを示している。点線は、フックアップ領域ＲＨＵとメモリホール領域ＲＭＨとの境界を示している。
【0305】
上記第１実施形態で説明した様に、ワード線ＷＬ及びワード線スイッチＷＬＳＷは、ビアコンタクト電極ＣＣ、配線層Ｍ０，Ｍ１の配線ｍ０，ｍ１、貼合電極ＰＩ１，ＰＩ２、配線層Ｄ４～Ｄ０の接続部ｄ４２，ｄ３２，ｄ２２，ｄ１２，ｄ１２ｂ，ｄ０２，ｄ０２ｂ、及びビアコンタクト電極ＣＳ２を介して接続される。また、図５３に示していないが、配線層Ｄ０の接続部ｄ０２は、フックアップ領域ＲＨＵにおいてＸ方向に等間隔で設けられている。また、図５３に示していないが、配線層Ｄ０の接続部ｄ０２ｂは、ロウ制御回路領域ＲＲＣにおいてＸ方向に等間隔で設けられている。尚、接続部ｄ４２，ｄ３２，ｄ２２，ｄ１２，ｄ１２ｂ，ｄ０２，ｄ０２ｂ、及びビアコンタクト電極ＣＳ２を、ノードという場合がある。
【0306】
接続部ｄ０２と接続部ｄ０２ｂとをフックアップ配線Ｗ０で接続する場合、図５３に示す様に、Ｘ方向負側の接続部ｄ０２ｂ（即ちワード線スイッチＷＬＳＷ）ほどフックアップ配線Ｗ０のＸ方向の長さが短く、Ｘ方向正側の接続部ｄ０２ｂ（即ちワード線スイッチＷＬＳＷ）ほどフックアップ配線Ｗ０のＸ方向の長さが長くなる。この場合、Ｘ方向の位置によって、フックアップ配線Ｗ０が密になる部分と疎になる部分とが生じる。図５３の例では、フックアップ領域ＲＨＵとメモリホール領域ＲＭＨとの境界部分が、フックアップ配線Ｗ０が最も密になっている。この部分を最密部分ＰＤという場合がある。
【0307】
図５４は、フックアップ配線Ｗ０の密度の求め方を示す図である。図５４では、配線層Ｄ０のフックアップ配線Ｗ０を実線で示している。尚、図５４では、フックアップ配線Ｗ０の密度を理解しやすくするために、フックアップ配線Ｗ０のＸ方向を直線で示しているが、図２７及び図４６等の様に、フックアップ配線Ｗ０はクランク形状に折れ曲がっていても良い。
【0308】
図５４を参照して、フックアップ配線Ｗ０の最密部分ＰＤの求め方について説明する。図５４では４つの位置においてフックアップ配線Ｗ０の密度を求める。ここで、フックアップ配線Ｗ０の密度は、Ｘ方向の所定の位置においてＹ方向に延伸する直線を横切るフックアップ配線Ｗ０の数である。Ａは、フックアップ配線Ｗ０の密度を求めるＸ方向の位置よりもＸ方向正側にある接続部ｄ０２ｂ（即ちワード線スイッチＷＬＳＷ）の数である。Ｂは、フックアップ配線Ｗ０の密度を求めるＸ方向の位置よりもＸ方向正側にある接続部ｄ０２の数である。
【0309】
Ｘ方向正側から数えて１番目の位置において、Ａは５であり、Ｂは０であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は５である。Ｘ方向正側から数えて２番目の位置において、Ａは９であり、Ｂは０であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は９である。Ｘ方向正側から数えて３番目の位置において、Ａは１０であり、Ｂは３であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は７である。Ｘ方向正側から数えて４番目の位置において、Ａは１３であり、Ｂは１０であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は３である。従って、Ｘ方向正側から数えて２番目の位置、即ちフックアップ領域ＲＨＵとメモリホール領域ＲＭＨとの境界部分が最密部分ＰＤである。
【0310】
図５５は、フックアップ配線Ｗ１の密度の求め方を示す図である。図５５では、配線層Ｄ１のフックアップ配線Ｗ１を実線で示している。尚、図５５では、フックアップ配線Ｗ１の密度を理解しやすくするために、フックアップ配線Ｗ１のＸ方向を直線で示しているが、図２６及び図４５等の様に、フックアップ配線Ｗ１はクランク形状に折れ曲がっていても良い。尚、図５５に示すフックアップ配線Ｗ１と図５４に示したフックアップ配線Ｗ０は整合させているわけではない。図５５に示すフックアップ配線Ｗ１が配線層Ｄ１に形成される場合は、図５４に示したフックアップ配線Ｗ０が配線層Ｄ０に形成されない。
【0311】
図５５を参照して、フックアップ配線Ｗ１の最密部分ＰＤの求め方について説明する。図５５では４つの位置においてフックアップ配線Ｗ１の密度を求める。フックアップ配線Ｗ０の密度と同様に、フックアップ配線Ｗ１の密度は、Ｘ方向の所定の位置においてＹ方向に延伸する直線を横切るフックアップ配線Ｗ１の数である。Ａは、フックアップ配線Ｗ１の密度を求めるＸ方向の位置よりもＸ方向正側にある接続部ｄ０２ｂ（即ちワード線スイッチＷＬＳＷ）の数である。Ｂは、フックアップ配線Ｗ１の密度を求めるＸ方向の位置よりもＸ方向正側にある接続部ｄ０２の数である。
【0312】
Ｘ方向正側から数えて１番目の位置において、Ａは５であり、Ｂは０であり、その位置でのフックアップ配線Ｗ１の密度（Ａ－Ｂ）は５である。Ｘ方向正側から数えて２番目の位置において、Ａは９であり、Ｂは０であり、その位置でのフックアップ配線Ｗ１の密度（Ａ－Ｂ）は９である。Ｘ方向正側から数えて３番目の位置において、Ａは１０であり、Ｂは３であり、その位置でのフックアップ配線Ｗ１の密度（Ａ－Ｂ）は７である。Ｘ方向正側から数えて４番目の位置において、Ａは１３であり、Ｂは１０であり、その位置でのフックアップ配線Ｗ１の密度（Ａ－Ｂ）は３である。従って、Ｘ方向正側から数えて２番目の位置、即ちフックアップ領域ＲＨＵとメモリホール領域ＲＭＨとの境界部分が最密部分ＰＤである。
【0313】
図５６は、フックアップ配線Ｗ２の密度の求め方を示す図である。図５６では、配線層Ｄ２のフックアップ配線Ｗ２を実線で示している。尚、図５６に示すフックアップ配線Ｗ２と図５４及び図５５に示したフックアップ配線Ｗ０，Ｗ１は整合させているわけではない。図５６に示すフックアップ配線Ｗ２が配線層Ｄ２に形成される接続部ｄ２２については、図５４及び図５５に示したフックアップ配線Ｗ０，Ｗ１が配線層Ｄ０，Ｄ１に形成される。
【0314】
図５６を参照して、フックアップ配線Ｗ２の最密部分ＰＤの求め方について説明する。図５６では３つの位置においてフックアップ配線Ｗ２の密度を求める。フックアップ配線Ｗ０，Ｗ１の密度と同様に、フックアップ配線Ｗ２の密度は、Ｘ方向の所定の位置においてＹ方向に延伸する直線を横切るフックアップ配線Ｗ２の数である。
【0315】
Ｘ方向正側から数えて１番目の位置における、フックアップ配線Ｗ２の密度は４である。Ｘ方向正側から数えて２番目の位置における、フックアップ配線Ｗ２の密度は４である。Ｘ方向正側から数えて３番目の位置における、フックアップ配線Ｗ２の密度は１である。従って、Ｘ方向正側から数えて１番目及び２番目の位置が最密部分ＰＤである。尚、図５６に示す様に、最密部分ＰＤは、Ｘ方向正側から数えて１番目及び２番目の位置を含む所定のＸ方向の幅を持つ範囲である。
【0316】
図５７は、第８実施形態に係るフックアップ配線Ｗ０のＹ方向の幅ｗａ，Ｗｂを示す図である。尚、図５４～図５６では、フックアップ配線Ｗ０～Ｗ２の最密部分ＰＤを求めていたが、図５７では、フックアップ配線Ｗ０の最密部分ＰＤに関する配線幅及び配線本数について説明する。
【0317】
図５７における最密部分ＰＤは、フックアップ配線Ｗ０が接続部ｄ０２に終端する位置よりＸ方向正側であり、かつ、フックアップ配線Ｗ０が接続部ｄ０２ｂに終端する位置よりＸ方向負側である。図５７における最密部分ＰＤ以外の部分は、フックアップ配線Ｗ０が接続部ｄ０２に終端する位置よりＸ方向負側の部分である。図５７における最密部分ＰＤ以外の部分は、フックアップ配線Ｗ０が接続部ｄ０２ｂに終端する位置よりＸ方向正側の部分である。
【0318】
図５７に示す様に、最密部分ＰＤ以外の部分については、フックアップ配線Ｗ０のＹ方向の幅をｗｂとする。最密部分ＰＤについては、フックアップ配線Ｗ０のＹ方向の幅をｗｂよりも狭いｗａとする。
【0319】
図５７に示す様に、最密部分ＰＤ以外の部分では、接続部ｄ０２と接続部ｄ０２ｂとの間に配線が８本通過するのに対し、最密部分ＰＤでは、接続部ｄ０２と接続部ｄ０２ｂとの間に配線が９本通過する。
【0320】
以上説明した様に、最密部分ＰＤでは、Ｙ方向の狭い範囲内において数多くのフックアップ配線Ｗ０を形成することができる。尚、図５７では、フックアップ配線Ｗ０について説明したが、フックアップ配線Ｗ１，Ｗ２についても同様である。
【0321】
【0322】
図２７では、Ｘ方向負側の領域において、フックアップ配線Ｗ０に夫々接続する５つの接続部ｄ０２がＸ方向に並ぶ集まりと、フックアップ配線Ｗ０に接続しない複数の接続部ｄ０２がＸ方向に並ぶ集まりと、が設けられている。これに対して、図５８では、Ｘ方向負側の領域Ｒ（－Ｘ）において、フックアップ配線Ｗ０に夫々接続する複数の接続部ｄ０２は、一つ置きにＸ方向に等間隔に並ぶ。換言すると、フックアップ配線Ｗ０に接続する接続部ｄ０２と、フックアップ配線Ｗ０に接続しない接続部ｄ０２とが交互にＸ方向に設けられている。また換言すると、図５８では、Ｘ方向に等間隔に並ぶ複数の接続部ｄ０２を２つの接続部ｄ０２の集まりに分ける。そして、２つの接続部ｄ０２の一方（Ｘ方向正側又は負側）の接続部ｄ０２にフックアップ配線Ｗ０が接続されている。尚、Ｘ方向に等間隔に並ぶ複数の接続部ｄ０２をｍ個の接続部ｄ０２の集まりに分け、ｍ個の接続部ｄ０２のうちＸ方向正側又は負側から数えてｎ番目の接続部ｄ０２にフックアップ配線Ｗ０を接続しても良い。
【0323】
また、図２７では、フックアップ配線Ｗ０のＹ方向の幅は、均等であった。これに対して、図５８では、フックアップ配線Ｗ０のＹ方向の幅が異なるフックアップ配線Ｗ０（１），Ｗ０（２），Ｗ０（３）が形成されている。フックアップ配線Ｗ０（１）のＹ方向の幅はフックアップ配線Ｗ０（２）のＹ方向の幅よりも小さく、フックアップ配線Ｗ０（２）のＹ方向の幅はフックアップ配線Ｗ０（３）のＹ方向の幅よりも小さい。
【0324】
フックアップ配線Ｗ０の密度が高いＹ方向の位置では、フックアップ配線Ｗ０の本数が多くなるため、フックアップ配線Ｗ０のＹ方向の幅を小さくする。フックアップ配線Ｗ０の密度が低いＹ方向の位置では、フックアップ配線Ｗ０の本数が少なくなるため、フックアップ配線Ｗ０のＹ方向の幅を大きくする。フックアップ配線Ｗ０のＹ方向の幅を大きくすることで、フックアップ配線Ｗ０の配線抵抗ＲＷＲを小さくすることができる。
【0325】
尚、図５８は、フックアップ配線Ｗ０について説明したが、フックアップ配線Ｗ１についても同様である。
【0326】
［効果］
メモリホール領域ＲＭＨ（メモリセルアレイＭＣＡの下方）に数多くのワード線スイッチＷＬＳＷを配置することにより、チップＣＭ，ＣＰのサイズを小さくすることができる。一方、メモリホール領域ＲＭＨに数多くのワード線スイッチＷＬＳＷを配置すると、フックアップ領域ＲＨＵとメモリホール領域ＲＭＨの境界から遠いＸ方向の位置にワード線スイッチＷＬＳＷを配置することになる。この場合、フックアップ配線の配線長が長くなり、配線抵抗ＲＷＲも大きくなる。その結果、遅延時間ｔｐｄも大きくなってしまう。
メモリホール領域ＲＭＨ（メモリセルアレイＭＣＡの下方）に数多くのワード線スイッチＷＬＳＷを配置することにより、チップＣＭ，ＣＰのサイズを小さくすることができる。一方、メモリホール領域ＲＭＨに数多くのワード線スイッチＷＬＳＷを配置すると、フックアップ領域ＲＨＵとメモリホール領域ＲＭＨの境界から遠いＸ方向の位置にワード線スイッチＷＬＳＷを配置することになる。この場合、フックアップ配線の配線長が長くなり、配線抵抗ＲＷＲも大きくなる。その結果、遅延時間ｔｐｄも大きくなってしまう。
【0327】
第８実施形態に係る構成によれば、フックアップ配線の最密部分を含む配線部分を可能な限りライン・アンド・スペース（Ｌ／Ｓ）の細い配線でレイアウトし、それ以外の部分を太くする。従って、メモリホール領域ＲＭＨ（メモリセルアレイＭＣＡの下方）におけるワード線スイッチＷＬＳＷの数を増加することができると共に、フックアップ配線の配線抵抗ＲＷＲの増加を極力回避することができる。その結果、フックアップ配線の配線抵抗ＲＷＲを小さくすることができ、遅延時間ｔｐｄも小さくすることができる。
【0328】
尚、図５７では、フックアップ配線Ｗ０の太さ（Ｙ方向の幅）は、２つの幅ｗａ，ｗｂを切り替えており、図５８では、フックアップ配線Ｗ０の太さ（Ｙ方向の幅）は、３つの幅を切り替えていた。しかしながら、この様な構成に限定されず、４つ以上の幅を切り替えても良い。また、配線長の長いフックアップ配線ほど、Ｙ方向の幅を大きくし、配線長の短いフックアップ配線ほど、Ｙ方向の幅を小さくしても良い。これにより、より一層、配線抵抗ＲＷＲを減少させることができる。
【0329】
［第９実施形態］
図５９は、第９実施形態に係るフックアップ配線Ｗ０の密度の求め方を示す図である。図５４では、接続部ｄ０２はＸ方向に等間隔で並んでいた。しかしながら、図５９では、１つの接続部ｄ０２と、５つの接続部ｄ０２がＸ方向に並ぶ集まりと、３つの接続部ｄ０２が設けられていないスペースと、３つの接続部ｄ０２がＸ方向に並ぶ集まりと、が配置されている。この様な構成の場合、図５４におけるフックアップ配線Ｗ０の最密部分ＰＤと異なる部分が最密部分ＰＤとなり得る。
図５９は、第９実施形態に係るフックアップ配線Ｗ０の密度の求め方を示す図である。図５４では、接続部ｄ０２はＸ方向に等間隔で並んでいた。しかしながら、図５９では、１つの接続部ｄ０２と、５つの接続部ｄ０２がＸ方向に並ぶ集まりと、３つの接続部ｄ０２が設けられていないスペースと、３つの接続部ｄ０２がＸ方向に並ぶ集まりと、が配置されている。この様な構成の場合、図５４におけるフックアップ配線Ｗ０の最密部分ＰＤと異なる部分が最密部分ＰＤとなり得る。
【0330】
図５９の例では、Ｘ方向正側から数えて１番目の位置において、Ａは５であり、Ｂは０であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は５である。Ｘ方向正側から数えて２番目の位置において、Ａは９であり、Ｂは０であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は９である。Ｘ方向正側から数えて３番目の位置において、Ａは１０であり、Ｂは１であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は９である。Ｘ方向正側から数えて４番目の位置において、Ａは１１であり、Ｂは２であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は９である。Ｘ方向正側から数えて５番目の位置において、Ａは１３であり、Ｂは６であり、その位置でのフックアップ配線Ｗ０の密度（Ａ－Ｂ）は７である。従って、Ｘ方向正側から数えて２番目、３番目及び４番目の位置が最密部分ＰＤである。
【0331】
この様な構成においても、２つの最密部分ＰＤを含む配線部分について、フックアップ配線Ｗ０のＹ方向の幅を小さくし、それ以外の部分を大きくする。従って、メモリホール領域ＲＭＨ（メモリセルアレイＭＣＡの下方）におけるワード線スイッチＷＬＳＷの数を増加することができると共に、フックアップ配線の配線抵抗ＲＷＲの増加を極力回避することができる。その結果、フックアップ配線の配線抵抗ＲＷＲを小さくすることができ、遅延時間ｔｐｄも小さくすることができる。尚、図５９は、フックアップ配線Ｗ０について説明したが、フックアップ配線Ｗ１，Ｗ２についても同様である。
【0332】
【0333】
図６０では、図２７と同様に、Ｘ方向負側の領域において、フックアップ配線Ｗ０に夫々接続する５つの接続部ｄ０２がＸ方向に並ぶ集まりと、フックアップ配線Ｗ０に接続しない複数の接続部ｄ０２がＸ方向に並ぶ集まりと、が設けられている。尚、Ｘ方向に等間隔に並ぶ複数の接続部ｄ０２をｍ個の接続部ｄ０２の集まりに分け、ｍ個の接続部ｄ０２のうちＸ方向正側又は負側から数えてｎ番目の接続部ｄ０２にフックアップ配線Ｗ０を接続しても良い。
【0334】
図２７では、フックアップ配線Ｗ０のＹ方向の幅は、均等であった。これに対して、図６０では、フックアップ配線Ｗ０のＹ方向の幅が異なるフックアップ配線Ｗ０（１），Ｗ０（２），Ｗ０（３）が形成されている。フックアップ配線Ｗ０（１）のＹ方向の幅はフックアップ配線Ｗ０（２）のＹ方向の幅よりも小さく、フックアップ配線Ｗ０（２）のＹ方向の幅はフックアップ配線Ｗ０（３）のＹ方向の幅よりも小さい。
【0335】
フックアップ配線Ｗ０の密度が高いＹ方向の位置では、フックアップ配線Ｗ０の本数が多くなるため、フックアップ配線Ｗ０のＹ方向の幅を小さくする。フックアップ配線Ｗ０の密度が低いＹ方向の位置では、フックアップ配線Ｗ０の本数が少なくなるため、フックアップ配線Ｗ０のＹ方向の幅を大きくする。フックアップ配線Ｗ０のＹ方向の幅を大きくすることで、フックアップ配線Ｗ０の配線抵抗ＲＷＲを小さくすることができる。
【0336】
図６０では、複数の接続部ｄ０２はＸ方向に等間隔に並び、Ｘ方向負側の領域Ｒ（－Ｘ）に設けられている複数の接続部ｄ０２は、それぞれ、フックアップ配線Ｗ０が接続されている。即ち、図６０の領域Ｒ（－Ｘ）は、図２７の領域Ｒ（－Ｘ）と同様である。
【0337】
尚、図５９では、フックアップ配線Ｗ０に接続しない接続部ｄ０２は図示されていない。図５９に示した接続部ｄ０２が設けられていないスペースの代わりに、図６０に示したように、フックアップ配線Ｗ０に接続しない５つの接続部ｄ０２が設けられていてもかまわない。
【0338】
また、図６０では、フックアップ配線Ｗ０に接続される５つの接続部ｄ０２の集まりと、フックアップ配線Ｗ０に接続しない５つの接続部ｄ０２の集まりと、が繰り返し配置されていた。しかしながら、５つの接続部ｄ０２に限られず、フックアップ配線Ｗ０に接続される複数の接続部ｄ０２の集まりと、フックアップ配線Ｗ０に接続しない複数の接続部ｄ０２の集まりと、が繰り返し配置されても良い。
【0339】
また、図６０は、フックアップ配線Ｗ０について説明したが、フックアップ配線Ｗ１についても同様である。
【0340】
［第１０実施形態］
図６１は、第１０実施形態に係るフックアップ配線Ｗ０を示す図である。図５７では、最密部分ＰＤとそれ以外の部分とで、フックアップ配線Ｗ０のＹ方向の幅を変化させていた。これに対し、図６１では、最密部分ＰＤを１本のフックアップ配線Ｗ０とし、それ以外の部分を２本のフックアップ配線Ｗ０を並列に接続する。尚、１本のフックアップ配線Ｗ０のＹ方向の幅は、例えば図５７と同じｗａである。
図６１は、第１０実施形態に係るフックアップ配線Ｗ０を示す図である。図５７では、最密部分ＰＤとそれ以外の部分とで、フックアップ配線Ｗ０のＹ方向の幅を変化させていた。これに対し、図６１では、最密部分ＰＤを１本のフックアップ配線Ｗ０とし、それ以外の部分を２本のフックアップ配線Ｗ０を並列に接続する。尚、１本のフックアップ配線Ｗ０のＹ方向の幅は、例えば図５７と同じｗａである。
【0341】
図６１における最密部分ＰＤは、フックアップ配線Ｗ０が接続部ｄ０２に終端する位置よりＸ方向正側であり、かつ、フックアップ配線Ｗ０が接続部ｄ０２ｂに終端する位置よりＸ方向負側である。図６１における最密部分ＰＤ以外の部分は、フックアップ配線Ｗ０が接続部ｄ０２に終端する位置よりＸ方向負側の部分である。図６１における最密部分ＰＤ以外の部分は、フックアップ配線Ｗ０が接続部ｄ０２ｂに終端する位置よりＸ方向正側の部分である。
【0342】
図６１に示す様に、最密部分ＰＤ以外の部分については、１本のフックアップ配線Ｗ０が２本のフックアップ配線Ｗ０に分岐している（図６１中、“２Ｔｒａｃｋｓ”と表記している）。最密部分ＰＤについては、１本のフックアップ配線Ｗ０が設けられている。
【0343】
この様に、最密部分ＰＤ以外の部分については、１本のフックアップ配線Ｗ０が２本のフックアップ配線Ｗ０に分岐することにより、フックアップ配線Ｗ０のＹ方向の幅を大きくすることと同様の効果を得ることができる。従って、フックアップ配線Ｗ０の密度が低いＹ方向の位置では、フックアップ配線Ｗ０のＹ方向の幅を大きくすることで配線抵抗ＲＷＲを小さくすることができる。
【0344】
以上説明した様に、最密部分ＰＤでは、Ｙ方向の狭い範囲内において数多くのフックアップ配線Ｗ０を形成することができる。尚、図６１では、フックアップ配線Ｗ０について説明したが、フックアップ配線Ｗ１，Ｗ２についても同様である。
【0345】
この様な構成によっても、図５７で説明した場合と同様、メモリホール領域ＲＭＨ（メモリセルアレイＭＣＡの下方）におけるワード線スイッチＷＬＳＷの数を増加することができると共に、フックアップ配線の配線抵抗ＲＷＲの増加を極力回避することができる。その結果、フックアップ配線の配線抵抗ＲＷＲを小さくすることができ、遅延時間ｔｐｄも小さくすることができる。尚、図６１は、フックアップ配線Ｗ０について説明したが、フックアップ配線Ｗ１，Ｗ２についても同様である。
【0346】
［第１１実施形態］
図６２は、第１１実施形態に係るフックアップ配線Ｗ０の密度の求め方を示す図である。尚、図６２では、４つの接続部ｄ０２がＸ方向に並ぶ集まりと、４つの接続部ｄ０２が設けられていないスペースと、が繰り返し配置されている。
図６２は、第１１実施形態に係るフックアップ配線Ｗ０の密度の求め方を示す図である。尚、図６２では、４つの接続部ｄ０２がＸ方向に並ぶ集まりと、４つの接続部ｄ０２が設けられていないスペースと、が繰り返し配置されている。
【0347】
例えば図２７等に示した様に、フックアップ配線Ｗ０を形成可能な領域（即ち、ワード線スイッチＷＬＳＷのＹ方向におけるピッチＹｐｉｔｃｈ）において、接続部ｄ０２ｂが設けられる第３領域ＲＷＬＨＵ２よりもＹ方向負側の領域にフックアップ配線Ｗ０が形成されることがある。図６２においては、第３領域ＲＷＬＨＵ２よりもＹ方向負側の領域を、領域ＲＷＬＨＵＹとしている。この領域ＲＷＬＨＵＹに形成されたフックアップ配線Ｗ０を考慮して、フックアップ配線Ｗ０の密度を求めても良い。図６２の例では、フックアップ領域ＲＨＵとメモリホール領域ＲＭＨとの境界部分が、フックアップ配線Ｗ０が最密部分ＰＤになっている。
【0348】
尚、選択ゲート線スイッチＳＧＳＷと選択ゲート線（ＳＧＤ、ＳＧＳ）とを接続するフックアップ配線Ｗ０は、領域ＲＷＬＨＵＹに形成されても良い。図６２は、フックアップ配線Ｗ０について説明したが、フックアップ配線Ｗ１についても同様である。
【0349】
尚、上記第８実施形態～第１１実施形態では、ワード線ＷＬとワード線スイッチＷＬＳＷを接続するフックアップ配線について説明した。しかしながら、選択ゲート線（ＳＧＤ、ＳＧＳ）と選択ゲート線スイッチＳＧＳＷを接続するフックアップ配線についても適用しても良い。
【0350】
また、図５１に示す様に、動作の実行単位であるページは１６ｋバイトとしていたが、１６ｋバイト以上であっても良い。また、１６ｋバイト以下であっても良い。
【0351】
本明細書には、以下の発明が開示されている。
【0352】
第１方向（Ｘ方向）の第１の位置において第２方向（Ｙ方向）に延伸する直線を横切るフックアップ配線の数が、前記第１方向（Ｘ
方向）の第２の位置において前記直線を横切る前記フックアップ配線（Ｗ０～Ｗ２）の数よりも多い場合、前記第１の位置を含む前記フックアップ配線の第１部分における前記第２方向の幅を、前記第１部分以外の第２部分における前記第２方向の幅よりも小さくする。
方向）の第２の位置において前記直線を横切る前記フックアップ配線（Ｗ０～Ｗ２）の数よりも多い場合、前記第１の位置を含む前記フックアップ配線の第１部分における前記第２方向の幅を、前記第１部分以外の第２部分における前記第２方向の幅よりも小さくする。
【0353】
前記第１部分は、前記メモリ領域（ＲＭＨ）と前記フックアップ領域（ＲＨＵ）との境界部分を含む。
【0354】
前記第１部分は、前記直線を横切る前記フックアップ配線（Ｗ０～Ｗ２）の数が最も多い前記第１方向の位置を含む。
【0355】
前記直線を横切る前記フックアップ配線（Ｗ０～Ｗ２）の数が最も多い前記第１方向の位置において、その位置よりも前記第１方向の前記メモリ領域側にあるトランジスタに接続されるノードの数（Ａ）と、前記位置より前記第１方向の前記メモリ領域側にある、前記ノードと前記フックアップ配線を介して接続されるノードの数（Ｂ）と、の差分（Ａ－Ｂ）が最大となる。
【0356】
配線長の長い前記フックアップ配線ほど、前記第２方向（Ｙ方向）の幅を大きくし、配線長の短い前記フックアップ配線ほど、前記第２方向（Ｙ方向）の幅を小さくする。
【0357】
前記第３方向（Ｚ方向）に並ぶ前記複数の導電層（５１０、ＷＬ、ＳＧ）を含み、前記複数の導電層が前記第２方向（Ｙ方向）に並ぶ複数の積層構造（メモリブロックＢＬＫ）と、前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層と対向する複数の半導体柱（５２０、ＭＨ）を含むメモリ領域（ＲＭＨ）と、前記複数の積層構造に対応して設けられ、前記第３方向に延伸し、前記複数の導電層に電気的に接続された複数の第１ビアコンタクト電極（ＣＣ）を含むフックアップ領域（ＲＨＵ）と、を備え、前記フックアップ領域（ＲＨＵ）は、メモリプレーン（ＭＰ）の前記第１方向（Ｘ方向）の中央位置又は略中央位置、もしくは前記第1方向の端部に設けられる。
【0358】
前記第１の位置を含む前記フックアップ配線の第１部分は１本の配線で形成され、前記第１部分以外の第２部分は２本（又は２本以上）の配線で形成される。
【0359】
［その他の実施形態］
以上、第１実施形態～第１０実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
以上、第１実施形態～第１０実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
【0360】
例えば、図１８に例示する複数の貼合電極ＰＩ１，ＰＩ２は、フックアップ領域ＲＨＵの全領域に設けられていた。しかしながら、複数の貼合電極ＰＩ１，ＰＩ２は、フックアップ領域ＲＨＵの一部の領域又はフックアップ領域ＲＨＵ以外の領域（例えばメモリホール領域ＲＭＨ）に設けても良い。この場合、複数のビアコンタクト電極ＣＣの一部は、配線層Ｍ０，Ｍ１の配線ｍ０，ｍ１に接続され、配線ｍ０，ｍ１を介して、フックアップ領域ＲＨＵの一部の領域又はフックアップ領域ＲＨＵ以外の領域の貼合電極ＰＩ１に接続される。
【0361】
また、例えば、図２１～図２３の配線層Ｄ３には、配線領域ＲＷ３が設けられていたが、配線領域ＲＷ３が設けなくても良い。また、図２４及び図２５の配線層Ｄ２には、配線領域ＲＷ２が設けられていたが、配線領域ＲＷ２が設けなくても良い。また、図２６の配線層Ｄ１には、通過配線領域が設けられていないが、通過配線領域（例えばＲＴＷ１）が設けられても良い。
【0362】
また、フックアップ領域ＲＨＵ，ＲＨＵ２において、各層の導電層１１０（ワード線ＷＬ及び選択ゲート線ＳＧ）を階段状に形成し、ビアコンタクト電極ＣＣの下端又は上端が各層の導電層１１０に接続されていた。しかしながら、フックアップ領域ＲＨＵ，ＲＨＵ２において、次の工程によりビアコンタクト電極ＣＣを形成しても良い。例えば、各層の導電層１１０に到達する複数のコンタクトホールを形成する。複数のコンタクトホールの外周面に酸化シリコン（ＳｉＯ２）等の絶縁層を形成する。複数のコンタクトホールの外周面の内部に窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を形成する。図５０は、上記の工程により形成されたビアコンタクト電極ＣＣを示す模式的な断面図である。フックアップ領域ＲＨＵに設けられた複数のビアコンタクト電極ＣＣは、図５０に示す様に、Ｚ方向に延伸し、上端において導電層１００と接続されている。ビアコンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、ビアコンタクト電極ＣＣの外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
【0363】
また、例えば、図１５等を参照して説明した様に、２つのワード線スイッチＷＬＳＷはソース領域ＲＳＯを共有する構成であった。しかしながら、２つのワード線スイッチＷＬＳＷはソース領域ＲＳＯを共有しない構成、即ち、半導体領域２０３のソース領域ＲＳＯが分離している構成（Single Finger 構造）であっても良い。同様に、選択ゲート線スイッチＳＧＳＷは、半導体領域２０３のソース領域ＲＳＯが分離している構成（Single Finger 構造）であっても良い。
【0364】
また、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷは、ロウ制御回路領域ＲＲＣに設けられていたが、ワード線スイッチＷＬＳＷは、ロウ制御回路領域ＲＲＣに設けられ、選択ゲート線スイッチＳＧＳＷは、ブロックデコーダ領域ＲＢＤに設けられても良い。
【0365】
また、図３４及び図３５において、ロウ制御回路領域ＲＲＣ及びブロックデコーダ領域ＲＢＤのＸ方向の幅と、フックアップ領域ＲＨＵ２のＸ方向の幅は、同じであった。しかしながら、ロウ制御回路領域ＲＲＣ及びブロックデコーダ領域ＲＢＤのＸ方向の幅が、フックアップ領域ＲＨＵ２のＸ方向の幅よりも大きくても良い。この場合、図１２を参照して説明した様に、配線層Ｍ１中の配線ｍ１ａを介してビット線ＢＬをカラム制御回路領域ＲＣＣに接続しても良い。
【0366】
【0367】
また、図１２を参照して説明した様に、ロウ制御回路領域ＲＲＣの一部を、Ｚ方向から見てフックアップ領域ＲＨＵと重なる領域に設け、残りの一部を、Ｚ方向から見てメモリホール領域ＲＭＨと重なる領域に設け、かつ、図３４を参照して説明した様に、ロウ制御回路領域ＲＲＣを領域ＭＰ０´～ＭＰ３´の中央部に設ける構成であっても良い。この場合、フックアップ領域ＲＨＵも領域ＭＰ０´～ＭＰ３´の中央部に設けられる。また、フックアップ領域ＲＨＵに設けられた複数のビアコンタクト電極ＣＣは、図５０に示した構成であっても良い。
【0368】
また、上述した各実施形態に係る半導体記憶装置には、以下の構成が開示されている。半導体基板（例えば、図７の半導体基板２００、図３２の半導体基板５００）と複数の配線ＣＧＩ（電圧供給配線）との間に設けられた、Ｚ方向に隣接して並ぶ２つの配線層（例えば配線層Ｄ０，Ｄ１、配線層Ｄ１，Ｄ２、又は配線層Ｄ２，Ｄ３）を備え、２つの配線層に設けられる複数の配線（フックアップ配線、シールド配線、通過配線）は、Ｘ方向を長手方向とする配線がＹ方向を長手方向とする配線より多い。
【0369】
また、上述した各実施形態に係る半導体記憶装置には、以下の構成が開示されている。半導体基板（例えば、図７の半導体基板２００、図３２の半導体基板５００）と複数の配線ＣＧＩ（電圧供給配線）との間に設けられた、Ｚ方向に隣接して並ぶ３つの配線層（例えば配線層Ｄ０，Ｄ１，Ｄ２、又は配線層Ｄ１，Ｄ２，Ｄ３）を備え、３つの配線層に設けられる複数の配線（フックアップ配線、シールド配線、通過配線）は、Ｘ方向を長手方向とする配線がＹ方向を長手方向とする配線より多い。
【0370】
また、上述した各実施形態に係る半導体記憶装置には、以下の構成が開示されている。半導体基板（例えば、図７の半導体基板２００、図３２の半導体基板５００）と複数の配線ＣＧＩ（電圧供給配線）との間に設けられた、Ｚ方向に隣接して並ぶ複数の配線層（例えばＤ０～Ｄ３）を備える。複数の配線層（例えばＤ０～Ｄ３）は、それぞれ、Ｚ方向から見て複数のソース領域ＲＳＯと重なる位置に設けられた、複数のドレイン領域ＲＤＲ及び複数の導電層１１０に電気的に接続された複数の接続部（例えばｄ０２～ｄ３２）を備える。複数の配線層（例えばＤ０～Ｄ３）における複数の接続部（ｄ０２～ｄ３２）は、それぞれ、Ｚ方向から見て重なる位置に設けられている（例えば図１７参照）。複数の接続部（例えばｄ０２～ｄ３２）のうち、フックアップ配線（例えばフックアップ配線Ｗ３～Ｗ０のいずれか）が接続された接続部（例えばｄ０２～ｄ３２のいずれか）は、ビアコンタクト電極（例えばＣ１２～Ｃ４２）を介して、隣接する電圧供給配線側の配線層における接続部と接続され、複数の接続部（例えばｄ０２～ｄ３２）のうち、フックアップ配線（例えばフックアップ配線Ｗ３～Ｗ０のいずれか）が接続された接続部（例えばｄ０２～ｄ３２のいずれか）に隣接する半導体基板側の配線層における接続部は、電気的に絶縁されている。
【0371】
また、以上の実施形態では、ＮＡＮＤフラッシュメモリに適用する例について説明した。しかしながら、本明細書において説明した技術は、例えば三次元型のＮＯＲフラッシュメモリ等、ＮＡＮＤフラッシュメモリ以外の構成にも適用可能である。また、本明細書において説明した技術は、例えば三次元型のＤＲＡＭ等、フラッシュメモリ以外の構成にも適用可能である。
【0372】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0373】
１１０…導電層、１２０…半導体層（半導体柱）、２００，５００…半導体基板、ＣＭ…チップ（第１チップ）、ＣＰ…チップ（第２チップ）、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧ…選択ゲート線、ＣＣ，Ｃ４００…ビアコンタクト電極（第１ビアコンタクト電極）、ＣＳ１…ビアコンタクト電極（第２ビアコンタクト電極）、ＣＳ２…ビアコンタクト電極（第３ビアコンタクト電極）、Ｃ１１，Ｃ１２，Ｃ１２ｂ，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２，Ｃ１０１１，Ｃ１０１２，Ｃ１０１２ｂ，Ｃ１０２１，Ｃ１０２２，Ｃ１０３１，Ｃ１０３２…ビアコンタクト電極、ｄ０１，ｄ０２，ｄ０２ｂ，ｄ１１，ｄ１２，ｄ１２ｂ，ｄ２１，ｄ２２，ｄ３１，ｄ３２，ｄ４２，ｄ１００１，ｄ１００２，ｄ１００２ｂ，ｄ１０１１，ｄ１０１２，ｄ１０１２ｂ，ｄ１０２１，ｄ１０２２，ｄ１０３２…接続部、ＣＧＩ…配線（電圧供給配線）、ＭＣ…メモリセル、Ｍ０，Ｍ１，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ１００，Ｄ１０１，Ｄ１０２，Ｄ１０３…配線層、ＭＢ，ＤＢ…チップ貼合電極層、Ｗ０，Ｗ１，Ｗ２，Ｗ３…フックアップ配線、ｓ２，ｓ３…シールド配線、ＴＷ２，ＴＷ３…通過配線（第１配線）、ＷＬＳＷ…ワード線スイッチ（トランジスタ）、ＳＧＳＷ…選択ゲート線スイッチ（トランジスタ）、ＰＩ１，ＰＩ２…貼合電極、ＲＭＨ，ＲＭＨ２…メモリホール領域（メモリ領域）、ＲＨＵ，ＲＨＵ２，ＲＨＵ２１，ＲＨＵ２２…フックアップ領域、ＲＴＷ２，ＲＴＷ３…通過配線領域（第１配線領域）、ＲＷ０，ＲＷ１，ＲＷ２，ＲＷ３…配線領域（第２配線領域）、ＲＣＧＩ…第１領域、ＲＷＬＨＵ１…第２領域、ＲＷＬＨＵ２…第３領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】