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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024031810
(43)【公開日】2024-03-07
(54)【発明の名称】半導体チップ及びこれを含む半導体パッケージ
(51)【国際特許分類】
H01L 21/768 20060101AFI20240229BHJP
H01L 25/07 20060101ALI20240229BHJP
H01L 21/3205 20060101ALI20240229BHJP
H01L 21/8234 20060101ALI20240229BHJP
H01L 27/00 20060101ALI20240229BHJP
【ＦＩ】
H01L21/90 B
H01L25/08 C
H01L21/88 J
H01L21/88 T
H01L21/90 J
H01L27/088 E
H01L27/00 301B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023098579
(22)【出願日】2023-06-15
(31)【優先権主張番号】10-2022-0107917
(32)【優先日】2022-08-26
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】池 永 根
(72)【発明者】
【氏名】黄 智 煥
(72)【発明者】
【氏名】李 忠 善
【テーマコード（参考）】
5F033
5F048
【Ｆターム（参考）】
5F033HH08
5F033HH11
5F033HH18
5F033HH19
5F033HH33
5F033JJ01
5F033JJ08
5F033JJ11
5F033JJ18
5F033JJ19
5F033JJ33
5F033KK08
5F033KK11
5F033KK18
5F033KK19
5F033KK33
5F033NN30
5F033NN31
5F033NN32
5F033QQ08
5F033QQ31
5F033QQ47
5F033QQ48
5F033RR01
5F033RR04
5F033RR06
5F033RR08
5F033RR29
5F033TT02
5F033TT07
5F033VV07
5F033WW01
5F033WW02
5F033XX01
5F033XX17
5F033XX19
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048AC10
5F048BA01
5F048BF02
5F048BF07
5F048BF16
5F048BG13
5F048CB01
5F048CB02
5F048CB03
5F048CB04
(57)【要約】
【課題】信頼性が向上された半導体チップを提供する。
【解決手段】本発明による半導体チップは、互いに対向する第１面と第２面を有する半導体基板と、第１面上に配置されるトランジスタと、トランジスタを覆う第１層間絶縁膜と、第１層間絶縁膜を覆う第２層間絶縁膜と、第２層間絶縁膜内に配置される配線と、第２層間絶縁膜上に配置される第１導電パッドと、第２層間絶縁膜と第１導電パッドを覆う第１パッシベーション膜と、第１パッシベーション膜内に配置され、第１導電パッドと接続される第２導電パッドと、半導体基板と第１層間絶縁膜を貫通して配線と接続される貫通ビアと、第２面を覆う第２パッシベーション膜と、第２パッシベーション膜内に配置され、貫通ビアと接続される第３導電パッドと、を有し、第１パッシベーション膜は、第１厚さを有し、第１厚さは、第２パッシベーション膜の上部面から第１面までの第２厚さの０．４～０．６倍である。
【選択図】図１Ａ
【解決手段】本発明による半導体チップは、互いに対向する第１面と第２面を有する半導体基板と、第１面上に配置されるトランジスタと、トランジスタを覆う第１層間絶縁膜と、第１層間絶縁膜を覆う第２層間絶縁膜と、第２層間絶縁膜内に配置される配線と、第２層間絶縁膜上に配置される第１導電パッドと、第２層間絶縁膜と第１導電パッドを覆う第１パッシベーション膜と、第１パッシベーション膜内に配置され、第１導電パッドと接続される第２導電パッドと、半導体基板と第１層間絶縁膜を貫通して配線と接続される貫通ビアと、第２面を覆う第２パッシベーション膜と、第２パッシベーション膜内に配置され、貫通ビアと接続される第３導電パッドと、を有し、第１パッシベーション膜は、第１厚さを有し、第１厚さは、第２パッシベーション膜の上部面から第１面までの第２厚さの０．４～０．６倍である。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
互いに対向する第１面と第２面を有する半導体基板と、
前記第１面上に配置されるトランジスタと、
前記トランジスタを覆う第１層間絶縁膜と、
前記第１層間絶縁膜を覆う第２層間絶縁膜と、
前記第２層間絶縁膜内に配置される配線と、
前記第２層間絶縁膜上に配置される第１導電パッドと、
前記第２層間絶縁膜と前記第１導電パッドを覆う第１パッシベーション膜と、
前記第１パッシベーション膜内に配置され、前記第１導電パッドと接続される第２導電パッドと、
前記半導体基板と前記第１層間絶縁膜を貫通して前記配線と接続される貫通ビアと、
前記第２面を覆う第２パッシベーション膜と、
前記第２パッシベーション膜内に配置され、前記貫通ビアと接続される第３導電パッドと、を有し、
前記第１パッシベーション膜は、第１厚さを有し、
前記第１厚さは、前記第２パッシベーション膜の上部面から前記第１面までの第２厚さの０．４～０．６倍であることを特徴とする半導体チップ。
前記第１面上に配置されるトランジスタと、
前記トランジスタを覆う第１層間絶縁膜と、
前記第１層間絶縁膜を覆う第２層間絶縁膜と、
前記第２層間絶縁膜内に配置される配線と、
前記第２層間絶縁膜上に配置される第１導電パッドと、
前記第２層間絶縁膜と前記第１導電パッドを覆う第１パッシベーション膜と、
前記第１パッシベーション膜内に配置され、前記第１導電パッドと接続される第２導電パッドと、
前記半導体基板と前記第１層間絶縁膜を貫通して前記配線と接続される貫通ビアと、
前記第２面を覆う第２パッシベーション膜と、
前記第２パッシベーション膜内に配置され、前記貫通ビアと接続される第３導電パッドと、を有し、
前記第１パッシベーション膜は、第１厚さを有し、
前記第１厚さは、前記第２パッシベーション膜の上部面から前記第１面までの第２厚さの０．４～０．６倍であることを特徴とする半導体チップ。
【請求項2】
前記第２パッシベーション膜は、第３厚さを有し、
前記第１厚さは、前記第３厚さより大きいことを特徴とする請求項１に記載の半導体チップ。
前記第１厚さは、前記第３厚さより大きいことを特徴とする請求項１に記載の半導体チップ。
【請求項3】
前記第２導電パッドは、前記第１パッシベーション膜の下部面と共面をなす下面を有し、第１幅を有するパッド部と、
前記パッド部の前記第１幅より狭い第２幅を有し、前記第１パッシベーション膜を貫通するビア部と、を含むことを特徴とする請求項１に記載の半導体チップ。
前記パッド部の前記第１幅より狭い第２幅を有し、前記第１パッシベーション膜を貫通するビア部と、を含むことを特徴とする請求項１に記載の半導体チップ。
【請求項4】
前記第２導電パッドは、前記パッド部と前記ビア部との間に位置し、第３幅を有する中間接続部をさらに含み、
前記第３幅は、前記第１幅より大きく、前記第２幅より小さいことを特徴とする請求項３に記載の半導体チップ。
前記第３幅は、前記第１幅より大きく、前記第２幅より小さいことを特徴とする請求項３に記載の半導体チップ。
【請求項5】
前記配線の内の少なくとも１つは、前記半導体チップの中心と同一のレベルに位置することを特徴とする請求項１に記載の半導体チップ。
【請求項6】
前記第２導電パッドは、第１幅と第１高さを有し、
前記第１高さは、前記第１幅より大きいことを特徴とする請求項１に記載の半導体チップ。
前記第１高さは、前記第１幅より大きいことを特徴とする請求項１に記載の半導体チップ。
【請求項7】
前記第１導電パッドは、複数に配置され、
前記第１パッシベーション膜の下部面は、前記第１導電パッドと重畳される第１領域と、前記第１導電パッドとの間の位置と重畳される第２領域と、を含み、
前記第１領域は、前記第２領域より陥没していることを特徴とする請求項１に記載の半導体チップ。
前記第１パッシベーション膜の下部面は、前記第１導電パッドと重畳される第１領域と、前記第１導電パッドとの間の位置と重畳される第２領域と、を含み、
前記第１領域は、前記第２領域より陥没していることを特徴とする請求項１に記載の半導体チップ。
【請求項8】
第１サブチップと、
この上にボンディングされた第２サブチップと、を有し、
前記第１サブチップと前記第２サブチップは、互いに対称となる構造を有し、
前記第１サブチップと前記第２サブチップは、各々、
互いに対向する第１面と第２面を有する半導体基板と、
前記第１面上に配置されるトランジスタと、
前記トランジスタを覆う第１層間絶縁膜と、
前記第１層間絶縁膜を覆う第２層間絶縁膜と、
前記第２層間絶縁膜内に配置される配線と、
前記第２層間絶縁膜上に配置される第１導電パッドと、
前記第２層間絶縁膜と前記第１導電パッドを覆う第１パッシベーション膜と、
前記第１パッシベーション膜内に配置され、前記第１導電パッドと接続される第２導電パッドと、
前記半導体基板と前記第１層間絶縁膜を貫通して前記配線と接続される貫通ビアと、
前記第２面を覆う第２パッシベーション膜と、
前記第２パッシベーション膜内に配置され、前記貫通ビアと接続される第３導電パッドと、を含み、
前記第１サブチップの前記第１パッシベーション膜は、前記第２サブチップの前記第１パッシベーション膜と互いに接し、
前記第１サブチップの前記第２導電パッドは、前記第２サブチップの前記第２導電パッドと互いに接することを特徴とする半導体チップ。
この上にボンディングされた第２サブチップと、を有し、
前記第１サブチップと前記第２サブチップは、互いに対称となる構造を有し、
前記第１サブチップと前記第２サブチップは、各々、
互いに対向する第１面と第２面を有する半導体基板と、
前記第１面上に配置されるトランジスタと、
前記トランジスタを覆う第１層間絶縁膜と、
前記第１層間絶縁膜を覆う第２層間絶縁膜と、
前記第２層間絶縁膜内に配置される配線と、
前記第２層間絶縁膜上に配置される第１導電パッドと、
前記第２層間絶縁膜と前記第１導電パッドを覆う第１パッシベーション膜と、
前記第１パッシベーション膜内に配置され、前記第１導電パッドと接続される第２導電パッドと、
前記半導体基板と前記第１層間絶縁膜を貫通して前記配線と接続される貫通ビアと、
前記第２面を覆う第２パッシベーション膜と、
前記第２パッシベーション膜内に配置され、前記貫通ビアと接続される第３導電パッドと、を含み、
前記第１サブチップの前記第１パッシベーション膜は、前記第２サブチップの前記第１パッシベーション膜と互いに接し、
前記第１サブチップの前記第２導電パッドは、前記第２サブチップの前記第２導電パッドと互いに接することを特徴とする半導体チップ。
【請求項9】
前記第１サブチップと前記第２サブチップの前記第２パッシベーション膜は、互いに同一の厚さを有し、
前記第１サブチップと前記第２サブチップの前記半導体基板は、互いに同一の厚さを有することを特徴とする請求項８に記載の半導体チップ。
前記第１サブチップと前記第２サブチップの前記半導体基板は、互いに同一の厚さを有することを特徴とする請求項８に記載の半導体チップ。
【請求項10】
前記第１サブチップの前記貫通ビアは、前記第２サブチップの前記貫通ビアと垂直に重畳されることを特徴とする請求項８に記載の半導体チップ。
【請求項11】
バッファダイ（Ｂｕｆｆｅｒ Ｄｉｅ）と、
前記バッファダイ上に積層される複数の半導体チップと、
前記バッファダイの上部面と前記半導体チップの側面を覆うモールド膜と、を有し、
前記半導体チップは、各々、
多層の配線を含む配線部と、
前記配線部の下部に配置され、下部ビアと下部導電パッドを有する下部接続構造体と、
前記配線部の上部に配置され、上部ビアと上部導電パッドを有する上部接続構造体と、を含み、
前記配線部は、前記半導体チップの中心と同一のレベルに位置し、
前記下部導電パッドの下部面は、各々の前記半導体チップの下部面と同一レベルを有し、
前記上部接続構造体の上部面は、各々の前記半導体チップの上部面と同一レベルを有することを特徴とする半導体パッケージ。
前記バッファダイ上に積層される複数の半導体チップと、
前記バッファダイの上部面と前記半導体チップの側面を覆うモールド膜と、を有し、
前記半導体チップは、各々、
多層の配線を含む配線部と、
前記配線部の下部に配置され、下部ビアと下部導電パッドを有する下部接続構造体と、
前記配線部の上部に配置され、上部ビアと上部導電パッドを有する上部接続構造体と、を含み、
前記配線部は、前記半導体チップの中心と同一のレベルに位置し、
前記下部導電パッドの下部面は、各々の前記半導体チップの下部面と同一レベルを有し、
前記上部接続構造体の上部面は、各々の前記半導体チップの上部面と同一レベルを有することを特徴とする半導体パッケージ。
【請求項12】
前記下部接続構造体は、前記配線部の下部面を覆い、第１厚さを有し、前記下部ビアと前記下部導電パッドが内在される第１パッシベーション膜をさらに含み、
前記上部接続構造体は、前記配線部の上面に配置され、前記上部ビアによって貫通される半導体基板と、前記半導体基板の上面を覆い、前記上部導電パッドが内在される第２パッシベーション膜と、をさらに含み、
前記第１厚さは、前記第２パッシベーション膜の上部面から前記半導体基板の下面までの第２厚さの０．４～０．６倍であることを特徴とする請求項１１に記載の半導体パッケージ。
前記上部接続構造体は、前記配線部の上面に配置され、前記上部ビアによって貫通される半導体基板と、前記半導体基板の上面を覆い、前記上部導電パッドが内在される第２パッシベーション膜と、をさらに含み、
前記第１厚さは、前記第２パッシベーション膜の上部面から前記半導体基板の下面までの第２厚さの０．４～０．６倍であることを特徴とする請求項１１に記載の半導体パッケージ。
【請求項13】
前記第２パッシベーション膜は、第３厚さを有し、
前記第１厚さは、前記第３厚さより大きいことを特徴とする請求項１２に記載の半導体パッケージ。
前記第１厚さは、前記第３厚さより大きいことを特徴とする請求項１２に記載の半導体パッケージ。
【請求項14】
前記下部ビアは、第１幅と第１高さを有し、
前記第１高さは、前記第１幅より大きいことを特徴とする請求項１２に記載の半導体パッケージ。
前記第１高さは、前記第１幅より大きいことを特徴とする請求項１２に記載の半導体パッケージ。
【請求項15】
前記下部接続構造体は、前記配線部の下部面に配置され、前記第１パッシベーション膜に被せる複数の内部導電パッドをさらに含み、
前記第１パッシベーション膜の下部面は、前記内部導電パッドと重畳される第１領域と、前記内部導電パッドとの間の位置と重畳される第２領域と、を含み、
前記第１領域は、前記第２領域より前記内部導電パッドに向かって陥没していることを特徴とする請求項１２に記載の半導体パッケージ。
前記第１パッシベーション膜の下部面は、前記内部導電パッドと重畳される第１領域と、前記内部導電パッドとの間の位置と重畳される第２領域と、を含み、
前記第１領域は、前記第２領域より前記内部導電パッドに向かって陥没していることを特徴とする請求項１２に記載の半導体パッケージ。
【請求項16】
前記半導体チップ上に配置される最上位半導体チップをさらに有し、
前記最上位半導体チップは、第４厚さを有する第２半導体基板と、
前記第２半導体基板下の第２配線部と、
前記第２配線部下の第３パッシベーション膜と、を含み、
前記半導体基板は、前記第４厚さより小さい第５厚さを有することを特徴とする請求項１２に記載の半導体パッケージ。
前記最上位半導体チップは、第４厚さを有する第２半導体基板と、
前記第２半導体基板下の第２配線部と、
前記第２配線部下の第３パッシベーション膜と、を含み、
前記半導体基板は、前記第４厚さより小さい第５厚さを有することを特徴とする請求項１２に記載の半導体パッケージ。
【請求項17】
前記下部接続構造体は、前記配線部の下面に配置され、前記下部ビアによって貫通される第１半導体基板と、前記第１半導体基板の下面を覆い、前記下部導電パッドが内在される第１パッシベーション膜と、をさらに含み、
前記上部接続構造体は、前記配線部の上面に配置され、前記上部ビアによって貫通される第２半導体基板と、前記第２半導体基板の上面を覆い、前記上部導電パッドが内在される第２パッシベーション膜と、をさらに含むことを特徴とする請求項１１に記載の半導体パッケージ。
前記上部接続構造体は、前記配線部の上面に配置され、前記上部ビアによって貫通される第２半導体基板と、前記第２半導体基板の上面を覆い、前記上部導電パッドが内在される第２パッシベーション膜と、をさらに含むことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項18】
前記配線部は、下部接続構造体上の第１層間絶縁膜と、
前記第１層間絶縁膜内に配置される多層の第１配線と、
前記第１層間絶縁膜上の第１界面絶縁膜と、
前記第１界面絶縁膜内の第１内部導電パッドと第１接続導電パターンと、
前記第１界面絶縁膜上の第２界面絶縁膜と、
前記第２界面絶縁膜内の第２内部導電パッドと第２接続導電パターンと、
前記第２界面絶縁膜上の第２層間絶縁膜と、
前記第２層間絶縁膜内に配置される多層の第２配線と、を含み、
前記第１接続導電パターンは、前記第２接続導電パターンと接し、
前記第１界面絶縁膜は、前記第２界面絶縁膜と接することを特徴とする請求項１７に記載の半導体パッケージ。
前記第１層間絶縁膜内に配置される多層の第１配線と、
前記第１層間絶縁膜上の第１界面絶縁膜と、
前記第１界面絶縁膜内の第１内部導電パッドと第１接続導電パターンと、
前記第１界面絶縁膜上の第２界面絶縁膜と、
前記第２界面絶縁膜内の第２内部導電パッドと第２接続導電パターンと、
前記第２界面絶縁膜上の第２層間絶縁膜と、
前記第２層間絶縁膜内に配置される多層の第２配線と、を含み、
前記第１接続導電パターンは、前記第２接続導電パターンと接し、
前記第１界面絶縁膜は、前記第２界面絶縁膜と接することを特徴とする請求項１７に記載の半導体パッケージ。
【請求項19】
前記第１配線は、前記第２配線と対称となる形状を有することを特徴とする請求項１８に記載の半導体パッケージ。
【請求項20】
前記下部ビアは、前記上部ビアと垂直に重畳されることを特徴とする請求項１１に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体チップ及びこれを含む半導体パッケージに関し、特に、信頼性が向上された半導体チップ及びこれを含む半導体パッケージに関する。
【背景技術】
【0002】
半導体パッケージは、集積回路チップを電子製品に使用する適合な形態で具現したものである。
通常、半導体パッケージは、印刷回路基板（ＰＣＢ）上に半導体チップを実装し、ボンディングワイヤ、ないしバンプを利用してこれらを電気的に接続することが一般的である。
通常、半導体パッケージは、印刷回路基板（ＰＣＢ）上に半導体チップを実装し、ボンディングワイヤ、ないしバンプを利用してこれらを電気的に接続することが一般的である。
【0003】
そして、電子産業の発達につれて、半導体パッケージの信頼性及び耐久性向上のための様々な研究、開発が課題となって進行している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第１０，７７７，５３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体パッケージにおける課題に鑑みてなされたものであって、本発明の目的は、信頼性が向上された半導体チップを提供することにある。
また、本発明の他の目的は、信頼性が向上された半導体パッケージを提供することにある。
また、本発明の他の目的は、信頼性が向上された半導体パッケージを提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体チップは、互いに対向する第１面と第２面を有する半導体基板と、前記第１面上に配置されるトランジスタと、前記トランジスタを覆う第１層間絶縁膜と、前記第１層間絶縁膜を覆う第２層間絶縁膜と、前記第２層間絶縁膜内に配置される配線と、前記第２層間絶縁膜上に配置される第１導電パッドと、前記第２層間絶縁膜と前記第１導電パッドを覆う第１パッシベーション膜と、前記第１パッシベーション膜内に配置され、前記第１導電パッドと接続される第２導電パッドと、前記半導体基板と前記第１層間絶縁膜を貫通して前記配線と接続される貫通ビアと、前記第２面を覆う第２パッシベーション膜と、前記第２パッシベーション膜内に配置され、前記貫通ビアと接続される第３導電パッドと、を有し、前記第１パッシベーション膜は、第１厚さを有し、前記第１厚さは、前記第２パッシベーション膜の上部面から前記第１面までの第２厚さの０．４～０．６倍であることを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体チップは、第１サブチップと、この上にボンディングされた第２サブチップと、を有し、前記第１サブチップと前記第２サブチップは、互いに対称となる構造を有し、前記第１サブチップと前記第２サブチップは、各々、互いに対向する第１面と第２面を有する半導体基板と、前記第１面上に配置されるトランジスタと、前記トランジスタを覆う第１層間絶縁膜と、前記第１層間絶縁膜を覆う第２層間絶縁膜と、前記第２層間絶縁膜内に配置される配線と、前記第２層間絶縁膜上に配置される第１導電パッドと、前記第２層間絶縁膜と前記第１導電パッドを覆う第１パッシベーション膜と、前記第１パッシベーション膜内に配置され、前記第１導電パッドと接続される第２導電パッドと、前記半導体基板と前記第１層間絶縁膜を貫通して前記配線と接続される貫通ビアと、前記第２面を覆う第２パッシベーション膜と、前記第２パッシベーション膜内に配置され、前記貫通ビアと接続される第３導電パッドと、を含み、前記第１サブチップの前記第１パッシベーション膜は、前記第２サブチップの前記第１パッシベーション膜と互いに接し、前記第１サブチップの前記第２導電パッドは、前記第２サブチップの前記第２導電パッドと互いに接することを特徴とする。
【0008】
上記目的を達成するためになされた本発明による半導体パッケージは、バッファダイ（Ｂｕｆｆｅｒ Ｄｉｅ）と、前記バッファダイ上に積層される複数の半導体チップと、前記バッファダイの上部面と前記半導体チップの側面を覆うモールド膜と、を有し、前記半導体チップは、各々、多層の配線を含む配線部と、前記配線部の下部に配置され、下部ビアと下部導電パッドを有する下部接続構造体と、前記配線部の上部に配置され、上部ビアと上部導電パッドを有する上部接続構造体と、を含み、前記配線部は、前記半導体チップの中心と同一のレベルに位置し、前記下部導電パッドの下部面は、各々の前記半導体チップの下部面と同一レベルを有し、前記上部接続構造体の上部面は、各々の前記半導体チップの上部面と同一レベルを有することを特徴とする。
【0009】
また、本発明による実施形態による半導体チップの製造方法は、互いに対向する第１面と第２面を有する半導体基板に貫通ビアを形成する段階と、前記第１面上に多層の配線とこれを覆う第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第１導電パッドを形成する段階と、前記第１導電パッドと前記第１層間絶縁膜を覆う第１パッシベーション膜を形成する段階と、前記第１パッシベーション膜をエッチングして前記第１導電パッドを露出させ、段差付けた内側壁を有する第１トレンチを形成する段階と、前記第１トレンチを満たす第２導電パッドを形成する段階と、前記第２面に隣接する前記半導体基板の一部を除去し、前記貫通ビアを露出させる段階と、前記第２面を覆う第２パッシベーション膜を形成する段階と、前記第２パッシベーション膜内に前記貫通ビアと接続される第３導電パッドを形成する段階と、を有する。
【0010】
また、本発明による実施形態による半導体チップの製造方法は、第１ウエハ構造体と第２ウエハ構造体を準備する段階と、ここで、前記第１ウエハ構造体と前記第２ウエハ構造体は、各々、半導体基板、前記半導体基板に形成された貫通ビア、これを覆う第１層間絶縁膜、前記第１層間絶縁膜内に配置される多層の配線、前記第１層間絶縁膜を覆う第１パッシベーション膜、及び前記第１パッシベーション膜内に配置される第１導電パッドを含み、前記第２ウエハ構造体を前記第１ウエハ構造体上にボンディングする段階と、ここで、前記第２ウエハ構造体の前記第１パッシベーション膜と前記第１導電パッドは前記第１ウエハ構造体の前記第１パッシベーション膜と前記第１導電パッドと各々接し、前記第２ウエハ構造体の前記半導体基板を一部除去して前記第２ウエハ構造体の前記貫通ビアを露出させる段階と、前記第２ウエハ構造体の前記半導体基板上に第２パッシベーション膜と第２導電パッドを形成する段階と、前記第１ウエハ構造体の前記半導体基板を一部除去して前記第１ウエハ構造体の前記貫通ビアを露出させる段階と、前記第１ウエハ構造体の前記半導体基板上に第３パッシベーション膜と第３導電パッドを形成する段階と、を有する。
【発明の効果】
【0011】
本発明に係る半導体チップ及びこれを含む半導体パッケージによれば、配線部が中心部に位置し、配線部の上下部に接続構造体が配置されるので、半導体チップの製造過程の際に発生するウエハ構造体の表面高さ散布不良を防止／最小化させることができる。
したがって、最終的に形成された半導体チップと半導体パッケージの信頼性が向上される。
また、本発明による半導体チップの製造方法では、バックグラインディング工程を進行する前に、配線部がキャリヤー基板の接着膜と充分な距離で離隔されるように第１パッシベーション膜を厚くするか、又は第１及び第２ウエハ構造体をボンディングする。したがって、バックグラインディング工程で発生する物理的なストレスによるウエハ構造体のトポグラフィー（Ｔｏｐｏｇｒａｐｈｙ）の劣化を防止又は最小化することができる。
したがって、工程不良を防止し、収率を向上させることができる。
したがって、最終的に形成された半導体チップと半導体パッケージの信頼性が向上される。
また、本発明による半導体チップの製造方法では、バックグラインディング工程を進行する前に、配線部がキャリヤー基板の接着膜と充分な距離で離隔されるように第１パッシベーション膜を厚くするか、又は第１及び第２ウエハ構造体をボンディングする。したがって、バックグラインディング工程で発生する物理的なストレスによるウエハ構造体のトポグラフィー（Ｔｏｐｏｇｒａｐｈｙ）の劣化を防止又は最小化することができる。
したがって、工程不良を防止し、収率を向上させることができる。
【図面の簡単な説明】
【0012】
【図1A】本発明の実施形態による半導体チップの概略構成を示す断面図である。
【図1B】本発明の実施形態による半導体チップの概略構成を示す断面図である。
【図1C】本発明の実施形態による半導体チップの概略構成を示す断面図である。
【図1D】本発明の実施形態による半導体チップの概略構成を示す断面図である。
【図1E】本発明の実施形態による半導体チップの概略構成を示す断面図である。
【図3A】本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
【図3B】本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
【図4】本発明の他の実施形態による半導体チップの概略構成を示す断面図である。
【図6】本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
【発明を実施するための形態】
【0013】
次に、本発明に係る半導体チップ及びこれを含む半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。
【0014】
図１Ａ～図１Ｅは、本発明の実施形態による半導体チップの概略構成を示す断面図である。
図１Ａを参照すれば、本発明の実施形態による半導体チップ５００は、半導体基板１０１を含む。
半導体基板１０１は、例えば、半導体物質を含む。
半導体基板１０１は、シリコン単結晶基板であり得る。
半導体基板１０１は、互いに対向する第１面１０１ａと第２面１０１ｂを含む。
第２面１０１ｂには素子分離膜ＳＴＩが配置されて活性領域を定義する。
図１Ａを参照すれば、本発明の実施形態による半導体チップ５００は、半導体基板１０１を含む。
半導体基板１０１は、例えば、半導体物質を含む。
半導体基板１０１は、シリコン単結晶基板であり得る。
半導体基板１０１は、互いに対向する第１面１０１ａと第２面１０１ｂを含む。
第２面１０１ｂには素子分離膜ＳＴＩが配置されて活性領域を定義する。
【0015】
活性領域にはトランジスタＴＲが配置される。
記半導体基板１０１の第２面１０１ｂ上にはキャパシタやメモリセルが配置される。
トランジスタＴＲと第２面１０１ｂは、第１層間絶縁膜ＩＬＤで覆われる。
第１層間絶縁膜ＩＬＤは、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、多孔性絶縁膜の内の少なくとも１つの単一膜又は多重膜構造を有する。
第１層間絶縁膜ＩＬＤ内にはコンタクトＣＴが配置され、トランジスタＴＲと接続される。
トランジスタＴＲは、各々、ゲート電極、ゲート絶縁膜、及びソース／ドレーン領域を含む。
記半導体基板１０１の第２面１０１ｂ上にはキャパシタやメモリセルが配置される。
トランジスタＴＲと第２面１０１ｂは、第１層間絶縁膜ＩＬＤで覆われる。
第１層間絶縁膜ＩＬＤは、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、多孔性絶縁膜の内の少なくとも１つの単一膜又は多重膜構造を有する。
第１層間絶縁膜ＩＬＤ内にはコンタクトＣＴが配置され、トランジスタＴＲと接続される。
トランジスタＴＲは、各々、ゲート電極、ゲート絶縁膜、及びソース／ドレーン領域を含む。
【0016】
第１層間絶縁膜ＩＬＤの下部面は、第２層間絶縁膜ＩＭＤで覆われる。
第２層間絶縁膜ＩＭＤは、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、多孔性絶縁膜の内の少なくとも１つの単一膜又は多重膜構造を有する。
第２層間絶縁膜ＩＭＤの機械的強度は、第１層間絶縁膜ＩＬＤの機械的強度より小さい。
第２層間絶縁膜ＩＭＤ内には多層の配線１０５が配置される。
配線１０５は、各々、銅、タングステン、アルミニウム、チタニウム、チタニウム窒化物、タングステン窒化物の内の少なくとも１つの金属を含む。
第２層間絶縁膜ＩＭＤ内には内部ビアＶＡが配置され配線１０５と接続される。
第２層間絶縁膜ＩＭＤ、内部ビアＶＡ、及び配線１０５は、配線部ＭＲを構成する。
内部ビアＶＡは、配線１０５と同一の導電物質を含む。
第２層間絶縁膜ＩＭＤは、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、多孔性絶縁膜の内の少なくとも１つの単一膜又は多重膜構造を有する。
第２層間絶縁膜ＩＭＤの機械的強度は、第１層間絶縁膜ＩＬＤの機械的強度より小さい。
第２層間絶縁膜ＩＭＤ内には多層の配線１０５が配置される。
配線１０５は、各々、銅、タングステン、アルミニウム、チタニウム、チタニウム窒化物、タングステン窒化物の内の少なくとも１つの金属を含む。
第２層間絶縁膜ＩＭＤ内には内部ビアＶＡが配置され配線１０５と接続される。
第２層間絶縁膜ＩＭＤ、内部ビアＶＡ、及び配線１０５は、配線部ＭＲを構成する。
内部ビアＶＡは、配線１０５と同一の導電物質を含む。
【0017】
第２層間絶縁膜ＩＭＤの下には第１導電パッド１０７が配置される。
第１導電パッド１０７は、アルミニウムのような金属で形成される。
第１導電パッド１０７と第２層間絶縁膜ＩＭＤの下部面は、第１パッシベーション膜ＰＬ１で覆われる。
第１パッシベーション膜ＰＬ１は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコン炭化窒化物の内の少なくとも１つの単一膜又は多重膜構造を有する。
第１パッシベーション膜ＰＬ１内には第２導電パッドＴＥ１が配置される。
第２導電パッドＴＥ１は、例えば、銅のような金属を含む。
第１導電パッド１０７は、アルミニウムのような金属で形成される。
第１導電パッド１０７と第２層間絶縁膜ＩＭＤの下部面は、第１パッシベーション膜ＰＬ１で覆われる。
第１パッシベーション膜ＰＬ１は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコン炭化窒化物の内の少なくとも１つの単一膜又は多重膜構造を有する。
第１パッシベーション膜ＰＬ１内には第２導電パッドＴＥ１が配置される。
第２導電パッドＴＥ１は、例えば、銅のような金属を含む。
【0018】
第２導電パッドＴＥ１は、各々、互いに一体形で成されたビア部ＶＰとパッド部ＰＰを含む。
第２導電パッドＴＥ１は、「Ｔ」字形の断面を有する。
パッド部ＰＰの下部面は、第１パッシベーション膜ＰＬ１の下部面（ＰＬ１＿Ｂ）と共面をなす。
第１導電パッド１０７、第２導電パッドＴＥ１、及び第１パッシベーション膜ＰＬ１は、下部接続構造体ＢＳを構成する。
第１導電パッド１０７は、‘内部導電パッド’とも称される。
第２導電パッドＴＥ１は、‘下部導電パッド’とも称される。
第２導電パッドＴＥ１は、「Ｔ」字形の断面を有する。
パッド部ＰＰの下部面は、第１パッシベーション膜ＰＬ１の下部面（ＰＬ１＿Ｂ）と共面をなす。
第１導電パッド１０７、第２導電パッドＴＥ１、及び第１パッシベーション膜ＰＬ１は、下部接続構造体ＢＳを構成する。
第１導電パッド１０７は、‘内部導電パッド’とも称される。
第２導電パッドＴＥ１は、‘下部導電パッド’とも称される。
【0019】
半導体基板１０１の第１面１０１ａは、保護膜１１０と第２パッシベーション膜ＰＬ２で覆われる。
保護膜１１０は、例えば、シリコン酸化物及びシリコン窒化物の内の少なくとも１つの単一膜又は多重膜構造を有する。
第２パッシベーション膜ＰＬ２は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコン炭化窒化物の内の少なくとも１つの単一膜又は多重膜構造を有する。
貫通ビアＴＳＶは、保護膜１１０、半導体基板１０１、素子分離膜ＳＴＩ、及び第１層間絶縁膜ＩＬＤを貫通して配線１０５の内の１つと接する。
貫通ビアＴＳＶと半導体基板１０１との間にはビア絶縁膜ＴＶＬが配置される。
ビア絶縁膜ＴＶＬは、シリコン酸化物を含む。
保護膜１１０は、例えば、シリコン酸化物及びシリコン窒化物の内の少なくとも１つの単一膜又は多重膜構造を有する。
第２パッシベーション膜ＰＬ２は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコン炭化窒化物の内の少なくとも１つの単一膜又は多重膜構造を有する。
貫通ビアＴＳＶは、保護膜１１０、半導体基板１０１、素子分離膜ＳＴＩ、及び第１層間絶縁膜ＩＬＤを貫通して配線１０５の内の１つと接する。
貫通ビアＴＳＶと半導体基板１０１との間にはビア絶縁膜ＴＶＬが配置される。
ビア絶縁膜ＴＶＬは、シリコン酸化物を含む。
【0020】
第２パッシベーション膜ＰＬ２内には第３導電パッドＴＥ２が配置され、貫通ビアＴＳＶと各々接続される。
第３導電パッドＴＥ２の上部面は、第２パッシベーション膜ＰＬ２の上部面（ＰＬ２＿Ｕ）と共面をなす。
半導体基板１０１、貫通ビアＴＳＶ、ビア絶縁膜ＴＶＬ、保護膜１１０、第２パッシベーション膜ＰＬ２、及び第３導電パッドＴＥ２は、上部接続構造体ＵＳを構成する。
第３導電パッドＴＥ２は、第２導電パッドＴＥ１と各々重畳される。
第３導電パッドＴＥ２は、‘上部導電パッド’とも称される。
第３導電パッドＴＥ２の上部面は、第２パッシベーション膜ＰＬ２の上部面（ＰＬ２＿Ｕ）と共面をなす。
半導体基板１０１、貫通ビアＴＳＶ、ビア絶縁膜ＴＶＬ、保護膜１１０、第２パッシベーション膜ＰＬ２、及び第３導電パッドＴＥ２は、上部接続構造体ＵＳを構成する。
第３導電パッドＴＥ２は、第２導電パッドＴＥ１と各々重畳される。
第３導電パッドＴＥ２は、‘上部導電パッド’とも称される。
【0021】
第１パッシベーション膜ＰＬ１は、第１厚さＴ１を有する。
第２パッシベーション膜ＰＬ２は、第１厚さＴ１より小さい第２厚さＴ２を有する。
第２パッシベーション膜ＰＬ２の上部面（ＰＬ２＿Ｕ）から半導体基板１０１の第２面１０１ｂまでの第３厚さＴ３（又は距離）は、第２厚さＴ２より大きい。
第２厚さＴ２は、好ましくは、第３厚さＴ３の０．４～０．６倍である。
このような関係によって、配線１０５の内の少なくとも１つは、半導体チップ５００の全体厚さＴｔの中心になる地点のレベルＣＶと同一の高さに位置する。
又は、配線部ＭＲが半導体チップ５００の中心領域に位置する。
第２パッシベーション膜ＰＬ２は、第１厚さＴ１より小さい第２厚さＴ２を有する。
第２パッシベーション膜ＰＬ２の上部面（ＰＬ２＿Ｕ）から半導体基板１０１の第２面１０１ｂまでの第３厚さＴ３（又は距離）は、第２厚さＴ２より大きい。
第２厚さＴ２は、好ましくは、第３厚さＴ３の０．４～０．６倍である。
このような関係によって、配線１０５の内の少なくとも１つは、半導体チップ５００の全体厚さＴｔの中心になる地点のレベルＣＶと同一の高さに位置する。
又は、配線部ＭＲが半導体チップ５００の中心領域に位置する。
【0022】
半導体チップ５００の製造過程の際に、配線１０５と第１導電パッド１０７、第２層間絶縁膜ＩＭＤ、及び半導体基板１０１等を構成する物質との間の熱膨張係数等の差によって、半導体チップ５００の表面の高さにおいて局所的な凹凸の分布が発生するトポグラフィー（Ｔｏｐｏｇｒａｐｈｙ）が存在する可能性がある。
本発明では第１パッシベーション膜ＰＬ１の第１厚さＴ１が第３厚さＴ３の０．４～０．６倍に該当してトポグラフィーの劣化を防止又は最小化することができる。
したがって、信頼性が向上された半導体チップ５００を提供することができる。
本発明では第１パッシベーション膜ＰＬ１の第１厚さＴ１が第３厚さＴ３の０．４～０．６倍に該当してトポグラフィーの劣化を防止又は最小化することができる。
したがって、信頼性が向上された半導体チップ５００を提供することができる。
【0023】
第２導電パッドＴＥ１のパッド部ＰＰは、第１幅Ｗ１を有する。
第３導電パッドＴＥ２は、各々、第２幅Ｗ２を有する。
第２導電パッドＴＥ１のビア部ＶＰは、第１高さＨ１と第３幅Ｗ３を有する。
第３幅Ｗ３は、第１幅Ｗ１、第２幅Ｗ２、及び／又は第１高さＨ１より小さい。
第２導電パッドＴＥ１の側面は、段差を有する。
第２導電パッドＴＥ１のこのような構造は、これに隣接する第１導電パッド１０７とのショートを防止するのに適切である。
また、第２導電パッドＴＥ１のこのような構造は、第２導電パッドＴＥ１の物理的な膨張を緩和させて半導体チップ５００の信頼性を向上させる。
第３導電パッドＴＥ２は、各々、第２幅Ｗ２を有する。
第２導電パッドＴＥ１のビア部ＶＰは、第１高さＨ１と第３幅Ｗ３を有する。
第３幅Ｗ３は、第１幅Ｗ１、第２幅Ｗ２、及び／又は第１高さＨ１より小さい。
第２導電パッドＴＥ１の側面は、段差を有する。
第２導電パッドＴＥ１のこのような構造は、これに隣接する第１導電パッド１０７とのショートを防止するのに適切である。
また、第２導電パッドＴＥ１のこのような構造は、第２導電パッドＴＥ１の物理的な膨張を緩和させて半導体チップ５００の信頼性を向上させる。
【0024】
図１Ｂを参照すると、本実施形態による半導体チップ５０１では第２導電パッドＴＥ１の形状が図１Ａと異なる。
第２導電パッドＴＥ１は、全体的に一定の第３幅Ｗ３を有する。
第３幅Ｗ３は、第２導電パッドＴＥ１の第１高さＨ１より小さい。
それ以外の構造は、図１Ａを参照して説明したものと同一／類似である。
第２導電パッドＴＥ１は、全体的に一定の第３幅Ｗ３を有する。
第３幅Ｗ３は、第２導電パッドＴＥ１の第１高さＨ１より小さい。
それ以外の構造は、図１Ａを参照して説明したものと同一／類似である。
【0025】
図１Ｃを参照すると、本実施形態による半導体チップ５０２では第２導電パッドＴＥ１の形状が図１Ａと異なる。
第２導電パッドＴＥ１は、各々、ビア部ＶＰとパッド部ＰＰとの間の中間接続部ＭＰをさらに含む。
ビア部ＶＰ、パッド部ＰＰ、及び中間接続部ＭＰは、互いに一体で形成され得る。
中間接続部ＭＰは、第１幅Ｗ１より小さく、第３幅Ｗ３より大きい第４幅Ｗ４を有する。
第２導電パッドＴＥ１の側壁は、段差付けた構造を有する。
それ以外の構造は、図１Ａを参照して説明したものと同一／類似である。
第２導電パッドＴＥ１は、各々、ビア部ＶＰとパッド部ＰＰとの間の中間接続部ＭＰをさらに含む。
ビア部ＶＰ、パッド部ＰＰ、及び中間接続部ＭＰは、互いに一体で形成され得る。
中間接続部ＭＰは、第１幅Ｗ１より小さく、第３幅Ｗ３より大きい第４幅Ｗ４を有する。
第２導電パッドＴＥ１の側壁は、段差付けた構造を有する。
それ以外の構造は、図１Ａを参照して説明したものと同一／類似である。
【0026】
図１Ｄを参照すると、本実施形態による半導体チップ５０３では第２導電パッドＴＥ１の形状が図１Ａと異なる。
第２導電パッドＴＥ１の幅は、上に行くほど、漸進的に小さくなる。
即ち、第２導電パッドＴＥ１の下部面は、第１幅Ｗ１を有し、第２導電パッドＴＥ１の上部面は、第１幅Ｗ１より小さい第３幅Ｗ３を有する。
第２導電パッドＴＥ１の側面は、傾けることができる。
それ以外の構造は、図１Ａを参照して説明したものと同一／類似である。
第２導電パッドＴＥ１の幅は、上に行くほど、漸進的に小さくなる。
即ち、第２導電パッドＴＥ１の下部面は、第１幅Ｗ１を有し、第２導電パッドＴＥ１の上部面は、第１幅Ｗ１より小さい第３幅Ｗ３を有する。
第２導電パッドＴＥ１の側面は、傾けることができる。
それ以外の構造は、図１Ａを参照して説明したものと同一／類似である。
【0027】
図１Ｅを参照すると、本実施形態による半導体チップ５０４の上部面と下部面は、凹凸構造を有する。
即ち、第１パッシベーション膜ＰＬ１の下部面（ＰＬ１＿Ｂ）は、第１導電パッド１０７と重畳される第１領域ＰＲ１と第１導電パッド１０７との間の位置と重畳される第２領域ＰＲ２を有する。
第１パッシベーション膜ＰＬ１の第１領域ＰＲ１は、第２領域ＰＲ２より第１導電パッド１０７の方に陥没している。
一方、第１パッシベーション膜ＰＬ１の第２領域ＰＲ２は、第１領域ＰＲ１より外に向かって突出している。
第２導電パッドＴＥ１の下部面も第１導電パッド１０７の方に陥没している。
そして／又は第２パッシベーション膜ＰＬ２の上部面（ＰＬ２＿Ｕ）は、第１導電パッド１０７と重畳される第１領域ＰＲ１と第１導電パッド１０７との間の位置と重畳される第２領域ＰＲ２を有する。
第２パッシベーション膜ＰＬ２の第２領域ＰＲ２は、第１領域ＰＲ１より半導体基板１０１の方に陥没している。
一方、第２パッシベーション膜ＰＬ２の第１領域ＰＲ１は、第２領域ＰＲ２より外に向かって突出している。
第３導電パッドＴＥ２の上部面も外に向かって突出している。
それ以外の構造は、図１Ａを参照して説明したものと同一／類似である。
即ち、第１パッシベーション膜ＰＬ１の下部面（ＰＬ１＿Ｂ）は、第１導電パッド１０７と重畳される第１領域ＰＲ１と第１導電パッド１０７との間の位置と重畳される第２領域ＰＲ２を有する。
第１パッシベーション膜ＰＬ１の第１領域ＰＲ１は、第２領域ＰＲ２より第１導電パッド１０７の方に陥没している。
一方、第１パッシベーション膜ＰＬ１の第２領域ＰＲ２は、第１領域ＰＲ１より外に向かって突出している。
第２導電パッドＴＥ１の下部面も第１導電パッド１０７の方に陥没している。
そして／又は第２パッシベーション膜ＰＬ２の上部面（ＰＬ２＿Ｕ）は、第１導電パッド１０７と重畳される第１領域ＰＲ１と第１導電パッド１０７との間の位置と重畳される第２領域ＰＲ２を有する。
第２パッシベーション膜ＰＬ２の第２領域ＰＲ２は、第１領域ＰＲ１より半導体基板１０１の方に陥没している。
一方、第２パッシベーション膜ＰＬ２の第１領域ＰＲ１は、第２領域ＰＲ２より外に向かって突出している。
第３導電パッドＴＥ２の上部面も外に向かって突出している。
それ以外の構造は、図１Ａを参照して説明したものと同一／類似である。
【0028】
図２Ａ～図２Ｇは、図１Ａの断面を有する半導体チップを製造する過程を順次に説明するための断面図である。
図２Ａを参照すると、ウエハ構造体ＷＦ１を準備する。
このために、デバイス領域Ｒ１とこれらの間のスクライブレーン領域ＳＲ１を有する半導体基板１０１の第２面１０１ｂに素子分離膜ＳＴＩを形成して活性領域を定義する。
半導体基板１０１の第２面１０１ｂにトランジスタＴＲを形成する。
第１層間絶縁膜ＩＬＤを形成して第２面１０１ｂとトランジスタＴＲを覆う。
第１層間絶縁膜ＩＬＤをエッチングしてコンタクトホールを形成し、これを導電物質で満たしてコンタクトＣＴを形成する。
第１層間絶縁膜ＩＬＤ、素子分離膜ＳＴＩ、及び半導体基板１０１をエッチングして貫通ビアホールを形成しビア絶縁膜ＶＬを形成してその内壁をコンフォーマルに覆う。
図２Ａを参照すると、ウエハ構造体ＷＦ１を準備する。
このために、デバイス領域Ｒ１とこれらの間のスクライブレーン領域ＳＲ１を有する半導体基板１０１の第２面１０１ｂに素子分離膜ＳＴＩを形成して活性領域を定義する。
半導体基板１０１の第２面１０１ｂにトランジスタＴＲを形成する。
第１層間絶縁膜ＩＬＤを形成して第２面１０１ｂとトランジスタＴＲを覆う。
第１層間絶縁膜ＩＬＤをエッチングしてコンタクトホールを形成し、これを導電物質で満たしてコンタクトＣＴを形成する。
第１層間絶縁膜ＩＬＤ、素子分離膜ＳＴＩ、及び半導体基板１０１をエッチングして貫通ビアホールを形成しビア絶縁膜ＶＬを形成してその内壁をコンフォーマルに覆う。
【0029】
そして、導電物質で貫通ビアホールを満たされた後に、ＣＭＰ工程又はエッチバック工程を実行して貫通ビアＴＳＶを形成する。
第１層間絶縁膜ＩＬＤ上に、多層の配線１０５、内部ビアＶＡ、及び第２層間絶縁膜ＩＭＤを形成する。
第２層間絶縁膜ＩＭＤ上に第１導電パッド１０７を形成する。
第２層間絶縁膜ＩＭＤ上に第１パッシベーション膜ＰＬを形成する。
エッチング工程を実行して第１パッシベーション膜ＰＬに第１トレンチＴＣを形成する。
第１トレンチＴＣは、二重ダマシンホールのような断面形状を有する。
第１トレンチＴＣは、第１導電パッド１０７の内の一部を露出させる。
第１パッシベーション膜ＰＬ１は、図１Ａの第１厚さＴ１を有するように形成する。
第１層間絶縁膜ＩＬＤ上に、多層の配線１０５、内部ビアＶＡ、及び第２層間絶縁膜ＩＭＤを形成する。
第２層間絶縁膜ＩＭＤ上に第１導電パッド１０７を形成する。
第２層間絶縁膜ＩＭＤ上に第１パッシベーション膜ＰＬを形成する。
エッチング工程を実行して第１パッシベーション膜ＰＬに第１トレンチＴＣを形成する。
第１トレンチＴＣは、二重ダマシンホールのような断面形状を有する。
第１トレンチＴＣは、第１導電パッド１０７の内の一部を露出させる。
第１パッシベーション膜ＰＬ１は、図１Ａの第１厚さＴ１を有するように形成する。
【0030】
図２Ｂを参照すると、第１パッシベーション膜ＰＬ上に導電膜を積層して第１トレンチＴＣを満たす。
そして、ＣＭＰ工程又はエッチバック工程を実行して第１パッシベーション膜ＰＬの上部面を露出させる同時に、第１トレンチＴＣの内に第２導電パッドＴＥ１を形成する。
そして、ＣＭＰ工程又はエッチバック工程を実行して第１パッシベーション膜ＰＬの上部面を露出させる同時に、第１トレンチＴＣの内に第２導電パッドＴＥ１を形成する。
【0031】
図２Ｂ及び図２Ｃを参照すると、第１接着膜ＢＬ１を介在させて第１パッシベーション膜ＰＬ１上に第１キャリヤー基板ＣＲ１をボンディングする。
ウエハ構造体ＷＦ１を覆して半導体基板１０１の第１面１０１ａに対してバックグラインディング工程を実行する。
したがって、ビア絶縁膜ＶＬの上部面と上部側壁が露出される。
配線１０５と第１導電パッド１０７、第２層間絶縁膜ＩＭＤ、及び半導体基板１０１等を構成する物質との間の熱膨張係数等の差によって、ウエハ構造体ＷＦ１の表面の高さにおいて局所的な凹凸の分布が発生するトポグラフィーが存在する可能性がある。
バックグラインディング工程でウエハ構造体ＷＦ１と第１接着膜ＢＬ１との間の界面で物理的なストレス（例えば、ｓｈｅａｒ ｓｔｒｅｓｓ）が発生する可能性がある。
ウエハ構造体ＷＦ１を覆して半導体基板１０１の第１面１０１ａに対してバックグラインディング工程を実行する。
したがって、ビア絶縁膜ＶＬの上部面と上部側壁が露出される。
配線１０５と第１導電パッド１０７、第２層間絶縁膜ＩＭＤ、及び半導体基板１０１等を構成する物質との間の熱膨張係数等の差によって、ウエハ構造体ＷＦ１の表面の高さにおいて局所的な凹凸の分布が発生するトポグラフィーが存在する可能性がある。
バックグラインディング工程でウエハ構造体ＷＦ１と第１接着膜ＢＬ１との間の界面で物理的なストレス（例えば、ｓｈｅａｒ ｓｔｒｅｓｓ）が発生する可能性がある。
【0032】
仮に、第１パッシベーション膜ＰＬ１は、第１厚さＴ１が図１Ａの第２厚さＴ２のように薄ければ、バックグラインディング工程で発生する物理的なストレスは、ウエハ構造体ＷＦ１の表面のトポグラフィー（又は高さ分布）を劣化させる可能性があり、したがって最終的に形成された半導体チップでクラックが誘発される可能性がある。
しかし、本発明では第１パッシベーション膜ＰＬ１が、第１厚さＴ１が、図１Ａの第２厚さＴ２より大きく、第３厚さＴ３の０．４～０．６になるように十分に厚いので、バックグラインディング工程で発生する物理的なストレスを防止／最小化／緩和させることができる。
したがって、ウエハ構造体ＷＦ１の表面のトポグラフィーの劣化を防止／最小化／緩和し、工程不良を防止し、収率を向上させることができる。
また、最終的に形成された半導体チップの信頼性を向上させることができる。
しかし、本発明では第１パッシベーション膜ＰＬ１が、第１厚さＴ１が、図１Ａの第２厚さＴ２より大きく、第３厚さＴ３の０．４～０．６になるように十分に厚いので、バックグラインディング工程で発生する物理的なストレスを防止／最小化／緩和させることができる。
したがって、ウエハ構造体ＷＦ１の表面のトポグラフィーの劣化を防止／最小化／緩和し、工程不良を防止し、収率を向上させることができる。
また、最終的に形成された半導体チップの信頼性を向上させることができる。
【0033】
図２Ｄを参照すると、半導体基板１０１の第１面１０１ａ上に保護膜１１０を積層する。
保護膜１１０は、ビア絶縁膜ＶＬの上部面と上部側壁も覆う。
保護膜１１０は、ビア絶縁膜ＶＬの上部面と上部側壁も覆う。
【0034】
図２Ｅを参照すると、保護膜１１０に対してエッチバック工程を実行して保護膜１１０の一部とビア絶縁膜ＶＬの一部を除去して貫通ビアＴＳＶを露出させる。
【0035】
図２Ｆを参照すると、保護膜１１０上に第２パッシベーション膜ＰＬ２を形成する。
第２パッシベーション膜ＰＬ２をエッチングして貫通ビアＴＳＶを露出させる第２トレンチを形成する。
導電膜を積層して第２トレンチを満たし、導電膜に対してＣＭＰ工程又はエッチバック工程を実行して第３導電パッドＴＥ２を形成する。
第２パッシベーション膜ＰＬ２をエッチングして貫通ビアＴＳＶを露出させる第２トレンチを形成する。
導電膜を積層して第２トレンチを満たし、導電膜に対してＣＭＰ工程又はエッチバック工程を実行して第３導電パッドＴＥ２を形成する。
【0036】
図２Ｆ及び図２Ｇを参照すると、シングルギャレーション工程（又はソーイング工程）を実行してスクライブレーン領域ＳＲ１にレーザーを照射してウエハ構造体ＷＦ１を切断して個別半導体チップ５００を製造する。
そして、第１接着膜ＢＬ１と第１キャリヤー基板ＣＲ１を除去する。
したがって、図１Ａの個別半導体チップ５００が製造される。
そして、第１接着膜ＢＬ１と第１キャリヤー基板ＣＲ１を除去する。
したがって、図１Ａの個別半導体チップ５００が製造される。
【0037】
図３Ａ及び図３Ｂは、本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
図３Ａを参照すると、本実施形態による半導体パッケージ１０００は、バッファダイ（Ｂｕｆｆｅｒ Ｄｉｅ）１０上に順次に積層された第１～第４半導体チップ（５００ａ～５００ｄ）を含む。
図３Ａを参照すると、本実施形態による半導体パッケージ１０００は、バッファダイ（Ｂｕｆｆｅｒ Ｄｉｅ）１０上に順次に積層された第１～第４半導体チップ（５００ａ～５００ｄ）を含む。
【0038】
バッファダイ１０は、インターポーザ又はロジック回路チップである。
バッファダイ１０は、バッファ半導体基板１を含む。
バッファ半導体基板１は、互いに対向する第１面１ａと第２面１ｂを有する。
バッファ半導体基板１の第１面１ａ上にバッファ層間絶縁膜３が配置される。
バッファ層間絶縁膜３内にバッファ配線５が配置される。
バッファ層間絶縁膜３の下には第１バッファ導電パッド７が配置される。
第１バッファ導電パッド７とバッファ層間絶縁膜３は、第１バッファパッシベーション膜９で覆われる。
バッファダイ１０は、バッファ半導体基板１を含む。
バッファ半導体基板１は、互いに対向する第１面１ａと第２面１ｂを有する。
バッファ半導体基板１の第１面１ａ上にバッファ層間絶縁膜３が配置される。
バッファ層間絶縁膜３内にバッファ配線５が配置される。
バッファ層間絶縁膜３の下には第１バッファ導電パッド７が配置される。
第１バッファ導電パッド７とバッファ層間絶縁膜３は、第１バッファパッシベーション膜９で覆われる。
【0039】
第１バッファパッシベーション膜９内には第２バッファ導電パッド２７が配置され、第１バッファ導電パッド７と接する。
第２バッファ導電パッド２７にはソルダボール３３がボンディングされる。
バッファ半導体基板１の第２面１ｂは、バッファ保護膜１５で覆われる。
バッファ貫通ビア１１は、バッファ半導体基板１、バッファ保護膜１５、及びバッファ層間絶縁膜３の一部を貫通してバッファ配線５の内の１つと接する。
バッファ貫通ビア１１とバッファ半導体基板１との間にはバッファビア絶縁膜１３が介在する。
バッファ保護膜１５は、第２バッファパッシベーション膜１９で覆われる。
第２バッファパッシベーション膜１９内には第３バッファ導電パッド３５が配置され、バッファ貫通ビア１１と接続される。
第２バッファ導電パッド２７にはソルダボール３３がボンディングされる。
バッファ半導体基板１の第２面１ｂは、バッファ保護膜１５で覆われる。
バッファ貫通ビア１１は、バッファ半導体基板１、バッファ保護膜１５、及びバッファ層間絶縁膜３の一部を貫通してバッファ配線５の内の１つと接する。
バッファ貫通ビア１１とバッファ半導体基板１との間にはバッファビア絶縁膜１３が介在する。
バッファ保護膜１５は、第２バッファパッシベーション膜１９で覆われる。
第２バッファパッシベーション膜１９内には第３バッファ導電パッド３５が配置され、バッファ貫通ビア１１と接続される。
【0040】
第１～第４半導体チップ（５００ａ～５００ｄ）は、各々、図１Ａを参照して説明した半導体チップ５００と同一の構造を有する。
但し、最上位に位置する第４半導体チップ５００ｄは、貫通ビアＴＳＶ、ビア絶縁膜ＴＶＬ、保護膜１１０、第２パッシベーション膜ＰＬ２、及び第３導電パッドＴＥ２を有しない。
第４半導体チップ５００ｄの半導体基板１０１は、第４厚さＴ４を有し、第１～第３半導体チップ（５００ａ～５００ｃ）の内の１つの半導体基板１０１は、第４厚さＴ４より小さい第５厚さＴ５を有する。
第１～第４半導体チップ（５００ａ～５００ｄ）は、互いに同一のメモリチップであり得る。
但し、最上位に位置する第４半導体チップ５００ｄは、貫通ビアＴＳＶ、ビア絶縁膜ＴＶＬ、保護膜１１０、第２パッシベーション膜ＰＬ２、及び第３導電パッドＴＥ２を有しない。
第４半導体チップ５００ｄの半導体基板１０１は、第４厚さＴ４を有し、第１～第３半導体チップ（５００ａ～５００ｃ）の内の１つの半導体基板１０１は、第４厚さＴ４より小さい第５厚さＴ５を有する。
第１～第４半導体チップ（５００ａ～５００ｄ）は、互いに同一のメモリチップであり得る。
【0041】
メモリチップは、ＤＲＡＭ、ＮＡＮＤＦｌａｓｈ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、又はＲＲＡＭであり得る。
本実施形態で、１つのロジック回路チップと４つのメモリチップが積層された構造を開示したが、ロジック回路チップとメモリチップの積層の数は、これに限定しなく、多様であり得る。
半導体パッケージ１０００は、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）チップであり得る。
本実施形態で、１つのロジック回路チップと４つのメモリチップが積層された構造を開示したが、ロジック回路チップとメモリチップの積層の数は、これに限定しなく、多様であり得る。
半導体パッケージ１０００は、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）チップであり得る。
【0042】
モールド膜ＭＤは、バッファダイ１０の上部面と第１～第４半導体チップ（５００ａ～５００ｄ）の側面を覆う。
モールド膜ＭＤは、例えば、エポキシ系モールディングコンパウンドＥＭＣのような絶縁性樹脂を含む。
モールド膜ＭＤは、フィラーをさらに含み得、フィラーは、絶縁性樹脂内に分散される。
フィラーは、例えば、シリコン酸化物（ＳｉＯ２）を含み得る。
モールド膜ＭＤの上部面は、第４半導体チップ５００ｄの半導体基板１０１の第１面１０１ａと共面をなす。
本実施形態による半導体パッケージ１０００は、図１Ａを参照して説明したように、信頼性が向上した半導体チップ（５００ａ～５００ｄ）を含むので、信頼性が向上する。
モールド膜ＭＤは、例えば、エポキシ系モールディングコンパウンドＥＭＣのような絶縁性樹脂を含む。
モールド膜ＭＤは、フィラーをさらに含み得、フィラーは、絶縁性樹脂内に分散される。
フィラーは、例えば、シリコン酸化物（ＳｉＯ２）を含み得る。
モールド膜ＭＤの上部面は、第４半導体チップ５００ｄの半導体基板１０１の第１面１０１ａと共面をなす。
本実施形態による半導体パッケージ１０００は、図１Ａを参照して説明したように、信頼性が向上した半導体チップ（５００ａ～５００ｄ）を含むので、信頼性が向上する。
【0043】
図３Ｂを参照すると、本実施形態による半導体パッケージ１００１は、バッファダイ１０上に順次に積層された第１～第４半導体チップ（５０４ａ～５０４ｄ）を含む。
第１～第４半導体チップ（５０４ａ～５０４ｄ）は、各々、図１Ｅを参照して説明したものと同一である。
第１～第４半導体チップ（５０４ａ～５０４ｄ）の上下部面（ＰＬ２＿Ｕ、ＰＬ１＿Ｂ）は、凹凸構造を有し、互いに噛み合う。
それ以外の構造は、図３Ａを参照して説明したものと同一／類似である。
第１～第４半導体チップ（５０４ａ～５０４ｄ）は、各々、図１Ｅを参照して説明したものと同一である。
第１～第４半導体チップ（５０４ａ～５０４ｄ）の上下部面（ＰＬ２＿Ｕ、ＰＬ１＿Ｂ）は、凹凸構造を有し、互いに噛み合う。
それ以外の構造は、図３Ａを参照して説明したものと同一／類似である。
【0044】
図４は、本発明の他の実施形態による半導体チップの概略構成を示す断面図である。
図４を参照すると、本実施形態による半導体チップ５０５は、第１サブチップＣＨ１とこの上にボンディングされた第２サブチップＣＨ２を含む。
第１サブチップＣＨ１と第２サブチップＣＨ２は、互いに同一の機能／構造又は互いに対称となる構造を有する。
第１サブチップＣＨ１と第２サブチップＣＨ２は、例えば、メモリチップである。
第１サブチップＣＨ１と第２サブチップＣＨ２は、各々、図１Ｂの半導体チップ５０１と同一／類似の構造を有し、第２導電パッドＴＥ１の形状（即ち、横縦比）のみが異なる。
図４を参照すると、本実施形態による半導体チップ５０５は、第１サブチップＣＨ１とこの上にボンディングされた第２サブチップＣＨ２を含む。
第１サブチップＣＨ１と第２サブチップＣＨ２は、互いに同一の機能／構造又は互いに対称となる構造を有する。
第１サブチップＣＨ１と第２サブチップＣＨ２は、例えば、メモリチップである。
第１サブチップＣＨ１と第２サブチップＣＨ２は、各々、図１Ｂの半導体チップ５０１と同一／類似の構造を有し、第２導電パッドＴＥ１の形状（即ち、横縦比）のみが異なる。
【0045】
第２サブチップＣＨ２は、ひっくり返して第１サブチップＣＨ１とボンディングされる。
即ち、第１サブチップＣＨ１の第１パッシベーション膜ＰＬ１は、第２サブチップＣＨ２の第１パッシベーション膜ＰＬ１とボンディングされる。
第１サブチップＣＨ１の第２導電パッドＴＥ１は、第２サブチップＣＨ２の第２導電パッドＴＥ１とボンディングされる。
第１及び第２サブチップ（ＣＨ１、ＣＨ２）の第１パッシベーション膜ＰＬ１は、‘界面絶縁膜’とも称される。
第１及び第２サブチップ（ＣＨ１、ＣＨ２）の第２導電パッドＴＥ１は、‘接続導電パターン’とも称される。
即ち、第１サブチップＣＨ１の第１パッシベーション膜ＰＬ１は、第２サブチップＣＨ２の第１パッシベーション膜ＰＬ１とボンディングされる。
第１サブチップＣＨ１の第２導電パッドＴＥ１は、第２サブチップＣＨ２の第２導電パッドＴＥ１とボンディングされる。
第１及び第２サブチップ（ＣＨ１、ＣＨ２）の第１パッシベーション膜ＰＬ１は、‘界面絶縁膜’とも称される。
第１及び第２サブチップ（ＣＨ１、ＣＨ２）の第２導電パッドＴＥ１は、‘接続導電パターン’とも称される。
【0046】
第１サブチップＣＨ１と第２サブチップＣＨ２の第２パッシベーション膜ＰＬ２は、互いに同一の第２厚さＴ２を有する。
第１サブチップＣＨ１と第２サブチップＣＨ２の各々で、第２パッシベーション膜ＰＬ２の外部面から半導体基板１０１の第２面１０１ｂまでの第３厚さＴ３は、互いに同一である。
本実施形態による半導体チップ５０５では、第１サブチップＣＨ１と第２サブチップＣＨ２の配線１０５、第２層間絶縁膜ＩＭＤ、第１導電パッド１０７、第２導電パッドＴＥ１、及び第１パッシベーション膜ＰＬ１が、配線部ＭＲを構成する。
配線部ＭＲは、第１パッシベーション膜ＰＬ１間の境界面を中心に、上と下が互いに対称となる構造を有する。
第１サブチップＣＨ１と第２サブチップＣＨ２の各々で、第２パッシベーション膜ＰＬ２の外部面から半導体基板１０１の第２面１０１ｂまでの第３厚さＴ３は、互いに同一である。
本実施形態による半導体チップ５０５では、第１サブチップＣＨ１と第２サブチップＣＨ２の配線１０５、第２層間絶縁膜ＩＭＤ、第１導電パッド１０７、第２導電パッドＴＥ１、及び第１パッシベーション膜ＰＬ１が、配線部ＭＲを構成する。
配線部ＭＲは、第１パッシベーション膜ＰＬ１間の境界面を中心に、上と下が互いに対称となる構造を有する。
【0047】
第１サブチップＣＨ１の第１層間絶縁膜ＩＬＤ、コンタクトＣＴ、半導体基板１０１、保護膜１１０、第２パッシベーション膜ＰＬ２、貫通ビアＴＳＶ、ビア絶縁膜ＴＶＬ、及び第３導電パッドＴＥ２が、下部接続構造体ＢＳを構成する。
第２サブチップＣＨ２の第１層間絶縁膜ＩＬＤ、コンタクトＣＴ、半導体基板１０１、保護膜１１０、第２パッシベーション膜ＰＬ２、貫通ビアＴＳＶ、ビア絶縁膜ＴＶＬ、及び第３導電パッドＴＥ２が、上部接続構造体ＵＳを構成する。
下部接続構造体ＢＳと上部接続構造体ＵＳは、互いに同一の対称となる構造を有し、互いに同一の厚さを有する。
したがって、本実施形態による半導体チップ５０５では、配線部ＭＲが半導体チップ５０５の中心部に位置する。
したがって、本発明では半導体チップ５０５のトポグラフィーを防止又は最小化することができる。
したがって、信頼性が向上した半導体チップ５０５を提供することができる。
第１サブチップＣＨ１の貫通ビアＴＳＶは、第２サブチップＣＨ２の貫通ビアＴＳＶと垂直に重畳される。
第２サブチップＣＨ２の第１層間絶縁膜ＩＬＤ、コンタクトＣＴ、半導体基板１０１、保護膜１１０、第２パッシベーション膜ＰＬ２、貫通ビアＴＳＶ、ビア絶縁膜ＴＶＬ、及び第３導電パッドＴＥ２が、上部接続構造体ＵＳを構成する。
下部接続構造体ＢＳと上部接続構造体ＵＳは、互いに同一の対称となる構造を有し、互いに同一の厚さを有する。
したがって、本実施形態による半導体チップ５０５では、配線部ＭＲが半導体チップ５０５の中心部に位置する。
したがって、本発明では半導体チップ５０５のトポグラフィーを防止又は最小化することができる。
したがって、信頼性が向上した半導体チップ５０５を提供することができる。
第１サブチップＣＨ１の貫通ビアＴＳＶは、第２サブチップＣＨ２の貫通ビアＴＳＶと垂直に重畳される。
【0048】
図５Ａ～図５Ｅは、図４の半導体チップの製造過程を順次に説明するための断面図である。
図５Ａを参照すると、第１及び第２ウエハ構造体（ＷＦ１、ＷＦ２）を各々準備する。
このために、デバイス領域Ｒ１とこれらの間のスクライブレーン領域ＳＲ１を有する半導体基板１０１の第２面１０１ｂに、素子分離膜ＳＴＩを形成して活性領域を定義する。
半導体基板１０１の第２面１０１ｂにトランジスタＴＲを形成する。
第１層間絶縁膜ＩＬＤを形成して第２面１０１ｂとトランジスタＴＲを覆う。
第１層間絶縁膜ＩＬＤをエッチングしてコンタクトホールを形成し、これを導電物質で満たしてコンタクトＣＴを形成する。
図５Ａを参照すると、第１及び第２ウエハ構造体（ＷＦ１、ＷＦ２）を各々準備する。
このために、デバイス領域Ｒ１とこれらの間のスクライブレーン領域ＳＲ１を有する半導体基板１０１の第２面１０１ｂに、素子分離膜ＳＴＩを形成して活性領域を定義する。
半導体基板１０１の第２面１０１ｂにトランジスタＴＲを形成する。
第１層間絶縁膜ＩＬＤを形成して第２面１０１ｂとトランジスタＴＲを覆う。
第１層間絶縁膜ＩＬＤをエッチングしてコンタクトホールを形成し、これを導電物質で満たしてコンタクトＣＴを形成する。
【0049】
第１層間絶縁膜ＩＬＤ、素子分離膜ＳＴＩ、及び半導体基板１０１をエッチングして貫通ビアホールを形成し、ビア絶縁膜ＶＬを形成してその内壁をコンフォーマルに覆う。
そして、導電物質で貫通ビアホールを満たされた後に、ＣＭＰ工程又はエッチバック工程を実行して貫通ビアＴＳＶを形成する。
第１層間絶縁膜ＩＬＤ上に多層の配線１０５、内部ビアＶＡ、及び第２層間絶縁膜ＩＭＤを形成する。
第２層間絶縁膜ＩＭＤ上に第１導電パッド１０７を形成する。
第２層間絶縁膜ＩＭＤ上に第１パッシベーション膜ＰＬ１を形成する。
エッチング工程を実行して第１パッシベーション膜ＰＬに第１トレンチを形成する。
第１パッシベーション膜ＰＬ１上に導電膜を積層して第１トレンチを満たす。
そして、導電膜に対してＣＭＰ工程又はエッチバック工程を実行して第１パッシベーション膜ＰＬ１の上部面を露出させる同時に、第１トレンチの内に第２導電パッドＴＥ１を形成する。
そして、導電物質で貫通ビアホールを満たされた後に、ＣＭＰ工程又はエッチバック工程を実行して貫通ビアＴＳＶを形成する。
第１層間絶縁膜ＩＬＤ上に多層の配線１０５、内部ビアＶＡ、及び第２層間絶縁膜ＩＭＤを形成する。
第２層間絶縁膜ＩＭＤ上に第１導電パッド１０７を形成する。
第２層間絶縁膜ＩＭＤ上に第１パッシベーション膜ＰＬ１を形成する。
エッチング工程を実行して第１パッシベーション膜ＰＬに第１トレンチを形成する。
第１パッシベーション膜ＰＬ１上に導電膜を積層して第１トレンチを満たす。
そして、導電膜に対してＣＭＰ工程又はエッチバック工程を実行して第１パッシベーション膜ＰＬ１の上部面を露出させる同時に、第１トレンチの内に第２導電パッドＴＥ１を形成する。
【0050】
図５Ｂを参照すると、プラズマ処理工程と熱圧着工程を実行して第１ウエハ構造体ＷＦ１上に第２ウエハ構造体ＷＦ２をボンディングする。
この時、第１ウエハ構造体ＷＦ１の第１パッシベーション膜ＰＬ１が第２ウエハ構造体ＷＦ２の第１パッシベーション膜ＰＬ１とボンディングされる。
第１ウエハ構造体ＷＦ１の第２導電パッドＴＥ１は、第２ウエハ構造体ＷＦ２の第２導電パッドＴＥ１とボンディングされる。
この時、第１ウエハ構造体ＷＦ１の第１パッシベーション膜ＰＬ１が第２ウエハ構造体ＷＦ２の第１パッシベーション膜ＰＬ１とボンディングされる。
第１ウエハ構造体ＷＦ１の第２導電パッドＴＥ１は、第２ウエハ構造体ＷＦ２の第２導電パッドＴＥ１とボンディングされる。
【0051】
図５Ｃを参照すると、第２ウエハ構造体ＷＦ２の半導体基板１０１の第１面１０１ａに第１接着膜ＢＬ１を介在して第１キャリヤー基板ＣＲ１をボンディングする。
第１ウエハ構造体ＷＦ１の半導体基板１０１の第１面１０１ａに対して１次バックグラインディング工程を実行してビア絶縁膜ＶＬの上部面と上部側壁を露出させる。
第１ウエハ構造体ＷＦ１と第２ウエハ構造体ＷＦ２の第２層間絶縁膜ＩＭＤが第２ウエハ構造体ＷＦ２の半導体基板１０１によって第１接着膜ＢＬ１と十分に遠く離れているので、１次バックグラインディング工程で発生する物理的なストレスによる第１ウエハ構造体ＷＦ１と第２ウエハ構造体ＷＦ２のトポグラフィー劣化を防止／最小化／緩和させることができる。
したがって、最終的に形成された半導体チップの信頼性を向上させることができる。
第１ウエハ構造体ＷＦ１の半導体基板１０１の第１面１０１ａに対して１次バックグラインディング工程を実行してビア絶縁膜ＶＬの上部面と上部側壁を露出させる。
第１ウエハ構造体ＷＦ１と第２ウエハ構造体ＷＦ２の第２層間絶縁膜ＩＭＤが第２ウエハ構造体ＷＦ２の半導体基板１０１によって第１接着膜ＢＬ１と十分に遠く離れているので、１次バックグラインディング工程で発生する物理的なストレスによる第１ウエハ構造体ＷＦ１と第２ウエハ構造体ＷＦ２のトポグラフィー劣化を防止／最小化／緩和させることができる。
したがって、最終的に形成された半導体チップの信頼性を向上させることができる。
【0052】
第１ウエハ構造体ＷＦ１の半導体基板１０１の第１面１０１ａ上に、保護膜１１０を積層する。
保護膜１１０は、ビア絶縁膜ＶＬの上部面と上部側壁も覆う。
保護膜１１０に対してエッチバック工程を実行して保護膜１１０の一部とビア絶縁膜ＶＬの一部を除去して貫通ビアＴＳＶを露出させる。
保護膜１１０上に第２パッシベーション膜ＰＬ２を形成する。
第２パッシベーション膜ＰＬ２をエッチングして貫通ビアＴＳＶを露出させる第２トレンチを形成する。
導電膜を積層して第２トレンチを満たし、導電膜に対してＣＭＰ工程又はエッチバック工程を実行して第３導電パッドＴＥ２を形成する。
保護膜１１０は、ビア絶縁膜ＶＬの上部面と上部側壁も覆う。
保護膜１１０に対してエッチバック工程を実行して保護膜１１０の一部とビア絶縁膜ＶＬの一部を除去して貫通ビアＴＳＶを露出させる。
保護膜１１０上に第２パッシベーション膜ＰＬ２を形成する。
第２パッシベーション膜ＰＬ２をエッチングして貫通ビアＴＳＶを露出させる第２トレンチを形成する。
導電膜を積層して第２トレンチを満たし、導電膜に対してＣＭＰ工程又はエッチバック工程を実行して第３導電パッドＴＥ２を形成する。
【0053】
図５Ｄを参照すると、第２ウエハ構造体ＷＦ２の半導体基板１０１の第１面１０１ａから第１接着膜ＢＬ１と第１キャリヤー基板ＣＲ１を除去する。
第１ウエハ構造体ＷＦ１の第２パッシベーション膜ＰＬ２に第２接着膜ＢＬ２を介在させて第２キャリヤー基板ＣＲ２をボンディングする。
第２ウエハ構造体ＷＦ２の半導体基板１０１の第１面１０１ａに対して２次バックグラインディング工程を実行してビア絶縁膜ＶＬの上部面と上部側壁を露出させる。
第１ウエハ構造体ＷＦ１と第２ウエハ構造体ＷＦ２の第２層間絶縁膜ＩＭＤが第１ウエハ構造体ＷＦ１の半導体基板１０１によって第２接着膜ＢＬ２と十分に遠く離れているので、２次バックグラインディング工程で発生する物理的なストレスによる第１ウエハ構造体ＷＦ１と第２ウエハ構造体ＷＦ２のトポグラフィー劣化を防止／最小化／緩和させる。
したがって、最終的に形成された半導体チップの信頼性を向上させることができる。
第１ウエハ構造体ＷＦ１の第２パッシベーション膜ＰＬ２に第２接着膜ＢＬ２を介在させて第２キャリヤー基板ＣＲ２をボンディングする。
第２ウエハ構造体ＷＦ２の半導体基板１０１の第１面１０１ａに対して２次バックグラインディング工程を実行してビア絶縁膜ＶＬの上部面と上部側壁を露出させる。
第１ウエハ構造体ＷＦ１と第２ウエハ構造体ＷＦ２の第２層間絶縁膜ＩＭＤが第１ウエハ構造体ＷＦ１の半導体基板１０１によって第２接着膜ＢＬ２と十分に遠く離れているので、２次バックグラインディング工程で発生する物理的なストレスによる第１ウエハ構造体ＷＦ１と第２ウエハ構造体ＷＦ２のトポグラフィー劣化を防止／最小化／緩和させる。
したがって、最終的に形成された半導体チップの信頼性を向上させることができる。
【0054】
第２ウエハ構造体ＷＦ２の半導体基板１０１の第１面１０１ａ上に、保護膜１１０を積層する。
保護膜１１０は、ビア絶縁膜ＶＬの上部面と上部側壁も覆う。
保護膜１１０に対してエッチバック工程を実行して保護膜１１０の一部とビア絶縁膜ＶＬの一部を除去して貫通ビアＴＳＶを露出させる。
保護膜１１０上に第２パッシベーション膜ＰＬ２を形成する。
第２パッシベーション膜ＰＬ２をエッチングして貫通ビアＴＳＶを露出させる第２トレンチを形成する。
導電膜を積層して第２トレンチを満たし、導電膜に対してＣＭＰ工程又はエッチバック工程を実行して第３導電パッドＴＥ２を形成する。
保護膜１１０は、ビア絶縁膜ＶＬの上部面と上部側壁も覆う。
保護膜１１０に対してエッチバック工程を実行して保護膜１１０の一部とビア絶縁膜ＶＬの一部を除去して貫通ビアＴＳＶを露出させる。
保護膜１１０上に第２パッシベーション膜ＰＬ２を形成する。
第２パッシベーション膜ＰＬ２をエッチングして貫通ビアＴＳＶを露出させる第２トレンチを形成する。
導電膜を積層して第２トレンチを満たし、導電膜に対してＣＭＰ工程又はエッチバック工程を実行して第３導電パッドＴＥ２を形成する。
【0055】
図５Ｄ及び図５Ｅを参照すると、シングルギャレーション工程（又はソーイング工程）を実行してスクライブレーン領域ＳＲ１にレーザーを照射して第１及び第２ウエハ構造体（ＷＦ１、ＷＦ２）を切断して個別半導体パッケージ５０５を製造する。
そして、第２接着膜ＢＬ２と第２キャリヤー基板ＣＲ２を除去する。
この結果、図４の個別半導体チップ５０５を製造する。
そして、第２接着膜ＢＬ２と第２キャリヤー基板ＣＲ２を除去する。
この結果、図４の個別半導体チップ５０５を製造する。
【0056】
図６は、本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
図６を参照すると、本実施形態による半導体パッケージ１００２は、バッファダイ１０上に順次に積層された第１～第３半導体チップ（５０５ａ～５０５ｃ）を含む。
バッファダイ１０は、インターポーザ又はロジック回路チップであり得る。
第１～第３半導体チップ（５０５ａ～５０５ｃ）は、各々、図４を参照して説明した半導体チップ５０５と同一の構造を有する。
図６を参照すると、本実施形態による半導体パッケージ１００２は、バッファダイ１０上に順次に積層された第１～第３半導体チップ（５０５ａ～５０５ｃ）を含む。
バッファダイ１０は、インターポーザ又はロジック回路チップであり得る。
第１～第３半導体チップ（５０５ａ～５０５ｃ）は、各々、図４を参照して説明した半導体チップ５０５と同一の構造を有する。
【0057】
但し、最上位に位置する第３半導体チップ５０５ｃの第２サブチップＣＨ２は、貫通ビアＴＳＶ、ビア絶縁膜ＴＶＬ、保護膜１１０、第２パッシベーション膜ＰＬ２、及び第３導電パッドＴＥ２を有しない。
モールド膜ＭＤは、バッファダイ１０の上部面と第１～第３半導体チップ（５０５ａ～５０５ｃ）の側面を覆う。
モールド膜ＭＤの上部面は、第３半導体チップ５０５ｃの第２サブチップＣＨ２の半導体基板１０１の第１面１０１ａと共面をなす。
それ以外の構造は、図３Ａを参照して説明したものと同一／類似である。
モールド膜ＭＤは、バッファダイ１０の上部面と第１～第３半導体チップ（５０５ａ～５０５ｃ）の側面を覆う。
モールド膜ＭＤの上部面は、第３半導体チップ５０５ｃの第２サブチップＣＨ２の半導体基板１０１の第１面１０１ａと共面をなす。
それ以外の構造は、図３Ａを参照して説明したものと同一／類似である。
【0058】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0059】
１ バッファ半導体基板
３ バッファ層間絶縁膜
５ バッファ配線
７ 第１バッファ導電パッド
９ 第１バッファパッシベーション膜
１０ バッファダイ
１１ バッファ貫通ビア
１３ バッファビア絶縁膜
１５ バッファ保護膜
１９ 第２バッファパッシベーション膜
２７ 第２バッファ導電パッド
３３ ソルダボール
３５ 第３バッファ導電パッド
１０１ 半導体基板
１０５ 配線
１０７ 第１導電パッド
１１０ 保護膜
５００ 半導体チップ
５００ａ～５００ｄ （第１～第４）半導体チップ
１０００ 半導体パッケージ
ＢＳ 下部接続構造体
ＣＴ コンタクト
ＩＬＤ 第１層間絶縁膜
ＩＭＤ 第２層間絶縁膜
ＭＲ 配線部
ＰＬ１、ＰＬ２ （第１、第２）パッシベーション膜
ＰＰ パッド部
ＳＴＩ 素子分離膜
ＴＥ１ 第２導電パッド
ＴＥ２ 第３導電パッド
ＴＲ トランジスタ
ＴＳＶ 貫通ビア
ＴＶＬ ビア絶縁膜
ＵＳ 上部接続構造体
ＶＡ 内部ビア
ＶＰ ビア部
３ バッファ層間絶縁膜
５ バッファ配線
７ 第１バッファ導電パッド
９ 第１バッファパッシベーション膜
１０ バッファダイ
１１ バッファ貫通ビア
１３ バッファビア絶縁膜
１５ バッファ保護膜
１９ 第２バッファパッシベーション膜
２７ 第２バッファ導電パッド
３３ ソルダボール
３５ 第３バッファ導電パッド
１０１ 半導体基板
１０５ 配線
１０７ 第１導電パッド
１１０ 保護膜
５００ 半導体チップ
５００ａ～５００ｄ （第１～第４）半導体チップ
１０００ 半導体パッケージ
ＢＳ 下部接続構造体
ＣＴ コンタクト
ＩＬＤ 第１層間絶縁膜
ＩＭＤ 第２層間絶縁膜
ＭＲ 配線部
ＰＬ１、ＰＬ２ （第１、第２）パッシベーション膜
ＰＰ パッド部
ＳＴＩ 素子分離膜
ＴＥ１ 第２導電パッド
ＴＥ２ 第３導電パッド
ＴＲ トランジスタ
ＴＳＶ 貫通ビア
ＴＶＬ ビア絶縁膜
ＵＳ 上部接続構造体
ＶＡ 内部ビア
ＶＰ ビア部
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6】