特開 2024-31828 電子パッケージ構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024031828

(43)【公開日】2024-03-07

(54)【発明の名称】電子パッケージ構造及びその製造方法

(51)【国際特許分類】

   H05K 9/00 20060101AFI20240229BHJP

   H05K 3/00 20060101ALI20240229BHJP

   H05K 1/02 20060101ALI20240229BHJP

【ＦＩ】

H05K9/00 Q

H05K3/00 X

H05K1/02 G

【審査請求】有

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2023112308

(22)【出願日】2023-07-07

(31)【優先権主張番号】111131739

(32)【優先日】2022-08-23

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】311005208

【氏名又は名称】▲き▼邦科技股▲分▼有限公司

(74)【代理人】

【識別番号】110003214

【氏名又は名称】弁理士法人服部国際特許事務所

(72)【発明者】

【氏名】王 晨聿

(72)【発明者】

【氏名】鄭 百勝

(72)【発明者】

【氏名】陳 煥坤

【テーマコード（参考）】

5E321

5E338

【Ｆターム（参考）】

5E321AA22

5E321GG05

5E338AA02

5E338AA16

5E338BB35

5E338BB47

5E338BB75

5E338CC05

5E338EE31

(57)【要約】

【課題】電子パッケージ構造の製造方法を提供する。
【解決手段】回路構成に複数の第１溝部が形成され、各第１溝部中に第２溝部が形成され、回路構成を複数の回路層１１０とする。第２溝部の幅が第１溝部の幅より小さいため、回路層１１０が環状面１１３及び環状面１１３に位置している凹部１１４を有し、シールド層が回路層１１０に位置している封入体１３０を被覆すると、凹部１１４の空間１１４ａを露出し、シールド層の除去予定部が除去される際に、除去予定部が電子パッケージ構造１００に残留してバリを形成する状況を回避している。
【選択図】図６

【特許請求の範囲】

【請求項1】

第１導通面（１１１）と、第２導通面（１１２）と、環状面（１１３）と、凹部（１１４）と、を有する回路層（１１０）であって、前記環状面は前記第１導通面と前記第２導通面との間に位置し、前記凹部は前記環状面に位置し、前記凹部は空間（１１４ａ）を有している前記回路層と、
前記回路層の前記第２導通面に設置されている電子素子（１２０）と、
前記電子素子を密封すると共に前記回路層の前記第２導通面を被覆する封入体（１３０）と、
前記封入体を被覆すると共に前記凹部の前記空間を露出している第１遮蔽部（１４１）を有しているシールドカバー（１４０）と、を備えていることを特徴とする電子パッケージ構造。

【請求項2】

前記凹部は第１面（１１４ｂ）及び第２面（１１４ｃ）を有し、前記第１面は前記回路層の前記第１導通面に連結され、前記シールドカバーの第２遮蔽部（１４２）は前記第１面を被覆していることを特徴とする請求項１に記載の電子パッケージ構造。

【請求項3】

前記第１遮蔽部は第１の厚さ（Ｄ１）を有し、前記第２遮蔽部は第２の厚さ（Ｄ２）を有し、前記第２の厚さは前記第１の厚さより薄いことを特徴とする請求項２に記載の電子パッケージ構造。

【請求項4】

前記凹部の前記第２面は前記回路層の前記環状面に連結され、前記シールドカバーの第３遮蔽部（１４３）は前記第２面を被覆していることを特徴とする請求項３に記載の電子パッケージ構造。

【請求項5】

前記第３遮蔽部は第３の厚さ（Ｄ３）を有し、前記第３の厚さは前記第１の厚さより薄いことを特徴とする請求項４に記載の電子パッケージ構造。

【請求項6】

前記第３遮蔽部の両側は前記第１遮蔽部及び前記第２遮蔽部にそれぞれ連結されていることを特徴とする請求項４に記載の電子パッケージ構造。

【請求項7】

前記第１遮蔽部は前記回路層の前記環状面を被覆していると共に前記第３遮蔽部に連結されていることを特徴とする請求項６に記載の電子パッケージ構造。

【請求項8】

電子パッケージ構造の製造方法であって、
複数の電子素子（１２０）を回路構成（１１）の第２接合面（１１ｂ）に設置するステップと、
封止層（１３）によりこれら前記電子素子を密封し、前記第２接合面を被覆するステップと、
前記封止層を第１キャリア（１０）に設置し、前記回路構成の第１接合面（１１ａ）を露出するステップと、
切断線（Ｌ）に沿って、前記回路構成の前記第１接合面に複数の第１溝部（Ａ）を形成するステップと、
各前記第１溝部中に第２溝部（Ｂ）を形成し、前記回路構成を第１導通面（１１１）及び第２導通面（１１２）を有している複数の回路層（１１０）とし、前記封止層を複数の封入体（１３０）とし、各前記回路層は、前記第２導通面に設置されている各前記電子素子及び前記電子素子を密封している各前記封入体により電子パッケージ半製品（１００’）を構成し、前記第２溝部の第２の幅（Ｗ２）は各前記第１溝部の第１の幅（Ｗ１）より小さく、前記回路層が環状面（１１３）及び前記環状面に位置している凹部（１１４）を有するステップと、
前記電子パッケージ半製品を第２キャリア（２０）に設置し、前記電子パッケージ半製品の前記回路層を前記第２キャリアの表面（２１）に向け、前記封入体、前記回路層の前記環状面、前記凹部、及び前記第２キャリアの前記表面を露出するステップと、
除去予定部（１４ａ）及び第１遮蔽部（１４１）を有するシールド層（１４）を形成し、前記除去予定部が前記第２キャリアの前記表面を被覆し、前記第１遮蔽部が前記封入体を被覆し、前記シールド層は前記凹部の空間（１１４ａ）を露出するステップと、
前記第２キャリア及び前記除去予定部を除去し、前記電子パッケージ半製品を電子パッケージ構造（１００）とし、前記シールド層を前記電子パッケージ構造を被覆するシールドカバー（１４０）とし、前記シールドカバーが前記第１遮蔽部を有し、前記シールドカバーが前記凹部の前記空間を露出するステップと、を含むことを特徴とする電子パッケージ構造の製造方法。

【請求項9】

前記凹部は第１面（１１４ｂ）及び第２面（１１４ｃ）を有し、前記第１面は前記回路層の前記第１導通面に連結され、前記第２キャリア及び前記除去予定部を除去した後、前記シールドカバーが第２遮蔽部（１４２）を有し、前記第２遮蔽部が前記第１面を被覆することを特徴とする請求項８に記載の電子パッケージ構造の製造方法。

【請求項10】

前記第１遮蔽部は第１の厚さ（Ｄ１）を有し、前記第２遮蔽部は第２の厚さ（Ｄ２）を有し、前記第２の厚さは前記第１の厚さより薄いことを特徴とする請求項９に記載の電子パッケージ構造の製造方法。

【請求項11】

前記除去予定部の端部は前記第２遮蔽部に連結され、前記端部は前記凹部の前記空間中に位置し、前記端部の第４の厚さ（Ｄ４）は前記第２遮蔽部の前記第２の厚さより厚くないことを特徴とする請求項１０に記載の電子パッケージ構造の製造方法。

【請求項12】

前記除去予定部の厚みは前記凹部の方向に向けて減少していることを特徴とする請求項１１に記載の電子パッケージ構造の製造方法。

【請求項13】

前記凹部の前記第２面は前記環状面に連結され、前記第２キャリア及び前記除去予定部を除去した後、前記シールドカバーが第３遮蔽部（１４３）を有し、前記第３遮蔽部が前記第２面を被覆することを特徴とする請求項１２に記載の電子パッケージ構造の製造方法。

【請求項14】

前記第３遮蔽部は第３の厚さ（Ｄ３）を有し、前記第３の厚さは前記第１の厚さより薄いことを特徴とする請求項１３に記載の電子パッケージ構造の製造方法。

【請求項15】

前記第３遮蔽部の両側は前記第１遮蔽部及び前記第２遮蔽部にそれぞれ連結されていることを特徴とする請求項１３に記載の電子パッケージ構造の製造方法。

【請求項16】

前記第１遮蔽部は前記環状面を被覆すると共に前記第３遮蔽部に連結されていることを特徴とする請求項１５に記載の電子パッケージ構造の製造方法。

【請求項17】

前記除去予定部の厚みは前記凹部の方向に向けて減少していることを特徴とする請求項８に記載の電子パッケージ構造の製造方法。

【請求項18】

前記回路構成は、第１誘電体層（１１ｃ）と、第２誘電体層（１１ｄ）と、少なくとも１つの回路（１１ｅ）と、を備え、前記回路は前記第１誘電体層と前記第２誘電体層との間に位置し、これら前記第１溝部は前記第１誘電体層に形成されていることを特徴とする請求項８に記載の電子パッケージ構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子パッケージ構造及びその製造方法に関し、より詳しくは、バリの発生を回避できる電子パッケージ構造及びその製造方法に関する。

【背景技術】

【0002】

従来の電子パッケージ構造２００は回路層２１０と、回路層２１０に設置されている電子素子２２０（例えば、チップ）と、電子素子２２０を密封する封入体２３０（図８参照）と、を備えている。電子素子２２０が電磁干渉を受ける状況を回避するため、電子パッケージ構造２００をキャリア３００に設置し、且つ電子パッケージ構造２００の外側にシールド層２４０を形成する。シールド層２４０が電子パッケージ構造２００を被覆するカバー部２４１及びカバー部２４１に連結されている除去予定部２４２を備えている。次は、キャリア３００及び除去予定部２４２を除去する（図９参照）。

【発明の概要】

【発明が解決しようとする課題】

【0003】

しかしながら、除去予定部２４２を除去する際に、除去予定部２４２がカバー部２４１に残留し、カバー部２４１がバリ２４３を発生し、電子パッケージ構造２００の歩留まりに影響が及んだ。

【0004】

そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明の提案に至った。

【0005】

本発明は、上述に鑑みてなされたものであり、その目的は、シールド層の除去予定部が電子パッケージ構造に残留してバリを形成する問題を解決し、電子パッケージ構造の歩留まりを高める電子パッケージ構造及びその製造方法を提供することにある。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本発明の一態様の電子パッケージ構造は、回路層（１１０）と、電子素子（１２０）と、封入体（１３０）と、シールドカバー（１４０）と、を備える。前記回路層は、第１導通面（１１１）と、第２導通面（１１２）と、環状面（１１３）と、凹部（１１４）と、を有している。前記環状面は前記第１導通面と前記第２導通面との間に位置し、前記凹部は前記環状面に位置し、前記凹部は空間（１１４ａ）を有する。前記電子素子は前記回路層の前記第２導通面に設置されている。前記封入体は前記電子素子を密封すると共に前記回路層の前記第２導通面を被覆する。前記シールドカバーは第１遮蔽部（１４１）を有し、前記第１遮蔽部は前記封入体を被覆すると共に前記凹部の前記空間を露出している。

【0007】

また、上記目的を達成するために、本発明の一態様の電子パッケージ構造の製造方法は、複数の電子素子（１２０）を回路構成（１１）の第２接合面（１１ｂ）に設置するステップと、封止層（１３）により前記電子素子を密封し、前記封止層が前記第２接合面を被覆するステップと、前記封止層を第１キャリア（１０）に設置し、前記回路構成の第１接合面（１１ａ）を露出するステップと、切断線（Ｌ）に沿って、前記回路構成の前記第１接合面に複数の第１溝部（Ａ）を形成するステップと、各前記第１溝部中に第２溝部（Ｂ）を形成し、前記回路構成を第１導通面（１１１）及び第２導通面（１１２）を有している複数の回路層（１１０）とし、前記封止層を複数の封入体（１３０）とし、前記回路層は、前記第２導通面に設置されている前記電子素子及び前記電子素子を密封する前記封入体により電子パッケージ半製品（１００’）を構成し、前記第２溝部の第２の幅（Ｗ２）は前記第１溝部の第１の幅（Ｗ１）より小さく、前記回路層が環状面（１１３）及び前記環状面に位置している凹部（１１４）を有するステップと、前記電子パッケージ半製品を第２キャリア（２０）に設置し、前記電子パッケージ半製品の前記回路層を前記第２キャリアの表面（２１）に向け、前記封入体、前記回路層の前記環状面、前記凹部、及び前記第２キャリアの前記表面を露出するステップと、除去予定部（１４ａ）及び第１遮蔽部（１４１）を有するシールド層（１４）を形成し、前記除去予定部が前記第２キャリアの前記表面を被覆し、前記第１遮蔽部が前記封入体を被覆し、前記シールド層は前記凹部の空間（１１４ａ）を露出するステップと、前記第２キャリア及び前記除去予定部を除去し、前記電子パッケージ半製品を電子パッケージ構造（１００）とし、前記シールド層を前記電子パッケージ構造を被覆するシールドカバー（１４０）とし、前記シールドカバーが前記第１遮蔽部を有し、前記シールドカバーが前記凹部の前記空間を露出するステップと、を含む。

【0008】

好ましくは、前記第２溝部の前記第２の幅は前記第１溝部の前記第１の幅より小さく、前記回路層は前記環状面及び前記環状面に位置している前記凹部を有している。前記シールド層が前記封入体を被覆する際に、前記凹部の前記空間を露出し、前記シールド層の前記除去予定部を除去する際に、前記除去予定部が前記電子パッケージ構造に残留してバリを形成する状況を回避する。

【発明の効果】

【0009】

本発明によれば、シールド層の除去予定部が電子パッケージ構造に残留してバリを形成する問題を解決し、電子パッケージ構造の歩留まりを高める。

【0010】

本発明の他の目的、構成及び効果については、以下の発明の実施の形態の項から明らかになるであろう。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施例に係る電子パッケージ構造の製造方法を示す断面図である。

【図2】本発明の一実施例に係る電子パッケージ構造の製造方法を示す断面図である。

【図3】本発明の一実施例に係る電子パッケージ構造の製造方法を示す断面図である。

【図4】本発明の一実施例に係る電子パッケージ構造の製造方法を示す断面図である。

【図5】本発明の一実施例に係る電子パッケージ構造の製造方法を示す断面図である。

【図6】本発明の一実施例に係る電子パッケージ構造を示す断面図である。

【図7】本発明の他の実施例に係る電子パッケージ構造を示す断面図である。

【図8】従来の電子パッケージ構造を示す断面図である。

【図9】従来の電子パッケージ構造を示す断面図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態による電子パッケージ構造及びその製造方法を図面に基づいて説明する。ただし、本発明はこれに限定されるものではなく、記述した範囲内で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

【0013】

まず、図１～図７を参照しながら、本発明に係る電子パッケージ構造の製造方法について説明する。

【0014】

本発明に係る電子パッケージ構造の製造方法は、電子パッケージ構造１００を形成するために使用される。

【0015】

図１に示すように、複数の電子素子１２０を回路構成１１の第２接合面１１ｂに設置し、次に、封止層１３により電子素子１２０を密封し、封止層１３が第２接合面１１ｂを被覆する。電子素子１２０はチップから選択されるが、ただし、本発明はこれに限定されるものではない。回路構成１１は再分配回路構成から選択され、回路構成１１は第１誘電体層１１ｃと、第２誘電体層１１ｄと、少なくとも１つの回路１１ｅと、を備え、回路１１ｅは第１誘電体層１１ｃと第２誘電体層１１ｄとの間に位置している。第１誘電体層１１ｃ及び第２誘電体層１１ｄの材料はポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）等の絶縁材料から選択されている。次に、封止層１３を第１キャリア１０に設置し、回路構成１１の第１接合面１１ａを露出する。第１接合面１１ａ及び第２接合面１１ｂは回路構成１１の異なる表面である。

【0016】

切断線Ｌに沿って、回路構成１１の第１接合面１１ａに複数の第１溝部Ａを形成する（図２参照）。本実施例では、第１溝部Ａは第１誘電体層１１ｃに形成する。第１溝部Ａの形成方法はレーザー、カッター切断等の方法から選択されるが、ただし、本発明はこれらに限定されるものではない。

【0017】

図２及び図３に示すように、各第１溝部Ａ中に第２溝部Ｂを形成し、回路構成１１を複数の回路層１１０とし、封止層１３を複数の封入体１３０とする。第２溝部Ｂの形成方法はレーザー、カッター切断等の方法から選択されるが、ただし、本発明はこれらに限定されるものではない。各回路層１１０は第１導通面１１１及び第２導通面１１２を有し、第１導通面１１１及び第２導通面１１２は回路層１１０の異なる表面であり、電子素子１２０は第２導通面１１２に設置されている。第２溝部Ｂの第２の幅Ｗ２は第１溝部Ａの第１の幅Ｗ１より小さく、回路層１１０が環状面１１３及び凹部１１４を有している。環状面１１３は第１導通面１１１と第２導通面１１２との間に位置し、凹部１１４は環状面１１３に位置している。凹部１１４は、空間１１４ａと、第１面１１４ｂと、第２面１１４ｃと、を有し、第１面１１４ｂは回路層１１０の第１導通面１１１に連結され、第２面１１４ｃは環状面１１３及び第１面１１４ｂに連結されている。

【0018】

続いて、第２溝部Ｂを形成した後、回路層１１０は、第２導通面１１２に設置されている電子素子１２０及び電子素子１２０を密封している封入体１３０により電子パッケージ半製品１００’を構成している（図３参照）。続いて、図４に示すように、電子パッケージ半製品１００’を第２キャリア２０に設置し、回路層１００を第２キャリア２０の表面２１に向け、封入体１３０、回路層１１０の環状面１１３、凹部１１４、及び第２キャリア２０の表面２１を露出する。

【0019】

図４及び図５に示すように、電子パッケージ半製品１００’を第２キャリア２０に設置した後、シールド層１４を形成し、シールド層１４が封入体１３０及び第２キャリア２０の表面２１を被覆し、ただし、凹部１１４の空間１１４ａを露出する。シールド層１４は除去予定部１４ａ及び第１遮蔽部１４１を有し、除去予定部１４ａは第２キャリア２０の表面２１を被覆し、第１遮蔽部１４１は封入体１３０を被覆している。本実施例では、第１遮蔽部１４１は回路層１１０の環状面１１３を被覆し、且つ凹部１１４の空間１１４ａを露出している。除去予定部１４ａの厚みＤは凹部１１４の方向に向けて徐々に減少している。シールド層１４の形成方法はスパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）、スプレー塗装（Ｓｐｒａｙ Ｃｏａｔｉｎｇ）、或いは蒸着（Ｅｖａｐｏｒａｔｉｏｎ）等の方法から選択され、シールド層１４の材料は金属、合金、或いは化合物等のシールド材料から選択されているが、ただし、本発明はこれらに限定されるものではない。本実施例では、シールド層１４は第２遮蔽部１４２を更に有し、第１遮蔽部１４１を形成する際に、第２遮蔽部１４２が凹部１１４の第１面１１４ｂに同時に形成され、第２遮蔽部１４２が第１面１１４ｂを被覆する。凹部１１４の第２面１１４ｃの遮蔽により、第２遮蔽部１４２の第２の厚さＤ２が第１遮蔽部１４１の第１の厚さＤ１よりも薄くなっている。

【0020】

続いて、本実施例では、除去予定部１４ａの端部１４ｂは第２遮蔽部１４２に連結され、端部１４ｂは凹部１１４の空間１１４ａ中に位置している（図５参照）。好ましくは、端部１４ｂの第４の厚さＤ４は第２遮蔽部１４２の第２の厚さＤ２よりも厚くない。

【0021】

図５を参照すれば、本実施例では、シールド層１４が第３遮蔽部１４３を更に有し、第１遮蔽部１４１及び第２遮蔽部１４２を形成する際に、第３遮蔽部１４３が凹部１１４の第２面１１４ｃに同時に形成され、第３遮蔽部１４３が第２面１１４ｃを被覆する。好ましくは、第３遮蔽部１４３の両側は第１遮蔽部１４１及び第２遮蔽部１４２にそれぞれ連結され、凹部１１４の第２面１１４ｃの遮蔽により、第３遮蔽部１４３の第３の厚さＤ３が第１遮蔽部１４１の第１の厚さＤ１より薄くなっている。

【0022】

続いて、シールド層１４を形成した後、第２キャリア２０及び除去予定部１４ａを除去し、複数の電子パッケージ半製品１００’を複数の電子パッケージ構造１００とし、且つシールド層１４を電子パッケージ構造１００を被覆する複数のシールドカバー１４０とする（図５及び図６参照）。本実施例では、第２キャリア２０及び除去予定部１４ａを除去した後、シールドカバー１４０は、封入体１３０及び環状面１１３を被覆する第１遮蔽部１４１と、第１面１１４ｂを被覆する第２遮蔽部１４２と、第２面１１４ｃを被覆する第３遮蔽部１４３と、を有し、且つシールドカバー１４０が凹部１１４の空間１１４ａを露出している。

【0023】

図５及び図６に示すように、除去予定部１４ａの厚みＤは凹部１１４の方向に向けて徐々に減少し、端部１４ｂが第２遮蔽部１４２に連結されている接続箇所１４ｃの構造強度は、凹部１１４の外に位置している除去予定部１４ａよりも低い。よって、第２キャリア２０及び除去予定部１４ａを除去する際に、除去予定部１４ａが接続箇所１４ｃから第２遮蔽部１４２を切断し、除去予定部１４ａが第２遮蔽部１４２に残留する状況を回避している。

【0024】

異なる実施例では、凹部１１４の第２面１１４ｃの遮蔽により、第１面１１４ｂ及び第２面１１４ｃに第２遮蔽部１４２及び第３遮蔽部１４３を形成しないようにしている（図７参照）。第２キャリア２０及び除去予定部１４ａを除去する際に、シールドカバー１４０が凹部１１４の空間１１４ａを露出し、除去予定部１４ａが電子パッケージ構造１００に残留する状況を回避している。

【0025】

以上、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の形態で実施可能である。

【符号の説明】

【0026】

１０ 第１キャリア
１１ 回路構成
１１ａ 第１接合面
１１ｂ 第２接合面
１１ｃ 第１誘電体層
１１ｄ 第２誘電体層
１１ｅ 回路
１３ 封止層
１４ シールド層
１４ａ 除去予定部
１４ｂ 端部
１４ｃ 接続箇所
２０ 第２キャリア
２１ 表面
１００’ 電子パッケージ半製品
１００ 電子パッケージ構造
１１０ 回路層
１１１ 第１導通面
１１２ 第２導通面
１１３ 環状面
１１４ 凹部
１１４ａ 空間
１１４ｂ 第１面
１１４ｃ 第２面
１２０ 電子素子
１３０ 封入体
１４０ シールドカバー
１４１ 第１遮蔽部
１４２ 第２遮蔽部
１４３ 第３遮蔽部
２００ 電子パッケージ構造
２１０ 回路層
２２０ 電子素子
２３０ 封入体
２４０ シールド層
２４１ カバー部
２４２ 除去予定部
２４３ バリ
３００ キャリア
Ａ 第１溝部
Ｂ 第２溝部
Ｄ 厚み
Ｄ１ 第１の厚さ
Ｄ２ 第２の厚さ
Ｄ３ 第３の厚さ
Ｄ４ 第４の厚さ
Ｌ 切断線
Ｗ１ 第１の幅
Ｗ２ 第２の幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】