▶ サンディスク テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024031831
(43)【公開日】2024-03-07
(54)【発明の名称】ＱＬＣ／ＴＬＣダイのためのハイブリッドスマート検証
(51)【国際特許分類】
G11C 11/56 20060101AFI20240229BHJP
G11C 16/34 20060101ALI20240229BHJP
H10B 43/27 20230101ALI20240229BHJP
H10B 41/27 20230101ALI20240229BHJP
H01L 21/336 20060101ALI20240229BHJP
【ＦＩ】
G11C11/56 210
G11C16/34 140
H10B43/27
H10B41/27
H01L29/78 371
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023113773
(22)【出願日】2023-07-11
(31)【優先権主張番号】17/895,412
(32)【優先日】2022-08-25
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】511242535
【氏名又は名称】サンディスク テクノロジーズ エルエルシー
【住所又は居所原語表記】５０８０ Ｓｐｅｃｔｒｕｍ Ｄｒｉｖｅ，Ｓｕｉｔｅ １０５０Ｗ，Ａｄｄｉｓｏｎ，Ｔｅｘａｓ ７５００１，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100207837
【弁理士】
【氏名又は名称】小松原 寿美
(72)【発明者】
【氏名】シャン ヤン
(72)【発明者】
【氏名】ヘンリー チン
(72)【発明者】
【氏名】エリカ ペンツォ
(72)【発明者】
【氏名】ムハンマド マスドゥザマン
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225CA08
5B225DB02
5B225DB08
5B225DB22
5B225DB30
5B225DE15
5B225EA05
5B225EF17
5B225FA01
5B225FA02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA56
5F083MA06
5F083MA16
5F083ZA21
5F101BA01
5F101BA41
5F101BB02
5F101BD12
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH13
(57)【要約】 （修正有）
【課題】セル当たり４ビットのプログラムモード（又はＸ４モード）を有し、かつ、セル当たり３ビットのプログラムモード（又はＸ３モード）を有するメモリシステムにおけるスマート検証のための装置、方法及び不揮発性記憶システムを提供する。
【解決手段】メモリシステムにおける状態依存スマート検証のプロセスＸ３モードであって、Ｘ４モードの４ビットグレーコードに基づく３ビットグレーコードを使用し、Ｘ４モードからのプログラミング論理のかなりの部分を使用しながら、Ｘ３モードにおける状態の検証をスキップし、１つのＸ３モードにおいては、Ａ状態検証電圧を上回るＶｔを有するメモリセルの数が閾値未満である間、Ｂ状態検証をスキップし、１つのＸ３モードにおいては第１の試験に基づいて、データ状態の第１のセットの検証をスキップするかどうか判定し、第２の試験に基づいて、データ状態の第２のセットの検証をスキップするかどうか判定する。
【選択図】図８
【解決手段】メモリシステムにおける状態依存スマート検証のプロセスＸ３モードであって、Ｘ４モードの４ビットグレーコードに基づく３ビットグレーコードを使用し、Ｘ４モードからのプログラミング論理のかなりの部分を使用しながら、Ｘ３モードにおける状態の検証をスキップし、１つのＸ３モードにおいては、Ａ状態検証電圧を上回るＶｔを有するメモリセルの数が閾値未満である間、Ｂ状態検証をスキップし、１つのＸ３モードにおいては第１の試験に基づいて、データ状態の第１のセットの検証をスキップするかどうか判定し、第２の試験に基づいて、データ状態の第２のセットの検証をスキップするかどうか判定する。
【選択図】図８
【特許請求の範囲】
【請求項1】
装置であって、
不揮発性メモリセルを備えるメモリ構造に接続するように構成された１つ以上の制御回路を備え、前記１つ以上の制御回路が、
１６個の状態及び４つのページを有する４ビットコードを使用して、前記メモリ構造内の前記メモリセルの第１のグループをプログラムすること、
前記４つのページのうちの３つのページに基づいて、３ビットコードを使用して前記メモリ構造内の前記メモリセルの第２のグループをプログラムすることであって、前記３ビットコードが、前記４ビットコードの未使用ページがデフォルト値を含む前記４ビットコードの前記１６個の状態のうちの８個の状態を含む、プログラムすること、及び
前記８個の状態のうちの１個以上の状態の第１のセットの各特定の状態について、閾値電圧にある前記特定の状態の直前の状態の検証電圧を上回る閾値電圧を有するメモリセルの数が所定の数よりも大きいかどうかに基づいて判定されるプログラム検証ループの間に、前記３ビットコードを使用したプログラミングの間に検証を始めることを行うように構成されている、装置。
不揮発性メモリセルを備えるメモリ構造に接続するように構成された１つ以上の制御回路を備え、前記１つ以上の制御回路が、
１６個の状態及び４つのページを有する４ビットコードを使用して、前記メモリ構造内の前記メモリセルの第１のグループをプログラムすること、
前記４つのページのうちの３つのページに基づいて、３ビットコードを使用して前記メモリ構造内の前記メモリセルの第２のグループをプログラムすることであって、前記３ビットコードが、前記４ビットコードの未使用ページがデフォルト値を含む前記４ビットコードの前記１６個の状態のうちの８個の状態を含む、プログラムすること、及び
前記８個の状態のうちの１個以上の状態の第１のセットの各特定の状態について、閾値電圧にある前記特定の状態の直前の状態の検証電圧を上回る閾値電圧を有するメモリセルの数が所定の数よりも大きいかどうかに基づいて判定されるプログラム検証ループの間に、前記３ビットコードを使用したプログラミングの間に検証を始めることを行うように構成されている、装置。
【請求項2】
前記１つ以上の制御回路が、
前記８個の状態のうちの１個以上の状態の第２のセットの各特定の状態について、閾値電圧にある前記特定の状態の直前の状態を検証することを始めた後の所定の数のプログラム検証ループに基づいて判定されたプログラム検証ループの間に、前記３ビットコードを使用したプログラミングの間に検証を始めるように更に構成されている、請求項１に記載の装置。
前記８個の状態のうちの１個以上の状態の第２のセットの各特定の状態について、閾値電圧にある前記特定の状態の直前の状態を検証することを始めた後の所定の数のプログラム検証ループに基づいて判定されたプログラム検証ループの間に、前記３ビットコードを使用したプログラミングの間に検証を始めるように更に構成されている、請求項１に記載の装置。
【請求項3】
前記８個の状態が、消去状態、並びに増加する閾値電圧にあるＡ状態、Ｂ状態、Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含み、
前記第１のセットが、前記Ｂ状態を含む、
請求項２に記載の装置。
前記第１のセットが、前記Ｂ状態を含む、
請求項２に記載の装置。
【請求項4】
前記第２のセットが、前記Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含む、
請求項３に記載の装置。
請求項３に記載の装置。
【請求項5】
前記第１のセットが、
前記３ビットコード内でも使用される前記４ビットコード内の状態の直後の前記３ビットコード内の全ての状態を含む、請求項２に記載の装置。
前記３ビットコード内でも使用される前記４ビットコード内の状態の直後の前記３ビットコード内の全ての状態を含む、請求項２に記載の装置。
【請求項6】
前記８個の状態が、消去状態、並びに増加する閾値電圧にあるＡ状態、Ｂ状態、Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含み、
前記第１のセットは、前記Ｂ状態が、前記３ビットコードにおいても使用される前記４ビットコードにおける状態に続くかどうか、又は前記Ｂ状態が、前記３ビットコードにおいて使用されない前記４ビットコードにおける状態に続くどうかの前記Ｂ状態を含む、
請求項５に記載の装置。
前記第１のセットは、前記Ｂ状態が、前記３ビットコードにおいても使用される前記４ビットコードにおける状態に続くかどうか、又は前記Ｂ状態が、前記３ビットコードにおいて使用されない前記４ビットコードにおける状態に続くどうかの前記Ｂ状態を含む、
請求項５に記載の装置。
【請求項7】
前記第２のセットが、
前記３ビットコードにおいて使用されない前記４ビットコードにおける状態の直後であるが、前記３ビットコードにおいても使用される前記４ビットコードにおけるいかなる状態も含まない前記３ビットコードにおける状態を含む、請求項５に記載の装置。
前記３ビットコードにおいて使用されない前記４ビットコードにおける状態の直後であるが、前記３ビットコードにおいても使用される前記４ビットコードにおけるいかなる状態も含まない前記３ビットコードにおける状態を含む、請求項５に記載の装置。
【請求項8】
前記４ビットコードの前記４つのページのうちの３つに基づいて、前記３ビットコードを使用して前記メモリ構造内の前記メモリセルの前記第２のグループをプログラムすることは、前記１つ以上の制御回路が、
３つのデータページを、メモリセルに関連付けられたデータラッチの対応する第３のセットにロードすること、及び
前記デフォルト値を、メモリセルに関連付けられたデータラッチの第４のセットにロードすることであって、前記デフォルト値が、前記データラッチの第４のセット内の全てのデータラッチについて同じである、ロードすることを行うように更に構成されていることを含む、請求項１に記載の装置。
３つのデータページを、メモリセルに関連付けられたデータラッチの対応する第３のセットにロードすること、及び
前記デフォルト値を、メモリセルに関連付けられたデータラッチの第４のセットにロードすることであって、前記デフォルト値が、前記データラッチの第４のセット内の全てのデータラッチについて同じである、ロードすることを行うように更に構成されていることを含む、請求項１に記載の装置。
【請求項9】
前記１つ以上の制御回路が、
前記データラッチの前記対応する３つのセット内の前記３つのデータページ、及び前記データラッチの前記第４のセット内の前記デフォルト値を考慮するプログラミングアルゴリズムに基づいて、前記３つのデータページを前記メモリセルにプログラムするように更に構成されている、請求項８に記載の装置。
前記データラッチの前記対応する３つのセット内の前記３つのデータページ、及び前記データラッチの前記第４のセット内の前記デフォルト値を考慮するプログラミングアルゴリズムに基づいて、前記３つのデータページを前記メモリセルにプログラムするように更に構成されている、請求項８に記載の装置。
【請求項10】
不揮発性記憶装置を動作させる方法であって、
３つのデータページをデータラッチの対応する３つのセットにロードすることと、
デフォルト値をデータラッチの第４のセットにロードすることであって、前記デフォルト値が、前記第４のセット内の全てのラッチについて同じである、ロードすることと、
前記３つのデータページを前記不揮発性記憶装置内のメモリセルのグループにプログラムすることであって、前記３つのデータページが、Ａ状態及びＢ状態を含む８つの閾値電圧分布としてプログラムされ、
ｉ）所定の数のメモリセルが前記Ａ状態の検証電圧を上回る閾値電圧を有する前に、前記Ｂ状態各プログラム検証ループの検証をスキップすること、及び
ｉｉ）前記所定の数のメモリセルがＡ状態の前記検証電圧を上回る閾値電圧を有した後に、次のプログラム検証ループで前記Ｂ状態の検証を始めることを含む、プログラムすることと、を含む、方法。
３つのデータページをデータラッチの対応する３つのセットにロードすることと、
デフォルト値をデータラッチの第４のセットにロードすることであって、前記デフォルト値が、前記第４のセット内の全てのラッチについて同じである、ロードすることと、
前記３つのデータページを前記不揮発性記憶装置内のメモリセルのグループにプログラムすることであって、前記３つのデータページが、Ａ状態及びＢ状態を含む８つの閾値電圧分布としてプログラムされ、
ｉ）所定の数のメモリセルが前記Ａ状態の検証電圧を上回る閾値電圧を有する前に、前記Ｂ状態各プログラム検証ループの検証をスキップすること、及び
ｉｉ）前記所定の数のメモリセルがＡ状態の前記検証電圧を上回る閾値電圧を有した後に、次のプログラム検証ループで前記Ｂ状態の検証を始めることを含む、プログラムすることと、を含む、方法。
【請求項11】
前記Ｂ状態の検証を開始した後に実行されるプログラムループの数に基づいて、前記Ｂ状態を上回る閾値電圧を有する各それぞれの状態について検証を開始すること、
を更に含む、請求項１０に記載の方法。
を更に含む、請求項１０に記載の方法。
【請求項12】
４つのデータページを前記データラッチの対応する４つのセットにロードすることと、
４ページグレーコードに基づいて、前記不揮発性記憶装置内の前記メモリセルのグループに前記４つのデータページをプログラムすることであって、前記４つのデータページが、前記４ページグレーコードの１６個の状態に対応する１６個の閾値電圧分布としてプログラムされ、前記８個の閾値電圧分布が、前記１６個の状態のうちの８個の状態に対応し、前記８個の状態が、３ページグレーコードである、プログラムすることと、
を更に含む、請求項１０に記載の方法。
４ページグレーコードに基づいて、前記不揮発性記憶装置内の前記メモリセルのグループに前記４つのデータページをプログラムすることであって、前記４つのデータページが、前記４ページグレーコードの１６個の状態に対応する１６個の閾値電圧分布としてプログラムされ、前記８個の閾値電圧分布が、前記１６個の状態のうちの８個の状態に対応し、前記８個の状態が、３ページグレーコードである、プログラムすることと、
を更に含む、請求項１０に記載の方法。
【請求項13】
特定の状態であって、前記Ｂ状態よりも大きい閾値電圧を有し、かつ閾値電圧にある前記特定の状態の直前の前記３ページグレーコード内の前記状態の検証を開始した後に実行されるプログラムループの数に基づいて、前記４ページグレーコード内の未使用状態に続く、特定の状態の検証を開始すること、
を更に含む、請求項１２に記載の方法。
を更に含む、請求項１２に記載の方法。
【請求項14】
特定の状態であって、前記Ｂ状態よりも大きい閾値電圧を有し、かつ閾値電圧にある前記特定の状態の直前の前記状態の検証電圧を上回る閾値電圧を有するメモリセルの数のカウントに基づいて、前記４ページグレーコード内の使用済み状態に続く、特定の状態の検証を開始すること、
を更に含む、請求項１２に記載の方法。
を更に含む、請求項１２に記載の方法。
【請求項15】
不揮発性記憶システムであって、
ＮＡＮＤメモリセルを含むメモリ構造と、
前記メモリ構造と通信する１つ以上の制御回路と、を備え、前記１つ以上の制御回路が、
１６個のデータ状態を有する４ページグレーコードを使用して、前記メモリ構造内の前記ＮＡＮＤメモリセルの第１のグループをプログラムすること、
前記１６個のデータ状態のうちの８個のデータ状態に基づいて、３ページグレーコードを使用して、前記メモリ構造内の前記ＮＡＮＤメモリセルの第２のグループをプログラムすることであって、前記８個のデータ状態が、前記３ページグレーコード内で連続的に順序付けられる、プログラムすること、
第１の試験に基づいて、前記３ページグレーコードの１個以上のデータ状態の第１のセットに対する特定のプログラム検証ループの検証をスキップするかどうかを判定すること、及び
第２の試験に基づいて、前記３ページグレーコードの１個以上のデータ状態の第２のセットに対する特定のプログラム検証ループの検証をスキップするかどうかを判定することを行うように構成されている、不揮発性記憶システム。
ＮＡＮＤメモリセルを含むメモリ構造と、
前記メモリ構造と通信する１つ以上の制御回路と、を備え、前記１つ以上の制御回路が、
１６個のデータ状態を有する４ページグレーコードを使用して、前記メモリ構造内の前記ＮＡＮＤメモリセルの第１のグループをプログラムすること、
前記１６個のデータ状態のうちの８個のデータ状態に基づいて、３ページグレーコードを使用して、前記メモリ構造内の前記ＮＡＮＤメモリセルの第２のグループをプログラムすることであって、前記８個のデータ状態が、前記３ページグレーコード内で連続的に順序付けられる、プログラムすること、
第１の試験に基づいて、前記３ページグレーコードの１個以上のデータ状態の第１のセットに対する特定のプログラム検証ループの検証をスキップするかどうかを判定すること、及び
第２の試験に基づいて、前記３ページグレーコードの１個以上のデータ状態の第２のセットに対する特定のプログラム検証ループの検証をスキップするかどうかを判定することを行うように構成されている、不揮発性記憶システム。
【請求項16】
前記第１の試験は、所定の数のメモリセルが、直前のプログラム検証ループにおける前記３ページグレーコード内の直前のデータ状態の検証基準電圧を上回る閾値電圧を有するかどうかの判定を含み、
前記第２の試験は、前記３ページグレーコードにおける前記直前のデータ状態の検証が開始された前記プログラム検証ループの後に、所定の数のプログラムパルスが前記メモリセルに印加されたかどうかの判定を含む、
請求項１５に記載の不揮発性記憶システム。
前記第２の試験は、前記３ページグレーコードにおける前記直前のデータ状態の検証が開始された前記プログラム検証ループの後に、所定の数のプログラムパルスが前記メモリセルに印加されたかどうかの判定を含む、
請求項１５に記載の不揮発性記憶システム。
【請求項17】
前記８個のデータ状態が、消去状態、並びに増加する閾値電圧にあるＡ状態、Ｂ状態、Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含み、
前記第１のセットが、前記Ｂ状態を含み、
前記第２のセットが、前記Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含む、
請求項１６に記載の不揮発性記憶システム。
前記第１のセットが、前記Ｂ状態を含み、
前記第２のセットが、前記Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含む、
請求項１６に記載の不揮発性記憶システム。
【請求項18】
前記第１の試験は、所定の数のメモリセルが、直前のプログラム検証ループにおける前記３ページグレーコード内の直前のデータ状態の検証基準電圧を上回る閾値電圧を有するかどうかの判定を含み、
前記第１のセットが、前記４ページグレーコードにおける使用済み状態に続く全てのデータ状態を含む、
請求項１５に記載の不揮発性記憶システム。
前記第１のセットが、前記４ページグレーコードにおける使用済み状態に続く全てのデータ状態を含む、
請求項１５に記載の不揮発性記憶システム。
【請求項19】
前記第１の試験は、Ｂ状態が前記４ページグレーコードからの使用済みデータ状態又は未使用データ状態によって先行されるかどうかにかかわらず、Ｂ状態のために使用される、
請求項１８に記載の不揮発性記憶システム。
請求項１８に記載の不揮発性記憶システム。
【請求項20】
前記第２の試験は、前記３ページグレーコードにおける直前のデータ状態の検証が開始された前記プログラム検証ループの後に、所定の数のプログラムパルスが前記メモリセルの前記第２のグループに印加されたかどうかの判定を含み、
前記第２のセットが、前記４ページグレーコードにおける未使用状態に続くデータ状態を含み、前記４ページグレーコードにおける使用済み状態に続くいかなるデータ状態も含まない、
請求項１５に記載の不揮発性記憶システム。
前記第２のセットが、前記４ページグレーコードにおける未使用状態に続くデータ状態を含み、前記４ページグレーコードにおける使用済み状態に続くいかなるデータ状態も含まない、
請求項１５に記載の不揮発性記憶システム。
【発明の詳細な説明】
【背景技術】
【0001】
本開示は、不揮発性メモリに関する。
【0002】
半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、電子医療機器、モバイルコンピューティングデバイス、サーバ、ソリッドステートドライブ、非モバイルコンピューティングデバイス、及び他のデバイスなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。
【0003】
メモリシステムにおけるメモリ構造は、典型的には、多くのメモリセル及び様々な制御線を含む。メモリ構造は、三次元であってもよい。三次元構造の１つのタイプは、垂直ＮＡＮＤストリングとして配置された不揮発性メモリセルを有する。メモリ構造は、一般に物理ブロックと呼ばれるユニットに構成されてもよい。例えば、ＮＡＮＤメモリシステム内のブロックは、多くのＮＡＮＤストリングを含む。ＮＡＮＤストリングは、直列に接続されたメモリセルトランジスタ、一端のドレイン側選択ゲート、及び他端のソース側選択ゲートを含む。各ＮＡＮＤストリングは、ビット線に関連付けられる。ブロックは、典型的には、メモリセルトランジスタの制御ゲートに電圧を提供する多くのワード線を有する。いくつかのアーキテクチャでは、各ワード線は、ブロック内の各それぞれのＮＡＮＤストリング上の１つのメモリセルの制御ゲートに接続する。
【0004】
ＮＡＮＤなどのメモリでは、メモリセルの大きなセットが最初に消去される。本明細書では、単位として消去されるメモリセルのセットを「消去ブロック」と呼ぶ。場合によっては、消去ブロックは、物理ブロックと一致する。場合によっては、消去ブロックは、物理ブロックの一部分である。次に、消去ブロック内のメモリセルは、一度に１グループずつプログラムされる。プログラミングの単位は、典型的には、メモリセルの物理ページと呼ばれる。不揮発性メモリセルは、データを記憶するようにプログラムされてもよい。典型的には、メモリセルは、いくつかのデータ状態にプログラムされる。より多数のデータ状態を使用することにより、メモリセル毎により多くのビットが記憶されることが可能になる。例えば、メモリセル毎に２ビットを記憶するために４個のデータ状態が使用されてもよく、メモリセル毎に３ビットを記憶するために８個のデータ状態が使用されてもよく、メモリセル毎に４ビットを記憶するために１６個のデータ状態が使用されてもよい、など。いくつかのメモリセルは、電荷を蓄積することによって、データ状態にプログラムされてもよい。例えば、ＮＡＮＤメモリセルの閾値電圧（Ｖｔ）は、電荷トラップ層などの電荷蓄積領域に電荷をプログラムすることによって、目標Ｖｔに設定することができる。電荷トラップ層に蓄積された電荷の量は、メモリセルのＶｔを確立する。
【0005】
プログラム動作の間に、一連のプログラミング電圧パルスがメモリセルの制御ゲートに印加される。各電圧パルスは、増分型ステップパルスプログラミングと呼ばれる処理のステップサイズ分だけ、前のプログラムパルスから大きさがステップアップし得る。プログラム電圧の後に、メモリセルが対応する１個以上の目標データ状態にプログラムされたかどうかを判定するために、１つ以上の検証動作が続いてもよい。いくつかの技法では、プログラムパルスの後に、目標検証状態のサブセットのみが検証される。各検証動作は有限量の時間を要する。したがって、検証動作の総数を低減することは、プログラミング時間を低減する。検証動作の総数を低減することはまた、電流及び／又は電力を節約する。
【0006】
しかしながら、所与のプログラムパルスの後にどの状態が検証されるべきかを判定する際の技術的課題がある。目標状態のメモリセルのオーバープログラミングは、目標状態の検証がプログラムパルスの後にスキップされる場合に発生し得る。一方、プログラミングプロセスにおいて目標状態をあまりにも早く検証することによって、時間、電流及び／又は電力が浪費される場合がある。
【図面の簡単な説明】
【0007】
同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
【図1】記憶システムの一実施形態を示すブロック図である。
【図2A】メモリダイの一実施形態のブロック図である。
【図2B】集積メモリアセンブリの一実施形態のブロック図である。
【図3A】集積メモリアセンブリの異なる実施形態を示す。
【図3B】集積メモリアセンブリの異なる実施形態を示す。
【図3C】いくつかの読み出し／書き込み回路を含む列制御回路の一部分の一実施形態を示すブロック図である。
【図4】モノリシック三次元メモリ構造の一例示的実施形態の一部の斜視図である。
【図4A】２つの平面を有するメモリ構造の一実施形態のブロック図である。
【図4B】メモリセルから物理ブロックの一部分の上面図を示すブロック図である。
【図4E】いくつかのＮＡＮＤストリングを示す、物理ブロックの一実施形態の一部分の概略図である。
【図5A】各メモリセルが２ビットのデータを記憶する４状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。
【図5B】各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。
【図5C】各メモリセルが４ビットのデータを記憶する１６状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。
【図6】プログラミングメモリセルのプロセスの一実施形態を説明するフロー図である。
【図7A1】１６個のデータ状態を表すために使用される例示的なグレーコードの表である。
【図8】Ｘ３モード及びＸ４モードの両方を使用するメモリシステムにおける状態依存スマート検証のプロセスの一実施形態のフロー図である。
【図9】メモリセルを検証するための１つの可能な方式を示す。
【図10A】異なる速度でプログラムする２つの異なるダイのプログラミングプロセスの一部分を示す。
【図10B】異なる速度でプログラムする２つの異なるダイのプログラミングプロセスの一部分を示す。
【図11】より低速又はより高速のプログラミングダイがあるかどうかにかかわらず、オーバープログラミングを防止する可能な方式を示す。
【図12】Ｘ３プログラミングのスマート検証方式の一実施形態を示す。
【図13】Ｘ３プログラミングのためにスマートＰＶＣと手動ＰＶＣとを組み合わせるプロセスの一実施形態のフロー図である。
【図14】Ｘ３プログラミングの状態依存スマート検証のプロセスの一実施形態のフロー図である。
【図15】Ｘ３プログラミングの状態依存スマート検証のプロセスの別の実施形態のフロー図である。
【図16B1】１６個のデータ状態を表すために使用される例示的なグレーコードの表である。
【図16C1】１６個のデータ状態を表すために使用される例示的なグレーコードの表である。
【図16D1】１６個のデータ状態を表すために使用される例示的なグレーコードの表である。
【図16E1】１６個のデータ状態を表すために使用される例示的なグレーコードの表である。
【図16F1】１６個のデータ状態を表すために使用される例示的なグレーコードの表である。
【図16G1】１６個のデータ状態を表すために使用される例示的なグレーコードの表である。
【図16H1】１６個のデータ状態を表すために使用される例示的なグレーコードの表である。
【発明を実施するための形態】
【0008】
セル毎に異なるマルチビットモードにおいてデータをプログラムすることが可能なメモリシステムにおけるスマート検証のための技術が、本明細書で開示される。一実施形態では、メモリシステムは、セル当たり４ビットのモード（又はＸ４モード）及びセル当たり３ビットのモード（又はＸ３モード）でメモリ構造内のメモリセルをプログラムする。セル当たり４ビットのモードは、４ページ及び１６個のデータ状態を有する４ビットグレーコードを使用する。セル当たり３ビットのモードは、４ビットグレーコードに基づく３ビットグレーコードを使用する。３ビットグレーコードは、４ビットグレーコードの４つのページのうちの３つに基づく。３ビットコードを４ビットグレーコードの４つのページのうちの３つに基づかせることによって、セル当たり４ビットプログラムするために使用される論理のかなりの部分を、セル当たり３ビットにプログラムするために使用することもできる。しかしながら、３ビットグレーコードは、４ビットグレーコードからの１６個の状態のうちの８つしか使用しないので、３ビットグレーコードを使用する検証には技術的な課題が生じる。特に、Ｘ４プログラミングモードにおいてどの状態が検証をスキップすべきかを判定する論理は、Ｘ３プログラミングモードにおいて検証をスキップするために使用するのに適していない場合がある。Ｘ４プログラミングモードからのプログラミング論理のかなりの部分がＸ３プログラミングモードにおいて使用されることを依然として可能にしながら、Ｘ３プログラミングモードにおける状態の検証をスキップするための技法が、本明細書で開示される。
【0009】
一実施形態では、Ｘ３プログラミングモードにおいて、メモリシステムは、各プログラムパルス後に、（Ｘ３モードにおけるＡ～Ｇ状態のうちの）Ａ状態の検証電圧を上回る閾値電圧を有するメモリセルの数をカウントする。Ｂ状態の検証は、Ａ状態の検証電圧を上回る閾値電圧を有するメモリセルの数がＰＶループのための閾値を下回ることに応答して、次のプログラム検証（program-verify、ＰＶ）ループ上でスキップされる。Ｂ状態の検証は、Ａ状態の検証電圧を上回る閾値電圧を有するメモリセルの数が閾値を上回る第１の時間の後に、次のＰＶループ上で始まる。十分な数のセルがＡ状態検証電圧を上回るＶｔを有するまでＢ状態を検証するのを待つことによって、メモリシステムは、Ｂ状態をあまりにも早く検証することを回避する。したがって、時間、電力及び／又は電流が節約される。また、メモリシステムは、Ｂ状態の検証が遅すぎることを回避する。したがって、Ｂ状態セルのオーバープログラミングが回避される。検証は、様々な実施形態では、異なる要因に基づいて、残りの状態について開始することができる。一実施形態では、各他の状態の検証は、先行する状態の検証が始められた後、所定の数のＰＶループを始める。
【0010】
一実施形態では、メモリシステムは、第１の試験に基づいて、Ｘ３プログラミングモードの１個以上のデータ状態の第１のセットの検証をスキップするかどうかを判定し、第２の試験に基づいて、Ｘ３プログラミングモードの１個以上のデータ状態の第２のセットの検証をスキップするかどうかを判定する。一実施形態では、第１のセットは、４ビットコードにおける未使用状態に続くデータ状態を含むが、４ビットコードにおける使用済み状態に続くいかなるデータ状態も含まない。一実施形態では、第２のセットは、４ビットコードにおける使用済み状態に続く全てのデータ状態を含む。
【0011】
図１は、本明細書で説明される技術を実装する記憶システム１００の一実施形態のブロック図である。一実施形態では、記憶システム１００は、ソリッドステートドライブ（solid state drive、「ＳＳＤ」）である。記憶システム１００はまた、メモリカード、ＵＳＢドライブ、又は他の種類の記憶システムであってよい。提案される技術は、任意の１つの種類の記憶システムに限定されない。記憶システム１００は、コンピュータ、サーバ、電子デバイス（例えば、スマートフォン、タブレット、又は他のモバイルデバイス）、電化製品、又はメモリを使用し、データ処理能力を有する別の装置であり得るホスト１０２に接続されている。いくつかの実施形態では、ホスト１０２は、記憶システム１００とは別個であるが、記憶システムに接続されている。他の実施形態では、記憶システム１００はホスト１０２内に埋め込まれる。
【0012】
図１に示す記憶システム１００の構成要素は、電気回路である。記憶システム１００は、不揮発性記憶装置１３０及びローカル高速メモリ１４０（例えば、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ）に接続されたメモリコントローラ１２０（又は記憶装置コントローラ）を含む。ローカルメモリ１４０は、揮発性メモリ又は不揮発性メモリを含んでもよい非一時的メモリである。ローカル高速メモリ１４０は、メモリコントローラ１２０によって使用されて、特定の動作を実行する。例えば、ローカル高速メモリ１４０は、論理－物理アドレス変換テーブル（「Ｌ２Ｐテーブル」）を記憶してもよい。
【0013】
メモリコントローラ１２０は、ホスト１０２に接続され、ホスト１０２と通信するホストインターフェース１５２を備える。一実施形態では、ホストインターフェース１５２は、ＰＣＩ Ｅｘｐｒｅｓｓ（PCI Express、ＰＣＩｅ）上のＮＶＭ Ｅｘｐｒｅｓｓ（NVM Express、ＮＶＭｅ）を実装する。ＳＣＳＩ、ＳＡＴＡなどの他のインターフェースも使用され得る。ホストインターフェース１５２は、ネットワークオンチップ（network-on-chip、ＮＯＣ）１５４にも接続される。ＮＯＣは、集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ｓｙｓｔｅｍｓ ｏｎ ａ ｃｈｉｐ（ＳｏＣ）の拡張性、及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及びスケーラビリティをもたらす。他の実施形態では、ＮＯＣ１５４をバスで置き換えることができる。プロセッサ１５６、ＥＣＣエンジン１５８、メモリインターフェース１６０、及びローカルメモリコントローラ１６４はＮＯＣ１５４に接続され、これと通信している。ローカルメモリコントローラ１６４は、ローカル高速メモリ１４０（例えば、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ）を動作させ、これと通信するために使用される。
【0014】
ＥＣＣエンジン１５８は、誤り訂正サービスを実行する。例えば、ＥＣＣエンジン１５８は、データ符号化及び復号化を実行する。一実施形態では、ＥＣＣエンジン１５８は、ソフトウェアによってプログラムされた電気回路である。例えば、ＥＣＣエンジン１５８は、プログラムされ得るプロセッサであり得る。他の実施形態では、ＥＣＣエンジン１５８は、いずれのソフトウェアも有さない、カスタムの専用ハードウェア回路である。別の実施形態では、ＥＣＣエンジン１５８の機能は、プロセッサ１５６によって実装される。
【0015】
プロセッサ１５６は、プログラミング、消去、読み出し、及びメモリ管理プロセスなど様々なコントローラメモリ動作を実行する。一実施形態では、プロセッサ１５６はファームウェアによってプログラムされる。他の実施形態では、プロセッサ１５６は、いずれのソフトウェアも有さない、カスタムの専用ハードウェア回路である。プロセッサ１５６はまた、ソフトウェア／ファームウェアプロセスとして、又は専用ハードウェア回路として、変換モジュールを実装する。多くのシステムでは、不揮発性メモリは、１つ以上のメモリダイに関連する物理アドレスを使用して、内部で記憶システムにアドレス指定される。しかしながら、ホストシステムは論理アドレスを使用して、様々なメモリ場所にアドレスを指定する。これにより、ホストは、データを連続論理アドレスに割り当てることができ、その一方、記憶システムは、１つ以上のメモリダイの場所の間で、思い通りにデータを自由に記憶する。このシステムを実装するために、メモリコントローラ１２０（例えば、変換モジュール）は、ホストによって使用される論理アドレスとメモリダイによって使用される物理アドレスとの間でアドレス変換を実行する。例示的な一実装形態は、論理アドレスと物理アドレスとの間での現在の変換を識別するテーブル（すなわち、上記のＬ２Ｐテーブル）を維持することである。Ｌ２Ｐテーブル内のエントリとしては、論理アドレス及び対応する物理アドレスの識別子が挙げられ得る。論理アドレス－物理アドレステーブル（つまり、Ｌ２Ｐテーブル）は、「テーブル」という語を含むが、文字通りテーブルである必要はない。むしろ、物理アドレス－論理アドレステーブル（つまり、Ｌ２Ｐテーブル）は、任意の種類のデータ構造であり得る。いくつかの例では、記憶システムのメモリ空間が非常に大きいため、ローカルメモリ１４０はＬ２Ｐテーブルの全てを保持することができない。かかる場合、Ｌ２Ｐテーブルのセットの全体が記憶装置１３０に記憶され、Ｌ２Ｐテーブルのサブセットは、ローカル高速メモリ１４０にキャッシュされる（Ｌ２Ｐキャッシュ）。
【0016】
メモリインターフェース１６０は、不揮発性記憶装置１３０と通信する。一実施形態では、メモリインターフェースは、トグルモードインターフェースを提供する。他のインターフェースも使用され得る。いくつかの例示的な実装形態では、メモリインターフェース１６０（又はコントローラ１２０の別の部分）は、１つ以上のメモリダイに対してデータを送受信するためのスケジューラ及びバッファを実装する。
【0017】
一実施形態では、不揮発性記憶装置１３０は、１つ以上のメモリダイを備える。図２Ａは、不揮発性記憶装置１３０を備えるメモリダイ２００の一実施形態の機能ブロック図である。不揮発性記憶装置１３０の１つ以上のメモリダイの各々は、図２Ａのメモリダイ２００として実装することができる。図２Ａに示す構成要素は、電気回路である。メモリダイ２００は、以下でより詳細に説明するように、不揮発性メモリセル（不揮発性記憶セルとも呼ばれる）を備え得るメモリ構造２０２（例えば、メモリアレイ）を含む。メモリ構造２０２のアレイ分界線は、行として編成されたワード線の様々な層、及び列として編成されたビット線の様々な層を含む。しかしながら、他の配向もまた、実装することができる。メモリダイ２００は、行制御回路２２０を含み、その出力は、メモリ構造２０２のそれぞれのワード線に接続されている。行制御回路２２０は、Ｍ行アドレス信号のグループ、及びシステム制御論理２６０からの１つ以上の様々な制御信号を受信し、典型的には、行デコーダ２２２、アレイドライバ２２４、及びブロック選択回路２２６のような回路を、読み出し動作及び書き込み（プログラミング）動作の両方に対して含むことができる。行制御回路２２０はまた、読み出し／書き込み回路を含んでもよい。メモリダイ２００はまた、読み出し／書き込み回路２２５を含む列制御回路２１０を含む。読み出し／書き込み回路２２５は、感知増幅器及びデータラッチを含んでもよい。感知増幅器の入力／出力は、メモリ構造２０２のそれぞれのビット線に接続される。構造２０２に対して単一のブロックのみが示されているが、メモリダイは、個別にアクセスすることができる複数のアレイを含むことができる。列制御回路２１０は、Ｎ列アドレス信号のグループ、及びシステム制御論理２６０からの１つ以上の様々な制御信号を受信し、典型的には、列デコーダ２１２、アレイ終端受信器又はドライバ回路２１４、並びに読み出し／書き込み回路２２５及びＩ／Ｏマルチプレクサなどの回路を含むことができる。
【0018】
システム制御論理２６０は、メモリコントローラ１２０からのデータ及び命令を受信し、ホストに出力データ及びステータスを提供する。いくつかの実施形態では、（１つ以上の電気回路を備える）システム制御論理２６０は、メモリ動作のダイレベル制御を提供するステートマシン２６２を含む。一実施形態では、ステートマシン２６２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン２６２は、ソフトウェアを使用せず、ハードウェア（例えば、電気回路）内に完全に実装される。別の実施形態では、ステートマシン２６２は、メモリチップ上又はメモリチップ外のいずれかのマイクロコントローラ又はマイクロプロセッサに置き換えられる。システム制御論理２６０はまた、メモリ動作中にメモリ構造２０２の行及び列に供給される電力及び電圧を制御する電力制御モジュール２６４を含むことができる。システム制御論理２６０は、メモリ構造２０２を動作させるためのパラメータを記憶するために使用され得る記憶装置２６６（例えば、ＲＡＭ、レジスタ、ラッチなど）を含む。
【0019】
コマンド及びデータは、メモリコントローラインターフェース２６８（「通信インターフェース」とも呼ばれる）を介してメモリコントローラ１２０とメモリダイ２００との間で転送される。メモリコントローラインターフェース２６８は、メモリコントローラ１２０と通信するための電気的インターフェースである。メモリコントローラインターフェース２６８の例としては、トグルモードインターフェース及びオープンＮＡＮＤフラッシュインターフェース（Open NAND Flash Interface、ＯＮＦＩ）が挙げられる。他のＩ／Ｏインターフェースも使用され得る。
【0020】
いくつかの実施形態では、システム制御論理２６０を含む全てのメモリダイ２００の素子は、単一ダイの一部として形成され得る。他の実施形態では、システム制御論理２６０の一部又は全ては、メモリ構造２０２を含むダイとは異なるダイ上に形成され得る。
【0021】
一実施形態では、メモリ構造２０２は、ウェハなどの単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの三次元メモリアレイを含む。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性エリアを有するメモリセルの１つ以上の物理的レベルに、モノリシックに形成される任意の種類の不揮発性メモリを含み得る。一実施例では、不揮発性メモリセルは、電荷トラップ層を有する垂直ＮＡＮＤストリングを含む。
【0022】
別の実施形態では、メモリ構造２０２は、不揮発性メモリセルの二次元メモリアレイを含む。一実施例では、不揮発性メモリセルは、浮遊ゲートを利用するＮＡＮＤフラッシュメモリセルである。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。
【0023】
メモリ構造２０２に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造２０２を形成することができる。本明細書で提案される新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造２０２のメモリセルに適した技術の他の例として、ＲｅＲＡＭメモリ（抵抗ランダムアクセスメモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、ＦｅＲＡＭ、相変化メモリ（例えば、ＰＣＭ）などが挙げられる。メモリ構造２０２のメモリセルアーキテクチャに適した技術の例として、二次元アレイ、三次元アレイ、クロスポイントアレイ、積層型二次元アレイ、垂直ビット線アレイなどが挙げられる。
【0024】
ＲｅＲＡＭクロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗切替素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
【0025】
別の例は、磁気記憶素子によってデータを記憶する磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、ＭＲＡＭ）である。素子は、薄い絶縁層によって分離された、各々が磁化を保持することができる２つの強磁性層から形成される。２つの層のうちの１つは、特定の極性に設定された永久磁石である。他方の層の磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、一方はセルの上に、かつ一方はセルの下に配置された１対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。ＭＲＡＭベースのメモリ実施形態について、以下でより詳細に論じる。
【0026】
相変化メモリ（phase change memory、ＰＣＭ）は、カルコゲナイドガラスのユニークな挙動を利用する。一実施形態は、レーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の配位状態を単純に変化させることによって、非熱的相変化を達成するために、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用する。したがって、プログラミングの線量はレーザパルスである。メモリセルは、メモリセルが光を受光することをブロックすることによって抑制され得る。他のＰＣＭ実施形態では、メモリセルは、電流パルスによってプログラムされる。本書では「パルス」の使用には方形パルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又はその他の波を含む。個々の選択可能なメモリセル内のこれらのメモリ素子、又はビットは、オボニック閾値スイッチ又は金属絶縁体基板などのセレクタである更なる直列素子を含むことができる。
【0027】
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造、メモリ構築又は材料組成に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
【0028】
図２Ａの素子は、（１）メモリ構造２０２及び（２）図２Ａに示す他の構成要素の全てを含む周辺回路の２つの部分にグループ化することができる。メモリ回路の重要な特性はその容量であり、これは、メモリ構造２０２に与えられる記憶システム１００のメモリダイの面積を増加させることによって増加させることができるが、しかし、これにより、周辺回路に利用可能なメモリダイの面積が減少する。これは、周辺回路のこれらの素子に非常に厳しい制限を課す可能性がある。例えば、利用可能なエリア内にセンス増幅器回路を収める必要性は、センス増幅器設計アーキテクチャに対する著しい制限となり得る。システム制御論理２６０に関して、エリアの利用可能性の減少は、オンチップで実装することができる利用可能な機能を制限する可能性がある。したがって、記憶システム１００のためのメモリダイの設計における基本的なトレードオフは、メモリ構造２０２に費やされる面積の量及び周辺回路に費やされる面積の量である。
【0029】
メモリ構造２０２及び周辺回路がしばしば対立する別のエリアは、これらの領域の形成に関与するプロセスに含まれるが、これは、これらの領域が異なるプロセス技術を含むことが多く、単一のダイに異なる技術を有することのトレードオフであるためである。例えば、メモリ構造２０２がＮＡＮＤフラッシュである場合、これはＮＭＯＳ構造であるが、周辺回路はＣＭＯＳベースであることが多い。例えば、このような感知増幅器回路、チャージポンプ、ステートマシン内の論理素子、及びシステム制御論理２６０内の他の周辺回路は、ＰＭＯＳデバイスを使用することが多い。ＣＭＯＳダイを製造するためのプロセス動作は、多くの態様において、ＮＭＯＳフラッシュＮＡＮＤメモリ又は他のメモリセル技術に関して最適化されたプロセス動作とは異なる。三次元ＮＡＮＤ構造（例えば、図４参照）は、特に、特殊な処理動作から利益を得ることができる。
【0030】
これらの制限を改善するために、以下に記載される実施形態は、図２Ａの素子を別個に形成されたダイ上に分離することができ、その後、ダイは互いに接合される。より具体的には、メモリ構造２０２を、１つのダイ（メモリダイと呼ばれる）上に形成することができ、１つ以上の制御回路を含む周辺回路素子の一部又は全てを、別個のダイ（制御ダイと呼ばれる）上に形成することができる。例えば、メモリダイは、フラッシュＮＡＮＤメモリ、ＭＲＡＭメモリ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリタイプのメモリセルのアレイなどのメモリ素子のみで形成することができる。周辺回路の一部又は全ては、デコーダ及び感知増幅器などの素子を含む場合であっても、その後、別個の制御ダイに移され得る。これにより、メモリダイの各々をその技術に従って個別に最適化することが可能になる。例えば、ＮＡＮＤメモリダイは、ＣＭＯＳプロセスのために最適化することができる制御ダイ上に移されたＣＭＯＳ素子を気にすることなく、ＮＭＯＳベースのメモリアレイ構造のために最適化することができる。これにより、周辺素子のためのより多くの空間が可能になり、これで、メモリセルアレイを保持する同じダイのマージンに制限されていたならば容易に組み込むことができなかった、追加の機能を組み込むことができる。次いで、２つのダイは、接合されたマルチダイメモリ回路内で一緒に接合することができ、一方のダイ上のアレイは、他方のダイ上の周辺素子に接続されている。以下では、１つのメモリダイ及び１つの制御ダイの接合メモリ回路に焦点を当てるが、他の実施形態は、例えば２つのメモリダイ及び１つの制御ダイなどの追加のダイを使用することができる。
【0031】
図２Ｂは、接合されたダイ対を提供するためにウェハ間接合を使用して実装され得る、図２Ａの配置の代替配置を示す。図２Ｂは、集積メモリアセンブリ２０７の一実施形態の機能ブロック図である。１つ以上の集積メモリアセンブリ２０７は、記憶システム１００の不揮発性記憶装置１３０を実装するために使用されてもよい。集積メモリアセンブリ２０７は、２種類の半導体ダイ（又はより簡潔に「ダイ」）を含む。メモリ構造ダイ２０１は、メモリ構造２０２を含む。メモリ構造２０２は、不揮発性メモリセルを含む。制御ダイ２１１は、（上述のように）制御回路２６０、２１０、及び２２０を含む。いくつかの実施形態では、制御ダイ２１１は、メモリ構造ダイ２０１内のメモリ構造２０２に接続するように構成されている。いくつかの実施形態では、メモリ構造ダイ２０１及び制御ダイ２１１は、一緒に接合される。
【0032】
図２Ｂは、メモリ構造ダイ２０１内に形成されたメモリ構造２０２に結合された、周辺回路又は制御ダイ２１１に形成された制御回路を含む周辺回路の例を示す。共通の構成要素は、図２Ａと同様にラベル付けされている。システム制御論理２６０、行制御回路２２０、及び列制御回路２１０は、制御ダイ２１１内に配置される。いくつかの実施形態では、列制御回路２１０の全て又は一部、及び行制御回路２２０の全て又は一部は、メモリ構造ダイ２０１上に配置される。いくつかの実施形態では、システム制御論理２６０内の回路の一部は、メモリ構造ダイ２０１上に配置される。
【0033】
システム制御論理２６０、行制御回路２２０、及び列制御回路２１０は、一般的なプロセス（例えば、ＣＭＯＳプロセス）によって形成されてもよく、それにより、より典型的にはメモリコントローラ１２０上に見られるＥＣＣなどの素子及び機能を追加することは、追加のプロセスステップをほとんど又は全く必要としなくてもよい（すなわち、コントローラ１２０を製造するために使用されるのと同じプロセスステップを使用して、システム制御論理２６０、行制御回路２２０、及び列制御回路２１０を製造することもできる）。したがって、そのような回路をメモリ構造ダイ２０１などのダイから移動させることにより、そのようなダイを製造するのに必要なステップの数を減らすことができ、そのような回路を制御ダイ２１１などのダイに追加することは、多くの追加のプロセスステップを必要としない場合がある。制御ダイ２１１はまた、制御回路２６０、２１０、２２０の一部又は全てを実装するためにＣＭＯＳ技術を使用することに起因して、ＣＭＯＳダイと称され得る。
【0034】
図２Ｂは、電気経路２０６を通してメモリ構造ダイ２０１上のメモリ構造２０２に結合された制御ダイ２１１上の読み出し／書き込み回路２２５を含む列制御回路２１０を示す。例えば、電気経路２０６は、列デコーダ２１２、ドライバ回路２１４、及びＲ／Ｗ回路２２５とメモリ構造２０２のビット線との間の電気的接続を提供し得る。電気経路は、制御ダイ２１１内の列制御回路２１０から、メモリ構造２０２のビット線に接続されているメモリ構造ダイ２０１の対応するパッドに接合されている制御ダイ２１１上のパッドを通って延びてもよい。メモリ構造２０２の各ビット線は、列制御回路２１０に接続する１対のボンドパッドを含む電気経路２０６内に対応する電気経路を有してもよい。同様に、行デコーダ２２２、アレイドライバ２２４、及びブロック選択２２６を含む、行制御回路２２０は、電気経路２０８を介してメモリ構造２０２に結合される。各電気経路２０８は、ワード線、ダミーワード線、又は選択ゲート線に対応してもよい。更に、制御ダイ２１１とメモリ構造ダイ２０１との間に追加の電気経路が設けられてもよい。
【0035】
本明細書の目的のために、「制御回路」又は「１つ以上の制御回路」という句は、メモリコントローラ１２０、ステートマシン２６２、電力制御２６４、システム制御論理２６０の全て又は一部、行制御回路２２０の全て又は一部、列制御回路２１０の全て又は一部、読み出し／書き込み回路２２５、感知アンプ、マイクロコントローラ、マイクロプロセッサ、及び／又は他の同様に機能する回路のうちのいずれか１つ又は任意の組み合わせを含むことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合わせを含むことができる。例えば、本明細書に記載する機能を実行するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＰＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含むことができる。
【0036】
本明細書では、「装置」という用語は、記憶システム１００、メモリコントローラ１２０、記憶装置１３０、メモリダイ２００、集積メモリアセンブリ２０７、及び／又は制御ダイ２１１のうちの１つ以上を含むことができるが、これらに限定されない。
【0037】
いくつかの実施形態では、集積メモリアセンブリ２０７内に、２つ以上の制御ダイ２１１及び２つ以上のメモリ構造ダイ２０１が存在する。いくつかの実施形態では、集積メモリアセンブリ２０７は、複数の制御ダイ２１１及び複数のメモリ構造ダイ２０１のスタックを含む。図３Ａは、基板２７１上に積層された集積メモリアセンブリ２０７（例えば、制御ダイ２１１及びメモリ構造ダイを備えるスタック）の一実施形態の側面図を示す。集積メモリアセンブリ２０７は、３つの制御ダイ２１１及び３つのメモリ構造ダイ２０１を有する。いくつかの実施形態では、４つ以上のメモリ構造ダイ２０１及び４つ以上の制御ダイ２１１が存在する。図３Ａでは、等しい数のメモリ構造ダイ２０１及び制御ダイ２１１が存在する。しかしながら、一実施形態では、制御ダイ２１１よりも多くのメモリ構造ダイ２０１が存在する。例えば、１つの制御ダイ２１１が、複数のメモリ構造ダイ２０１を制御することができる。
【0038】
各制御ダイ２１１は、メモリ構造ダイ２０１のうちの少なくとも１つに固着（例えば、接合）される。ボンドパッド２８２、２８４の一部が示されている。更に多くのボンドパッドが存在し得る。一緒に接合された２つのダイ２０１、２１１の間の空間は、エポキシ又は他の樹脂又はポリマーから形成され得る固体層２８０で充填される。この固定層２８０は、ダイ２０１、２１１間の電気的接続を保護し、更にダイを一緒に固定する。様々な材料を固定層２８０として使用し得るが、実施形態では、Ｃａｌｉｆｏｒｎｉａ，ＵＳＡにオフィスを構えるＨｅｎｋｅｌ Ｃｏｒｐ．のＨｙｓｏｌエポキシ樹脂とし得る。
【0039】
集積メモリアセンブリ２０７は、例えば、ステップオフセットで積層され得、各レベルのボンドパッドは、被覆されておらず、上からアクセス可能である。ボンドパッドに接続されたワイヤボンド２７０は、制御ダイ２１１を基板２７１に接続する。いくつかのこのようなワイヤボンドは、各制御ダイ２１１の全幅にわたって（すなわち、図３Ａのページ内に）形成され得る。
【0040】
メモリダイのスルーシリコンビア（through silicon via、ＴＳＶ）２７６を使用して、メモリ構造ダイ２０１を介して信号をルーティングすることができる。シリコンビア（ＴＳＶ）２７８を通じた制御ダイを使用して、制御ダイ２１１を介して信号をルーティングし得る。ＴＳＶ２７６、２７８は、半導体ダイ２０１、２１１内の集積回路の形成前、形成中、又は形成後に形成されてもよい。ＴＳＶは、ウェハを貫通する孔をエッチングすることによって形成されてもよい。次いで、孔は、金属拡散に対するバリアで裏打ちされてもよい。バリア層は、次にシード層で裏打ちされてもよく、シード層は、銅などの導電体でめっきされてもよいが、アルミニウム、スズ、ニッケル、金、ドープポリシリコン、及びこれらの合金又は組み合わせなどの他の好適な材料を使用することができる。
【0041】
はんだボール２７２は、任意選択的に、基板２７１の下面上のコンタクトパッド２７４に固着され得る。はんだボール２７２は、集積メモリアセンブリ２０７をプリント回路基板などのホストデバイスに電気的及び機械的に結合するために使用され得る。集積メモリアセンブリ２０７がＬＧＡパッケージとして使用される場合、はんだボール２７２は省略され得る。はんだボール２７２は、集積メモリアセンブリ２０７とメモリコントローラ１２０との間のインターフェースの一部を形成し得る。
【0042】
図３Ｂは、基板２７１上に積層された集積メモリアセンブリ２０７の別の実施形態の側面図を示す。図３Ｂの集積メモリアセンブリ２０７は、３つの制御ダイ２１１及び３つのメモリ構造ダイ２０１を有する。いくつかの実施形態では、４つ以上のメモリ構造ダイ２０１及び４つ以上の制御ダイ２１１が存在する。この実施例では、各制御ダイ２１１は、少なくとも１つのメモリ構造ダイ２０１に接合されている。任意選択的に、制御ダイ２１１は、２つ以上のメモリ構造ダイ２０１に接合され得る。
【0043】
ボンドパッド２８２、２８４の一部が示されている。更に多くのボンドパッドが存在し得る。一緒に結合された２つのダイ２０１、２１１の間の空間は、エポキシ又は他の樹脂又はポリマーから形成され得る固体層２８０で充填される。図３Ａの実施例とは対照的に、図３Ｂの集積メモリアセンブリ２０７は、ステップオフセットを有していない。メモリダイのスルーシリコンビア（ＴＳＶ）２７６を使用して、メモリ構造ダイ２０１を介して信号をルーティングすることができる。シリコンビア（ＴＳＶ）２７８を通じた制御ダイを使用して、制御ダイ２１１を介して信号をルーティングし得る。
【0044】
はんだボール２７２は、任意選択的に、基板２７１の下面上のコンタクトパッド２７４に固着され得る。はんだボール２７２は、集積メモリアセンブリ２０７をプリント回路基板などのホストデバイスに電気的及び機械的に結合するために使用され得る。集積メモリアセンブリ２０７がＬＧＡパッケージとして使用される場合、はんだボール２７２は省略され得る。
【0045】
上で簡潔に考察されるように、制御ダイ２１１及びメモリ構造ダイ２０１は、一緒に接合されてもよい。各ダイ２０１、２１１上のボンドパッドを使用して、２つのダイを一緒に接合することができる。いくつかの実施形態では、ボンドパッドは、はんだ又は他の追加材料なしで、いわゆるＣｕ～Ｃｕ接合プロセスにおいて互いに直接接合される。Ｃｕ～Ｃｕ接合プロセスでは、ボンドパッドは、高度に平坦であるように制御され、周囲の微粒子がほとんどない高度に制御された環境で形成され、微粒子は、そうしないと、ボンドパッド上に沈降し、密接な接合を妨げる可能性がある。このような適切に制御された条件下で、ボンドパッドは、互いに位置合わせされ、互いに押し付けられて、表面張力に基づいて相互接合を形成する。このような接着は、室温で形成され得るが、熱がまた、適用されてもよい。Ｃｕ～Ｃｕ接合を使用する実施形態では、ボンドパッドは、約５μｍ平方であり得、５μｍ～５μｍのピッチで互いに離間され得る。このプロセスは、本明細書ではＣｕ～Ｃｕ接合と称されるが、この用語はまた、ボンドパッドがＣｕ以外の材料で形成される場合にも適用され得る。
【0046】
ボンドパッドの面積が小さい場合、半導体ダイを一緒に接合することは困難となり得る。ボンドパッドのサイズ及びボンドパッド間ピッチは、ボンドパッドを含む半導体ダイの表面上にフィルム層を提供することによって、更に低減され得る。フィルム層は、ボンドパッドの周囲に設けられる。ダイが一緒になると、ボンドパッドは互いに接合し得、それぞれのダイ上のフィルム層が互いに接合し得る。このような接合技法は、ハイブリッド接合と称されることがある。ハイブリッド接合を使用する実施形態では、ボンドパッドは、約５μｍ平方であり得、１μｍ～５μｍのピッチで互いに離間され得る。いっそうより小さいサイズ及びピッチを有するボンドパッドを提供する接合技法が使用されてもよい。
【0047】
上述したように、いくつかの実施形態は、ダイ２０１、２１１の表面上にフィルムを含み得る。このようなフィルムが最初に提供されない場合、ダイ間の空間は、エポキシ又は他の樹脂又はポリマーでアンダーフィルされてもよい。アンダーフィル材料は液体として塗布されてもよく、それはその後固体層に固化する。このアンダーフィルステップは、ダイ２０１、２１１間の電気的接続を保護し、更にダイを一緒に固定する。様々な材料をアンダーフィル材料として使用することができる。
【0048】
図３Ｃは、いくつかの読み出し／書き込み回路２２５を含む列制御回路２１０の一部分の一実施形態を示すブロック図である。各読み出し／書き込み回路２２５は、感知増幅器３２５とデータラッチ３４０とに分割される。管理回路３３０は、読み出し／書き込み回路２２５を制御する。管理回路３３０は、ステートマシン２６２と通信することができる。一実施形態では、各感知増幅器３２５は、それぞれのビット線に接続される。各ビット線は、１つの時点において、多数の異なるＮＡＮＤストリングのうちの１つに接続され得る。ＮＡＮＤストリング上の選択ゲートは、ＮＡＮＤストリングチャネルをビット線に接続するために使用され得る。
【0049】
各感知増幅器３２５は、プログラム、検証、消去、及び読み出し動作中に、ビット線（ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３参照）のうちの１つに電圧を提供するように動作する。感知増幅器はまた、それぞれの感知増幅器に接続するビット線に接続されたＮＡＮＤストリング内のメモリセルの条件（例えば、データ状態）を感知するために使用される。
【0050】
各感知増幅器３２５は、感知ノードを有し得る。感知中、感知ノードは、３Ｖなどの初期電圧Ｖｓｅｎｓｅ＿ｉｎｉｔまでチャージされる。感知ノードは次に、感知時間の間ビット線に接続され、感知ノードの減衰量は、メモリセルが導電性状態にあるか非導電性状態にあるかどうかを判定するために使用される。感知ノードの減衰量は、メモリセル内の電流Ｉｃｅｌｌが基準電流Ｉｒｅｆを超えるかどうかも示す。より大きな減衰は、より大きな電流に対応する。Ｉｃｅｌｌ≦Ｉｒｅｆであれば、メモリセルは非導電性状態であり、Ｉｃｅｌｌ＞Ｉｒｅｆであれば、メモリセルは導電性状態である。一実施形態では、感知ノードは、プリチャージされ、次いで、感知時間の間放電されるコンデンサを有する。
【0051】
特に、比較回路３２０は、感知ノード電圧を感知時間後のトリップ電圧と比較することによって、減衰量を判定する。感知ノード電圧がトリップ電圧Ｖｔｒｉｐを下回って減衰する場合、メモリセルは導電性状態にあり、そのＶｔｈは検証電圧以下である。感知ノード電圧がＶｔｒｉｐを下回って減衰しない場合、メモリセルは非導電性状態にあり、そのＶｔｈは検証電圧を上回る。感知ノードラッチ３２２は、例えば、メモリセルが導電状態であるか非導電状態であるかに基づいて、比較回路３２０によってそれぞれ０又は１に設定される。感知ノードラッチ３２２内のビットは、次のプログラムループにおいてビット線電圧を禁止レベルに設定するか、又はプログラムイネーブルレベルに設定するかを判定するために、ロックアウトスキャンにおいて使用することもできる。感知ノードラッチ３２２内のビットは、読み出し動作においてビット線電圧を感知電圧に設定するか、又はロックアウト電圧に設定するかを判定するために、ロックアウトモードにおいて使用することもできる。
【0052】
データラッチ３４０は、ローカルデータバス３４６によって感知増幅器３２５に結合される。データラッチ３４０は、この例では、各感知アンプ３２５に対して４つのラッチ（ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ）を含む。４つより多い又は少ないラッチが、データラッチ３４０に含まれてもよい。一実施形態では、プログラミングのために、各データラッチ３４０は、メモリセルに記憶されるべき１ビットを記憶するために使用され、読み出しのために、各データラッチ３４０は、メモリセルから読み出された１ビットを記憶するために使用される。メモリセル当たり４ビットの実施形態では、ＡＤＬは、データの下部ページのビットを記憶し、ＢＤＬは、データの中央ページのビットを記憶し、ＣＤＬは、データの上部ページのビットを記憶し、ＤＤＬは、データの最上ページのビットを記憶する。各読み出し／書き込み回路２２５は、ＸＤＬバス３５２によってＸＤＬラッチ３４８に接続されている。この例では、トランジスタ３３６は、ローカルデータバス３４６をＸＤＬバス３５２に接続する。ＸＤＬラッチ３４８には、Ｉ／Ｏインターフェース３３２が接続されている。特定の読み出し／書き込み回路２２５に関連付けられたＸＤＬラッチ３４８は、メモリコントローラからのデータを記憶／ラッチするためのインターフェースラッチとしての役割を果たす。一実施形態では、ラッチ空間は、ＤＤＬラッチを含まないが、代わりに、プログラム動作の少なくとも一部分のためのデータの最上ページのためにＸＤＬラッチ３４８を使用することによって節約される。しかしながら、最上ページのためにＸＤＬラッチ３４８を使用することは、プログラミングを遅くする可能性がある。
【0053】
一実施形態では、メモリセルは、メモリセルをセル当たり４ビットにプログラムするためのプログラミングアルゴリズムのうちの少なくともいくつかを使用して、セル当たり３ビットにプログラムされる。一実施形態では、セル当たり３ビットのモードは、セル当たり４ビットのモードからの４つのページのうちの３つのページを使用することによって、セル当たり４ビットのモードと同様の符号化方式を有する。一実施形態では、ラッチ３４０のうちの１つは、４ページコードのどのページが使用されないかに基づいて、セル当たり３ビットのモードにおいてデフォルト値に設定される。例えば、３ビットモードは、４ページコードの下部ページ、中央ページ、及び最上ページからの符号化を使用し得る（それによって、上部ページを使用しない）。この例では、ユーザデータの第１のページは、ＡＤＬラッチに記憶されてもよく、ユーザデータの第２のページは、ＢＤＬラッチに記憶されてもよく、ユーザデータの第３のページは、ＤＤＬラッチに記憶されてもよい。しかしながら、ＣＤＬラッチは、デフォルト値（例えば、全て１又は全てゼロ）に設定されてもよい。この技法は、４ページコードプログラミング回路のいくつかを３ページコードでのプログラミングに使用できるようにすることによって、論理回路を簡略化する。３ページプログラミングモードにおいてメモリセルを検証するための技法が、本明細書で開示される。
【0054】
管理回路３３０は、感知されたメモリセルに記憶されたデータを判定し、かつ判定されたデータをデータラッチのセットに記憶するように、計算を実行する。データラッチ３４０の各セットは、読み出し動作中に管理回路３３０によって判定されたデータビットを記憶し、かつメモリ内にプログラムされることを意図される書き込みデータを表すプログラム動作中にデータバス３３４からインポートされたデータビットを記憶するために使用される。Ｉ／Ｏインターフェース３３２は、ＸＤＬラッチ３４８とデータバス３３４との間のインターフェースを提供する。
【0055】
読み出し中、システムの動作は、アドレス指定されたメモリセルに対して異なる制御ゲート電圧の供給を制御するステートマシン２６２の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧をステップ実行すると、感知回路はこれらの電圧のうちの１つでトリップすることができ、対応する出力は、感知増幅器から管理回路３３０に提供されることになる。その時点で、管理回路３３０は、感知回路のトリップイベント及びステートマシンからの印加された制御ゲート電圧に関する情報を考慮することによって、結果として得られるメモリ状態を判定する。それは次いで、メモリ状態のバイナリ符号化を計算し、結果として得られるデータビットをデータラッチ３４０内に記憶する。
【0056】
メモリセルに対するプログラム又は検証動作中、プログラムされるデータ（書き込みデータ）は、ＸＤＬラッチ３４８によって、データバス３３４からデータラッチ３４０のセットに記憶されてもよい。プログラム動作は、ステートマシン２６２の制御下で、アドレス指定されたメモリセルの制御ゲートに一連のプログラミング電圧パルスを印加する。各電圧パルスは、増分型ステップパルスプログラミングと呼ばれる処理のステップサイズ分だけ、前のプログラムパルスから大きさがステップアップし得る。一実施形態では、各プログラム電圧の後に、メモリセルが所望のメモリ状態にプログラムされているかどうかを判定するための検証動作が続く。場合によっては、管理回路３３０は、所望のメモリ状態について読み戻しメモリ状態を監視する。それらの２つが一致しているとき、管理回路３３０は、そのラッチを更新することなどによって、ビット線をプログラム禁止モードに設定する。これにより、追加のプログラムパルスがその制御ゲートに印加されても、ビット線に結合されたメモリセルの更なるプログラミングが禁止される。検証フェーズは、各プログラムパルスに続くデータ状態の全てを検証する必要はないことに留意されたい。３ページコードにおける各プログラムパルスに続いてどのデータ状態が検証されるべきかを判定するための実施形態が、本明細書において開示される。
【0057】
図４は、垂直ＮＡＮＤストリングとして配置された複数の不揮発性メモリセルを含む、メモリ構造２０２を備え得るモノリシック三次元メモリアレイ／構造の例示的な一実施形態の一部の斜視図である。例えば、図４は、メモリの１つのブロックの一部分４００を示す。示される構造は、交互の誘電体層及び導電層のスタック４０１の上に位置決めされたビット線ＢＬのセットを含む。例として、誘電体層のうちの１つがＤとしてマークされ、導電層（ワード線層とも呼ばれる）のうちの１つがＷとしてマークされている。交互の誘電体層及び導電層の数は、特定の実装要件に基づいて変化し得る。一実施形態では、交互の誘電体層及び導電層は、分離領域ＩＲによって４つ（又は異なる数）の領域（例えば、サブブロック）に分割される。図４は、２つのサブブロックを分離する１つの分離領域ＩＲを示している。交互の誘電体層及びワード線層の下には、ソース線層ＳＬがある。メモリホールは、交互の誘電体層及び導電層のスタック内に形成される。例えば、メモリホールのうちの１つはＭＨとしてマークされる。図４では、誘電体層がシースルーとして示されているので、読者は交互の誘電体層及び導電層のスタック内に位置決めされたメモリホールを見ることができることに留意されたい。一実施形態では、ＮＡＮＤストリングは、電荷トラップ材料を含む材料でメモリホールを充填して、メモリセルの垂直列を生成することによって形成される。各メモリセルは、１つ以上のビットのデータを記憶することができる。メモリ構造２０２を備える三次元モノリシックメモリアレイの更なる詳細は、以下で提供する。
【0058】
図４Ａは、２つの平面４０３及び４０５に分割されたメモリ構造２０２の１つの例示的な構成を説明するブロック図である。次いで、各平面はＭ個の物理ブロックに分割される。一実施例では、各平面は、約２０００個の物理ブロックを有する。しかしながら、異なる数の物理ブロック及び平面を使用することもできる。一実施形態では、メモリセルの物理ブロックは、消去の単位である。すなわち、物理ブロックの全てのメモリセルは、一緒に消去される。他の実施形態では、物理ブロックをサブブロックに分割することができ、サブブロックを消去単位とすることができる。メモリ構造を編成して信号化回路及び選択回路をイネーブルにするなど、他の理由でメモリセルを物理ブロックにグループ化することができる。いくつかの実施形態では、物理ブロックは、ブロックのメモリセルが、ワード線の共通セットを共有するように、接続されたメモリセルのグループを表す。例えば、物理ブロックのワード線は全て、その物理ブロックの垂直ＮＡＮＤストリングの全てに接続される。図４Ａは２つの平面４０３／４０５を示しているが、２つより多い又は少ない平面を実装することができる。いくつかの実施形態では、メモリ構造２０２は、４つの平面を含む。いくつかの実施形態では、メモリ構造２０２は、８つの平面を含む。いくつかの実施形態では、プログラミングは、平面４０３内の第１の選択されたブロック及び平面４０５内の第２の選択されたブロックにおいて並列に実行することができる。
【0059】
図４Ｂ～図４Ｅは、図４の構造に対応する例示的な三次元（three dimensional、「３Ｄ」）ＮＡＮＤ構造を示し、図２Ａ及び図２Ｂのメモリ構造２０２を実装するために使用することができる。図４Ｂは、ブロック２の部分４０７の上面図を示す図である。図４Ｂに示すように、図４Ｂに示すブロックは、矢印４３３の方向に延びる。一実施形態では、メモリアレイは、多くの層を有する。しかしながら、図４Ｂは、最上層のみを示している。
【0060】
図４Ｂは、垂直列を表す複数の円を示す。垂直列のそれぞれは、複数の選択トランジスタ（選択ゲート（select gate）又は選択ゲート（selection gate）とも称する）と、複数のメモリセルと、を含む。一実施形態では、各垂直列は、ＮＡＮＤストリングを実装する。例えば、図４Ｂは、垂直列４２２、４３２、４４２、４５２、及び４５３を示す。垂直列４２２は、ＮＡＮＤストリング４８２を実装する。垂直列４３２は、ＮＡＮＤストリング４８４を実装する。垂直列４４２は、ＮＡＮＤストリング４８６を実装する。垂直列４５２は、ＮＡＮＤストリング４８８を実装する。垂直列４５３は、ＮＡＮＤストリング４８６を実装する。垂直列４５２は、ＮＡＮＤストリング４８９を実装する。垂直列の詳細は、以下に記載する。図４Ｂに示す物理ブロックは矢印４３３の方向に延びるため、物理ブロックは、図４Ｂに示すよりも多くの垂直列を含む。
【0061】
図４Ｂはまた、ビット線４１１、４１２、４１３、４１４、．．．４１９を含むビット線４１５のセットを示す。図４Ｂは、物理ブロックの一部分のみを示すため、２４本のビット線を示す。２５本以上のビット線が物理ブロックの垂直列に接続されていることが企図される。垂直列を表す円の各々は、１本のビット線への接続を示す「ｘ」を有する。例えば、ビット線４１４は垂直列４２２、４３２、４４２、及び４５２に接続されている。
【0062】
図４Ｂに示される物理ブロックは、ＳｉＯ２から形成される分離領域４０２、４０４、４０６、４０８、４１０、及び４２４のセットを含む。しかしながら、他の誘電体材料もまた、使用され得る。分離領域４０２、４０４、４０６、４０８、４１０、及び４２４は、物理ブロックの最上層を５つの領域に分割する役割を果たす。例えば、図４Ｂに示す最上層は、サブブロックと呼ばれる領域４２０、４３０、４４０、４５０、及び４６０に分割される。一実施形態では、分離領域４０２及び４２４は、物理ブロック４０７を隣接する物理ブロックから分離する。したがって、分離領域４０２及び４２４は、基板まで下方に延びることができる。一実施形態では、分離領域４０４、４０６、及び４１０は、異なるサブブロック内のＮＡＮＤストリングが独立して選択され得るように、選択ゲートを実装するために使用される層を分割するだけである。図４に戻って参照すると、ＩＲ領域は、分離領域４０４、４０６、又は４０８のいずれかに対応し得る。例示的な一実装形態では、ビット線は、領域（サブブロック）４２０、４３０、４４０、４５０、及び４６０の各々で１つの垂直列／ＮＡＮＤストリングにのみ接続する。当該実装形態では、各ブロックは２０行の活性列を有し、各ビット線は、各ブロックで５行に接続する。一実施形態では、共通ビット線に接続された５つの垂直列／ＮＡＮＤストリングの全てが、同じワード線（又はワード線のセット）に接続される。したがって、システムは、ドレイン側選択線を使用して、メモリ動作（プログラム、検証、読み出し、及び／又は消去）に供される５つのうちの１つ（又は別のサブセット）を選択する。
【0063】
図４Ｂは、４行の垂直列を有する各領域、５つの領域（４２０、４３０、４４０、４５０、４６０）、及びブロック内の２０行の垂直列を有する各領域（４２０、４３０、４４０、４５０、４６０）を示すが、これらの正確な数は例示的な実装形態である。他の実施形態は、１ブロック毎により多くの領域又はより少ない領域（４２０、４３０、４４０、４５０、４６０）、１領域毎により多くの又はより少ない行の垂直列、及び１ブロック毎により多くの又はより少ない行の垂直列を含むことができる。図４Ｂはまた、垂直列が千鳥状であることを示している。他の実施形態では、異なるパターンの千鳥配置を使用することができる。いくつかの実施形態では、垂直列は千鳥状ではない。
【0064】
図４Ｃは、図４Ｂの線ＡＡに沿った断面図を示すスタック４３５の一実施形態を示す。データワード線層ＷＬ０～ＷＬ１１１に加えて、ＳＧＤ層（ＳＧＤ）、ＳＧＳ層（ＳＧＳ）、並びに４層のダミーワード線層ＤＤ０、ＤＤ１、ＤＳ１、及びＤＳ０が設けられている。各ＮＡＮＤストリングは、ＳＧＤ層にドレイン側選択トランジスタを有する。各ＮＡＮＤストリングは、ＳＧＳ層にソース側選択トランジスタを有する。２つ以上のＳＧＤ層及び２つ以上のＳＧＳ層が存在してもよい。誘電体層ＤＬ０～ＤＬ１１８も示されている。
【0065】
メモリセルの列４３２、４３４が、多層スタック内に示されている。スタックは、基板４５７、基板上の絶縁フィルム４５４、及びソース線ＳＬの一部分を含む。ビット線４１４の一部分も示されている。ＮＡＮＤストリング４８４は、ビット線４１４に接続されていることに留意されたい。ＮＡＮＤストリング４８４は、スタックの底部にソース端を有し、スタックの上部にドレイン端を有する。ソース端は、ソース線ＳＬに接続されている。導電性ビア４１７は、ＮＡＮＤストリング４８４のドレイン端をビット線４１４に接続する。
【0066】
一実施形態では、メモリセルは、ＮＡＮＤストリング内に配置される。ワード線層ＷＬ０～ＷＬ１１１は、メモリセル（データメモリセルとも称される）に接続する。ダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１は、ダミーメモリセルに接続される。ダミーメモリセルは、ホストデータ（ホストから提供されたデータ、例えばホストのユーザからのデータなど）を記憶せず、ホストデータを記憶するのに適格ではないが、データメモリセルは、ホストデータを記憶するのに適格である。いくつかの実施形態では、データメモリセル及びダミーメモリセルは、同一構造を有し得る。ドレイン側選択層ＳＧＤは、それぞれのＮＡＮＤストリングのチャネルをビット線から電気的に接続及び切断（又は遮断）するために使用される。ソース側選択層ＳＧＳは、それぞれのＮＡＮＤストリングのチャネルソース線ＳＬから電気的に接続及び切断（又は遮断）するため使用される。
【0067】
図４Ｄは、図４Ｃの領域４４５の図を示す。データメモリセルトランジスタ５７０、５７１、５７２、５７３及び５７４は、破線で示されている。いくつかの層は、例えば、原子層堆積を使用して、メモリホール４３２の側壁（sidewall、ＳＷ）に沿って、及び／又はそれぞれのワード線層内に堆積され得る。例えば、各列（例えば、メモリホール内の材料によって形成されるピラー）は、ＳｉＮ又は他の窒化物などの遮断酸化物／遮断高ｋ材料４７０、電荷トラップ層又はフィルム４６３、トンネル層４６４、ポリシリコン本体又はチャネル４６５、及び誘電体コア４６６を含み得る。ワード線層は、制御ゲートとしてタングステンなどの導電性金属４６２を含むことができる。例えば、制御ゲート４９０、４９１、４９２、４９３、及び４９４が提供される。この実施例では、金属を除く全ての層が、メモリホール内に提供される。他のアプローチでは、層のいくつかは制御ゲート層内にあり得る。追加のピラーは、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（active area、ＡＡ）を形成することができる。
【0068】
データメモリセルトランジスタがプログラムされるとき、電子は、メモリセルトランジスタに関連付けられている電荷トラップ層の一部分に蓄積される。これらの電子は、チャネルからトンネル層を通って電荷トラップ層に引き込まれる。データメモリセルトランジスタのＶｔｈは、蓄積電荷量に比例して増加する。消去動作中、電子はチャネルに戻る。
【0069】
メモリホールの各々は、遮断酸化物層、電荷トラップ層、トンネリング層、及びチャネル層を含む複数の環状層（メモリフィルム層とも称される）で充填され得る。メモリホールの各々のコア領域は、本体材料で充填され、複数の環状層は、メモリホールのそれぞれのコア領域とＷＬＬとの間にある。場合によっては、トンネル層４６４は、酸化物－窒化物－酸化物の構成などの複数の層を含むことができる。
【0070】
図４Ｅは、メモリ構造２０２の一部分の概略図である。図４Ｅは、ブロック全体にわたる物理データワード線ＷＬ０～ＷＬ１１１を示す。図４Ｅの構造は、ビット線４１１を含む、図４Ａのブロック２内の一部分４０７に対応する。一実施形態では、物理ブロック内で、各ビット線が、５つのＮＡＮＤストリングに接続される。したがって、図４Ｅは、ＮＡＮＤストリングＮＳ０、ＮＡＮＤストリングＮＳ１、ＮＡＮＤストリングＮＳ２、ＮＡＮＤストリングＮＳ３、及びＮＡＮＤストリングＮＳ４に接続されたビット線を示す。
【0071】
一実施形態では、物理ブロック内に５つのドレイン側選択線（ＳＧＤ－ｓ０、ＳＧＤ－ｓ１、ＳＧＤ－ｓ２、ＳＧＤ－ｓ３、及びＳＧＤ－ｓ４）が存在する。各それぞれのドレイン側選択線は、他から独立して選択することができる。各ドレイン側選択線は、ブロック内のＮＡＮＤストリングのグループに接続する。各グループの１つのＮＡＮＤストリングのみが図４Ｅに示されている。これら５本のドレイン側選択線は、５つのサブブロックに対応する。第１のサブブロックは、ＳＧＤ－ｓ０によって制御されるそれらの垂直ＮＡＮＤストリングに対応する。第２のサブブロックは、ＳＧＤ－ｓ１によって制御されるそれらの垂直ＮＡＮＤストリングに対応する。第３のサブブロックは、ＳＧＤ－ｓ２によって制御されるそれらの垂直ＮＡＮＤストリングに対応する。第４のサブブロックは、ＳＧＤ－ｓ３によって制御されるそれらの垂直ＮＡＮＤストリングに対応する。第５のサブブロックは、ＳＧＤ－ｓ４によって制御されるそれらの垂直ＮＡＮＤストリングに対応する。上述したように、図４Ｅは、ビット線４１１に接続されたＮＡＮＤストリングのみを示す。しかしながら、ブロックの完全な概略図は、全てのビット線及び各ビット線に接続された５つの垂直ＮＡＮＤストリングを示す。
【0072】
一実施形態では、物理ブロック内のＮＡＮＤストリング上のメモリセルの全ては、単位として消去される。しかしながら、いくつかの実施形態では、物理ブロックは、上部階層及び下部階層として動作され、上部階層及び下部階層は各々、消去ブロックを形成する。例えば、ＷＬ０～ＷＬ６１に接続されたメモリセルは、下層にあってもよく、ＷＬ６２～ＷＬ１１１に接続されたメモリセルは、上層にあってもよい。したがって、ＷＬ０～ＷＬ６１に接続されたメモリセルは、１つの消去ブロック内にあってもよく、ＷＬ６２～ＷＬ１１１に接続されたメモリセルは、別の消去ブロック内にあってもよい。物理ブロックは、３つ以上の階層で動作させることができる。消去ブロックは、物理ブロックの他の分割に基づいて形成することができる。
【0073】
【0074】
任意の所与のメモリ動作中に、メモリセルのサブセットが、メモリ動作の１つ以上の部分を受けるように識別される。メモリ動作を受けるように識別されたこれらのメモリセルは、選択メモリセルと呼ばれる。メモリ動作を受けるように識別されていないメモリセルは、非選択メモリセルと呼ばれる。メモリアーキテクチャ、メモリタイプ、及びメモリ動作に応じて、非選択メモリセルは、メモリ動作を受けることから能動的又は受動的に除外されてもよい。
【0075】
メモリ動作中、いくつかのワード線は、選択メモリセルに接続されるので、選択ワード線と呼ばれる。非選択ワード線は、選択メモリセルに接続されない。同様に、選択ビット線は選択メモリセルに接続され、非選択ビット線は、選択メモリセルに接続されない。
【0076】
上述したメモリシステムは、消去、プログラム、及び読み出しが可能である。各メモリセルは、プログラムコマンド内の書き込みデータに従って、メモリ状態に関連付けられてもよい。そのメモリ状態に基づいて、メモリセルは、消去状態のままであるか、又は消去状態とは異なるメモリ状態（プログラムされたメモリ状態）にプログラムされるかのいずれかである。
【0077】
例えば、セル当たり２ビットのメモリデバイス（マルチレベルセル（multi-level cell、ＭＬＣ）と呼ばれることもある）では、消去状態、並びにＡ、Ｂ及びＣメモリ状態と呼ばれる３つのプログラムされたメモリ状態を含む４つのメモリ状態がある。セル当たり３ビットのメモリデバイス（トライレベルセル（tri-level cell、ＴＬＣ）と呼ばれることもある）では、消去状態、並びにＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧメモリ状態と呼ばれる７つのプログラムされたメモリ状態を含む８つのメモリ状態がある。セル当たり４ビットのメモリデバイス（クアッドレベルセル（quad-level cell、ＱＬＣ）と呼ばれることもある）では、消去状態、並びにＥｒ、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、及びＳ１５メモリ状態と呼ばれる１５個のプログラムされたメモリ状態を含む１６個のメモリ状態がある。
【0078】
図５Ａは、各メモリセルが２ビットのデータを記憶する４状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。第１の閾値電圧Ｖｔｈ分布５００は、消去された（Ｅｒ状態）記憶素子に対して提供される。３つの閾値電圧Ｖｔｈ分布５０２、５０４、及び５０６は、それぞれプログラムされたメモリ状態Ａ、Ｂ、及びＣを表す。下部ビット及び上部ビットを有する２ビットコードを使用して、４つのメモリ状態の各々を表すことができる。一実施形態では、「Ｅｒ」、「Ａ」、「Ｂ」、及び「Ｃ」メモリ状態は、それぞれ、「１１」、「０１」、「００」、及び「１０」によって表される。
【0079】
図５Ｂは、各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。第１の閾値電圧Ｖｔｈ分布５１０は、Ｅｒ状態記憶素子に対して提供される。７つの閾値電圧Ｖｔｈ分布５１２、５１４、５１６、５１８、５２０、５２２、及び５２４は、それぞれプログラムされたメモリ状態Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧを表す。下部ページ、中央ページ及び上部ページビットを有する３ビットコードを使用して、８つのメモリ状態の各々を表すことができる。一実施形態では、「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」メモリ状態は、それぞれ、「１１１」、「０１１」、「００１」、「０００」、「０１０」、「１１０」、「１００」、及び「１０１」によって表される。
【0080】
図５Ｃは、各メモリセルが４ビットのデータを記憶する１６状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。第１の閾値電圧Ｖｔｈ分布５３０は、消去されたＥｒ状態記憶素子に対して提供される。１５個の閾値電圧Ｖｔｈ分布５３２、５３４、５３６、５３８、５４０、５４２、５４４、５４６、５４８、５５０、５５２、５５４、５５６、５５８、及び５６０は、プログラムされたメモリ状態Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、及びＳ１５をそれぞれ表す。
【0081】
下部ページ、中間ページ、上部ページ及び最上部ページビットを有する４ビットコードを使用して、１６個のメモリ状態の各々を表すことができる。一実施形態では、Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、及びＳ１５メモリ状態はそれぞれ、「１１１１」、「１１１０」、「１１００」、「１１０１」、「１００１」、「０００１」、「０１０１」、「０１００」、「０１１０」、「００１０」、「００００」、「１０００」、「１０１０」、「１０１１」、「００１１」、及び「０１１１」によって表される。
【0082】
本明細書に記載する技術はまた、フルシーケンスプログラミング（これに限定されるわけではないが、複数の段階／フェーズのプログラミングを含む）に加えて、他の種類のプログラミングとともに使用することもできる。いくつかの実施形態では、プログラム状態（例えば、Ｓ１～Ｓ１５）は、重複することができ、コントローラ１２０（図１）は、誤り訂正に応答して、記憶されている正しいデータを識別する。
【0083】
図６は、プログラミングメモリセルのプロセスの一実施形態を説明するフロー図である。本明細書では、プログラム及びプログラミングという用語は、書き込む及び書き込みと同義である。例示的な一実施形態では、図６のプロセスは、上述した１つ以上の制御回路（例えば、システム制御論理２６０、列制御回路２１０、行制御回路２２０）を使用して、メモリ構造２０２に対して実行される。例示的な一実施形態では、図６のプロセスは、メモリ構造ダイ２０１上のメモリセルをプログラムするために、制御ダイ２１１の１つ以上の制御回路（例えば、システム制御論理２６０、列制御回路２１０、行制御回路２２０）を使用して、集積メモリアセンブリ２０７によって実行される。プロセスは、複数のループを含み、これらのループの各々は、プログラムフェーズ及び検証フェーズを含む。
【0084】
典型的には、プログラム動作中に（選択データワード線を介して）制御ゲートに印加されるプログラム電圧は、一連のプログラムパルス（例えば、電圧パルス）として印加される。プログラミングパルス同士の間には、検証パルス（例えば、電圧パルス）のセットが存在して検証を実施する。多くの実装形態では、プログラムパルスの大きさは、所定のステップサイズだけ、各連続するパルスにあわせて増加する。図６のステップ６０２において、プログラミング電圧信号（Ｖｐｇｍ）が開始の大きさ（例えば、約１２～１６Ｖ又は別の好適なレベル）に初期化され、ステートマシン２６２によって維持されるプログラムカウンタＰＣが１に初期化される。一実施形態では、プログラムされるように選択されたメモリセルのグループ（本明細書では、選択メモリセルと呼ばれる）は、同時にプログラムされ、全てが同じワード線（選択ワード線）に接続される。プログラミング用に選択されていない他のメモリセル（非選択メモリセル）は、選択ワード線にも接続されている可能性がある。すなわち、選択ワード線はまた、プログラミングが禁止されると想定されるメモリセルに接続される。加えて、メモリセルがそれらの意図された目標データ状態へ到達すると、更なるプログラミングが禁止される。プログラミングが禁止される選択ワード線に接続されたメモリセルを含むＮＡＮＤストリング（例えば、非選択ＮＡＮＤストリング）は、プログラミングを禁止するためにそれらのチャネルが昇圧されている。チャネルが昇圧電圧を有する場合、チャネルとワード線との間の電圧差は、プログラミングを引き起こすほど大きくない。ブーストを支援するために、ステップ６０４において、制御ダイは、プログラミングを禁止されることになる選択ワード線に接続されたメモリセルを含むＮＡＮＤストリングのチャネルをプリチャージする。ステップ６０６において、プログラミングが禁止されることになる選択ワード線に接続されたメモリセルを含むＮＡＮＤストリングは、プログラミングを禁止するためにそれらのチャネルがブーストされる。このようなＮＡＮＤストリングは、本明細書では「非選択ＮＡＮＤストリング」と称される。一実施形態では、非選択ワード線は、１つ以上の昇圧電圧（例えば、約７～１１ボルト）を受信して、昇圧方式を実施する。プログラム禁止電圧が、非選択ＮＡＮＤストリングに結合されたビット線に印加される。
【0085】
ステップ６０８において、プログラミング電圧信号Ｖｐｇｍのプログラム電圧パルスが、選択ワード線（プログラミングのために選択ワード線）に印加される。ＮＡＮＤストリング上のメモリセルがプログラムされるべきである場合、対応するビット線はプログラムイネーブル電圧でバイアスされる。ステップ６０８において、プログラムパルスが、選択ワード線に接続された全てのメモリセルに同時に印加され、その結果、選択ワード線に接続された全てのメモリセルが（プログラミングが禁止されていない限り）同時にプログラムされる。すなわち、それらのメモリセルは、同時に、又は重複する時間の間に（どちらも同時であるとみなされる）プログラムされる。このようにして、選択ワード線に接続された全てのメモリセルは、プログラミングが禁止されていない限り、同時にそれらの閾値電圧を変化させる。
【0086】
ステップ６１０において、プログラム検証が実行され、それらの目標状態に達したメモリセルは、制御ダイによって、更なるプログラミングからロックアウトされる。ステップ６１０は、１つ以上の検証基準レベルで感知することによって、プログラミングの検証を実行することを含む。プログラミングプロセスの各ループにおいて、どのデータ状態が検証されるべきかを判定するための実施形態が、本明細書に開示される。一実施形態では、検証プロセスは、プログラミングのために選択されたメモリセルの閾値電圧が適切な検証基準電圧に到達したどうかの試験によって、実施される。ステップ６１０において、メモリセルがその目標状態へ到達したことをメモリセルが検証した後（Ｖｔの試験によって）、そのメモリセルはロックされ得る。例えば、メモリセルは、検証基準電圧に達した場合にロックアウトされ得る。一実施形態では、管理回路３３０内の１つ以上のデータラッチを使用して、メモリセルがロックアウトされているか、又は完全なプログラミングを受けるべきかを示す。
【0087】
ステップ６１２において、全てのメモリセルが目標閾値電圧に到達した（合格）と判定される場合、全ての選択メモリセルがプログラムされ、それらの目標状態に検証されたため、プログラミングプロセスは完了して成功している。ステップ６１４において、「合格」のステータスが報告される。そうではなく、ステップ６１２において、全てのメモリセルがそれらの目標閾値電圧に到達していない（不合格）という判定がなされる場合、プログラミングプロセスはステップ６１６に進む。
【0088】
ステップ６１６において、それぞれの目標閾値電圧分布にまだ達していないメモリセルの数がカウントされる。すなわち、これまでに目標状態に到達できなかったメモリセルの数がカウントされる。このカウントは、ステートマシン２６２、メモリコントローラ１２０、又は別の回路で実行することができる。一実施形態では、１つの合計カウントが存在し、これは、最後の検証ステップを失敗した現在プログラムされているメモリセルの総数を反映している。別の実施形態では、データ状態ごとに別個のカウントが維持される。
【0089】
一実施形態では、ステップ６１６において、特定の検証基準電圧以上のＶｔを有するメモリセルの数がカウントされる。一実施形態では、データ状態の検証は、検証基準電圧を上回るセルのカウントが特定の数を超えるかどうかに依存する。例えば、次のＰＶループ上のＢ状態の検証は、Ａ状態検証電圧を上回るＶｔを有するセルのカウントが、特定の数よりも大きいかどうかに依存し得る。他の例は、以下により詳細に説明される。
【0090】
ステップ６１８において、ステップ６１６からの不合格のセルのカウントが所定の限界値以下であるかどうかの判定がなされる。一実施形態では、所定の限界値は、メモリセルのページについての読み取りプロセスの間に、誤り訂正コード（error correction code、ＥＣＣ）によって訂正することができるビットの数である。失敗したセルの数が所定の限界値以下である場合、プログラミングプロセスは停止することができ、「合格」のステータスがステップ６１４で報告される。この状況では、十分な数のメモリセルが正確にプログラムされており、その結果、完全にプログラムされていない残りのわずかのメモリセルは、読み取りプロセスの間に、ＥＣＣを使用して訂正することができる。いくつかの実施形態では、ステップ６１８で使用される所定の限界値は、今後の／追加の誤りを見越して、読み取りプロセスの間に誤り訂正コード（ＥＣＣ）によって訂正することができるビットの数より小さい。１ページに対する全てのメモリセルよりも少ないメモリセルをプログラムする場合、又は、１個のデータ状態のみ（又は全ての状態よりも少ない状態）に対するカウントを比較する場合、所定の限界値は、メモリセルのページの読み取りプロセスの間にＥＣＣによって訂正することができるビットの数の（比例した、又は比例しない）一部とすることができる。いくつかの実施形態では、限界値は予め決められていない。代わりに、限界値は、そのページについて既にカウントされた誤りの数、実施されるプログラム－消去のサイクル数、又は他の基準に基づいて変化する。
【0091】
失敗したメモリセルの数が所定の限界値以上である場合、プログラミングプロセスはステップ６２０に進み、プログラムカウンタＰＣはプログラム限界値（program limit value、ＰＬ）と照合される。プログラム限界値の実施例としては、６、１２、１６、１９、２０及び３０が挙げられるが、他の値を使用することもできる。プログラムカウンタＰＣがプログラム限界値ＰＬ以上である場合、プログラムプロセスは失敗したとみなされ、不合格のステータスがステップ６２４で報告される。プログラムカウンタＰＣがプログラム限界値ＰＬ未満である場合、プロセスはステップ６２６に進み、このステップの間に、プログラムカウンタＰＣは１だけインクリメントされ、プログラミング電圧信号Ｖｐｇｍは、次の大きさにステップアップされる。例えば、次のパルスの大きさは、ステップサイズΔＶｐｇｍ（例えば、０．１～１．０ボルトのステップサイズ）だけ前のパルスよりも大きい。ステップ６２６の後、このプロセスはステップ６０４にループして戻り、別のプログラムパルスが選択ワード線に印加され、その結果、図６のプログラミングプロセスの別の反復（ステップ６０４～６２６）が実行される。
【0092】
（メモリダイ２００又はメモリ構造ダイ２０１上の）メモリ構造２０２内のメモリセルが、セル当たり４ビットのモード（ＱＬＣ、Ｘ４、又は４ページコードとも呼ばれる）でプログラムされ得るか、又はセル当たり３ビットのモード（ＴＬＣ、Ｘ３、又は３ページコードとも呼ばれる）でプログラムされ得る技術が本明細書で開示される。一実施形態では、（メモリダイ２００又は制御ダイ２１１のいずれか上の）システム制御論理２６０は、Ｘ４プログラミングアルゴリズム及びＸ３プログラミングアルゴリズムを実行することができる。プログラミングのための論理回路の量を低減するために、Ｘ４プログラミングのために使用される論理回路のうちの少なくともいくつかは、Ｘ３プログラミングのためにも使用される。一実施形態では、論理回路は、４ビットデータをメモリセルにプログラムするために、ＱＬＣプログラミングアルゴリズム（グレーコード及び論理）を実装してもよい。一実施形態では、論理回路はまた、３ビットデータをメモリセルにプログラムするために、ＱＬＣプログラミングアルゴリズムに基づくＴＬＣプログラミングアルゴリズム（グレーコード及び論理）を実装してもよい。しかしながら、ＱＬＣプログラミングアルゴリズムに基づくＴＬＣプログラミングの場合、メモリセルを検証する際の技術的な課題が生じる。本明細書で開示される論理回路の一実施形態は、ＴＬＣプログラミングがＱＬＣプログラミングアルゴリズムに基づくときに、スマート検証を実行する。
【0093】
一実施形態では、既存のＱＬＣグレーコードを使用して、ＴＬＣグレーコードを生成する。図７Ａ１は、１６個のデータ状態を表すために使用される例示的なＱＬＣグレーコード７００ａ１の表である。特に、ＱＬＣグレーコード７００ａ１は、１６個のデータ状態Ｓ０、Ｓ１．．．Ｓ１５に対する下部ページ（lower page、ＬＰ）ビット、中央ページ（middle page、ＭＰ）ビット、上部ページ（upper page、ＵＰ）ビット、及び上部ページ（top page、ＴＰ）ビットに対する値を示す。例えば、状態Ｓ３に対して、ＬＰ、ＭＰ、ＵＰ及びＴＰビットは、それぞれ１１０１であり、状態Ｓ９に対して、ＬＰ、ＭＰ、ＵＰ及びＴＰビットは、それぞれ００１０であり、以下同様である。
【0094】
例示的なＱＬＣグレーコード７００ａ１は、「３－４－４－４コード」と呼ばれることがあり、これは、ページ毎の読み出しレベルの数を指し、読み出しレベルは、通常、０～１又は１～０への遷移で発生する。したがって、図７Ａ１の例では、ＬＰに対する３つの読み出しレベル（Ｓ４～Ｓ５への遷移、Ｓ１０～Ｓ１１への遷移、及びＳ１３～Ｓ１４への遷移）、ＭＰに対する４つの読み出しレベル（Ｓ３～Ｓ４への遷移、Ｓ５～Ｓ６への遷移、Ｓ８～Ｓ９への遷移、及びＳ１４～Ｓ１５への遷移）、ＵＰに対する４つの読み出しレベル（Ｓ１～Ｓ２への遷移、Ｓ７～Ｓ８への遷移、Ｓ９～Ｓ１０への遷移、及びＳ１１～Ｓ１２への遷移）、並びにＴＰに対する４つの読み出しレベル（Ｓ０～Ｓ１への遷移、Ｓ２～Ｓ３への遷移、Ｓ６～Ｓ７への遷移、及びＳ１２～Ｓ１３への遷移）が存在する。当業者であれば、図７Ａ１の例示的なＱＬＣグレーコード７００ａ１以外のＱＬＣグレーコードが使用され得ることを理解するであろう。
【0095】
実施形態では、ＴＬＣグレーコードは、ＬＰ、ＭＰ、ＵＰ及びＴＰのうちの１つの全てのビットを１又は０に設定することによって、ＱＬＣグレーコードから生成される。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、ＵＰ＝１を設定する。ＱＬＣグレーコード７００ａ１は、ＵＰ＝１である全てのデータ状態を破線で示す。図７Ａ２は、ＵＰ＝１に設定することによって、図７Ａ１の例示的なＱＬＣグレーコード７００ａ１から生成され得る例示的なＴＬＣグレーコード７００ａ２の表である。すなわち、ＱＬＣデータ状態Ｓ０、Ｓ１、Ｓ８、Ｓ９及びＳ１２～Ｓ１５に対してＵＰ＝１である。ユーザデータは、図７Ａ２に示すように、ＬＰ、ＭＰ及びＴＰの３つのページ分のデータとして入力される。
【0096】
例示的なＴＬＣグレーコード７００ａ２は、「２－３－２コード」と呼ばれることがあり、これは、ページ毎の読み出しレベルの数を指し、読み出しレベルは、通常、０～１又は１～０への遷移で発生する。したがって、図７Ａ２の例では、ＬＰに対する３つの読み出しレベル（Ｓ１～Ｓ８への遷移、Ｓ９～Ｓ１２への遷移、及びＳ１３～Ｓ１４への遷移）、ＭＰに対する２つの読み出しレベル（Ｓ８～Ｓ９への遷移及びＳ１４～Ｓ１５への遷移）、並びにＴＰに対する２つの読み出しレベル（Ｓ０～Ｓ１への遷移、及びＳ１２～Ｓ１３への遷移）が存在する。
【0097】
図７Ａ３は、ＵＰ＝１である図７Ａ１の例示的なＱＬＣグレーコード７００ａ１から生成された、例示的なＴＬＣグレーコード７００ａ２を使用してプログラムされた、各メモリセルが３ビットのデータを記憶するＸ３プログラミングモードの閾値電圧Ｖｔｈ分布の一実施形態を示す。この例に示すように、状態Ｓ２～Ｓ７及びＳ１０～Ｓ１１は、それらの状態に割り当てられたメモリセルを有していない。したがって、以下の８個の状態：Ｓ０、Ｓ１、Ｓ８、Ｓ９、Ｓ１２、Ｓ１３、Ｓ１４、及びＳ１５が残り、これらはそれぞれ、ＴＬＣ状態「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」として割り当てられる。
【0098】
一実施形態では、データラッチのうちの１つ（例えば、ＵＰデータラッチ）は、１の値に強制され、次いで、ダイ（例えば、２００、２１１）上のＸ４論理は、ＱＬＣプログラミングアルゴリズムを実装して、メモリセルをＴＬＣメモリセルとしてプログラムする。１６個のデータ状態の代わりに、図７Ａ３又は図７Ａ４の例示的な閾値電圧Ｖｔｈ分布に示すように、８個のデータ状態が生じる。
【0099】
図７Ａ３の閾値電圧Ｖｔｈ分布がそのまま使用されてもよいが、代替的に、閾値電圧Ｖｔｈ分布がより均等に離間されてもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、７個のプログラムデータ状態Ｓ１、Ｓ８、Ｓ９、Ｓ１２、Ｓ１３、Ｓ１４、及びＳ１５の検証レベルＶｖ１、Ｖｖ８、Ｖｖ９、Ｖｖ１２、Ｖｖ１３、Ｖｖ１４、及びＶｖ１５をそれぞれ調整し、その結果、閾値電圧Ｖｔｈ分布は、図７Ａ４に示される例示的な閾値電圧Ｖｔｈ分布（検証レベルＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ、及びＶｖＧを有する）のように、より均一に離間される。
【0100】
いくつかの実施形態では、Ｘ４プログラミングのために、スマート検証が実行される。スマート検証は、スキップ検証と呼ぶこともできる。Ｘ４プログラミングのスマート検証の一実施形態では、システムは、直前の状態の検証電圧を上回るＶｔを有するメモリセルの数がある所定の数を超えるかどうかに基づいて、どのプログラムループが特定の状態の検証を開始するかを判定する。例えば、Ｓ２状態のＸ４プログラミング検証は、所定の数のメモリセルがＳ１状態のＶｖ１電圧を上回るＶｔを有するまでスキップされてもよく、Ｓ３状態の検証は、所定の数のメモリセルがＳ２状態のＶｖ２電圧を上回るＶｔを有するまでスキップされてもよい、などである。このスマート検証は、検証動作の総数を低減し、それによって時間、電力及び／又は電流を節約するのに有効である。また、このスマート検証は、特定の開始の検証がプログラムループの高すぎるところで開始する場合に起こり得る、メモリセルのオーバープログラミングを回避するのに有効である。
【0101】
しかしながら、Ｘ３プログラミングの一実施形態のためのＸ４プログラミングのために使用される論理回路のうちの少なくともいくつかの再利用は、Ｘ３プログラミング時のスマート検証に対する技術的課題を提示する。図７Ａ３を参照すると、Ｘ３プログラミングモードにおいては、１６個のＸ４状態のうちの８つが使用され、１６個のＸ４状態のうちの８つが使用されないことに留意されたい。その結果、Ｘ３モードにおける状態のうちのいくつかは、Ｘ３モードにおいて使用されていないＸ４モードの状態に続く。例えば、Ｂ状態（Ｓ８に対応）は、Ｘ４モードからＳ７に続く。Ｓ７がＸ３モードにおいて使用されないという事実は、Ｘ４プログラミングアルゴリズムに基づくＸ３プログラミングモードにおけるＢ状態のスマート検証に対する技術的課題を提示する。また、Ｄ状態（Ｓ１２に対応する）は、Ｘ４モードからＳ１１に続くことに留意されたい。Ｓ１１がＸ３モードにおいて使用されないという事実は、Ｘ４プログラミングアルゴリズムに基づくＸ３プログラミングモードにおけるＤ状態のスマート検証において技術的課題を提示する。
【0102】
一実施形態では、システムは、スマート検証を使用して、特定の状態がＸ４モードからの使用済み状態に続く場合、どのＰＶループがＸ３モードにおける特定の状態の検証を開始するかを判定する。例えば、図７Ａ３を参照すると、Ｃ、Ｅ、Ｆ、及びＧ状態はそれぞれ、Ｘ４モードからの使用済み状態の直後である。したがって、システムは、所定の数のメモリセルがＶｖＢを上回るＶｔを有するまでＣ状態の検証をスキップし、所定の数のメモリセルがＶｖＤを上回るＶｔを有するまでＥ状態の検証をスキップし、所定の数のメモリセルがＶｖＥを上回るＶｔを有するまでＦ状態の検証をスキップし、所定の数のメモリセルがＶｖＦを上回るＶｔを有するまでＧ状態の検証をスキップしてもよい。「スマートＰＣＶ」という用語は、図７Ａ３において、このようにして検証が実行され得るＸ３状態を示すために使用される。
【0103】
実施形態では、Ｘ３モードにおける特定の状態がＸ４モードにおける未使用状態に続く場合、システムは、異なる試験を使用して、どのＰＶループが検証を始めるかを判定してもよい。例えば、システムは、Ｃ状態の検証が始まってから所定の数のプログラムループ後にＤ状態の検証を始めてもよい。そうすることで、ＶｖＣを上回るＶｔを有するメモリセルの数のカウントに基づいて判定を行う必要がなくなり、これにより、Ｘ３プログラミングのためにＸ４プログラミング論理の少なくとも一部を使用する一実施形態では、プログラミング論理が簡略化される。図７Ａ３のＤ状態は、Ｃ状態の検証が開始された後、所定の数のプログラムループの後にＤ状態検証が始まることを示すために、「手動ＰＣＶ」とラベル付けされている。
【0104】
場合によっては、スマート検証を使用することは、特定の状態がＸ４モードからの未使用状態に続く場合であっても、スマート検証を使用するのに十分に重要である。図７Ａ３のＢ状態が、その例である。一実施形態では、メモリシステムは、所定の数のメモリセルがＶｖＡを上回るＶｔを有するまで、Ｂ状態の検証をスキップする。一実施形態では、検証は、Ｂ状態のスマート検証と組み合わせて、Ｂ状態を上回る状態の検証は、先行する状態の検証が始まった後、所定の数のＰＶループを始める。例えば、Ｃ状態の検証は、Ｂ状態の検証が始まった後に１つのＰＶループを開始してもよく、Ｄ状態の検証は、Ｃ状態の検証が始まった後に１つのＰＶループを開始してもよいなどである。直前の状態の後に所定の数のＰＶループの検証を開始することは、本明細書において手動ＰＣＶと呼ばれる。したがって、Ｃ、Ｄ、Ｅ、Ｆ、及びＧ状態がスマート検証を有する必要はない。代わりに、手動ＰＣＶは、Ｂ状態のスマートＰＣＶと組み合わせて、Ｃ、Ｄ、Ｅ、Ｆ、及びＧ状態のために使用され得る。この本例では、スマート検証は、Ｂ状態についてのみ使用され、これは、Ｘ３プログラミングモードにおける効率的かつ正確な検証をサポートするために、Ｘ４プログラミング論理回路に対する修正を簡略化する。例えば、オーバープログラミングの重大なリスクなしに、検証動作の数を低く保つことができる。
【0105】
図８は、Ｘ３プログラムモード及びＸ４プログラムモードの両方を使用するメモリシステムにおける状態依存スマート検証のプロセス８００の一実施形態のフローチャートである。一実施形態では、プロセス８００は、ＮＡＮＤメモリセルをプログラムするために使用される。一実施形態では、ブロックのあるセットがＴＬＣデータに使用され、ブロックの別のセットがＱＬＣデータに使用される。したがって、Ｘ３モード及びＸ４モードの両方で同じグループのメモリセルがプログラムされる必要はない。しかしながら、任意選択的に、同じグループのメモリセルが異なる時間にＴＬＣデータ及びＱＬＣデータを記憶することができる。一実施形態では、プロセス８００は、メモリダイ２００の１つ以上の制御回路（例えば、システム制御論理２６０、列制御回路２１０、行制御回路２２０）によって実行される。一実施形態では、プロセス８００は、制御ダイ２１１の１つ以上の制御回路（例えば、システム制御論理２６０、列制御回路２１０、行制御回路２２０）によって実行される。プロセス８００におけるステップは、説明の便宜上、特定の順序で示されている。
【0106】
ステップ８０２は、４ビットコードを使用してメモリ構造２０２内のメモリセルの第１のグループをプログラムすることを含む。４ビットコードの一例を図７Ａ１に示す。ステップ８０２はまた、スマート検証を実行することを含んでもよい。４ビットコードは、１６個の状態（例えば、Ｓ０～Ｓ１５）及び４つのページ（例えば、ＬＰ、ＭＰ、ＵＰ、ＴＰ）を有する。ステップ８０２のスマート検証の一実施形態では、特定の状態の検証は、特定の数のセルが特定の状態の直前の状態の検証電圧を上回るＶｔを有した後に、所定の数のＰＶループを始める。状態は、閾値電圧に基づいて順序付けられる。第２の状態の直前の第１の状態とは、第１の状態の検証電圧が閾値電圧において次に低いことを意味する。
【0107】
ステップ８０４は、３ビットコードを使用してメモリ構造２０２内のメモリセルの第２のグループをプログラムすることを含む。４ビットコードの一例を図７Ａ２に示す。３ビットコードは、４ビットコードの１６個の状態のうちの８つを有する。例えば、図７Ａ２において、３ビットコードは、状態Ｓ０、Ｓ１、Ｓ８、Ｓ９、Ｓ１２、Ｓ１３、Ｓ１４、及びＳ１５を有する。これらの８個の状態は、未使用ページがデフォルト値を有する４ビットコードからの状態に基づく。図７Ａの例では、未使用ページはＵＰである。使用される状態は、この例では、ＵＰが１の値を有する状態である。４ビットコードからの他の状態が３ビットコードで使用される例を以下に説明する。
【0108】
ステップ８０４ａは、３ビットコードにおける状態のセットの各状態をどのＰＶループが検証すべきかを判定することを含む。一実施形態では、ステップ８０４ａは、本明細書においてスマートＰＶＣと呼ばれるものを実行する。特定の状態のスマートＰＶＣの一実施形態では、メモリシステムは、特定の状態のすぐ下の検証電圧を上回るＶｔを有するメモリセルの数をカウントする。検証は、カウントが特定の数に達した後、次のＰＶループ（又は何らかの他の所定の数のＰＶループ）を始める。例えば、Ｅ状態の検証は、特定の数のセルがＤ状態の検証電圧を上回るＶｔを有した後に、次のＰＶループを始めてもよい。ステップ８０４は、ステップ８０４ａで判定されたＰＶループ上の各特定の状態の検証を始めることである。特定の状態の検証が始まると、その特定の状態は、その特定の状態を目標とするメモリセルがプログラミングを完了したと判定されるまで、各ＰＶループで検証される（ステップ８０４ｃ）。
【0109】
図９は、メモリセルを検証するための１つの可能な方式を示す。この技法は、各プログラムパルスの後に検証をまだ合格していない全ての状態を検証することを含む。この例は、パルス９０２の後に７個の状態が検証され、パルス９０４の後に７個の状態が検証されるＴＬＣの場合である。例示のために、Ａ状態は、パルス９０４の後にプログラミングを終了したものとして検証され、パルス９０６の後には検証されない。この技法は、非常に多数のプログラムパルスをもたらし、したがって遅くなり、大幅な電流及び／又は電力を消費する。
【0110】
図９に示された技術に対する可能な進歩は、より早いＰＶループでより高いＶｔ状態のいくつかの検証をスキップすることである。しかしながら、そのようなスキッピングの技術的課題のうちの１つは、プログラミング速度においてダイ毎にかなりの変動があり得ることである。図１０Ａ及び図１０Ｂは、異なる速度でプログラムする２つの異なるダイのプログラミングプロセスの一部分を示す。図１０Ａは、単一のプログラムパルスの後、メモリセルのうちのいくつかがＶａＶ（Ａ状態検証電圧）を上回るＶｔを有する場合を示す。図１０Ｂは、ＶａＶを上回るＶｔを有するメモリセルのいずれかに対して３つのプログラムパルスを要する場合を示す。Ｂ状態の検証が第１のＰＶループに対してスキップされ、第２のＰＶループ上で開始される方式を考える。方式などがは、図１０Ａのより高速なプログラミングの場合にうまく機能することができる。しかしながら、方式などは、図１０Ｂの場合に必要とされるよりも早く検証する。ここで、Ｂ状態の検証が最初の３つのＰＶループに対してスキップされ、第４のＰＶループで開始される方式を考える。方式などは、図１０Ｂのより高速でより低速の場合にうまく機能することができる。しかしながら、方式などは、図１０Ａの場合にオーバープログラミングをもたらす可能性がある。オーバープログラミングは、ＥＣＣによって訂正することができない誤りにつながり得るので、オーバープログラミングは回避されるべきである。図１１は、より低速又はより高速のプログラミングダイがあるかどうかにかかわらず、オーバープログラミングを防止する可能な方式を示す。図１１は、１１個のプログラムパルス１１０２－１～１１０２－１１を示す。図１１において、Ａ状態の検証は、検証パルス１１０４によって示されるように、第１のプログラムパルス１１０２－１の後に開始する。Ｂ状態の検証は、検証パルス１１０６によって示されるように、第２のプログラムパルス１１０２－２の後に開始する。Ｃ状態の検証は、検証パルス１１０８によって示されるように、第３のプログラムパルス１１０２－３の後に開始する。Ｄ状態の検証は、検証パルス１１１０によって示されるように、第４のプログラムパルス１１０２－４の後に開始する。Ｅ状態の検証は、検証パルス１１１２によって示されるように、第５のプログラムパルス１１０２－５の後に開始する。Ｆ状態の検証は、検証パルス１１１４によって示されるように、第６のプログラムパルス１１０２－６の後に開始し、Ｇ状態の検証は、検証パルス１１１６によって示されるように、第７のプログラムパルス１１０２－７の後に開始する。状態の検証は、いくつかのセルを除く全てのセルがその状態に達した後に停止することができる。図１１に示される技法は、各状態の検証が所定のＰＶループで開始するため、実装が比較的簡単であり得る。しかしながら、図１１に示される技法は、図１０Ａの例のような、より高速なプログラミングダイに対して不必要な検証を有する。実際には、高い割合のダイが、図１０Ａの例のように比較的高速にプログラムしてもよい。
【0111】
図１２は、Ｘ３プログラミングのためのスマート検証方式の一実施形態を示す。この方式は、Ｘ４プログラミングも実行するダイ上の論理回路によって実行されてもよい。更に、スマート検証方式は、Ｘ４プログラミング論理回路の大幅な部分がＸ３プログラミングに使用されることを可能にする。図１２は、１１個のプログラムパルス１２０２－１～１２０２－１１を示す。図１２に示すスマート検証の一実施形態は、１～ｎ個のプログラム／検証（ＰＶ）ループ（パルス１２０４）に対してＡ状態のみを検証する。したがって、Ｂ状態からＧ状態までの検証は、１～ｎ個のＰＶループに対してスキップされ、検証動作の総数が低減される。この判定は、Ａ状態検証レベルを上回るＶｔを有するメモリセルのカウントに基づく。例として、図１２ではｎは３つのＰＶループとして示されているが、ｎは３より小さくても大きくてもよい。特定の数のメモリセルがＡ状態検証を上回るＶｔを有した後、次のＰＶループにおいてＢ状態検証（パルス１２０６）が始まる。Ｃ状態からＧ状態までの検証は、直前の状態について検証が開始した後、所定の数のＰＶループを始める。例えば、Ｃ状態（パルス１２０８）の検証は、Ｂ状態の検証が始まった後に１つのＰＶループを始め、Ｄ状態（パルス１２１０）の検証は、Ｃ状態の検証が始まった後に１つのＰＶループを始め、Ｅ状態（パルス１２１２）の検証は、Ｄ状態の検証が始まった後に１つのＰＶループを始め、Ｆ状態（パルス１２１４）の検証は、Ｅ状態の検証が始まった後に１つのＰＶループを始め、Ｇ状態（パルス１２１６）の検証は、Ｆ状態の検証が始まった後に１つのＰＶループを始める。この例では、次の状態の検証を始めるために待つＰＶループの数は１である。しかしながら、２つ以上のＰＶループを使用することができる。また、全ての状態が直前の状態の検証後に同じ数のＰＶループを待つ必要はない。図１１及び図１２の例を比較すると、それは各々の場合、プログラミングを完了するのに１１個のプログラムパルスを要したことが示されている。ただし、図１１では２９個の検証パルスを使用したのに対して、図１２では１７個の検証パルスしか使用していない。したがって、図１２の実施形態は、図１１の例と比較して、時間、電流及び／又は電力の大幅な節約を表す。更に、Ａ状態検証レベルを上回るＶｔを有するメモリセルのカウントにより、図１２の実施形態は、オーバープログラミングの重大なリスクを提示しない。
【0112】
図１２に示される実施形態は、Ｂ状態についてスマートＰＶＣを使用し、Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態について手動ＰＶＣを使用するものとして参照され得る。したがって、本実施形態は、スマートＰＶＣと手動ＰＶＣとを組み合わせる。図１３は、Ｘ３プログラミングのためにスマートＰＶＣと手動ＰＶＣとを組み合わせるプロセス１３００の一実施形態のフロー図である。プロセス１３００は、図８のステップ８０４の一実施形態についての更なる詳細を提供する。ステップ１３０２は、プログラムされるべきメモリセルに接続された選択ワード線にプログラムパルスを印加することを含む。メモリセルは、選択ワード線に接続されるサブブロックのうちの１つのサブブロック内のメモリセルだけであってもよい。メモリセルは、本明細書において、メモリセルの物理ページと呼ばれてもよい。一実施形態では、物理ページは、約１６キロバイトのメモリセルを有する。
【0113】
ステップ１３０４は、選択ワード線にＡ状態検証基準電圧を印加することを含む。ステップ１３０４はまた、セルのＶｔがＡ状態検証基準電圧である場合に、Ａ状態を目標とするセルが更なるプログラミングを受けることを禁止することを含む。
【0114】
ステップ１３０６は、Ａ状態検証基準レベルを上回るＶｔを有するメモリセルの数（Ｎ）をカウントすることを含む。ステップ１３０８は、メモリセルの数（Ｎ）が閾値数よりも大きいかどうかの判定である。閾値数は、実装形態によって変わり得る。例えば、閾値数は、約１０個のセル、約１００個のセル、又は何らかの他の数である。メモリセルの数（Ｎ）がまだ閾値に達していない場合、次いで、プロセスはステップ１３０２に戻り、別のプログラムパルスを印加する。メモリセルの数（Ｎ）が閾値に達すると、次いで、プロセスはステップ１３１０に進み、別のプログラムパルスを印加する。
【0115】
ステップ１３１２及び１３１４は、プログラミングプロセス中にＢ～Ｇ状態の検証を始めることを含む。ステップ１３１２は、カウント（Ｎ）が閾値に達した後、所定の数のＰＶループのＢ状態の検証を始めることを含む。これは、第４のＰＶループで開始するものとして図１２に示されているが、カウント（Ｎ）に応じて、第２のＰＶループと同じくらい早いか、又は第４のＰＶループの後であり得る。
【0116】
ステップ１３１４は、直前の状態について検証が開始された後、所定の数のＰＶループのＣ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態の検証を開始することを含む。特定の状態について検証を開始するための条件を述べる別の方法は、メモリセルの数（Ｎ）が閾値数に達した後、所定の数のＰＶループを始めることである。しかしながら、これは、カウントがＡ状態検証レベルに対して行われることを必要とするだけであり、論理回路の設計を大幅に簡略化することに留意されたい。ステップ１３１６は、プログラミングが行われたかどうかの試験を含む（例えば、図６のステップ６１８を参照）。プロセスは、プログラミングが完了するまでステップ１３１０～１３１６をループする。
【0117】
一実施形態は、Ｘ３プログラミングの状態依存スマート検証を含む。例えば、スマートＰＶＣは、Ｘ３状態の第１のセットに使用することができ、手動ＰＶＣは、Ｘ３状態の第２のセットに使用することができる。図１４は、Ｘ３プログラミングの状態依存スマート検証のプロセス１４００の一実施形態のフロー図である。プロセス１４００は、図８のステップ８０４の一実施形態についての更なる詳細を提供する。ステップ１４０２は、プログラムされるべきメモリセルに接続された選択ワード線にプログラムパルスを印加することを含む。メモリセルは、選択ワード線に接続されるサブブロックのうちの１つのサブブロック内のメモリセルだけであってもよい。
【0118】
ステップ１４０４～１４１０は、特定の状態について検証すること、又は検証をスキップすることを説明する。ステップ１４０４～１４１０は、まだ検証を完了していない各状態について実行されてもよい。ステップ１４０４は、特定の状態がＸ３状態の第１のセットにあるか、又はＸ３状態の第２のセットにあるかの判定である。第１のセットは、検証するか又は検証をスキップするかを判定するために、第１の試験が実行されるセットである。第２のセットは、検証するか又は検証をスキップするかを判定するために、第２の試験が実行されるセットである。一実施形態では、第１の試験はスマートＰＶＣ試験であり、第２の試験は手動ＰＶＣ試験である。一実施形態では、第１の状態セットは、４ビット符号化における使用済み状態に続く全ての状態を含む。一実施形態では、状態の第２のセットは、４ビット符号化における未使用状態に続く状態を含むが、４ビット符号化における使用済み状態に続くいかなる状態も含まない。一実施形態では、Ｂ状態は、Ｂ状態が４ビットコード内の使用状態又は未使用状態に続くかどうかにかかわらず、第１のセット内にある。いくつかの例を以下に説明して、更に詳しく説明する。
【0119】
特定の状態が第１のセット内にある場合、第１の試験を使用して、妥当性を検証するか、又はスキップするかを判定する（ステップ１４０６）。特定の状態が第２のセット内にある場合、第２の試験を使用して、妥当性を検証するか、又はスキップするかを判定する（ステップ１４０８）。ステップ１４１０は、試験結果に基づいて妥当性を検証するか、又はスキップすることのいずれかを含む。ステップ１４１２は、考慮すべき別の状態が存在するかどうかの判定を含む。そうである場合、ステップ１４０４～１４１０は、次の状態に対して繰り返される。このＰＶループの検証が実行された後、ステップ１４１４において、プログラミングが完了したかどうかの判定が行われる。そうである場合、ステップ１４０２で次のＰＶループを開始する。
【0120】
図１５は、Ｘ３プログラミングの状態依存スマート検証のプロセス１５００の別の実施形態のフロー図である。プロセス１５００は、図８のステップ８０４の一実施形態についての更なる詳細を提供する。ステップ１５０２は、プログラムされるべきメモリセルに接続された選択ワード線にプログラムパルスを印加することを含む。メモリセルは、選択ワード線に接続されるサブブロックのうちの１つのサブブロック内のメモリセルだけであってもよい。
【0121】
ステップ１５０４～１５１０は、特定の状態について検証すること、又は検証をスキップすることを説明する。ステップ１５０４は、特定の状態が４ビットコードからの未使用状態によって先行されるかどうかの判定である。そうである場合、システムは、ステップ１５０６において、十分なセルが直前の状態の検証基準を上回るＶｔを有するときに検証が始まると判定する。
【0122】
状態が未使用状態によって先行される場合、システムは、ステップ１５０８において、直前の状態の検証を始めた後に所定の数のＰＶループの検証を始めると判定する。一実施形態では、例外がＢ状態について行われ、Ｂ状態は、Ｂ状態が未使用状態の後に続く場合であってもステップ１５０６のように試験される。
【0123】
ステップ１５１０は、試験結果に基づいて妥当性を検証するか、又は検証をスキップすることのいずれかを含む。ステップ１５１２は、考慮すべき別の状態が存在するかどうかの判定を含む。そうである場合、ステップ１５０４～１５１０は、次の状態に対して繰り返される。このＰＶループの検証が実行された後、ステップ１５１４において、プログラミングが完了したかどうかの判定が行われる。そうである場合、ステップ１５１２で次のＰＶループを開始する。
【0124】
本明細書で説明したように、いくつかの実施形態では、メモリシステムは、Ｘ３状態が、使用されているか、又は使用されていないかのいずれのＸ４状態によって先行されるかに基づいて、スマートＰＣＶを使用するか手動ＰＣＶを使用するかを判定する。いくつかの実施形態では、使用済みＸ４状態によって先行されるＸ３状態は、スマートＰＣＶを受け、未使用Ｘ４状態によって先行されるＸ３状態は、手動ＰＣＶを受けてもよい。しかしながら、一実施形態では、未使用Ｘ４状態によって先行される場合であってもスマートＰＣＶを受信してもよいＢ状態について例外が行われる。次に、いくつかの異なる４ビットコード及び対応する３ビットコードについて説明する。
【0125】
図７Ａ１～図７Ａ４に示す実施形態では、ＴＬＣグレーコードは、ＵＰの全てのビットを１に設定することによって、ＱＬＣグレーコードから生成される。上述したように、実施形態では、ＴＬＣグレーコードは、ＬＰ、ＭＰ、ＵＰ及びＴＰのうちの１つの全てのビットを１又は０に設定することによって、ＱＬＣグレーコードから生成される。したがって、代替実施形態では、ＵＰの全てのビットを０に設定することによって、ＱＬＣグレーコードからＴＬＣグレーコードを生成してもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、ＵＰ＝０に設定する。
【0126】
例えば、図１６Ｂ１は、１６個のデータ状態を表すために使用される例示的なＱＬＣグレーコード１６００ｂ１の表であり、ＵＰ＝０である全てのデータ状態を破線で示す。図１６Ｂ２は、ＵＰ＝０に設定することによって、図１６Ｂ１の例示的なＱＬＣグレーコード１６００ｂ１から生成され得る例示的なＴＬＣグレーコード１６００ｂ２の表である。すなわち、ＱＬＣデータ状態Ｓ２～Ｓ７及びＳ１０～Ｓ１１に対してＵＰ＝０である。ユーザデータは、図１６Ｂ２に示すように、ＬＰ、ＭＰ及びＴＰの３つのページ分のデータとして入力される。
【0127】
図１６Ｂ３は、ＵＰ＝０である図１６Ｂ１の例示的なＱＬＣグレーコード１６００ｂ１から生成された例示的なＴＬＣグレーコード１６００ｂ２を使用してプログラムされた、各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。この例に示すように、状態Ｓ０～Ｓ１、Ｓ８～Ｓ９、及びＳ１２～Ｓ１５は、それらの状態に割り当てられたメモリセルを有していない。したがって、以下の８個の状態：Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ１０、及びＳ１１が残り、これらはそれぞれ、ＴＬＣ状態「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」として割り当てられる。
【0128】
一実施形態では、データラッチのうちの１つ（例えば、ＵＰデータラッチ）は、０の値に強制され、次いで、メモリダイ２００又は制御ダイ２１１上のＸ４論理は、ＱＬＣプログラムを実装して、メモリセルをＴＬＣメモリセルとしてプログラムする。１６個のデータ状態の代わりに、図１６Ｂ３に示される例示的な閾値電圧Ｖｔｈ分布のような８個のデータ状態が生じる。
【0129】
図１６Ｂ３の閾値電圧Ｖｔｈ分布がそのまま使用されてもよいが、代替的に、閾値電圧Ｖｔｈ分布がより均等に離間されてもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、８個のプログラムデータ状態Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ１０、及びＳ１１の検証レベルＶｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、Ｖｖ７、Ｖｖ１０、及びＶｖ１１をそれぞれ調整し、その結果、閾値電圧Ｖｔｈ分布は、図１６Ｂ４に示される例示的な閾値電圧Ｖｔｈ分布のように、より均一に離間される。
【0130】
図１６Ｂ３は、一実施形態では、スマートＰＣＶがＢ、Ｃ、Ｄ、Ｅ、及びＧ状態のために使用されることを示しており、その理由は、それらがそれぞれ４ビット符号化における使用済み状態に続くからである。しかしながら、手動ＰＣＶは、４ビット符号化から未使用状態（Ｓ９）に続くので、Ｆ状態の一実施形態において使用される。
【0131】
図１６Ｃ１～図１６Ｃ４は、ＴＰの全てのビットを１に設定することによって、ＱＬＣグレーコードからＴＬＣグレーコードが生成される更に別の代替実施形態を示す。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２及び列デコーダ２１２のうちの１つ以上）は、ＴＰ＝１を設定する。
【0132】
図１６Ｃ１は、１６個のデータ状態を表すために使用される例示的なＱＬＣグレーコード１６００ｃ１の表であり、ＴＰ＝１である全てのデータ状態を破線で示す。図１６Ｃ２は、ＴＰ＝１に設定することによって、図１６Ｃ１の例示的なＱＬＣグレーコード１６００ｃ１から生成され得る例示的なＴＬＣグレーコード１６００ｃ２の表である。すなわち、ＱＬＣデータ状態Ｓ０、Ｓ３～Ｓ６、及びＳ１３～Ｓ１５に対してＴＰ＝１である。ユーザデータは、図１６Ｃ２に示すように、ＬＰ、ＭＰ及びＴＰの３つのページ分のデータとして入力される。
【0133】
図１６Ｃ３は、ＴＰ＝１である図１６Ｃ１の例示的なＱＬＣグレーコード１６００ｃ１から生成された例示的なＴＬＣグレーコード１６００ｃ２を使用してプログラムされた、各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。この例に示すように、状態Ｓ１～Ｓ２及びＳ７～Ｓ１２は、これらの状態に割り当てられたメモリセルを有していない。したがって、以下の８個の状態：Ｓ０、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ１３、Ｓ１４、及びＳ１５が残り、これらはそれぞれ、ＴＬＣ状態「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」として割り当てられる。
【0134】
一実施形態では、データラッチのうちの１つ（例えば、ＴＰデータラッチ）は、１の値に強制され、次いで、メモリダイ上のＸ４論理は、ＱＬＣプログラムを実装して、メモリセルをＴＬＣメモリセルとしてプログラムする。１６個のデータ状態の代わりに、図１６Ｃ３の例示的な閾値電圧Ｖｔｈ分布に示すように、８個のデータ状態が生じる。
【0135】
図１６Ｃ３の閾値電圧Ｖｔｈ分布がそのまま使用されてもよいが、代替的に、閾値電圧Ｖｔｈ分布がより均等に離間されてもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、８個のプログラムデータ状態Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ１３、Ｓ１４、及びＳ１５の検証レベルＶｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、Ｖｖ１３、Ｖｖ１４、及びＶｖ１５をそれぞれ調整し、その結果、閾値電圧Ｖｔｈ分布は、図１６Ｃ４に示される例示的な閾値電圧Ｖｔｈ分布のように、より均一に離間される。
【0136】
図１６Ｃ３は、一実施形態では、スマートＰＣＶがＢ、Ｃ、Ｄ、Ｆ、及びＧ状態のために使用されることを示しており、その理由は、それらがそれぞれ４ビット符号化における使用済み状態に続くからである。しかしながら、手動ＰＣＶは、４ビット符号化から未使用状態（Ｓ１２）に続くので、Ｅ状態の一実施形態において使用される。
【0137】
図１６Ｄ１～図１６Ｄ４は、ＴＰの全てのビットを０に設定することによって、ＱＬＣグレーコードからＴＬＣグレーコードが生成される更に別の代替実施形態を示す。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、ＴＰ＝０に設定する。
【0138】
図１６Ｄ１は、１６個のデータ状態を表すために使用される例示的なＱＬＣグレーコード１６００ｄ１の表であり、ＴＰ＝０である全てのデータ状態を破線で示す。図１６Ｄ２は、ＴＰ＝０に設定することによって、図１６Ｄ１の例示的なＱＬＣグレーコード１６００ｄ１から生成され得る例示的なＴＬＣグレーコード１６００ｄ２の表である。すなわち、ＱＬＣデータ状態Ｓ１～Ｓ２及びＳ７～Ｓ１２に対してＴＰ＝０である。ユーザデータは、図１６Ｄ２に示すように、ＬＰ、ＭＰ及びＴＰの３つのページ分のデータとして入力される。
【0139】
図１６Ｄ３は、ＴＰ＝０である図１６Ｄ１の例示的なＱＬＣグレーコード１６００ｄ１から生成された、例示的なＴＬＣグレーコード１６００ｄ２を使用してプログラムされた、各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。この例に示すように、状態Ｓ０、Ｓ３～Ｓ６及びＳ１３～Ｓ１５は、これらの状態に割り当てられたメモリセルを有していない。したがって、以下の８個の状態：Ｓ１、Ｓ２、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、及びＳ１２が残り、これらはそれぞれ、ＴＬＣ状態「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」として割り当てられる。
【0140】
一実施形態では、データラッチのうちの１つ（例えば、ＴＰデータラッチ）は、０の値に強制され、次いで、メモリダイ上のＸ４論理は、ＱＬＣプログラムを実装して、メモリセルをＴＬＣメモリセルとしてプログラムする。１６個のデータ状態の代わりに、図１６Ｄ３に示すように、８個のデータ状態が生じる。
【0141】
図１６Ｄ３の閾値電圧Ｖｔｈ分布がそのまま使用されてもよいが、代替的に、閾値電圧Ｖｔｈ分布がより均等に離間されてもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、８個のプログラムデータ状態Ｓ１、Ｓ２、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、及びＳ１２の検証レベルＶｖ１、Ｖｖ２、Ｖｖ７、Ｖｖ８、Ｖｖ９、Ｖｖ１０、Ｖｖ１１、及びＶｖ１２をそれぞれ調整し、その結果、閾値電圧Ｖｔｈ分布は、図１６Ｄ４に示される例示的な閾値電圧Ｖｔｈ分布のように、より均一に離間される。
【0142】
図１６Ｄ３は、一実施形態では、スマートＰＣＶがＣ、Ｄ、Ｅ、Ｆ、及びＧ状態のために使用されることを示しており、その理由は、それらがそれぞれ４ビット符号化における使用済み状態に続くからである。Ｂ状態は、未使用状態（Ｓ６）に続く。一実施形態では、例外がＢ状態について行われ、スマートＰＣＶは、未使用状態に続くＢ状態にもかかわらず使用される。任意選択的に、手動ＰＶＣは、未使用Ｘ４状態に続くので、Ｂ状態のために使用することができる。
【0143】
図１６Ｅ１～図１６Ｅ４は、ＭＰの全てのビットを１に設定することによって、ＱＬＣグレーコードからＴＬＣグレーコードが生成される更に別の代替実施形態を示す。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、ＭＰ＝１を設定する。
【0144】
図１６Ｅ１は、１６個のデータ状態を表すために使用される例示的なＱＬＣグレーコード１６００ｅ１の表であり、ＭＰ＝１である全てのデータ状態を破線で示す。図１６Ｅ２は、ＭＰ＝１に設定することによって、図１６Ｅ１の例示的なＱＬＣグレーコード１６００ｅ１から生成され得る例示的なＴＬＣグレーコード１６００ｅ２の表である。すなわち、ＱＬＣデータ状態Ｓ０～Ｓ３、Ｓ６～Ｓ８及びＳ１５に対してＭＰ＝１である。ユーザデータは、図１６Ｅ２に示すように、ＬＰ、ＭＰ及びＴＰの３つのページ分のデータとして入力される。
【0145】
図１６Ｅ３は、ＭＰ＝１である図１６Ｅ１の例示的なＱＬＣグレーコード１６００ｅ１から生成された、例示的なＴＬＣグレーコード１６００ｅ２を使用してプログラムされた、各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。この例に示すように、状態Ｓ４～Ｓ５及びＳ９～Ｓ１４は、それらの状態に割り当てられたメモリセルを有していない。したがって、以下の８個の状態：Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ６、Ｓ７、Ｓ８、及びＳ１５が残り、これらはそれぞれ、ＴＬＣ状態「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」として割り当てられる。
【0146】
一実施形態では、データラッチのうちの１つ（例えば、ＭＰデータラッチ）は、１の値に強制され、次いで、メモリダイ上のＸ４論理は、ＱＬＣプログラムを実装して、メモリセルをＴＬＣメモリセルとしてプログラムする。１６個のデータ状態の代わりに、図１６Ｅ３に示すように、８個のデータ状態が生じる。
【0147】
なお、図１６Ｅ３の閾値電圧Ｖｔｈ分布をそのまま用いてもよいが、代替的に、閾値電圧Ｖｔｈ分布がより均等に離間されてもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、８個のプログラムデータ状態Ｓ１、Ｓ２、Ｓ３、Ｓ６、Ｓ７、Ｓ８、及びＳ１５の検証レベルＶｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ６、Ｖｖ７、Ｖｖ８、及びＶｖ１５をそれぞれ調整し、その結果、閾値電圧Ｖｔｈ分布は、図１６Ｅ４に示される例示的な閾値電圧Ｖｔｈ分布のように、より均一に離間される。
【0148】
図１６Ｅ３は、一実施形態では、スマートＰＣＶがＢ、Ｃ、Ｅ、及びＦ状態のために使用されることを示しており、その理由は、それらがそれぞれ４ビット符号化における使用済み状態に続くからである。手動ＰＶＣは、未使用Ｘ４状態（Ｓ５）に続くので、Ｄ状態に使用される。手動ＰＶＣは、未使用Ｘ４状態（Ｓ１４）に続くので、Ｇ状態にも使用される。
【0149】
図１６Ｆ１～図１６Ｆ４は、ＭＰの全てのビットを０に設定することによって、ＱＬＣグレーコードからＴＬＣグレーコードが生成される更に別の代替実施形態を示す。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、ＭＰ＝０に設定する。
【0150】
図１６Ｆ１は、１６個のデータ状態を表すために使用される例示的なＱＬＣグレーコード１６００ｆ１の表であり、ＭＰ＝０である全てのデータ状態を破線で示す。図１６Ｆ２は、ＭＰ＝０に設定することによって、図１６Ｆ１の例示的なＱＬＣグレーコード１６００ｆ１から生成され得る例示的なＴＬＣグレーコード１６００ｆ２の表である。すなわち、ＱＬＣデータ状態Ｓ４～Ｓ５及びＳ９～Ｓ１４に対してＭＰ＝０である。ユーザデータは、図１６Ｆ２に示すように、ＬＰ、ＭＰ及びＴＰの３つのページ分のデータとして入力される。
【0151】
図１６Ｆ３は、ＭＰ＝０である図１６Ｆ１の例示的なＱＬＣグレーコード１６００ｆ１から生成された、例示的なＴＬＣグレーコード１６００ｆ２を使用してプログラムされた、各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。この例に示すように、状態Ｓ０～Ｓ３、Ｓ６～Ｓ８、及びＳ１５は、それらの状態に割り当てられたメモリセルを有していない。したがって、以下の８個の状態：Ｓ４、Ｓ５、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、及びＳ１４が残り、これらはそれぞれ、ＴＬＣ状態「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」として割り当てられる。
【0152】
一実施形態では、データラッチのうちの１つ（例えば、ＭＰデータラッチ）は、０の値に強制され、次いで、メモリダイ上のＸ４論理は、ＱＬＣプログラムを実装して、メモリセルをＴＬＣメモリセルとしてプログラムする。１６個のデータ状態の代わりに、図１６Ｆ３に示すように、８個のデータ状態が生じる。
【0153】
図１６Ｆ３の閾値電圧Ｖｔｈ分布がそのまま使用されてもよいが、代替的に、閾値電圧Ｖｔｈ分布がより均等に離間されてもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、８個のプログラムデータ状態Ｓ４、Ｓ５、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、及びＳ１４の検証レベルＶｖ４、Ｖｖ５、Ｖｖ９、Ｖｖ１０、Ｖｖ１１、Ｖｖ１２、Ｖｖ１３、及びＶｖ１４をそれぞれ調整し、その結果、閾値電圧Ｖｔｈ分布は、図１６Ｆ４に示される例示的な閾値電圧Ｖｔｈ分布のように、より均一に離間される。
【0154】
図１６Ｆ３は、一実施形態では、スマートＰＣＶがＣ、Ｄ、Ｅ、Ｆ及びＧ状態のために使用されることを示しており、その理由は、それらがそれぞれ４ビット符号化における使用済み状態に続くからである。Ｂ状態は、未使用状態（Ｓ８）に続く。一実施形態では、例外がＢ状態について行われ、スマートＰＣＶは、未使用状態に続くＢ状態にもかかわらず使用される。任意選択的に、手動ＰＶＣは、未使用Ｘ４状態に続くので、Ｂ状態のために使用することができる。
【0155】
図１６Ｇ１～図１６Ｇ４は、ＬＰの全てのビットを１に設定することによって、ＱＬＣグレーコードからＴＬＣグレーコードが生成される更に別の代替実施形態を示す。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、ＬＰ＝１を設定する。
【0156】
特に、図１６Ｇ１は、１６個のデータ状態を表すために使用される例示的なＱＬＣグレーコード１６００ｇ１の表であり、ＬＰ＝１である全てのデータ状態を破線で示す。図１６Ｇ２は、ＬＰ＝１に設定することによって、図１６Ｇ１の例示的なＱＬＣグレーコード１６００ｇ１から生成され得る例示的なＴＬＣグレーコード１６００ｇ２の表である。すなわち、ＱＬＣデータ状態Ｓ０～Ｓ４及びＳ１１～Ｓ１３に対してＬＰ＝１である。ユーザデータは、図１６Ｇ２に示すように、ＬＰ、ＭＰ及びＴＰの３つのページ分のデータとして入力される。
【0157】
図１６Ｇ３は、ＬＰ＝１である図１６Ｇ１の例示的なＱＬＣグレーコード１６００ｇ１から生成された、例示的なＴＬＣグレーコード１６００ｇ２を使用してプログラムされた、各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。この例に示すように、状態Ｓ５～Ｓ１０及びＳ１４～Ｓ１５は、それらの状態に割り当てられたメモリセルを有していない。したがって、以下の８個の状態：Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ１１、Ｓ１２、及びＳ１３が残り、これらはそれぞれ、ＴＬＣ状態「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」として割り当てられる。
【0158】
一実施形態では、データラッチのうちの１つ（例えば、ＬＰデータラッチ）は、１の値に強制され、次いで、メモリダイ上のＸ４論理は、ＱＬＣプログラムを実装して、メモリセルをＴＬＣメモリセルとしてプログラムする。１６個のデータ状態の代わりに、図１６Ｇ３に示すように、８個のデータ状態が生じる。
【0159】
図１６Ｇ３の閾値電圧Ｖｔｈ分布がそのまま使用されてもよいが、代替的に、閾値電圧Ｖｔｈ分布がより均等に離間されてもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、８個のプログラムデータ状態Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ１１、Ｓ１２、及びＳ１３の検証レベルＶｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ１１、Ｖｖ１２、及びＶｖ１３をそれぞれ調整し、その結果、閾値電圧Ｖｔｈ分布は、図１６Ｇ４に示される例示的な閾値電圧Ｖｔｈ分布のように、より均一に離間される。
【0160】
図１６Ｇ３は、一実施形態では、スマートＰＣＶがＢ、Ｃ、Ｄ、Ｆ及びＧ状態のために使用されることを示しており、その理由は、それらがそれぞれ４ビット符号化における使用済み状態に続くからである。手動ＰＣＶは、未使用Ｘ４状態（Ｓ１０）に続くので、Ｅ状態に使用される。
【0161】
図１６Ｈ１～図１６Ｈ４は、ＬＰの全てのビットを０に設定することによって、ＱＬＣグレーコードからＴＬＣグレーコードが生成される更に別の実施形態を示す。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、ＬＰ＝０に設定する。
【0162】
図１６Ｈ１は、１６個のデータ状態を表すために使用される例示的なＱＬＣグレーコード１６００ｈ１の表であり、ＬＰ＝０である全てのデータ状態を破線で示す。図１６Ｈ２は、ＬＰ＝０に設定することによって、図１６Ｈ１の例示的なＱＬＣグレーコード１６００ｈ１から生成され得る例示的なＴＬＣグレーコード１６００ｈ２の表である。すなわち、ＱＬＣデータ状態Ｓ５～Ｓ１０及びＳ１４～Ｓ１５に対してＬＰ＝０である。ユーザデータは、図１６Ｈ２に示すように、ＬＰ、ＭＰ及びＴＰの３つのページ分のデータとして入力される。
【0163】
図１６Ｈ３は、ＬＰ＝０である図１６Ｈ１の例示的なＱＬＣグレーコード１６００ｈ１から生成された、例示的なＴＬＣグレーコード１６００ｈ２を使用してプログラムされた、各メモリセルが３ビットのデータを記憶する８状態メモリデバイスの閾値電圧Ｖｔｈ分布の一実施形態を示す。この例に示すように、状態Ｓ０～Ｓ４及びＳ１１～Ｓ１３は、それらの状態に割り当てられたメモリセルを有していない。したがって、以下の８個の状態：Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１４、及びＳ１５が残り、これらはそれぞれ、ＴＬＣ状態「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、及び「Ｇ」として割り当てられる。
【0164】
一実施形態では、データラッチのうちの１つ（例えば、ＬＰデータラッチ）は、０の値に強制され、次いで、メモリダイ上のＸ４論理は、ＱＬＣプログラムを実装して、メモリセルをＴＬＣメモリセルとしてプログラムする。１６個のデータ状態の代わりに、図１６Ｈ３に示すように、８個のデータ状態が生じる。
【0165】
図１６Ｈ３の閾値電圧Ｖｔｈ分布がそのまま使用されてもよいが、代替的に、閾値電圧Ｖｔｈ分布がより均等に離間されてもよい。一実施形態では、制御回路（例えば、システム制御論理２６０、読み出し／書き込み回路２２５、行デコーダ２２２、及び列デコーダ２１２のうちの１つ以上）は、８個のプログラムデータ状態Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１４、及びＳ１５の検証レベルＶｖ５、Ｖｖ６、Ｖｖ７、Ｖｖ８、Ｖｖ９、Ｖｖ１０、Ｖｖ１４、及びＶｖ１５をそれぞれ調整し、その結果、閾値電圧Ｖｔｈ分布は、図１６Ｈ４に示される例示的な閾値電圧Ｖｔｈ分布のように、より均一に離間される。
【0166】
図１６Ｈ３は、一実施形態では、スマートＰＣＶがＢ、Ｃ、Ｄ、Ｅ及びＧ状態のために使用されることを示しており、その理由は、それらがそれぞれ４ビット符号化における使用済み状態に続くからである。手動ＰＣＶは、未使用Ｘ４状態（Ｓ１３）に続くので、Ｆ状態に使用される。
【0167】
Ｘ３プログラムモードのためのスマート検証を有するメモリシステムのための技法が、本明細書で開示される。Ｘ３モードは、Ｘ４モードの４ビットグレーコードに基づく３ビットグレーコードを使用する。３ビットグレーコードを４ビットグレーコードに基づかせることによって、Ｘ４プログラミングに使用される論理のかなりの部分を、Ｘ３プログラミングにも使用することができる。しかしながら、３ビットグレーコードは、４ビットグレーコードからの１６個の状態のうちの８つしか使用しないので、３ビットグレーコードを使用する検証には技術的な課題が生じる。特に、Ｘ４プログラミングモードにおいてどの状態が検証をスキップすべきかを判定する論理は、Ｘ３プログラミングモードにおいて検証をスキップするために使用するのに適していない場合がある。Ｘ４プログラミングモードからのプログラミング論理のかなりの部分がＸ３プログラミングモードにおいて使用されることを依然として可能にしながら、Ｘ３プログラミングモードにおける状態の検証をスキップする技術が、本明細書で開示される。
【0168】
上記に鑑みて、第１の実施形態は、不揮発性メモリセルを備えるメモリ構造に接続するように構成された１つ以上の制御回路を含み、１つ以上の制御回路は、１６個の状態及び４つのページを有する４ビットコードを使用して、メモリ構造内のメモリセルの第１のグループをプログラムするように構成されている。１つ以上の制御回路は、４つのページのうちの３つのページに基づく３ビットコードを使用して、メモリ構造内のメモリセルの第２のグループをプログラムするように構成されている。３ビットコードは、４ビットコードの未使用ページがデフォルト値を含む、４ビットコードの１６個の状態のうちの８個の状態を含む。１つ以上の制御回路は、８個の状態のうちの１個以上の状態の第１のセットの各特定の状態について、閾値電圧にある特定の状態の直前の状態の検証電圧を上回る閾値電圧を有するメモリセルの数が所定の数よりも大きいかどうかに基づいて判定されるプログラム検証ループの間に、３ビットコードを使用したプログラミングの間に検証を始めるように構成されている。
【0169】
第２の実施形態では、第１の実施形態を促進するために、１つ以上の制御回路は、８個の状態のうちの１個以上の状態の第２のセットの各特定の状態について、閾値電圧にある特定の状態の直前の状態を検証することを始めた後の所定の数のプログラム検証ループに基づいて判定されたプログラム検証ループの間に、３ビットコードを使用したプログラミングの間に検証を始めるように更に構成されている。
【0170】
第３の実施形態では、第１又は第２の実施形態を促進するために、８個の状態は、消去状態、並びに増加する閾値電圧にあるＡ状態、Ｂ状態、Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含む。第１のセットは、Ｂ状態を含む。
【0171】
第４の実施形態では、第１～第３の実施形態のいずれかを促進するために、第２のセットは、Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含む。
【0172】
第５の実施形態では、第１～第４の実施形態のいずれかを促進するために、第１のセットは、３ビットコードでも使用される４ビットコード内の状態の直後の３ビットコード内の全ての状態を含む。
【0173】
第６の実施形態では、第１～第５の実施形態のいずれかを促進するために、８個の状態は、消去状態、並びに増加する閾値電圧にあるＡ状態、Ｂ状態、Ｃ状態、Ｄ状態、Ｅ状態、Ｆ状態、及びＧ状態を含む。第１のセットは、Ｂ状態が、３ビットコードにおいても使用される４ビットコードにおける状態に続くかどうか、又はＢ状態が、３ビットコードにおいて使用されない４ビットコードにおける状態に続くどうかのＢ状態を含む。
【0174】
第７の実施形態では、第１～第６の実施形態のいずれかを促進するために、第２のセットは、３ビットコードにおいて使用されない４ビットコードにおける状態の直後であるが、３ビットコードにおいても使用される４ビットコードにおけるいかなる状態も含まない３ビットコードにおける状態を含む。
【0175】
第８の実施形態では、第１～第７の実施形態のいずれかを促進するために、４ビットコードの４つのページのうちの３つに基づいて、３ビットコードを使用してメモリ構造内のメモリセルの第２のグループをプログラムすることは、１つ以上の制御回路が、３つのデータページを、メモリセルに関連付けられたデータラッチの対応する第３のセットにロードすること、及びデフォルト値を、メモリセルに関連付けられたデータラッチの第４のセットにロードすることであって、デフォルト値が、データラッチの第４のセット内の全てのデータラッチについて同じである、ロードすることを行うように更に構成されていることを含む。
【0176】
第９の実施形態では、第８の実施形態を促進するために、１つ以上の制御回路は、データラッチの対応する３つのセット内の３つのデータページ、及びデータラッチの第４のセット内のデフォルト値を考慮するプログラミングアルゴリズムに基づいて、３つのデータページをメモリセルにプログラムするように更に構成されている。
【0177】
一実施形態は、不揮発性記憶装置を動作させる方法を含む。この方法は、３つのデータページをデータラッチの対応する３つのセットにロードすることを含む。この方法は、デフォルト値をデータラッチの第４のセットにロードすることであって、デフォルト値が、第４のセット内の全てのラッチについて同じである、ロードすることを含む。この方法は、３つのデータページを不揮発性記憶装置内のメモリセルのグループにプログラムすることであって、３つのデータページが、Ａ状態及びＢ状態を含む８つの閾値電圧分布としてプログラムされ、ｉ）所定の数のメモリセルがＡ状態の検証電圧を上回る閾値電圧を有する前に、Ｂ状態各プログラム検証ループの検証をスキップすること、及びｉｉ）所定の数のメモリセルがＡ状態の検証電圧を上回る閾値電圧を有した後に、次のプログラム検証ループでＢ状態の検証を始めることを含む、プログラムすることを含む。
【0178】
一実施形態は、ＮＡＮＤメモリセルを含むメモリ構造と、メモリ構造と通信している１つ以上の制御回路と、を含む不揮発性記憶システムを含む。１つ以上の制御回路は、１６個のデータ状態を有する４ページグレーコードを使用して、メモリ構造内のＮＡＮＤメモリセルの第１のグループをプログラムするように構成されている。１つ以上の制御回路は、１６個のデータ状態のうちの８個のデータ状態に基づいて、３ページグレーコードを使用して、メモリ構造内のＮＡＮＤメモリセルの第２のグループをプログラムするように構成されており、８個のデータ状態は、３ページグレーコード内で連続的に順序付けられる。１つ以上の制御回路は、第１の試験に基づいて、３ページグレーコードの１個以上のデータ状態の第１のセットに対する特定のプログラム検証ループの検証をスキップするかどうかを判定するように構成されている。１つ以上の制御回路は、第２の試験に基づいて、３ページグレーコードの１個以上のデータ状態の第２のセットに対する特定のプログラム検証ループの検証をスキップするかどうかを判定するように構成されている。
【0179】
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。
【0180】
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ以上の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、１つ以上の介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
【0181】
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
【0182】
本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
【0183】
本明細書の目的のために、物体の「組」という用語は、物体のうちの１つ以上の物体の「組」を指すことがある。
【0184】
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。多くの修正形態及び変形形態が、上記の教示に鑑みて可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。本範囲は、本明細書に添付の請求項によって定義されることが意図されている。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図4】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図6】
【図7A1】
【図7A2】
【図7A3】
【図7A4】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16B1】
【図16B2】
【図16B3】
【図16B4】
【図16C1】
【図16C2】
【図16C3】
【図16C4】
【図16D1】
【図16D2】
【図16D3】
【図16D4】
【図16E1】
【図16E2】
【図16E3】
【図16E4】
【図16F1】
【図16F2】
【図16F3】
【図16F4】
【図16G1】
【図16G2】
【図16G3】
【図16G4】
【図16H1】
【図16H2】
【図16H3】
【図16H4】
【外国語明細書】