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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000319
(43)【公開日】2024-01-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20231225BHJP
H10B 41/27 20230101ALI20231225BHJP
H01L 21/336 20060101ALI20231225BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022099042
(22)【出願日】2022-06-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】荒井 伸也
(72)【発明者】
【氏名】田口 雄太
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR21
5F083PR40
5F101BA02
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】製造歩留まりを向上させる。
【解決手段】実施形態によれば、半導体装置は、基板２０１を含む第１チップ２０と、第１面（貼合面）で第１チップと貼り合わされた第２チップ１０とを含む。第１チップ及び第２チップの各々は、素子領域ＥＲとチップ端部を含む端部領域ＫＲとを有する。第１チップは、端部領域の第１面に配置され、電気的に非接続状態とされた複数の第１電極２１１ｄｋを含む。第２チップは、端部領域の第１面に配置され、電気的に非接続状態とされ、複数の第１電極とそれぞれ接する複数の第２電極１１０ｄｋを含む。
【選択図】図５
【解決手段】実施形態によれば、半導体装置は、基板２０１を含む第１チップ２０と、第１面（貼合面）で第１チップと貼り合わされた第２チップ１０とを含む。第１チップ及び第２チップの各々は、素子領域ＥＲとチップ端部を含む端部領域ＫＲとを有する。第１チップは、端部領域の第１面に配置され、電気的に非接続状態とされた複数の第１電極２１１ｄｋを含む。第２チップは、端部領域の第１面に配置され、電気的に非接続状態とされ、複数の第１電極とそれぞれ接する複数の第２電極１１０ｄｋを含む。
【選択図】図５
【特許請求の範囲】
【請求項1】
基板を含む第１チップと、
第１面で前記第１チップと貼り合わされた第２チップと
を備え、
前記第１チップ及び前記第２チップの各々は、素子領域と、チップ端部を含む端部領域とを有し、
前記第１チップは、前記端部領域の前記第１面に配置され、電気的に非接続状態とされた複数の第１電極を含み、
前記第２チップは、前記端部領域の前記第１面に配置され、電気的に非接続状態とされ、前記複数の第１電極とそれぞれ接する複数の第２電極を含む、
半導体装置。
第１面で前記第１チップと貼り合わされた第２チップと
を備え、
前記第１チップ及び前記第２チップの各々は、素子領域と、チップ端部を含む端部領域とを有し、
前記第１チップは、前記端部領域の前記第１面に配置され、電気的に非接続状態とされた複数の第１電極を含み、
前記第２チップは、前記端部領域の前記第１面に配置され、電気的に非接続状態とされ、前記複数の第１電極とそれぞれ接する複数の第２電極を含む、
半導体装置。
【請求項2】
前記端部領域は、
前記複数の第１電極及び前記複数の第２電極が配置される電極配置領域と、
前記電極配置領域を囲み、いかなる電極も配置されていない最外縁領域と
を含む、
請求項１に記載の半導体装置。
前記複数の第１電極及び前記複数の第２電極が配置される電極配置領域と、
前記電極配置領域を囲み、いかなる電極も配置されていない最外縁領域と
を含む、
請求項１に記載の半導体装置。
【請求項3】
基板を含む第１チップと、
第１面で前記第１チップと貼り合わされた第２チップと
を備え、
前記第１チップ及び前記第２チップの各々は、第１領域及び前記第１領域を囲む第２領域を含む素子領域と前記素子領域を囲む第３領域とを有し、
前記第２領域の第１面には、第４領域と第５領域とが設けられ、
前記第１チップは、
前記第４領域に、前記基板に電気的に接続された複数の第１電極が配置され、
前記第５領域に、電気的に非接続状態とされた複数の第１ダミー電極が配置され、
前記第２チップは、
前記第４領域に、外部接続端子に電気的に接続され、前記複数の第１電極とそれぞれ接する複数の第２電極が配置され、
前記第５領域に、電気的に非接続状態とされ、前記複数の第１ダミー電極とそれぞれ接する複数の第２ダミー電極が配置され、
前記第４領域の面積に対して前記複数の第１電極の面積が占める割合と、前記第５領域の面積に対して前記複数の第１ダミー電極の面積が占める割合との差は、５％未満である、
半導体装置。
第１面で前記第１チップと貼り合わされた第２チップと
を備え、
前記第１チップ及び前記第２チップの各々は、第１領域及び前記第１領域を囲む第２領域を含む素子領域と前記素子領域を囲む第３領域とを有し、
前記第２領域の第１面には、第４領域と第５領域とが設けられ、
前記第１チップは、
前記第４領域に、前記基板に電気的に接続された複数の第１電極が配置され、
前記第５領域に、電気的に非接続状態とされた複数の第１ダミー電極が配置され、
前記第２チップは、
前記第４領域に、外部接続端子に電気的に接続され、前記複数の第１電極とそれぞれ接する複数の第２電極が配置され、
前記第５領域に、電気的に非接続状態とされ、前記複数の第１ダミー電極とそれぞれ接する複数の第２ダミー電極が配置され、
前記第４領域の面積に対して前記複数の第１電極の面積が占める割合と、前記第５領域の面積に対して前記複数の第１ダミー電極の面積が占める割合との差は、５％未満である、
半導体装置。
【請求項4】
前記第４領域における前記複数の第２電極の個数は、３個以上であり且つ前記外部接続端子に同電位に接続される、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記第２領域における前記第１領域と前記第３領域との間の幅は、３０μｍ以内である、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体装置の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０２６５３１４号明細書
【特許文献2】米国特許出願公開第２０２１／０２０２４５８号明細書
【特許文献3】米国特許出願公開第２０２１／０３２０１４１号明細書
【特許文献4】米国特許出願公開第２０２１／０３８４２４６号明細書
【特許文献5】米国特許出願公開第２０２０／００３５７３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態では、製造歩留まりを向上した半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、基板を含む第１チップと、第１面で第１チップと貼り合わされた第２チップとを含む。第１チップ及び第２チップの各々は、素子領域とチップ端部を含む端部領域とを有する。第１チップは、端部領域の第１面に配置され、電気的に非接続状態とされた複数の第１電極を含む。第２チップは、端部領域の第１面に配置され、電気的に非接続状態とされ、複数の第１電極とそれぞれ接する複数の第２電極を含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置の全体構成を示すブロック図。
【図2】第１実施形態に係る半導体装置に含まれるメモリセルアレイの回路図。
【図3】第１実施形態に係る半導体装置の貼合構造の概要を示す斜視図。
【図4】第１実施形態に係る半導体装置の平面図。
【図5】第１実施形態に係る半導体装置の貼合面の平面図。
【図6】第１実施形態に係る半導体装置が複数配置されたウェハの平面図。
【図8】第１実施形態に係る半導体装置において、カーフ領域の貼合面における貼合パッドの平面レイアウトの一例を示す平面図。
【図9】第１実施形態に係る半導体装置の断面構造の一例を示す断面図。
【図10】第１実施形態に係る半導体装置における導電体１２０＿１～１２０＿４の平面レイアウトの一例を示す平面図。
【図11】第１実施形態に係る半導体装置における貼合パッドの断面構造の一例を示す断面図。
【図12】第１実施形態に係る半導体装置におけるメモリセルアレイの断面構造の一例を示す断面図。
【図14】第１実施形態の第１変形例に係る半導体装置の貼合面の平面図。
【図15】第１実施形態の第２変形例に係る半導体装置におけるカーフ領域の交差領域における貼合面の拡大図。
【図16】第１実施形態の第２変形例に係る半導体装置の貼合面の平面図。
【図17】第１実施形態の第３変形例に係る半導体装置の貼合面の平面図。
【図18】第１実施形態の第３変形例に係る半導体装置におけるカーフ領域の交差領域における貼合面の拡大図。
【図19】第１実施形態の第３変形例に係る半導体装置の断面構造の一例を示す断面図。
【図20】第１実施形態の第３変形例に係る半導体装置における導電体１２０＿１～１２０＿６の平面レイアウトの一例を示す平面図。
【図21】第２実施形態に係る半導体装置の平面図。
【図22】第２実施形態に係る半導体装置の貼合面の平面図。
【図23】第２実施形態に係る半導体装置において、アクティブパッド領域ＡＲ１における貼合パッドＢＰａ及びダミーパッド領域ＤＡＲにおける貼合パッドＢＰｄｉの平面レイアウトの一例を示す平面図。
【図24】第２実施形態に係る半導体装置において、アクティブパッド領域ＡＲ２における貼合パッドＢＰａの平面レイアウトの一例を示す平面図
【図25】第２実施形態に係る半導体装置の断面構造の一例を示す断面図。
【図26】第２実施形態の変形例に係る半導体装置の貼合面の平面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0008】
１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では、半導体装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
第１実施形態に係る半導体装置について説明する。以下では、半導体装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【0009】
１．１ 構成
１．１．１ 半導体装置の全体構成
まず、図１を参照して、半導体装置１の全体構成の一例について説明する。図１は、半導体装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
１．１．１ 半導体装置の全体構成
まず、図１を参照して、半導体装置１の全体構成の一例について説明する。図１は、半導体装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【0010】
半導体装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。
【0011】
図１に示すように、半導体装置１は、アレイチップ１０と、回路チップ２０とを含む。半導体装置１は、アレイチップ１０と回路チップ２０とを貼り合わせた構造である（以下、「貼合構造」と表記する。
【0012】
アレイチップ１０は、不揮発性のメモリセルトランジスタのアレイが設けられたチップである。回路チップ２０は、アレイチップ１０を制御する回路が設けられたチップである。本実施形態の半導体装置１は、アレイチップ１０と、回路チップ２０とを貼り合わせて形成される。以下、アレイチップ１０と回路チップ２０とのいずれかを限定しない場合は、単に「チップ」と表記する。なお、アレイチップ１０は、複数設けられてもよい。この場合、回路チップ２０上に複数のアレイチップ１０が積層されるように貼り合わされてもよい。
【0013】
アレイチップ１０は、１つまたは複数のメモリセルアレイ１１を含む。メモリセルアレイ１１は、不揮発のメモリセルトランジスタが三次元に配置された領域である。図１の例では、アレイチップ１０は、１つのメモリセルアレイ１１を含む。
【0014】
回路チップ２０は、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４を含む。
【0015】
シーケンサ２１は、半導体装置１の制御回路である。例えば、シーケンサ２１は、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４に接続される。そして、シーケンサ２１は、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４を制御する。また、シーケンサ２１は、外部コントローラの制御に基づいて、半導体装置１の全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作等を実行する。
【0016】
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作等に用いられる電圧を発生させる回路である。例えば、電圧発生回路２２は、ロウデコーダ２３及びセンスアンプ２４に接続される。電圧発生回路２２は、発生した電圧を、ロウデコーダ２３及びセンスアンプ２４等に供給する。
【0017】
ロウデコーダ２３は、ロウアドレスのデコードを行う回路である。ロウアドレスは、メモリセルアレイ１１のロウ方向の配線を指定するアドレス信号である。ロウデコーダ２３は、ロウアドレスのデコード結果に基づいて、電圧発生回路２２から印加された電圧を、メモリセルアレイ１１に供給する。
【0018】
センスアンプ２４は、データの書き込み及び読み出しを行う回路である。センスアンプ２４は、読み出し動作時に、メモリセルアレイ１１から読み出されたデータをセンスする。また、センスアンプ２４は、書き込み動作時に、書き込みデータに応じた電圧をメモリセルアレイ１１に供給する。
【0019】
次に、メモリセルアレイ１１の内部構成について説明する。メモリセルアレイ１１は、複数のブロックＢＬＫを有する。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。ブロックＢＬＫ内の複数のメモリセルトランジスタは、ロウ及びカラムに対応付けられる。図１の例では、メモリセルアレイ１１は、ブロックＢＬＫ０、ＢＬＫ１、及びＢＬＫ２を含む。
【0020】
ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において、一括して選択される複数のＮＡＮＤストリングの集合である。ＮＡＮＤストリングは、直列に接続された複数のメモリセルトランジスタの集合を含む。図１の例では、各ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
【0021】
１．１．２ メモリセルアレイの回路構成
次に、図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２の例は、１つのブロックＢＬＫの回路構成を示している。
次に、図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２の例は、１つのブロックＢＬＫの回路構成を示している。
【0022】
図２に示すように、ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【0023】
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２を含む。図２の例では、ＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの個数は、任意である。
【0024】
メモリセルトランジスタＭＣは、データを不揮発に記憶するメモリ素子である。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積膜を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積膜に絶縁層を用いる。ＦＧ型は、電荷蓄積膜に導電体を用いる。以下では、メモリセルトランジスタＭＣがＭＯＮＯＳ型である場合について説明する。
【0025】
選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択にそれぞれ使用される。ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。
【0026】
ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路は、直列に接続される。選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0027】
同一のブロックＢＬＫ内のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、各ストリングユニットＳＵは、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。
【0028】
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
【0029】
ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳが設けられてもよい。
【0030】
ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、ロウデコーダ２３にそれぞれ接続される。
【0031】
ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳには、同一のカラムアドレスが割り当てられる。各ビット線ＢＬは、センスアンプ２４に接続される。
【0032】
ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0033】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。例えば、書き込み動作及び読み出し動作は、セルユニットＣＵ単位で実行される。
【0034】
【0035】
図３に示すように、アレイチップ１０及び回路チップ２０の各々は、互いに向かい合う面に設けられた複数の貼合パッドＢＰを含む。貼合構造では、アレイチップ１０の貼合パッドＢＰと、回路チップ２０の貼合パッドＢＰとが貼り合わされて、１つの貼合パッドＢＰが形成される。換言すれば、アレイチップ１０に設けられた貼合パッドＢＰを構成する電極（導電体）と、回路チップ２０に設けられた貼合パッドＢＰを構成する電極（導電体）とが貼り合わされることにより、貼合パッドＢＰが形成される。
【0036】
以下では、アレイチップ１０と回路チップ２０とが貼り合わされる面（以下、「貼合面」と表記する）をＸＹ面とする。ＸＹ面において互いに直交する方向をＸ方向及びＹ方向とする。また、ＸＹ平面に略垂直であり、アレイチップ１０から回路チップ２０に向かう方向をＺ１方向とする。ＸＹ平面に略垂直であり、回路チップ２０からアレイチップ１０に向かう方向をＺ２方向とする。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。
【0037】
【0038】
図４に示すように、半導体装置１の平面レイアウトは、大まかに、素子領域ＥＲと、壁領域ＷＲと、外周領域ＯＲと、カーフ領域ＫＲとを含む。更に、素子領域ＥＲは、コア領域ＣＲと、周辺回路領域ＰＲとを含む。
【0039】
素子領域ＥＲは、メモリセルアレイ１１、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４等の半導体装置１を構成する素子が設けられた領域である。
【0040】
コア領域ＣＲは、例えば、素子領域ＥＲの中央部に設けられた矩形の領域である。アレイチップ１０のコア領域ＣＲには、メモリセルアレイ１１が配置される。回路チップ２０のコア領域ＣＲは、ロウデコーダ２３及びセンスアンプ２４が配置され得る。なお、コア領域ＣＲは、任意の形状及び任意の領域に配置され得る。半導体装置１が複数のメモリセルアレイ１１を有する場合、素子領域ＥＲは、複数のコア領域ＣＲを含み得る。
【0041】
周辺回路領域ＰＲは、素子領域ＥＲにおいて、コア領域ＣＲの外周を囲むように設けられた、例えば四角環状の領域である。例えば、周辺回路領域ＰＲには、シーケンサ２１及び電圧発生回路２２等が配置される。または、周辺回路領域ＰＲには、半導体装置１と外部機器との接続に用いられる複数の外部接続端子が配置される。半導体装置１は、外部接続端子を介して、外部機器との信号の送受信を行う。また、半導体装置１は、外部接続端子を介して、外部から電源を供給される。
【0042】
壁領域ＷＲは、素子領域ＥＲの外周を囲むように設けられた、例えば四角環状の領域である。壁領域ＷＲには、半導体装置１の外周を同電位（接地電位ＶＳＳ）に固定して、電源線、ウェル等の電位を安定させるための部材が設けられる。例えば、壁領域ＷＲに設けられた部材は、静電気を基板に逃がす機能を有する。これにより、静電気による素子等の破壊が抑制される。
【0043】
外周領域ＯＲは、壁領域ＷＲを囲むように設けられた、例えば四角環状の領域である。半導体装置１は、ウェハ上に複数形成され、ダイシング工程において、チップ毎に切り分けられる。外周領域ＯＲは、例えばダイシング工程において、半導体装置１の端部にクラックや層間絶縁膜等の剥離が発生した際、半導体装置１の内側にクラックあるいは剥離が到達するのを抑制するために設けられる。
【0044】
カーフ領域ＫＲは、外周領域ＯＲの外周を囲むように設けられた、例えば四角環状の領域である。カーフ領域ＫＲは、チップ端部を含む端部領域である。カーフ領域ＫＲは、ウェハ上に形成された複数の半導体装置１の間に設けられた領域である。ダイシング工程において、カーフ領域ＫＲを切断することにより、ウェハ上に形成された複数の半導体装置１がチップ毎に切り分けられる。例えば、カーフ領域ＫＲには、半導体装置１の製造時に使用されるアライメントマーク及び特性チェック用パターン等が設けられる。また、本実施形態のカーフ領域ＫＲには、貼合パッドＢＰが設けられる。カーフ領域ＫＲ内の構造体は、ダイシング工程によって除去されてもよい。
【0045】
１．１．５ 貼合面の平面レイアウト
次に、図５を参照して、貼合面の平面レイアウトの一例について説明する。図５は、貼合面の平面図である。なお、以下で参照される図面において、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
次に、図５を参照して、貼合面の平面レイアウトの一例について説明する。図５は、貼合面の平面図である。なお、以下で参照される図面において、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
【0046】
図５に示すように、素子領域ＥＲの貼合面は、アクティブパッド領域ＡＲ及びダミーパッド領域ＤＲを含む。図５の例では、アクティブパッド領域ＡＲは、素子領域ＥＲの中央近傍に設けられた矩形状の領域である。なお、素子領域ＥＲ内に設けられるアクティブパッド領域ＡＲの個数は任意である。アクティブパッド領域ＡＲは、素子領域ＥＲ内のコア領域ＣＲ及び周辺回路領域ＰＲのいずれにも配置可能である。
【0047】
アクティブパッド領域ＡＲは、貼合パッドＢＰａ（を構成する電極）が配置される領域である。貼合パッドＢＰａは、半導体装置１を動作させる際に、信号または電源の経路として機能する。すなわち、貼合パッドＢＰａは、信号及び電源のいずれかの経路に電気的に接続されるアクティブパッドである。図５の例では、複数の貼合パッドＢＰａが、アクティブパッド領域ＡＲ内において、正方格子状に配置されている。なお、１つのアクティブパッド領域ＡＲ内に配置される貼合パッドＢＰａの個数及び配列は任意である。
【0048】
ダミーパッド領域ＤＲは、複数の貼合パッドＢＰｄｉが配置される領域である。ダミーパッド領域ＤＲは、素子領域ＥＲの貼合面において、アクティブパッド領域ＡＲを除いた領域である。貼合パッドＢＰｄｉは、半導体装置１を動作させる際に、信号及び電源のいずれの経路としても機能しない。すなわち、貼合パッドＢＰｄｉは、信号及び電源のいずれの経路とも電気的に接続されないダミーパッドである。ダミーパッドは、電気的に非接続状態（フローティング状態）とされる。例えば、複数の貼合パッドＢＰｄｉは、正方格子とは異なるパターンで配置される。
【0049】
壁領域ＷＲの貼合面には、貼合パッドＢＰｗ２及びＢＰｗ３が配置される。例えば、貼合パッドＢＰｗ２及びＢＰｗ３は、アレイチップ１０側から回路チップ２０側に静電気を逃がすための放電経路の一部として機能する。貼合パッドＢＰｗ２及びＢＰｗ３は、放電経路に電気的に接続される。例えば、貼合パッドＢＰｗ２及びＢＰｗ３の各々は、略四角形の環状形状を有する。例えば、貼合パッドＢＰｗ２は、素子領域ＥＲを囲むように配置されている。貼合パッドＢＰｗ３は、貼合パッドＢＰｗ２と離間しつつ、貼合パッドＢＰｗ２を囲むように配置される。なお、貼合パッドＢＰｗ２及びＢＰｗ３は、連続的な環状形状ではなくてもよい。
【0050】
外周領域ＯＲの貼合面には、複数の貼合パッドＢＰｄｏが配置される。貼合パッドＢＰｄｏは、半導体装置１を動作させる際に、信号及び電源のいずれの経路としても機能しない。すなわち、貼合パッドＢＰｄｏは、貼合パッドＢＰｄｉと同様に、ダミーパッドである。例えば、複数の貼合パッドＢＰｄｏは、正方格子とは異なるパターンで配置される。
【0051】
カーフ領域ＫＲの貼合面には、複数の貼合パッドＢＰｄｋが配置される。貼合パッドＢＰｄｋは、半導体装置１を動作させる際に、信号及び電源のいずれの経路としても機能しない。すなわち、貼合パッドＢＰｄｋは、貼合パッドＢＰｄｉ及びＢＰｄｏと同様に、ダミーパッドである。例えば、複数の貼合パッドＢＰｄｋは、正方格子とは異なるパターンで配置される。貼合パッドＢＰｄｋの配置の詳細については後述する。
【0052】
なお、貼合パッドＢＰｄｉ、ＢＰｄｏ、及びＢＰｄｋのパッドサイズ及び配置パターンは、同じであってもよいし、異なっていてもよい。以下、貼合パッドＢＰｄｉ、ＢＰｄｏ、及びＢＰｄｋのいずれかを限定しない場合は、「貼合パッドＢＰｄ」と表記する。
【0053】
１．１．６ カーフ領域における貼合面の平面レイアウト
次に、図６及び図７を参照して、カーフ領域ＫＲにおける貼合面の平面レイアウトの詳細について説明する。図６は、複数の半導体装置１が配置されたウェハの平面図である。図７は、図６におけるカーフ領域ＫＲの交差領域Ｒ１における貼合面の拡大図である。
次に、図６及び図７を参照して、カーフ領域ＫＲにおける貼合面の平面レイアウトの詳細について説明する。図６は、複数の半導体装置１が配置されたウェハの平面図である。図７は、図６におけるカーフ領域ＫＲの交差領域Ｒ１における貼合面の拡大図である。
【0054】
図６に示すように、ダイシング工程前のウェハ上には、カーフ領域ＫＲを間に介在させて、複数の半導体装置１が配置されている。
【0055】
図７に示すように、アライメントパターン及び特性チェック用パターン等を除くカーフ領域ＫＲの貼合面の全面に複数の貼合パッドＢＰｄｋが配置されている。なお、図７の例では、各半導体装置１の外周領域ＯＲとカーフ領域ＫＲとの境界にも貼合パッドＢＰｄが配置されているが、境界部分に貼合パッドＢＰｄが配置されていなくてもよい。
【0056】
１．１．７ 貼合パッドＢＰｄｋの配置パターン及び被覆率
次に、図８を参照して、貼合パッドＢＰｄｋの配置パターン及び被覆率について説明する。被覆率とは、貼合面の或る領域内に配置された複数の貼合パッドＢＰが当該領域に占める面積の割合である。図８は、カーフ領域ＫＲの貼合面における貼合パッドＢＰｄｋの平面レイアウトの一例を示す平面図である。図８の例では、説明を簡略化するため、カーフ領域ＫＲの貼合面を、一辺がＬの正方格子状のマスに分割して示している。そして、貼合パッドＢＰｄｋが、１マスに対応して配置される場合を示している。なお、貼合パッドＢＰｄｋは、１マスに対応して配置されなくてもよい。また、貼合パッドＢＰｄｋのＸＹ平面における形状は、正方形でなくてもよい。
次に、図８を参照して、貼合パッドＢＰｄｋの配置パターン及び被覆率について説明する。被覆率とは、貼合面の或る領域内に配置された複数の貼合パッドＢＰが当該領域に占める面積の割合である。図８は、カーフ領域ＫＲの貼合面における貼合パッドＢＰｄｋの平面レイアウトの一例を示す平面図である。図８の例では、説明を簡略化するため、カーフ領域ＫＲの貼合面を、一辺がＬの正方格子状のマスに分割して示している。そして、貼合パッドＢＰｄｋが、１マスに対応して配置される場合を示している。なお、貼合パッドＢＰｄｋは、１マスに対応して配置されなくてもよい。また、貼合パッドＢＰｄｋのＸＹ平面における形状は、正方形でなくてもよい。
【0057】
図８に示すように、例えば、貼合パッドＢＰｄｋは、１マスに対応して配置される。この場合、貼合パッドＢＰｄｋの面積は、Ｌ２である。以下では、アレイチップ１０または回路チップ２０の貼合面に設けられた貼合パッドＢＰｄｋを構成する電極の面積を、貼合面における貼合パッドＢＰｄｋの面積と定義する。なお、アレイチップ１０の貼合面に設けられた電極と、回路チップ２０の貼合面に設けられた電極との接合面の面積を貼合面における貼合パッドＢＰｄｋの面積としてもよい。
【0058】
貼合パッドＢＰｄｋは、所定のパターンにしたがって配置される。図８の例では、１５×１５マスの単位領域ＵＫＲ内に、１５個の貼合パッドＢＰｄｋが配置されるパターンが示される。この場合、基準となる貼合パッドＢＰｄｋが配置されたマスに対して、Ｘ方向及びＹ方向にそれぞれ４マス及び１マス離れたマス、並びにＸ方向及びＹ方向にそれぞれ１マス及び４マス離れたマスに、更なる貼合パッドＢＰｄｋが配置される。換言すれば、貼合パッドＢＰｄｋは、ＸＹ平面において、三角形（または平行四辺形）の格子状に配置される。貼合パッドＢＰｄｋは、Ｘ方向及びＹ方向とは異なるＡ１方向及びＡ２方向に並んで配置される。Ａ１方向とＡ２方向とが交差する角度をθとすると、角度θは、９０°未満である。角度θ並びにＡ１方向及びＡ２方向における２つの貼合パッドＢＰｄｋ間の距離は、被覆率に基づいて設計される。例えば、角度θまたは２つの貼合パッドＢＰｄｋ間の距離が小さくなると、被覆率は高くなる。
【0059】
以下、貼合パッドＢＰの配列をＸ方向及びＹ方向から傾けてＸＹ平面に配置するパターンを、「ずらし配置」と表記する。ダミーパッド領域ＤＲにおける貼合パッドＢＰｄｉ及び外周領域ＯＲにおける貼合パッドＢＰｄｏは、貼合パッドＢＰｄｋと同様に、ずらし配置とされる。すなわち、ダミーパッドは、ずらし配置とされる。
【0060】
例えば、半導体装置１の製造工程では、アレイチップ１０または回路チップ２０の貼合面において、貼合パッドＢＰを構成する電極（金属材料）がＣＭＰ（Chemical Mechanical Polishing）により研磨される。このとき、ダミーパッドをずらし配置とすることにより、Ｘ方向またはＹ方向に並んで貼合パッドＢＰが配置された場合と比較して、ＣＭＰによる平坦性が向上される。また、アレイチップ１０が形成されたウェハと回路チップ２０が形成されたウェハとを貼り合わせる貼合工程では、例えば、ウェハの中心部から端部に向かって貼合が進行する。このとき、貼合面が絶縁体である場合と、金属である場合とで貼り合わせが進む速度（進貼速度）が異なる。ダミーパッドをずらし配置とするにより、進貼速度のばらつきが低減されるため、貼合不良が抑制される。
【0061】
次に、被覆率について説明する。貼合パッドＢＰｄｋの被覆率は、例えば、単位領域ＵＫＲの面積に占める貼合パッドＢＰｄｋの面積の割合として算出される。カーフ領域ＫＲの貼合面における貼合パッドＢＰｄｋの被覆率は、５％以上１５％以下となるように設計される。
【0062】
例えば、貼合面のＣＭＰでは、被覆率が高くなると、貼合パッドＢＰ及び貼合パッドＢＰ間の絶縁膜を含めた領域全体の研磨量が大きくなる。例えば、カーフ領域ＫＲにおける貼合パッドＢＰｄｋの被覆率が５％未満であると、外周領域ＯＲの全体の研磨量に対してカーフ領域ＫＲの全体の研磨量が小さくなる。このため、貼合面において、外周領域ＯＲに対してカーフ領域ＫＲが凸状となる段差が生じる。段差が生じると、貼合工程において、外周領域ＯＲとカーフ領域ＫＲとの境界近傍で、ボイドが発生し、貼合不良が発生する可能性が高くなる。
【0063】
また、カーフ領域ＫＲの貼合面における貼合パッドＢＰｄｋの被覆率が１５％より高くなると、カーフ領域ＫＲにおいて貼合パッドＢＰｄｋを構成する金属（電極）の比率が高くなる。このため、ダイシング工程において、カーフ領域ＫＲをブレード等で切断する際に、チッピング等が発生しやすくなり、チップ切断が困難になる。
【0064】
【0065】
図９に示すように、半導体装置１は、アレイチップ１０と回路チップ２０が貼り合わされた貼合構造を有する。アレイチップ１０は、半導体層１０１、絶縁層１０２、１１１、１１２、１１３、１１４、１１５、１１７、１１８、及び１２１、配線層１０３、１０６、１０８、及び１１６、導電体１０４、１０５、１０７、１０９、１２０、及び１３０、電極１１０、表面保護層１１９、並びにメモリピラーＭＰを含む。電極１１０は、電極１１０ａ、１１０ｄｉ、１１０ｗ２、１１０ｗ３、１１０ｄｏ、及び１１０ｄｋを含む。回路チップ２０は、半導体基板２０１、Ｎ型不純物拡散領域ＮＷ、Ｐ型不純物拡散領域ＰＷ、トランジスタＴＲ、ゲート絶縁膜２０２、ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、電極２１１、並びに絶縁層２１２及び２１３を含む。電極２１１は、電極２１１ａ、２１１ｄｉ、２１１ｗ２、２１１ｗ３、２１１ｄｏ、及び２１１ｄｋを含む。
【0066】
１．１．８．１ アレイチップの断面構造
引き続き、図９を参照して、アレイチップ１０の断面構造について説明する。
引き続き、図９を参照して、アレイチップ１０の断面構造について説明する。
【0067】
１．１．８．１．１ コア領域の構造
まず、アレイチップ１０のコア領域ＣＲについて説明する。アレイチップ１０のコア領域ＣＲには、メモリセルアレイ１１及びメモリセルアレイ１１と回路チップ２０とを接続するための各種配線が設けられる。
まず、アレイチップ１０のコア領域ＣＲについて説明する。アレイチップ１０のコア領域ＣＲには、メモリセルアレイ１１及びメモリセルアレイ１１と回路チップ２０とを接続するための各種配線が設けられる。
【0068】
半導体層１０１は、Ｘ方向及びＹ方向に延びる。コア領域ＣＲに設けられた半導体層１０１は、ソース線ＳＬとして機能する。例えば、半導体層１０１は、シリコンを含む。コア領域ＣＲでは、Ｚ１方向における半導体層１０１の上面上に、複数の絶縁層１０２と複数の配線層１０３とが一層ずつ交互に積層されている。図９の例では、１０層の絶縁層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。換言すれば、回路チップ２０と半導体層１０１との間に、Ｚ方向に離れて積層された複数の配線層１０３が設けられている。配線層１０３は、Ｘ方向に延びる。複数の配線層１０３は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。絶縁層１０２は、絶縁材料として、酸化シリコン（ＳｉＯ）を含む。配線層１０３は、例えば、導電材料としてタングステン（Ｗ）を含む。
【0069】
コア領域ＣＲには、複数のメモリピラーＭＰが設けられる。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、例えば、Ｚ方向に延びる円柱形状を有する。メモリピラーＭＰは、複数の絶縁層１０２及び複数の配線層１０３を貫通（通過）する。メモリピラーＭＰのＺ２方向の端部（底面）は、半導体層１０１に達する。メモリピラーＭＰは、Ｚ方向に延びる半導体層を含む。メモリピラーＭＰ内の半導体層の一部は、半導体層１０１と接する。メモリピラーＭＰの構造の詳細については、後述する。
【0070】
Ｚ１方向におけるメモリピラーＭＰの上面上には、導電体１０４が設けられる。導電体１０４は、例えば、Ｚ方向に延びる円柱形状を有する。Ｚ１方向における導電体１０４の上面上には、導電体１０５が設けられる。コア領域ＣＲに設けられた導電体１０５は、例えば、Ｚ方向に延びる円柱形状を有する。更に、Ｚ１方向における導電体１０５の上面上には、配線層１０６が設けられる。コア領域ＣＲには、例えば、Ｘ方向に並び、各々がＹ方向に延びる複数の配線層１０６が設けられる。複数のメモリピラーＭＰの各々は、導電体１０４及び１０５を介して、複数の配線層１０６のいずれかに電気的に接続される。メモリピラーＭＰが接続された配線層１０６は、ビット線ＢＬとして機能する。導電体１０４は、例えば、タングステンを含む。導電体１０５及び配線層１０６は、例えば、銅（Ｃｕ）を含む。
【0071】
Ｚ１方向における配線層１０６の上面上には、導電体１０７が設けられる。コア領域ＣＲに設けられた導電体１０７は、例えば、Ｚ方向に延びる円柱形状を有する。Ｚ１方向における導電体１０７の上面上には、配線層１０８が設けられる。Ｚ１方向における配線層１０８の上面上には、導電体１０９が設けられる。コア領域ＣＲに設けられた導電体１０９は、例えば、Ｚ方向に延びる円柱形状を有する。コア領域ＣＲにおいて、Ｚ１方向における導電体１０９の上面上には、電極１１０ａが設けられる。電極１１０ａは、回路チップ２０の電極２１１ａと接する。電極１１０ａ及び２１１ａは、貼合パッドＢＰａとして機能する。
【0072】
コア領域ＣＲにおける複数の配線層１０６の各々は、導電体１０７、配線層１０８、及び導電体１０９を介して、いずれかの電極１１０ａに電気的に接続される。導電体１０７及び１０９、配線層１０８、並びに電極１１０ａは、例えば、導電材料として銅を含む。なお、配線層１０６と電極１１０ａとの間に設けられる配線層の層数は、任意である。
【0073】
また、図９では図示が省略されているが、コア領域ＣＲには、上述したメモリピラーＭＰ（及び配線層１０６）と回路チップ２０との間を電気的に接続する電極１１０ａ以外にも、配線層１０３と回路チップ２０との間を電気的に接続する電極１１０ａが設けられる。
【0074】
絶縁層１１１は、絶縁層１０２、配線層１０３、メモリピラーＭＰ、導電体１０４、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を覆うように設けられる。Ｚ１方向における絶縁層１１１の上面上には、絶縁層１１２が設けられる。絶縁層１１２と同層には、複数の電極１１０ａが設けられる。絶縁層１１２は、回路チップ２０の絶縁層２１３に接する。すなわち、絶縁層１１２と絶縁層２１３とが接する面が、貼合面である。
【0075】
Ｚ２方向における半導体層１０１の上面上には、絶縁層１１３及び１１４が積層される。そして、半導体層１０１並びに絶縁層１１３及び１１４を覆うように、絶縁層１１５が設けられる。絶縁層１１３及び１１５は、例えば、絶縁材料として、酸化シリコンを含む。絶縁層１１４には、金属（例えば銅）の酸化防止機能を有する絶縁材料が用いられる。絶縁層１１４は、例えば、炭窒化シリコン（ＳｉＣＮ）または窒化シリコン（ＳｉＮ）を含む。なお、絶縁層１１４は、省略されてもよい。
【0076】
Ｚ２方向における絶縁層１１５の上面上には、配線層１１６が設けられる。コア領域ＣＲに設けられた配線層１１６は、半導体層１０１上の絶縁層１１３～１１５が除去された領域において、半導体層１０１と接する。コア領域ＣＲに設けられた配線層１１６は、半導体層１０１に接することにより、半導体層１０１（ソース線ＳＬ）と回路チップ２０とを電気的に接続する配線層の一部として機能する。配線層１１６は、例えば、アルミニウム（Ａｌ）を含む。
【0077】
Ｚ２方向における配線層１１６の上面上には、絶縁層１１７が設けられる。Ｚ２方向における絶縁層１１７の上面上には、絶縁層１１８が設けられる。そして、Ｚ２方向における絶縁層１１８の上面上には、表面保護層１１９が設けられる。絶縁層１１７及び１１８並びに表面保護層１１９は、素子領域ＥＲ、壁領域ＷＲ、及び外周領域ＯＲの内周部分を覆うように設けられている。すなわち、外周領域ＯＲの外周部分及びカーフ領域ＫＲでは、絶縁層１１７及び１１８並びに表面保護層１１９は、除去されている。絶縁層１１７は、例えば、絶縁材料として、酸化シリコンを含む。絶縁層１１８は、例えば、透水性の低い絶縁材料として、窒化シリコンを含む。表面保護層１１９は、例えば、ポリイミド等の樹脂材料を含む。
【0078】
１．１．８．１．２ 周辺回路領域の構造
次に、アレイチップ１０の周辺回路領域ＰＲについて説明する。アレイチップ１０の周辺回路領域ＰＲは、外部接続端子が設けられる外部接続端子領域ＢＲを含む。外部接続端子領域ＢＲでは、絶縁層１１７及び１１８並びに表面保護層１１９が除去され、配線層１１６の一部が露出している。外部接続端子として機能する配線層１１６は、導電体１３０に接続される。例えば、導電体１３０は、Ｚ方向に延びる円柱形状を有する。Ｚ１方向において、導電体１３０は、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を介して、いずれかの電極１１０ａに電気的に接続される。すなわち、周辺回路領域ＰＲには、外部機器と回路チップ２０との間を電気的に接続するための電極１１０ａが設けられる。
次に、アレイチップ１０の周辺回路領域ＰＲについて説明する。アレイチップ１０の周辺回路領域ＰＲは、外部接続端子が設けられる外部接続端子領域ＢＲを含む。外部接続端子領域ＢＲでは、絶縁層１１７及び１１８並びに表面保護層１１９が除去され、配線層１１６の一部が露出している。外部接続端子として機能する配線層１１６は、導電体１３０に接続される。例えば、導電体１３０は、Ｚ方向に延びる円柱形状を有する。Ｚ１方向において、導電体１３０は、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を介して、いずれかの電極１１０ａに電気的に接続される。すなわち、周辺回路領域ＰＲには、外部機器と回路チップ２０との間を電気的に接続するための電極１１０ａが設けられる。
【0079】
コア領域ＣＲ及び周辺回路領域ＰＲ内のダミーパッド領域ＤＲにおいて、絶縁層１１２と同層に、複数の電極１１０ｄｉが設けられる。複数の電極１１０ｄｉはそれぞれ、対応する回路チップ２０の電極２１１ｄｉに接する。電極１１０ｄｉ及び２１１ｄｉは、貼合パッドＢＰｄｉとして機能する。複数の電極１１０ｄｉは、アレイチップ１０内のメモリセルアレイ１１及び各種配線、並びに回路チップ２０内の半導体基板２０１及び各種配線に対して電気的に絶縁される。すなわち、電極１１０ｄｉは、ダミー電極である。
【0080】
周辺回路領域ＰＲに設けられる半導体層１０１の内部には、絶縁層１２１が設けられる。例えば、絶縁層１２１は、酸化シリコンを含む層と、窒化シリコンを含む層と、酸化シリコンを含む層の３層構造である。周辺回路領域ＰＲに設けられる半導体層１０１は、ソース線ＳＬとしては機能しない。
【0081】
１．１．８．１．３ 壁領域の構造
次に、アレイチップ１０の壁領域ＷＲについて説明する。アレイチップ１０の壁領域ＷＲには、壁構造Ｗ、及び壁構造Ｗと回路チップ２０とを接続するための各種配線が設けられる。壁構造Ｗは、例えば、壁構造Ｗ＿１、Ｗ＿２、Ｗ＿３、及びＷ＿４を含む。壁構造Ｗ＿１～Ｗ＿４はそれぞれ、導電体１２０＿１～１２０＿４を含む。
次に、アレイチップ１０の壁領域ＷＲについて説明する。アレイチップ１０の壁領域ＷＲには、壁構造Ｗ、及び壁構造Ｗと回路チップ２０とを接続するための各種配線が設けられる。壁構造Ｗは、例えば、壁構造Ｗ＿１、Ｗ＿２、Ｗ＿３、及びＷ＿４を含む。壁構造Ｗ＿１～Ｗ＿４はそれぞれ、導電体１２０＿１～１２０＿４を含む。
【0082】
図１０を参照して、導電体１２０＿１～１２０＿４の平面レイアウトについて説明する。図１０は、導電体１２０＿１～１２０＿４の平面レイアウトの一例を示す平面図である。なお、図１０では、説明を簡略化するため、導電体１２０＿１～１２０＿４以外は、省略されている。図１０に示すように、例えば、導電体１２０＿１～１２０＿４は、ＸＹ平面において、略四角環状の形状を有する。導電体１２０＿１～１２０＿４は、互いに接していない。なお、導電体１２０＿１～１２０＿４は、環状であれば、四角環状でなくてもよい。導電体１２０＿１は、素子領域ＥＲ（周辺回路領域ＰＲ）を囲むように設けられる。導電体１２０＿２は、導電体１２０＿１を囲むように設けられる。導電体１２０＿３は、導電体１２０＿２を囲むように設けられる。導電体１２０＿４は、導電体１２０＿３を囲むように設けられる。
【0083】
図９に示すように、導電体１２０＿１～１２０＿４の各々は、Ｚ方向に延びる。導電体１２０＿１及び１２０＿４の各々のＺ２方向の端部は、例えば、絶縁層１１５に接する。なお、導電体１２０＿１及び１２０＿４のＺ２方向の端部は、半導体層１０１または配線層１１６に接してもよいし、絶縁層１１１内部にあってもよい。導電体１２０＿２及び１２０＿３の各々のＺ２方向の端部は、例えば、半導体層１０１及び絶縁層１１３～１１５が除去された領域において配線層１１６に接する。
【0084】
なお、壁領域ＷＲに設けられた配線層１１６は、コア領域ＣＲに設けられた配線層１１６及び周辺回路領域ＰＲに設けられた配線層１１６とは電気的に絶縁される。壁領域ＷＲに設けられた配線層１１６は、表面保護層１１９等によって覆われる。
【0085】
導電体１２０＿１及び１２０＿４の各々のＺ１方向の端部は、導電体１０５に接続されない。導電体１２０＿２のＺ１方向の端部は、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を介して、電極１１０ｗ２に電気的に接続される。電極１１０ｗ２は、回路チップ２０の電極２１１ｗ２に接する。同様に、導電体１２０＿３のＺ１方向の端部は、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を介して、電極１１０ｗ３に電気的に接続される。電極１１０ｗ３は、回路チップ２０の電極２１１ｗ３に接する。
【0086】
導電体１２０＿２と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、電極１１０ｗ２、及び電極２１１ｗ２は、素子領域ＥＲを囲む四角環状の形状を有し得る。例えば、ＸＹ平面において、導電体１２０＿２と電気的に接続された配線層１０８の配線幅は、導電体１２０＿２と電気的に接続された配線層１０６の配線幅よりも大きい。
【0087】
導電体１２０＿３と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、電極１１０ｗ３、及び電極２１１ｗ３の各々は、導電体１２０＿２と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、電極１１０ｗ２、及び電極２１１ｗ２を囲む四角環状の形状を有し得る。例えば、ＸＹ平面において、導電体１２０＿３と電気的に接続された配線層１０８の配線幅は、導電体１２０＿３と電気的に接続された配線層１０６の配線幅よりも大きい。
電極１１０ｗ２及び２１１ｗ２は、貼合パッドＢＰｗ２として機能する。電極１１０ｗ３及び２１１ｗ３は、貼合パッドＢＰｗ３として機能する。
電極１１０ｗ２及び２１１ｗ２は、貼合パッドＢＰｗ２として機能する。電極１１０ｗ３及び２１１ｗ３は、貼合パッドＢＰｗ３として機能する。
【0088】
１．１．８．１．４ 外周領域の構造
次に、アレイチップ１０の外周領域ＯＲについて説明する。アレイチップ１０の外周領域ＯＲにおいて、絶縁層１１２と同層に、複数の電極１１０ｄｏが設けられる。複数の電極１１０ｄｏはそれぞれ、対応する回路チップ２０の電極２１１ｄｏに接する。電極１１０ｄｏ及び２１１ｄｏは、貼合パッドＢＰｄｏとして機能する。複数の電極１１０ｄｏは、アレイチップ１０内の各種配線、及び回路チップ２０内の各種配線に対して電気的に絶縁される。すなわち、電極１１０ｄｏは、ダミー電極である。
次に、アレイチップ１０の外周領域ＯＲについて説明する。アレイチップ１０の外周領域ＯＲにおいて、絶縁層１１２と同層に、複数の電極１１０ｄｏが設けられる。複数の電極１１０ｄｏはそれぞれ、対応する回路チップ２０の電極２１１ｄｏに接する。電極１１０ｄｏ及び２１１ｄｏは、貼合パッドＢＰｄｏとして機能する。複数の電極１１０ｄｏは、アレイチップ１０内の各種配線、及び回路チップ２０内の各種配線に対して電気的に絶縁される。すなわち、電極１１０ｄｏは、ダミー電極である。
【0089】
外周領域ＯＲに設けられた半導体層１０１は、コア領域ＣＲに設けられた半導体層１０１及び周辺回路領域ＰＲに設けられた半導体層１０１とは電気的に絶縁される。以下、外周領域ＯＲに設けられた半導体層１０１を特定する場合、半導体層１０１＿１と表記する。半導体層１０１＿１の少なくとも一部は、表面保護層１１９によって覆われて（保護されて）いない。すなわち、半導体層１０１＿１の少なくとも一部は、Ｚ方向において、回路チップ２０と表面保護層１１９との間に設けられていない。すなわち、外周領域ＯＲの一部は、表面保護層により表面が保護されていない。
【0090】
Ｚ２方向における半導体層１０１＿１の上面上には、Ｚ２方向に延びる複数の突出部分ＰＴが設けられる。突出部分ＰＴは、例えば、絶縁層１１３を貫通する。Ｚ２方向における突出部分ＰＴの上面は、絶縁層１１４に接する。半導体層１０１＿１の内部に設けられた絶縁層１２１のうち、Ｚ方向に見て突出部分ＰＴと重なる部分は、半導体層１０１＿１によって分断される。突出部分ＰＴは、アレイチップ１０の製造工程において、半導体層１０１をアレイチップ１０の基板（図示せず）に接地する。例えば、突出部分ＰＴは、ドライエッチング時における半導体層１０１のチャージアップによるアーキングの抑制に使用される。なお、突出部分ＰＴは、設けられていなくてもよい。
【0091】
１．１．８．１．５ カーフ領域の構造
次に、アレイチップ１０のカーフ領域ＫＲについて説明する。アレイチップ１０のカーフ領域ＫＲにおいて、絶縁層１１２と同層に、複数の電極１１０ｄｋが設けられる。複数の電極１１０ｄｋはそれぞれ、対応する回路チップ２０の電極２１１ｄｋに接する。電極１１０ｄｋ及び２１１ｄｋは、貼合パッドＢＰｄｋとして機能する。複数の電極１１０ｄｋは、アレイチップ１０内の各種配線、及び回路チップ２０内の各種配線に対して電気的に絶縁される。すなわち、電極１１０ｄｋは、ダミー電極である。
次に、アレイチップ１０のカーフ領域ＫＲについて説明する。アレイチップ１０のカーフ領域ＫＲにおいて、絶縁層１１２と同層に、複数の電極１１０ｄｋが設けられる。複数の電極１１０ｄｋはそれぞれ、対応する回路チップ２０の電極２１１ｄｋに接する。電極１１０ｄｋ及び２１１ｄｋは、貼合パッドＢＰｄｋとして機能する。複数の電極１１０ｄｋは、アレイチップ１０内の各種配線、及び回路チップ２０内の各種配線に対して電気的に絶縁される。すなわち、電極１１０ｄｋは、ダミー電極である。
【0092】
また、カーフ領域ＫＲには、半導体層１０１及び配線層１１６、並びにこれらを保護する表面保護層１１９は設けられない。
【0093】
１．１．８．２ 回路チップの断面構造
次に、回路チップ２０の断面構造について説明する。
次に、回路チップ２０の断面構造について説明する。
【0094】
素子領域ＥＲ（コア領域ＣＲ及び周辺回路領域ＰＲ）では、Ｚ２方向における半導体基板２０１の上面上に複数のトランジスタＴＲが設けられる。トランジスタＴＲは、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４内の素子として用いられる。トランジスタＴＲは、ゲート絶縁膜２０２、ゲート電極２０３、半導体基板２０１に形成された図示せぬソース及びドレインを含む。ゲート絶縁膜２０２は、Ｚ２方向における半導体基板２０１の上面上に設けられる。ゲート電極２０３は、Ｚ２方向におけるゲート絶縁膜２０２の上面上に設けられる。
【0095】
壁領域ＷＲ及び外周領域ＯＲには、ゲート絶縁膜２０２、及びゲート電極２０３は設けられない。一方、カーフ領域ＫＲには、トランジスタＴＲの一部として機能しないゲート絶縁膜２０２及びゲート電極２０３が設けられる。カーフ領域ＫＲにおけるトランジスタＴＲの一部として機能しないゲート絶縁膜２０２、及びゲート電極２０３は、例えば、アライメントマークの形成に使用される。トランジスタＴＲの一部として機能しないゲート電極２０３の端部により、カーフ領域ＫＲと外周領域ＯＲとの間の境界が規定される場合がある。
【0096】
素子領域ＥＲでは、ゲート電極２０３、ソース、及びドレインのＺ２方向における上面上に、導電体２０４が設けられる。壁領域ＷＲでは、半導体基板２０１に設けられたＮ型不純物拡散領域ＮＷ、及び半導体基板２０１に設けられたＰ型不純物拡散領域ＰＷのＺ２方向における上面上に、導電体２０４が設けられる。
【0097】
Ｚ２方向における導電体２０４の上面上には、配線層２０５が設けられる。Ｚ２方向における配線層２０５の上面上には、導電体２０６が設けられる。Ｚ２方向における導電体２０６の上面上には、配線層２０７が設けられる。Ｚ２方向における配線層２０７の上面上には、導電体２０８が設けられる。Ｚ２方向における導電体２０８の上面上には、配線層２０９が設けられる。Ｚ２方向における配線層２０９の上面上には、導電体２１０が設けられる。素子領域ＥＲに設けられた導電体２０４、２０６、２０８、及び２１０は、例えば、Ｚ方向に延びる円柱形状を有する。壁領域ＷＲに設けられた導電体２０４、２０６、２０８、及び２１０、並びに配線層２０５、２０７、２０９は、例えば、素子領域ＥＲを囲む四角環状の形状を有する。壁領域ＷＲに設けられたＮ型不純物拡散領域ＮＷ及びＰ型不純物拡散領域ＰＷについては、これらと同様に四角環状の形状を有していてもよいし、素子領域ＥＲを囲むように、四角環状の形状に沿って互いに離れて並ぶ複数の領域を有するように設けられてもよい。なお、回路チップ２０に設けられる配線層の層数は、任意である。
【0098】
Ｚ２方向における半導体基板２０１の上面上には、絶縁層２１２が設けられる。絶縁層２１２は、トランジスタＴＲ、導電体２０４、配線層２０５、導電体２０６、配線層２０７、導電体２０８、配線層２０９、及び導電体２１０を覆うように設けられる。Ｚ２方向における絶縁層２１２の上面上には絶縁層２１３が設けられる。
【0099】
素子領域ＥＲのアクティブパッド領域ＡＲに設けられた導電体２１０のＺ２方向における上面上には、絶縁層２１３と同層に電極２１１ａが設けられる。素子領域ＥＲのダミーパッド領域ＤＲにおいて、絶縁層２１３と同層に電極２１１ｄｉが設けられる。壁領域ＷＲに設けられた導電体２１０のＺ２方向における上面上には、絶縁層２１３と同層に電極２１１ｗ２及び２１１ｗ３が設けられる。電極２１１ｗ２は、素子領域ＥＲを囲む四角環状の形状を有する。電極２１１ｗ３は、電極２１１ｗ２を囲む四角環状の形状を有する。外周領域ＯＲにおいて、絶縁層２１３と同層に電極２１１ｄｏが設けられる。カーフ領域ＫＲにおいて、絶縁層２１３と同層に電極２１１ｄｋが設けられる。複数の電極２１１ｄｉ、２１１ｄｏ、及び２１１ｄｋは、アレイチップ１０内の各種配線、及び回路チップ２０内の各種配線に対して電気的に絶縁される。すなわち、電極２１１ｄｉ、２１１ｄｏ、及び２１１ｄｋは、ダミー電極である。
【0100】
ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、並びに電極２１１ａ、２１１ｄｉ、２１１ｄｏ、２１１ｗ２、２１１ｗ３、及び２１１ｄｋは、導電材料により構成され、金属材料、ｐ型半導体、またはｎ型半導体等を含み得る。電極２１１ａ、２１１ｄｉ、２１１ｄｏ、２１１ｗ２、２１１ｗ３、及び２１１ｄｋは、例えば、銅を含む。ゲート絶縁膜２０２、絶縁層２１２、及び絶縁層２１３は、例えば、絶縁材料として、酸化シリコンを含む。
【0101】
図９の例では、アレイチップ１０の導電体１２０＿２は、電極１１０ｗ２及び２１１ｗ２を介して、回路チップ２０の半導体基板２０１のＰ型不純物拡散領域ＰＷに電気的に接続される。アレイチップ１０の導電体１２０＿３は、電極１１０ｗ３及び２１１ｗ３を介して、回路チップ２０の半導体基板２０１のＮ型不純物拡散領域ＮＷに電気的に接続される。なお、導電体１２０＿３がＰ型不純物拡散領域ＰＷに電気的に接続され、導電体１２０＿２がＮ型不純物拡散領域ＮＷに電気的に接続されてもよい。
【0102】
１．１．９ 貼合パッドの断面構造
次に、図１１を参照して、貼合パッドＢＰの断面構造について説明する。図１１は、貼合パッドＢＰの断面構造の一例を示す断面図である。図１１の例では、カーフ領域ＫＲの貼合パッドＢＰｄｋに含まれる電極１１０ｄｋ及び２１１ｄｋが示される。なお、以下の貼合パッドＢＰｄｋに関する説明は、貼合パッドＢＰａ、ＢＰｄｉ、ＢＰｗ２、ＢＰｗ３、及びＢＰｄｏについても、同様に成り立つ。
次に、図１１を参照して、貼合パッドＢＰの断面構造について説明する。図１１は、貼合パッドＢＰの断面構造の一例を示す断面図である。図１１の例では、カーフ領域ＫＲの貼合パッドＢＰｄｋに含まれる電極１１０ｄｋ及び２１１ｄｋが示される。なお、以下の貼合パッドＢＰｄｋに関する説明は、貼合パッドＢＰａ、ＢＰｄｉ、ＢＰｗ２、ＢＰｗ３、及びＢＰｄｏについても、同様に成り立つ。
【0103】
図１１に示すように、アレイチップ１０と回路チップ２０との貼合工程において、電極１１０ｄｋは、電極２１１ｄｋに接続される。図１１の例では、貼合面における電極１１０ｄｋの面積と電極２１１ｄｋの面積とは、略等しい。このような場合、電極１１０ｄｋと電極２１１ｄｋとに銅を用いると、電極１１０ｄｋの銅と電極２１１ｄｋの銅とが一体化して、互いの銅の境界の確認が困難となり得る。但し、貼り合わせの位置ずれによる電極１１０ｄｋと電極２１１ｄｋとを貼り合わせた形状の歪み、銅のバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼り合わせが確認できる。
【0104】
また、電極１１０ｄｋ及び２１１ｄｋをダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、電極１１０ｄｋと電極２１１ｄｋとを貼り合わせた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。
【0105】
また、電極１１０ｄｋと電極２１１ｄｋとを貼り合わせた場合、これらを形成する銅の底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、銅を用いた一般的な配線層では、銅の上面に銅の酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0106】
１．１．１０ メモリセルアレイの断面構造
次に、図１２を参照して、メモリセルアレイ１１の断面構造について説明する。図１２は、メモリセルアレイ１１の断面構造の一例を示す断面図である。図１２では、メモリセルアレイ１１に含まれる２個のメモリピラーＭＰが示される。
次に、図１２を参照して、メモリセルアレイ１１の断面構造について説明する。図１２は、メモリセルアレイ１１の断面構造の一例を示す断面図である。図１２では、メモリセルアレイ１１に含まれる２個のメモリピラーＭＰが示される。
【0107】
図１２に示すように、半導体層１０１は、例えば、３層の半導体層１０１ａ、１０１ｂ、１０１ｃを含む。Ｚ１方向における半導体層１０１ａの上面上に、半導体層１０１ｂが設けられる。Ｚ１方向における半導体層１０１ｂの上面上に、半導体層１０１ｃが設けられる。半導体層１０１ｂは、例えば、半導体層１０１ａと半導体層１０１ｃとの間に設けられた絶縁層１２１を置き換えることにより形成される。半導体層１０１ａ～１０１ｃは、例えば、シリコンを含む。また、半導体層１０１ａ～１０１ｃは、例えば、半導体の不純物としてリン（Ｐ）を含む。
【0108】
Ｚ１方向における半導体層１０１の上面上には、１０層の絶縁層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。図１０の例では、１０層の配線層１０３は、半導体層１０１に近い側から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。なお、選択ゲート線ＳＧＳ及びＳＧＤとして機能する配線層１０３は、複数設けられてもよい。例えば、配線層１０３の導電材料として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられ得る。この場合、ＴｉＮは、タングステンを覆うように形成される。窒化チタンは、例えばＣＶＤ（chemical vapor deposition）によりタングステンを成膜する際、タングステンの酸化を抑制するためのバリア層、あるいはタングステンの密着性を向上させるための密着層としての機能を有する。また、配線層１０３は、酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電材料を覆うように形成される。例えば、配線層１０３の各々において、配線層１０３の上下に設けられた絶縁層１０２及びメモリピラーＭＰの側面と接するように高誘電率材料が設けられる。そして、高誘電率材料と接するように窒化チタンが設けられる。そして、窒化チタンと接し、配線層１０３の内部を埋め込むようにタングステンが設けられる。
【0109】
Ｚ１方向における選択ゲート線ＳＧＤとして機能する配線層１０３の上面上には、絶縁層１１１が設けられる。
【0110】
メモリセルアレイ１１内には、複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、Ｚ方向に延びる略円柱形状を有している。メモリピラーＭＰは、１０層の配線層１０３を貫通する。メモリピラーＭＰの底面は、半導体層１０１に達する。なお、メモリピラーＭＰは、Ｚ方向に複数のピラーが連結された構造であってもよい。
【0111】
次に、メモリピラーＭＰの内部構成について説明する。メモリピラーＭＰは、ブロック絶縁膜１４０、電荷蓄積膜１４１、トンネル絶縁膜１４２、半導体膜１４３、コア膜１４４、及びキャップ膜１４５を含む。
【0112】
メモリピラーＭＰの側面の一部及びＺ２方向の底面には、外側から順に、ブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２が積層される。より具体的には、半導体層１０１ｂの同層及びその近傍において、メモリピラーＭＰの側面のブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２が除去される。トンネル絶縁膜１４２の側面及び底面、並びに半導体層１０１ｂに接するように半導体膜１４３が設けられる。半導体膜１４３は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。半導体膜１４３の内部は、コア膜１４４により埋め込まれる。Ｚ１方向におけるメモリピラーＭＰの上部では、半導体膜１４３及びコア膜１４４の上端に、キャップ膜１４５が設けられる。キャップ膜１４５の側面は、トンネル絶縁膜１４２に接する。キャップ膜１４５は、例えば、シリコンを含む。Ｚ１方向におけるキャップ膜１４５の上面上には、導電体１０４が設けられる。Ｚ１方向における導電体１０４の上面上には、導電体１０５が設けられる。導電体１０５は、配線層１０６に接続されている。
【0113】
【0114】
配線層１０３を含む断面において、コア膜１４４は、例えば、メモリピラーＭＰの中央部に設けられる。半導体膜１４３は、コア膜１４４の側面を囲む。トンネル絶縁膜１４２は、半導体膜１４３の側面を囲む。電荷蓄積膜１４１は、トンネル絶縁膜１４２の側面を囲む。ブロック絶縁膜１４０は、電荷蓄積膜１４１の側面を囲む。配線層１０３は、ブロック絶縁膜１４０の側面を囲む。
【0115】
半導体膜１４３は、メモリセルトランジスタＭＣ０～ＭＣ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜１４２及びブロック絶縁膜１４０のそれぞれは、例えば、酸化シリコンを含む。電荷蓄積膜１４１は、電荷を蓄積する機能を有する。電荷蓄積膜１４１は、例えば、窒化シリコンを含む。
【0116】
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７として機能する配線層１０３が組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ７が構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ２が構成される。これにより、各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能し得る。
【0117】
１．２ 本実施形態に係る効果
第１実施形態によれば、半導体装置１の製造歩留りを向上させることができる。本効果について以下に説明する。
第１実施形態によれば、半導体装置１の製造歩留りを向上させることができる。本効果について以下に説明する。
【0118】
本実施形態に係る構成であれば、半導体装置１は、カーフ領域ＫＲの貼合面に貼合パッドＢＰｄｋを有する。この際、カーフ領域ＫＲの貼合面における貼合パッドＢＰｄｋの被覆率は、５％以上１５％以下に設計される。被覆率を５％以上にすることにより、アレイチップ１０及び回路チップ２０の各々の貼合面のＣＭＰ工程において、カーフ領域ＫＲと外周領域ＯＲとの段差を抑制できる。したがって、アレイチップ１０及び回路チップ２０の貼合工程における貼合不良の発生を低減できる。また、被覆率を１５％以下にすることにより、ダイシング工程におけるチップの切断不良を抑制できる。よって、半導体装置１の製造歩留まりを向上できる。
【0119】
更に、本実施形態に係る構成であれば、ダミーパッドの配置をずらし配置とすることができる。これにより、貼合面のＣＭＰにおける平坦性の低下、及び貼合工程における貼合不良を抑制できる。
【0120】
１．３ 第１実施形態の変形例
次に、第１実施形態の変形例について３つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。
次に、第１実施形態の変形例について３つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。
【0121】
１．３．１ 第１変形例
まず、図１４を参照して、第１実施形態の第１変形例について説明する。第１変形例では、第１実施形態と異なる貼合パッドＢＰｗ２及びＢＰｗ３の形状について説明する。図１４は、貼合面の平面図である。
まず、図１４を参照して、第１実施形態の第１変形例について説明する。第１変形例では、第１実施形態と異なる貼合パッドＢＰｗ２及びＢＰｗ３の形状について説明する。図１４は、貼合面の平面図である。
【0122】
図１４に示すように、貼合パッドＢＰｗ２は、連続的な環状形状を有していなくてもよい。例えば、環状に配置された複数の貼合パッドＢＰｗ２が設けられてもよい。貼合パッドＢＰｗ３も同様である。貼合パッドＢＰｗ２及びＢＰｗ３の両方が連続的な環状形状を有していなくてもよいし、いずれか一方が環状形状であってもよい。
【0123】
１．３．２ 第２変形例
次に、図１５を参照して、第２変形例について説明する。第２変形例では、第１実施形態と異なるカーフ領域ＫＲの貼合面における貼合パッドＢＰｄｋのレイアウトについて説明する。図１５は、カーフ領域ＫＲの交差領域Ｒ１における貼合面の拡大図である。
次に、図１５を参照して、第２変形例について説明する。第２変形例では、第１実施形態と異なるカーフ領域ＫＲの貼合面における貼合パッドＢＰｄｋのレイアウトについて説明する。図１５は、カーフ領域ＫＲの交差領域Ｒ１における貼合面の拡大図である。
【0124】
図１５に示すように、ダイシング工程前に複数の半導体装置１の間に設けられたカーフ領域ＫＲの貼合面は、中央に貼合パッドＢＰｄｋが配置されない領域ＳＲと、領域ＳＲと外周領域ＯＲとの間において、貼合パッドＢＰｄｋが配置されている領域ＱＲとを含む。領域ＳＲは、ダイシング工程において、ブレードにより切断される領域である。領域ＳＲの幅Ｗｓは、ブレードの幅よりも広い方が好ましい。領域ＳＲを設けることにより、チップ切断時の不良発生を抑制できる。
【0125】
領域ＳＲの幅より細いブレードにより複数の半導体装置１がチップ毎に切り分けられた場合の、半導体装置１の貼合面の平面図を図１６に示す。
【0126】
図１６に示すように、チップ端部を含むカーフ領域ＫＲにおいて、チップ切断面が形成されない領域ＱＲに貼合パッドＢＰｄｋが配置されている。一方で、チップ切断面と接し最外縁に位置する領域ＳＲには、貼合パッドＢＰｂｋが設けられていない。換言すれば、領域ＱＲは、電極１１０ｄｋ及び２１１ｄｋ（貼合パッドＢＰｄｋ）が配置される電極配置領域である。領域ＳＲは、電極配置領域を囲み、いかなる電極（貼合パッドＢＰ）も配置されない最外縁領域である。
【0127】
１．３．３ 第３変形例
次に、第１実施形態の第３変形例について説明する。第３変形例では、外周領域ＯＲにクラックストッパが設けられている場合について説明する。
次に、第１実施形態の第３変形例について説明する。第３変形例では、外周領域ＯＲにクラックストッパが設けられている場合について説明する。
【0128】
１．３．３．１ 貼合面の平面レイアウト
まず、図１７及び図１８を参照して、貼合面の平面レイアウトの一例について説明する。図１７は、貼合面の平面図である。図１８は、カーフ領域ＫＲの交差領域Ｒ１における貼合面の拡大図である。
まず、図１７及び図１８を参照して、貼合面の平面レイアウトの一例について説明する。図１７は、貼合面の平面図である。図１８は、カーフ領域ＫＲの交差領域Ｒ１における貼合面の拡大図である。
【0129】
図１７及び図１８に示すように、外周領域ＯＲには、貼合パッドＢＰｗ５及び複数の貼合パッドＢＰｄｏが配置される。例えば、貼合パッドＢＰｗ５は、略四角形の環状形状を有する。なお、貼合パッドＢＰｗ５は、第１実施形態の第１変形例の貼合パッドＢＰｗ２及びＢＰｗ３と同様に、連続的な環状形状でなくてもよい。例えば、貼合パッドＢＰｗ５は、壁領域ＷＲを囲むように配置されている。貼合パッドＢＰｗ５と壁領域ＷＲの貼合パッドＢＰｗ３との間に、貼合パッドＢＰｄｏが配置されてもよいし、配置されていなくてもよい。貼合パッドＢＰｗ５とカーフ領域ＫＲの貼合面との間に、貼合パッドＢＰｄｏが配置される。
【0130】
１．３．３．２ 半導体装置の断面構造
次に、半導体装置の断面構造の一例について説明する。図１９は、半導体装置１の断面構造の一例を示す断面図である。
次に、半導体装置の断面構造の一例について説明する。図１９は、半導体装置１の断面構造の一例を示す断面図である。
【0131】
【0132】
アレイチップ１０の外周領域ＯＲには、壁構造Ｗ＿５及びＷ＿６、並びに壁構造Ｗ＿５と回路チップ２０とを接続するための各種配線が設けられる。壁構造Ｗ＿５及びＷ＿６はそれぞれ、導電体１２０＿５及び１２０＿６を含む。なお、外周領域ＯＲに設けられる壁構造Ｗの個数は、２個に限定されない。
【0133】
壁構造Ｗ＿５及びＷ＿６は、ダイシング工程において、半導体装置１の端部にクラックや絶縁層の剥離等が発生した際、素子領域ＥＲにクラックあるいは剥離が到達するのを抑制するクラックストッパとして機能する。また、壁構造Ｗ＿５及びＷ＿６は、半導体装置１の端部から内部に水等が浸透するのを抑制する。例えば、外周領域ＯＲ（表面保護層１１９等が除去された領域）に壁構造Ｗ＿５及びＷ＿６を設けることにより、半導体装置１の端部から進展してきたクラックまたは水分等は、外周領域ＯＲで、半導体装置１の上方（すなわち外部）に導かれる。半導体装置１の外部に、クラックまたは水分等を導きやすくするために、外周領域ＯＲでは、絶縁層１１７及び１１８並びに表面保護層１１９が除去されている。
【0134】
図２０を参照して、導電体１２０＿１～１２０＿６の平面レイアウトについて説明する。図２０は、導電体１２０＿１～１２０＿６の平面レイアウトの一例を示す平面図である。なお、図２０では、説明を簡略化するため、導電体１２０＿１～１２０＿６以外は、省略されている。
【0135】
図２０に示すように、例えば、導電体１２０＿５及び１２０＿６は、ＸＹ平面において、略四角環状の形状を有する。導電体１２０＿５及び１２０＿６は、互いに接していない。なお、導電体１２０＿５及び１２０＿６は、環状であれば、四角環状でなくてもよい。導電体１２０＿５は、壁領域ＷＲを囲むように設けられる。導電体１２０＿６は、導電体１２０＿５を囲むように設けられる。
【0136】
図１９に示すように、導電体１２０＿５及び１２０＿６の各々は、Ｚ方向に延びる。導電体１２０＿５及び１２０＿６の各々のＺ２方向の端部は、例えば、絶縁層１１５に接する。なお、導電体１２０＿５及び１２０＿６のＺ２方向の端部は、絶縁層１１１内部にあってもよい。導電体１２０＿５のＺ１方向の端部は、導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０ｗ５を介して、回路チップ２０の電極２１１ｗ５に電気的に接続される。導電体１２０＿６のＺ１方向の端部は、導電体１０５に接続されない。
【0137】
導電体１２０＿５と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、電極１１０ｗ５、及び電極２１１ｗ５は、壁領域ＷＲを囲む四角環状の形状を有し得る。電極１１０ｗ５及び２１１ｗ５は、貼合パッドＢＰｗ５として機能する。
【0138】
回路チップ２０の外周領域ＯＲにおいて、絶縁層２１３と同層に設けられた電極２１１ｗ５は、導電体２１０、配線層２０９、導電体２０８、配線層２０７、導電体２０６、配線層２０５、及び導電体２０４を介して、半導体基板２０１に接続される。
【0139】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、素子領域ＥＲにおける貼合パッドＢＰａの配置について説明する。以下、第１実施形態と異なる点を中心に説明する。
次に、第２実施形態について説明する。第２実施形態では、素子領域ＥＲにおける貼合パッドＢＰａの配置について説明する。以下、第１実施形態と異なる点を中心に説明する。
【0140】
２．１ 半導体装置の平面構成
まず、図２１を参照して、半導体装置１の平面構成の一例について説明する。図２１は、半導体装置１の平面図である。なお、図２１の例では、各領域の説明のため、貼合パッドＢＰの一部が示されている。
まず、図２１を参照して、半導体装置１の平面構成の一例について説明する。図２１は、半導体装置１の平面図である。なお、図２１の例では、各領域の説明のため、貼合パッドＢＰの一部が示されている。
【0141】
図２１に示すように、周辺回路領域ＰＲは、内側領域ＰｉＲと、外側領域ＰｏＲとを含む。内側領域ＰｉＲは、コア領域ＣＲを囲む。例えば、内側領域ＰｉＲは、四角環状の領域である。外側領域ＰｏＲは、内側領域ＰｉＲと壁領域ＷＲとの間の領域である。外側領域ＰｏＲは、内側領域ＰｉＲを囲む。例えば、外側領域ＰｏＲは、四角環状の領域である。外側領域ＰｏＲには、半導体装置１に電源を供給するための外部接続端子が設けられる。外側領域ＰｏＲの幅をＷｐとする。外側領域ＰｏＲは、壁領域ＷＲ（より具体的には、貼合パッドＢＰｗ２）から半導体装置１の中心に向かって幅Ｗｐの領域である。例えば、幅Ｗｐは３０μｍ以内とされる。
【0142】
コア領域ＣＲと、内側領域ＰｉＲ及び外側領域ＰｏＲとを含む素子領域ＥＲの貼合面には、アクティブパッド領域ＡＲ１及びＡＲ２、並びにダミーパッド領域ＤＡＲ及びＤＲが設けられる。
【0143】
より具体的には、コア領域ＣＲ及び内側領域ＰｉＲの貼合面は、アクティブパッド領域ＡＲ１及びダミーパッド領域ＤＡＲを含む。アクティブパッド領域ＡＲ１には、貼合パッドＢＰａが配置される。ダミーパッド領域ＤＡＲは、アクティブパッド領域ＡＲ１を囲む。例えば、ダミーパッド領域ＤＡＲは、四角環状の領域である。ダミーパッド領域ＤＡＲには、貼合パッドＢＰｄｉが配置される。
【0144】
外側領域ＰｏＲの貼合面には、アクティブパッド領域ＡＲ２が設けられる。アクティブパッド領域ＡＲ２には、１つの外部接続端子（電源端子）に共通に接続される少なくとも３つ以上の貼合パッドＢＰａが配置される。すなわち、アクティブパッド領域ＡＲ２内の複数の貼合パッドＢＰａは、電源端子と同電位に共通接続されて電源の経路として機能する。アクティブパッド領域ＡＲ２の周りには、ダミーパッド領域ＤＡＲは設けられない。
【0145】
本実施形態では、素子領域ＥＲの貼合面において、アクティブパッド領域ＡＲ１及びＡＲ２並びにダミーパッド領域ＤＡＲを除いた領域がダミーパッド領域ＤＲとされる。
【0146】
アクティブパッド領域ＡＲ１における貼合パッドＢＰａの被覆率は、アクティブパッド領域ＡＲ２における貼合パッドＢＰａの被覆率よりも高い。また、アクティブパッド領域ＡＲ１における貼合パッドＢＰａの被覆率は、ダミーパッド領域ＤＡＲにおける貼合パッドＢＰｄｉの被覆率と概略等しい。アクティブパッド領域ＡＲ１における貼合パッドＢＰａの被覆率及びダミーパッド領域ＤＡＲにおける貼合パッドＢＰｄｉの被覆率は、ダミーパッド領域ＤＲにおける貼合パッドＢＰｄｉの被覆率よりも高い。
【0147】
アクティブパッド領域ＡＲ２における貼合パッドＢＰａの被覆率は、隣接するダミーパッド領域ＤＲにおける貼合パッドＢＰｄｉの被覆率に対して±５％未満となるように設計される。換言すると、素子領域ＥＲにおいて、貼合パッドＢＰｗ２（壁領域ＷＲ）から３０μｍ以内にアクティブパッド領域ＡＲ２を設ける場合、アクティブパッド領域ＡＲ２内における貼合パッドＢＰａの被覆率は、ダミーパッド領域ＤＲにおける貼合パッドＢＰｄｉの被覆率に対して±５％未満とする。
【0148】
本実施形態では、貼合パッドＢＰｗ２から幅Ｗｐ（３０μｍ）以内の領域を外側領域ＰｏＲとしている。そして、外側領域ＰｏＲに配置されるアクティブパッド領域ＡＲ２における貼合パッドＢＰａの被覆率は、ダミーパッド領域ＤＲにおける貼合パッドＢＰｄｉの被覆率に対して±５％未満となるように設計される。例えば、外側領域ＰｏＲにおいて、貼合パッドＢＰａの被覆率が、貼合パッドＢＰｄｉの被覆率に対して±５％以上乖離すると、貼合面のＣＭＰにおいて、外周領域ＯＲと素子領域ＥＲとの間の段差が大きくなり得る。更には、カーフ領域ＫＲと素子領域ＥＲとの段差が大きくなり得る。このため、貼合工程において、貼合不良が発生する可能性が高くなる。
【0149】
【0150】
図２２に示すように、コア領域ＣＲ及び周辺回路領域ＰＲの内側領域ＰｉＲには、複数のアクティブパッド領域ＡＲ１が設けられている。そして、アクティブパッド領域ＡＲ１をそれぞれ囲むように複数のダミーパッド領域ＤＡＲが設けられている。図２２の例では、コア領域ＣＲの貼合面には、貼合パッドＢＰａ（電極１１０ａ及び２１１ａ）が３×７列に配列されたアクティブパッド領域ＡＲ１と、貼合パッドＢＰａが１×２列に配列されたアクティブパッド領域ＡＲ１とが設けられている。また、内側領域ＰｉＲの貼合面には、貼合パッドＢＰａが１×２列に配列されたアクティブパッド領域ＡＲ１が設けられている。各アクティブパッド領域ＡＲ１において、複数の貼合パッドＢＰａは、正方格子状に配置されている。アクティブパッド領域ＡＲ１を囲むダミーパッド領域ＤＡＲの貼合パッドＢＰｄｉ（電極１１０ｄｉ及び２１１ｄｉ）は、貼合パッドＢＰａと同様に、正方格子状に配置されている。
【0151】
周辺回路領域ＰＲの外側領域ＰｏＲには、複数のアクティブパッド領域ＡＲ２が設けられている。図２２の例では、外側領域ＰｏＲの貼合面には、貼合パッドＢＰａ（電極１１０ａ及び２１１ａ）が１×３列に配列されたアクティブパッド領域ＡＲ２と、貼合パッドＢＰａが８×３列に配列されたアクティブパッド領域ＡＲ２と、貼合パッドＢＰａが２×８列に配列されたアクティブパッド領域ＡＲ２と、が設けられている。各アクティブパッド領域ＡＲ２において、内部に配置された複数の貼合パッドＢＰａは、同電位に接続されている。各アクティブパッド領域ＡＲ２において、複数の貼合パッドＢＰａは、正方格子状に配置されている。アクティブパッド領域ＡＲ２における貼合パッドＢＰａ間の距離は、アクティブパッド領域ＡＲ１における貼合パッドＢＰａ間よりも広い。
【0152】
コア領域ＣＲと、内側領域ＰｉＲ及び外側領域ＰｏＲとを含む素子領域ＥＲのダミーパッド領域ＤＲには、複数の貼合パッドＢＰｄｉ（電極１１０ｄｉ及び２１１ｄｉ）がずらし配置により配置されている。
【0153】
壁領域ＷＲには、第１実施形態と同様に、貼合パッドＢＰｗ２及びＢＰｗ３が設けられている。例えば、貼合パッドＢＰｗ２及びＢＰｗ３は、第１実施形態と同様に、略四角形の環状構造を有している。なお、貼合パッドＢＰｗ２及びＢＰｗ３は、第１実施形態の第１変形例と同様に、連続的な環状構造で無くてもよい。
【0154】
外周領域ＯＲには、複数の貼合パッドＢＰｄｏがずらし配置により配置されている。
【0155】
本実施形態では、カーフ領域ＫＲに貼合パッドＢＰｄｋが設けられていない。
【0156】
２．３ 貼合パッドＢＰａの配置パターン及び被覆率
次に、貼合パッドＢＰａの配置パターン及び被覆率について説明する。
次に、貼合パッドＢＰａの配置パターン及び被覆率について説明する。
【0157】
２．３．１ アクティブパッド領域ＡＲ１における貼合パッドＢＰａの配置パターン及び被覆率
まず、図２３を参照して、アクティブパッド領域ＡＲ１における貼合パッドＢＰａの配置パターン及び被覆率について説明する。図２３は、アクティブパッド領域ＡＲ１における貼合パッドＢＰａ及びダミーパッド領域ＤＡＲにおける貼合パッドＢＰｄｉの平面レイアウトの一例を示す平面図である。図２３の例では、説明を簡略化するため、素子領域ＥＲを、一辺がＬの正方格子状のマスに分割して示している。そして、貼合パッドＢＰａが、１マスに対応して配置される場合を示している。なお、貼合パッドＢＰａは、１マスに対応して配置されなくてもよい。
まず、図２３を参照して、アクティブパッド領域ＡＲ１における貼合パッドＢＰａの配置パターン及び被覆率について説明する。図２３は、アクティブパッド領域ＡＲ１における貼合パッドＢＰａ及びダミーパッド領域ＤＡＲにおける貼合パッドＢＰｄｉの平面レイアウトの一例を示す平面図である。図２３の例では、説明を簡略化するため、素子領域ＥＲを、一辺がＬの正方格子状のマスに分割して示している。そして、貼合パッドＢＰａが、１マスに対応して配置される場合を示している。なお、貼合パッドＢＰａは、１マスに対応して配置されなくてもよい。
【0158】
図２３に示すように、例えば、貼合パッドＢＰａは、１マスに対応して配置される。この場合、貼合パッドＢＰａの面積は、Ｌ２である。なお、貼合パッドＢＰａのＸＹ平面における形状は、正方形でなくてもよい。
【0159】
５マス×５マス（５Ｌ×５Ｌ）のアクティブパッド領域ＡＲ１において、例えば、９個の貼合パッドＢＰａが、２マス間隔で３×３列の正方格子状に配置される。図２３の例では、貼合パッドＢＰａが等間隔に配置されているが、これに限定されない。貼合パッドＢＰａの配置は、接続の対象となる配線層及びコンタクトプラグの配置に依存するため、貼合パッドＢＰａ間の距離は、等間隔でなくてもよい。
【0160】
同様に、アクティブパッド領域ＡＲ１を囲むダミーパッド領域ＤＡＲにおいて、４０個の貼合パッドＢＰｄｉが、２マス間隔で正方格子状に配置される。
【0161】
アクティブパッド領域ＡＲ１における貼合パッドＢＰａの被覆率は、例えば、アクティブパッド領域ＡＲ１の面積に占める貼合パッドＢＰａの面積の割合として算出される。また、ダミーパッド領域ＤＡＲにおける貼合パッドＢＰｄｉの被覆率は、例えば、ダミーパッド領域ＤＡＲの面積に占める貼合パッドＢＰｄｉの面積の割合として算出される。
【0162】
２．３．２ アクティブパッド領域ＡＲ２における貼合パッドＢＰａの配置パターン及び被覆率
次に、図２４を参照して、アクティブパッド領域ＡＲ２における貼合パッドＢＰａの配置パターン及び被覆率について説明する。図２４は、アクティブパッド領域ＡＲ２における貼合パッドＢＰａの平面レイアウトの一例を示す平面図である。
次に、図２４を参照して、アクティブパッド領域ＡＲ２における貼合パッドＢＰａの配置パターン及び被覆率について説明する。図２４は、アクティブパッド領域ＡＲ２における貼合パッドＢＰａの平面レイアウトの一例を示す平面図である。
【0163】
図２４に示すように、１１マス×１１マス（１１Ｌ×１１Ｌ）のアクティブパッド領域ＡＲ２において、例えば、９個の貼合パッドＢＰａが、５マス間隔で３×３列の正方格子状に配置される。図２４の例では、図２３の例と同様に、貼合パッドＢＰａが等間隔に配置されているが、これに限定されない。貼合パッドＢＰａ間の距離は、等間隔でなくてもよい。
【0164】
アクティブパッド領域ＡＲ２における貼合パッドＢＰａの被覆率は、例えば、アクティブパッド領域ＡＲ２の面積に占める貼合パッドＢＰａの面積の割合として算出される。
【0165】
２．４ 半導体装置の断面構造
次に、半導体装置の断面構造の一例について説明する。図２５は、半導体装置１の断面構造の一例を示す断面図である。
次に、半導体装置の断面構造の一例について説明する。図２５は、半導体装置１の断面構造の一例を示す断面図である。
【0166】
【0167】
アレイチップ１０の周辺回路領域ＰＲについて説明する。アレイチップ１０の外側領域ＰｏＲは、電源供給に対応する外部接続端子領域ＢＲを含む。１つの外部接続端子として機能する配線層１１６には、複数の導電体１３０が接続される。例えば、Ｚ１方向において、１つの配線層１１６に接続された複数の導電体１３０は、１つの配線層１０６に接続される。配線層１０６は、複数の導電体１０７、配線層１０８、及び導電体１０９の組を介して、複数の電極１１０ａに電気的に接続される。複数の電極１１０ａは、対応する回路チップ２０の複数の電極２１１ａとそれぞれ接する。１つの配線層１１６に共通に接続された複数の貼合パッドＢＰａが、１つのアクティブパッド領域ＡＲ２に配置される。
【0168】
回路チップ２０の外側領域ＰｏＲにおいて、１つのアクティブパッド領域ＡＲ２に対応する複数の電極２１１ａは、各々導電体２１０を介して、例えば、１つの配線層２０９に共通に接続される。そして、配線層２０９は、導電体２０８、配線層２０７、導電体２０６、配線層２０５、及び導電体２０４を介して、半導体基板２０１に電気的に接続される。
【0169】
本実施形態では、カーフ領域ＫＲにおいて、第１実施形態の図９で説明した電極１１０ｄｋ及び２１１ｄｋが廃されている。
【0170】
２．５ 本実施形態に係る効果
本実施形態に係る構成であれば、壁領域ＷＲの貼合パッドＢＰｗ２から幅Ｗｐ（３０μｍ）以内の外側領域ＰｏＲに配置される貼合パッドＢＰａの被覆率を、ダミーパッド領域ＤＲにおける貼合パッドＢＰｄｉの被覆率に対して±５％未満となるように設計できる。これにより、貼合面における外周領域ＯＲやカーフ領域ＫＲとの段差を低減でき、貼合工程における貼合不良を抑制できる。よって、半導体装置１の製造歩留まりを向上できる。
本実施形態に係る構成であれば、壁領域ＷＲの貼合パッドＢＰｗ２から幅Ｗｐ（３０μｍ）以内の外側領域ＰｏＲに配置される貼合パッドＢＰａの被覆率を、ダミーパッド領域ＤＲにおける貼合パッドＢＰｄｉの被覆率に対して±５％未満となるように設計できる。これにより、貼合面における外周領域ＯＲやカーフ領域ＫＲとの段差を低減でき、貼合工程における貼合不良を抑制できる。よって、半導体装置１の製造歩留まりを向上できる。
【0171】
【0172】
図２６に示すように、第１実施形態と同様に、カーフ領域ＫＲに貼合パッドＢＰｄｋを配置してもよい。これにより、第１実施形態と同様の効果が得られる。
【0173】
３．変形例等
上記実施形態に係る半導体装置は、基板（２０１）を含む第１チップ（２０）と、第１面（貼合面）で第１チップと貼り合わされた第２チップ（１０）とを含む。第１チップ及び第２チップの各々は、素子領域（ＥＲ）とチップ端部を含む端部領域（ＫＲ）とを有する。第１チップは、端部領域の第１面に配置され、電気的に非接続状態とされた複数の第１電極（２１１ｄｋ）を含む。第２チップは、端部領域の第１面に配置され、電気的に非接続状態とされ、複数の第１電極とそれぞれ接する複数の第２電極（１１０ｄｋ）を含む。
上記実施形態に係る半導体装置は、基板（２０１）を含む第１チップ（２０）と、第１面（貼合面）で第１チップと貼り合わされた第２チップ（１０）とを含む。第１チップ及び第２チップの各々は、素子領域（ＥＲ）とチップ端部を含む端部領域（ＫＲ）とを有する。第１チップは、端部領域の第１面に配置され、電気的に非接続状態とされた複数の第１電極（２１１ｄｋ）を含む。第２チップは、端部領域の第１面に配置され、電気的に非接続状態とされ、複数の第１電極とそれぞれ接する複数の第２電極（１１０ｄｋ）を含む。
【0174】
上記実施形態を適用することにより、半導体装置１の製造歩留まりを向上できる。
【0175】
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
【0176】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【0177】
実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【0178】
１…半導体装置
１０…アレイチップ
１１…メモリセルアレイ
２０…回路チップ
２１…シーケンサ
２２…電圧発生回路
２３…ロウデコーダ
２４…センスアンプ
１０１、１０１ａ～１０１ｃ…半導体層
１０２、１１１～１１５、１１７、１１８、１２１、２１２、２１３…絶縁層
１０３、１０６、１０８、１１６、２０５、２０７、２０９…配線層
１０４、１０５、１０７、１０９、１２０、１２０＿１～１２０＿６、１３０、２０４、２０６、２０８、２１０…導電体
１１０、１１０ａ、１１０ｄｉ、１１０ｄｋ、１１０ｄｏ、１１０ｗ２、１１０ｗ３、１１０ｗ５、２１１、２１１ａ、２１１ｄｉ、２１１ｄｋ、２１１ｄｏ、２１１ｗ２、２１１ｗ３、２１１ｗ５…電極
１１９…表面保護層
１４０…ブロック絶縁膜
１４１…電荷蓄積膜
１４２…トンネル絶縁膜
１４３…半導体膜
１４４…コア膜
１４５…キャップ膜
２０１…半導体基板
２０２…ゲート絶縁膜
２０３…ゲート電極
ＡＲ、ＡＲ１、ＡＲ２…アクティブパッド領域
ＢＰ、ＢＰａ、ＢＰｄｉ、ＢＰｄｋ、ＢＰｄｏ、ＢＰｗ２、ＢＰｗ３、ＢＰｗ５…貼合パッド
ＣＲ…コア領域
ＤＡＲ、ＤＲ…ダミーパッド領域
ＥＲ…素子領域
ＫＲ…カーフ領域
ＯＲ…外周領域
ＰｉＲ…内側領域
ＰｏＲ…外側領域
ＰＲ…周辺回路領域
ＷＲ…壁領域
１０…アレイチップ
１１…メモリセルアレイ
２０…回路チップ
２１…シーケンサ
２２…電圧発生回路
２３…ロウデコーダ
２４…センスアンプ
１０１、１０１ａ～１０１ｃ…半導体層
１０２、１１１～１１５、１１７、１１８、１２１、２１２、２１３…絶縁層
１０３、１０６、１０８、１１６、２０５、２０７、２０９…配線層
１０４、１０５、１０７、１０９、１２０、１２０＿１～１２０＿６、１３０、２０４、２０６、２０８、２１０…導電体
１１０、１１０ａ、１１０ｄｉ、１１０ｄｋ、１１０ｄｏ、１１０ｗ２、１１０ｗ３、１１０ｗ５、２１１、２１１ａ、２１１ｄｉ、２１１ｄｋ、２１１ｄｏ、２１１ｗ２、２１１ｗ３、２１１ｗ５…電極
１１９…表面保護層
１４０…ブロック絶縁膜
１４１…電荷蓄積膜
１４２…トンネル絶縁膜
１４３…半導体膜
１４４…コア膜
１４５…キャップ膜
２０１…半導体基板
２０２…ゲート絶縁膜
２０３…ゲート電極
ＡＲ、ＡＲ１、ＡＲ２…アクティブパッド領域
ＢＰ、ＢＰａ、ＢＰｄｉ、ＢＰｄｋ、ＢＰｄｏ、ＢＰｗ２、ＢＰｗ３、ＢＰｗ５…貼合パッド
ＣＲ…コア領域
ＤＡＲ、ＤＲ…ダミーパッド領域
ＥＲ…素子領域
ＫＲ…カーフ領域
ＯＲ…外周領域
ＰｉＲ…内側領域
ＰｏＲ…外側領域
ＰＲ…周辺回路領域
ＷＲ…壁領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
