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特開2024-31904半導体デバイスの製造方法及び半導体デバイス
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024031904
(43)【公開日】2024-03-07
(54)【発明の名称】半導体デバイスの製造方法及び半導体デバイス
(51)【国際特許分類】
   C30B 33/00 20060101AFI20240229BHJP
   C30B 15/00 20060101ALI20240229BHJP
   C30B 29/06 20060101ALI20240229BHJP
【FI】
C30B33/00
C30B15/00 Z
C30B29/06 502
【審査請求】未請求
【請求項の数】5
【出願形態】OL
【外国語出願】
(21)【出願番号】P 2023135011
(22)【出願日】2023-08-22
(31)【優先権主張番号】17/822,008
(32)【優先日】2022-08-24
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】300057230
【氏名又は名称】セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ライサチェク, ダビッド
(72)【発明者】
【氏名】ヒーブル, ヤン
(72)【発明者】
【氏名】ポシュトゥルカ, ドゥシャン
(72)【発明者】
【氏名】ヤリナ, ユライ
(72)【発明者】
【氏名】ヤニレク, ヴィート
(72)【発明者】
【氏名】シェンコヴァー, アレクサンドラ
【テーマコード(参考)】
4G077
【Fターム(参考)】
4G077AA02
4G077AB01
4G077AB09
4G077BA04
4G077CF10
4G077EB01
4G077EJ02
4G077FE11
4G077HA06
4G077HA12
(57)【要約】      (修正有)
【課題】結晶由来粒子(COP)欠陥が低減され、酸素濃度が低減され、半径方向抵抗率ばらつきが低減されたCZシリコン基板を提供することを含む、半導体デバイスを製造する方法、及び半導体デバイスを提供する。
【解決手段】半導体デバイスを製造する方法は、未研磨のCZシリコン基板と、基板上側と、基板上側に対向する基板下側と、を備える半導体基板を提供することを含む。本方法は、第1の時間をかけて不活性環境内で第1の温度にて半導体基板に第1のアニーリングを施すことを含む。本方法は、第2の時間をかけてウェット酸化環境内で第2の温度にて半導体基板に第2のアニーリングを施すことを含む。第1のアニーリングはバルク領域ボイド内の内壁酸化物を溶解し、第2のアニーリングはボイドを半導体格子物で充填する。CZシリコン基板は、磁場の存在下で、連続カウンタドーピングを用いて成長させたCZインゴットから提供される。
【選択図】図1
【特許請求の範囲】
【請求項1】
半導体デバイスを製造する方法であって、
未研磨のCZシリコン基板と、基板上側と、前記基板上側に対向する基板下側と、を備える半導体基板を提供することと、
第1の時間をかけて不活性環境内で第1の温度にて前記半導体基板に第1のアニーリングを施すことと、
第2の時間をかけてウェット酸化環境内で第2の温度にて前記半導体基板に第2のアニーリングを施すことと、を含む、方法。
【請求項2】
前記半導体基板を提供することは、200ミリメートル以上の直径を有する前記半導体基板を提供することを含み、
前記第1のアニーリングを施すことは、
アルゴンを含む不活性環境で使用することと、
少なくとも1220℃である前記第1の温度で第1のアニーリングを施すことと、
30分~60分の間の前記第1の時間で第1のアニーリングを施すことと、を含み、
前記第2のアニーリングを施すことは、
1230℃~1260℃の範囲の前記第2の温度で第2のアニーリングを施すことと、
1時間~3時間の間の前記第2の時間で第2のアニーリングを施すことと、を含み、
前記方法は、前記第2のアニーリングを施した後に、前記半導体基板を研磨することと、
前記半導体基板内でパワー半導体デバイスを形成することと、を更に含む、請求項1に記載の方法。
【請求項3】
半導体デバイスを形成する方法であって、
CZ半導体基板を提供することであって、前記CZ半導体基板は、
26パーツパーミリオン原子(ppma)未満の酸素濃度と、
3.5%未満の半径方向抵抗率ばらつきと、
基板上側と、を備える、ことと、
第1の時間をかけて不活性環境内で第1の温度にて前記CZ半導体基板に第1のアニーリングを施すことと、
第2の時間をかけて熱酸化環境内で第2の温度にて前記CZ半導体基板に第2のアニーリングを施すことと、を含む、方法。
【請求項4】
前記CZ半導体基板を提供することは、
CZ結晶成長装置を提供することであって、前記CZ結晶成長装置は、
るつぼと、
第1の伝導型を含む前記るつぼ内のシリコンを含む半導体材料の融液と、
前記るつぼに近接し、前記CZ結晶成長装置内に磁場を提供するように構成された磁石と、を備える、ことと、
半導体材料の前記融液内にカウンタドーピング源を提供することであって、前記カウンタドーピング源は、前記第1の伝導型とは反対の第2の伝導型を含む、ことと、
前記磁場の存在下で半導体材料の前記融液及び前記カウンタドーピング源からCZ半導体インゴットを成長させることと、
その後、前記CZ半導体インゴットを個片化して、前記CZ半導体基板を提供することと、を含み、
前記方法は、アニーリング装置を提供することを含み、
前記第1のアニーリングを施すことは、
少なくとも1220℃である前記第1の温度で第1のアニーリングを施すことと、
30分~60分の間の前記第1の時間で第1のアニーリングを施すことと、を含み、
前記第2のアニーリングを施すことは、
1230℃~1260℃の範囲の前記第2の温度で第2のアニーリングを施すことと、
3時間以下の前記第2の時間で第2のアニーリングを施すことと、を含み、
前記第1のアニーリングを施すこと及び前記第2のアニーリングを施すことは、前記第1のアニーリングを施すことと前記第2のアニーリングを施すこととの間に、前記CZ半導体基板を前記アニーリング装置から取り出さないこと、
前記CZ半導体基板を研磨すること、及び
前記CZ半導体基板内で前記半導体デバイスを形成することなく、前記アニーリング装置内で行われる、請求項3に記載の方法。
【請求項5】
半導体デバイスであって、
半導体材料の本体であって、
CZシリコン材料と、
26パーツパーミリオン原子(ppma)未満の酸素濃度と、
第1の伝導型と、
上側と、
前記上側に対向する下側と、
0.06マイクロメートル超のサイズの結晶由来粒子(COP)欠陥に対して1欠陥/cm未満のCOP表面濃度を含む、前記上側から内向きに延在する領域と、を備える、半導体材料の本体と、
前記上側に近接する領域内の第2の伝導型の第1のドープ領域と、
前記上側に近接した絶縁ゲート電極と、
前記絶縁ゲート電極に近接する前記第1のドープ領域内の前記第1の伝導型の第2のドープ領域と、を備え、
前記領域は、前記上側から前記下側まで延在する、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
(関連出願の相互参照)
該当なし。
【0002】
(発明の分野)
本開示は、概して、電子機器に関し、より具体的には、半導体デバイス及び半導体デバイス構造を形成する方法に関する。
【背景技術】
【0003】
多くの半導体デバイスの製造は、非常に高い結晶完全性を有するシリコン基板、すなわちウェハ上で行われる。出発基板は、ある程度の化学純度、ある程度の結晶完全性、構造の均一性、及び適切な化学組成を必要とする。半導体結晶構造における欠陥は、結晶の特性、したがって基板上で製造される半導体デバイスの性能に著しい影響を及ぼし得る。また、構造及び化学組成の不均一性は、製造歩留まり及び電気的性能に影響を及ぼし得る。
【0004】
シリコン基板の製造において、電子グレードのポリシリコンが、チョクラルスキー(CZ)結晶成長又はフロートゾーン(FZ)結晶成長によって単結晶シリコンを成長させるために使用される。CZ結晶成長では、単結晶インゴットは、るつぼ内に含まれる溶融シリコンから引き出される。FZ結晶成長では、融液のフローティングゾーン(すなわち、溶融ゾーン)が、例えば、RF加熱によって単結晶シードと多結晶ロッドとの間に形成される。このゾーンは、多結晶ロッドとほぼ同寸法の単結晶インゴットを製造するために、回転する多結晶ロッドの長さに沿って移動する。FZ法ではるつぼを使用しないので、シリコンは、成長チャンバ内の雰囲気ガス以外の物質とは接触しない。したがって、FZ結晶は、CZ結晶よりも高い固有純度を有する。更に、FZ基板は、典型的なCZ基板と比較して、より狭いドーパント又は抵抗率プロファイル、より低い酸素含有量、及びより低い結晶由来粒子(COP)の発生頻度で製造することができる。
【0005】
一部のパワー半導体デバイスは、高純度シリコン基板を必要とし、したがって、FZシリコン基板が選択される材料であることが多い。しかしながら、FZ基板は、CZ基板よりも製造コストがかかり、FZ基板は、300ミリメートル(mm)などのより大きな直径では利用できない。CZ基板は、300mm基板を含むより大きな直径で利用可能である。
【0006】
したがって、抵抗率がより高く、抵抗率プロファイルが狭く、酸素含有量がより低く、COP欠陥の発生頻度がより少ないCZ基板を提供し、200mm、300mm、及びそれよりも大きい基板直径を使用するパワー半導体製造をサポートする方法及び構造が必要とされる。
【図面の簡単な説明】
【0007】
図1】本明細書によるプロセスフローのブロック図を示す。
図2図1のプロセスフローで使用された、例示的な装置の断面図を示す。
図3】本明細書に従って処理された、例示的なインゴットによる、相対的な結晶インゴット長さの関数としてのターゲットからの抵抗率偏差をグラフで示す。
図4】本明細書に従って処理された、例示的なインゴットによる、相対的な結晶インゴット長さの関数としての酸素濃度をグラフで示す。
図5図1のプロセスフローで使用された、例示的な装置の断面図を示す。
図6】本明細書による製造の初期ステップにおける例示的な半導体基板の部分断面図を示す。
図7】本明細書による製造の後半ステップにおける図6の半導体基板の部分断面図である。
図8】本明細書による製造の更なるステップにおける図7の半導体基板の部分断面図である。
図9】本明細書による製造の更に別のステップにおける図8の半導体基板の部分断面図である。
図10図1の例示的な方法に従って処理されていない基板の基板結晶由来粒子(COP)分布データをグラフで示す。
図11】本明細書による図1の例示的な方法に従って処理された基板の基板COP分布データをグラフで示す。
図12】本発明による基板を使用して製造された半導体デバイスの部分断面図を示す。
【発明を実施するための形態】
【0008】
以下の説明は、半導体デバイス及び半導体デバイスを製造する方法の様々な例を提供する。そのような例は非限定的であり、添付の特許請求の範囲は、開示された特定の例に限定されるべきではない。以下の説明において、「例」及び「例えば」という用語は非限定的である。
【0009】
例証の単純化及び明確化のために、図中の構成要素は、必ずしも縮尺通りに描かれておらず、異なる図中の同じ参照符号は、同じ構成要素を指す。更に、周知の工程及び構成要素の説明及び詳細は、説明の単純化のために省略されている。
【0010】
図面を明確にするために、ドープ領域又は誘電領域などデバイス構造の特定の領域は、概ね直線の縁部及び正確な角度の隅部を有するものとして示され得る。しかしながら、当業者であれば、ドーパントの拡散及び活性化又は層の形成により、そのような領域の縁部が、概して直線ではない場合があり、隅部が、正確な角度ではない場合があることを理解する。
【0011】
本明細書では、半導体デバイスは、特定のN型伝導領域及び特定のP型伝導領域として説明されているが、当業者であれば、電圧の任意の必要な極性反転、トランジスタタイプ及び/又は電流方向の反転などを考慮して、伝導型が反転され得、本明細書に従って可能であることを理解する。
【0012】
更に、本明細書で使用する用語は、特定の例を説明することのみを目的としており、本開示を限定することは意図されていない。本明細書で使用する場合、単数形は、文脈上明白に別段に示されない限り、複数形も含むことが意図される。
【0013】
本明細書で使用する場合、「通電用電極」は、デバイスを通して通電させるデバイスの素子、例えば、MOSトランジスタのソース若しくはドレイン、バイポーラトランジスタのエミッタ若しくはコレクタ、又はダイオードのカソード若しくはアノードを意味し、「制御電極」は、デバイスを通して電流を制御するデバイスの素子、例えば、MOSトランジスタのゲート、又はバイポーラトランジスタのベースを意味する。
【0014】
半導体領域、ウェハ、又は基板に関して使用する場合、「主面」という用語は、別の材料、例えば、誘電体、絶縁体、導電体、又は多結晶半導体との界面を形成する、半導体領域、ウェハ、又は基板の面を意味する。主面は、x、y、及びz方向において変化するトポグラフィーを有し得る。
【0015】
「含む(comprises)」、「含む(comprising)」、「含む(includes)」、「含む(including)」、「有する(has)」、「有する(have)」、及び/又は「有する(having)」という用語は、本明細書で使用する場合、述べられた特徴、数、ステップ、動作、要素、及び/又は構成要素の存在を指定するが、1つ以上の他の特徴、数、ステップ、動作、要素、構成要素、及び/又はそれらの群の存在又は追加を排除しない、オープンエンドの用語である。
【0016】
「又は」という用語は、「又は」によって結合されたリスト内の項目のうちの任意の1つ以上を意味する。例として、「x又はy」は、3要素のセット{(x)、(y)、(x,y)}のうちの任意の要素を意味する。別の例として、「x、y、又はz」は、7要素のセット{(x)、(y)、(z)、(x,y)、(x,z)、(y,z)、(x,y,z)}のうちの任意の要素を意味する。
【0017】
「第1の」、「第2の」などの用語は、様々な部材、要素、領域、層、及び/又はセクションを説明するために本明細書において使用され得るが、これらの部材、要素、領域、層、及び/又はセクションは、これらの用語によって限定されるべきではない。これらの用語は、1つの部材、要素、領域、層及び/又はセクションを別のものから区別するためにのみ使用される。したがって、例えば、以下に説明される第1の部材、第1の要素、第1の領域、第1の層、及び/又は第1のセクションは、本開示の教示から逸脱することなく、第2の部材、第2の要素、第2の領域、第2の層及び/又は第2のセクションと称され得る。
【0018】
回路動作に関して本明細書で使用する場合、「間に(during)」、「間に(while)」、及び「ときに(when)」という語は、開始行為に基づいて、行為が直ちに起こることを意味する正確な用語ではなく、いくらかの小さな合理的な遅延、例えば、開始行為により開始される応答間での伝達遅延が存在する場合があることが、当業者により認識されるであろう。更に、「間に(while)」という用語は、ある特定の行為が開始行為の持続期間の少なくとも一部内に起こることを意味する。
【0019】
「約(about)」、「約/ほぼ(approximately)」、又は「実質的に(substantially)」にという語の使用は、要素の値が、状態値又は位置に近いと予想されることを意味する。しかしながら、当該技術分野において周知であるように、通常、正確に記載されている値又は位置を妨げる小さな分散が存在する。
【0020】
別段の指定がない限り、本明細書で使用する場合、「上方に(over)」又は「上に(on)」という語は、指定された要素が直接的又は間接的に物理的に接触し得る向き、配置、又は関係を含む。
【0021】
別段の指定がない限り、本明細書で使用する場合、「重なり合う」という語は、指定された要素が、同じ又は異なる平面内で少なくとも部分的に又は完全に一致する、又は位置合わせすることができる向き、配置、又は関係を含む。
【0022】
以下に好適なものとして示され、説明される例は、本明細書に具体的に開示されていない例を有し得、及び/又は本明細書に具体的に開示されていない任意の要素の不在下でも実施され得ることが更に理解される。
【0023】
説明
概して、本例は、CZシリコン基板などCZ半導体基板を使用する半導体デバイス構造及び半導体デバイスを作製する方法に関する。より具体的には、FZ半導体基板と同様の特性を含むCZ半導体基板を提供する方法が記載される。これには、例えば、低酸素濃度及び改善された半径方向抵抗率ばらつきなどが挙げられる。また、本方法は、FZ半導体基板で可能な直径よりも大きい直径(≧200mm)を有する半導体基板を提供する。加えて、本方法は、以前のCZ半導体基板と比較して著しく低減したCOP欠陥密度を提供するとりわけ、本方法は、FZ半導体基板と比較してより低コストで、より高電圧のパワー半導体デバイスを製造するために使用され得るCZ半導体基板を提供する。
【0024】
一例では、半導体デバイスを製造する方法は、未研磨のCZシリコン基板と、基板上側と、基板上側に対向する基板下側と、を備える半導体基板を提供することを含む。本方法は、第1の時間をかけて不活性環境内で第1の温度にて半導体基板に第1のアニーリングを施すことを含む。本方法は、第2の時間をかけてウェット酸化環境内で第2の温度にて半導体基板に第2のアニーリングを施すことを含む。
【0025】
一例では、半導体デバイスを形成する方法は、約26パーツパーミリオン原子(ppma)未満の酸素濃度と、3.5%未満の半径方向抵抗率ばらつきと、基板上側と、を含むCZ半導体基板を提供することを含む。本方法は、第1の時間をかけて不活性環境内で第1の温度にてCZ半導体基板に第1のアニーリングを施すことを含む。本方法は、第2の時間をかけて熱酸化環境内で第2の温度にてCZ半導体基板に第2のアニーリングを施すことを含む。
【0026】
一例では、半導体デバイスは、CZシリコン材料と、約26パーツパーミリオン原子(ppma)未満の酸素濃度と、第1の伝導型と、上側と、上側に対向する下側と、0.06マイクロメートル超のサイズの結晶由来粒子(COP)欠陥に対して約1欠陥/cm未満のCOP表面濃度を含む、上側から内向きに延在する領域と、を含む半導体材料の本体を備える。第2の伝導型の第1のドープ領域は、上側に近接する領域内にある。絶縁ゲート電極は、上側に近接している。第1の伝導型の第2のドープ領域は、絶縁ゲート電極に近接する第1のドープ領域内にある。
【0027】
本開示には、他の例も含まれる。そのような例は、図面、特許請求の範囲、又は本開示の説明に見出すことができる。
【0028】
図1は、本明細書による半導体基板11(図5図9に示される)を提供するための、本明細書によるプロセスフローB100のブロック図を示す。半導体基板11は、ウェハ、基板、又はワークピースと称することもできる。いくつかの例では、プロセスフローB100はブロックB101~B105を含み、個々のブロックは1つ以上の単位プロセスを含み得る。プロセスフローB100の説明では、図2図12を具体的に参照する。
【0029】
ブロックB101は、カウンタドーピングを伴い、磁場の存在下でチョクラルスキー(CZ)結晶成長を使用して半導体インゴットを提供することを説明する。図2は、本明細書によるブロックB101で使用するための、CZ結晶成長装置とも称され得る例示的な装置100の簡略断面図を示す。いくつかの例では、装置100は、インゴット、シリコンインゴット、半導体インゴット、又は結晶体とも称され得るCZ半導体インゴット101を成長させるために使用される。いくつかの例では、装置100は、るつぼ103内の融液、すなわち半導体材料源102を備える。いくつかの例では、るつぼ103は、るつぼ103の外側部としてグラファイトるつぼ部103Aと、るつぼ103の内側部としてシリコンるつぼ部103Bと、を備える。装置100は、るつぼ103を所定の温度に加熱して、るつぼ103内に加熱された液体形態の融液102を提供するように構成されているグラファイトヒータなどのヒータ108を更に含む。熱シールド107は、ヒータ108及びるつぼ103の格納装置として構成されている。
【0030】
本明細書によると、装置100は、CZ半導体インゴット101の軸方向抵抗率ばらつきを低減するために、融液102内にカウンタドーピング源104を備える。より具体的には、CZ半導体インゴット101が第1の伝導型(例えば、N型伝導性)を含む場合、カウンタドーピング源104は、第1の伝導型とは反対の第2の伝導型(例えば、P型伝導性)を備える。いくつかの例では、カウンタドーピング源104は、第2の伝導型ドーパント(例えば、CZ半導体インゴット101がN型伝導性である場合は、ホウ素)を有するシリコンロッドを備える。本明細書によると、カウンタドーピングは、CZ半導体インゴット101の成長中に融液102内でホウ素ドープシリコンロッドを連続的に溶融することによって達成される。
【0031】
いくつかの例では、カウンタドーピング源104は、グラファイトケーブル104Aに取り付けられ、このグラファイトケーブルは、CZ半導体インゴット101の成長中に融液102内での配置(例えば、浸漬速度)を制御するように構成されたコントローラ105に結合され得る。いくつかの例では、コントローラ105は、CZ半導体インゴット101の成長中に融液102に連続的に浸漬されるように、カウンタドーピング源104を提供するように構成されている。いくつかの例では、浸漬の速度は、CZ半導体インゴット101の引き上げ重量によって決定され、融液102中の初期ドーパント濃度と、N型伝導性ドーパント及びP型伝導性ドーパントの両方の偏析係数との関数である。本明細書に記載のように使用されるカウンタドーピング源104は、N型伝導性シリコンCZ半導体インゴットに対して約1.0ohm-cm~約110ohm-cmの抵抗率範囲を有するCZ半導体インゴット101の長さの60%超にわたって、+/-5%未満の軸方向抵抗率ばらつきをもたらすことが実際に見出された。
【0032】
装置100は、装置100内に磁場を提供するように構成された磁石109を更に含む。いくつかの例では、磁石109は、水冷カスプ磁石であり、CZ半導体インゴット101内の酸素濃度及び半径方向抵抗率ばらつきを低減するように構成されている。いくつかの例では、磁石109は、約0ガウス超~約1000ガウスの範囲の磁場をCZ半導体インゴット101に提供する。いくつかの例では、CZ半導体インゴット101は、装置100内においてアルゴン雰囲気下で成長される。
【0033】
図3は、相対結晶インゴット長さの関数としてデータ曲線71によって表される、ターゲットからの軸方向抵抗率偏差をグラフで示し、図4は、本明細書のブロックB101に従って処理された例示的なCZ半導体インゴット101による相対結晶インゴット長さの関数としてデータ曲線81によって表される、軸方向酸素濃度をグラフで示す。図3に示されるように、CZ半導体インゴット101は、その長さの約80%に対してターゲットから10%未満のターゲットからの軸方向抵抗偏差を有しており、これは非常に良好な結晶利用率である。比較すると、カウンタドーピングなしでは、結晶利用率は約15%であることが実際に見出された。図4に示されるように、磁石109によって提供される磁場の存在下で成長したCZ半導体インゴット101は、その長さの80%超にわたって、20.5パーツパーミリオン原子(ppma)未満(上限82によって表される)の酸素濃度を有した。これは、認められている業界標準の26ppmaよりも低い。更に、CZ半導体インゴット101は、3.5%未満の半径方向抵抗率ばらつきを有することが実際に見出された。本明細書によると、CZ半導体インゴット101は、窒素ドーピング又は中性子照射を使用せずに提供される。更に、CZ半導体インゴット101は、標準的なるつぼを使用して成長し、製造コストを節約する。
【0034】
プロセスフローB100のブロックB102は、ブロックB101を使用して提供されたCZ半導体インゴット101を更に処理するステップを説明する。いくつかの例では、標準的なインゴット処理を使用して、CZ半導体インゴット101を成形し、成形したCZ半導体インゴット101を、半導体基板11を含む個々のウェハ又は基板に分離(例えば、スライス又はソーイング)する。いくつかの例では、CZ半導体インゴット101の端部を除去し、残りのインゴットに、より精密な直径の円筒形状を提供するために余分な材料を除去する研削作業を受けさせ得る。研削作業後に、研削加工による任意の損傷を除去するエッチングステップが行われ得る。より大きな直径の基板(例えば、直径≧200mm)の場合、後続処理での位置合わせのために、また、結晶の向きを識別するために、インゴットにノッチが設けられ得る。次に、例えば、内径(ID)ソーイング装置又はスラリーコーティングされたワイヤを含む装置を使用して、インゴットを個々の基板に分離する。
【0035】
ブロックB102はまた、基板を成形するステップを説明する。いくつかの例では、ソーイングプロセス後に、ソーイングされた状態の基板の一部を、ラッピング及び研削プロセスを使用して除去して、厚さのばらつきを低減することができる。いくつかの例では、基板の縁部を成形するか、又は丸み付けすることができ、これにより、通常の基板の取り扱い及び処理中にチッピング発生率を低減させ、基板の縁部における膜の蓄積を低減させることができる。いくつかの例では、基板をエッチングして、基板成形プロセスによって生じる加工損傷及び汚染を除去する。基板がシリコンを含む場合、フッ化水素酸、硝酸、及び酢酸のエッチング剤溶液を用いたウェットエッチング液を使用することができる。ブロックB102の後かつブロックB103の前のプロセスのこの時点では、基板はまだ研磨されていない。
【0036】
いくつかの例では、ブロックB101及びB102は、るつぼ(例えば、るつぼ103)と、第1の伝導型を含むるつぼ内のシリコンを含む半導体材料の融液(例えば、融液102)と、るつぼに近接し、CZ結晶成長装置内に磁場を提供するように構成された磁石(例えば、磁石109)と、を含むCZ結晶成長装置(例えば、装置100)を提供することを含む、半導体基板を提供する方法を説明する。本方法は、半導体材料の融液内に、伝導型とは反対の第2の伝導型のカウンタドーピング源(例えば、カウンタドーピング源104)を提供することを含む。本方法は、磁場の存在下で半導体材料の融液及びカウンタドーピング源からCZ半導体インゴット(例えば、CZ半導体インゴット101)を成長させることを含む。本方法は、CZ半導体インゴット101の提供後に、CZ半導体インゴットを個々の半導体基板(例えば半導体基板11)に分離することを含む。
【0037】
前述したように、本方法は、分離ステップの前にCZインゴットを成形するステップを含み得る。いくつかの例では、本方法は、分離ステップ後に、半導体基板を成形するステップと、半導体基板をエッチングするステップと、を含み得る。しかしながら、ブロックB102のプロセスのこの時点では、半導体基板は研磨されていない。すなわち、半導体基板は、未研磨のCZ半導体基板を備える。いくつかの例では、半導体基板は、直径200mmの未研磨のCZシリコン基板を備える。いくつかの例では、半導体基板は、直径300mmの未研磨のCZシリコン基板を備える。いくつかの例では、半導体基板は、≧200mmの直径を有する、未研磨のCZシリコン基板を備える。
【0038】
本明細書によると、プロセスフローB100のブロックB103は、CZ半導体インゴット101から半導体基板に裸出アニーリング(denudation annealing)を施すことと、基板にウェット酸化アニーリングを施すことと、いくつかの例では、基板から酸化物を除去することと、を含む。裸出アニーリングステップは、第1のアニールと称され得、ウェット酸化アニーリングステップは、第2のアニーリング又は熱酸化アニーリングと称され得る。図5は、ブロックB103の半導体基板の裸出アニーリング及びウェット酸化アニーリングを実行するための装置200の簡略断面図を示す。いくつかの例では、装置200は、1つ以上の半導体基板を処理するように構成された縦型高温炉である。
【0039】
いくつかの例では、装置200は、炉チャンバ又はプロセスチャンバとも称され得るチャンバ201を備える。チャンバ201は、ボート又は基板ホルダ202内に半導体基板11を収容するように構成されており、高処理温度に耐えるように構成されている。いくつかの例では、チャンバ201は炭化ケイ素を含む。いくつかの例では、ボート202は、高温処理用に構成されており、ポリシリコン構造で被覆された炭化ケイ素を含む。熱源203は、チャンバ201を取り囲み、裸出アニーリング及びウェット酸化アニーリングステップ中に半導体基板11を均一に加熱するように構成されている。いくつかの例では、熱源203は、抵抗加熱素子であり得る。
【0040】
本明細書によると、装置200は、半導体基板11が、裸出アニーリングステップ及びウェット酸化アニーリングステップの両方のために装置200内に留まるように、両ステップを提供するように構成されている。すなわち、いくつかの例では、半導体基板11は、裸出アニーリングステップとウェット酸化アニーリングステップとの間にチャンバ201の外側に露出しない。したがって、装置200は、裸出アニーリングステップ及びウェット酸化アニーリングステップ用の異なるプロセスガス用に構成されている。本明細書によると、装置200は、プロセスガス206、プロセスガス207、プロセスガス208、及びプロセスガス209用に構成され得る。プロセスガス206は、ブロックB103の裸出アニーリングステップ用の不活性ガス、好ましくはアルゴンガスである。いくつかの例では、プロセスガス207は、プロセス温度ランピング中に使用するための酸素である。プロセスガス208は水素であり得、プロセスガス209は酸素であり得、ブロックB103のウェット酸化アニーリングステップのために蒸気発生装置204に供給することができる。チャンバ201は、アニーリングステップ中にチャンバ201からプロセスガスを除去するためのガス出口として構成された出口211を含み得る。
【0041】
本明細書によると、裸出アニーリングは、半導体基板11内のボイドを低減又は排除するように構成されている。いくつかの例では、裸出アニーリングは、CZ半導体インゴット101からの未研磨の半導体基板11を装置200内に(例えば、ボート202を使用して)配置することを含み得る。本明細書によると、チャンバ201内の温度は、第1のアニーリング、すなわち裸出アニーリングステップのために少なくとも1220℃であり得る第1の温度にランプアップ、すなわち上昇させられる。いくつかの例では、約1℃/分~約5℃/分のランプ速度が、裸出アニーリングのために選択された温度までの温度ランプ速度に使用される。
【0042】
裸出アニーリングステップのランプアップ部分の間、プロセスガス206及びプロセスガス207は、不活性ガスを含むプロセスガス206(及び酸素を含み、酸素がチャンバ201への全ガス流の約2%に設定されているプロセスガス207)とともに、供給が開始され得る。本明細書によると、プロセスガス206は、好ましくはアルゴンを含み、アルゴンは、裸出アニーリングのためにチャンバ201に不活性環境を提供する。選択された裸出アニーリング温度に対してチャンバが安定すると、酸素は止められる。いくつかの例では、裸出アニーリングの温度は、約1230℃から約1260℃の範囲内である。いくつかの例では、裸出アニーリングの温度は、約1250℃である。裸出アニールの温度は、第1の温度の一例である。いくつかの例では、裸出アニーリングは、約30分~約60分の時間をかけて施される。裸出アニーリング時間は、第1の時間の一例である。
【0043】
図6は、CZ半導体インゴット101からの半導体基板11の断面図であり、裸出アニーリングによる半導体基板11内のボイド13に対する材料変化を示す。半導体基板11は、主面11Aと、主面11Aに対向する主面11Bと、を備える。いくつかの例では、主面11Aは、半導体基板11の表側又は上側と称され得、主面11Bは、半導体基板11の裏側又は下側と称され得る。図6は、内壁酸化物18が半導体基板11のバルク領域全体に分散しているボイド13を示す。アルゴンの存在下における高温での裸出アニーリング中に、内壁酸化物18は、溶解シリコン14(図6において格子間シリコン(Si)として示される)及び溶解酸素16(図6に格子間酸素(O)として示される)に溶解する。実際には、1250℃での約1時間で内壁酸化物が十分に溶解することを見出した。いくつかの例では、溶解酸素は、図6に概略的に示すように、裸出アニーリング中に半導体基板11から拡散し得る。半導体基板11はこのプロセス中に研磨されていないので、研磨表面への損傷を回避することができる。
【0044】
裸出アニーリングの後、半導体基板11は、本明細書によるウェット酸化アニーリングのためにチャンバ201内に留まる。いくつかの例では、ウェット酸化アニーリングの温度は、約1230℃~約1260℃の範囲内である。いくつかの例では、ウェット酸化アニーリングの温度は約1250℃である。ウェット酸化アニーリングの温度は、第2の温度の一例である。いくつかの例では、蒸気発生装置204は、ウェット酸化アニーリングのためにチャンバ201内でウェット酸化環境を提供するために使用される。いくつかの例では、ウェット酸化アニーリングは、約1時間~約3時間の期間に行われる。いくつかの例では、ウェット酸化アニーリングは、格子間欠陥の発生を回避するために3時間を超えないことが好ましい。ウェット酸化アニール時間は、第2の時間の一例である。ウェット酸化アニーリングの完了後、チャンバ201内の温度は、半導体基板11をチャンバ201及び装置200から取り出す前に、毎分約0.7℃~約3℃の間の速度でランプダウンさせ得る。
【0045】
図7は、ウェット酸化アニーリング中の半導体基板11の断面図を示し、図8は、本明細書によるウェット酸化アニーリングの完了後の半導体基板11の断面図を示す。図7はまた、主面11Aにおける結晶由来粒子(COP)19の一例を示しており、これらは概して、酸化物21が主面11A全体で成長する際に半導体基板の表面に存在し得るボイドである。酸化物21の成長中、追加のシリコン格子間物14が半導体基板11のバルク領域に注入され、ボイド13Aを充填する。ボイド13Aは、裸出アニーリング中に内壁酸化物18が除去されたボイド13である。本明細書によると、ウェット酸化アニールは、図8に示されるようなボイドフリーかつCOPフリーのゾーン22を作り出す。いくつかの例では、酸化物21は、ウェット式化学エッチング又は当業者に周知の他の技法を使用して、ウェット酸化アニーリング後に除去される。
【0046】
ブロックB104は、ブロックB103で説明したウェット酸化アニール後に半導体基板11を研磨し、次いで洗浄することを説明している。いくつかの例では、半導体基板11の少なくとも主面11Aは、例えば化学機械研磨を用いて研磨される。化学機械研磨は、主面11Aに隣接する半導体基板11の一部を除去して、主面11ABとして示される、高反射性、スクラッチフリー、かつダメージフリーの表面を作り出す。主面11ABはまた、半導体基板11の表側又は上側と称され得る。いくつかの例では、約15マイクロメートルの材料を半導体基板11の上側から除去することができる。研磨後、半導体基板11は、研磨スラリーを除去するために一連の化学浸漬及びリンスを受け、その後、最終洗浄プロセスを受け得る。
【0047】
図9は、ブロックB104の研磨プロセス及び洗浄プロセス後の半導体基板11を示す。本明細書によると、COPフリーゾーン22は、主面11ABから内向きに延在する厚さ22Tを備える。本明細書による方法は、最大約100マイクロメートルの厚さ22Tを提供することができることが実際に見出された。この厚さは、典型的にはFZ半導体基板を使用する絶縁ゲートバイポーラトランジスタ(IGBT)又は金属酸化膜半導体電界効果トランジスタ(MOSFET)など特定の縦型高電圧パワー半導体デバイスを製造するのに有益である。
【0048】
本明細書に記載の方法に従って処理された半導体基板11は、以下の属性を有し得ることが実際に見出された。いくつかの例では、半導体基板11は、N型伝導性を有するCZシリコン基板を備え、その抵抗率は約1ohm-cm~約110ohm-cmであり、ホウ素及びリンの濃度B:Pは最大50%である。いくつかの例では、半導体基板11は、析出限界未満、すなわち約26ppma未満の酸素濃度、及び約3.5%未満の半径方向抵抗率ばらつきを含む。いくつかの例では、半導体基板11は、0.06マイクロメートル超のサイズのCOP欠陥に対して約1欠陥/cm未満のCOP欠陥の表面濃度を有するCOPフリー研磨基板を備え、研磨面下に最大約100マイクロメートルのCOPフリーゾーンを備える。半導体基板11は、多空孔パターン領域を全く含まないCOPフリー研磨基板を備える。また、半導体基板11は、同等のFZ半導体基板以上の特性を備えており、FZ半導体基板の約50%のコストで製造することができる。最後に、半導体基板11は、FZ半導体基板では現在可能ではない、より大きな直径(≧200mm)で製造することができる。
【0049】
図10及び図11は、それぞれ、図1のプロセスフローB100に従って処理されていない基板及び図1のプロセスフローB100に従って処理された基板の基板結晶由来粒子(COP)分布データをグラフで示す。図11に示すように、プロセスフローB100は、COP欠陥濃度を大幅に低減させる。
【0050】
プロセスフローB100のブロックB105は、プロセスフローB100のブロックB101~B104に従って処理された基板を使用して半導体デバイスを製造することを説明する。例として、ブロックB101~B104を使用して製造された半導体基板11は、続いて、誘電体形成、ドープ領域形成(パターニング、ドーピング、アニーリング)、電極形成などが挙げられるが、これらに限定されない、当業者に周知の従来のプロセス技法及びプロセスフローに従って処理され得る。いくつかの例では、半導体基板11は、ブロックB105中に、COPフリー領域22の厚さ22Tに近い厚さまで厚さが低減され得る。例えば、Disco Corporation(Tokyo,Japan)から入手可能なTaiko(登録商標)プロセスを使用して、基板11を100マイクロメートル以下の厚さに薄化することができる。他の例では、半導体基板11は、従来の技術を使用して、COP領域22の厚さ22Tに近いか、又はそれより大きい厚さに薄化することができる。いくつかの例では、半導体基板11は、IGBTデバイスなどパワー半導体デバイスを製造するために使用される。
【0051】
図12は、本発明による、半導体基板11を使用して製造された半導体デバイス10の部分断面図を示す。この例では、半導体デバイス10はIGBTを含むが、半導体デバイス10は、MOSFET又は典型的にはFZ半導体基板を使用する半導体デバイスなど他のタイプの半導体デバイスであり得ることが理解される。複数の半導体デバイス10が半導体11を使用して製造され、次いで個々のデバイスに分離されることが理解される。
【0052】
半導体デバイス10は、半導体基板11の一部である半導体材料の領域11Cを備える。半導体材料の領域11Cは、前述のように主面11ABを備え、更に主面11BAを備え、主面11BAは、半導体基板の裏側を主面11Bから薄化することによって形成される。本明細書によると、半導体材料の領域11Cは、図1のプロセスフローB100を用いて形成されたCOPフリーゾーン22を含む。いくつかの例では、半導体材料の領域11Cは、N型伝導性など第1の伝導型を含む。
【0053】
半導体デバイス10は、主面11ABから内向きに延在するドープ領域33を備え、第1の伝導型と反対の第2の伝導型を含む。この例では、ドープ領域33はP型伝導性であり、半導体デバイス10のベース領域と称され得る。半導体デバイス10はゲート構造23を備え、ゲート構造23はそれぞれ、いくつかの例では、主面11ABからドープ領域33を通って領域22へと延在するゲートトレンチ24を備える。ゲート構造23は、ゲート誘電体26と、ゲート電極28と、を更に備える。第1の伝導型を含むドープ領域34は、ゲート構造23の両側のドープ領域33内に形成され、半導体デバイス10のソース領域を提供する。ゲート構造23は、ドープ領域33内のチャネル領域を制御するように構成されており、ドープ領域34から領域22まで垂直に延在する。
【0054】
半導体デバイス10は、主面11BAに隣接する第2の伝導型のドープ領域38を更に備える。ドープ領域38は、半導体デバイス10のコレクタ領域と称され得る。いくつかの例では、半導体デバイス10は、第1の伝導型のドープ領域37を備え、この領域は、半導体デバイス10のフィールドストップ領域と称され得る。半導体デバイス10は、ゲート構造23の上方に又はその一部として形成された誘電体41と、主面11ABの上方に形成された導体46と、主面11BAの上方に設けられた導体46と、を更に備え得る。
【0055】
いくつかの例では、COPフリー領域22は、半導体基板が約100マイクロメートル以下に薄化されるときに、主面11ABから主面11BAまで延在し得る。本明細書によると、図1のプロセスフローB100を使用して処理された半導体基板11は、低減された基板コストで、以前はFZ半導体基板のみに見出された特性をCZ半導体基板に提供する。加えて、本明細書のCZ半導体基板は、FZ半導体基板よりも大きな直径で製造され得る。これによって、より費用効果の高い半導体デバイス10がもたらされる。
【0056】
上記の全てから、当業者は、一例によると、半導体デバイスを製造する方法が、約1250℃の第2の温度での第2のアニーリングと、3時間以下の第2の時間での第2のアニーリングと、を含む第2のアニーリングを含み得ると判断することができる。別の例では、本方法は、アニール装置を提供することを含み得、第1のアニーリング及び第2のアニーリングは、第1のアニーリングと第2のアニーリングとの間に半導体基板を除去することなくアニーリング装置内で行われる。
【0057】
更なる例では、半導体基板を提供する方法は、るつぼと、第1の伝導型を含むるつぼ内のシリコンを含む半導体材料の融液と、CZ結晶成長装置内に磁場を提供するように構成された、るつぼに近接する磁石と、を備えるCZ結晶成長装置を提供することと、半導体材料の融液内に、第1の伝導型とは反対の第2の伝導型のカウンタドーピング源を提供することと、磁場の存在下で、半導体材料の融液及びカウンタドーピング源からCZ半導体インゴットを成長させることと、その後、CZ半導体インゴットを、半導体基板を含む個々の基板に分離することと、を含み得る。更に別の例では、カウンタドーピング源を提供することは、第2の伝導型ドーパントでドープされたシリコンを含むロッドを提供することを含む。別の例では、CZ半導体インゴットを成長させることは、第2の伝導型ドーパントを有するロッドを半導体材料の融液に連続的に浸漬させることを含む。更なる例では、本方法は、CZ半導体インゴットの分離後、かつ第1のアニーリングの前に、半導体基板をエッチングすることを含み得る。更に別の例では、第2のアニーリングは、約0.06マイクロメートル超のサイズの結晶由来粒子(COP)欠陥に対して1欠陥/cm未満のCOP欠陥表面濃度を含む、基板上側に近接する領域を提供し、この領域は約100マイクロメートルの厚さを備える。
【0058】
前述の全てから、当業者は、一例によると、半導体デバイスを形成する方法において、CZ半導体基板を提供することが、シリコンを含むCZ半導体基板を提供することと、CZ半導体基板に、未研磨表面を備える基板上側を提供することと、ある濃度のボイドを有するCZ半導体基板を提供することと、を含み得、ボイドは、酸化物を有する内壁を備え、第1のアニーリングは、内壁上の酸化物を溶解し、第2のアニーリングは、ボイドをシリコン格子間物で充填して、結晶由来粒子(COP)欠陥を実質的に含まないゾーンを形成すると判断し得る。
【0059】
全ての異物から、当業者は、半導体デバイスが下側に近接した、第2の伝導型の第3のドープ領域を備え得ると判断し得る。
【0060】
要約すると、CZ半導体基板の製造について説明されてきた方法及び構造は、磁性CZ結晶成長及び連続カウンタドーピングを用いてCZ半導体インゴットを製造することを含む。本方法は、CZ半導体インゴットからの未研磨のCZ半導体基板を第1のアニーリングに曝露して、CZ半導体基板内のボイドからの内壁酸化物を溶解することを含む。本方法は、シリコン格子間物を提供してCZ半導体基板内にCOPフリーゾーンを形成する第2のアニーリングを含む。本方法は、酸素濃度が低減され、半径方向抵抗率ばらつきが改善され、かつCOP欠陥が低減されたCZ半導体基板を提供する。加えて、本方法は、軸方向抵抗率ばらつきが低減され、したがって利用率を改善する、CZ半導体インゴットを製造する。本明細書のCZ半導体基板は、大幅に低減したコスト(例えば、場合によっては50%未満)でFZ半導体基板と同様の特性を備える。
【0061】
本明細書に記載の異なる例は、異なる実施形態を得るために、本明細書に記載の他の例のいずれかと組み合わされ得ることが理解される。
【0062】
本発明の主題は、特定の好ましい例により説明されているが、前述の図面及びその説明は、本主題の典型的な例を示しているにすぎず、その範囲を限定するものとしてみなされるべきではない。多くの代替手段及び変形例が当業者に明らかであろうことは明白である。例えば、様々な領域の伝導型を逆にすることができる。
【0063】
特許請求の範囲が以下で反映しているように、発明の態様は、前述で開示された単独の例の全ての特徴よりも少ない特徴にある場合がある。このため、以下に表現されている特許請求の範囲は、本明細書に明確に組み込まれており、各請求項は、本発明の別々の例として互いに独立している。更に、本明細書に記載の一部の例は、他の例に含まれる他の特徴の一部を含むが、他の特徴は含まず、当業者には理解されるように、異なる例の特徴の組み合わせは、本発明の範囲内であることを意味し、かつ異なる例を形成することを意味する。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
【外国語明細書】