2024-31904 半導体デバイスの製造方法及び半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024031904

(43)【公開日】2024-03-07

(54)【発明の名称】半導体デバイスの製造方法及び半導体デバイス

(51)【国際特許分類】

   C30B 33/00 20060101AFI20240229BHJP

   C30B 15/00 20060101ALI20240229BHJP

   C30B 29/06 20060101ALI20240229BHJP

【ＦＩ】

C30B33/00

C30B15/00 Z

C30B29/06 502

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023135011

(22)【出願日】2023-08-22

(31)【優先権主張番号】17/822,008

(32)【優先日】2022-08-24

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】300057230

【氏名又は名称】セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ライサチェク， ダビッド

(72)【発明者】

【氏名】ヒーブル， ヤン

(72)【発明者】

【氏名】ポシュトゥルカ， ドゥシャン

(72)【発明者】

【氏名】ヤリナ， ユライ

(72)【発明者】

【氏名】ヤニレク， ヴィート

(72)【発明者】

【氏名】シェンコヴァー， アレクサンドラ

【テーマコード（参考）】

4G077

【Ｆターム（参考）】

4G077AA02

4G077AB01

4G077AB09

4G077BA04

4G077CF10

4G077EB01

4G077EJ02

4G077FE11

4G077HA06

4G077HA12

(57)【要約】      （修正有）

【課題】結晶由来粒子（ＣＯＰ）欠陥が低減され、酸素濃度が低減され、半径方向抵抗率ばらつきが低減されたＣＺシリコン基板を提供することを含む、半導体デバイスを製造する方法、及び半導体デバイスを提供する。
【解決手段】半導体デバイスを製造する方法は、未研磨のＣＺシリコン基板と、基板上側と、基板上側に対向する基板下側と、を備える半導体基板を提供することを含む。本方法は、第１の時間をかけて不活性環境内で第１の温度にて半導体基板に第１のアニーリングを施すことを含む。本方法は、第２の時間をかけてウェット酸化環境内で第２の温度にて半導体基板に第２のアニーリングを施すことを含む。第１のアニーリングはバルク領域ボイド内の内壁酸化物を溶解し、第２のアニーリングはボイドを半導体格子物で充填する。ＣＺシリコン基板は、磁場の存在下で、連続カウンタドーピングを用いて成長させたＣＺインゴットから提供される。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体デバイスを製造する方法であって、
未研磨のＣＺシリコン基板と、基板上側と、前記基板上側に対向する基板下側と、を備える半導体基板を提供することと、
第１の時間をかけて不活性環境内で第１の温度にて前記半導体基板に第１のアニーリングを施すことと、
第２の時間をかけてウェット酸化環境内で第２の温度にて前記半導体基板に第２のアニーリングを施すことと、を含む、方法。

【請求項2】

前記半導体基板を提供することは、２００ミリメートル以上の直径を有する前記半導体基板を提供することを含み、
前記第１のアニーリングを施すことは、
アルゴンを含む不活性環境で使用することと、
少なくとも１２２０℃である前記第１の温度で第１のアニーリングを施すことと、
３０分～６０分の間の前記第１の時間で第１のアニーリングを施すことと、を含み、
前記第２のアニーリングを施すことは、
１２３０℃～１２６０℃の範囲の前記第２の温度で第２のアニーリングを施すことと、
１時間～３時間の間の前記第２の時間で第２のアニーリングを施すことと、を含み、
前記方法は、前記第２のアニーリングを施した後に、前記半導体基板を研磨することと、
前記半導体基板内でパワー半導体デバイスを形成することと、を更に含む、請求項１に記載の方法。

【請求項3】

半導体デバイスを形成する方法であって、
ＣＺ半導体基板を提供することであって、前記ＣＺ半導体基板は、
２６パーツパーミリオン原子（ｐｐｍａ）未満の酸素濃度と、
３．５％未満の半径方向抵抗率ばらつきと、
基板上側と、を備える、ことと、
第１の時間をかけて不活性環境内で第１の温度にて前記ＣＺ半導体基板に第１のアニーリングを施すことと、
第２の時間をかけて熱酸化環境内で第２の温度にて前記ＣＺ半導体基板に第２のアニーリングを施すことと、を含む、方法。

【請求項4】

前記ＣＺ半導体基板を提供することは、
ＣＺ結晶成長装置を提供することであって、前記ＣＺ結晶成長装置は、
るつぼと、
第１の伝導型を含む前記るつぼ内のシリコンを含む半導体材料の融液と、
前記るつぼに近接し、前記ＣＺ結晶成長装置内に磁場を提供するように構成された磁石と、を備える、ことと、
半導体材料の前記融液内にカウンタドーピング源を提供することであって、前記カウンタドーピング源は、前記第１の伝導型とは反対の第２の伝導型を含む、ことと、
前記磁場の存在下で半導体材料の前記融液及び前記カウンタドーピング源からＣＺ半導体インゴットを成長させることと、
その後、前記ＣＺ半導体インゴットを個片化して、前記ＣＺ半導体基板を提供することと、を含み、
前記方法は、アニーリング装置を提供することを含み、
前記第１のアニーリングを施すことは、
少なくとも１２２０℃である前記第１の温度で第１のアニーリングを施すことと、
３０分～６０分の間の前記第１の時間で第１のアニーリングを施すことと、を含み、
前記第２のアニーリングを施すことは、
１２３０℃～１２６０℃の範囲の前記第２の温度で第２のアニーリングを施すことと、
３時間以下の前記第２の時間で第２のアニーリングを施すことと、を含み、
前記第１のアニーリングを施すこと及び前記第２のアニーリングを施すことは、前記第１のアニーリングを施すことと前記第２のアニーリングを施すこととの間に、前記ＣＺ半導体基板を前記アニーリング装置から取り出さないこと、
前記ＣＺ半導体基板を研磨すること、及び
前記ＣＺ半導体基板内で前記半導体デバイスを形成することなく、前記アニーリング装置内で行われる、請求項３に記載の方法。

【請求項5】

半導体デバイスであって、
半導体材料の本体であって、
ＣＺシリコン材料と、
２６パーツパーミリオン原子（ｐｐｍａ）未満の酸素濃度と、
第１の伝導型と、
上側と、
前記上側に対向する下側と、
０．０６マイクロメートル超のサイズの結晶由来粒子（ＣＯＰ）欠陥に対して１欠陥／ｃｍ^２未満のＣＯＰ表面濃度を含む、前記上側から内向きに延在する領域と、を備える、半導体材料の本体と、
前記上側に近接する領域内の第２の伝導型の第１のドープ領域と、
前記上側に近接した絶縁ゲート電極と、
前記絶縁ゲート電極に近接する前記第１のドープ領域内の前記第１の伝導型の第２のドープ領域と、を備え、
前記領域は、前記上側から前記下側まで延在する、半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
該当なし。

【0002】

（発明の分野）
本開示は、概して、電子機器に関し、より具体的には、半導体デバイス及び半導体デバイス構造を形成する方法に関する。

【背景技術】

【0003】

多くの半導体デバイスの製造は、非常に高い結晶完全性を有するシリコン基板、すなわちウェハ上で行われる。出発基板は、ある程度の化学純度、ある程度の結晶完全性、構造の均一性、及び適切な化学組成を必要とする。半導体結晶構造における欠陥は、結晶の特性、したがって基板上で製造される半導体デバイスの性能に著しい影響を及ぼし得る。また、構造及び化学組成の不均一性は、製造歩留まり及び電気的性能に影響を及ぼし得る。

【0004】

シリコン基板の製造において、電子グレードのポリシリコンが、チョクラルスキー（ＣＺ）結晶成長又はフロートゾーン（ＦＺ）結晶成長によって単結晶シリコンを成長させるために使用される。ＣＺ結晶成長では、単結晶インゴットは、るつぼ内に含まれる溶融シリコンから引き出される。ＦＺ結晶成長では、融液のフローティングゾーン（すなわち、溶融ゾーン）が、例えば、ＲＦ加熱によって単結晶シードと多結晶ロッドとの間に形成される。このゾーンは、多結晶ロッドとほぼ同寸法の単結晶インゴットを製造するために、回転する多結晶ロッドの長さに沿って移動する。ＦＺ法ではるつぼを使用しないので、シリコンは、成長チャンバ内の雰囲気ガス以外の物質とは接触しない。したがって、ＦＺ結晶は、ＣＺ結晶よりも高い固有純度を有する。更に、ＦＺ基板は、典型的なＣＺ基板と比較して、より狭いドーパント又は抵抗率プロファイル、より低い酸素含有量、及びより低い結晶由来粒子（ＣＯＰ）の発生頻度で製造することができる。

【0005】

一部のパワー半導体デバイスは、高純度シリコン基板を必要とし、したがって、ＦＺシリコン基板が選択される材料であることが多い。しかしながら、ＦＺ基板は、ＣＺ基板よりも製造コストがかかり、ＦＺ基板は、３００ミリメートル（ｍｍ）などのより大きな直径では利用できない。ＣＺ基板は、３００ｍｍ基板を含むより大きな直径で利用可能である。

【0006】

したがって、抵抗率がより高く、抵抗率プロファイルが狭く、酸素含有量がより低く、ＣＯＰ欠陥の発生頻度がより少ないＣＺ基板を提供し、２００ｍｍ、３００ｍｍ、及びそれよりも大きい基板直径を使用するパワー半導体製造をサポートする方法及び構造が必要とされる。

【図面の簡単な説明】

【0007】

【図1】本明細書によるプロセスフローのブロック図を示す。

【図2】図１のプロセスフローで使用された、例示的な装置の断面図を示す。

【図3】本明細書に従って処理された、例示的なインゴットによる、相対的な結晶インゴット長さの関数としてのターゲットからの抵抗率偏差をグラフで示す。

【図4】本明細書に従って処理された、例示的なインゴットによる、相対的な結晶インゴット長さの関数としての酸素濃度をグラフで示す。

【図5】図１のプロセスフローで使用された、例示的な装置の断面図を示す。

【図6】本明細書による製造の初期ステップにおける例示的な半導体基板の部分断面図を示す。

【図7】本明細書による製造の後半ステップにおける図６の半導体基板の部分断面図である。

【図8】本明細書による製造の更なるステップにおける図７の半導体基板の部分断面図である。

【図9】本明細書による製造の更に別のステップにおける図８の半導体基板の部分断面図である。

【図10】図１の例示的な方法に従って処理されていない基板の基板結晶由来粒子（ＣＯＰ）分布データをグラフで示す。

【図11】本明細書による図１の例示的な方法に従って処理された基板の基板ＣＯＰ分布データをグラフで示す。

【図12】本発明による基板を使用して製造された半導体デバイスの部分断面図を示す。

【発明を実施するための形態】

【0008】

以下の説明は、半導体デバイス及び半導体デバイスを製造する方法の様々な例を提供する。そのような例は非限定的であり、添付の特許請求の範囲は、開示された特定の例に限定されるべきではない。以下の説明において、「例」及び「例えば」という用語は非限定的である。

【0009】

例証の単純化及び明確化のために、図中の構成要素は、必ずしも縮尺通りに描かれておらず、異なる図中の同じ参照符号は、同じ構成要素を指す。更に、周知の工程及び構成要素の説明及び詳細は、説明の単純化のために省略されている。

【0010】

図面を明確にするために、ドープ領域又は誘電領域などデバイス構造の特定の領域は、概ね直線の縁部及び正確な角度の隅部を有するものとして示され得る。しかしながら、当業者であれば、ドーパントの拡散及び活性化又は層の形成により、そのような領域の縁部が、概して直線ではない場合があり、隅部が、正確な角度ではない場合があることを理解する。

【0011】

本明細書では、半導体デバイスは、特定のＮ型伝導領域及び特定のＰ型伝導領域として説明されているが、当業者であれば、電圧の任意の必要な極性反転、トランジスタタイプ及び／又は電流方向の反転などを考慮して、伝導型が反転され得、本明細書に従って可能であることを理解する。

【0012】

更に、本明細書で使用する用語は、特定の例を説明することのみを目的としており、本開示を限定することは意図されていない。本明細書で使用する場合、単数形は、文脈上明白に別段に示されない限り、複数形も含むことが意図される。

【0013】

本明細書で使用する場合、「通電用電極」は、デバイスを通して通電させるデバイスの素子、例えば、ＭＯＳトランジスタのソース若しくはドレイン、バイポーラトランジスタのエミッタ若しくはコレクタ、又はダイオードのカソード若しくはアノードを意味し、「制御電極」は、デバイスを通して電流を制御するデバイスの素子、例えば、ＭＯＳトランジスタのゲート、又はバイポーラトランジスタのベースを意味する。

【0014】

半導体領域、ウェハ、又は基板に関して使用する場合、「主面」という用語は、別の材料、例えば、誘電体、絶縁体、導電体、又は多結晶半導体との界面を形成する、半導体領域、ウェハ、又は基板の面を意味する。主面は、ｘ、ｙ、及びｚ方向において変化するトポグラフィーを有し得る。

【0015】

「含む（comprises）」、「含む（comprising）」、「含む（includes）」、「含む（including）」、「有する（has）」、「有する（have）」、及び／又は「有する（having）」という用語は、本明細書で使用する場合、述べられた特徴、数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ以上の他の特徴、数、ステップ、動作、要素、構成要素、及び／又はそれらの群の存在又は追加を排除しない、オープンエンドの用語である。

【0016】

「又は」という用語は、「又は」によって結合されたリスト内の項目のうちの任意の１つ以上を意味する。例として、「ｘ又はｙ」は、３要素のセット｛（ｘ）、（ｙ）、（ｘ，ｙ）｝のうちの任意の要素を意味する。別の例として、「ｘ、ｙ、又はｚ」は、７要素のセット｛（ｘ）、（ｙ）、（ｚ）、（ｘ，ｙ）、（ｘ，ｚ）、（ｙ，ｚ）、（ｘ，ｙ，ｚ）｝のうちの任意の要素を意味する。

【0017】

「第１の」、「第２の」などの用語は、様々な部材、要素、領域、層、及び／又はセクションを説明するために本明細書において使用され得るが、これらの部材、要素、領域、層、及び／又はセクションは、これらの用語によって限定されるべきではない。これらの用語は、１つの部材、要素、領域、層及び／又はセクションを別のものから区別するためにのみ使用される。したがって、例えば、以下に説明される第１の部材、第１の要素、第１の領域、第１の層、及び／又は第１のセクションは、本開示の教示から逸脱することなく、第２の部材、第２の要素、第２の領域、第２の層及び／又は第２のセクションと称され得る。

【0018】

回路動作に関して本明細書で使用する場合、「間に（during）」、「間に（while）」、及び「ときに（when）」という語は、開始行為に基づいて、行為が直ちに起こることを意味する正確な用語ではなく、いくらかの小さな合理的な遅延、例えば、開始行為により開始される応答間での伝達遅延が存在する場合があることが、当業者により認識されるであろう。更に、「間に（while）」という用語は、ある特定の行為が開始行為の持続期間の少なくとも一部内に起こることを意味する。

【0019】

「約（about）」、「約／ほぼ（approximately）」、又は「実質的に（substantially）」にという語の使用は、要素の値が、状態値又は位置に近いと予想されることを意味する。しかしながら、当該技術分野において周知であるように、通常、正確に記載されている値又は位置を妨げる小さな分散が存在する。

【0020】

別段の指定がない限り、本明細書で使用する場合、「上方に（over）」又は「上に（on）」という語は、指定された要素が直接的又は間接的に物理的に接触し得る向き、配置、又は関係を含む。

【0021】

別段の指定がない限り、本明細書で使用する場合、「重なり合う」という語は、指定された要素が、同じ又は異なる平面内で少なくとも部分的に又は完全に一致する、又は位置合わせすることができる向き、配置、又は関係を含む。

【0022】

以下に好適なものとして示され、説明される例は、本明細書に具体的に開示されていない例を有し得、及び／又は本明細書に具体的に開示されていない任意の要素の不在下でも実施され得ることが更に理解される。

【0023】

説明
概して、本例は、ＣＺシリコン基板などＣＺ半導体基板を使用する半導体デバイス構造及び半導体デバイスを作製する方法に関する。より具体的には、ＦＺ半導体基板と同様の特性を含むＣＺ半導体基板を提供する方法が記載される。これには、例えば、低酸素濃度及び改善された半径方向抵抗率ばらつきなどが挙げられる。また、本方法は、ＦＺ半導体基板で可能な直径よりも大きい直径（≧２００ｍｍ）を有する半導体基板を提供する。加えて、本方法は、以前のＣＺ半導体基板と比較して著しく低減したＣＯＰ欠陥密度を提供するとりわけ、本方法は、ＦＺ半導体基板と比較してより低コストで、より高電圧のパワー半導体デバイスを製造するために使用され得るＣＺ半導体基板を提供する。

【0024】

一例では、半導体デバイスを製造する方法は、未研磨のＣＺシリコン基板と、基板上側と、基板上側に対向する基板下側と、を備える半導体基板を提供することを含む。本方法は、第１の時間をかけて不活性環境内で第１の温度にて半導体基板に第１のアニーリングを施すことを含む。本方法は、第２の時間をかけてウェット酸化環境内で第２の温度にて半導体基板に第２のアニーリングを施すことを含む。

【0025】

一例では、半導体デバイスを形成する方法は、約２６パーツパーミリオン原子（ｐｐｍａ）未満の酸素濃度と、３．５％未満の半径方向抵抗率ばらつきと、基板上側と、を含むＣＺ半導体基板を提供することを含む。本方法は、第１の時間をかけて不活性環境内で第１の温度にてＣＺ半導体基板に第１のアニーリングを施すことを含む。本方法は、第２の時間をかけて熱酸化環境内で第２の温度にてＣＺ半導体基板に第２のアニーリングを施すことを含む。

【0026】

一例では、半導体デバイスは、ＣＺシリコン材料と、約２６パーツパーミリオン原子（ｐｐｍａ）未満の酸素濃度と、第１の伝導型と、上側と、上側に対向する下側と、０．０６マイクロメートル超のサイズの結晶由来粒子（ＣＯＰ）欠陥に対して約１欠陥／ｃｍ^２未満のＣＯＰ表面濃度を含む、上側から内向きに延在する領域と、を含む半導体材料の本体を備える。第２の伝導型の第１のドープ領域は、上側に近接する領域内にある。絶縁ゲート電極は、上側に近接している。第１の伝導型の第２のドープ領域は、絶縁ゲート電極に近接する第１のドープ領域内にある。

【0027】

本開示には、他の例も含まれる。そのような例は、図面、特許請求の範囲、又は本開示の説明に見出すことができる。

【0028】

図１は、本明細書による半導体基板１１（図５～図９に示される）を提供するための、本明細書によるプロセスフローＢ１００のブロック図を示す。半導体基板１１は、ウェハ、基板、又はワークピースと称することもできる。いくつかの例では、プロセスフローＢ１００はブロックＢ１０１～Ｂ１０５を含み、個々のブロックは１つ以上の単位プロセスを含み得る。プロセスフローＢ１００の説明では、図２～図１２を具体的に参照する。

【0029】

ブロックＢ１０１は、カウンタドーピングを伴い、磁場の存在下でチョクラルスキー（ＣＺ）結晶成長を使用して半導体インゴットを提供することを説明する。図２は、本明細書によるブロックＢ１０１で使用するための、ＣＺ結晶成長装置とも称され得る例示的な装置１００の簡略断面図を示す。いくつかの例では、装置１００は、インゴット、シリコンインゴット、半導体インゴット、又は結晶体とも称され得るＣＺ半導体インゴット１０１を成長させるために使用される。いくつかの例では、装置１００は、るつぼ１０３内の融液、すなわち半導体材料源１０２を備える。いくつかの例では、るつぼ１０３は、るつぼ１０３の外側部としてグラファイトるつぼ部１０３Ａと、るつぼ１０３の内側部としてシリコンるつぼ部１０３Ｂと、を備える。装置１００は、るつぼ１０３を所定の温度に加熱して、るつぼ１０３内に加熱された液体形態の融液１０２を提供するように構成されているグラファイトヒータなどのヒータ１０８を更に含む。熱シールド１０７は、ヒータ１０８及びるつぼ１０３の格納装置として構成されている。

【0030】

本明細書によると、装置１００は、ＣＺ半導体インゴット１０１の軸方向抵抗率ばらつきを低減するために、融液１０２内にカウンタドーピング源１０４を備える。より具体的には、ＣＺ半導体インゴット１０１が第１の伝導型（例えば、Ｎ型伝導性）を含む場合、カウンタドーピング源１０４は、第１の伝導型とは反対の第２の伝導型（例えば、Ｐ型伝導性）を備える。いくつかの例では、カウンタドーピング源１０４は、第２の伝導型ドーパント（例えば、ＣＺ半導体インゴット１０１がＮ型伝導性である場合は、ホウ素）を有するシリコンロッドを備える。本明細書によると、カウンタドーピングは、ＣＺ半導体インゴット１０１の成長中に融液１０２内でホウ素ドープシリコンロッドを連続的に溶融することによって達成される。

【0031】

いくつかの例では、カウンタドーピング源１０４は、グラファイトケーブル１０４Ａに取り付けられ、このグラファイトケーブルは、ＣＺ半導体インゴット１０１の成長中に融液１０２内での配置（例えば、浸漬速度）を制御するように構成されたコントローラ１０５に結合され得る。いくつかの例では、コントローラ１０５は、ＣＺ半導体インゴット１０１の成長中に融液１０２に連続的に浸漬されるように、カウンタドーピング源１０４を提供するように構成されている。いくつかの例では、浸漬の速度は、ＣＺ半導体インゴット１０１の引き上げ重量によって決定され、融液１０２中の初期ドーパント濃度と、Ｎ型伝導性ドーパント及びＰ型伝導性ドーパントの両方の偏析係数との関数である。本明細書に記載のように使用されるカウンタドーピング源１０４は、Ｎ型伝導性シリコンＣＺ半導体インゴットに対して約１．０ｏｈｍ－ｃｍ～約１１０ｏｈｍ－ｃｍの抵抗率範囲を有するＣＺ半導体インゴット１０１の長さの６０％超にわたって、＋／－５％未満の軸方向抵抗率ばらつきをもたらすことが実際に見出された。

【0032】

装置１００は、装置１００内に磁場を提供するように構成された磁石１０９を更に含む。いくつかの例では、磁石１０９は、水冷カスプ磁石であり、ＣＺ半導体インゴット１０１内の酸素濃度及び半径方向抵抗率ばらつきを低減するように構成されている。いくつかの例では、磁石１０９は、約０ガウス超～約１０００ガウスの範囲の磁場をＣＺ半導体インゴット１０１に提供する。いくつかの例では、ＣＺ半導体インゴット１０１は、装置１００内においてアルゴン雰囲気下で成長される。

【0033】

図３は、相対結晶インゴット長さの関数としてデータ曲線７１によって表される、ターゲットからの軸方向抵抗率偏差をグラフで示し、図４は、本明細書のブロックＢ１０１に従って処理された例示的なＣＺ半導体インゴット１０１による相対結晶インゴット長さの関数としてデータ曲線８１によって表される、軸方向酸素濃度をグラフで示す。図３に示されるように、ＣＺ半導体インゴット１０１は、その長さの約８０％に対してターゲットから１０％未満のターゲットからの軸方向抵抗偏差を有しており、これは非常に良好な結晶利用率である。比較すると、カウンタドーピングなしでは、結晶利用率は約１５％であることが実際に見出された。図４に示されるように、磁石１０９によって提供される磁場の存在下で成長したＣＺ半導体インゴット１０１は、その長さの８０％超にわたって、２０．５パーツパーミリオン原子（ｐｐｍａ）未満（上限８２によって表される）の酸素濃度を有した。これは、認められている業界標準の２６ｐｐｍａよりも低い。更に、ＣＺ半導体インゴット１０１は、３．５％未満の半径方向抵抗率ばらつきを有することが実際に見出された。本明細書によると、ＣＺ半導体インゴット１０１は、窒素ドーピング又は中性子照射を使用せずに提供される。更に、ＣＺ半導体インゴット１０１は、標準的なるつぼを使用して成長し、製造コストを節約する。

【0034】

プロセスフローＢ１００のブロックＢ１０２は、ブロックＢ１０１を使用して提供されたＣＺ半導体インゴット１０１を更に処理するステップを説明する。いくつかの例では、標準的なインゴット処理を使用して、ＣＺ半導体インゴット１０１を成形し、成形したＣＺ半導体インゴット１０１を、半導体基板１１を含む個々のウェハ又は基板に分離（例えば、スライス又はソーイング）する。いくつかの例では、ＣＺ半導体インゴット１０１の端部を除去し、残りのインゴットに、より精密な直径の円筒形状を提供するために余分な材料を除去する研削作業を受けさせ得る。研削作業後に、研削加工による任意の損傷を除去するエッチングステップが行われ得る。より大きな直径の基板（例えば、直径≧２００ｍｍ）の場合、後続処理での位置合わせのために、また、結晶の向きを識別するために、インゴットにノッチが設けられ得る。次に、例えば、内径（ＩＤ）ソーイング装置又はスラリーコーティングされたワイヤを含む装置を使用して、インゴットを個々の基板に分離する。

【0035】

ブロックＢ１０２はまた、基板を成形するステップを説明する。いくつかの例では、ソーイングプロセス後に、ソーイングされた状態の基板の一部を、ラッピング及び研削プロセスを使用して除去して、厚さのばらつきを低減することができる。いくつかの例では、基板の縁部を成形するか、又は丸み付けすることができ、これにより、通常の基板の取り扱い及び処理中にチッピング発生率を低減させ、基板の縁部における膜の蓄積を低減させることができる。いくつかの例では、基板をエッチングして、基板成形プロセスによって生じる加工損傷及び汚染を除去する。基板がシリコンを含む場合、フッ化水素酸、硝酸、及び酢酸のエッチング剤溶液を用いたウェットエッチング液を使用することができる。ブロックＢ１０２の後かつブロックＢ１０３の前のプロセスのこの時点では、基板はまだ研磨されていない。

【0036】

いくつかの例では、ブロックＢ１０１及びＢ１０２は、るつぼ（例えば、るつぼ１０３）と、第１の伝導型を含むるつぼ内のシリコンを含む半導体材料の融液（例えば、融液１０２）と、るつぼに近接し、ＣＺ結晶成長装置内に磁場を提供するように構成された磁石（例えば、磁石１０９）と、を含むＣＺ結晶成長装置（例えば、装置１００）を提供することを含む、半導体基板を提供する方法を説明する。本方法は、半導体材料の融液内に、伝導型とは反対の第２の伝導型のカウンタドーピング源（例えば、カウンタドーピング源１０４）を提供することを含む。本方法は、磁場の存在下で半導体材料の融液及びカウンタドーピング源からＣＺ半導体インゴット（例えば、ＣＺ半導体インゴット１０１）を成長させることを含む。本方法は、ＣＺ半導体インゴット１０１の提供後に、ＣＺ半導体インゴットを個々の半導体基板（例えば半導体基板１１）に分離することを含む。

【0037】

前述したように、本方法は、分離ステップの前にＣＺインゴットを成形するステップを含み得る。いくつかの例では、本方法は、分離ステップ後に、半導体基板を成形するステップと、半導体基板をエッチングするステップと、を含み得る。しかしながら、ブロックＢ１０２のプロセスのこの時点では、半導体基板は研磨されていない。すなわち、半導体基板は、未研磨のＣＺ半導体基板を備える。いくつかの例では、半導体基板は、直径２００ｍｍの未研磨のＣＺシリコン基板を備える。いくつかの例では、半導体基板は、直径３００ｍｍの未研磨のＣＺシリコン基板を備える。いくつかの例では、半導体基板は、≧２００ｍｍの直径を有する、未研磨のＣＺシリコン基板を備える。

【0038】

本明細書によると、プロセスフローＢ１００のブロックＢ１０３は、ＣＺ半導体インゴット１０１から半導体基板に裸出アニーリング（denudation annealing）を施すことと、基板にウェット酸化アニーリングを施すことと、いくつかの例では、基板から酸化物を除去することと、を含む。裸出アニーリングステップは、第１のアニールと称され得、ウェット酸化アニーリングステップは、第２のアニーリング又は熱酸化アニーリングと称され得る。図５は、ブロックＢ１０３の半導体基板の裸出アニーリング及びウェット酸化アニーリングを実行するための装置２００の簡略断面図を示す。いくつかの例では、装置２００は、１つ以上の半導体基板を処理するように構成された縦型高温炉である。

【0039】

いくつかの例では、装置２００は、炉チャンバ又はプロセスチャンバとも称され得るチャンバ２０１を備える。チャンバ２０１は、ボート又は基板ホルダ２０２内に半導体基板１１を収容するように構成されており、高処理温度に耐えるように構成されている。いくつかの例では、チャンバ２０１は炭化ケイ素を含む。いくつかの例では、ボート２０２は、高温処理用に構成されており、ポリシリコン構造で被覆された炭化ケイ素を含む。熱源２０３は、チャンバ２０１を取り囲み、裸出アニーリング及びウェット酸化アニーリングステップ中に半導体基板１１を均一に加熱するように構成されている。いくつかの例では、熱源２０３は、抵抗加熱素子であり得る。

【0040】

本明細書によると、装置２００は、半導体基板１１が、裸出アニーリングステップ及びウェット酸化アニーリングステップの両方のために装置２００内に留まるように、両ステップを提供するように構成されている。すなわち、いくつかの例では、半導体基板１１は、裸出アニーリングステップとウェット酸化アニーリングステップとの間にチャンバ２０１の外側に露出しない。したがって、装置２００は、裸出アニーリングステップ及びウェット酸化アニーリングステップ用の異なるプロセスガス用に構成されている。本明細書によると、装置２００は、プロセスガス２０６、プロセスガス２０７、プロセスガス２０８、及びプロセスガス２０９用に構成され得る。プロセスガス２０６は、ブロックＢ１０３の裸出アニーリングステップ用の不活性ガス、好ましくはアルゴンガスである。いくつかの例では、プロセスガス２０７は、プロセス温度ランピング中に使用するための酸素である。プロセスガス２０８は水素であり得、プロセスガス２０９は酸素であり得、ブロックＢ１０３のウェット酸化アニーリングステップのために蒸気発生装置２０４に供給することができる。チャンバ２０１は、アニーリングステップ中にチャンバ２０１からプロセスガスを除去するためのガス出口として構成された出口２１１を含み得る。

【0041】

本明細書によると、裸出アニーリングは、半導体基板１１内のボイドを低減又は排除するように構成されている。いくつかの例では、裸出アニーリングは、ＣＺ半導体インゴット１０１からの未研磨の半導体基板１１を装置２００内に（例えば、ボート２０２を使用して）配置することを含み得る。本明細書によると、チャンバ２０１内の温度は、第１のアニーリング、すなわち裸出アニーリングステップのために少なくとも１２２０℃であり得る第１の温度にランプアップ、すなわち上昇させられる。いくつかの例では、約１℃／分～約５℃／分のランプ速度が、裸出アニーリングのために選択された温度までの温度ランプ速度に使用される。

【0042】

裸出アニーリングステップのランプアップ部分の間、プロセスガス２０６及びプロセスガス２０７は、不活性ガスを含むプロセスガス２０６（及び酸素を含み、酸素がチャンバ２０１への全ガス流の約２％に設定されているプロセスガス２０７）とともに、供給が開始され得る。本明細書によると、プロセスガス２０６は、好ましくはアルゴンを含み、アルゴンは、裸出アニーリングのためにチャンバ２０１に不活性環境を提供する。選択された裸出アニーリング温度に対してチャンバが安定すると、酸素は止められる。いくつかの例では、裸出アニーリングの温度は、約１２３０℃から約１２６０℃の範囲内である。いくつかの例では、裸出アニーリングの温度は、約１２５０℃である。裸出アニールの温度は、第１の温度の一例である。いくつかの例では、裸出アニーリングは、約３０分～約６０分の時間をかけて施される。裸出アニーリング時間は、第１の時間の一例である。

【0043】

図６は、ＣＺ半導体インゴット１０１からの半導体基板１１の断面図であり、裸出アニーリングによる半導体基板１１内のボイド１３に対する材料変化を示す。半導体基板１１は、主面１１Ａと、主面１１Ａに対向する主面１１Ｂと、を備える。いくつかの例では、主面１１Ａは、半導体基板１１の表側又は上側と称され得、主面１１Ｂは、半導体基板１１の裏側又は下側と称され得る。図６は、内壁酸化物１８が半導体基板１１のバルク領域全体に分散しているボイド１３を示す。アルゴンの存在下における高温での裸出アニーリング中に、内壁酸化物１８は、溶解シリコン１４（図６において格子間シリコン（Ｓｉ_ｉ）として示される）及び溶解酸素１６（図６に格子間酸素（Ｏ_ｉ）として示される）に溶解する。実際には、１２５０℃での約１時間で内壁酸化物が十分に溶解することを見出した。いくつかの例では、溶解酸素は、図６に概略的に示すように、裸出アニーリング中に半導体基板１１から拡散し得る。半導体基板１１はこのプロセス中に研磨されていないので、研磨表面への損傷を回避することができる。

【0044】

裸出アニーリングの後、半導体基板１１は、本明細書によるウェット酸化アニーリングのためにチャンバ２０１内に留まる。いくつかの例では、ウェット酸化アニーリングの温度は、約１２３０℃～約１２６０℃の範囲内である。いくつかの例では、ウェット酸化アニーリングの温度は約１２５０℃である。ウェット酸化アニーリングの温度は、第２の温度の一例である。いくつかの例では、蒸気発生装置２０４は、ウェット酸化アニーリングのためにチャンバ２０１内でウェット酸化環境を提供するために使用される。いくつかの例では、ウェット酸化アニーリングは、約１時間～約３時間の期間に行われる。いくつかの例では、ウェット酸化アニーリングは、格子間欠陥の発生を回避するために３時間を超えないことが好ましい。ウェット酸化アニール時間は、第２の時間の一例である。ウェット酸化アニーリングの完了後、チャンバ２０１内の温度は、半導体基板１１をチャンバ２０１及び装置２００から取り出す前に、毎分約０．７℃～約３℃の間の速度でランプダウンさせ得る。

【0045】

図７は、ウェット酸化アニーリング中の半導体基板１１の断面図を示し、図８は、本明細書によるウェット酸化アニーリングの完了後の半導体基板１１の断面図を示す。図７はまた、主面１１Ａにおける結晶由来粒子（ＣＯＰ）１９の一例を示しており、これらは概して、酸化物２１が主面１１Ａ全体で成長する際に半導体基板の表面に存在し得るボイドである。酸化物２１の成長中、追加のシリコン格子間物１４が半導体基板１１のバルク領域に注入され、ボイド１３Ａを充填する。ボイド１３Ａは、裸出アニーリング中に内壁酸化物１８が除去されたボイド１３である。本明細書によると、ウェット酸化アニールは、図８に示されるようなボイドフリーかつＣＯＰフリーのゾーン２２を作り出す。いくつかの例では、酸化物２１は、ウェット式化学エッチング又は当業者に周知の他の技法を使用して、ウェット酸化アニーリング後に除去される。

【0046】

ブロックＢ１０４は、ブロックＢ１０３で説明したウェット酸化アニール後に半導体基板１１を研磨し、次いで洗浄することを説明している。いくつかの例では、半導体基板１１の少なくとも主面１１Ａは、例えば化学機械研磨を用いて研磨される。化学機械研磨は、主面１１Ａに隣接する半導体基板１１の一部を除去して、主面１１ＡＢとして示される、高反射性、スクラッチフリー、かつダメージフリーの表面を作り出す。主面１１ＡＢはまた、半導体基板１１の表側又は上側と称され得る。いくつかの例では、約１５マイクロメートルの材料を半導体基板１１の上側から除去することができる。研磨後、半導体基板１１は、研磨スラリーを除去するために一連の化学浸漬及びリンスを受け、その後、最終洗浄プロセスを受け得る。

【0047】

図９は、ブロックＢ１０４の研磨プロセス及び洗浄プロセス後の半導体基板１１を示す。本明細書によると、ＣＯＰフリーゾーン２２は、主面１１ＡＢから内向きに延在する厚さ２２Ｔを備える。本明細書による方法は、最大約１００マイクロメートルの厚さ２２Ｔを提供することができることが実際に見出された。この厚さは、典型的にはＦＺ半導体基板を使用する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）又は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）など特定の縦型高電圧パワー半導体デバイスを製造するのに有益である。

【0048】

本明細書に記載の方法に従って処理された半導体基板１１は、以下の属性を有し得ることが実際に見出された。いくつかの例では、半導体基板１１は、Ｎ型伝導性を有するＣＺシリコン基板を備え、その抵抗率は約１ｏｈｍ－ｃｍ～約１１０ｏｈｍ－ｃｍであり、ホウ素及びリンの濃度Ｂ：Ｐは最大５０％である。いくつかの例では、半導体基板１１は、析出限界未満、すなわち約２６ｐｐｍａ未満の酸素濃度、及び約３．５％未満の半径方向抵抗率ばらつきを含む。いくつかの例では、半導体基板１１は、０．０６マイクロメートル超のサイズのＣＯＰ欠陥に対して約１欠陥／ｃｍ^２未満のＣＯＰ欠陥の表面濃度を有するＣＯＰフリー研磨基板を備え、研磨面下に最大約１００マイクロメートルのＣＯＰフリーゾーンを備える。半導体基板１１は、多空孔パターン領域を全く含まないＣＯＰフリー研磨基板を備える。また、半導体基板１１は、同等のＦＺ半導体基板以上の特性を備えており、ＦＺ半導体基板の約５０％のコストで製造することができる。最後に、半導体基板１１は、ＦＺ半導体基板では現在可能ではない、より大きな直径（≧２００ｍｍ）で製造することができる。

【0049】

図１０及び図１１は、それぞれ、図１のプロセスフローＢ１００に従って処理されていない基板及び図１のプロセスフローＢ１００に従って処理された基板の基板結晶由来粒子（ＣＯＰ）分布データをグラフで示す。図１１に示すように、プロセスフローＢ１００は、ＣＯＰ欠陥濃度を大幅に低減させる。

【0050】

プロセスフローＢ１００のブロックＢ１０５は、プロセスフローＢ１００のブロックＢ１０１～Ｂ１０４に従って処理された基板を使用して半導体デバイスを製造することを説明する。例として、ブロックＢ１０１～Ｂ１０４を使用して製造された半導体基板１１は、続いて、誘電体形成、ドープ領域形成（パターニング、ドーピング、アニーリング）、電極形成などが挙げられるが、これらに限定されない、当業者に周知の従来のプロセス技法及びプロセスフローに従って処理され得る。いくつかの例では、半導体基板１１は、ブロックＢ１０５中に、ＣＯＰフリー領域２２の厚さ２２Ｔに近い厚さまで厚さが低減され得る。例えば、Ｄｉｓｃｏ Ｃｏｒｐｏｒａｔｉｏｎ（Ｔｏｋｙｏ，Ｊａｐａｎ）から入手可能なＴａｉｋｏ（登録商標）プロセスを使用して、基板１１を１００マイクロメートル以下の厚さに薄化することができる。他の例では、半導体基板１１は、従来の技術を使用して、ＣＯＰ領域２２の厚さ２２Ｔに近いか、又はそれより大きい厚さに薄化することができる。いくつかの例では、半導体基板１１は、ＩＧＢＴデバイスなどパワー半導体デバイスを製造するために使用される。

【0051】

図１２は、本発明による、半導体基板１１を使用して製造された半導体デバイス１０の部分断面図を示す。この例では、半導体デバイス１０はＩＧＢＴを含むが、半導体デバイス１０は、ＭＯＳＦＥＴ又は典型的にはＦＺ半導体基板を使用する半導体デバイスなど他のタイプの半導体デバイスであり得ることが理解される。複数の半導体デバイス１０が半導体１１を使用して製造され、次いで個々のデバイスに分離されることが理解される。

【0052】

半導体デバイス１０は、半導体基板１１の一部である半導体材料の領域１１Ｃを備える。半導体材料の領域１１Ｃは、前述のように主面１１ＡＢを備え、更に主面１１ＢＡを備え、主面１１ＢＡは、半導体基板の裏側を主面１１Ｂから薄化することによって形成される。本明細書によると、半導体材料の領域１１Ｃは、図１のプロセスフローＢ１００を用いて形成されたＣＯＰフリーゾーン２２を含む。いくつかの例では、半導体材料の領域１１Ｃは、Ｎ型伝導性など第１の伝導型を含む。

【0053】

半導体デバイス１０は、主面１１ＡＢから内向きに延在するドープ領域３３を備え、第１の伝導型と反対の第２の伝導型を含む。この例では、ドープ領域３３はＰ型伝導性であり、半導体デバイス１０のベース領域と称され得る。半導体デバイス１０はゲート構造２３を備え、ゲート構造２３はそれぞれ、いくつかの例では、主面１１ＡＢからドープ領域３３を通って領域２２へと延在するゲートトレンチ２４を備える。ゲート構造２３は、ゲート誘電体２６と、ゲート電極２８と、を更に備える。第１の伝導型を含むドープ領域３４は、ゲート構造２３の両側のドープ領域３３内に形成され、半導体デバイス１０のソース領域を提供する。ゲート構造２３は、ドープ領域３３内のチャネル領域を制御するように構成されており、ドープ領域３４から領域２２まで垂直に延在する。

【0054】

半導体デバイス１０は、主面１１ＢＡに隣接する第２の伝導型のドープ領域３８を更に備える。ドープ領域３８は、半導体デバイス１０のコレクタ領域と称され得る。いくつかの例では、半導体デバイス１０は、第１の伝導型のドープ領域３７を備え、この領域は、半導体デバイス１０のフィールドストップ領域と称され得る。半導体デバイス１０は、ゲート構造２３の上方に又はその一部として形成された誘電体４１と、主面１１ＡＢの上方に形成された導体４６と、主面１１ＢＡの上方に設けられた導体４６と、を更に備え得る。

【0055】

いくつかの例では、ＣＯＰフリー領域２２は、半導体基板が約１００マイクロメートル以下に薄化されるときに、主面１１ＡＢから主面１１ＢＡまで延在し得る。本明細書によると、図１のプロセスフローＢ１００を使用して処理された半導体基板１１は、低減された基板コストで、以前はＦＺ半導体基板のみに見出された特性をＣＺ半導体基板に提供する。加えて、本明細書のＣＺ半導体基板は、ＦＺ半導体基板よりも大きな直径で製造され得る。これによって、より費用効果の高い半導体デバイス１０がもたらされる。

【0056】

上記の全てから、当業者は、一例によると、半導体デバイスを製造する方法が、約１２５０℃の第２の温度での第２のアニーリングと、３時間以下の第２の時間での第２のアニーリングと、を含む第２のアニーリングを含み得ると判断することができる。別の例では、本方法は、アニール装置を提供することを含み得、第１のアニーリング及び第２のアニーリングは、第１のアニーリングと第２のアニーリングとの間に半導体基板を除去することなくアニーリング装置内で行われる。

【0057】

更なる例では、半導体基板を提供する方法は、るつぼと、第１の伝導型を含むるつぼ内のシリコンを含む半導体材料の融液と、ＣＺ結晶成長装置内に磁場を提供するように構成された、るつぼに近接する磁石と、を備えるＣＺ結晶成長装置を提供することと、半導体材料の融液内に、第１の伝導型とは反対の第２の伝導型のカウンタドーピング源を提供することと、磁場の存在下で、半導体材料の融液及びカウンタドーピング源からＣＺ半導体インゴットを成長させることと、その後、ＣＺ半導体インゴットを、半導体基板を含む個々の基板に分離することと、を含み得る。更に別の例では、カウンタドーピング源を提供することは、第２の伝導型ドーパントでドープされたシリコンを含むロッドを提供することを含む。別の例では、ＣＺ半導体インゴットを成長させることは、第２の伝導型ドーパントを有するロッドを半導体材料の融液に連続的に浸漬させることを含む。更なる例では、本方法は、ＣＺ半導体インゴットの分離後、かつ第１のアニーリングの前に、半導体基板をエッチングすることを含み得る。更に別の例では、第２のアニーリングは、約０．０６マイクロメートル超のサイズの結晶由来粒子（ＣＯＰ）欠陥に対して１欠陥／ｃｍ^２未満のＣＯＰ欠陥表面濃度を含む、基板上側に近接する領域を提供し、この領域は約１００マイクロメートルの厚さを備える。

【0058】

前述の全てから、当業者は、一例によると、半導体デバイスを形成する方法において、ＣＺ半導体基板を提供することが、シリコンを含むＣＺ半導体基板を提供することと、ＣＺ半導体基板に、未研磨表面を備える基板上側を提供することと、ある濃度のボイドを有するＣＺ半導体基板を提供することと、を含み得、ボイドは、酸化物を有する内壁を備え、第１のアニーリングは、内壁上の酸化物を溶解し、第２のアニーリングは、ボイドをシリコン格子間物で充填して、結晶由来粒子（ＣＯＰ）欠陥を実質的に含まないゾーンを形成すると判断し得る。

【0059】

全ての異物から、当業者は、半導体デバイスが下側に近接した、第２の伝導型の第３のドープ領域を備え得ると判断し得る。

【0060】

要約すると、ＣＺ半導体基板の製造について説明されてきた方法及び構造は、磁性ＣＺ結晶成長及び連続カウンタドーピングを用いてＣＺ半導体インゴットを製造することを含む。本方法は、ＣＺ半導体インゴットからの未研磨のＣＺ半導体基板を第１のアニーリングに曝露して、ＣＺ半導体基板内のボイドからの内壁酸化物を溶解することを含む。本方法は、シリコン格子間物を提供してＣＺ半導体基板内にＣＯＰフリーゾーンを形成する第２のアニーリングを含む。本方法は、酸素濃度が低減され、半径方向抵抗率ばらつきが改善され、かつＣＯＰ欠陥が低減されたＣＺ半導体基板を提供する。加えて、本方法は、軸方向抵抗率ばらつきが低減され、したがって利用率を改善する、ＣＺ半導体インゴットを製造する。本明細書のＣＺ半導体基板は、大幅に低減したコスト（例えば、場合によっては５０％未満）でＦＺ半導体基板と同様の特性を備える。

【0061】

本明細書に記載の異なる例は、異なる実施形態を得るために、本明細書に記載の他の例のいずれかと組み合わされ得ることが理解される。

【0062】

本発明の主題は、特定の好ましい例により説明されているが、前述の図面及びその説明は、本主題の典型的な例を示しているにすぎず、その範囲を限定するものとしてみなされるべきではない。多くの代替手段及び変形例が当業者に明らかであろうことは明白である。例えば、様々な領域の伝導型を逆にすることができる。

【0063】

特許請求の範囲が以下で反映しているように、発明の態様は、前述で開示された単独の例の全ての特徴よりも少ない特徴にある場合がある。このため、以下に表現されている特許請求の範囲は、本明細書に明確に組み込まれており、各請求項は、本発明の別々の例として互いに独立している。更に、本明細書に記載の一部の例は、他の例に含まれる他の特徴の一部を含むが、他の特徴は含まず、当業者には理解されるように、異なる例の特徴の組み合わせは、本発明の範囲内であることを意味し、かつ異なる例を形成することを意味する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【外国語明細書】