特開 2024-31979 データ信号のロジックローレベルとロジックハイレベルを有するパルス幅をそれぞれ増加させてデータ信号のＩＳＩを除去するイコライザ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024031979

(43)【公開日】2024-03-07

(54)【発明の名称】データ信号のロジックローレベルとロジックハイレベルを有するパルス幅をそれぞれ増加させてデータ信号のＩＳＩを除去するイコライザ

(51)【国際特許分類】

   H04L 25/03 20060101AFI20240229BHJP

   H04B 3/06 20060101ALI20240229BHJP

【ＦＩ】

H04L25/03 C

H04B3/06 A

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023137603

(22)【出願日】2023-08-25

(31)【優先権主張番号】10-2022-0107558

(32)【優先日】2022-08-26

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】18/331223

(32)【優先日】2023-06-08

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】羅 大▲ふん▼

(72)【発明者】

【氏名】李 善奎

(72)【発明者】

【氏名】裴 升浚

(72)【発明者】

【氏名】李 泰成

【テーマコード（参考）】

5K029

5K046

【Ｆターム（参考）】

5K029AA03

5K029EE01

5K029HH13

5K046AA01

5K046BA05

5K046BA06

5K046BB05

5K046EE10

5K046EE14

5K046EE47

5K046EF15

5K046EF51

(57)【要約】      （修正有）

【課題】データ信号のロジックローレベル及びロジックハイレベルを有するパルス幅をそれぞれ増加させてデータ信号のシンボル間干渉ＩＳＩを除去するイコライザを提供する。
【解決手段】メモリ装置１２において、イコライザ１００ａは、現在のデータビットに対応するデータ信号の第１論理レベルを有するパルスパルス幅を増加させて第１信号Ｓ１を生成する第１パルス幅調整器ＰＷＣ１、データ信号の第２論理レベルを有するパルスパルス幅を増加させて第２信号Ｓ２を生成する第２パルス幅調整器ＰＷＣ２、第１信号をサンプリングして第１サンプリングされた信号ＳＤ１を生成する第１サンプラーＳＭＰ１、第２信号をサンプリングして第２サンプリングされた信号ＳＤ２を生成する第２サンプラーＳＭＰ２及び以前のデータビットの値に基づいて、第１サンプリングされた信号及び第２サンプリングされた信号のうち、何れか１つを出力するマルチプレクサＭＵＸ１を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

現在のデータビットに対応するデータ信号のうち、第１論理レベルを有する第１パルス幅を増加させて第１信号を生成するように構成された第１パルス幅調整器と、
前記データ信号のうちの第２論理レベルを有する第２パルス幅を増加させて第２信号を生成するように構成された第２パルス幅調整器と、
前記第１信号をサンプリングして第１サンプリングされた信号を生成するように構成された第１サンプラーと、
前記第２信号をサンプリングして第２サンプリングされた信号を生成するように構成された第２サンプラーと、
前記現在のデータビットの以前のデータビットの値に基づいて、前記第１サンプリングされた信号及び前記第２サンプリングされた信号のうち、いずれか１つを出力するように構成されたマルチプレクサと、を備える
イコライザ。

【請求項2】

前記以前のデータビットに対応するデータ信号は、前記現在のデータビットに対応する前記データ信号よりも単位時間周期の前にメモリコントローラから受信される、
請求項１に記載のイコライザ。

【請求項3】

前記マルチプレクサは、
前記以前のデータビットが第１値を有すれば、前記第２サンプリングされた信号を出力し、
前記以前のデータビットが第２値を有すれば、前記第１サンプリングされた信号を出力するようにさらに構成される、
請求項１に記載のイコライザ。

【請求項4】

前記第１サンプラーは、データストローブ信号の立ち上がりエッジの時点に基づいて、前記第１信号をサンプリングして前記第１サンプリングされた信号を生成するようにさらに構成され、
前記第２サンプラーは、前記データストローブ信号の前記立ち上がりエッジの時点に基づいて前記第２信号をサンプリングして前記第２サンプリングされた信号を生成するようにさらに構成された、
請求項１に記載のイコライザ。

【請求項5】

前記第１パルス幅調整器は、前記第１パルス幅を第１時間区間だけ増加させるようにさらに構成され、
前記第２パルス幅調整器は、前記第２パルス幅を前記第１時間区間だけ増加させるようにさらに構成された、
請求項１に記載のイコライザ。

【請求項6】

現在のデータビットに対応するデータ信号のうち、第１論理レベルを有する第１パルス幅を増加させて第１信号を生成するように構成された第１パルス幅調整器と、
前記データ信号のうち、第２論理レベルを有する第２パルス幅を増加させて第２信号を生成するように構成された第２パルス幅調整器と、
第１以前のデータビットの値に基づいて、前記第１信号及び前記第２信号のうち、いずれか１つを出力するように構成された第１マルチプレクサと、
前記第１マルチプレクサから出力された信号をサンプリングするように構成された第１サンプラーと、を備える
イコライザ。

【請求項7】

前記第１以前のデータビットに対応するデータ信号は、前記現在のデータビットに対応する前記データ信号よりも単位時間周期の前にメモリコントローラから受信される、
請求項６に記載のイコライザ。

【請求項8】

前記第１マルチプレクサは、
前記第１以前のデータビットが第１値を有する場合、前記第２信号を出力し、
前記第１以前のデータビットが第２値を有する場合、前記第１信号を出力するようにさらに構成される、
請求項６に記載のイコライザ。

【請求項9】

前記第１サンプラーは、データストローブ信号の立ち上がりエッジの時点に基づいて、前記第１マルチプレクサから出力された前記信号をサンプリングして前記現在のデータビットを出力するようにさらに構成される、
請求項６に記載のイコライザ。

【請求項10】

前記第１パルス幅調整器は、前記データ信号のうち、前記第１パルス幅を第１時間区間だけ増加させるようにさらに構成され、
前記第２パルス幅調整器は、前記データ信号のうち、前記第２パルス幅を前記第１時間区間だけ増加させるようにさらに構成される、
請求項６に記載のイコライザ。

【請求項11】

前記イコライザは、
第１パルス幅を第２時間区間だけ増加させて第３信号を生成するように構成された第３パルス幅調整器と、
前記第２パルス幅を前記第２時間区間だけ増加させて第４信号を生成するように構成された第４パルス幅調整器と、
前記第１以前のデータビットの値及び第２以前のデータビットの値に基づいて、制御信号を生成するように構成された制御回路と、をさらに備え、
前記第１マルチプレクサは、前記制御信号に基づいて前記第１信号、前記第２信号、前記第３信号及び前記第４信号のうち、いずれか１つを出力するようにさらに構成された、
請求項１０に記載のイコライザ。

【請求項12】

前記第２以前のデータビットに対応するデータ信号は、前記第１以前のデータビットに対応するデータ信号よりも単位時間周期の前にメモリコントローラから受信された、
請求項１１に記載のイコライザ。

【請求項13】

前記第２時間区間は、前記第１時間区間より長い、
請求項１１に記載のイコライザ。

【請求項14】

前記第１マルチプレクサは、
前記制御信号は、前記第１以前のデータビットが第２値を有し、前記第２以前のデータビットが第２値を有することを指す場合、前記第３信号を出力し、
前記制御信号は、前記第１以前のデータビットが第２値を有し、前記第２以前のデータビットが第１値を有することを指す場合、前記第１信号を出力し、
前記制御信号は、前記第１以前のデータビットが前記第１値を有し、第２以前のデータビットが前記第２値を有することを指す場合、前記第２信号を出力し、
前記制御信号は、前記第１以前のデータビットが前記第１値を有し、前記第２以前のデータビットが前記第１値を有することを指す場合、前記第４信号を出力するようにさらに構成された、
請求項１１に記載のイコライザ。

【請求項15】

前記イコライザは、
前記第１パルス幅を増加させて第３信号を生成するように構成された第３パルス幅調整器と、
前記第２パルス幅を増加させて第４信号を生成するように構成された第４パルス幅調整器と、
前記第１サンプラーから出力された信号に基づいて、前記第３信号及び前記第４信号のうち、いずれか１つを出力するように構成された第２マルチプレクサと、
前記第２マルチプレクサから出力された信号をサンプリングするように構成された第２サンプラーと、をさらに備え、
前記第１サンプラーは、データストローブ信号の立ち下がりエッジの時点に基づいて前記第１マルチプレクサから出力された信号をサンプリングするようにさらに構成され、
前記第２サンプラーは、前記データストローブ信号の立ち上がりエッジの時点に基づいて前記第２マルチプレクサから出力された信号をサンプリングするようにさらに構成される、
請求項６に記載のイコライザ。

【請求項16】

前記第２マルチプレクサは、
前記第１マルチプレクサから出力された信号が第１値を有する場合、前記第４信号を出力し、
前記第１マルチプレクサから出力された信号が第２値を有する場合、前記第３信号を出力するようにさらに構成される、
請求項１５に記載のイコライザ。

【請求項17】

前記第１パルス幅調整器及び前記第３パルス幅調整器のそれぞれは、前記第１パルス幅を第１時間区間だけ増加させるようにさらに構成され、
前記第２パルス幅調整器及び前記第４パルス幅調整器のそれぞれは、前記第２パルス幅を前記第１時間区間だけ増加させるようにさらに構成される、
請求項１５に記載のイコライザ。

【請求項18】

現在のデータビットに対応するデータ信号のうち、第１論理レベルを有する第１パルス幅を増加させて第１信号を生成するように構成された第１パルス幅調整器と、
前記データ信号のうち、第２論理レベルを有する第２パルス幅を増加させて第２信号を生成するように構成された第２パルス幅調整器と、
前記第１パルス幅を増加させて第３信号を生成するように構成された第３パルス幅調整器と、
前記第２パルス幅を増加させて第４信号を生成するように構成された第４パルス幅調整器と、
データストローブ信号の立ち下がりエッジの時点に基づいて前記第１信号をサンプリングして第１サンプリングされた信号を生成するように構成された第１サンプラーと、
前記データストローブ信号の前記立ち下がりエッジの時点に基づいて前記第２信号をサンプリングして第２サンプリングされた信号を生成するように構成された第２サンプラーと、
前記データストローブ信号の立ち上がりエッジの時点に基づいて前記第３信号をサンプリングして第３サンプリングされた信号を生成するように構成された第３サンプラーと、
前記データストローブ信号の前記立ち上がりエッジの時点に基づいて前記第４信号をサンプリングして第４サンプリングされた信号を生成するように構成された第４サンプラーと、
第２マルチプレクサから出力された信号に基づいて、前記第１サンプリングされた信号及び前記第２サンプリングされた信号のうち、いずれか１つを出力するように構成された第１マルチプレクサと、
前記第１マルチプレクサから出力された信号に基づいて、前記第３サンプリングされた信号及び前記第４サンプリングされた信号のうち、いずれか１つを出力するように構成された前記第２マルチプレクサと、を備える、
イコライザ。

【請求項19】

前記第１マルチプレクサは、
前記第２マルチプレクサから出力された前記信号が第１値を有する場合、前記第２サンプリングされた信号を出力し、
前記第２マルチプレクサから出力された前記信号が第２値を有する場合、前記第１サンプリングされた信号を出力するようにさらに構成され、
前記第２マルチプレクサは、
前記第１マルチプレクサから出力された前記信号が前記第１値を有する場合、前記第４サンプリングされた信号を出力し、
前記第１マルチプレクサから出力された前記信号が前記第２値を有する場合、前記第３サンプリングされた信号を出力するようにさらに構成された、
請求項１８に記載のイコライザ。

【請求項20】

前記第１パルス幅調整器及び前記第３パルス幅調整器のそれぞれは、前記第１パルス幅を第１時間区間だけ増加させるようにさらに構成され、
前記第２パルス幅調整器及び前記第４パルス幅調整器のそれぞれは、前記第２パルス幅を前記第１時間区間だけ増加させるようにさらに構成された、
請求項１８に記載のイコライザ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はイコライザに関し、より詳細には、データ信号の論理ローレベル及び論理ハイレベルを有するパルス幅をそれぞれ増加させてデータ信号のシンボル間干渉（ＩＳＩ：Inter Symbol Interface）を除去するイコライザに関する。

【背景技術】

【0002】

半導体メモリは、電源供給が遮断されると記憶していたデータが消滅する揮発性メモリ装置と、電源供給が遮断されても記憶していたデータを保持する不揮発性メモリ装置とに分けられる。

【0003】

半導体メモリに記憶されたデータは、信号ラインを介して外部装置（例えば、メモリコントローラ）に提供される。一例として、半導体メモリ装置はデータストローブ信号に同期してメモリコントローラにデータを転送する。この場合、メモリ装置とメモリコントローラとの間のライン特性に応じて、各信号に歪みが発生する可能性がある。そのため、データ転送速度が低下したり、データ信頼性が低下したりする問題がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第９，４４４，４３７号明細書

【特許文献2】米国特許第１０，４５４，７２３号明細書

【特許文献3】米国特許第１０，５８７，２５６号明細書

【特許文献4】米国特許第９，５７７，８４８号明細書

【特許文献5】米国特許第１０，５４５，８８９号明細書

【特許文献6】米国特許第１０，０７５，３０８号明細書

【特許文献7】米国特許第１０，９５８，４８４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、データ信号のロジックローレベル及びロジックハイレベルを有するパルス幅をそれぞれ増加させてデータ信号のＩＳＩ（Inter Symbol Interface）を除去するイコライザを提供することにある。

【課題を解決するための手段】

【0006】

本発明の一実施形態によるイコライザは、現在のデータビットに対応するデータ信号のうち、第１論理レベルを有する第１パルス幅を増加させて第１信号を生成するように構成された第１パルス幅調整器と、前記データ信号のうち、第２論理レベルを有する第２パルス幅を増加させて第２信号を生成するように構成された第２パルス幅調整器と、前記第１信号をサンプリングして第１サンプリング信号を生成するように構成された第１サンプラーと、前記第２信号をサンプリングして第２サンプリング信号を生成するように構成された第２サンプラーと、前記現在のデータビットの以前のデータビットの値に基づいて、前記第１サンプリングされた信号及び前記第２サンプリングされた信号のうち、いずれか１つを出力するマルチプレクサと、を備える。

【0007】

本発明の一実施形態によるイコライザは、現在のデータビットに対応するデータ信号のうち、第１論理レベルを有する第１パルス幅を増加させて第１信号を生成するように構成された第１パルス幅調整器と、前記データ信号のうち、第２論理レベルを有する第２パルス幅を増加させて第２信号を生成するように構成された第２パルス幅調整器と、第１以前のデータビットの値に基づいて、前記第１信号及び前記第２信号のうちの１つを出力するように構成された第１マルチプレクサと、前記第１マルチプレクサから出力された信号をサンプリングするように構成された第１サンプラーと、を備える。

【0008】

本発明の一実施形態によるイコライザは、現在のデータビットに対応するデータ信号のうち、第１論理レベルを有する第１パルス幅を増加させて第１信号を生成するように構成された第１パルス幅調整器と、前記データ信号のうち、第２論理レベルを有する第２パルス幅を増加させて第２信号を生成するように構成された第２パルス幅調整器と、前記第１パルス幅を増加させて第３信号を生成するように構成された第３パルス幅調整器と、前記第２パルス幅を増加させて第４信号を生成するように構成された第４パルス幅調整器と、データストローブ信号の立ち下がりエッジ時点に基づいて前記第１信号をサンプリングして第１サンプリング信号を生成するように構成された第１サンプラーと、前記データストローブ信号の前記立ち下がりエッジの時点に基づいて前記第２信号をサンプリングして第２サンプリング信号を生成するように構成された第２サンプラーと、前記データストローブ信号の立ち上がりエッジ時点に基づいて前記第３信号をサンプリングして第３サンプリング信号を生成するように構成された第３サンプラーと、前記データストローブ信号の前記立ち上がりエッジ時点に基づいて前記第４信号をサンプリングして第４サンプリング信号を生成するように構成された第４サンプラーと、第２マルチプレクサから出力された信号に基づいて、前記第１サンプリングされた信号及び前記第２サンプリングされた信号のうち、いずれか１つを出力するように構成された第１マルチプレクサと、前記第１マルチプレクサから出力された信号に基づいて、前記第３サンプリングされた信号及び前記第４サンプリング信号のうち、いずれか１つを出力するように構成された第２マルチプレクサと、を備える。

【発明の効果】

【0009】

本発明の一実施形態によれば、メモリ装置は、データ信号の論理ローレベル及び論理ハイレベルを有するパルス幅をそれぞれ増加させた信号に基づいてデータ信号のＩＳＩを除去することができる。

【0010】

なお、メモリ装置は、データビットを識別するための有効マージンを確保することによって向上した信頼性を有し得る。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態によるメモリシステムを示すブロック図である。

【図2】本発明の実施形態によるデータ信号を示すタイミング図である。

【図3】一般的なメモリコントローラを具体化したブロック図である。

【図4】本発明の実施形態によるメモリ装置を具体化したブロック図である。

【図5】図４の第１パルス幅調整器の動作を説明する図である。

【図6】図４の第１パルス幅調整器の動作を説明する図である。

【図7】図４の第１サンプラーの動作を説明する図である。

【図8】図４の第２サンプラーの動作を説明する図である。

【図9】図４の第１マルチプレクサの動作を説明する図である。

【図10】本発明の実施形態によるメモリ装置を具体化したブロック図である。

【図11】図１０の第２マルチプレクサの動作を説明する図である。

【図12】本発明の実施形態によるメモリ装置を具体化したブロック図である。

【図13】図１２の第１パルス幅調整器及び第３パルス幅調整器の動作を説明する図である。

【図14】図１２の第２パルス幅調整器及び第４パルス幅調整器の動作を説明する図である。

【図15】本発明の実施形態によるメモリ装置を具体化したブロック図である。

【図16】図１５の第２マルチプレクサ及び第４マルチプレクサの動作を説明する図である。

【図17】本発明の実施形態によるメモリ装置を具体化したブロック図である。

【発明を実施するための形態】

【0012】

以下では、本発明の技術分野における通常の知識を有する者が本発明の実施形態を容易に実施することができるように、本発明の実施形態が明確かつ詳細に説明される。

【0013】

以下で使用される「ユニット（unit）」、「モジュール（module）」などの用語または図面に示される機能ブロックは、ソフトウェア構成、ハードウェア構成またはそれらの組み合わせの形態で実施される。以下では、本発明の技術的思想を明確に説明するために、重複する構成要素に対する詳細な説明は省略する。

【0014】

図１は、本発明の実施形態によるメモリシステムを示すブロック図である。図１を参照すると、メモリシステム１０はメモリ装置１２及びメモリコントローラ１１とを含み得る。メモリ装置１２はＮＡＮＤフラッシュメモリであり得るが、本発明の範囲はこれに限定されず、メモリ装置１２はダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような揮発性メモリ装置またはＮＡＮＤフラッシュメモリとは異なる不揮発性メモリ装置であり得る。

【0015】

メモリ装置１２は、メモリコントローラ１１の制御に応じてデータＤＡＴＡを記憶したり、記憶したデータＤＡＴＡをメモリコントローラ１１に転送したりすることができる。例えば、メモリコントローラ１１は、データストローブラインＤＱＳを介して提供されるデータストローブ信号に同期してデータＤＡＴＡをメモリコントローラ１１に提供することができる。例として、メモリ装置１２とメモリコントローラ１１との間で、データＤＡＴＡは複数のデータラインＤＱ及びデータストローブラインＤＱＳを介して送受信されてもよい。

【0016】

メモリコントローラ１１は、メモリ装置１２からデータラインＤＱを介してデータＤＡＴＡを受信することができる。例えば、メモリコントローラ１１は、データストローブラインＤＱＳの信号に基づいてデータラインＤＱを介して受信されたデータＤＡＴＡを識別することができる。メモリコントローラ１１は、相補データストローブライン（/ＤＱＳ）を介して相補データストローブ信号を受信することができる。相補データストローブ信号は、データストローブの位相が反転された信号であり得る。相補データストローブ信号は、メモリコントローラ１１からメモリ装置１２に送信することができる。

【0017】

例として、メモリ装置１２及びメモリコントローラ１１は、ＳＤＲ（Single Data Rate）またはＤＤＲ（Double Data Rate）インターフェースに基づいて通信することができるが、本発明の範囲はこれに限定されず、メモリ装置１２及びメモリコントローラ１１は、ＵＳＢ（Universal Serial Bus）、ＭＭＣ（multimedia card）、ＰＣＩ（peripheral component interconnection）、ＰＣＩ－Ｅ（PCI-express）、ＡＴＡ（Advanced Technology Attachment）、ＳＡＴＡ（Serial-ATA）、ＰＡＴＡ（parallel-ATA）、ＳＣＳＩ（small computer small interface）、ＥＳＤＩ（enhanced small disk interface）、IDE（integrated drive electronics）、ＭＩＰＩ（mobile industry processor interface）、ＮＶＭ－ｅ（nonvolatile Memory-express）、またはＮＡＮＤインターフェースなどのような多様なインターフェースのうち、少なくとも１つに基づいて通信することができる。

【0018】

メモリ装置１２は、ＤＦＥ（Decision Feedback Equalization）１００を含み得る。ＤＦＥ１００は、ＩＳＩ（Inter Symbol Interface）除去動作を遂行することができる。いくつかの実施形態では、ＤＦＥ１００は、メモリコントローラ１１から受信されたデータ信号の第１論理レベルを有する部分及び第２論理レベルを有する部分をそれぞれ増加させて、第１信号及び第２信号を生成することができる。なお、ＤＦＥ１００は、以前に受信されたデータビットに基づいて第１信号及び第２信号のうち、いずれか１つを選択することができる。ＤＦＥ１００がデータ信号の第１論理レベルを有する部分及び第２論理レベルを有する部分をそれぞれ増加させるにつれて、ＩＳＩによって劣化した有効データウィンドウを補償することができる。

【0019】

これにより、メモリ装置１２の受信端において、データビットを識別するための有効マージンを十分に確保することができる。したがって、高速インターフェースをサポートするメモリ装置１２においてメモリコントローラ１１から正常にデータを受信することができ、メモリ装置１２の信頼性が向上する。

【0020】

図２は、本発明の実施形態によるデータ信号を示すタイミング図である。図１及び図２を参照すると、生データ（ローデータ）信号及び処理されたデータ信号が示されている。生データ信号は、メモリ装置１２がメモリコントローラ１１から受信した信号であり得る。処理されたデータ信号は、メモリ装置１２が生データ信号を基準電圧Ｖｒｅｆと比較して生成した信号であってもよい。横軸は時間を表す。縦軸は電圧を表す。

【0021】

生データ信号が示されたタイミング図を参照すると、理想的なグラフ及び実際のグラフが示される。理想的なグラフを参照すると、生データ信号は、第１時点ｔ１と第２時点ｔ２との間に第１論理レベルを有し、第２時点ｔ２と第３時点ｔ３との間で第２論理レベルを有し、第３時点ｔ３と第６時点ｔ６との間に第１論理レベルを有し、第６時点ｔ６と第７時点ｔ７との間に第２論理レベルを有し得る。いくつかの実施形態では、第１論理レベルは論理ハイレベルであり、第２論理レベルは論理ローレベルであり得る。

【0022】

ただし、データ信号が伝達されるチャネルの影響により、隣接するシンボル間の重ね合わせと干渉が生じ、ＩＳＩが発生する可能性がある。したがって、実際のグラフは理想的なグラフとは異なる形態をとることができる。例えば、理想的なグラフを参照すると、第２時点ｔ２と第３時点ｔ３との間で、生データ信号は第２論理レベルを有する。しかしながら、実際のグラフを参照すると、第２時点ｔ２と第３時点ｔ３との間で、生データ信号は第１論理レベルと第２論理レベルとの間の電圧レベルを有し得る。

【0023】

メモリ装置１２は、実際のグラフに示される生データ信号を基準電圧と比較して処理された信号を生成することができる。例えば、実際のグラフを参照すると、第１時点ｔ１と時点ｔａとの間で、生データ信号の電圧が基準電圧Ｖｒｅｆより小さいことに基づいて、第１時点ｔ１と時点ｔａとの間に第２論理レベルを有する処理された信号を生成することができる。時点ｔａと時点ｔｂとの間で、生データ信号の電圧が基準電圧Ｖｒｅｆより大きいことに基づいて、時点ｔａと時点ｔｂとの間に第１論理レベルを有する処理信号を生成することができる。処理された信号は、ＤＦＥを使用せずに処理された信号であり得る。

【0024】

理想的なグラフ及び処理された信号のグラフを参照すると、処理された信号のグラフの有効データウィンドウの幅は理想的なグラフよりも小さい可能性がある。例えば、理想的なグラフを参照すると、時点ｔ１と時点ｔ２との間に第１論理レベルを有するが、処理された信号のグラフを参照すると、時点ｔ１と時点ｔ２との間の幅よりも小さい時点ｔａと時点ｔｂとの間に第１論理レベルを有し得る。

【0025】

上述したように、処理された信号のグラフの有効データウィンドウの幅が理想的なグラフの有効データウィンドウの幅より小さい場合、データビットを識別するための有効マージンが十分に確保されない場合がある。すなわち、メモリ装置１２では、メモリコントローラ１１から正常にデータを受信できない可能性がある。

【0026】

したがって、データビットを識別するための有効マージンが十分に確保されるように処理された信号のＩＳＩを除去するＤＦＥが必要となる可能性がある。

【0027】

図３は、一般的なメモリ装置を具体化したブロック図である。図１及び図３を参照すると、一般的なメモリ装置ＭＤでは、バッファＢＵＦ、第１ＤＦＥ（ＤＦＥ１）及び第２ＤＦＥ（ＤＦＥ２）が示される

【0028】

メモリ装置ＭＤは、第１及び第２データラインＤＱ１、ＤＱ２を介してメモリコントローラ１１からデータＤＡＴＡを受信し、第１及び第２ＤＦＥ（ＤＦＥ１、ＤＦＥ２）を介して受信されたデータＤＡＴＡを処理することができる。データストローブラインＤＱＳを介して受信されたデータストローブ信号は、データＤＡＴＡを処理するためのクロック信号として動作することができる。バッファＢＵＦは、データストローブ信号が第１及び第２ＤＦＥ（ＤＦＥ１、ＤＦＥ２）に伝達される時点を調整することができる。

【0029】

第１ＤＦＥ（ＤＦＥ１）はサンプラーＳＭＰとスイッチＳＷを含み得る。第１ＤＦＥ（ＤＦＥ１）は、以前に受信されたデータに基づいて現在受信されたデータに対応する基準電圧を決定することができる。より詳細には、以前に受信されたデータが第１論理レベルを有すれば、スイッチＳＷは第１基準電圧Ｖｒｅｆ１を受信するように動作することができる。第１ＤＦＥ（ＤＦＥ１）は、第１基準電圧Ｖｒｅｆ１に基づいて現在受信されたデータの論理レベルを決定することができる。

【0030】

以前に受信されたデータが第２論理レベルを有すれば、スイッチＳＷは第２基準電圧Ｖｒｅｆ２を受信するように動作することができる。第１ＤＦＥ（ＤＦＥ１）は、第２基準電圧Ｖｒｅｆ２に基づいて現在受信されたデータの論理レベルを決定することができる。第１基準電圧Ｖｒｅｆ１は、第２基準電圧Ｖｒｅｆ２より高い可能性がある。第２ＤＦＥ（ＤＦＥ２）は、第１ＤＦＥ（ＤＦＥ１）と同様に動作することができる。

【0031】

上述したように、一般的なメモリ装置ＭＤの第１及び第２ＤＦＥ（ＤＦＥ１、ＤＦＥ２）の動作は、以前に受信されたデータに基づいて現在受信されたデータの論理レベルを決定するための基準電圧を提供することができる。したがって、一般的なメモリ装置ＭＤの第１及び第２ＤＦＥ（ＤＦＥ１、ＤＦＥ２）で現在受信されているデータの論理レベルを決定する時点において、以前に受信したデータがスイッチＳＷにフィードバックされる必要がある。すなわち、一般的なメモリ装置ＭＤの第１及び第２ＤＦＥ（ＤＦＥ１、ＤＦＥ２）は、１ＵＩ（Unit Interval）内のフィードバックを必要とすることができる。

【0032】

サンプラーＳＭＰから出力される以前に受信されたデータが１ＵＩ内でスイッチＳＷに転送できない場合、第１及び第２ＤＦＥ（ＤＦＥ１、ＤＦＥ２）で動作が行われない可能性がある。ＮＡＮＤフラッシュインターフェース標準におけるメモリ装置は、図３に示されたメモリ装置ＭＤとは異なる構造を有することから、１ＵＩ内のフィードバックが不可能である。すなわち、図３に示された一般的なメモリ装置ＭＤにおける第１及び第２ＤＦＥ（ＤＦＥ１、ＤＦＥ２）を適用して、受信されたデータのＩＳＩ影響を除去することはできない。したがって、１ＵＩ内のフィードバックが不可能な構造では、ＩＳＩの影響を除去することができるＤＦＥが必要となる可能性がある。

【0033】

図４は、本発明の実施形態によるメモリ装置を具体化したブロック図である。図１及び図４を参照すると、メモリ装置１２は比較器ＣＭＰ及びＤＦＥ１００ａを含み得る。説明の便宜及び図面の簡潔さのために、メモリ装置１２の構成要素は概念的に示されており、いくつかの不要な構成要素は省略される。ＤＦＥ１００ａは、図１のＤＦＥ１００に対応し得る。

【0034】

メモリ装置１２は、データラインＤＱを介してメモリコントローラ１１から複数のデータビットを受信することができる。例えば、メモリ装置１２は、データラインＤＱを介してデータビットＤ［ｎ－１］、Ｄ［ｎ］を順次受信することができる。データビットＤ［ｎ－１］、Ｄ［ｎ］は、データストローブラインＤＱＳを介して受信されたデータストローブ信号に同期してメモリコントローラ１１から提供され得る。なお、「１」のデータビットはロジックハイレベルのデータ信号を指し、「０」のデータビットはロジックローレベルのデータ信号を指すものと仮定する。ｎは１以上の自然数である。

【0035】

第１以前のデータビットＤ［ｎ－１］に対応するデータ信号は、現在のデータビットＤ［ｎ］に対応するデータ信号よりも単位時間周期以前にメモリコントローラ１１から受信されてもよい。メモリ装置１２は、単位時間周期当たり１つのデータビットに対応する信号を受信することができる。例えば、図２を参照すると、メモリ装置１２は、時点ｔ１と時点ｔ２との間に第１以前のデータビットＤ［ｎ－１］に対応する信号を受信することができ、時点ｔ２と時点ｔ３との間に現在のデータビットＤ［ｎ］に対応する信号を受信することができる。

【0036】

上述された「現在」、「以前」などの時間的意味を有する用語は、単に本発明の技術的思想を容易に説明するためのものであり、これらの用語が特定の時点を限定的に説明するものではない。例えば、ＤＦＥ１００ａは、時点ｔ２と時点ｔ３との間に受信されたデータ信号に対してＩＳＩ除去動作を遂行して、現在のデータビットＤ［ｎ］を生成しているが、時点ｔ３と時点ｔ４との間に受信されたデータ信号に対してＩＳＩ除去動作を実行することができる。また、時点ｔ３と時点ｔ４との間で受信されたデータ信号に対してＩＳＩ除去動作を行う場合、時点ｔ２と時点ｔ３との間で受信されたデータ信号が以前のデータ信号に対応し得る。

【0037】

比較器ＣＭＰは、基準電圧Ｖｒｅｆに基づいて、メモリコントローラ１１から受信されたデータ信号を基準電圧と比較して処理された信号ＰＳを生成することができる。処理された信号ＰＳは、図２の処理された信号であり得る。処理された信号ＰＳは、現在のデータビットＤ［ｎ］に対応する信号であり得る。比較器ＣＭＰは、受信されたデータ信号の電圧が基準電圧より高い部分を、第１論理レベルを有するものとして処理し、受信されたデータ信号の電圧が基準電圧より低い部分を、第２論理レベルを有するものとして処理することができる。

【0038】

以下では、ＤＦＥ１００ａの構造に対して説明される。ＤＦＥ１００ａは、現在のデータビットＤ［ｎ］に対応する処理された信号ＰＳに対してＩＳＩ除去動作を行い、出力信号ＯＳを出力することができる。ＤＦＥ１００ａは、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第１サンプラーＳＭＰ１、第２サンプラーＳＭＰ２、第１マルチプレクサＭＵＸ１及びバッファＢＵＦを含み得る。

【0039】

第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの第１論理レベルを有するパルス幅を増加させて第１信号Ｓ１を生成することができる。例えば、第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの論理ハイレベルを有するパルス幅を第１時間区間だけ増加させることができる。これに対するより詳細な説明は、図５と共に後述される。

【0040】

第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの第２論理レベルを有するパルス幅を増加させて第２信号Ｓ２を生成することができる。例えば、第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの論理ローレベルを有するパルス幅を第１時間区間だけ増加させることができる。これに対するより詳細な説明は、図６と共に後述される。

【0041】

第１サンプラーＳＭＰ１は、データストローブ信号に基づいて第１信号Ｓ１をサンプリングすることができる。第１サンプラーＳＭＰ１は、データストローブ信号に基づいて、第１信号Ｓ１から第１サンプリングされた信号ＳＤ１を生成することができる。これに対するより詳細な説明は、図７と共に後述される。

【0042】

第２サンプラーＳＭＰ２は、データストローブ信号に基づいて第２信号Ｓ２をサンプリングすることができる。第２サンプラーＳＭＰ２は、データストローブ信号に基づいて、第２信号Ｓ２から第２サンプリングされた信号ＳＤ２を生成することができる。これに対するより詳細な説明は、図８と共に後述される。

【0043】

第１マルチプレクサＭＵＸ１は、第１以前のデータビットＤ［ｎ－１］の値に基づいて、第１サンプリングされた信号ＳＤ１及び第２サンプリングされた信号ＳＤ２のうち、いずれか１つを出力することができる。いくつかの実施形態では、第１以前のデータビットＤ［ｎ－１］が第１値を有する場合、第１マルチプレクサＭＵＸ１は第２サンプリングされた信号ＳＤ２を出力することができる。例えば、第１値は「１」であり得る。この場合、現在のデータビットＤ［ｎ］は第２サンプリングされた信号ＳＤ２に対応し得る。

【0044】

第１以前のデータビットＤ［ｎ－１］が第２値を有する場合、第１マルチプレクサＭＵＸ１は第１サンプリングされた信号ＳＤ１を出力することができる。例えば、第２値は「０」であり得る。この場合、現在のデータビットＤ［ｎ］は第１サンプリングされた信号ＳＤ１に対応し得る。これに対するより詳細な説明は、図９と共に後述される。

【0045】

バッファＢＵＦは、第１マルチプレクサＭＵＸ１から受信された信号の出力時点を調整することができる。ＤＦＥ１００ａが現在のデータビットＤ［ｎ］に対応するデータ信号を処理する場合、バッファＢＵＦは、単位時間周期の前にＩＳＩ除去動作が完了された第１以前のデータビットＤ［ｎ－１］を第１マルチプレクサＭＵＸ１に出力することができる。

【0046】

上述したように、図１は、第１以前のデータビットＤ［ｎ－１］に基づいて現在のデータビットＤ［ｎ］の値を決定するための基準電圧レベルを決定する図３の第１ＤＦＥ（ＤＦＥ１）とは異なり、本発明のＤＦＥ１００ａは、第１以前のデータビットＤ［ｎ－１］に基づいて第１サンプリングされた信号ＳＤ１及び第２サンプリングされた信号ＳＤ２を選択することができる。すなわち、ＤＦＥ１００ａにおいて現在のデータビットＤ［ｎ］に対応するデータ信号の論理レベルを決定する時点で、第１以前のデータビットＤ［ｎ－１］が比較器ＣＭＰにフィードバックされる必要がない。これにより、１ＵＩ内フィードバックが不可能な構造でも、本発明のＤＦＥ１００ａを介してＩＳＩ除去動作を行うことができる。

【0047】

図５は、図４の第１パルス幅調整器の動作を説明する図である。図４及び図５を参照すると、スタート時点Ｔ１と終了時点Ｔ２との間の処理された信号ＰＳ及び第１信号Ｓ１のグラフが示されている。処理された信号ＰＳは、図４の処理された信号ＰＳ及び図２の処理された信号に対応し得る。第１信号Ｓ１は、図４の第１信号Ｓ１に対応し得る。

【0048】

処理された信号ＰＳを参照すると、時点ｔａと時点ｔｂとの間に第１論理レベルを有し、時点ｔｃと終了時点Ｔ２との間に第１論理レベルを有する。

【0049】

第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの第１論理レベルを有するパルス幅を増加させて第１信号Ｓ１を生成することができる。例えば、第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの時点ｔａと時点ｔｂとの間に第１論理レベルを有するパルス幅を増加させ、処理された信号ＰＳの時点ｔｃと時点ｔ４との間に第１論理レベルを有するパルス幅を増加させて第１信号Ｓ１を生成することができる。

【0050】

第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの電圧レベル立ち上がり時点及び電圧レベル立ち下がり時点を基準に処理された信号ＰＳのパルス幅を第１基準時間区間ｒｔだけ増加させ、第１信号Ｓ１を生成することができる。

【0051】

例えば、第１信号Ｓ１を参照すると、時点ｔａよりも第１基準時間区間ｒｔだけ速く電圧レベルを上昇させることができる。時点ｔｂよりも第１基準時間区間ｒｔだけ遅く電圧レベルを下げることができる。時点ｔｃよりも第１基準時間区間ｒｔだけ速く電圧レベルを上昇させることができる。いくつかの実施形態では、第１基準時間区間ｒｔは、ユーザーの設定に従って決定され得る。

【0052】

第１信号Ｓ１の電圧レベル立ち上がり時点が処理された信号ＰＳよりも第１基準時間区間ｒｔだけ速く、第１信号Ｓ１の電圧レベル立ち下がり時点が処理された信号ＰＳよりも第１基準時間区間ｒｔだけ遅くなるにつれて、第１信号Ｓ１の第１論理レベルを有するパルス幅は、処理された信号ＰＳの第１論理レベルを有するパルス幅よりも第１時間区間だけ増加され得る。

【0053】

したがって、第１論理レベルを読み取るための第１信号Ｓ１の有効データウィンドウの幅は、処理された信号ＰＳの有効データウィンドウの幅より大きい可能性がある。

【0054】

図６は、図４の第２パルス幅調整器の動作を説明する図である。図４及び図６を参照すると、スタート時点Ｔ１と終了時点Ｔ２との間の処理された信号ＰＳ及び第２信号Ｓ２のグラフが示されている。処理された信号ＰＳは、図４の処理された信号ＰＳ及び図２の処理された信号に対応し得る。第２信号Ｓ２は、図４の第２信号Ｓ２に対応し得る。

【0055】

処理された信号ＰＳのグラフを参照すると、スタート時点Ｔ１と時点ｔａとの間に第２論理レベルを有し、時点ｔｂと時点ｔｃとの間に第２論理レベルを有する。

【0056】

第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの第２論理レベルを有するパルス幅を増加させて第２信号Ｓ２を生成することができる。例えば、第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳのスタート時点Ｔ１と時点ｔａとの間に第２論理レベルを有するパルス幅を増加させ、処理された信号ＰＳの時点ｔｂと時点ｔｃとの間に第２論理レベルを有するパルス幅を増加させて第２信号Ｓ２を生成することができる。

【0057】

第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの電圧レベル立ち上がり時点及び電圧レベル立ち下がり時点を基準に処理された信号ＰＳのパルス幅を第１基準時間区間ｒｔだけ増加させて、第２信号Ｓ２を生成することができる。例えば、第２信号Ｓ２を参照すると、時点ｔａよりも第１基準時間区間ｒｔだけ遅く電圧レベルを上昇させることができる。時点ｔｂよりも第１基準時間区間ｒｔだけ速く電圧レベルを下げることができる。時点ｔｃよりも第１基準時間区間ｒｔだけ遅く電圧レベルを上昇させることができる。

【0058】

第２信号Ｓ２の電圧レベル立ち上がり時点が処理された信号ＰＳよりも第１基準時間区間ｒｔだけ遅く、第２信号Ｓ２の電圧レベル立ち下がり時点が処理された信号ＰＳよりも第１基準時間区間ｒｔだけ速くなると、第２信号Ｓ２の第２論理レベルを有するパルス幅は、処理された信号ＰＳの第２論理レベルを有するパルス幅よりも第１時間区間だけ増加することができる。いくつかの実施形態では、第１パルス幅調整器ＰＷＣ１が増加させたパルス幅は、第２パルス幅調整器ＰＷＣ２が増加させたパルス幅と同一であり得る。

【0059】

したがって、第２論理レベルを読み取るための第２信号Ｓ２の有効データウィンドウの幅は、処理された信号ＰＳの有効データウィンドウの幅より大きい可能性がある。

【0060】

図７は、図４の第１サンプラーの動作を説明する図である。図４及び図７を参照すると、第１信号Ｓ１及び第１サンプリングされた信号ＳＤ１が示されている。

【0061】

第１サンプラーＳＭＰ１は、クロック信号ＣＫに基づいて第１信号Ｓ１をサンプリングして第１サンプリングされた信号ＳＤ１を生成する。クロック信号ＣＫは、データストローブラインＤＱＳを介して受信されたデータストローブ信号であり得る。

【0062】

第１サンプラーＳＭＰ１は、クロック信号ＣＫの立ち上がりエッジ時点毎に第１信号Ｓ１をサンプリングすることができる。例えば、第１以前のデータビットＤ［ｎ－１］に対応する区間を参照すると、クロック信号ＣＫの立ち上がりエッジの時点で、第１信号Ｓ１の論理レベルは第１論理レベルであり得る。したがって、第１サンプラーＳＭＰ１は、第１値を有する第１サンプリングされた信号ＳＤ１を生成することができる。

【0063】

現在データビットＤ［ｎ］に対応する区間を参照すると、クロック信号ＣＫの立ち上がりエッジの時点で、第１信号Ｓ１の論理レベルは第１論理レベルであり得る。現在のデータビットＤ［ｎ］に対応する区間で、クロック信号ＣＫの立ち上がりエッジ時点で、第１信号Ｓ１の論理レベルが第２論理レベルであるように見えるが、第１信号Ｓ１が装置、媒質などを通過しながら生じる時間遅延により、クロック信号ＣＫの立ち上がりエッジの時点で、第１信号Ｓ１の論理レベルは第１論理レベルであり得る。したがって、第１サンプラーＳＭＰ１は、第１値を有する第１サンプリングされた信号ＳＤ１を生成することができる。

【0064】

第１次のデータビットＤ［ｎ＋１］に対応する区間を参照すると、クロック信号ＣＫの立ち上がりエッジの時点で、第１信号Ｓ１の論理レベルは第１論理レベルであり得る。したがって、第１サンプラーＳＭＰ１は、第１値を有する第１サンプリングされた信号ＳＤ１を生成することができる。

【0065】

図８は、図４の第２サンプラーの動作を説明する図である。図４及び図８を参照すると、第２信号Ｓ２及び第２サンプリングされた信号ＳＤ２が示されている。

【0066】

第２サンプラーＳＭＰ２は、クロック信号ＣＫに基づいて第２信号Ｓ２をサンプリングして第２サンプリングされた信号ＳＤ２を生成することができる。クロック信号ＣＫは、データストローブラインＤＱＳを介して受信されたデータストローブ信号であり得る。

【0067】

第２サンプラーＳＭＰ２は、クロック信号ＣＫの立ち上がりエッジ時点毎に第２信号Ｓ２をサンプリングすることができる。例えば、第１以前のデータビットＤ［ｎ－１］に対応する区間を参照すると、クロック信号ＣＫの立ち上がりエッジの時点で、第２信号Ｓ２の論理レベルは第２論理レベルであり得る。第１以前のデータビットＤ［ｎ－１］に対応する区間では、クロック信号ＣＫの立ち上がりエッジの時点で、第２信号Ｓ２の論理レベルが第１論理レベルを有するように見えることがあるが、第２信号Ｓ２が装置、媒質などを通過しながら発生する時間遅延により、クロック信号ＣＫの立ち上がりエッジの時点で、第２信号Ｓ２の論理レベルは第２論理レベルであり得る。したがって、第２サンプラーＳＭＰ２は、第２値を有する第２サンプリングされた信号ＳＤ２を生成することができる。

【0068】

現在のデータビットＤ［ｎ］に対応する区間を参照すると、クロック信号ＣＫの立ち上がりエッジの時点で、第２信号Ｓ２の論理レベルは第２論理レベルであり得る。したがって、第２サンプラーＳＭＰ２は、第２値を有する第２サンプリングされた信号ＳＤ２を生成することができる。第１次のデータビットＤ［ｎ＋１］に対応する区間を参照すると、クロック信号ＣＫの立ち上がりエッジの時点で、第２信号Ｓ２の論理レベルは第１論理レベルであり得る。したがって、第２サンプラーＳＭＰ２は、第１値を有する第２サンプリングされた信号ＳＤ２を生成することができる。

【0069】

図７及び図８は、ＳＤＲ（Single Data Rate）構造で実施されているように示されているが、本発明はこれに限定されず、ＤＤＲ（Double Data Rate）構造で実施されてもよい。

【0070】

図９は、図４の第１マルチプレクサの動作を説明する図である。図７、図８及び図９を参照すると、第１サンプリングされた信号ＳＤ１、第２サンプリングされた信号ＳＤ２及び出力信号ＯＳが示されている。第１サンプリングされた信号ＳＤ１の複数のデータビットＤ［ｎ－１］、Ｄ［ｎ］、Ｄ［ｎ＋１］は、図７の複数のデータビットＤ［ｎ－１］、Ｄ［ｎ］、Ｄ［ｎ＋１］に対応し得る。第２サンプリングされた信号ＳＤ２の複数のデータビットＤ［ｎ－１］、Ｄ［ｎ］、Ｄ［ｎ＋１］は、図８の複数のデータビットＤ［ｎ－１］、Ｄ［ｎ］、Ｄ［ｎ＋１］に対応し得る。出力信号ＯＳは、図４の出力信号ＯＳに対応し得る。

【0071】

第１マルチプレクサＭＵＸ１は、単位時間周期前にＩＳＩ除去動作が完了したデータビットに基づいて、第１サンプリングされた信号ＳＤ１及び第２サンプリングされた信号ＳＤ２のうち、いずれか１つを出力することができる。例えば、第１以前のデータビットＤ［ｎ－１］の値が「１」の場合、現在のデータビットＤ［ｎ］に対応する時間区間において、第１マルチプレクサＭＵＸ１は第２サンプリングされた信号ＳＤ２を出力することができる。現在のデータビットＤ［ｎ］の値が「０」である場合、第１次のデータビットＤ［ｎ＋１］に対応する時間区間において、第１マルチプレクサＭＵＸ１は第１サンプリングされた信号ＳＤ１を出力することができる。第１次のデータビットＤ［ｎ＋１］の値が「１」の場合、第２次のデータビットＤ［ｎ＋２］に対応する時間区間において、第１マルチプレクサＭＵＸ１は第２サンプリングされた信号ＳＤ２を出力することができる。第２次のデータビットＤ［ｎ＋２］の値が「１」の場合、第３次のデータビットＤ［ｎ＋３］に対応する時間区間において、第１マルチプレクサＭＵＸ１は第２サンプリングされた信号ＳＤ２を出力することができる。

【0072】

上述したように、出力信号ＯＳは、現在のデータビットＤ［ｎ］に対応する時間区間で第１値を有する第２サンプリングされた信号ＳＤ２、第１次のデータビットＤ［ｎ＋１）に対応する時間区間で第２値を有する第１サンプリング信号ＳＤ１、第２次のデータビットＤ［ｎ＋２］に対応する時間区間で第１値を有する第２サンプリングされた信号ＳＤ２、及び第３次のデータビットＤ［ｎ＋３］に対応する時間区間で第１値を有する第２サンプリングされた信号ＳＤ２を含み得る。

【0073】

ＤＦＥ１００ａは、処理された信号のＩＳＩを除去することによって、図２に示されたロー（raw）信号と同様の出力信号ＯＳを生成することができる。これにより、メモリ装置１２の受信端において、データビットを識別するための有効マージンを十分に確保することができる。したがって、高速インターフェースをサポートするメモリ装置１２においてメモリコントローラ１１から正常にデータを受信することができ、メモリ装置１２の信頼性が向上する。

【0074】

図１０は、本発明の実施形態によるメモリ装置を具体化したブロック図である。図１及び図１０を参照すると、メモリ装置１２は、比較器ＣＭＰ及びＤＦＥ１００ｂを含み得る。説明の便宜及び図面の簡潔さのために、メモリ装置１２の構成要素は概念的に示されており、いくつかの不要な構成要素は省略される。ＤＦＥ１００ｂは、図１のＤＦＥ１００及び図４のＤＦＥ１００ａに対応し得る。図１０の比較器ＣＭＰ、第１パルス幅調整器ＰＷＣ１及び第２パルス幅調整器ＰＷＣ２は、図４の比較器ＣＭＰ、第１パルス幅調整器ＰＷＣ１及び第２パルス幅調整器ＰＷＣ２にそれぞれ対応し得る。

【0075】

比較器ＣＭＰは、基準電圧Ｖｒｅｆに基づいて、メモリコントローラ１１から受信されたデータ信号を基準電圧と比較して処理された信号ＰＳを生成することができる。

【0076】

以下では、ＤＦＥ１００ｂの構造について説明される。ＤＦＥ１００ｂは、現在のデータビットＤ［ｎ］に対応する処理された信号ＰＳに対してＩＳＩ除去動作を遂行して出力信号ＯＳを出力することができる。ＤＦＥ１００ｂは、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第３サンプラーＳＭＰ３、第２マルチプレクサＭＵＸ２及びバッファＢＵＦを含み得る。

【0077】

第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの第１論理レベルを有するパルス幅を増加させて第１信号Ｓ１を生成することができる。第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの第２論理レベルを有するパルス幅を増加させて第２信号Ｓ２を生成することができる。

【0078】

第２マルチプレクサＭＵＸ２は、第１以前のデータビットＤ［ｎ－１］の値に基づいて、第１信号Ｓ１及び第２信号Ｓ２のうち、いずれか１つを出力することができる。いくつかの実施形態では、第１以前のデータビットＤ［ｎ－１］が第１値を有する場合、第２マルチプレクサＭＵＸ２は第２信号Ｓ２を出力することができる。例えば、第１値は「１」であり得る。第１以前のデータビットＤ［ｎ－１］が第２値を有する場合、第２マルチプレクサＭＵＸ２は第１信号Ｓ１を出力することができる。例えば、第２値は「０」であり得る。これに対するより詳細な説明は、図１１と共に後述される。

【0079】

第３サンプラーＳＭＰ３は、データストローブ信号に基づいて第２マルチプレクサＭＵＸ２から出力された信号をサンプリングすることができる。第２マルチプレクサＭＵＸ２が第１信号Ｓ１を出力すると、第３サンプラーＳＭＰ３は第１信号Ｓ１をサンプリングして現在のデータビットＤ［ｎ］を出力することができる。第２マルチプレクサＭＵＸ２が第２信号Ｓ２を出力すると、第３サンプラーＳＭＰ３は第２信号Ｓ２をサンプリングして現在のデータビットＤ［ｎ］を出力することができる。

【0080】

バッファＢＵＦは、第３サンプラーＳＭＰ３から受信された信号の出力時点を調整することができる。ＤＦＥ１００ａが現在のデータビットＤ［ｎ］に対応するデータ信号を処理する場合、バッファＢＵＦは、単位時間周期の前にＩＳＩ除去動作が完了した第１以前のデータビットＤ［ｎ－１］を第２マルチプレクサＭＵＸ２に出力することができる。

【0081】

図１１は、図１０の第２マルチプレクサの動作を説明する図である。図１０及び図１１を参照すると、第１信号Ｓ１、第２信号Ｓ２及び出力信号ＯＳが示されている。第１信号Ｓ１、第２信号Ｓ２及び出力信号ＯＳは、図１０の第１信号Ｓ１、第２信号Ｓ２及び出力信号ＯＳにそれぞれ対応し得る。

【0082】

第２マルチプレクサＭＵＸ２は、単位時間周期の前にＩＳＩ除去動作が完了したデータビットに基づいて、第１信号Ｓ１及び第２信号Ｓ２のうち、いずれか１つを出力することができる。例えば、第１以前のデータビットＤ［ｎ－１］の値が「１」であれば、現在のデータビットＤ［ｎ］に対応する時間区間で、第２マルチプレクサＭＵＸ２は第２信号Ｓ２を出力することができる。現在のデータビットＤ［ｎ］の値が「０」であれば、第１次のデータビットＤ［ｎ＋１］に対応する時間区間において、第２マルチプレクサＭＵＸ２は第１信号Ｓ１を出力できる。第１次のデータビットＤ［ｎ＋１］の値が「１」の場合、第２次のデータビットＤ［ｎ＋２］に対応する時間区間において、第２マルチプレクサＭＵＸ２は第２信号Ｓ２を出力することができる。第２次のデータビットＤ［ｎ＋２］の値が「１」の場合、第３次のデータビットＤ［ｎ＋３］に対応する時間区間において、第２マルチプレクサＭＵＸ２は第２信号Ｓ２を出力することができる。

【0083】

ＤＦＥ１００ｂの出力信号を参照すると、第１信号Ｓ１をクロック信号ＣＫの立ち上がりエッジ時点でサンプリングして出力された第１以前のデータビットＤ［ｎ－１］、第２信号Ｓ２をクロック信号ＣＫの立ち上がりエッジ時点でサンプリングして出力された現在のデータビットＤ［ｎ］、第１信号Ｓ１をクロック信号ＣＫの立ち上がり時点でサンプリングして出力された第１次のデータビットＤ［ｎ＋１］、第２信号Ｓ２をクロック信号ＣＫの立ち上がりエッジ時点でサンプリングして出力された第２次のデータビットＤ［ｎ＋２］、及び第２信号Ｓ２をクロック信号ＣＫの立ち上がりエッジ時点でサンプリングして出力された第３次データビットＤ［ｎ＋３］が図示される。

【0084】

ＤＦＥ１００ｂの出力信号と図２に示されている処理信号とを比較すると、ＤＦＥ１００ｂの出力信号の有効データウィンドウの幅が大きい可能性がある。すなわち、ＤＦＥ１００ｂは、処理された信号のＩＳＩを除去することにより、図２に示されたロー信号（raw signal）と同様の出力信号を生成することができる。これにより、メモリ装置１２の受信端において、データビットを識別するための有効マージンを十分に確保することができる。

【0085】

図１２は、本発明の実施形態によるメモリ装置を具体化したブロック図である。図１及び図１２を参照すると、メモリ装置１２は比較器ＣＭＰ及びＤＦＥ１００ｃを含み得る。説明の便宜及び図面の簡潔さのために、メモリ装置１２の構成要素は概念的に示されており、いくつかの不要な構成要素は省略される。ＤＦＥ１００ｃは、図１のＤＦＥ１００及び図４のＤＦＥ１００ａに対応し得る。図１２の比較器ＣＭＰ、第１パルス幅調整器ＰＷＣ１及び第２パルス幅調整器ＰＷＣ２は、図４の比較器ＣＭＰ、第１パルス幅調整器ＰＷＣ１及び第２パルス幅調整器ＰＷＣ２にそれぞれ対応し得る。

【0086】

比較器ＣＭＰは、基準電圧Ｖｒｅｆに基づいて、メモリコントローラ１１から受信されたデータ信号を基準電圧と比較して処理された信号ＰＳを生成することができる。図１２はＳＤＲ構造で実施されるように示されているが、本発明はこれに限定されず、ＤＤＲ構造で実施され得る。

【0087】

以下では、ＤＦＥ１００ｃの構造について説明する。ＤＦＥ１００ｃは、現在のデータビットＤ［ｎ］に対応する処理された信号ＰＳに対してＩＳＩ除去動作を遂行して出力信号ＯＳを出力することができる。ＤＦＥ１００ｃは、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第３パルス幅調整器ＰＷＣ３、第４パルス幅調整器ＰＷＣ４、第３マルチプレクサＭＵＸ３、第４サンプラーＳＭＰ４、第５サンプラーＳＭＰ５及び制御回路ＣＴＲを含み得る。

【0088】

ＤＦＥ１００ｃは、図１０のＤＦＥ１００ｂとは異なり、第１以前のデータビットＤ［ｎ－１］及び第２以前のデータビット（Ｄ［ｎ－２］）に基づいて、現在のデータビットＤ［ｎ］）を生成することができる。すなわち、ＤＦＥ１００ｃは２－ｔａｐ ＤＦＥで実現され得る。第２以前のデータビットＤ［ｎ－２］に対応するデータ信号は、第１以前のデータビットＤ［ｎ－１］に対応するデータ信号よりも単位時間周期の前にメモリコントローラ１１から受信されてもよい。

【0089】

第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの第１論理レベルを有するパルス幅を第１時間区間だけ増加させて第１信号Ｓ１を生成することができる。第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの第２論理レベルを有するパルス幅を第１時間区間だけ増加させて第２信号Ｓ２を生成することができる。

【0090】

第３パルス幅調整器ＰＷＣ３は、処理された信号ＰＳの第１論理レベルを有するパルス幅を第２時間区間だけ増加させて第３信号Ｓ３を生成することができる。これに対するより詳細な説明は、図１３と共に後述される。

【0091】

第４パルス幅調整器ＰＷＣ４は、処理された信号ＰＳの第２論理レベルを有するパルス幅を第２時間区間だけ増加させて第４信号Ｓ４を生成することができる。これに対するより詳細な説明は、図１４と共に後述される。

【0092】

第３マルチプレクサＭＵＸ３は、制御信号ＣＳに基づいて第１～第４信号（Ｓ１～Ｓ４）のうちの１つを出力することができる。いくつかの実施形態では、制御信号ＣＳが第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第１データパターンを有することを示す場合、第３マルチプレクサＭＵＸ３は第３信号Ｓ３を出力することができる。例えば、第１データパターンは「００」であり得る（すなわち、Ｄ［ｎ－２］＝０、Ｄ［ｎ－１］＝０）。

【0093】

制御信号ＣＳが第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第２データパターンを有することを指す場合、第３マルチプレクサＭＵＸ３は、第１信号Ｓ１を出力することができる。例えば、第２データパターンは「１０」であり得る（すなわち、Ｄ［ｎ－２］＝１、Ｄ［ｎ－１］＝０）。

【0094】

制御信号ＣＳが第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第３データパターンを有することを指す場合、第３マルチプレクサＭＵＸ３は、第２信号Ｓ２を出力することができる。例えば、第３データパターンは「０１」であり得る（すなわち、Ｄ［ｎ－２］＝０、Ｄ［ｎ－１］＝１）。

【0095】

制御信号ＣＳが第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第４データパターンを有することを指す場合、第３マルチプレクサＭＵＸ３は、第４信号Ｓ４を出力することができる。例えば、第４データパターンは「１１」であり得る（すなわち、Ｄ［ｎ－２］＝１、Ｄ［ｎ－１］＝１）。

【0096】

第３マルチプレクサＭＵＸ３が、第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］のデータパターンに応じて、第１～第４信号（Ｓ１～Ｓ４）のうち、いずれか１つを出力することで、ＩＳＩを正確に補償することができる。

【0097】

例えば、第１以前のデータビットＤ［ｎ－１］が「１」の値を有する場合、第２以前のデータビットＤ［ｎ－２］の値が「１」を有する場合と、第２以前のデータビットＤ［ｎ－２］の値が「０」を有する場合との現在のデータビットＤ［ｎ］に生じる歪みは異なることがある。言い換えれば、第２以前のデータビットＤ［ｎ－２］の値が「１」を有する場合では、第２以前のデータビットＤ［ｎ－２］の値が「０」を有する場合よりも現在のデータビットＤ［ｎ］の論理ローレベルをより大きく補償する必要がある。

【0098】

上述したように、第３マルチプレクサＭＵＸ３は、第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第２データパターンを有することを指す場合、１時間区間だけ論理ローレベルを有するパルス幅を増加させた第１信号Ｓ１を出力することができる。第３マルチプレクサＭＵＸ３は、第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第４データパターンを有することを指す場合、第２時間区間だけ論理ローレベルのパルス幅を増加させた第４信号Ｓ４を出力することができる。すなわち、ＤＦＥ１００ｃは、第２以前のデータビットＤ［ｎ－２］の値が「１」を有する場合に、第２以前のデータビットＤ［ｎ－２］の値が「０」を有する場合よりも、現在のデータビットＤ［ｎ］の論理ローレベルをより大きく補償することができる。これにより、ＩＳＩ除去動作を正確に行うことができる。

【0099】

第４サンプラーＳＭＰ４及び第５サンプラーＳＭＰ５は、データストローブ信号に基づいて、第３マルチプレクサＭＵＸ３から出力された信号をサンプリングすることができる。第５サンプラーＳＭＰ５は、第４サンプラーＳＭＰ４より単位時間周期の前に出力された信号をサンプリングすることができる。

【0100】

例えば、第３マルチプレクサＭＵＸ３が第１信号Ｓ１を出力すると、第５サンプラーＳＭＰ５は第１信号Ｓ１をサンプリングし、第２以前のデータビットＤ［ｎ－２］を出力し、第４サンプラーＳＭＰ４は第１信号Ｓ１をサンプリングして第１以前のデータビットＤ［ｎ－１］を出力することができる。

【0101】

制御回路ＣＴＲは、第４サンプラーＳＭＰ４及び第５サンプラーＳＭＰ５から出力されたビットに基づいて制御信号ＣＳを生成することができる。いくつかの実施形態では、制御信号ＣＳは、第１ビット及び第２ビットを有する信号であり得る。

【0102】

例えば、第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第１データパターンを有する場合、第１ビットの値は「１」であり、第２ビットの値は「０」であり得る。第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第２データパターンを有する場合、第１ビットの値は「０」であり、第２ビットの値は「０」であり得る。第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第３データパターンを有する場合、第１ビットの値は「０」であり、第２ビットの値は「１」であり得る。第２以前のデータビットＤ［ｎ－２］及び第１以前のデータビットＤ［ｎ－１］が第４データパターンを有する場合、第１ビットの値は「１」であり、第２ビットの値は「１」であり得る。

【0103】

図１３は、図１２の第１パルス幅調整器及び第３パルス幅調整器の動作を説明する図である。図１２及び図１３を参照すると、スタート時点Ｔ１と終了時点Ｔ２との間の処理された信号ＰＳ、第１信号Ｓ１及び第３信号Ｓ３のグラフが示されている。処理された信号ＰＳは、図５の処理された信号ＰＳに対応し得る。第１信号Ｓ１は、図５の第１信号Ｓ１に対応し得る。ＤＦＥ１００ｃは、第１以前のデータビットＤ［ｎ－１］及び第２以前のデータビットＤ［ｎ－２］に基づいて、現在のデータビットＤ［ｎ］を生成することができる。

【0104】

処理された信号ＰＳを参照すると、時点ｔａと時点ｔｂとの間に第１論理レベルを有し、時点ｔｃと終了時点Ｔ２との間に第１論理レベルを有する。

【0105】

第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの第１論理レベルを有するパルス幅を第１時間区間だけ増加させて第１信号Ｓ１を生成することができる。より詳細には、第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの電圧レベル立ち上がり時点及び電圧レベル立ち下がり時点に基づいて処理された信号ＰＳのパルス幅を第１基準時間区間ｒｔだけ増加させて、第１信号Ｓ１を生成することができる。

【0106】

例えば、第１信号Ｓ１を参照すると、時点ｔａよりも第１基準時間区間ｒｔだけ速く電圧レベルを上昇させることができる。時点ｔｂよりも第１基準時間区間ｒｔだけ遅く電圧レベルを下げることができる。時点ｔｃよりも第１基準時間区間ｒｔだけ速く電圧レベルを上昇させることができる。

【0107】

第３パルス幅調整器ＰＷＣ３は、処理された信号ＰＳの第１論理レベルを有するパルス幅を第２時間区間だけ増加させて第３信号Ｓ３を生成することができる。より詳細には、第３パルス幅調整器ＰＷＣ３は、処理された信号ＰＳの電圧レベル立ち上がり時点及び電圧レベル立ち下がり時点に基づいて処理された信号ＰＳのパルス幅を第２基準時間区間２ｒｔだけ増加させて第３信号Ｓ３を生成することができる。

【0108】

例えば、第３信号Ｓ３を参照すると、時点ｔｂよりも第２基準時間区間２ｒｔだけ遅く電圧レベルを下げることができる。時点ｔｃよりも第２基準時間区間２ｒｔだけ速く電圧レベルを上昇させることができる。

【0109】

いくつかの実施形態では、第２基準時間区間２ｒｔは、ユーザーの設定に従って決定され得る。第２基準時間区間２ｒｔは、第１基準時間区間ｒｔより長い時間であり得る。第２基準時間区間２ｒｔは、第１基準時間区間ｒｔより２倍であり得る。すなわち、第３パルス幅調整器ＰＷＣ３は、第１パルス幅調整器ＰＷＣ１よりも第１論理レベルを有するパルス幅を大きく増加させることができる。

【0110】

第３信号Ｓ３の電圧レベル立ち上がり時点が、処理された信号ＰＳよりも第２基準時間区間２ｒｔだけ速く、第３信号Ｓ３の電圧レベル立ち下がり時点が、処理された信号ＰＳよりも第２基準時間区間２ｒｔだけ遅くなるにつれて、第３信号Ｓ３の第１論理レベルを有するパルス幅は、処理された信号ＰＳの第１論理レベルを有するパルス幅よりも第２時間区間だけ増加することができる。

【0111】

図１４は、図１２の第２パルス幅調整器及び第４パルス幅調整器の動作を説明する図である。図１２及び図１４を参照すると、スタート時点Ｔ１と終了時点Ｔ２との間の処理された信号ＰＳ、第２信号Ｓ２及び第４信号Ｓ４のグラフが示されている。処理された信号ＰＳは、図６の処理された信号ＰＳに対応し得る。第２信号Ｓ２は、図６の第２信号Ｓ２に対応し得る。ＤＦＥ１００ｃは、第１以前のデータビットＤ［ｎ－１］及び第２以前のデータビットＤ［ｎ－２］に基づいて、現在のデータビットＤ［ｎ］を生成することができる。

【0112】

処理された信号ＰＳのグラフを参照すると、スタート時点Ｔ１と時点ｔａとの間に第２論理レベルを有し、時点ｔｂと時点ｔｃとの間に第２論理レベルを有する。

【0113】

第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの第２論理レベルを有するパルス幅を増加させて第２信号Ｓ２を生成することができる。より詳細には、第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの電圧レベル立ち上がり時点及び電圧レベル立ち下がり時点に基づいて処理された信号ＰＳのパルス幅を、第１基準時間区間ｒｔだけ増加させて第２信号Ｓ２を生成することができる。

【0114】

例えば、第２信号Ｓ２を参照すると、時点ｔａよりも第１基準時間区間ｒｔだけ遅く電圧レベルが上昇され得る。時点ｔｂよりも第１基準時間区間ｒｔだけ速く電圧レベルが下降され得る。時点ｔｃよりも第１基準時間区間ｒｔだけ遅く電圧レベルが上昇され得る。

【0115】

第４パルス幅調整器ＰＷＣ４は、処理された信号ＰＳの第２論理レベルを有するパルス幅を第２時間区間だけ増加させて第４信号Ｓ４を生成することができる。より詳細には、第４パルス幅調整器ＰＷＣ４は、処理された信号ＰＳの電圧レベル立ち上がり時点及び電圧レベル立ち下がり時点に基づいて処理された信号ＰＳのパルス幅を第２基準時間区間２ｒｔだけ増加させて第４信号Ｓ４を生成することができる。

【0116】

例えば、第４信号Ｓ４を参照すると、時点ｔａよりも第２基準時間区間２ｒｔだけ遅く電圧レベルを上昇させることができる。時点ｔｂよりも第２基準時間区間２ｒｔだけ速く電圧レベルを下げることができる。時点ｔｃよりも第２基準時間区間２ｒｔだけ遅く電圧レベルを上昇させることができる。

【0117】

いくつかの実施形態では、第２基準時間区間２ｒｔは、ユーザーの設定に従って決定され得る。第２基準時間区間２ｒｔは、第１基準時間区間ｒｔより長い時間であり得る。第２基準時間区間２ｒｔは、第１基準時間区間ｒｔの２倍であり得る。すなわち、第４パルス幅調整器ＰＷＣ４は、第２パルス幅調整器ＰＷＣ２よりも第２論理レベルを有するパルス幅を大きく増加させ得る。

【0118】

第４信号Ｓ４の電圧レベル立ち上がり時点が処理された信号ＰＳよりも第２基準時間区間２ｒｔだけ遅く、第４信号Ｓ４の電圧レベル立ち下がり時点が処理された信号ＰＳよりも第２基準時間区間２ｒｔだけ速くなると、第４信号Ｓ４の第２論理レベルを有するパルス幅は、処理された信号ＰＳの第２論理レベルを有するパルス幅よりも第２時間区間だけ増加することができる。

【0119】

図１５は、本発明の実施形態によるメモリ装置を具体化したブロック図である。図１及び図１５を参照すると、メモリ装置１２は比較器ＣＭＰ及びＤＦＥ１００ｄを含み得る。説明の便宜及び図面の簡潔さのために、メモリ装置１２の構成要素は概念的に示されており、いくつかの不要な構成要素は省略される。

【0120】

ＤＦＥ１００ｄは、図１のＤＦＥ１００及び図４のＤＦＥ１００ａに対応し得る。図１５の比較器ＣＭＰ、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第３サンプラーＳＭＰ３及び第２マルチプレクサＭＵＸ２は、図１０の比較器ＣＭＰ、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第３サンプラーＳＭＰ３及び第２マルチプレクサＭＵＸ２にそれぞれ対応し得る。

【0121】

比較器ＣＭＰは、基準電圧Ｖｒｅｆに基づいて、メモリコントローラ１１から受信されたデータ信号を基準電圧と比較して処理された信号ＰＳを生成することができる。

【0122】

以下では、ＤＦＥ１００ｄの構造に対して説明される。ＤＦＥ１００ｄは、現在のデータビットＤ［ｎ］に対応する処理された信号ＰＳに対してＩＳＩ除去動作を遂行して出力信号ＯＳを出力することができる。ＤＦＥ１００ｄは、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第５パルス幅調整器ＰＷＣ５、第６パルス幅調整器ＰＷＣ６、第２マルチプレクサＭＵＸ２、第４マルチプレクサＭＵＸ４、第３サンプラーＳＭＰ３及び第５サンプラーＳＭＰ５を含み得る。

【0123】

また、ＤＦＥ１００ｄは、ＤＤＲ（Double Data Rate）に基づいて動作することができる。図４に示されているＤＦＥ１００ａはデータストローブ信号の立ち上がり時点毎に１つのデータビットを受信するのに対し、図１５のＤＦＥ１００ｄはクロック信号ＣＫ（またはデータストローブ信号）の立ち上がりエッジ時点及び立ち下がりエッジ時点毎に１つのデータビットを受信することができる。

【0124】

第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの第１論理レベルを有するパルス幅を第１時間区間だけ増加させて第１信号Ｓ１を生成することができる。第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの第２論理レベルを有するパルス幅を第１時間区間だけ増加させて第２信号Ｓ２を生成することができる。

【0125】

第５パルス幅調整器ＰＷＣ５は、処理された信号ＰＳの第１論理レベルを有するパルス幅を第１時間区間だけ増加させて第５信号Ｓ５を生成することができる。第５パルス幅調整器ＰＷＣ５は、第１パルス幅調整器ＰＷＣ１と同様に動作することができる。

【0126】

第６パルス幅調整器ＰＷＣ６は、処理された信号ＰＳの第２論理レベルを有するパルス幅を第１時間区間だけ増加させて第６信号Ｓ６を生成することができる。第６パルス幅調整器ＰＷＣ６は、第２パルス幅調整器ＰＷＣ２と同様に動作することができる。

【0127】

第２マルチプレクサＭＵＸ２は、第５サンプラーＳＭＰ５の出力に基づいて、第１信号Ｓ１及び第２信号Ｓ２のうち、いずれか１つを出力することができる。いくつかの実施形態では、第５サンプラーＳＭＰ５から出力されたビットが第１値を有する場合、第２マルチプレクサＭＵＸ２は第２信号Ｓ２を出力することができる。例えば、第１値は「１」であり得る。第５サンプラーＳＭＰ５から出力されたビットが第２値を有する場合、第２マルチプレクサＭＵＸ２は第１信号Ｓ１を出力することができる。例えば、第２値は「０」であり得る。

【0128】

第４マルチプレクサＭＵＸ４は、第３サンプラーＳＭＰ３の出力に基づいて、第５信号Ｓ５及び第６信号Ｓ６のうち、いずれか１つを出力することができる。いくつかの実施形態では、第３サンプラーＳＭＰ３から出力されたビットが第１値を有する場合、第４マルチプレクサＭＵＸ４は第５信号Ｓ５を出力することができる。例えば、第１値は「１」であり得る。第３サンプラーＳＭＰ３から出力されたビットが第２値を有する場合、第４マルチプレクサＭＵＸ４は第６信号Ｓ６を出力することができる。例えば、第２値は「０」であり得る。第２及び第４マルチプレクサＭＵＸ２、ＭＵＸ４の動作は、図１６と共に後述される。

【0129】

第３サンプラーＳＭＰ３は、データストローブ信号の立ち下がりエッジ時点に基づいて、第１信号Ｓ１及び第２信号Ｓ２のうち、いずれか１つをサンプリングすることができる。第４マルチプレクサＭＵＸ４は、データストローブ信号の立ち下がりエッジ時点でサンプリングされた信号に基づいて、第５信号Ｓ５及び第６信号Ｓ６のうち、いずれか１つを出力することができる。これにより、イーブン（even）データのサンプリング結果としてオッド（odd）データを選択することができる。

【0130】

第５サンプラーＳＭＰ５は、データストローブ信号に基づいて、第４マルチプレクサＭＵＸ４から出力された信号をサンプリングすることができる。すなわち、第５サンプラーＳＭＰ５は、データストローブ信号の立ち上がりエッジ時点に基づいて、第５信号Ｓ５及び第６信号Ｓ６のうち、いずれか１つをサンプリングすることができる。第２マルチプレクサＭＵＸ２は、データストローブ信号の立ち上がりエッジ時点でサンプリングされた信号に基づいて、第１信号Ｓ１及び第２信号Ｓ２のうち、いずれか１つを出力することができる。これにより、オッド（odd）データサンプリング結果としてイーブン（even）データを選択することができる。

【0131】

図１６は、図１５の第２マルチプレクサ及び第４マルチプレクサの動作を説明する図である。図１５及び図１６を参照すると、第１信号Ｓ１、第２信号Ｓ２、第５信号Ｓ５、第６信号Ｓ６及び出力信号ＯＳが図示されている。第１信号Ｓ１、第２信号Ｓ２及び出力信号ＯＳは、図１１の第１信号Ｓ１、第２信号Ｓ２及び出力信号ＯＳにそれぞれ対応し得る。

【0132】

第５パルス幅調整器ＰＷＣ５が第１パルス幅調整器ＰＷＣ１と同様に動作するため、第５信号Ｓ５は第１信号Ｓ１と同じ波形を有し得る。第６パルス幅調整器ＰＷＣ６が第２パルス幅調整器ＰＷＣ２と同様に動作するため、第６信号Ｓ６は第２信号Ｓ２と同じ波形を有し得る。以下では、クロック信号ＣＫの立ち下がりエッジに基づいてサンプリングされた結果としてクロック信号ＣＫの立ち上がりエッジに基づいてサンプリングされる信号を出力する第４マルチプレクサＭＵＸ４と、クロック信号ＣＫの立ち上がりエッジに基づいてサンプリングされた結果としてクロック信号ＣＫの立ち下がりエッジに基づいてサンプリングされる信号を出力する第２マルチプレクサＭＵＸ２との動作が説明される。

【0133】

第１以前のデータビットＤ［ｎ－１］に対応する時間区間において、第３サンプラーＳＭＰ３は、クロック信号ＣＫの立ち下がりエッジ時点で第１信号Ｓ１をサンプリングして第１以前のデータビットＤ［ｎ－１］を出力することができる。

【0134】

現在のデータビットＤ［ｎ］に対応する時間区間において、第１以前のデータビットＤ［ｎ－１］の値が「１」であることに基づいて、第４マルチプレクサＭＵＸ４は第５信号Ｓ５及び第６信号Ｓ６のうち、第６信号Ｓ６を選択することができる。すなわち、第４マルチプレクサＭＵＸ４は、クロック信号ＣＫの立ち下がりエッジに基づいてサンプリングされた結果の値が「１」であることに基づいて、第６信号Ｓ６をクロック信号ＣＫの立ち上がりエッジに基づいてサンプリングされる信号として出力することができる。第５サンプラーＳＭＰ５は、クロック信号ＣＫの立ち上がりエッジ時点で、第６信号Ｓ６をサンプリングして現在のデータビットＤ［ｎ］を出力することができる。現在のデータビットＤ［ｎ］の値は「０」であり得る。

【0135】

第１次のデータビットＤ［ｎ＋１］に対応する時間区間において、現在のデータビットＤ［ｎ］の値が「０」であることに基づいて、第２マルチプレクサＭＵＸ２は、第１信号Ｓ１及び第２信号Ｓ２のうち、第１信号Ｓ１を選択することができる。すなわち、第２マルチプレクサＭＵＸ２は、クロック信号ＣＫの立ち上がりエッジに基づいてサンプリングされた結果の値が「０」であることに基づいて、第２信号Ｓ２をクロック信号ＣＫの立ち下がりエッジに基づいてサンプリングされる信号として出力することができる。第３サンプラーＳＭＰ３は、クロック信号ＣＫの立ち下がりエッジ時点で、第１信号Ｓ１をサンプリングして第１次のデータビットＤ［ｎ＋１］を出力することができる。第１次のデータビットＤ［ｎ＋１］の値は「１」であり得る。

【0136】

第１次のデータビットＤ［ｎ＋１］の値が「１」であれば、第２次のデータビットＤ［ｎ＋２］に対応する時間区間において、第４マルチプレクサＭＵＸ４は第６信号Ｓ６を出力することができる。すなわち、第４マルチプレクサＭＵＸ４は、クロック信号ＣＫの立ち下がりエッジに基づいてサンプリングされた結果の値が「１」であることに基づいて、第６信号Ｓ６をクロック信号ＣＫの立ち上がりエッジに基づいてサンプリングされる信号として出力することができる。第５サンプラーＳＭＰ５は、クロック信号ＣＫの立ち上がりエッジ時点で、第６信号Ｓ６をサンプリングして第２次のデータビットＤ［ｎ＋２］を出力することができる。第２次データビットＤ［ｎ＋２］の値は「１」であり得る。

【0137】

第２次のデータビットＤ［ｎ＋２］の値が「１」であれば、第３次データビット（Ｄ［ｎ＋３］）に対応する時間区間において、第２マルチプレクサＭＵＸ２は、第２信号Ｓ２を出力することができる。すなわち、第２マルチプレクサＭＵＸ２は、クロック信号ＣＫの立ち上がりエッジに基づいてサンプリングされた結果の値が「１」であることに基づいて、第２信号Ｓ２をクロック信号ＣＫの立ち下がりエッジに基づいてサンプリングされる信号として出力することができる。第３サンプラーＳＭＰ３は、クロック信号ＣＫの立ち下がりエッジ時点で、第２信号Ｓ２をサンプリングして第３次のデータビットＤ［ｎ＋３］を出力することができる。第３次のデータビットＤ［ｎ＋３］の値は「１」であってもよい。

【0138】

ＤＦＥ１００ｄの出力信号を参照すると、第１信号Ｓ１をサンプリングして出力された第１以前のデータビットＤ［ｎ－１］、第６信号Ｓ６をサンプリングして出力された現在のデータビットＤ［ｎ］、第２信号Ｓ２をサンプリングして出力された第１次のデータビットＤ［ｎ＋１］、第６信号Ｓ６をサンプリングして出力された第２次のデータビットＤ［ｎ＋２］、及び第１信号Ｓ１をサンプリングして出力された第３次のデータビットＤ［ｎ＋３］が示されている。

【0139】

ＤＦＥ１００ｄの出力信号と図２に示された処理信号とを比較すると、ＤＦＥ１００ｄの出力信号の有効データウィンドウの幅が大きい可能性がある。すなわち、ＤＦＥ１００ｄは、処理された信号のＩＳＩを除去することにより、図２に示されたロー（raw）信号と同様の出力信号を生成することができる。

【0140】

図１７は、本発明の実施形態によるメモリ装置を具体化したブロック図である。図１及び図１２を参照すると、メモリ装置１２は比較器ＣＭＰ及びＤＦＥ１００ｅを含み得る。説明の便宜及び図面の簡潔さのために、メモリ装置１２の構成要素は概念的に示されており、いくつかの不要な構成要素は省略される。ＤＦＥ１００ｅは、図１のＤＦＥ１００及び図４のＤＦＥ１００ａに対応し得る。図１７の比較器ＣＭＰ、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第１サンプラーＳＭＰ１、第２サンプラーＳＭＰ２及び第１マルチプレクサＭＵＸ１は、図４の比較器ＣＭＰ、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第１サンプラーＭＰＳ１、第２サンプラーＳＭＰ２及び第１マルチプレクサＭＵＸ１にそれぞれ対応し得る。

【0141】

比較器ＣＭＰは、基準電圧Ｖｒｅｆに基づいて、メモリコントローラ１１から受信されたデータ信号を基準電圧と比較して処理された信号ＰＳを生成することができる。

【0142】

以下では、ＤＦＥ１００ｅの構造に対して説明される。ＤＦＥ１００ｅは、現在のデータビットＤ［ｎ］に対応する処理された信号ＰＳに対してＩＳＩ除去動作を遂行し、出力信号ＯＳを生成することができる。ＤＦＥ１００ｅは、第１パルス幅調整器ＰＷＣ１、第２パルス幅調整器ＰＷＣ２、第５パルス幅調整器ＰＷＣ５、第６パルス幅調整器ＰＷＣ６、第１サンプラーＳＭＰ１、第２サンプラーＳＭＰ２、第６サンプラーＳＭＰ６、第７サンプラーＳＭＰ７、第１マルチプレクサＭＵＸ１及び第５マルチプレクサＭＵＸ５を含み得る。

【0143】

なお、ＤＦＥ１００ｅは、ＤＤＲ（Double Data Rate）に基づいて動作することができる。図４に示されているＤＦＥ１００ａは、データストローブ信号の立ち上がり時点毎に１つのデータビットを受信する反面、図１７のＤＦＥ１００ｅはクロック信号ＣＫ（またはデータストローブ信号）の立ち上がりエッジ時点及び立ち下がりエッジ時点毎に１つのデータビットを受信することができる。

【0144】

第１パルス幅調整器ＰＷＣ１は、処理された信号ＰＳの第１論理レベルを有するパルス幅を第１時間区間だけ増加させて第１信号Ｓ１を生成することができる。第２パルス幅調整器ＰＷＣ２は、処理された信号ＰＳの第２論理レベルを有するパルス幅を第１時間区間だけ増加させて第２信号Ｓ２を生成することができる。

【0145】

第５パルス幅調整器ＰＷＣ５は、処理された信号ＰＳの第１論理レベルを有するパルス幅を第１時間区間だけ増加させて第５信号Ｓ５を生成することができる。第５パルス幅調整器ＰＷＣ５は、第１パルス幅調整器ＰＷＣ１と同様に動作することができる

【0146】

。
第６パルス幅調整器ＰＷＣ６は、処理された信号ＰＳの第２論理レベルを有するパルス幅を第１時間区間だけ増加させて第６信号Ｓ６を生成することができる。第６パルス幅調整器ＰＷＣ６は、第２パルス幅調整器ＰＷＣ２と同様に動作することができる。

【0147】

第１サンプラーＳＭＰ１は、データストローブ信号の立ち下がりエッジ時点に基づいて、第１信号Ｓ１から第１サンプリングされた信号ＳＤ１を生成することができる。第２サンプラーＳＭＰ２は、データストローブ信号の立ち下がりエッジ時点に基づいて、第２信号Ｓ２から第２サンプリングされた信号ＳＤ２を生成することができる。第６サンプラーＳＭＰ６は、データストローブ信号に基づいて、第５信号Ｓ５から第３サンプリングされた信号ＳＤ３を生成することができる。第７サンプラーＳＭＰ７は、データストローブ信号に基づいて、第６信号Ｓ６から第４サンプリングされた信号ＳＤ４を生成することができる。すなわち、第６及び第７サンプラーＳＭＰ６、ＳＭＰ７は、データストローブ信号の立ち上がりエッジ時点に基づいて動作することができる。

【0148】

第１マルチプレクサＭＵＸ１は、第５マルチプレクサＭＵＸ５の出力に基づいて、第１サンプリングされた信号ＳＤ１及び第２サンプリングされた信号ＳＤ２のうち、いずれか１つを出力することができる。いくつかの実施形態では、第５マルチプレクサＭＵＸ５から出力されたビットが第１値を有する場合、第１マルチプレクサＭＵＸ１は第２サンプリングされた信号ＳＤ２を出力することができる。例えば、第１値は「１」であり得る。第５マルチプレクサＭＵＸ５の出力されたビットが第２値を有する場合、第１マルチプレクサＭＵＸ１は第１サンプリングされた信号ＳＤ１を出力することができる。例えば、第２値は「０」であり得る。すなわち、第１マルチプレクサＭＵＸ１は、データストローブ信号の立ち上がりエッジ時点でサンプリングされた信号に基づいて、第１サンプリング信号ＳＤ１及び第２サンプリング信号ＳＤ２のうち、いずれか１つを出力することができる。これにより、オッド（odd）データサンプリング結果としてイーブン（even）データを選択することができる。

【0149】

第５マルチプレクサＭＵＸ５は、第１マルチプレクサＭＵＸ１の出力に基づいて、第３サンプリング信号ＳＤ３及び第４サンプリング信号ＳＤ４のうち、いずれか１つを出力することができる。いくつかの実施形態では、第１マルチプレクサＭＵＸ１の出力されたビットが第１値を有する場合、第５マルチプレクサＭＵＸ５は第４サンプリングされた信号ＳＤ４を出力することができる。例えば、第１値は「１」であり得る。第１マルチプレクサＭＵＸ１の出力ビットが第２値を有する場合、第５マルチプレクサＭＵＸ５は第３サンプリングされた信号ＳＤ３を出力することができる。例えば、第２値は「０」であり得る。すなわち、第５マルチプレクサＭＵＸ５は、データストローブ信号の立ち下がりエッジ時点でサンプリングされた信号に基づいて、第３サンプリングされた信号ＳＤ３及び第４サンプリングされた信号ＳＤ４のうち、いずれか１つを出力することができる。これにより、イーブン（even）データサンプリング結果としてオッド（odd）データを選択することができる。

【0150】

上述された内容は、本発明を実施するための具体的な実施形態である。本発明は、上述された実施形態だけでなく、単に設計変更または容易に変更することができる実施形態も含む。また、本発明は、実施形態を用いて容易に変形して実施することができる技術も含む。したがって、本発明の範囲は、上述された実施形態に限定されてはならず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによっても定められるべきである。

【符号の説明】

【0151】

１０ メモリシステム
１１ メモリコントローラ
１２ メモリ装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】