知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024032223
(43)【公開日】2024-03-12
(54)【発明の名称】積層フィルタ
(51)【国際特許分類】
H03H 7/09 20060101AFI20240305BHJP
H03H 7/42 20060101ALI20240305BHJP
H01F 17/00 20060101ALI20240305BHJP
H01F 27/00 20060101ALI20240305BHJP
H01G 4/40 20060101ALI20240305BHJP
H01G 4/38 20060101ALI20240305BHJP
【ＦＩ】
H03H7/09 Z
H03H7/42
H01F17/00 D
H01F27/00 S
H01G4/40 321A
H01G4/38 B
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022135775
(22)【出願日】2022-08-29
(71)【出願人】
【識別番号】000003067
【氏名又は名称】ＴＤＫ株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100124062
【弁理士】
【氏名又は名称】三上 敬史
(72)【発明者】
【氏名】立松 雅大
(72)【発明者】
【氏名】芦田 裕太
(72)【発明者】
【氏名】澤口 修平
(72)【発明者】
【氏名】渋谷 敬悟
(72)【発明者】
【氏名】照井 智理
(72)【発明者】
【氏名】後藤 哲三
【テーマコード（参考）】
5E070
5E082
5J024
【Ｆターム（参考）】
5E070AA05
5E070AB07
5E070CB13
5E070DB08
5E082AA01
5E082AB03
5E082BB01
5E082CC03
5E082DD08
5E082FF05
5E082FG25
5E082FG26
5E082FG27
5J024AA01
5J024CA02
5J024CA04
5J024CA06
5J024CA10
5J024DA04
5J024DA29
5J024DA33
5J024DA34
5J024DA35
5J024EA03
5J024KA02
5J024KA03
(57)【要約】
【課題】高域のスプリアスが低減され得る積層フィルタを提供する。
【解決手段】積層フィルタにおいて、導体部は、入出力部と、第１及び第２共振回路とを含んでいる。第１及び第２共振回路は、積層体の積層方向と交差する方向に配列されている。入出力部は、不平衡ポートと一対の平衡ポートとからなる入出力ポート群、又は、二対の平衡ポートからなる入出力ポート群を含んでいる。第２共振回路は、インダクタ導体と、第１キャパシタ導体と、第２キャパシタ導体とを含んでいる。インダクタ導体は、第１及び第２端部を有している。第１キャパシタ導体は、第１端部に接続されている。第２キャパシタ導体は、第２端部に接続されている。第２誘電体層は、第１誘電体層の誘電率よりも低い誘電率を有している。第１及び第２キャパシタ導体は、第１誘電体層に設けられている。インダクタ導体の少なくとも一部は、第２誘電体層に設けられている。
【選択図】図１
【解決手段】積層フィルタにおいて、導体部は、入出力部と、第１及び第２共振回路とを含んでいる。第１及び第２共振回路は、積層体の積層方向と交差する方向に配列されている。入出力部は、不平衡ポートと一対の平衡ポートとからなる入出力ポート群、又は、二対の平衡ポートからなる入出力ポート群を含んでいる。第２共振回路は、インダクタ導体と、第１キャパシタ導体と、第２キャパシタ導体とを含んでいる。インダクタ導体は、第１及び第２端部を有している。第１キャパシタ導体は、第１端部に接続されている。第２キャパシタ導体は、第２端部に接続されている。第２誘電体層は、第１誘電体層の誘電率よりも低い誘電率を有している。第１及び第２キャパシタ導体は、第１誘電体層に設けられている。インダクタ導体の少なくとも一部は、第２誘電体層に設けられている。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数の誘電体層が積層されている積層体と、
前記積層体の内部に設けられている導体部と、を備え、
前記導体部は、入出力部と、前記積層体の積層方向と交差する方向に配列されていると共に前記入出力部に接続されている第１及び第２共振回路とを含んでおり、
前記入出力部は、不平衡ポートと一対の平衡ポートとからなる入出力ポート群、又は、二対の平衡ポートからなる入出力ポート群を含んでおり、
前記第２共振回路は、第１及び第２端部を有しているインダクタ導体と、前記第１端部に接続されている第１キャパシタ導体と、前記第２端部に接続されている第２キャパシタ導体と、を含んでおり、
前記複数の誘電体層は、第１誘電体層と、前記第１誘電体層の誘電率よりも低い誘電率を有している第２誘電体層と、を含んでおり、
前記第１及び第２キャパシタ導体は、前記第１誘電体層に設けられており、
前記インダクタ導体の少なくとも一部は、前記第２誘電体層に設けられている、積層フィルタ。
前記積層体の内部に設けられている導体部と、を備え、
前記導体部は、入出力部と、前記積層体の積層方向と交差する方向に配列されていると共に前記入出力部に接続されている第１及び第２共振回路とを含んでおり、
前記入出力部は、不平衡ポートと一対の平衡ポートとからなる入出力ポート群、又は、二対の平衡ポートからなる入出力ポート群を含んでおり、
前記第２共振回路は、第１及び第２端部を有しているインダクタ導体と、前記第１端部に接続されている第１キャパシタ導体と、前記第２端部に接続されている第２キャパシタ導体と、を含んでおり、
前記複数の誘電体層は、第１誘電体層と、前記第１誘電体層の誘電率よりも低い誘電率を有している第２誘電体層と、を含んでおり、
前記第１及び第２キャパシタ導体は、前記第１誘電体層に設けられており、
前記インダクタ導体の少なくとも一部は、前記第２誘電体層に設けられている、積層フィルタ。
【請求項2】
前記第１共振回路は、第３及び第４端部を有しているインダクタ導体と、前記第３端部に接続されている第３キャパシタ導体とを含んでおり、
前記第４端部は、グランドに接続されている、請求項１に記載の積層フィルタ。
前記第４端部は、グランドに接続されている、請求項１に記載の積層フィルタ。
【請求項3】
前記第３キャパシタ導体は、前記第１誘電体層に設けられている、請求項２に記載の積層フィルタ。
【請求項4】
前記第１共振回路は、第３及び第４端部を有しているインダクタ導体と、前記第３端部に接続されている第３キャパシタ導体と、前記第４端部に接続されている第４キャパシタ導体と、を含んでいる、請求項１に記載の積層フィルタ。
【請求項5】
前記第３キャパシタ導体及び前記第４キャパシタ導体は、前記第１誘電体層に設けられている、請求項４に記載の積層フィルタ。
【請求項6】
前記第１共振回路と前記第２共振回路とは、互いに鏡像対称な構成を有している、請求項４又は５に記載の積層フィルタ。
【請求項7】
前記インダクタ導体は、前記積層方向と交差する方向の延在している導体層と、前記導体層に電気的に接続されていると共に前記積層方向に配列されている複数のビアと、を含んでいる、請求項１から５のいずれか一項に記載の積層フィルタ。
【請求項8】
前記導体層は、前記第２誘電体層内に含まれている、請求項７に記載の積層フィルタ。
【請求項9】
前記複数のビアの半分以上は、前記第２誘電体層内に含まれている、請求項７に記載の積層フィルタ。
【請求項10】
前記複数の誘電体層は、複数の前記第２誘電体層を含んでおり、
前記第１誘電体層は、前記複数の第２誘電体層に挟まれ、
前記積層体は、実装面と、前記複数の誘電体層の積層方向において前記実装面と対向している対向面とを有しており、
前記第１誘電体層は、前記対向面よりも前記実装面に近い、請求項１から５のいずれか一項に記載の積層フィルタ。
前記第１誘電体層は、前記複数の第２誘電体層に挟まれ、
前記積層体は、実装面と、前記複数の誘電体層の積層方向において前記実装面と対向している対向面とを有しており、
前記第１誘電体層は、前記対向面よりも前記実装面に近い、請求項１から５のいずれか一項に記載の積層フィルタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層フィルタに関する。
【背景技術】
【0002】
積層体と導体部とを備えた積層フィルタが知られている（例えば、特許文献１）。積層体は、複数の誘電体層が積層されている。導体部は、積層体の内部に設けられている。導体部は、入出力部と一対の共振回路とを含んでいる。入出力部は、複数のポートからなる入出力ポート群を含んでいる。特許文献１に示されている例において、入出力部は、不平衡ポートと平衡ポートとを含んでいる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１７５１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
バランス型の積層フィルタは、例えば、平衡信号を処理する場合に用いられる。バランス型の積層フィルタは、上述した積層フィルタのようなアンバランス－バランスフィルタの他、バランス－バランスフィルタを含んでいる。バランス型の積層フィルタにおいて、所望の周波数域のスプリアスを低減することが求められている。
【0005】
本発明の一つの態様は、所望の周波数域のスプリアスが低減され得る積層フィルタを提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一つの態様における積層フィルタにおいて、積層体と、導体部とを備えている。積層体は、複数の誘電体層が積層されている。導体部は、積層体の内部に設けられている。導体部は、入出力部と、第１及び第２共振回路とを含んでいる。第１及び第２共振回路は、積層体の積層方向と交差する方向に配列されている。第１及び第２共振回路は、入出力部に接続されている。入出力部は、不平衡ポートと一対の平衡ポートとからなる入出力ポート群、又は、二対の平衡ポートからなる入出力ポート群を含んでいる。第２共振回路は、インダクタ導体と、第１キャパシタ導体と、第２キャパシタ導体とを含んでいる。インダクタ導体は、第１及び第２端部を有している。第１キャパシタ導体は、第１端部に接続されている。第２キャパシタ導体は、第２端部に接続されている。複数の誘電体層は、第１誘電体層と、第２誘電体層とを含んでいる。第２誘電体層は、第１誘電体層の誘電率よりも低い誘電率を有している。第１及び第２キャパシタ導体は、第１誘電体層に設けられている。インダクタ導体の少なくとも一部は、第２誘電体層に設けられている。
【0007】
この積層フィルタにおいて、入出力部は、不平衡ポートと一対の平衡ポートとからなる入出力ポート群、又は、二対の平衡ポートからなる入出力ポート群を含んでいる。複数の誘電体層は、第１誘電体層と、第２誘電体層とを含んでいる。第２誘電体層は、第１誘電体層の誘電率よりも低い誘電率を有している。第１及び第２キャパシタ導体は、第１誘電体層に設けられている。インダクタ導体の少なくとも一部は、第２誘電体層に設けられている。この構成によれば、スプリアスが生じる周波数域が調整され、所望の周波数域におけるスプリアスが低減され得る。キャパシタ導体が第１誘電体層に設けられているため、全てのキャパシタ導体が第２誘電体層に設けられた場合に比べて、キャパシタのサイズが縮小され得る。したがって、積層フィルタのサイズアップが抑制されながら、所望の周波数域におけるスプリアスが低減され得る。
【0008】
上記一つの態様において、第１共振回路は、インダクタ導体と第３キャパシタ導体とを含んでいてもよい。第１共振回路のインダクタ導体は、第３及び第４端部を有している。第３キャパシタ導体は、第３端部に接続されていてもよい。第４端部は、グランドに接続されていてもよい。この場合、アンバランス－バランス特性を有する積層フィルタにおいて、高域のスプリアスが低減され得る。
【0009】
上記一つの態様において、第３キャパシタ導体は、第１誘電体層に設けられていてもよい。この場合、所望のスプリアスがさらに容易に調整され得る。
【0010】
上記一つの態様において、第１共振回路は、インダクタ導体と、第３キャパシタ導体と、第４キャパシタ導体と、を含んでいてもよい。インダクタ導体は、第３及び第４端部を有していてもよい。第３キャパシタ導体は、第３端部に接続されていてもよい。第４キャパシタ導体は、第４端部に接続されていてもよい。この場合、バランス－バランス特性を有する積層フィルタにおいて、高域のスプリアスが低減され得る。
【0011】
上記一つの態様において、第３キャパシタ導体及び第４キャパシタ導体は、第１誘電体層に設けられていてもよい。この場合、所望のスプリアスがさらに容易に調整され得る。
【0012】
上記一つの態様において、第１共振回路と第２共振回路とは、互いに鏡像対称な構成を有していてもよい。この場合、バラツキが抑制されると共に、所望のインピーダンスが確保された積層フィルタが実現され得る。
【0013】
上記一つの態様において、インダクタ導体は、導体層と、複数のビアとを含んでいてもよい。導体層は、積層方向と交差する方向に延在していてもよい。複数のビアは、導体層に電気的に接続されていてもよい。複数のビアは、積層方向に配列されていてもよい。この構成によれば、コンパクトな積層フィルタにおいて、インダクタ導体における導電経路の長さが確保され得る。
【0014】
上記一つの態様において、導体層は、第２誘電体層内に含まれていてもよい。この場合、所望のスプリアスがさらに容易に調整され得る。
【0015】
上記一つの態様において、複数のビアの半分以上は、第２誘電体層内に含まれていてもよい。この場合、所望のスプリアスがさらに容易に調整され得る。
【0016】
上記一つの態様において、複数の誘電体層は、複数の第２誘電体層を含んでいてもよい。第１誘電体層は、複数の第２誘電体層に挟まれていてもよい。積層体は、実装面と、対向面とを有していてもよい。対向面は、複数の誘電体層の積層方向において実装面と対向している。第１誘電体層は、対向面よりも実装面に近くてもよい。この場合、積層フィルタが実装された状態において、浮遊容量が低減され得る。インダクタ導体は、グランドから比較的離れた位置に配置される。この結果、Ｑ値が確保され得る。
【発明の効果】
【0017】
本発明の一つの態様は、高域のスプリアスが低減され得る積層フィルタを提供することを目的とする。
【図面の簡単な説明】
【0018】
【図1】本実施形態における積層フィルタの斜視図である。
【図2】積層フィルタの導体部を示す斜視図である。
【図3】積層フィルタの回路図である。
【図4】本実施形態の変形例における積層フィルタの斜視図である。
【図5】積層フィルタの導体部を示す斜視図である。
【図6】積層フィルタの回路図である。
【図7】積層フィルタの特性を示す図である。
【図8】積層フィルタの特性を示す図である。
【発明を実施するための形態】
【0019】
以下、添付図面を参照しながら、本発明の実施形態が詳細に説明される。図面の説明において、同一又は同等の要素には同一符号が用いられ、重複する説明は省略される。
【0020】
まず、図１から図３を参照して、本実施形態における積層フィルタを説明する。図１は、本実施形態における積層フィルタの斜視図である。図２は、積層フィルタの部分斜視図である。Ｘ軸方向、Ｙ軸方向、及び、Ｚ軸方向は、互いに交差する方向である。本実施形態において、Ｘ軸方向、Ｙ軸方向、及び、Ｚ軸方向は、互いに直交している。図３は、積層フィルタの回路図である。本明細書において、「直交」は、製造公差の範囲でズレた構成を含んでいる。
【0021】
積層フィルタ１は、バランス型のフィルタである。積層フィルタ１は、複数のＬＣ共振回路を含んでいる。積層フィルタ１は、たとえば、バランス－バランス特性を有するバンドパスフィルタを含んでいる。積層フィルタ１は、たとえば、平衡信号を処理する。信号伝送方式において平衡信号が用いられる場合、平衡信号が用いられない場合に比べてノイズが低減される。積層フィルタ１は、たとえば、電子機器にはんだ実装される。電子機器は、たとえば、回路基板又は電子部品を含んでいる。積層フィルタ１は、積層体３と、導体部５，６とを備えている。
【0022】
積層体３は、たとえば、絶縁性を有する。積層体３は、たとえば磁性材料により構成されている。磁性材料は、たとえば、Ｎｉ－Ｃｕ－Ｚｎ系フェライト材料、Ｎｉ－Ｃｕ－Ｚｎ－Ｍｇ系フェライト材料、及び、Ｎｉ－Ｃｕ系フェライト材料から選択された少なくとも一つを含んでいる。積層体３を構成する磁性材料には、Ｆｅ合金等が含まれていてもよい。積層体３は、非磁性材料から構成されていてもよい。非磁性材料は、たとえば、ガラスセラミック材料、及び、誘電体材料から選択された少なくとも一つを含んでいる。
【0023】
積層体３は、たとえば、直方体形状を呈している。直方体形状は、角部及び稜線部が面取りされている直方体の形状、角部及び稜線部が丸められている直方体の形状を含んでいる。積層体３の形状は、直方体形状に限定されない。本実施形態において、Ｚ軸方向は積層体３の高さ方向に相当し、Ｘ軸方向及びＹ軸方向は積層体３の短手方向及び長手方向に相当する。たとえば、積層体３の高さ方向の長さは、積層体３の短手方向の長さよりも短い。
【0024】
積層体３は、その外表面として、一対の主面２ａ，２ｂと、一対の端面２ｃ，２ｄと、一対の側面２ｅ，２ｆとを有している。一対の主面２ａ，２ｂは、Ｚ軸方向において互いに対向している。一対の端面２ｃ，２ｄは、Ｙ軸方向において互いに対向している。一対の側面２ｅ，２ｆは、Ｘ軸方向において互いに対向している。一対の主面２ａ，２ｂ、一対の端面２ｃ，２ｄ、及び、一対の側面２ｅ，２ｆは、たとえば、それぞれ平面である。一対の主面２ａは、たとえば、Ｘ軸方向及びＹ軸方向に沿っている。一対の端面２ｃ，２ｄは、たとえば、Ｘ軸方向及びＺ軸方向に沿っている。一対の側面２ｅ，２ｆは、たとえば、Ｙ軸方向及びＺ軸方向に沿っている。
【0025】
主面２ｂは、たとえば他の電子機器に実装する際、他の電子機器と対向する実装面として規定される。主面２ａは、Ｚ軸方向において、Ｚ軸方向において主面２ｂと対向している対向面に相当する。
【0026】
積層体３は、複数の誘電体層７を含んでいる。積層体３において、複数の誘電体層７はＺ軸方向に積層されている。換言すれば、Ｚ軸方向は、複数の誘電体層７の積層方向に相当する。各誘電体層７は、絶縁体層に相当する。各誘電体層７は、たとえば、誘電体材料を含むセラミックグリーンシートの焼結体から構成される。誘電体材料は、たとえば、ＢａＴｉＯ３系材料、Ｂａ(Ｔｉ，Ｚｒ)Ｏ３系材料、（Ｂａ，Ｃａ）ＴｉＯ３系材料、ガラス材料、又はアルミナ材料から選択された少なくとも１つを含んでいる。
【0027】
本実施形態に示す例において、Ｘ軸方向における積層体３の長さは、１．２５ｍｍである。Ｙ軸方向における積層体３の長さは、２．００ｍｍである。Ｚ軸方向における積層体３の長さは、０．９５ｍｍである。
【0028】
導体部５は、積層体３の外表面に設けられている。導体部５は、既知の手法によって形成される。導体部５は、たとえば、金属材料から構成されている。金属材料は、たとえば、銅、銀、金、ニッケル、又はクロムである。導体部５は、たとえば、電極層にめっき処理が施されることによって形成されている。電極層は、たとえば、導電性ペーストからなる。導電性ペーストは、たとえば、印刷法、又は転写法によって付与されている。めっき処理は、たとえば、電解めっき又は無電解めっきである。このめっき処理によって、導電性ペーストの外表面にめっき層が形成される。
【0029】
導体部５は、互いに離間している三対の外部電極５ａ，５ｂ，５ｃを含んでいる。三対の外部電極５ａ，５ｂ，５ｃは、それぞれ、導体部６に連結されている。本明細書において、「連結」とは、直接的に接した状態において接続されていることを意味する。「直接的に接する」とは、本明細書において示した他の部材を介することなく、互いに接続されることを意味する。「直接的に接する」は、本明細書に明示されていない部材を介して接続されることを除外しない。
【0030】
一対の外部電極５ａ，５ｂ，５ｃの一方は、それぞれ、側面２ｅ、及び、主面２ａ，２ｂに設けられており、Ｙ軸方向に配列されている。一対の外部電極５ａ，５ｂ，５ｃの一方は、それぞれ、主面２ａと主面２ｂとの間を、Ｚ軸方向に延在している。一対の外部電極５ａ，５ｂ，５ｃの他方は、それぞれ、側面２ｆ、及び、主面２ａ，２ｂに設けられており、Ｘ軸方向に配列されている。一対の外部電極５ａ，５ｂ，５ｃの他方は、それぞれ、主面２ａと主面２ｂとの間を、Ｚ軸方向に延在している。
【0031】
導体部６は、積層体３の内部に設けられている。導体部６は、入出力部１０と、複数の電気回路２０を含んでいる。複数の電気回路２０は、積層体３の内部において互いに電磁的に接続され、１つのフィルタ回路を構成している。本明細書において、「電磁的な接続」とは、電気的な接続、及び、磁気的な接続を含んでいる。「電気的な接続」とは、直流成分が伝達されるような接続、及び、直流成分を伝達せずに交流成分のみが伝達される接続を含んでいる。本明細書において、電気的な接続を、単に「接続」ともいう。
【0032】
入出力部１０は、入力された信号を複数の電気回路２０を伝達し、複数の電気回路２０から伝達された信号を出力する。入出力部１０は、例えば、積層フィルタ１の外部から信号が入力され、積層フィルタ１の外部へ信号を出力する。入出力部１０は、二対の平衡ポート１１，１２，１３，１４からなる入出力ポート群を含んでいる。二対の平衡ポート１１，１２，１３，１４は、平衡信号を入出力する。換言すれば、平衡ポート１１に入出力される信号と平衡ポート１２に入出力される信号とは、互いに極性が逆である。平衡ポート１３に入出力される信号と平衡ポート１４に入出力される信号とは、互いに極性が逆である。
【0033】
複数の電気回路２０は、入出力部１０に電気的に接続されている。複数の電気回路２０は、互いに電磁的に接続されている。複数の電気回路２０は、複数の共振回路を含んでいる。複数の電気回路２０は、Ｙ軸方向において、鏡像対称な構造を有している。複数の電気回路２０は、電気回路２１，２２，２３，２４，２５，２６，２７，２８，２９，３０，３１，３２を含んでいる。電気回路２１，２２，２３，２４は、共振回路に相当する。電気回路２１，２２，２３，２４は、たとえば、ＬＣ共振回路である。各電気回路２１，２２，２３，２４は、インダクタとキャパシタとを形成している。複数の電気回路２１，２２，２３，２４は、積層体３の積層方向と交差する方向に配列されている。複数の電気回路２１，２２，２３，２４は、Ｙ軸方向に配列されている。複数の電気回路２1，２２，２３，２４は、互いに電磁的に接続されている。
【0034】
電気回路２１，２２，２３，２４，２５，２６，２７，２８，２９，３０，３１，３２は、互いに離隔している。本明細書において、電気回路に関して「離隔」を用いる場合には、「離隔」は、導体によって物理的に接続されておらず、直流成分が伝達されない状態をいう。電気回路２１，２２，２３，２４，２５，２６，２７，２８，２９，３０，３１，３２は、互いに電気的に接続されている。
【0035】
各電気回路２０は、複数の導体によって構成されている。各電気回路２０を構成する導体は、たとえば、Ａｇ及びＰｄから選択された少なくとも１つを含んでいる。各端子電極の表面にはめっき層が形成されている。めっき層は、たとえば電気めっきにより形成される。めっき層は、Ｃｕめっき層、Ｎｉめっき層、及びＳｎめっき層からなる層構造、又は、Ｎｉめっき層及びＳｎめっき層からなる層構造などを有する。
【0036】
図３に示されているように、電気回路２１は、インダクタを形成するインダクタ導体４１と、キャパシタを形成するキャパシタ導体５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆとを含んでいる。インダクタ導体４１は、コイルに相当する。インダクタ導体４１は、一対の端部４１ａ，４１ｂを含んでいる。電気回路２１において、端部４１ａとキャパシタ導体５１ａ，５１ｃ，５１ｅとは、互いに電気的に接続されている。平衡ポート１２と端部４１ａとは、互いに電気的に接続されている。電気回路２１において、端部４１ｂとキャパシタ導体５１ｂ，５１ｄ，５１ｆとは、互いに電気的に接続されている。平衡ポート１１と端部４１ｂとは、互いに電気的に接続されている。
【0037】
積層フィルタ１において、電気回路２１が第１共振回路の少なくとも一部に相当する。積層フィルタ１において、キャパシタ導体５１ａ，５１ｃ，５１ｅが第３キャパシタを形成するキャパシタ導体に相当し、キャパシタ導体５１ｂ，５１ｄ，５１ｆが第４キャパシタを形成するキャパシタ導体に相当する。端部４１ａが第３端部に相当し、端部４１ｂが第４端部に相当する。
【0038】
電気回路２２は、インダクタを形成するインダクタ導体４２と、キャパシタを形成するキャパシタ導体５２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ，５２ｆとを含んでいる。電気回路２１と電気回路２２とは、互いにＡＣ結合によって接続されている。インダクタ導体４２は、コイルに相当する。キャパシタ導体５１ａとキャパシタ導体５２ａとによって、キャパシタが形成されている。キャパシタ導体５１ｂとキャパシタ導体５２ｂとによって、キャパシタが形成されている。インダクタ導体４２は、一対の端部４２ａ，４２ｂを含んでいる。電気回路２２において、端部４２ａとキャパシタ導体５２ａ，５２ｃ，５２ｅとは、互いに電気的に接続されている。電気回路２２において、４２ｂとキャパシタ導体５２ｂ，５２ｄ，５２ｅとは、互いに電気的に接続されている。
【0039】
電気回路２３は、インダクタを形成するインダクタ導体４３と、キャパシタを形成するキャパシタ導体５３ａ，５３ｂ，５３ｃ，５３ｄ，５３ｅ，５３ｆとを含んでいる。インダクタ導体４３は、コイルに相当する。インダクタ導体４２とインダクタ導体４３とは、互いに磁気結合するように構成されている。インダクタ導体４３は、一対の端部４３ａ，４３ｂを含んでいる。電気回路２３において、端部４３ａとキャパシタ導体５３ａ，５３ｃ，５３ｅとは、互いに電気的に接続されている。電気回路２３において、端部４３ｂとキャパシタ導体５３ｂ、５３ｄ，５３ｆとは、互いに電気的に接続されている。電気回路２３は、電気回路２４と鏡像対称な構成を有している。
【0040】
電気回路２４は、インダクタを形成するインダクタ導体４４と、キャパシタを形成するキャパシタ導体５４ａ，５４ｂ，５４ｃ，５４ｄ，５４ｅ，５４ｆとを含んでいる。インダクタ導体４４は、コイルに相当する。キャパシタ導体５３ａとキャパシタ導体５４ａとによって、キャパシタが形成されている。キャパシタ導体５３ｂとキャパシタ導体５４ｂとによって、キャパシタが形成されている。インダクタ導体４４は、一対の端部４４ａ，４４ｂを含んでいる。電気回路２４において、端部４４ａとキャパシタ導体５４ａ，５４ｃ，５４ｅとは、互いに電気的に接続されている。平衡ポート１３と端部４４ｂとは、互いに電気的に接続されている。電気回路２４において、端部４４ｂとキャパシタ導体５４ｂ，５４ｄ，５４ｆとは、互いに電気的に接続されている。平衡ポート１４と端部４４ａとは、互いに電気的に接続されている。電気回路２４は、電気回路２１と鏡像対称な構成を有している。
【0041】
積層フィルタ１において、電気回路２４が第２共振回路の少なくとも一部に相当する。積層フィルタ１において、キャパシタ導体５４ａ，５４ｃ，５４ｅが第１キャパシタを形成するキャパシタ導体に相当し、キャパシタ導体５４ｂ，５４ｄ，５４ｆが第４キャパシタを形成するキャパシタ導体に相当する。端部４４ａが第１端部に相当し、端部４４ｂが第２端部に相当する。
【0042】
電気回路２５は、キャパシタを形成するキャパシタ導体５５ａ，５５ｂを含んでいる。電気回路２１と電気回路２５とは、互いにＡＣ結合によって接続されている。キャパシタ導体５１ｃとキャパシタ導体５５ａとによって、キャパシタが形成されている。キャパシタ導体５１ｄとキャパシタ導体５５ｂとによって、キャパシタが形成されている。電気回路２５において、キャパシタ導体５５ａとキャパシタ導体５５ｂとは、互いに電気的に接続されている。
【0043】
電気回路２６は、キャパシタを形成するキャパシタ導体５６ａ，５６ｂを含んでいる。電気回路２２と電気回路２６とは、互いにＡＣ結合によって接続されている。キャパシタ導体５２ｅとキャパシタ導体５６ａとによって、キャパシタが形成されている。キャパシタ導体５２ｆとキャパシタ導体５６ｂとによって、キャパシタが形成されている。電気回路２６において、キャパシタ導体５６ａとキャパシタ導体５６ｂとは、互いに電気的に接続されている。
【0044】
電気回路２７は、キャパシタを形成するキャパシタ導体５７ａ，５７ｂを含んでいる。電気回路２３と電気回路２７とは、互いにＡＣ結合によって接続されている。キャパシタ導体５３ｅとキャパシタ導体５７ａとによって、キャパシタが形成されている。キャパシタ導体５３ｆとキャパシタ導体５７ｂとによって、キャパシタが形成されている。電気回路２７において、キャパシタ導体５７ａとキャパシタ導体５７ｂとは、互いに電気的に接続されている。
【0045】
電気回路２８は、キャパシタを形成するキャパシタ導体５８ａ，５８ｂを含んでいる。電気回路２４と電気回路２８とは、互いにＡＣ結合によって接続されている。キャパシタ導体５４ｃとキャパシタ導体５８ａとによって、キャパシタが形成されている。キャパシタ導体５４ｄとキャパシタ導体５８ｂとによって、キャパシタが形成されている。電気回路２８において、キャパシタ導体５８ａとキャパシタ導体５８ｂとは、互いに電気的に接続されている。
【0046】
電気回路２９は、キャパシタを形成するキャパシタ導体５９ａ，５９ｂを含んでいる。
電気回路２１と電気回路２９とは、互いにＡＣ結合によって接続されている。電気回路２４と電気回路２９とは、互いにＡＣ結合によって接続されている。キャパシタ導体５１ｅとキャパシタ導体５９ａとによって、キャパシタが形成されている。キャパシタ導体５４ｅとキャパシタ導体５９ｂとによって、キャパシタが形成されている。電気回路２９において、キャパシタ導体５９ａとキャパシタ導体５９ｂとは、互いに電気的に接続されている。
電気回路２１と電気回路２９とは、互いにＡＣ結合によって接続されている。電気回路２４と電気回路２９とは、互いにＡＣ結合によって接続されている。キャパシタ導体５１ｅとキャパシタ導体５９ａとによって、キャパシタが形成されている。キャパシタ導体５４ｅとキャパシタ導体５９ｂとによって、キャパシタが形成されている。電気回路２９において、キャパシタ導体５９ａとキャパシタ導体５９ｂとは、互いに電気的に接続されている。
【0047】
電気回路３０は、キャパシタを形成するキャパシタ導体６０ａ，６０ｂを含んでいる。電気回路２１と電気回路３０とは、互いにＡＣ結合によって接続されている。電気回路２４と電気回路３０とは、互いにＡＣ結合によって接続されている。キャパシタ導体５１ｆとキャパシタ導体６０ａとによって、キャパシタが形成されている。キャパシタ導体５４ｆとキャパシタ導体６０ｂとによって、キャパシタが形成されている。電気回路３０において、キャパシタ導体６０ａとキャパシタ導体６０ｂとは、互いに電気的に接続されている。
【0048】
電気回路３１は、キャパシタを形成するキャパシタ導体６１ａ，６１ｂを含んでいる。電気回路２２と電気回路３１とは、互いにＡＣ結合によって接続されている。電気回路２３と電気回路３１とは、互いにＡＣ結合によって接続されている。電気回路３１において、キャパシタ導体６１ａ，６１ｂは、グランドに接続されている。キャパシタ導体５２ｃとキャパシタ導体６１ａとによって、キャパシタが形成されている。キャパシタ導体５３ｃとキャパシタ導体６１ｂとによって、キャパシタが形成されている。
【0049】
電気回路３２は、キャパシタを形成するキャパシタ導体６２ａ，６２ｂを含んでいる。電気回路２２と電気回路３２とは、互いにＡＣ結合によって接続されている。電気回路２３と電気回路３２とは、互いにＡＣ結合によって接続されている。電気回路３２において、キャパシタ導体６２ａ，６２ｂは、グランドに接続されている。キャパシタ導体５２ｄとキャパシタ導体６２ａとによって、キャパシタが形成されている。キャパシタ導体５３ｄとキャパシタ導体６２ｂとによって、キャパシタが形成されている。
【0050】
図２に示されているように、インダクタ導体４１，４２，４３，４４は、積層体３の内部に配置されている。インダクタ導体４２，４３は、コイル軸ＡＸ１を形成している。コイル軸ＡＸ１は、積層方向と直交する方向に沿っている。インダクタ導体４１は、コイル軸ＡＸ２を形成している。インダクタ導体４２は、コイル軸ＡＸ３を形成している。コイル軸ＡＸ２，ＡＸ３は、積層方向に沿っている。本実施形態において、コイル軸ＡＸ１は、Ｙ軸方向に沿っている。コイル軸ＡＸ２，ＡＸ３は、Ｚ軸方向に沿っている。
【0051】
本実施形態において、インダクタ導体４１，４４は、二回巻のコイルである。インダクタ導体４２，４３は、一回巻のコイルである。インダクタ導体４１は、たとえば、少なくとも１つの導体層７１と複数の接続導体７２とを含んでいる。インダクタ導体４２は、たとえば、少なくとも１つの導体層７３と複数の接続導体７４とを含んでいる。インダクタ導体４３は、たとえば、少なくとも１つの導体層７５と複数の接続導体７６とを含んでいる。インダクタ導体４４は、たとえば、少なくとも１つの導体層７７と複数の接続導体７８とを含んでいる。
【0052】
導体層７１，７３，７５，７７は、誘電体層７に沿って延在している。導体層７１，７３，７５，７７は、一対の誘電体層７に挟まれている。導体層７１，７３，７５，７７は、互いに反対側に位置する一対の端部７１ａ，７１ｂ，７３ａ，７３ｂ，７５ａ，７５ｂ，７７ａ，７７ｂを含んでいる。
【0053】
複数の接続導体７２の各々は、導体層７１に連結されている。複数の接続導体７４の各々は、導体層７３に連結されている。複数の接続導体７６の各々は、導体層７５に連結されている。複数の接続導体７８の各々は、導体層７７に連結されている。各接続導体７２，７４，７６，７８は、Ｚ軸方向に延在している。各接続導体７２，７４，７６，７８は、誘電体層７を貫通する複数のビア７９によって形成されている。換言すれば、インダクタ導体４１，４２，４３，４４は、それぞれ、導体層７１，７３，７５，７７と、複数のビア７９とを含んでいる。複数のビア７９は、複数の導体層７１，７３，７５，７７のうち対応する導体層に電気的に接続されている。複数のビア７９は、積層方向に配列されている。
【0054】
複数の接続導体７２は、端部７１ａに連結されている接続導体７２と、端部７１ｂに連結されている接続導体７２とを含んでいる。複数の接続導体７４は、端部７３ａに連結されている接続導体７４と、端部７３ｂに連結されている接続導体７４とを含んでいる。複数の接続導体７６は、端部７５ａに連結されている接続導体７６と、端部７５ｂに連結されている接続導体７６とを含んでいる。複数の接続導体７８は、端部７７ａに連結されている接続導体７８と、端部７７ｂに連結されている接続導体７８とを含んでいる。
【0055】
たとえば、一対の外部電極５ａの一方は、端部７１ａに連結されている接続導体７２に連結されており、平衡ポート１１に連結されている。一対の外部電極５ａの他方は、端部７１ａに連結されている接続導体７２に連結されており、平衡ポート１２に連結されている。一対の外部電極５ａの他方は、端部７１ｂに連結されている接続導体７２に連結されており、平衡ポート１２に連結されている。一対の外部電極５ｂは、電気回路３１，３２に連結されている。一対の外部電極５ｃの一方は、端部７７ａに連結されている接続導体７８に連結されており、平衡ポート１３に連結されている。一対の外部電極５ｃの他方は、端部７７ｂに連結されている接続導体６８に連結されており、平衡ポート１４に連結されている。
【0056】
複数の誘電体層７は、誘電体層７ａと、誘電体層７ｂと、誘電体層７ｃとを含んでいる。例えば、誘電体層７ｂは、誘電体層７ａと誘電体層７ｃとに挟まれている。誘電体層７ａから誘電体層７ｃは、Ｚ軸方向において、主面２ａの側から主面２ｂの側に向かって配列されている。誘電体層７ａは、主面２ａを形成している。誘電体層７ｃは、主面２ｂを形成している。Ｚ軸方向において、誘電体層７ａの厚さは、誘電体層７ｃの厚さよりも大きい。誘電体層７ｂは、主面２ａよりも主面２ｂに近い。換言すれば、誘電体層７ｂは、対向面よりも実装面に近い。
【0057】
誘電体層７ａと誘電体層７ｃとは、誘電体層７ｂの誘電率よりも低い誘電率を有している。誘電体層７ａと誘電体層７ｃとを構成する材料の誘電率は、誘電体層７ｂを構成する材料の誘電率よりも低い。誘電体層７ａと誘電体層７ｃとはそれぞれ第２誘電体層に相当しており、誘電体層７ｂは第１誘電体層に相当している。
【0058】
各電気回路２０のキャパシタ導体の全ては、誘電体層７ｂに設けられている。各電気回路２０に含まれている全てのキャパシタにおいて、各キャパシタを形成するキャパシタ導体の間には誘電体層７ｂが満たされている。各電気回路２０のキャパシタ導体の全てが、誘電体層７ｂ内に含まれていてもよい。
【0059】
インダクタ導体４１，４２，４３，４４の少なくとも一部は、誘電体層７ａに設けられている。たとえば、インダクタ導体４１，４２，４３，４４の少なくとも一部は、誘電体層７ａ内に含まれている。導体層７１，７３，７５，７７は、誘電体層７ａ内に含まれている。複数のビア７９の半分以上は、誘電体層７ａ内に含まれている。換言すれば、各接続導体７２，７４，７６，７８の体積の半分以上は、誘電体層７ａ内に含まれている。
【0060】
次に、図４から図７を参照して、本実施形態の変形例における積層フィルタについて説明する。図４は、本実施形態の変形例における積層フィルタの斜視図である。図５は、積層フィルタの部分斜視図である。図６は、積層フィルタの回路図である。本変形例は、概ね、上述した実施形態と類似又は同じである。本変形例は、積層フィルタがアンバランス－バランス特性を有するバンドパスフィルタを含んでいる点に関して、上述した実施形態と相違する。以下、上述した実施形態と変形例との相違点を主として説明する。
【0061】
本変形例において、積層フィルタ１Ａは、アンバランス－バランス特性を有するバンドパスフィルタを含んでいる。積層フィルタ１Ａは、導体部５，６の代わりに、導体部５Ａ，６Ａを備えている。導体部５Ａは、互いに離間している四対の外部電極８５ａ，８５ｂ，８５ｃ，８５ｄを含んでいる。四対の外部電極８５ａ，８５ｂ，８５ｃ，８５ｄは、それぞれ、導体部６Ａに連結されている。
【0062】
一対の外部電極８５ａ，８５ｂ，８５ｃの一方は、それぞれ、側面２ｅ、及び、主面２ａ，２ｂに設けられており、Ｙ軸方向に配列されている。一対の外部電極８５ａ，８５ｂ，８５ｃの一方は、それぞれ、主面２ａと主面２ｂとの間を、Ｚ軸方向に延在している。一対の外部電極８５ａ，８５ｂ，８５ｃの他方は、それぞれ、側面２ｆ、及び、主面２ａ，２ｂに設けられており、Ｙ軸方向に配列されている。一対の外部電極８５ａ，８５ｂ，８５ｃの他方は、それぞれ、主面２ａと主面２ｂとの間を、Ｚ軸方向に延在している。
【0063】
一対の外部電極８５ｄの一方は、それぞれ、端面２ｃ、及び、主面２ａ，２ｂに設けられている。一対の外部電極８５ｄの一方は、それぞれ、主面２ａと主面２ｂとの間を、Ｚ軸方向に延在している。一対の外部電極８５ｄの他方は、それぞれ、端面２ｄ、及び、主面２ａ，２ｂに設けられている。一対の外部電極８５ｄの他方は、それぞれ、主面２ａと主面２ｂとの間を、Ｚ軸方向に延在している。
【0064】
導体部６Ａは、入出力部１０Ａと、複数の電気回路２０Ａを含んでいる。複数の電気回路２０Ａは、積層体３の内部において互いに電磁的に接続され、１つのフィルタ回路を構成している。
【0065】
入出力部１０Ａは、入力された信号を複数の電気回路２０Ａを伝達し、複数の電気回路２０Ａから伝達された信号を出力する。入出力部１０Ａは、例えば、積層フィルタ１Ａの外部から信号が入力され、積層フィルタ１Ａの外部へ信号を出力する。入出力部１０Ａは、不平衡ポート１１Ａと、一対の平衡ポート１３Ａ，１４Ａからなる入出力ポート群を含んでいる。一対の平衡ポート１３Ａ，１４Ａは、平衡信号を入出力する。換言すれば、平衡ポート１３Ａに入出力される信号と平衡ポート１４Ａに入出力される信号とは、互いに極性が逆である。
【0066】
複数の電気回路２０Ａは、入出力部１０Ａに接続されている。複数の電気回路２０Ａは、互いに電磁的に接続されている。複数の電気回路２０Ａは、複数の共振回路を含んでいる。複数の電気回路２０Ａは、電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａ，２５Ａ，２６Ａ，２７Ａ，２８Ａ，２９Ａ，３０Ａ，３１Ａ，３２Ａを含んでいる。電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａは、共振回路に相当する。電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａは、たとえば、ＬＣ共振回路である。各電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａは、インダクタとキャパシタとを形成している。複数の電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａは、積層体３の積層方向と交差する方向に配列されている。複数の電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａは、Ｙ軸方向に配列されている。複数の電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａは、互いに電磁的に接続されている。
【0067】
電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａ，２５Ａ，２６Ａ，２７Ａ，２８Ａ，２９Ａ，３０Ａ，３１Ａ，３２Ａは、互いに離隔している。電気回路２１Ａ，２２Ａ，２３Ａ，２４Ａ，２５Ａ，２６Ａ，２７Ａ，２８Ａ，２９Ａ，３０Ａ，３１Ａ，３２Ａは、互いに電気的に接続されている。
【0068】
各電気回路２０Ａは、複数の導体によって構成されている。各電気回路２０Ａを構成する導体は、たとえば、Ａｇ及びＰｄから選択された少なくとも１つを含んでいる。各端子電極の表面にはめっき層が形成されている。めっき層は、たとえば電気めっきにより形成される。めっき層は、Ｃｕめっき層、Ｎｉめっき層、及びＳｎめっき層からなる層構造、又は、Ｎｉめっき層及びＳｎめっき層からなる層構造などを有する。
【0069】
図６に示されているように、電気回路２１Ａは、インダクタを形成するインダクタ導体４１と、キャパシタを形成するキャパシタ導体９１ａ，９１ｂ，９１ｃとを含んでいる。電気回路２１Ａにおいて、端部４１ａとキャパシタ導体９１ａ，９１ｂ，９１ｃとは、互いに電気的に接続されている。端部４１ｂは、グランドに接続されている。本変形例において、電気回路２１Ａが第１共振回路の少なくとも一部に相当し、キャパシタ導体９１ａ，９１ｂ，９１ｃが第３キャパシタを形成するキャパシタ導体に相当する。端部４１ａが第３端部に相当し、端部４１ｂが第４端部に相当する。
【0070】
電気回路２２Ａは、インダクタを形成するインダクタ導体４２と、キャパシタを形成するキャパシタ導体９２ａ，９２ｂ，９２ｃ，９２ｄ，９２ｅ，９２ｆ，９２ｇとを含んでいる。電気回路２１Ａと電気回路２２Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９１ａとキャパシタ導体９２ａとによって、キャパシタが形成されている。電気回路２２Ａにおいて、端部４２ａとキャパシタ導体９２ａ，９２ｂ，９２ｃ，９２ｄとは、互いに電気的に接続されている。電気回路２２Ａにおいて、端部４２ｂとキャパシタ導体９２ｅ，９２ｆ，９２ｇとは、互いに電気的に接続されている。
【0071】
電気回路２３Ａは、インダクタを形成するインダクタ導体４３と、キャパシタを形成するキャパシタ導体９３ａ，９３ｂ，９３ｃ，９３ｄ，９３ｅ，９３ｆ，９３ｇ，９３ｈとを含んでいる。電気回路２３Ａにおいて、端部４３ｂとキャパシタ導体９３ａ，９３ｂ，９３ｃ，９３ｄとは、互いに電気的に接続されている。電気回路２３Ａにおいて、端部４３ａとキャパシタ導体９３ｅ，９３ｆ，９３ｇ，９３ｈとは、互いに電気的に接続されている。
【0072】
電気回路２４Ａは、インダクタを形成するインダクタ導体４４と、キャパシタを形成するキャパシタ導体９４ａ，９４ｂ，９４ｃ，９４ｄ，９４ｅ，９４ｆとを含んでいる。電気回路２３Ａと電気回路２４Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９３ａとキャパシタ導体９４ａとによって、キャパシタが形成されている。キャパシタ導体９３ｂとキャパシタ導体９４ｂとによって、キャパシタが形成されている。電気回路２４Ａにおいて、端部４４ｂとキャパシタ導体９４ａ，９４ｃ，９４ｄとは、互いに電気的に接続されている。平衡ポート１３Ａと端部４４ａとは、互いに電気的に接続されている。電気回路２４Ａにおいて、端部４４ａとキャパシタ導体９４ｂ，９４ｅ，９４ｆとは、互いに電気的に接続されている。平衡ポート１４Ａと端部４４ｂとは、互いに電気的に接続されている。
【0073】
本変形例において、電気回路２４Ａが第２共振回路の少なくとも一部に相当する。キャパシタ導体９４ａ，９４ｃ，９４ｄが第１キャパシタを形成するキャパシタ導体に相当し、キャパシタ導体９４ｂ，９４ｅ，９４ｆが第４キャパシタを形成するキャパシタ導体に相当する。端部４４ａが第１端部に相当し、端部４４ｂが第２端部に相当する。
【0074】
電気回路２５Ａは、キャパシタを形成するキャパシタ導体９５ａを含んでいる。電気回路２１Ａと電気回路２５Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９１ｂとキャパシタ導体９５ａとによって、キャパシタが形成されている。電気回路２５Ａにおいて、不平衡ポート１１Ａとキャパシタ導体９５ａとが連結されている。
【0075】
電気回路２６Ａは、キャパシタを形成するキャパシタ導体９６ａ，９６ｂを含んでいる。電気回路２２Ａと電気回路２６Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９２ｄとキャパシタ導体９６ａとによって、キャパシタが形成されている。キャパシタ導体９２ｇとキャパシタ導体９６ｂとによって、キャパシタが形成されている。電気回路２６Ａにおいて、キャパシタ導体９６ａとキャパシタ導体９６ｂとは、互いに電気的に接続されている。
【0076】
電気回路２７Ａは、キャパシタを形成するキャパシタ導体９７ａ，９７ｂを含んでいる。電気回路２３Ａと電気回路２７Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９３ｄとキャパシタ導体９７ａとによって、キャパシタが形成されている。キャパシタ導体９３ｈとキャパシタ導体９７ｂとによって、キャパシタが形成されている。電気回路２７Ａにおいて、キャパシタ導体９７ａとキャパシタ導体９７ｂとは、互いに電気的に接続されている。
【0077】
電気回路２８Ａは、キャパシタを形成するキャパシタ導体９８ａ，９８ｂを含んでいる。
電気回路２４Ａと電気回路２８Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９４ｄとキャパシタ導体９８ａとによって、キャパシタが形成されている。キャパシタ導体９４ｆとキャパシタ導体９８ｂとによって、キャパシタが形成されている。電気回路２８Ａにおいて、キャパシタ導体９８ａとキャパシタ導体９８ｂとは、互いに電気的に接続されている。
電気回路２４Ａと電気回路２８Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９４ｄとキャパシタ導体９８ａとによって、キャパシタが形成されている。キャパシタ導体９４ｆとキャパシタ導体９８ｂとによって、キャパシタが形成されている。電気回路２８Ａにおいて、キャパシタ導体９８ａとキャパシタ導体９８ｂとは、互いに電気的に接続されている。
【0078】
電気回路２９Ａは、キャパシタを形成するキャパシタ導体９９ａ，９９ｂを含んでいる。電気回路２２Ａと電気回路２９Ａとは、互いにＡＣ結合によって接続されている。電気回路２３Ａと電気回路２９Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９２ｂとキャパシタ導体９９ａとによって、キャパシタが形成されている。キャパシタ導体９３ｂとキャパシタ導体９９ｂとによって、キャパシタが形成されている。電気回路２９Ａにおいて、キャパシタ導体９９ａとキャパシタ導体９９ｂとは、互いに電気的に接続されている。
【0079】
電気回路３０Ａは、キャパシタを形成するキャパシタ導体１００ａ，１００ｂを含んでいる。電気回路２２Ａと電気回路３０Ａとは、互いにＡＣ結合によって接続されている。電気回路２３Ａと電気回路３０Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体９２ｅとキャパシタ導体１００ａとによって、キャパシタが形成されている。キャパシタ導体９３ｆとキャパシタ導体１００ｂとによって、キャパシタが形成されている。電気回路３０Ａにおいて、キャパシタ導体１００ａとキャパシタ導体１００ｂとは、互いに電気的に接続されている。
【0080】
電気回路３１Ａは、キャパシタを形成するキャパシタ導体１０１ａ，１０１ｂ，１０１ｃ，１０１ｄを含んでいる。電気回路２１Ａと電気回路３１Ａとは、互いにＡＣ結合によって接続されている。電気回路２２Ａと電気回路３１Ａとは、互いにＡＣ結合によって接続されている。電気回路２３Ａと電気回路３１Ａとは、互いにＡＣ結合によって接続されている。電気回路２４Ａと電気回路３１Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体１０１ａ，１０１ｂ，１０１ｃ，１０１ｄは、グランドに接続されている。キャパシタ導体９１ｃとキャパシタ導体１０１ａとによって、キャパシタが形成されている。キャパシタ導体９２ｃとキャパシタ導体１０１ｂとによって、キャパシタが形成されている。キャパシタ導体９３ｃとキャパシタ導体１０１ｃとによって、キャパシタが形成されている。キャパシタ導体９４ｃとキャパシタ導体１０１ｄとによって、キャパシタが形成されている。
【0081】
電気回路３２Ａは、キャパシタを形成するキャパシタ導体１０２ａ，１０２ｂ，１０２ｃを含んでいる。電気回路２２Ａと電気回路３２Ａとは、互いにＡＣ結合によって接続されている。電気回路２３Ａと電気回路３２Ａとは、互いにＡＣ結合によって接続されている。電気回路２４Ａと電気回路３２Ａとは、互いにＡＣ結合によって接続されている。キャパシタ導体１０２ａ，１０２ｂ，１０２ｃは、グランドに接続されている。キャパシタ導体９２ｆとキャパシタ導体１０２ａとによって、キャパシタが形成されている。キャパシタ導体９３ｇとキャパシタ導体１０２ｂとによって、キャパシタが形成されている。キャパシタ導体９４ｅとキャパシタ導体１０２ｃとによって、キャパシタが形成されている。
【0082】
たとえば、一対の外部電極８５ａの少なくとも一方は、電気回路３１Ａ，３２Ａに連結されている。一対の外部電極８５ｂの少なくとも一方は、電気回路３１Ａ，３２Ａに連結されている。一対の外部電極８５ｃの一方は、端部７７ａに連結されてる接続導体７８に連結されており、平衡ポート１３Ａに連結されている。一対の外部電極８５ｃの他方は、端部７７ｂに連結されてる接続導体７８に連結されており、平衡ポート１４Ａに連結されている。一対の外部電極８５ｄの一方は、不平衡ポート１１Ａに連結されている。
【0083】
各電気回路２０Ａのキャパシタ導体の全ては、誘電体層７ｂに設けられている。各電気回路２０Ａに含まれている全てのキャパシタにおいて、各キャパシタを形成するキャパシタ導体の間には誘電体層７ｂが満たされている。各電気回路２０Ａのキャパシタ導体の全てが、誘電体層７ｂ内に含まれていてもよい。
【0084】
次に、本実施形態及び変形例における積層フィルタ１，１Ａの作用効果について説明する。積層フィルタ１において、入出力部１０は、二対の平衡ポート１１，１２，１３，１４からなる入出力ポート群を含んでいる。積層フィルタ１Ａにおいて、入出力部１０Ａは、不平衡ポート１１Ａと一対の平衡ポート１３Ａ，１４Ａとからなる入出力ポート群を含んでいる。積層フィルタ１，１Ａにおいて、複数の誘電体層７は、誘電体層７ｂと、誘電体層７ａ，７ｃとを含んでいる。誘電体層７ａ，７ｃは、誘電体層７ｂの誘電率よりも低い誘電率を有している。積層フィルタ１において、たとえば、電気回路２４のキャパシタ導体５４ａ～５４ｆは、誘電体層７ｂに設けられている。電気回路２１，２２，２３，２４は、共振回路に相当する。積層フィルタ１Ａにおいて、たとえば、電気回路２４Ａのキャパシタ導体９４ａ～９４ｆは、誘電体層７ｂに設けられている。インダクタ導体４４の少なくとも一部は、誘電体層７ａに設けられている。
【0085】
積層フィルタ１，１Ａの共振回路において、インダクタ導体が比較的低い誘電率を有する誘電体層７に含まれている場合、共振回路の自己共振周波数が高周波化する。上記構成によれば、スプリアスが生じる周波数域が調整され、所望の周波数域におけるスプリアスが低減され得る。キャパシタ導体が誘電体層７ｂに設けられているため、全てのキャパシタ導体が誘電体層７ａに設けられた場合に比べて、キャパシタのサイズが縮小され得る。したがって、積層フィルタ１，１Ａのサイズアップが抑制されながら、所望の周波数域におけるスプリアスが低減され得る。
【0086】
図７は、バランス－バランス特性を有している積層フィルタの特性を示している。図７において、データＤ１は、積層フィルタ１の特性を示している。データＤ２は、バランス－バランス特性を有している従来の積層フィルタの特性を示している。図７に示されているように、データＤ１では、データＤ２に比べて、７０００～１００００ＭＨｚにおけるスプリアスが抑制されている。
【0087】
図８は、アンバランス－バランス特性を有している積層フィルタの特性を示している。図８において、データＤ３は、積層フィルタ１Ａの特性を示している。データＤ４は、アンバランス－バランス特性を有している従来の積層フィルタの特性を示している。図８に示されているように、データＤ３では、データＤ４に比べて、８０００～１００００ＭＨｚにおけるスプリアスが抑制されている。
【0088】
積層フィルタ１において、インダクタ導体４４は、導体層７７と、複数のビア７９とを含んでいる。導体層７７は、積層方向と交差する方向に延在している。複数のビア７９は、導体層７７に電気的に接続されている。複数のビア７９は、積層方向に配列されている。この構成によれば、コンパクトな積層フィルタにおいて、インダクタ導体４４における導電経路の長さが確保され得る。積層フィルタ１Ａも同様の構成を有している。
【0089】
積層フィルタ１において、導体層７７は、誘電体層７ａ内に含まれている。この場合、所望のスプリアスがさらに容易に調整され得る。積層フィルタ１Ａも同様の構成を有している。
【0090】
積層フィルタ１において、複数のビア７９の半分以上は、誘電体層７ａ内に含まれている。この場合、所望のスプリアスがさらに容易に調整され得る。積層フィルタ１Ａも同様の構成を有している。
【0091】
積層フィルタ１Ａにおいて、電気回路２１Ａは、インダクタ導体４１とキャパシタ導体９１ａ～９１ｃとを含んでいる。電気回路２１Ａのインダクタ導体４１は、端部４１ａ，４１ｂを有している。キャパシタ導体９１ａ～９１ｃは、端部４１ａに接続されている。端部４１ｂは、グランドに接続されていてもよい。この場合、アンバランス－バランス特性を有する積層フィルタ１Ａにおいて、高域のスプリアスが低減され得る。
【0092】
積層フィルタ１Ａにおいて、キャパシタ導体９１ａ～９１ｃは、誘電体層７ｂ内に含まれていてもよい。この場合、所望のスプリアスがさらに容易に調整され得る。
【0093】
積層フィルタ１において、電気回路２１は、インダクタ導体４１とキャパシタ導体５１ａ，５１ｃ，５１ｅとキャパシタ導体５１ｂ，５１ｄ，５１ｆと、を含んでいる。インダクタ導体４１は、端部４１ａ，４１ｂを有している。キャパシタ導体５１ａ，５１ｃ，５１ｅは、端部４１ａに接続されている。キャパシタ導体５１ｂ，５１ｄ，５１ｆは、端部４１ｂに接続されている。この場合、バランス－バランス特性を有する積層フィルタ１において、高域のスプリアスが低減され得る。
【0094】
積層フィルタ１において、キャパシタ導体５１ａ，５１ｃ，５１ｅとキャパシタ導体５１ｂ，５１ｄ，５１ｆは、誘電体層７ｂに含まれている。この場合、所望のスプリアスがさらに容易に調整され得る。
【0095】
積層フィルタ１において、電気回路２１と電気回路２４とは、互いに鏡像対称な構成を有している。この場合、バラツキが抑制されると共に、所望のインピーダンスが確保された積層フィルタが実現され得る。
【0096】
積層フィルタ１において、複数の誘電体層７は、複数の誘電体層７ａ，７ｃを含んでいる。誘電体層７ｂは、複数の誘電体層７ａ，７ｃに挟まれている。積層体３は、実装面としての主面２ｂと、対向面としての主面２ａとを有している。主面２ａは、複数の誘電体層７の積層方向において主面２ｂと対向している。誘電体層７ｂは、主面２ａよりも主面２ｂに近い。この場合、積層フィルタ１が実装された状態において、浮遊容量が低減され得る。インダクタ導体４１～４４は、グランドから比較的離れた位置に配置される。この結果、Ｑ値が確保され得る。
【0097】
インダクタ導体４１及びインダクタ導体４４のコイル軸ＡＸ２，ＡＸ３と、インダクタ導体４２及びインダクタ導体４３のコイル軸ＡＸ１とは、互いに交差している。この場合、インダクタ導体４１，４２と、インダクタ導体４３，４４との磁気結合が抑制される。
【0098】
以上、本発明の実施形態及び変形例について説明してきたが、本発明は必ずしも上述した実施形態及び変形例に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
【0099】
たとえば、上述した実施形態及び変形例において、電気回路２１，２４は、コイル軸ＡＸ２，ＡＸ３を中心に１又は３回以上巻かれたコイルであってもよい。電気回路２２，２３は、コイル軸ＡＸ１を中心に複数回以上巻かれたコイルであってもよい。
【0100】
上述した実施形態の記載から把握されるとおり、本明細書は、以下に示す態様の開示を含んでいる。
（付記１）
複数の誘電体層が積層されている積層体と、
前記積層体の内部に設けられている導体部と、を備え、
前記導体部は、入出力部と、前記積層体の積層方向と交差する方向に配列されていると共に前記入出力部に接続されている第１及び第２共振回路とを含んでおり、
前記入出力部は、不平衡ポートと一対の平衡ポートとからなる入出力ポート群、又は、二対の平衡ポートからなる入出力ポート群を含んでおり、
前記第２共振回路は、第１及び第２端部を有しているインダクタ導体と、前記第１端部に接続されている第１キャパシタ導体と、前記第２端部に接続されている第２キャパシタ導体と、を含んでおり、
前記複数の誘電体層は、第１誘電体層と、前記第１誘電体層の誘電率よりも低い誘電率を有している第２誘電体層と、を含んでおり、
前記第１及び第２キャパシタ導体は、前記第１誘電体層に設けられており、
前記インダクタ導体の少なくとも一部は、前記第２誘電体層に設けられている、積層フィルタ。
（付記２）
前記第１共振回路は、第３及び第４端部を有しているインダクタ導体と、前記第３端部に接続されている第３キャパシタ導体が含まれており、
前記第４端部は、グランドに接続されている、付記１に記載の積層フィルタ。
（付記３）
前記第３キャパシタ導体は、前記第１誘電体層に設けられている、付記２に記載の積層フィルタ。
（付記４）
前記第１共振回路は、第３及び第４端部を有しているインダクタ導体と、前記第３端部に接続されている第３キャパシタ導体と、前記第４端部に接続されている第４キャパシタ導体と、を含んでいる、付記１に記載の積層フィルタ。
（付記５）
前記第３キャパシタ導体及び前記第４キャパシタ導体は、前記第１誘電体層に設けられている、付記４に記載の積層フィルタ。
（付記６）
前記第１共振回路と前記第２共振回路とは、互いに鏡像対称な構成を有している、付記４又は付記５のいずれか一項に記載の積層フィルタ。
（付記７）
前記インダクタ導体は、前記積層方向と交差する方向の延在している導体層と、前記導体層に電気的に接続されていると共に前記積層方向に配列されている複数のビアと、を含んでいる、付記１から付記６のいずれか一項に記載の積層フィルタ。
（付記８）
前記導体層は、前記第２誘電体層内に含まれている、付記７に記載の積層フィルタ。
（付記９）
前記複数のビアの半分以上は、前記第２誘電体層内に含まれている、付記７又は付記８に記載の積層フィルタ。
（付記１０）
前記複数の誘電体層は、複数の前記第２誘電体層を含んでおり、
前記第１誘電体層は、前記複数の第２誘電体層に挟まれ、
前記積層体は、実装面と、前記複数の誘電体層の積層方向において前記実装面と対向している対向面とを有しており、
前記第１誘電体層は、前記対向面よりも前記実装面に近い、付記１から付記９のいずれか一項に記載の積層フィルタ。
（付記１）
複数の誘電体層が積層されている積層体と、
前記積層体の内部に設けられている導体部と、を備え、
前記導体部は、入出力部と、前記積層体の積層方向と交差する方向に配列されていると共に前記入出力部に接続されている第１及び第２共振回路とを含んでおり、
前記入出力部は、不平衡ポートと一対の平衡ポートとからなる入出力ポート群、又は、二対の平衡ポートからなる入出力ポート群を含んでおり、
前記第２共振回路は、第１及び第２端部を有しているインダクタ導体と、前記第１端部に接続されている第１キャパシタ導体と、前記第２端部に接続されている第２キャパシタ導体と、を含んでおり、
前記複数の誘電体層は、第１誘電体層と、前記第１誘電体層の誘電率よりも低い誘電率を有している第２誘電体層と、を含んでおり、
前記第１及び第２キャパシタ導体は、前記第１誘電体層に設けられており、
前記インダクタ導体の少なくとも一部は、前記第２誘電体層に設けられている、積層フィルタ。
（付記２）
前記第１共振回路は、第３及び第４端部を有しているインダクタ導体と、前記第３端部に接続されている第３キャパシタ導体が含まれており、
前記第４端部は、グランドに接続されている、付記１に記載の積層フィルタ。
（付記３）
前記第３キャパシタ導体は、前記第１誘電体層に設けられている、付記２に記載の積層フィルタ。
（付記４）
前記第１共振回路は、第３及び第４端部を有しているインダクタ導体と、前記第３端部に接続されている第３キャパシタ導体と、前記第４端部に接続されている第４キャパシタ導体と、を含んでいる、付記１に記載の積層フィルタ。
（付記５）
前記第３キャパシタ導体及び前記第４キャパシタ導体は、前記第１誘電体層に設けられている、付記４に記載の積層フィルタ。
（付記６）
前記第１共振回路と前記第２共振回路とは、互いに鏡像対称な構成を有している、付記４又は付記５のいずれか一項に記載の積層フィルタ。
（付記７）
前記インダクタ導体は、前記積層方向と交差する方向の延在している導体層と、前記導体層に電気的に接続されていると共に前記積層方向に配列されている複数のビアと、を含んでいる、付記１から付記６のいずれか一項に記載の積層フィルタ。
（付記８）
前記導体層は、前記第２誘電体層内に含まれている、付記７に記載の積層フィルタ。
（付記９）
前記複数のビアの半分以上は、前記第２誘電体層内に含まれている、付記７又は付記８に記載の積層フィルタ。
（付記１０）
前記複数の誘電体層は、複数の前記第２誘電体層を含んでおり、
前記第１誘電体層は、前記複数の第２誘電体層に挟まれ、
前記積層体は、実装面と、前記複数の誘電体層の積層方向において前記実装面と対向している対向面とを有しており、
前記第１誘電体層は、前記対向面よりも前記実装面に近い、付記１から付記９のいずれか一項に記載の積層フィルタ。
【符号の説明】
【0101】
１，１Ａ…積層フィルタ、３…積層体、６，６Ａ…導体部、７，７ａ，７ｂ…誘電体層、１０，１０Ａ…入出力部、１１，１２，１３，１３Ａ，１４，１４Ａ…平衡ポート、１１Ａ…不平衡ポート、４１，４２，４３，４４…インダクタ導体、７１，７３，７５，７７…導体層、７９…ビア。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】