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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024032493
(43)【公開日】2024-03-12
(54)【発明の名称】クロック周波数調整回路、及び、クロック周波数調整方法
(51)【国際特許分類】
G06F 1/04 20060101AFI20240305BHJP
G06F 1/06 20060101ALI20240305BHJP
H03L 7/095 20060101ALI20240305BHJP
H03L 7/081 20060101ALI20240305BHJP
【ＦＩ】
G06F1/04 510
G06F1/06 590
H03L7/095
H03L7/081
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022136172
(22)【出願日】2022-08-29
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】100092978
【弁理士】
【氏名又は名称】真田 有
(74)【代理人】
【識別番号】100189201
【弁理士】
【氏名又は名称】横田 功
(72)【発明者】
【氏名】城田 慎一郎
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106BB02
5J106CC58
5J106DD09
5J106DD24
5J106DD48
5J106EE03
5J106EE07
5J106HH01
5J106HH10
5J106KK02
5J106KK29
(57)【要約】
【課題】集積回路における電源ノイズの発生検知からクロック周波数の低下までの遅延時間を短縮する。
【解決手段】クロック周波数調整回路は、クロック信号に同期して動作する集積回路２に入力される電力におけるノイズの発生有無を示す検知信号を出力する検知回路４と、第１クロック信号を集積回路２に出力し、検知回路４から入力される検知信号がノイズの発生を示す場合、第１クロック信号に代えて低いクロック周波数の第２クロック信号を集積回路２に出力する制御回路５とを備え、検知回路４は、第１クロック信号を集積回路２の動作電圧に応じて遅延させた第１遅延クロック信号を出力する遅延回路４２と、第１クロック信号を閾値電圧に応じて遅延させた第２遅延クロック信号を出力する遅延回路４１と、第１及び第２遅延クロック信号の位相比較結果に基づき、前記検知信号を出力する回路４３，４４とを備える。
【選択図】図４
【解決手段】クロック周波数調整回路は、クロック信号に同期して動作する集積回路２に入力される電力におけるノイズの発生有無を示す検知信号を出力する検知回路４と、第１クロック信号を集積回路２に出力し、検知回路４から入力される検知信号がノイズの発生を示す場合、第１クロック信号に代えて低いクロック周波数の第２クロック信号を集積回路２に出力する制御回路５とを備え、検知回路４は、第１クロック信号を集積回路２の動作電圧に応じて遅延させた第１遅延クロック信号を出力する遅延回路４２と、第１クロック信号を閾値電圧に応じて遅延させた第２遅延クロック信号を出力する遅延回路４１と、第１及び第２遅延クロック信号の位相比較結果に基づき、前記検知信号を出力する回路４３，４４とを備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
クロック信号に同期して動作する集積回路に入力される電力におけるノイズの発生有無を示す検知信号を出力する検知回路と、
第１クロック周波数を有する第１クロック信号を前記集積回路に出力し、前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力するクロック周波数制御回路と、を備え、
前記検知回路は、
前記第１クロック信号を前記集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を出力する第１遅延回路と、
前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を出力する第２遅延回路と、
前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記検知信号を出力する検知信号出力回路と、を備える、
クロック周波数調整回路。
第１クロック周波数を有する第１クロック信号を前記集積回路に出力し、前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力するクロック周波数制御回路と、を備え、
前記検知回路は、
前記第１クロック信号を前記集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を出力する第１遅延回路と、
前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を出力する第２遅延回路と、
前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記検知信号を出力する検知信号出力回路と、を備える、
クロック周波数調整回路。
【請求項2】
前記検知信号出力回路は、
前記第１遅延クロック信号の立ち上がりのタイミングが、前記第２遅延クロック信号の立ち上がりのタイミングよりも早いか否かに応じた比較結果を出力する比較回路と、
前記比較結果を前記第１クロック信号に同期したタイミングで出力する出力回路と、を備える、
請求項１に記載のクロック周波数調整回路。
前記第１遅延クロック信号の立ち上がりのタイミングが、前記第２遅延クロック信号の立ち上がりのタイミングよりも早いか否かに応じた比較結果を出力する比較回路と、
前記比較結果を前記第１クロック信号に同期したタイミングで出力する出力回路と、を備える、
請求項１に記載のクロック周波数調整回路。
【請求項3】
前記第１遅延回路及び前記第２遅延回路の各々において、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する調整回路、を備える、
請求項１又は請求項２に記載のクロック周波数調整回路。
請求項１又は請求項２に記載のクロック周波数調整回路。
【請求項4】
前記調整回路は、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内で最大となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する、
請求項３に記載のクロック周波数調整回路。
請求項３に記載のクロック周波数調整回路。
【請求項5】
前記調整回路は、
前記第１遅延回路及び前記第２遅延回路の各々の遅延量を、前記閾値電圧と前記第１クロック周波数との組み合わせごとに記憶領域に保持し、
前記集積回路の動作電圧及び前記第１クロック周波数のうちの少なくとも一方の変化に応じて、前記集積回路の動作電圧に応じた閾値電圧と前記第１クロック周波数との組み合わせに対応する遅延量を、前記記憶領域から読み出して前記第１遅延回路及び前記第２遅延回路に設定する、
請求項３に記載のクロック周波数調整回路。
前記第１遅延回路及び前記第２遅延回路の各々の遅延量を、前記閾値電圧と前記第１クロック周波数との組み合わせごとに記憶領域に保持し、
前記集積回路の動作電圧及び前記第１クロック周波数のうちの少なくとも一方の変化に応じて、前記集積回路の動作電圧に応じた閾値電圧と前記第１クロック周波数との組み合わせに対応する遅延量を、前記記憶領域から読み出して前記第１遅延回路及び前記第２遅延回路に設定する、
請求項３に記載のクロック周波数調整回路。
【請求項6】
検知回路とクロック周波数制御回路とを備えるクロック周波数調整回路におけるクロック周波数調整方法であって、
前記検知回路は、
前記クロック周波数制御回路から入力される第１クロック周波数を有する第１クロック信号をクロック信号に同期して動作する集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を、第１遅延回路から出力し、
前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を第２遅延回路から出力し、
検知信号出力回路から、前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記集積回路に入力される電力におけるノイズの発生有無を示す検知信号を出力し、
前記クロック周波数制御回路は、
前記第１クロック信号を前記集積回路に出力し、
前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力する、
クロック周波数調整方法。
前記検知回路は、
前記クロック周波数制御回路から入力される第１クロック周波数を有する第１クロック信号をクロック信号に同期して動作する集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を、第１遅延回路から出力し、
前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を第２遅延回路から出力し、
検知信号出力回路から、前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記集積回路に入力される電力におけるノイズの発生有無を示す検知信号を出力し、
前記クロック周波数制御回路は、
前記第１クロック信号を前記集積回路に出力し、
前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力する、
クロック周波数調整方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、クロック周波数調整回路、及び、クロック周波数調整方法に関する。
【背景技術】
【0002】
近年、ＬＳＩ（Large-Scale Integration）等の集積回路（ＩＣ：Integrated Circuit）における内部回路の消費電流量が増加している。消費電流量の増加により演算負荷変動時の電流変化が大きくなると、内部回路に供給される電源電圧に大きな電源ノイズが発生することがある。電源ノイズの発生は、電源電圧及びクロック周波数の低下を引き起こし、内部回路の遅延時間を増加させる。
【0003】
ＬＳＩ設計では、内部回路での動作のタイミングに、増加した遅延時間を吸収するためのマージンを持たせた設計が行なわれることがある。想定される電源ノイズが大きいほどマージンが大きくなるため、マージンの存在は、ＬＳＩの周波数の向上及び消費電力の低減のための設計の妨げとなる。
【0004】
設計においてマージンを持たせない又は小さくするために、ノイズ検知回路が電源ノイズの発生を検知した場合に、クロック選択回路によってＬＳＩの内部回路のクロック周波数を低下させるシステムが知られている。
【0005】
当該システムでは、ノイズ検知回路は、内部回路の動作限界電圧よりも高いノイズ検知電圧を閾値とし、電源電圧がノイズ検知電圧を下回った場合に、電源ノイズの発生を検知する。動作限界電圧は、内部回路が通常の周波数で（周波数を低下させないで）動作できる限界の電圧である。また、当該システムでは、クロック選択回路は、ノイズ検知回路による検知状況に応じて、互いに異なるクロック周波数のうちのいずれかを選択して内部回路に供給することで、内部回路のクロック周波数を変化させる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２００８－３１１７６７号公報
【特許文献2】特開２０００－０７７９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上述したシステムでは、ノイズ検知回路が電源ノイズの発生を検知してから、クロック選択回路がクロック周波数を低下させるまでの遅延時間が発生する。
【0008】
当該遅延時間の間も電源電圧は低下し続けるため、ノイズ検知電圧には、動作限界電圧に対して十分なマージンを持たせた電圧が設定される。しかし、マージンが大きいほどノイズ検知電圧が通常時の電源電圧に近づくため、通常時の電源電圧からの小さな電圧低下によって電源ノイズの発生が検知され、ＬＳＩの処理性能が低下し得る。
【0009】
また、通常時の動作電圧をノイズ検知電圧よりも十分に高い電圧に設定することで、通常時の電源電圧からの小さな電圧低下による電源ノイズの発生の検知を抑制することも想定されるが、ＬＳＩの消費電力が増加する。
【0010】
１つの側面では、本発明は、集積回路における電源ノイズの発生検知からクロック周波数の低下までの遅延時間を短縮することを目的の１つとする。
【課題を解決するための手段】
【0011】
１つの側面では、クロック周波数調整回路は、検知回路と、クロック周波数制御回路とを備えてよい。前記検知回路は、クロック信号に同期して動作する集積回路に入力される電力におけるノイズの発生有無を示す検知信号を出力してよい。前記クロック周波数制御回路は、第１クロック周波数を有する第１クロック信号を前記集積回路に出力し、前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力してよい。また、前記検知回路は、第１遅延回路と、第２遅延回路と、検知信号出力回路とを備えてよい。前記第１遅延回路は、前記第１クロック信号を前記集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を出力してよい。前記第２遅延回路は、前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を出力してよい。前記検知信号出力回路は、前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記検知信号を出力してよい。
【発明の効果】
【0012】
１つの側面では、本発明は、集積回路における電源ノイズの発生検知からクロック周波数の低下までの遅延時間を短縮することができる。
【図面の簡単な説明】
【0013】
【図1】比較例に係るＬＳＩにおける遅延時間を説明するための図である。
【図2】比較例に係るＬＳＩの構成例を示すブロック図である。
【図4】一実施形態に係るＬＳＩの構成例を示すブロック図である。
【図5】キャリブレーション回路（第１調整部）による第１調整シーケンスの一例を説明するための図である。
【図6】一実施形態に係るノイズ検知回路におけるクロック信号の位相関係の一例を示す図である。
【図7】設定保持部が保持する設定情報の一例を示す図である。
【図8】一実施形態に係る第１調整部の動作例を説明するフローチャートである。
【図9】一実施形態に係る第２調整部の動作例を説明するフローチャートである。
【発明を実施するための形態】
【0014】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形又は技術の適用を排除する意図はない。例えば、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。なお、以下の説明で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。
【0015】
〔Ａ〕比較例
図１は、比較例に係るＬＳＩ１００における遅延時間を説明するための図である。図１には、ＬＳＩ１００において、ＣＬＫ（Clock）ドライバ１１０により供給されるクロック信号により、データ出力（出し）側のＦＦ（Flip Flop）１２０から、論理回路１３０を経由して、データ入力（受け）側のＦＦ１４０にデータが転送される例を示す。
図１は、比較例に係るＬＳＩ１００における遅延時間を説明するための図である。図１には、ＬＳＩ１００において、ＣＬＫ（Clock）ドライバ１１０により供給されるクロック信号により、データ出力（出し）側のＦＦ（Flip Flop）１２０から、論理回路１３０を経由して、データ入力（受け）側のＦＦ１４０にデータが転送される例を示す。
【0016】
図１に例示するように、ＬＳＩ１００に供給される電源電圧（以下、「ＬＳＩ電圧」と表記する場合がある）が通常電圧である場合、ＦＦ１２０からＦＦ１４０へのデータ転送の時間は、破線で示す遅延Ｔｄとなる（符号Ａ１参照）。通常電圧は、正常状態、例えば、電源ノイズが発生していない状態、又は、電源ノイズが所定レベル未満の状態における電圧である。
【0017】
一方、ＬＳＩ１００に供給される電源電圧が低下した場合、データ転送の時間は、遅延Ｔｄと、点線で示す遅延増加ΔＴｄ（符号Ａ２参照）との合計の時間（Ｔｄ＋ΔＴｄ）となる。遅延時間ΔＴｄは、電源ノイズが大きいほど増加する。そのため、ＬＳＩ設計では、ＬＳＩ１００において発生し得る電源ノイズの大きさに応じたマージン（符号Ａ３参照）が確保される。このマージンの存在は、ＬＳＩの周波数の向上及び消費電力の低減のための設計の妨げとなる。
【0018】
図２は、比較例に係るＬＳＩ２００の構成例を示すブロック図である。図２に示すように、ＬＳＩ２００は、電源ノイズの発生を検知するノイズ検知回路２１０と、ノイズ検知回路２１０による電源ノイズの発生の検知に応じて、内部回路のクロック周波数を低下させるクロック選択回路２２０とを備える。これにより、タイミングエラーを回避でき、ＬＳＩ２００の設計においてマージンを持たせない又は小さくすることができる。
【0019】
ノイズ検知回路２１０は、所定のノイズ検知電圧を動作電圧として印加されるＤＬ（Delay Line）２１１、ＬＳＩ電圧を動作電圧として印加されるＤＬ２１２、並びに、ＦＦ２１３を備える。ＤＬ２１１及び２１２の各々には、同一のクロック（ＰＬＬＣＬＫ：Phase Locked Loop Clock）が入力される。
【0020】
ＤＬ２１１及び２１２は、入力されるクロックを、印加される動作電圧の高さに応じて遅延させ、遅延させたクロックを出力する。ＤＬ２１１は、ＰＬＬＣＬＫをノイズ検知電圧に応じて遅延させたクロックＣＬＫを出力し、ＤＬ２１２は、ＰＬＬＣＬＫをＬＳＩ電圧に応じて遅延させたクロックＤＡＴＡを出力する。
【0021】
ＦＦ２１３は、符号Ｂに示すように、クロックＤＡＴＡ及びＣＬＫの各々のタイミングの比較結果に応じたノイズ検知信号をクロック選択回路２２０に出力する。
【0022】
例えば、ＦＦ２１３は、クロックＤＡＴＡの立ち上がりのタイミングがクロックＣＬＫの立ち上がりのタイミングよりも時間的に早い場合、すなわち、クロックＤＡＴＡの方がクロックＣＬＫよりも遅延が小さい場合、“1”を出力する。
【0023】
また、ＦＦ２１３は、クロックＤＡＴＡの立ち上がりのタイミングがクロックＣＬＫの立ち上がりのタイミングよりも時間的に遅い場合、すなわち、クロックＤＡＴＡの方がクロックＣＬＫよりも遅延が大きい場合、“0”を出力する。
【0024】
ＤＬ２１１及び２１２から出力されるクロックの遅延は、例えば、動作電圧が高いほど小さくなる。
【0025】
例えば、ＬＳＩ電圧がノイズ検知電圧よりも高い場合、クロックＤＡＴＡの方がクロックＣＬＫよりも遅延が小さくなり、ＦＦ２１３の出力は“1”（ノイズ未検知）となる。
【0026】
一方、ＬＳＩ電圧がノイズ検知電圧よりも低い場合は、クロックＤＡＴＡの方がクロックＣＬＫよりも遅延が大きくなるため、ＦＦ２１３の出力は“0”（ノイズ検知）となる。
【0027】
クロック選択回路２２０は、同期化ＦＦ２２１及び選択回路２２２を備える。
【0028】
同期化ＦＦ２２１は、ノイズ検知回路２１０から入力されるノイズ検知信号を、ＬＳＩ２００の内部回路で用いられるシステムＣＬＫで同期化して出力する。
【0029】
選択回路２２２は、同期化ＦＦ２２１から入力される出力信号（選択信号）に応じて、通常ＣＬＫと、通常ＣＬＫよりも低速な低速ＣＬＫとのうちのいずれか一方のＣＬＫをシステムＣＬＫとして選択し出力する。
【0030】
例えば、選択回路２２２は、選択信号が“1”の場合（ノイズ未検知）に通常ＣＬＫを選択し、選択信号が“0”の場合（ノイズ検知）に低速ＣＬＫを選択する。
【0031】
図３は、図２に示すＬＳＩ２００における周波数調整処理を説明するための図である。例えば、図３に示すように、タイミングｔ０において、ＬＳＩ電圧Ｖが、通常電圧Ｖ＿ｎｏｒｍａｌからノイズ検知電圧Ｖ＿ｎｏｉｓｅまで低下した場合、ノイズ検知回路２１０がノイズ検知信号として“0”を出力する（電源ノイズの発生を検知する）。
【0032】
クロック選択回路２２０は、タイミングｔ１において、選択信号“0”に応じて低速ＣＬＫを選択し出力する（システムＣＬＫの周波数を低下させる）。
【0033】
タイミングｔ２において、電源ノイズが収束すると、ＬＳＩ電圧Ｖがノイズ検知電圧Ｖ＿ｎｏｉｓｅを上回り、ノイズ検知回路２１０がノイズ検知信号として“1”を出力する。クロック選択回路２２０は、選択信号“1”に応じて通常ＣＬＫを選択し出力する（システムＣＬＫの周波数を通常ＣＬＫに戻す）。
【0034】
このように、ＬＳＩ２００は、ＬＳＩ電圧Ｖがノイズ検知電圧Ｖ＿ｎｏｉｓｅを下回ったタイミングでシステムＣＬＫの周波数を低下させることができ、ＬＳＩ電圧Ｖの低下によるタイミングエラーの発生を回避できる。
【0035】
しかし、図３に例示するように、ＬＳＩ２００では、ノイズ検知回路２１０が電源ノイズの発生を検知してから、クロック選択回路２２０がシステムＣＬＫの周波数を低下させるまでの遅延Ｔｒ（ｔ１－ｔ０）が発生する。
【0036】
遅延Ｔｒの要因としては、ノイズ検知回路２１０の遅延、ノイズ検知信号をクロック選択回路２２０のクロックに同期させる同期遅延、クロック選択回路２２０の遅延、クロック分配遅延等が挙げられる。例えば、同期遅延は、２～３クロックサイクル程度の時間となるため、遅延Ｔｒの大きな割合を占める。
【0037】
図３に示すように、遅延Ｔｒの間もＬＳＩ電圧Ｖは低下し続けるため、ノイズ検知電圧Ｖ＿ｎｏｉｓｅは、ＬＳＩ２００の内部回路が動作できる限界（下限）の電圧である動作限界電圧Ｖ＿ｌｉｍｉｔに対してマージンを持たせて設定される。
【0038】
しかし、ノイズ検知電圧Ｖ＿ｎｏｉｓｅを上げると、周波数を低下させなくてもＬＳＩ２００が動作可能な程度の小さなノイズによっても電圧低下が検知される可能性がある。この場合、システムＣＬＫの周波数が低下し、ＬＳＩ２００の処理性能が低下する。
【0039】
これを回避するためには、通常電圧＿ｎｏｒｍａｌとノイズ検知電圧Ｖ＿ｎｏｉｓｅとのマージンを確保するために、通常電圧Ｖ＿ｎｏｒｍａｌを高く設定することになるが、ＬＳＩ２００の消費電力が増加する。
【0040】
そこで、一実施形態では、集積回路における電源ノイズの発生検知からクロック周波数の低下までの遅延時間を短縮する手法を説明する。当該遅延時間を短縮することで、図１～図３に示すＬＳＩ１００及び２００と比較して、集積回路の動作限界電圧に対するノイズ検知電圧のマージンを小さくでき、集積回路の低電圧化又は高速化を実現できる。
【0041】
〔Ｂ〕一実施形態の構成例
図４は、一実施形態に係るＬＳＩ１の構成例を示すブロック図である。
図４は、一実施形態に係るＬＳＩ１の構成例を示すブロック図である。
【0042】
ＬＳＩ１は、クロック信号（システムＣＬＫ）に基づき動作する集積回路である。ＬＳＩ１は、供給される電源電圧のノイズを検知し、供給されるクロック信号（システムＣＬＫ）の周波数を低下させることで、タイミングエラーの発生を回避するシステムの一例である。ＬＳＩ１の非限定的な一例としては、ＣＰＵ（Central Processing Unit）等のプロセッサが挙げられる。
【0043】
図４に示すように、ＬＳＩ１は、例示的に、回路ブロック２、ノイズ検知電圧供給部３、ノイズ検知回路４、クロック選択回路５、及び、キャリブレーション回路６を備えてよい。回路ブロック２には、電源回路７から電力が供給されてよい。ノイズ検知電圧供給部３、ノイズ検知回路４、クロック選択回路５、及び、キャリブレーション回路６は、クロック周波数調整回路の一例である。
【0044】
回路ブロック２は、ＬＳＩ１の内部回路であり、クロック信号に同期して動作する集積回路の一例である。例えば、回路ブロック２は、ＬＳＩ１の外部の電源回路７から供給される電力と、クロック選択回路５から供給されるシステムＣＬＫとを利用して動作する。
【0045】
回路ブロック２は、互いに異なるＬＳＩ電圧を利用する複数の回路領域を備えてもよい。ＬＳＩ電圧は、回路ブロック２の回路領域で利用される電源電圧であってよく、例えば、電源回路７から供給される電源電圧そのものであってもよい。
【0046】
回路ブロック２が複数の回路領域を備える場合、ＬＳＩ１は、回路領域ごとに、換言すれば、ＬＳＩ電圧に応じたノイズ検知電圧とシステムＣＬＫとの組み合わせごとに、ノイズ検知回路４及びクロック選択回路５を備えてよい。この場合、ＬＳＩ１は、回路領域ごとに、当該回路領域のＬＳＩ電圧に基づくノイズの発生の検知結果に応じて、当該回路領域に供給するシステムＣＬＫのクロック周波数を制御させてよい。
【0047】
電源回路７は、図示しない電力供給源からの電力を回路ブロック２に供給する。例えば、電源回路７は、ＬＳＩ電圧を回路ブロック２に供給してよい。
【0048】
回路ブロック２が複数の回路領域を備える場合、電源回路７は、回路領域ごとに、当該回路領域が利用するＬＳＩ電圧を供給してもよい。或いは、互いに異なるＬＳＩ電圧を供給する複数の電源回路７が存在してもよい。なお、電源回路７は、ＬＳＩ１に含まれてもよい。
【0049】
回路ブロック２又は電源回路７（図４の例では回路ブロック２）は、ノイズ検知回路４にＬＳＩ電圧を供給してよい。
【0050】
ノイズ検知電圧供給部３は、ノイズ検知回路４のＤＬ４１にノイズ検知電圧を供給する。例えば、ノイズ検知電圧供給部３は、電源回路７、他の電力供給源又はキャリブレーション回路６から供給される電力（電圧）に基づき、ノイズ検知電圧を出力してよい。
【0051】
また、ノイズ検知電圧供給部３は、後述するキャリブレーション処理において、キャリブレーション回路６からの指示に応じて、ノイズ検知回路４のＤＬ４２にノイズ検知電圧を出力してよい。
【0052】
さらに、ＬＳＩ１がＤＶＦＳ（Dynamic Voltage and Frequency Scaling）動作を行なう場合、ＬＳＩ電圧に応じてノイズ検知電圧も変化する。そのため、ノイズ検知電圧供給部３は、後述するキャリブレーション回路６と協調して、複数のノイズ検知電圧を出力可能であってもよい。
【0053】
ノイズ検知回路４は、回路ブロック２に入力される電力におけるノイズの発生有無を示す検知信号を出力する検知回路の一例である。例えば、ノイズ検知回路４は、ＬＳＩ電圧及びノイズ検知電圧に基づき、電源ノイズの発生を検知するノイズ発生検知処理（遅延測定処理）を実行する。
【0054】
クロック選択回路５は、通常ＣＬＫを回路ブロック２に出力し、ノイズ検知回路４から入力される検知信号がノイズの発生を示す場合に、通常ＣＬＫに代えて、低速ＣＬＫを回路ブロック２に出力するクロック周波数制御回路の一例である。例えば、クロック選択回路５は、ノイズ検知回路４による電源ノイズの発生の検知に応じて、回路ブロック２に供給されるシステムＣＬＫのクロック周波数を低下させる。
【0055】
以下の説明では、回路ブロック２における或る回路領域（ＬＳＩ電圧に応じたノイズ検知電圧とシステムＣＬＫとの組み合わせ）に対応付けて設けられたノイズ検知回路４及びクロック選択回路５に着目する。例えば、ノイズ検知回路４及びクロック選択回路５が、或る回路領域に供給されるＬＳＩ電圧に基づき、当該或る回路領域に供給するシステムＣＬＫのクロック周波数を制御する場合を例に挙げて説明する。
【0056】
ノイズ検知回路４は、例示的に、ＤＬ４１及び４２、ＳＲ（Set Reset）回路４３、並びに、ＦＦ４４を備えてよい。
【0057】
ＤＬ４１及び４２は、入力されるクロックを、印加される動作電圧（駆動電圧）の大きさに応じて遅延させ、遅延させたクロックを出力する。ＤＬ４１及び４２の各々には、同一のクロックが入力される。一実施形態にノイズ検知回路４では、ＤＬ４１及び４２の各々に、クロック発生源５１ａから出力される通常ＣＬＫが入力される。通常ＣＬＫは、第１クロック周波数を有する第１クロック信号の一例であり、電源ノイズの発生が検知されていない状態においてシステムＣＬＫとして回路ブロック２に供給されるクロック信号である。
【0058】
例えば、ＤＬ４１は、ノイズ検知電圧供給部３からのノイズ検知電圧を動作電圧として印加され、通常ＣＬＫをノイズ検知電圧に応じて遅延させたクロックＲＥＳＥＴを出力する。ＤＬ４１は、通常ＣＬＫをノイズ検知電圧に応じて遅延させた第２遅延クロック信号を出力する第２遅延回路の一例である。ノイズ検知電圧は、動作電圧よりも低い閾値電圧の一例であり、クロックＲＥＳＥＴは、第２遅延クロック信号の一例である。
【0059】
また、例えば、ＤＬ４２は、回路ブロック２（又は電源回路７）からのＬＳＩ電圧を動作電圧として印加され、通常ＣＬＫをＬＳＩ電圧に応じて遅延させたクロックＳＥＴを出力する。ＤＬ４２は、通常ＣＬＫをＬＳＩ電圧に応じて遅延させた第１遅延クロック信号を出力する第１遅延回路の一例である。ＬＳＩ電圧は、回路ブロック２の動作電圧の一例であり、クロックＳＥＴは、第１遅延クロック信号の一例である。
【0060】
ＳＲ回路４３は、ＤＬ４１及び４２の各々から出力されるクロック信号の出力位相（タイミング）を比較し、比較結果を出力する回路である。換言すれば、ＳＲ回路４３は、クロックＳＥＴの立ち上がりのタイミングが、クロックＲＥＳＥＴの立ち上がりのタイミングよりも早いか否かに応じた比較結果を出力する比較回路の一例である。例えば、ＳＲ回路４３は、２つの出力Ｑ及びＸＱのうちのＸＱを比較結果として出力してよい。
【0061】
一例として、符号Ｃに示すように、ＳＲ回路４３からの比較結果ＸＱは、ＤＬ４２からのクロックＳＥＴの立ち上がりのタイミングが、ＤＬ４１からのクロックＲＥＳＥＴの立ち上がりのタイミングよりも時間的に早い場合、“1”となる。
【0062】
一方、ＳＲ回路４３からの比較結果ＸＱは、ＤＬ４２からのクロックＳＥＴの立ち上がりのタイミングが、ＤＬ４１からのクロックＲＥＳＥＴの立ち上がりのタイミングよりも時間的に遅い（遅延する）場合、“0”となる。
【0063】
なお、図４の例では、ＳＲ回路４３がＮＡＮＤゲートを利用した回路である場合を例に挙げるが、これに限定されるものではない。ＳＲ回路４３は、図４の例と同様の入力に応じて、図４の例と同様の出力を得ることができる種々の回路に置き換えられてもよい。
【0064】
ＦＦ４４は、ＳＲ回路４３による比較結果を通常ＣＬＫに同期したタイミングで出力する出力回路の一例である。例えば、ＦＦ４４は、符号Ｃに示すように、ＳＲ回路４３からの比較結果ＸＱに応じたノイズ検知信号をクロック選択回路５に出力する。
【0065】
ＤＬ４１及び４２から出力されるクロック信号の遅延は、例えば、動作電圧が高いほど小さくなる。
【0066】
例えば、ＬＳＩ電圧がノイズ検知電圧よりも高い場合、クロックＳＥＴの方がクロックＲＥＳＥＴよりも遅延が小さくなり、ＦＦ４４の出力は“1”（ノイズ未検知）となる。
【0067】
一方、ＬＳＩ電圧がノイズ検知電圧よりも低い場合は、クロックＳＥＴの方がクロックＲＥＳＥＴよりも遅延が大きくなるため、ＦＦ４４の出力は“0”（ノイズ検知）となる。
【0068】
以上のように、ＳＲ回路４３及びＦＦ４４は、クロックＳＥＴ及びクロックＲＥＳＥＴの位相の比較結果に基づき、検知信号を出力する検知信号出力回路の一例である。
【0069】
クロック選択回路５は、例示的に、クロック発生源５１ａ及び５１ｂ、並びに、選択回路５２を備えてよい。
【0070】
クロック発生源５１ａ及び５１ｂは、所定のクロック周波数のクロック信号を出力する回路であってよく、一例として、水晶振動子等を利用した発振回路であってよい。クロック発生源５１ａ及び５１ｂは、互いに異なる複数のクロック周波数のクロック信号を出力する発振回路であってもよいし、各々が個別の発振回路であってもよい。
【0071】
クロック発生源５１ａは、通常ＣＬＫを出力する。クロック発生源５１ｂは、通常ＣＬＫよりも周波数の低い低速ＣＬＫを出力する。低速ＣＬＫは、第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号の一例である。
【0072】
選択回路５２は、ノイズ検知回路４から入力されるノイズ検知信号に応じて、通常ＣＬＫと低速ＣＬＫとのうちのいずれか一方のクロック信号をシステムＣＬＫとして選択し、回路ブロック２に出力する。選択回路５２としては、例えば、セレクタ又はマルチプレクサ等の回路が挙げられる。
【0073】
一例として、選択回路５２は、ノイズ検知信号（選択信号）が“1”（ノイズ未検知）の場合に通常ＣＬＫを選択し、ノイズ検知信号が“0”（ノイズ検知）の場合に低速ＣＬＫを選択する。
【0074】
このように、一実施形態に係るＬＳＩ１では、クロック周波数を低下させる前の通常ＣＬＫでノイズ検知回路４を動作させることにより、ノイズ検知回路４とクロック発生源５１とを同期させることができる。
【0075】
これにより、一実施形態に係るＬＳＩ１によれば、図２に例示するクロック選択回路２２０の同期化ＦＦ２２１を省略することができる。換言すれば、ノイズ検知からクロック周波数の低下までの遅延時間Ｔｒ（図３参照）のうちの大きな割合を占める、ノイズ検知信号の同期遅延を減少（短縮）させることができる。
【0076】
例えば、同期遅延は、２～３クロックサイクル程度である。一方、一実施形態に係るＬＳＩ１によれば、クロック選択回路５は、ノイズ検知回路４がノイズの発生を検知してから通常ＣＬＫの１クロックサイクル後に、低速ＣＬＫを出力することができる。
【0077】
また、同期遅延の減少により、遅延時間Ｔｒを短縮できるため、図２及び図３を参照して説明したＬＳＩ２００と比較して、動作限界電圧Ｖ＿ｌｉｍｉｔに対するノイズ検知電圧Ｖ＿ｎｏｉｓｅのマージンを小さく設定できる。これにより、通常時の電源電圧からの小さな電圧低下による電源ノイズの発生の検知を抑制でき、周波数低下が頻発することによるＬＳＩ１の処理性能の低下を抑制できる。
【0078】
さらに、ノイズ検知電圧に対する十分なマージンの設定が不要になるということは、通常時の動作電圧をノイズ検知電圧よりも十分に高い電圧に設定することも不要になる。従って、ＬＳＩ１の消費電力の増加を抑制できる。
【0079】
キャリブレーション回路６は、ＤＬ４１及び４２の各々において、通常ＣＬＫをノイズ検知電圧に応じて遅延させる際の遅延が通常ＣＬＫのクロック周波数のクロックサイクル内となるように、ＤＬ４１及び４２の各々の遅延量を調整する調整回路の一例である。
【0080】
キャリブレーション回路６は、例えば、ノイズ検知回路４とクロック選択回路５とを同期させるためのキャリブレーション処理（初期調整シーケンス）を実行する。例えば、キャリブレーション回路６は、ＬＳＩ１の起動時等の運用開始前のタイミングでキャリブレーション処理を実行してよい。
【0081】
図４に例示するように、キャリブレーション回路６は、第１調整部６１、第２調整部６２、及び、設定保持部６３を備えてよい。
【0082】
図２に例示するＬＳＩ２００のＤＬ２１１及び２１２には、入力されるＰＬＬＣＬＫに与えられる通過遅延に対する設計上の制限は設けられない。従って、例えば、電圧変化から遅延変化への変換利得を大きく取るために、ＤＬ２１１及び２１２では、印加電圧の電圧変化に応じた遅延量が大きく設定されることがある。
【0083】
一方、一実施形態に係るＬＳＩ１では、ノイズ検知回路４をクロック選択回路５と同期構成とする。このような同期構成を担保するために、第１調整部６１は、キャリブレーション処理のうちの第１調整シーケンスを実行する。第１調整シーケンスは、ＤＬ４１に対するキャリブレーションであり、ＤＬ４１及び４２に通常ＣＬＫが入力されてからＦＦ４４へのデータ（ＸＱ）の入力までの遅延時間を１クロックサイクル以内に収めるための処理である。
【0084】
図５は、キャリブレーション回路６（第１調整部６１）による第１調整シーケンスの一例を説明するための図である。
【0085】
第１調整部６１は、第１調整シーケンスにおいて、ＬＳＩ電圧を供給されるＤＬ４２がＨＩＧＨ（例えば“1”）を固定出力するように、ＤＬ４２を設定する。一例として、第１調整部６１は、ＤＬ４２をオフにするためのＰｏｗｅｒＤｏｗｎ信号をＤＬ４２に送出することで、ＤＬ４２にＨＩＧＨを固定出力させる。
【0086】
これにより、ＦＦ４４への入力（ＸＱ）は、ＤＬ４１に入力される通常ＣＬＫにノイズ検知電圧に応じた遅延が付加されたクロック信号ＲＥＳＥＴを反転させたものと一致する。従って、第１調整部６１は、ＦＦ４４から出力されるノイズ検知信号の値“0/1”を参照することで、ＤＬ４１の遅延が１クロックサイクルに収まっているか否かを判定できる。
【0087】
第１調整部６１は、ＦＦ４４からの出力（ノイズ検知信号）に基づき、ＤＬ４１の遅延量を調整するためのＤＬ遅延調整コードをＤＬ４１に送出することで、ＤＬ４１の遅延量を増加させる。ＤＬ遅延調整コードは、例えば、ＤＬ４１の遅延量を増加させるためのコード（ＤＬＣＯＤＥ）である。一例として、ＤＬＣＯＤＥには、“0”以上の整数の値が設定されてよい。例えば、ＤＬＣＯＤＥの値が大きいほど（“1”ずつ増加するにつれて）、ＤＬ４１の遅延量は段階的に増加してよい。
【0088】
図５の（ｉ）に例示するように、第１調整シーケンスの開始時において、ＸＱ（ノイズ検知信号）＝０であれば、ＤＬ４１における遅延は１クロックサイクル以内であると判定できる。この場合、第１調整部６１は、ＤＬ４１の遅延量ができるだけ大きくなるように、ＤＬＣＯＤＥの初期値“0”から、段階的に（“1”ずつ）ＤＬＣＯＤＥの値を増加させていく。
【0089】
図５の（ii）に例示するように、ＤＬＣＯＤＥの値を増加させた結果、ＸＱ＝１に切り替わった場合、ＤＬ４１の遅延は１クロックサイクルを僅かに超えた状態になる。この場合、第１調整部６１は、ＤＬ４１の遅延量（ＤＬＣＯＤＥ）を所定のマージン分減少させて、第１調整シーケンスを終了する。
【0090】
なお、所定のマージンは、例えば、ＤＬＣＯＤＥの増加単位である“1”（１段階の遅延量）であってもよいし、第１調整シーケンスの実施時と運用時との差異を考慮して、“1”よりも大きい値であってもよい。差異としては、例えば、第１調整シーケンスの実施時と運用時とにおけるＤＬ４１（ＬＳＩ１）の温度差等の誤差が挙げられる。
【0091】
以上により、第１調整部６１は、ＤＬ４１の遅延量となるＤＬＣＯＤＥを特定する。なお、第１調整シーケンスの終了の際に、第１調整部６１は、ＤＬ４２へのＰｏｗｅｒＤｏｗｎ信号の送出を停止する。
【0092】
このように、第１調整部６１は、ＤＬ４１の遅延を、１クロックサイクルの中でＤＬ４１の遅延量が最大となるように、キャリブレーションを行なう。これにより、ＤＬ４１及び４２における、電圧に応じた遅延の変化の総量を大きくすることができる。従って、ノイズ検知回路４では、ＤＬ４１の遅延（ＲＥＳＥＴ）と比較されるＤＬ４２の遅延（ＳＥＴ）の僅かな変化による、ＸＱの値の切り替わりを検知できるようになるため、ノイズ検知の精度を向上できる。
【0093】
なお、図５の（iii）に例示するように、第１調整シーケンスの開始時において、ＸＱ＝１である場合、ＤＬ４１における遅延は、１／２クロックサイクル以内であると判定できる。このような場合としては、例えば、通常ＣＬＫのクロック周波数が、ＤＬ４１の遅延量との関係で小さすぎる（通常ＣＬＫが遅すぎる）ケースが挙げられる。この場合、第１調整部６１は、ＤＬＣＯＤＥの値を段階的に（“1”ずつ）増加させればよい。ＤＬＣＯＤＥの値の増加によりＸＱ＝０に切り替わると（図５の（ｉ）参照）、第１調整部６１は、上記（ｉ）及び（ii）を参照して説明した処理を行なう。
【0094】
なお、図５の（iii）に示すように、第１調整シーケンスの開始時にＸＱ＝１となる場合としては、ＤＬ４１における遅延が１クロックサイクルを超えた場合も想定される。しかし、第１調整シーケンスの開始時には遅延量が最小（ＤＬＣＯＤＥ＝“0”）である点、及び、ＬＳＩ１では遅延時間Ｔｒが１クロックサイクル以内となるようにＤＬ４１及び４２が設計される点から、このような想定は除外されてよい。
【0095】
以上のように、第１調整部６１による第１調整シーケンスによれば、ＤＬ４１及び４２への通常ＣＬＫの入力からＦＦ４４へのＸＱの入力までの遅延時間を１クロックサイクル以内に収めることができる。
【0096】
第２調整部６２は、第１調整シーケンスの終了後に、キャリブレーション処理のうちの第２調整シーケンスを実行する。第２調整シーケンスは、ＤＬ４２に対するキャリブレーションであり、ノイズ検知電圧とＬＳＩ電圧とが一致する場合にＤＬ４１の遅延量とＤＬ４２の遅延量とを一致させるための処理である。
【0097】
例えば、第２調整部６２は、第２調整シーケンスにおいて、ＤＬ４２の動作電圧をノイズ検知電圧に設定する。第２調整部６２は、例えば、ノイズ検知電圧供給部３からＤＬ４２にノイズ検知電圧を印加させてもよいし、ＤＬ４２に印加される回路ブロック２からのＬＳＩ電圧をノイズ検知電圧の値に低下させてもよい。
【0098】
また、第２調整部６２は、第１調整シーケンスで特定したＤＬ遅延調整コードをＤＬ４１に出力（設定）するとともに、初期値“0”に設定したＤＬ４２用のＤＬ遅延調整コードをＤＬ４２に出力する。これにより、遅延量が最小であるＤＬ４２からのクロックＳＥＴの立ち上がりが、ＤＬ４１からのクロックＲＥＳＥＴの立ち上がりよりも早くなる（遅延が小さくなる）。従って、ＦＦ４４の出力はＸＱ（ノイズ検知信号）＝１である。
【0099】
第２調整部６２は、ＸＱを参照しながら、ＸＱ＝０となるまで、換言すれば、ＤＬ４１及び４２の遅延が一致するまで、ＤＬ４２に出力するＤＬＣＯＤＥを段階的に（例えば“1”ずつ）増加させていく。
【0100】
そして、第２調整部６２は、ＸＱ＝０となったときのＤＬＣＯＤＥをＤＬ４２の遅延量として特定し、第２調整シーケンスを終了する。なお、第２調整シーケンスの終了の際に、第２調整部６２は、ＤＬ４２に印加する電圧をノイズ検知電圧からＬＳＩ電圧に変更する。
【0101】
以上のように、第２調整部６２による第２調整シーケンスによれば、ＤＬ４１及び４２に同一の電圧が印加された場合における、ＤＬ４２の遅延量とＤＬ４１の遅延量とを一致させることができる。従って、ＤＬ４１及び４２の差異、例えば、ＤＬ４１及び４２の製造誤差、ＬＳＩ１におけるＤＬ４１及び４２の配置等に基づく温度差等の環境誤差等をキャンセルでき、ノイズ検知の精度を向上できる。
【0102】
キャリブレーション回路６は、キャリブレーション処理が終了すると、第１調整シーケンスで特定したＤＬ４１のＤＬＣＯＤＥをＤＬ４１に設定し、第２調整シーケンスで特定したＤＬ４２のＤＬＣＯＤＥをＤＬ４２に設定する。これにより、ノイズ検知回路４とクロック選択回路５との間の同期構成が最適化される。
【0103】
図６は、一実施形態に係るノイズ検知回路４におけるクロック信号の位相関係の一例を示す図である。図６では、同期構成の最適化後における、電源ノイズの発生前後のＣＬＫ、ＲＥＳＥＴ、ＳＥＴ、ＸＱの位相関係の一例を示す。例えば、図６の（Ｉ）は、電源ノイズの発生前（ｔ０よりも前）の位相関係を示し、図６の（II）は、電源ノイズの発生後（ｔ０以降）の位相関係を示す。
【0104】
図６に示すように、（Ｉ）及び（II）の間で、ＣＬＫ、ＲＥＳＥＴの位相関係は変化しない。
【0105】
（Ｉ）において、ＳＥＴがＨＩＧＨになるタイミングは、ＲＥＳＥＴがＨＩＧＨになるタイミングよりも前である。この場合、ＸＱはＨＩＧＨ（“1”）のままとなり、ＦＦ４４には、ＣＬＫがＨＩＧＨになるタイミングでＸＱ＝１が入力される。
【0106】
一方、（II）において、ＳＥＴがＨＩＧＨになるタイミングは、ＲＥＳＥＴがＨＩＧＨになるタイミングよりも後である。この場合、ＸＱはＲＥＳＥＴがＨＩＧＨになるタイミングでＬＯＷ（“0”）となり、ＦＦ４４には、ＣＬＫがＨＩＧＨになるタイミングでＸＱ＝０が入力される。
【0107】
このように、一実施形態に係るＬＳＩ１によれば、周波数を低下させるタイミングを、ｔ１からｔ１’に早めることができる。換言すれば、ノイズの発生から周波数（システムＣＬＫ）の低下まで遅延Ｔｒ（破線）を遅延Ｔｒ’（実線）に短縮することができる。このことは、ノイズ検知電圧Ｖ＿ｎｏｉｓｅをより小さく設定できる（動作限界電圧Ｖ＿ｌｉｍｉｔに対するマージンを小さくできる）ことを意味する。
【0108】
ノイズ検知電圧Ｖ＿ｎｏｉｓｅをより小さく設定できることで、電源ノイズの発生検知を鈍くすることができ、周波数の低下制御の発生頻度が低下するため、ＬＳＩ１の処理性能の低下を抑制できる。また、ノイズ検知電圧Ｖ＿ｎｏｉｓｅと通常電圧Ｖ＿ｎｏｒｍａｌとの差を大きくできるため、ＬＳＩ１の消費電力の増加を抑制できる。
【0109】
【0110】
なお、キャリブレーション回路６は、キャリブレーション処理が終了すると、ＤＬ４１及び４２の各々のＤＬＣＯＤＥの値を、設定保持部６３に格納（保持）してもよい。
【0111】
設定保持部６３は、キャリブレーション回路６又はキャリブレーション回路６の外部の回路が備える記憶領域の一例である。例えば、設定保持部６３は、レジスタであってもよいし、不揮発性のメモリであってもよい。設定保持部６３が不揮発性のメモリである場合、キャリブレーション回路６は、ＬＳＩ１の起動時に、過去に実行されたキャリブレーション処理の結果を利用して、ＤＬＣＯＤＥをＤＬ４１及び４２に設定してもよい。
【0112】
ここで、ＬＳＩ１がＤＶＦＳ動作を行なう場合、回路ブロック２（或る回路領域）に供給されるＬＳＩ電圧及びシステムＣＬＫには、複数の組み合わせが存在することになる。
【0113】
例えば、キャリブレーション回路６は、回路ブロック２（回路領域）に供給されるＬＳＩ電圧及びシステムＣＬＫの組み合わせごとにキャリブレーション処理を行ない、各キャリブレーション処理で特定されるＤＬＣＯＤＥの値を設定記憶部６３に保持してもよい。
【0114】
【0115】
図７に示すように、設定情報６３ａは、例示的に、ノイズ検知電圧、通常ＣＬＫ、ＲＥＦ＿ＤＬＣＯＤＥ、及び、ＣＭＰ＿ＤＬＣＯＤＥの項目を含んでよい。ノイズ検知電圧及び通常ＣＬＫは、回路ブロック２の回路領域に供給されるＬＳＩ電圧に応じたノイズ検知電圧と通常ＣＬＫとの組み合わせである。ＲＥＦ＿ＤＬＣＯＤＥは、ノイズ検知電圧及び通常ＣＬＫの組み合わせにおいて第１調整部６１により特定された、ＤＬ４１のＤＬ調整コードの値である。ＣＭＰ＿ＤＬＣＯＤＥは、ノイズ検知電圧及び通常ＣＬＫの組み合わせにおいて第２調整部６２により特定された、ＤＬ４２のＤＬ調整コードの値である。
【0116】
例えば、キャリブレーション回路６は、ＤＶＦＳ動作により、回路ブロック２のＬＳＩ電圧及び通常ＣＬＫの少なくとも一方の変化に応じて、設定情報６３ａから、変化後のＬＳＩ電圧に応じたノイズ検知電圧と通常ＣＬＫとの組み合わせに対応するエントリを読み出してよい。そして、キャリブレーション回路６は、読み出したエントリ（プロファイル）におけるＲＥＦ＿ＤＬＣＯＤＥをＤＬ４１に設定し、ＣＭＰ＿ＤＬＣＯＤＥをＤＬ４２に設定してよい。
【0117】
これにより、ＬＳＩ１がＤＶＦＳ動作を行なう場合においても、或る回路領域に供給されるＬＳＩ電圧及び通常ＣＬＫの組み合わせごとに、電源ノイズの発生検知から周波数の低下制御までを１クロックサイクル以内に完了させることができる。
【0118】
なお、上述のように、ノイズ検知回路４及びクロック選択回路５は、回路領域ごとに設けられてよい。一方、キャリブレーション回路６は、回路領域ごとに設けられてもよいし、ノイズ検知回路４及びクロック選択回路５の２以上の組み合わせごとに設けられてもよい。キャリブレーション回路６がノイズ検知回路４及びクロック選択回路５の２以上の組み合わせごとに設けられる場合、例えば、設定情報６３ａには、ノイズ検知回路４及びクロック選択回路５の組み合わせを特定するための項目が追加されてもよい。
【0119】
〔Ｃ〕動作例
次に、一実施形態に係るＬＳＩ１における、キャリブレーション回路６によるキャリブレーション処理の動作例を説明する。図８は、一実施形態に係る第１調整部６１の動作例を説明するフローチャートであり、図９は、一実施形態に係る第２調整部６２の動作例を説明するフローチャートである。
次に、一実施形態に係るＬＳＩ１における、キャリブレーション回路６によるキャリブレーション処理の動作例を説明する。図８は、一実施形態に係る第１調整部６１の動作例を説明するフローチャートであり、図９は、一実施形態に係る第２調整部６２の動作例を説明するフローチャートである。
【0120】
〔Ｃ－１〕第１調整シーケンスの一例
以下、図８を参照して、一実施形態に係るキャリブレーション回路６の第１調整部６１の動作例を説明する。
以下、図８を参照して、一実施形態に係るキャリブレーション回路６の第１調整部６１の動作例を説明する。
【0121】
ステップＳ１において、第１調整部６１は、ＤＬ４２（「ＣＭＰ＿ＤＬ」と表記）にＰｏｗｅｒＤｏｗｎ信号を送出し、ＤＬ４２をオフにする。
【0122】
ステップＳ２において、第１調整部６１は、ＤＬ４１に出力するＤＬ遅延調整コード（「ＲＥＦ＿ＤＬＣＯＤＥ」と表記）を初期値“0”に設定する。
【0123】
ステップＳ３において、第１調整部６１は、ＦＦ４４の出力を参照し、設定したＲＥＦ＿ＤＬＣＯＤＥにより動作するＤＬ４１の出力（ＲＥＳＥＴ）に応じたＸＱの値が“0”か否かを判定する。
【0124】
ＸＱ＝０ではない場合（ステップＳ３でＮＯ）、処理がステップＳ４に移行し、ＸＱ＝０である場合（ステップＳ３でＹＥＳ）、処理がステップＳ５に移行する。
【0125】
ステップＳ４において、第１調整部６１は、ＲＥＦ＿ＤＬＣＯＤＥに“1”を加算し、ステップＳ３の処理を実行する。
【0126】
ステップＳ５において、第１調整部６１は、ＲＥＦ＿ＤＬＣＯＤＥに“1”を加算し、ステップＳ６の処理を実行する。
【0127】
ステップＳ６において、第１調整部６１は、ＸＱの値が“1”か否かを判定する。
【0128】
ＸＱ＝１ではない場合（ステップＳ６でＮＯ）、処理がステップＳ５に移行し、ＸＱ＝１である場合（ステップＳ６でＹＥＳ）、処理がステップＳ７に移行する。
【0129】
ステップＳ７において、第１調整部６１は、ＲＥＦ＿ＤＬＣＯＤＥからマージン（「MARGIN」と表記）を減算した結果を、ＤＬ４１に設定するＤＬ遅延調整コードとして特定する。
【0130】
ステップＳ８において、第１調整部６１は、ＤＬ４２へのＰｏｗｅｒＤｏｗｎ信号の送出を停止（ＰｏｗｅｒＤｏｗｎを解除）することでＤＬ４２をオンにし、処理が終了する。
【0131】
〔Ｃ－２〕第２調整シーケンスの一例
次に、図９を参照して、一実施形態に係るキャリブレーション回路６の第２調整部６２の動作例を説明する。
次に、図９を参照して、一実施形態に係るキャリブレーション回路６の第２調整部６２の動作例を説明する。
【0132】
ステップＳ１１において、キャリブレーション回路６の第２調整部６２は、ＤＬ４２の駆動電圧をノイズ検知電圧に設定する。
【0133】
ステップＳ１２において、第２調整部６２は、ＲＥＦ＿ＤＬＣＯＤＥに、第１調整シーケンスにおいて特定したＤＬ遅延調整コード（「ｒｅｆ＿ｄｌｃｏｄｅ＿１ｃｙｃ」と表記）を設定する。
【0134】
ステップＳ１３において、第２調整部６２は、ＤＬ４２のＤＬ遅延調整コード（「ＣＭＰ＿ＤＬＣＯＤＥ」と表記）に初期値“0”を設定する。なお、ステップＳ１２及びＳ１３は逆順でもよい。また、図８のステップＳ７の時点でＤＬ４１にＲＥＦ＿ＤＬＣＯＤＥが適用されていれば、ステップＳ１２の処理は省略されてもよい。
【0135】
ステップＳ１４において、第２調整部６２は、ＸＱの値が“0”か否かを判定する。
【0136】
ＸＱ＝０ではない場合（ステップＳ１４でＮＯ）、処理がステップＳ１５に移行し、ＸＱ＝０である場合（ステップＳ１４でＹＥＳ）、処理がステップＳ１６に移行する。
【0137】
ステップＳ１５において、第２調整部６２は、ＣＭＰ＿ＤＬＣＯＤＥに“1”を加算し、ステップＳ１４の処理を実行する。
【0138】
ステップＳ１６において、第２調整部６２は、ＤＬ４２の駆動電圧をＬＳＩ電圧に設定し、処理が終了する。なお、第２調整部６２は、ステップＳ１４でＹＥＳとなったときのＣＭＰ＿ＤＬＣＯＤＥを、ＤＬ４２に設定するＤＬ遅延調整コードとして特定する。
【0139】
〔Ｄ〕その他
上述した実施形態に係る技術は、以下のように変形、変更して実施することができる。
上述した実施形態に係る技術は、以下のように変形、変更して実施することができる。
【0140】
例えば、図６に示すキャリブレーション回路６が備える第１調整部６１及び第２調整部６２は、併合してもよく、それぞれ分割してもよい。また、ノイズ検知回路４及びクロック選択回路５の各々の回路構成は、図６に例示する構成に限定されるものではなく、任意の組み合わせで併合してもよく、それぞれ分割してもよいし、同様の機能を有する他の回路構成に置き換えられてもよい。
【0141】
また、第１調整部６１及び第２調整部６２は、第１調整シーケンス及び第２調整シーケンスの各々において、ＤＬ遅延調整コードを“0”から増加させるものとしたが、これに限定されるものではない。例えば、第１調整部６１及び第２調整部６２は、第１調整シーケンス及び第２調整シーケンスの少なくとも一方において、ＤＬ遅延調整コードを最大値から減少させていき、遅延量が１クロックサイクル内に収まるときのＤＬ遅延調整コードを特定してもよい。
【0142】
〔Ｅ〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
以上の実施形態に関し、さらに以下の付記を開示する。
【0143】
（付記１）
クロック信号に同期して動作する集積回路に入力される電力におけるノイズの発生有無を示す検知信号を出力する検知回路と、
第１クロック周波数を有する第１クロック信号を前記集積回路に出力し、前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力するクロック周波数制御回路と、を備え、
前記検知回路は、
前記第１クロック信号を前記集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を出力する第１遅延回路と、
前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を出力する第２遅延回路と、
前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記検知信号を出力する検知信号出力回路と、を備える、
クロック周波数調整回路。
クロック信号に同期して動作する集積回路に入力される電力におけるノイズの発生有無を示す検知信号を出力する検知回路と、
第１クロック周波数を有する第１クロック信号を前記集積回路に出力し、前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力するクロック周波数制御回路と、を備え、
前記検知回路は、
前記第１クロック信号を前記集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を出力する第１遅延回路と、
前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を出力する第２遅延回路と、
前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記検知信号を出力する検知信号出力回路と、を備える、
クロック周波数調整回路。
【0144】
（付記２）
前記検知信号出力回路は、
前記第１遅延クロック信号の立ち上がりのタイミングが、前記第２遅延クロック信号の立ち上がりのタイミングよりも早いか否かに応じた比較結果を出力する比較回路と、
前記比較結果を前記第１クロック信号に同期したタイミングで出力する出力回路と、を備える、
付記１に記載のクロック周波数調整回路。
前記検知信号出力回路は、
前記第１遅延クロック信号の立ち上がりのタイミングが、前記第２遅延クロック信号の立ち上がりのタイミングよりも早いか否かに応じた比較結果を出力する比較回路と、
前記比較結果を前記第１クロック信号に同期したタイミングで出力する出力回路と、を備える、
付記１に記載のクロック周波数調整回路。
【0145】
（付記３）
前記第１遅延回路及び前記第２遅延回路の各々において、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する調整回路、を備える、
付記１又は付記２に記載のクロック周波数調整回路。
前記第１遅延回路及び前記第２遅延回路の各々において、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する調整回路、を備える、
付記１又は付記２に記載のクロック周波数調整回路。
【0146】
（付記４）
前記調整回路は、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内で最大となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する、
付記３に記載のクロック周波数調整回路。
前記調整回路は、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内で最大となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する、
付記３に記載のクロック周波数調整回路。
【0147】
（付記５）
前記調整回路は、
前記第１遅延回路及び前記第２遅延回路の各々の遅延量を、前記閾値電圧と前記第１クロック周波数との組み合わせごとに記憶領域に保持し、
前記集積回路の動作電圧及び前記第１クロック周波数のうちの少なくとも一方の変化に応じて、前記集積回路の動作電圧に応じた閾値電圧と前記第１クロック周波数との組み合わせに対応する遅延量を、前記記憶領域から読み出して前記第１遅延回路及び前記第２遅延回路に設定する、
付記３又は付記４に記載のクロック周波数調整回路。
前記調整回路は、
前記第１遅延回路及び前記第２遅延回路の各々の遅延量を、前記閾値電圧と前記第１クロック周波数との組み合わせごとに記憶領域に保持し、
前記集積回路の動作電圧及び前記第１クロック周波数のうちの少なくとも一方の変化に応じて、前記集積回路の動作電圧に応じた閾値電圧と前記第１クロック周波数との組み合わせに対応する遅延量を、前記記憶領域から読み出して前記第１遅延回路及び前記第２遅延回路に設定する、
付記３又は付記４に記載のクロック周波数調整回路。
【0148】
（付記６）
検知回路とクロック周波数制御回路とを備えるクロック周波数調整回路におけるクロック周波数調整方法であって、
前記検知回路は、
前記クロック周波数制御回路から入力される第１クロック周波数を有する第１クロック信号をクロック信号に同期して動作する集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を、第１遅延回路から出力し、
前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を第２遅延回路から出力し、
検知信号出力回路から、前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記集積回路に入力される電力におけるノイズの発生有無を示す検知信号を出力し、
前記クロック周波数制御回路は、
前記第１クロック信号を前記集積回路に出力し、
前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力する、
クロック周波数調整方法。
検知回路とクロック周波数制御回路とを備えるクロック周波数調整回路におけるクロック周波数調整方法であって、
前記検知回路は、
前記クロック周波数制御回路から入力される第１クロック周波数を有する第１クロック信号をクロック信号に同期して動作する集積回路の動作電圧に応じて遅延させた第１遅延クロック信号を、第１遅延回路から出力し、
前記第１クロック信号を前記動作電圧よりも低い閾値電圧に応じて遅延させた第２遅延クロック信号を第２遅延回路から出力し、
検知信号出力回路から、前記第１遅延クロック信号及び前記第２遅延クロック信号の位相の比較結果に基づき、前記集積回路に入力される電力におけるノイズの発生有無を示す検知信号を出力し、
前記クロック周波数制御回路は、
前記第１クロック信号を前記集積回路に出力し、
前記検知回路から入力される前記検知信号が前記ノイズの発生を示す場合に、前記第１クロック信号に代えて、前記第１クロック周波数よりも低い第２クロック周波数を有する第２クロック信号を前記集積回路に出力する、
クロック周波数調整方法。
【0149】
（付記７）
前記検知信号出力回路は、
前記第１遅延クロック信号の立ち上がりのタイミングが前記第２遅延クロック信号の立ち上がりのタイミングよりも早いか否かに応じた比較結果を比較回路から出力し、
前記比較結果を前記第１クロック信号に同期したタイミングで出力回路から出力する、
付記６に記載のクロック周波数調整方法。
前記検知信号出力回路は、
前記第１遅延クロック信号の立ち上がりのタイミングが前記第２遅延クロック信号の立ち上がりのタイミングよりも早いか否かに応じた比較結果を比較回路から出力し、
前記比較結果を前記第１クロック信号に同期したタイミングで出力回路から出力する、
付記６に記載のクロック周波数調整方法。
【0150】
（付記８）
前記クロック周波数調整回路が備える調整回路は、前記第１遅延回路及び前記第２遅延回路の各々において、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する、
付記６又は付記７に記載のクロック周波数調整方法。
前記クロック周波数調整回路が備える調整回路は、前記第１遅延回路及び前記第２遅延回路の各々において、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する、
付記６又は付記７に記載のクロック周波数調整方法。
【0151】
（付記９）
前記調整回路は、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内で最大となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する、
付記８に記載のクロック周波数調整方法。
前記調整回路は、前記第１クロック信号を前記閾値電圧に応じて遅延させる際の遅延が前記第１クロック周波数のクロックサイクル内で最大となるように、前記第１遅延回路及び前記第２遅延回路の各々の遅延量を調整する、
付記８に記載のクロック周波数調整方法。
【0152】
（付記１０）
前記調整回路は、
前記第１遅延回路及び前記第２遅延回路の各々の遅延量を、前記閾値電圧と前記第１クロック周波数との組み合わせごとに記憶領域に保持し、
前記集積回路の動作電圧及び前記第１クロック周波数のうちの少なくとも一方の変化に応じて、前記集積回路の動作電圧に応じた閾値電圧と前記第１クロック周波数との組み合わせに対応する遅延量を、前記記憶領域から読み出して前記第１遅延回路及び前記第２遅延回路に設定する、
付記８又は付記９に記載のクロック周波数調整方法。
前記調整回路は、
前記第１遅延回路及び前記第２遅延回路の各々の遅延量を、前記閾値電圧と前記第１クロック周波数との組み合わせごとに記憶領域に保持し、
前記集積回路の動作電圧及び前記第１クロック周波数のうちの少なくとも一方の変化に応じて、前記集積回路の動作電圧に応じた閾値電圧と前記第１クロック周波数との組み合わせに対応する遅延量を、前記記憶領域から読み出して前記第１遅延回路及び前記第２遅延回路に設定する、
付記８又は付記９に記載のクロック周波数調整方法。
【符号の説明】
【0153】
１ ＬＳＩ
２ 回路ブロック
３ ノイズ検知電圧供給部
４ ノイズ検知回路
４１、４２ ＤＬ（Delay Line）
４３ ＳＲ（Set Reset）回路
４４ ＦＦ（Flip Flop）
５ クロック選択回路
５１ａ、５１ｂ クロック発生源
５２ 選択回路
６ キャリブレーション回路
６１ 第１調整部
６２ 第２調整部
６３ 設定保持部
６３ａ 設定情報
２ 回路ブロック
３ ノイズ検知電圧供給部
４ ノイズ検知回路
４１、４２ ＤＬ（Delay Line）
４３ ＳＲ（Set Reset）回路
４４ ＦＦ（Flip Flop）
５ クロック選択回路
５１ａ、５１ｂ クロック発生源
５２ 選択回路
６ キャリブレーション回路
６１ 第１調整部
６２ 第２調整部
６３ 設定保持部
６３ａ 設定情報
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】