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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024032656
(43)【公開日】2024-03-12
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H01L 21/336 20060101AFI20240305BHJP
H01L 29/786 20060101ALI20240305BHJP
H01L 21/8238 20060101ALI20240305BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 618C
H01L29/78 618Z
H01L29/78 617K
H01L27/092 A
H01L29/78 301H
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023114645
(22)【出願日】2023-07-12
(31)【優先権主張番号】10-2022-0108595
(32)【優先日】2022-08-29
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 永權
(72)【発明者】
【氏名】姜 明吉
(72)【発明者】
【氏名】金 洞院
(72)【発明者】
【氏名】朴 範▲ちん▼
(72)【発明者】
【氏名】全 仁雨
(72)【発明者】
【氏名】鄭 秀眞
【テーマコード（参考）】
5F048
5F110
5F140
【Ｆターム（参考）】
5F048AC03
5F048BA01
5F048BB05
5F048BB09
5F048BB11
5F048BB12
5F048BD06
5F048BF07
5F048BG13
5F110AA02
5F110BB11
5F110CC10
5F110DD05
5F110DD12
5F110EE03
5F110EE04
5F110EE09
5F110EE14
5F110EE32
5F110FF01
5F110FF02
5F110FF03
5F110FF09
5F110GG02
5F110GG03
5F110GG04
5F110GG30
5F110HJ01
5F110HJ12
5F110NN22
5F110NN23
5F110NN24
5F110NN25
5F110QQ04
5F110QQ05
5F140AA01
5F140AB03
5F140AC36
5F140BA03
5F140BA05
5F140BB05
5F140BB06
5F140BD01
5F140BD11
5F140BD12
5F140BD13
5F140BF04
5F140BF05
5F140BF07
5F140BF10
5F140BF11
5F140BF14
5F140BF15
5F140BF17
5F140BF20
5F140BG03
5F140BG08
5F140BG11
5F140BG12
5F140BG14
5F140BH06
5F140BJ27
5F140BK18
5F140CB04
(57)【要約】
【課題】電気的特性が向上した半導体素子を提供する。
【解決手段】本発明の実施形態に係る半導体素子は、第１方向に延びる活性領域を含む基板、上記基板上において上記活性領域と交差して第２方向に延びるゲート電極層、上記活性領域上において、上記基板の上面に垂直な第３方向に沿って互いに離隔して上記活性領域から順次に配置され、上記ゲート電極層によって囲まれる複数のチャネル層、上記ゲート電極層の上記第１方向に沿った両側面上に配置されるゲートスペーサ層、及び上記ゲート電極層の両側において上記活性領域上に配置され、上記複数のチャネル層と連結されるソース／ドレイン領域を含み、上記複数のチャネル層のうち最上部のチャネル層は、上記第１方向に沿って互いに分離されて上記ゲートスペーサ層の下にそれぞれ配置されるチャネル部を含む。
【選択図】図２
【解決手段】本発明の実施形態に係る半導体素子は、第１方向に延びる活性領域を含む基板、上記基板上において上記活性領域と交差して第２方向に延びるゲート電極層、上記活性領域上において、上記基板の上面に垂直な第３方向に沿って互いに離隔して上記活性領域から順次に配置され、上記ゲート電極層によって囲まれる複数のチャネル層、上記ゲート電極層の上記第１方向に沿った両側面上に配置されるゲートスペーサ層、及び上記ゲート電極層の両側において上記活性領域上に配置され、上記複数のチャネル層と連結されるソース／ドレイン領域を含み、上記複数のチャネル層のうち最上部のチャネル層は、上記第１方向に沿って互いに分離されて上記ゲートスペーサ層の下にそれぞれ配置されるチャネル部を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１方向に延びる活性領域を含む基板と、
前記基板上において前記活性領域と交差して第２方向に延びるゲート電極層と、
前記活性領域上において、前記基板の上面に垂直な第３方向に沿って互いに離隔して前記活性領域から順次に配置され、前記ゲート電極層によって囲まれる複数のチャネル層と、
前記ゲート電極層の前記第１方向に沿った両側面上に配置されるゲートスペーサ層と、
前記ゲート電極層の両側において前記活性領域上に配置され、前記複数のチャネル層と連結されるソース／ドレイン領域と、を含み、
前記複数のチャネル層のうち最上部のチャネル層は、前記第１方向に沿って互いに分離されて前記ゲートスペーサ層の下にそれぞれ配置されるチャネル部を含む、半導体素子。
前記基板上において前記活性領域と交差して第２方向に延びるゲート電極層と、
前記活性領域上において、前記基板の上面に垂直な第３方向に沿って互いに離隔して前記活性領域から順次に配置され、前記ゲート電極層によって囲まれる複数のチャネル層と、
前記ゲート電極層の前記第１方向に沿った両側面上に配置されるゲートスペーサ層と、
前記ゲート電極層の両側において前記活性領域上に配置され、前記複数のチャネル層と連結されるソース／ドレイン領域と、を含み、
前記複数のチャネル層のうち最上部のチャネル層は、前記第１方向に沿って互いに分離されて前記ゲートスペーサ層の下にそれぞれ配置されるチャネル部を含む、半導体素子。
【請求項2】
前記チャネル部は、前記ゲートスペーサ層の側面よりも前記ゲート電極層に向かって突出した、請求項１に記載の半導体素子。
【請求項3】
前記複数のチャネル層と前記ゲート電極層との間に配置されるゲート誘電層をさらに含み、
前記チャネル部において、前記ゲート電極層に向かう内側面は前記ゲート誘電層で覆われた、請求項１に記載の半導体素子。
前記チャネル部において、前記ゲート電極層に向かう内側面は前記ゲート誘電層で覆われた、請求項１に記載の半導体素子。
【請求項4】
前記ゲート電極層は、前記第１方向に沿って前記チャネル部の間で第１長さを有し、前記複数のチャネル層のうち、前記最上部のチャネル層の下のチャネル層の上面上において前記第１長さより長い第２長さを有する、請求項１に記載の半導体素子。
【請求項5】
前記第１方向に沿った断面において、前記ゲート電極層は、前記最上部のチャネル層の上部から前記最上部のチャネル層の下に延びる形状を有する、請求項１乃至４のいずれか１項に記載の半導体素子。
【請求項6】
第１領域において第１方向に延びるように配置される第１活性領域、及び第２領域において前記第１方向に延びるように配置される第２活性領域を含む基板と、
前記第１領域上において前記第１活性領域と交差して第２方向に延びる第１ゲート構造物と、
前記第２領域上において前記第２活性領域と交差して前記第２方向に延びる第２ゲート構造物と、
前記第１活性領域上において、前記基板の上面に垂直な第３方向に沿って互いに離隔して前記第１活性領域から順次に配置され、前記第１ゲート構造物によって囲まれる第１～第３チャネル層と、
前記第２活性領域上において、前記第３方向に沿って互いに離隔して前記第２活性領域から順次に配置され、前記第２ゲート構造物によって囲まれる第４～第６チャネル層と、を含み、
前記第３チャネル層は、前記第１ゲート構造物の下で前記第１方向に沿って互いに離隔して配置されるチャネル部を含む、半導体素子。
前記第１領域上において前記第１活性領域と交差して第２方向に延びる第１ゲート構造物と、
前記第２領域上において前記第２活性領域と交差して前記第２方向に延びる第２ゲート構造物と、
前記第１活性領域上において、前記基板の上面に垂直な第３方向に沿って互いに離隔して前記第１活性領域から順次に配置され、前記第１ゲート構造物によって囲まれる第１～第３チャネル層と、
前記第２活性領域上において、前記第３方向に沿って互いに離隔して前記第２活性領域から順次に配置され、前記第２ゲート構造物によって囲まれる第４～第６チャネル層と、を含み、
前記第３チャネル層は、前記第１ゲート構造物の下で前記第１方向に沿って互いに離隔して配置されるチャネル部を含む、半導体素子。
【請求項7】
前記第６チャネル層は、前記第２ゲート構造物の下で前記第１方向に沿って延びる一つの層で配置される、請求項６に記載の半導体素子。
【請求項8】
第１方向に延びる活性領域を含む基板と、
前記基板上において前記活性領域と交差して第２方向に延びるゲート構造物と、
前記活性領域上において、前記基板の上面に垂直な第３方向に沿って互いに離隔して前記活性領域から順次に配置され、前記ゲート構造物によって囲まれる第１～第３チャネル層を含み、
前記第３チャネル層は、前記ゲート構造物の前記第１方向に沿った端部の下にそれぞれ配置されるチャネル部を含む、半導体素子。
前記基板上において前記活性領域と交差して第２方向に延びるゲート構造物と、
前記活性領域上において、前記基板の上面に垂直な第３方向に沿って互いに離隔して前記活性領域から順次に配置され、前記ゲート構造物によって囲まれる第１～第３チャネル層を含み、
前記第３チャネル層は、前記ゲート構造物の前記第１方向に沿った端部の下にそれぞれ配置されるチャネル部を含む、半導体素子。
【請求項9】
前記チャネル部は、前記ゲート構造物の垂直中心軸から前記第１方向に沿った外側にそれぞれ位置する、請求項８に記載の半導体素子。
【請求項10】
前記チャネル部のそれぞれは、前記第１方向において、前記第１及び第２チャネル層の長さの半分よりも短い長さを有する、請求項８又は９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子に関する。
【背景技術】
【0002】
半導体素子に対する高性能、高速化及び／又は多機能化等に対する要求が増加するにつれて、半導体素子の集積度が増加している。半導体素子の高集積化傾向に対応した微細パターンの半導体素子を製造するにあたり、微細な幅又は離隔距離を有するパターンを実現することが求められる。また、平面型（ｐｌａｎａｒ）ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）のサイズ縮小による動作特性の限界を克服するために、三次元構造のチャネルを備えるＦｉｎＦＥＴを含む半導体素子を開発するための努力がなされている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が達成しようとする技術的課題の一つは、電気的特性が向上した半導体素子を提供することである。
【課題を解決するための手段】
【0004】
例示的な実施形態に係る半導体素子は、第１方向に延びる活性領域を含む基板、上記基板上において上記活性領域と交差して第２方向に延びるゲート電極層、上記活性領域上において、上記基板の上面に垂直な第３方向に沿って互いに離隔して上記活性領域から順次に配置され、上記ゲート電極層によって囲まれる複数のチャネル層、上記ゲート電極層の上記第１方向に沿った両側面上に配置されるゲートスペーサ層、及び上記ゲート電極層の両側において上記活性領域上に配置され、上記複数のチャネル層と連結されるソース／ドレイン領域を含み、上記複数のチャネル層のうち最上部のチャネル層は、上記第１方向に沿って互いに分離されて上記ゲートスペーサ層の下にそれぞれ配置されるチャネル部を含むことができる。
【0005】
例示的な実施形態に係る半導体素子は、第１領域において第１方向に延びるように配置される第１活性領域及び第２領域において上記第１方向に延びるように配置される第２活性領域を含む基板、上記第１領域上において上記第１活性領域と交差して第２方向に延びる第１ゲート構造物、上記第２領域上において上記第２活性領域と交差して上記第２方向に延びる第２ゲート構造物、上記第１活性領域上において、上記基板の上面に垂直な第３方向に沿って互いに離隔して上記第１活性領域から順次に配置され、上記第１ゲート構造物によって囲まれる第１～第３チャネル層、及び上記第２活性領域上において、上記第３方向に沿って互いに離隔して上記第２活性領域から順次に配置され、上記第２ゲート構造物によって囲まれる第４～第６チャネル層を含み、上記第３チャネル層は、上記第１ゲート構造物の下で上記第１方向に沿って互いに離隔して配置されるチャネル部を含むことができる。
【0006】
例示的な実施形態に係る半導体素子は、第１方向に延びる活性領域を含む基板、上記基板上において上記活性領域と交差して第２方向に延びるゲート構造物、及び上記活性領域上において、上記基板の上面に垂直な第３方向に沿って互いに離隔して上記活性領域から順次に配置され、上記ゲート構造物によって囲まれる第１～第３チャネル層を含み、上記第３チャネル層は、上記ゲート構造物の上記第１方向に沿った端部の下にそれぞれ配置されるチャネル部を含むことができる。
【発明の効果】
【0007】
最上部のチャネル層が一部除去されてチャネル部を含む形態を有することにより、寄生キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）を減少させて電気的特性が向上した半導体素子を提供することができる。
【0008】
本発明の多様かつ有益な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
【図面の簡単な説明】
【0009】
【図1】例示的な実施形態に係る半導体素子を示す平面図である。
【図2】例示的な実施形態に係る半導体素子を示す断面図である。
【図3】例示的な実施形態に係る半導体素子を示す部分拡大図である。
【図4a】例示的な実施形態に係る半導体素子を示す部分拡大図である。
【図4b】例示的な実施形態に係る半導体素子を示す部分拡大図である。
【図4c】例示的な実施形態に係る半導体素子を示す部分拡大図である。
【図5】例示的な実施形態に係る半導体素子を示す平面図である。
【図6】例示的な実施形態に係る半導体素子を示す断面図である。
【図7a】例示的な実施形態に係る半導体素子を示す断面図である。
【図7b】例示的な実施形態に係る半導体素子を示す断面図である。
【図8】例示的な実施形態に係る半導体素子を示す断面図である。
【図9】例示的な実施形態に係る半導体素子を示す断面図である。
【図10a】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図10b】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図10c】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図10d】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図10e】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図10f】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図10g】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図10h】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図10i】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図11a】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図11b】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【図11c】例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。
【発明を実施するための形態】
【0010】
以下、添付の図面を参照し、本発明の好ましい実施形態について次のように説明する。以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」等の用語は図面符号で表記され、別途の指示がない限り、図面を基準として称するものと理解することができる。
【0011】
図１は、例示的な実施形態に係る半導体素子を示す平面図である。
【0012】
図２は、例示的な実施形態に係る半導体素子を示す断面図である。図２は、図１の半導体素子を切断線Ｉ－Ｉ’及びＩＩ－ＩＩ’に沿って切断した断面を示す。説明の便宜上、図１では、半導体素子の一部の構成要素のみを示している。
【0013】
【0014】
図１～図３を参照すると、半導体素子１００は、活性領域１０５を含む基板１０１、活性領域１０５上に互いに垂直に離隔して配置される第１～第４チャネル層１４１、１４２、１４３、１４４をそれぞれ含むチャネル構造物１４０、活性領域１０５と交差して延び、ゲート電極層１６５をそれぞれ含むゲート構造物１６０、チャネル構造物１４０と接触するソース／ドレイン領域１５０、及びソース／ドレイン領域１５０に連結されるコンタクトプラグ１８０を含むことができる。半導体素子１００は、カバー絶縁層１０７、素子分離層１１０、及び層間絶縁層１９０をさらに含むことができる。ゲート構造物１６０のそれぞれは、ゲート誘電層１６２及びゲートスペーサ層１６４をさらに含むことができる。
【0015】
半導体素子１００では、活性領域１０５がフィン（ｆｉｎ）構造を有し、ゲート電極層１６５が活性領域１０５とチャネル構造物１４０との間、チャネル構造物１４０の第１～第４チャネル層１４１、１４２、１４３、１４４の間、及びチャネル構造物１４０上に配置されることができる。これにより、半導体素子１００は、ゲートオールアラウンド（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）型の電界効果トランジスタであるＭＢＣＦＥＴＴＭ（マルチブリッジチャネルＦＥＴ（Ｍｕｌｔｉ Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ ＦＥＴ））構造のトランジスタを含むことができる。
【0016】
基板１０１は、ｘ方向及びｙ方向に延びる上面を有することができる。基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、又はＩＩ－ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体はシリコン、ゲルマニウム又はシリコン－ゲルマニウムを含むことができる。基板１０１は、バルクウエハ、エピタキシャル層、ＳＯＩ（シリコンオンインシュレータ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ））層、又はＳｅＯＩ（セミコンダクタオンインシュレータ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ））層などで提供されてもよい。
【0017】
基板１０１は、上部に配置される活性領域１０５を含むことができる。活性領域１０５は、基板１０１内において素子分離層１１０によって定義され、第１方向、例えば、ｘ方向に延びるように配置されることができる。但し、説明方式によって、活性領域１０５を基板１０１とは別途の構成として説明することも可能である。活性領域１０５は素子分離層１１０上に一部突出して、活性領域１０５の上面は素子分離層１１０の上面よりも高いレベルに位置することができる。活性領域１０５は、基板１０１の一部からなってもよく、基板１０１から成長したエピタキシャル層を含んでもよい。但し、ゲート構造物１６０の両側では活性領域１０５の一部がリセスされてリセス領域が形成され、上記リセス領域にソース／ドレイン領域１５０が配置されることができる。
【0018】
例示的な実施形態において、活性領域１０５は不純物を含むウェル（ｗｅｌｌ）領域を含んでもよく、含まなくてもよい。例えば、ｐ型トランジスタ（ｐＦＥＴ）の場合、上記ウェル領域は、リン（Ｐ）、ヒ素（Ａｓ）、又はアンチモン（Ｓｂ）のようなｎ型不純物を含むことができ、ｎ型トランジスタ（ｎＦＥＴ）の場合、上記ウェル領域は、ホウ素（Ｂ）、ガリウム（Ｇａ）、又はインジウム（Ｉｎ）のようなｐ型不純物を含むことができる。上記ウェル領域は、例えば、活性領域１０５の上面から所定の深さに位置することができる。
【0019】
素子分離層１１０は、基板１０１内において活性領域１０５を定義することができる。素子分離層１１０は、例えば、シャロートレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）工程によって形成されることができる。素子分離層１１０は、活性領域１０５の上面を露出させることができ、上部を一部露出させることもできる。一部の実施形態において、素子分離層１１０は、活性領域１０５に隣接するほど、高いレベルを有するように屈曲した上面を有することができる。素子分離層１１０は絶縁物質からなることができる。素子分離層１１０は、例えば、酸化物、窒化物又はそれらの組み合わせであってもよい。
【0020】
チャネル構造物１４０は、活性領域１０５がゲート構造物１６０と交差する領域において、活性領域１０５上に配置されることができる。チャネル構造物１４０のそれぞれは、ｚ方向に互いに離隔して配置される複数のチャネル層である第１～第４チャネル層１４１、１４２、１４３、１４４を含むことができる。第１～第４チャネル層１４１、１４２、１４３、１４４は、活性領域１０５から順次に配置されることができる。チャネル構造物１４０はソース／ドレイン領域１５０と連結されることができる。
【0021】
第１～第４チャネル層１４１、１４２、１４３、１４４のうち最上部に配置される第４チャネル層１４４は、中心を含む一部が除去された形態を有することができる。第４チャネル層１４４は、ｘ方向に沿って互いに分離され、離隔したチャネル部１４４Ｐ１、１４４Ｐ２を含むことができる。チャネル部１４４Ｐ１、１４４Ｐ２は、ｘ方向に沿った断面において、ゲート構造物１６０の両側の縁領域又は端部の下にそれぞれ位置することができる。チャネル部１４４Ｐ１、１４４Ｐ２は、互いに実質的に同じレベルに位置することができる。第４チャネル層１４４は、ゲート構造物１６０の延長方向に垂直なｘ方向に沿った中心を含む領域が除去された形態を有し、上記除去領域はｙ方向に沿って延びることができる。これにより、チャネル部１４４Ｐ１、１４４Ｐ２も活性領域１０５上に位置しながらｙ方向に沿って延びる形態を有することができる。チャネル部１４４Ｐ１、１４４Ｐ２は、ゲート構造物１６０の垂直中心軸からｘ方向に沿って外側にそれぞれ配置されることができる。チャネル部１４４Ｐ１、１４４Ｐ２は、ゲート電極層１６５のｘ方向に沿った中心領域と垂直に重ならなくてもよい。
【0022】
チャネル部１４４Ｐ１、１４４Ｐ２は、外側面がソース／ドレイン領域１５０と接触し、内側面がゲート誘電層１６２で覆われることができる。チャネル部１４４Ｐ１、１４４Ｐ２には、上記内側面に隣接した領域に沿ってトランジスタの機能上のチャネル領域が形成されることができる。但し、一部の実施形態において、コンタクトプラグ１８０のリセスされた深さ、チャネル部１４４Ｐ１、１４４Ｐ２の残存形態などに応じて、第４チャネル層１４４は実質的にトランジスタのチャネル領域として機能しないこともある。
【0023】
チャネル部１４４Ｐ１、１４４Ｐ２は、ゲートスペーサ層１６４の下に配置されることができ、カバー絶縁層１０７の下にそれぞれ配置されることができる。それぞれのチャネル部１４４Ｐ１、１４４Ｐ２において、上面の少なくとも一部はカバー絶縁層１０７と接触することができ、下面の少なくとも一部は内部のスペーサ層１３０と接触することができる。一部の実施形態において、カバー絶縁層１０７が省略されることができ、この場合、チャネル部１４４Ｐ１、１４４Ｐ２はゲートスペーサ層１６４と接触することができる。
【0024】
図３に示すように、チャネル部１４４Ｐ１、１４４Ｐ２はそれぞれｘ方向に沿って第１長さＬ１を有することができる。第１長さＬ１は、以下の第１～第３チャネル層１４１、１４２、１４３の第２長さＬ２より短くてもよい。例えば、第１長さＬ１は、第２長さＬ２の半分より短くてもよく、例えば、第２長さＬ２の約１％～３０％の範囲であってもよい。チャネル部１４４Ｐ１、１４４Ｐ２は、ゲートスペーサ層１６４の内側面よりもゲート電極層１６５に向かって突出した形態を有することができる。チャネル部１４４Ｐ１、１４４Ｐ２は、隣接する内部スペーサ層１３０の内側面からゲート電極層１６５に向かって第３長さＬ３だけ突出した形態を有することができる。但し、第３長さＬ３の相対的なサイズは、実施形態において様々に変更されてもよい。
【0025】
チャネル構造物１４０において、第１～第３チャネル層１４１、１４２、１４３は、ｘ方向においてゲート構造物１６０の長さと同一又は類似の第２長さＬ２を有することができ、ｙ方向において活性領域１０５の幅と同一又は小さい幅を有することができる。ｙ方向に沿った断面において、第１～第３チャネル層１４１、１４２、１４３のうち下部に配置されたチャネル層は、上部に配置されたチャネル層と同一又はそれより大きい幅を有することができる。このように、最上部の第４チャネル層１４４は一部が除去された形態を有するため、半導体素子１００の寄生キャパシタンスが減少でき、これによりＡＣ性能が向上し、電力特性が向上することができる。また、このようなキャパシタンスの減少によって、チャネル構造物１４０のｘ方向に沿った長さの最小化が可能であり得る。
【0026】
一つのチャネル構造物１４０をなすチャネル層の個数及び形状は、実施形態において様々に変更されてもよい。一部の実施形態において、チャネル構造物１４０は、活性領域１０５に近いチャネル層であるほど、ｘ方向における長さが増加する形状を有することもできる。例示的な実施形態において、第１～第４チャネル層１４１、１４２、１４３、１４４の側面の形状及び相対的な幅及び長さは様々に変更されてもよく、図２に示す形態に限定されるものではない。
【0027】
チャネル構造物１４０は半導体物質からなることができ、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうち少なくとも一つを含むことができる。チャネル構造物１４０は、例えば、活性領域１０５と同じ物質からなることができる。一部の実施形態において、チャネル構造物１４０は、ソース／ドレイン領域１５０と隣接する領域に位置する不純物領域を含むこともできる。
【0028】
ソース／ドレイン領域１５０は、ゲート構造物１６０の両側において活性領域１０５の上部を一部リセスしたリセス領域に配置されることができる。ソース／ドレイン領域１５０は、チャネル構造物１４０の第１～第４チャネル層１４１、１４２、１４３、１４４のそれぞれのｘ方向に沿った外側面を覆うように配置されることができる。ソース／ドレイン領域１５０の上面は、チャネル構造物１４０上のゲート電極層１６５の下面と同一又は類似の高さに位置することができ、上記高さは実施形態において様々に変更されることができる。ソース／ドレイン領域１５０は、半導体物質、例えば、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）のうち少なくとも一つを含むことができ、不純物をさらに含むことができる。
【0029】
内部スペーサ層１３０は、ｚ方向に沿って第１～第４チャネル層１４１、１４２、１４３、１４４の間においてゲート電極層１６５と並んで配置されることができる。ゲート電極層１６５は、内部スペーサ層１３０によってソース／ドレイン領域１５０と安定的に離隔し、電気的に分離されることができる。内部スペーサ層１３０は、ゲート電極層１６５と対向する内側面がゲート電極層１６５に向かって内側に凸に丸みを帯びた形状を有することができるが、これに限定されるものではない。内部スペーサ層１３０は、酸化物、窒化物及び酸窒化物からなることができ、特に低誘電率膜からなることができる。但し、実施形態に応じて、内部スペーサ層１３０は省略されてもよい。
【0030】
ゲート構造物１６０は、活性領域１０５及びチャネル構造物１４０上において活性領域１０５及びチャネル構造物１４０と交差して第２方向、例えば、ｙ方向に延びるように配置されることができる。ゲート構造物１６０のゲート電極層１６５と交差する活性領域１０５及び／又はチャネル構造物１４０には、トランジスタの機能上のチャネル領域が形成されることができる。ゲート構造物１６０のそれぞれは、ゲート電極層１６５、ゲート電極層１６５と第１～第４チャネル層１４１、１４２、１４３、１４４の間のゲート誘電層１６２、及びゲート電極層１６５の側面上のゲートスペーサ層１６４を含むことができる。例示的な実施形態において、ゲート構造物１６０のそれぞれは、ゲート電極層１６５の上面上のキャッピング層をさらに含むことができる。あるいは、ゲート構造物１６０上の層間絶縁層１９０の一部はゲートキャッピング層と称することができる。
【0031】
ゲート誘電層１６２は、活性領域１０５とゲート電極層１６５との間、及びチャネル構造物１４０とゲート電極層１６５との間に配置されることができ、ゲート電極層１６５の面のうち少なくとも一部を覆うように配置されることができる。例えば、ゲート誘電層１６２は、ゲート電極層１６５の最上部面を除くすべての面を囲むように配置されることができる。ゲート誘電層１６２は、ゲート電極層１６５とゲートスペーサ層１６４との間に延びることができるが、これに限定されるものではない。ゲート誘電層１６２は、酸化物、窒化物又は高誘電率（ｈｉｇｈ－ｋ）物質を含むことができる。上記高誘電率物質は、シリコン酸化膜（ＳｉＯ２）より高い誘電定数（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）を有する誘電物質を意味することができる。上記高誘電率物質は、例えば、アルミニウム酸化物（Ａｌ２Ｏ３）、タンタル酸化物（Ｔａ２Ｏ３）、チタン酸化物（ＴｉＯ２）、イットリウム酸化物（Ｙ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、ジルコニウムシリコン酸化物（ＺｒＳｉｘＯｙ）、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、ランタン酸化物（Ｌａ２Ｏ３）、ランタンアルミニウム酸化物（ＬａＡｌｘＯｙ）、ランタンハフニウム酸化物（ＬａＨｆｘＯｙ）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）、及びプラセオジム酸化物（Ｐｒ２Ｏ３）のうちいずれか一つであってもよい。実施形態に応じて、ゲート誘電層１６２は多層膜からなってもよい。
【0032】
ゲート電極層１６５は、活性領域１０５上において第１～第４チャネル層１４１、１４２、１４３、１４４の間を充填しながら、チャネル構造物１４０上に延びて配置されることができる。ゲート電極層１６５は、ゲート誘電層１６２によって第１～第４チャネル層１４１、１４２、１４３、１４４から離隔することができる。
【0033】
ゲート電極層１６５は、ｘ方向に沿った断面において、第４チャネル層１４４の上部から第４チャネル層１４４のチャネル部１４４Ｐ１、１４４Ｐ２の間に沿って第３チャネル層１４３に向かって下に延びることができる。ゲート電極層１６５は、ｘ方向に沿った断面において、ゲート誘電層１６２と共にチャネル部１４４Ｐ１、１４４Ｐ２の内側面の間に延びることができる。本実施形態において、ゲート電極層１６５において、チャネル部１４４Ｐ１、１４４Ｐ２の上記内側面の間での長さは、第３チャネル層１４３の上面上において長さより短くてもよい。図２に示すように、ｘ方向に沿った断面において、ゲート電極層１６５は、ｚ方向に離隔した複数の領域を含むことができる。上記領域のうち、最上部の領域の下面は、ソース／ドレイン領域１５０の上面及び第４チャネル層１４４の上面より低いレベルに位置することができる。
【0034】
ゲート電極層１６５は導電性物質を含むことができ、例えば、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、又はタングステン窒化膜（ＷＮ）のような金属窒化物、及び／又はアルミニウム（Ａｌ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）などの金属物質、あるいはドープされた（ｄｏｐｅｄ）ポリシリコンのような半導体物質を含むことができる。実施形態に応じて、ゲート電極層１６５は２つ以上の多重層で構成されてもよい。
【0035】
ゲートスペーサ層１６４は、チャネル構造物１４０上において、ゲート電極層１６５の両側面上に配置されることができる。ゲートスペーサ層１６４は、ソース／ドレイン領域１５０とゲート電極層１６５を絶縁させることができる。ゲートスペーサ層１６４は、実施形態に応じて、多層構造で構成されてもよい。ゲートスペーサ層１６４は、酸化物、窒化物及び酸窒化物からなることができ、特に低誘電率膜からなることができる。
【0036】
カバー絶縁層１０７は、ゲートスペーサ層１６４と第４チャネル層１４４との間に配置されることができる。カバー絶縁層１０７は絶縁物質を含むことができ、例えば、酸化物、窒化物及び酸窒化物からなることができる。但し、実施形態に応じて、カバー絶縁層１０７は省略されるか、又はゲートスペーサ層１６４との境界が区分されないこともある。
【0037】
層間絶縁層１９０は、ソース／ドレイン領域１５０及びゲート構造物１６０を覆い、素子分離層１１０を覆うように配置されることができる。層間絶縁層１９０は、酸化物、窒化物及び酸窒化物のうち少なくとも一つを含むことができ、例えば、低誘電率物質を含むことができる。実施形態に応じて、層間絶縁層１９０は複数の絶縁層を含むことができる。
【0038】
コンタクトプラグ１８０は、層間絶縁層１９０を貫通してソース／ドレイン領域１５０と連結されることができ、ソース／ドレイン領域１５０に電気的な信号を印加することができる。コンタクトプラグ１８０は、アスペクト比に応じて下部の幅が上部の幅よりも狭くなる傾斜した側面を有することができるが、これに限定されるものではない。コンタクトプラグ１８０は上部から、例えば、チャネル構造物１４０の最上部の第４チャネル層１４４の下面よりも下に延びることができるが、これに限定されるものではない。一部の実施形態において、コンタクトプラグ１８０は、ソース／ドレイン領域１５０をリセスすることなく、ソース／ドレイン領域１５０の上面に沿って接触するように配置されることもできる。
【0039】
コンタクトプラグ１８０のそれぞれは、下面を含む下端に位置する金属シリサイド層を含むことができ、コンタクトプラグ１８０の側面をなしながら上記金属シリサイド層の上面上に延びるバリア層をさらに含むことができる。上記バリア層は、例えば、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、又はタングステン窒化膜（ＷＮ）のような金属窒化物を含むことができる。コンタクトプラグ１８０は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）などの金属物質を含むことができる。例示的な実施形態において、コンタクトプラグ１８０を構成する導電層の個数及び配置形態は様々に変更されてもよい。ゲート電極層１６５上にもコンタクトプラグのような配線構造物がさらに配置されてもよく、コンタクトプラグ１８０上にはコンタクトプラグ１８０と連結される配線構造物がさらに配置されてもよい。
【0040】
【0041】
【0042】
図４ａを参照すると、半導体素子１００ａにおいて、第４チャネル層１４４の形状が図３の実施形態と異なることができる。第４チャネル層１４４のチャネル部１４４Ｐ１、１４４Ｐ２のそれぞれは、ｚ方向に沿って上部領域と下部領域とが非対称的な形状を有することができる。例えば、第４チャネル層１４４のチャネル部１４４Ｐ１、１４４Ｐ２のそれぞれは、ｘ方向に沿って上部領域における長さＬ１ｕが下部領域における長さＬ１ｌより長い形状を有することができる。
【0043】
このような形状は、第４チャネル層１４４の中心領域を除去する工程におけるエッチング条件によるものであり得る。例示的な実施形態において、上記上部領域及び上記下部領域の相対的な長さ、上記上部領域及び上記下部領域の境界における形状などは様々に変更されてもよい。
【0044】
図４ｂを参照すると、半導体素子１００ｂの第４チャネル層１４４において、ゲート電極層１６５に向かう内側面の位置は、図３の実施形態と異なることができる。チャネル部１４４Ｐ１、１４４Ｐ２の上記内側面は、ゲートスペーサ層１６４及び／又は内部スペーサ層１３０の内側面と同一又はそれより外側に位置することができる。チャネル部１４４Ｐ１、１４４Ｐ２の上記内側面は、ゲートスペーサ層１６４及び／又は内部スペーサ層１３０に比べて、ゲート電極層１６５に向かって突出していなくてもよい。第４チャネル層１４４のチャネル部１４４Ｐ１、１４４Ｐ２のそれぞれのｘ方向に沿った長さＬ１ｂは、内部スペーサ層１３０の長さと同一又は類似していてもよい。本実施形態において、チャネル部１４４Ｐ１、１４４Ｐ２の間におけるゲート電極層１６５の長さは、第３チャネル層１４３の上面上におけるゲート電極層１６５の長さと実質的に同一又はそれよりも長くてもよい。
【0045】
このような形状は、第４チャネル層１４４の中心領域を除去する工程におけるエッチング条件によるものであり得る。このように、例示的な実施形態において、チャネル部１４４Ｐ１、１４４Ｐ２の内側面が突出するか又は外側にリセスされた形態及び程度は様々に変更されてもよい。また、チャネル部１４４Ｐ１、１４４Ｐ２上のカバー絶縁層１０７の形状も様々に変更されてもよい。
【0046】
図４ｃを参照すると、半導体素子１００ｃにおいて、チャネル構造物１４０ｃは第４チャネル層１４４（図３参照）を含まなくてもよい。本実施形態において、第４チャネル層１４４は全て除去されて残存しなくてもよい。これにより、ゲート誘電層１６２及びゲート電極層１６５は、最上部の内部スペーサ層１３０の上面、ソース／ドレイン領域１５０の側面、及びカバー絶縁層１０７の下面に沿って延びることができる。ゲート電極層１６５は、第４チャネル層１４４が除去された領域である最上部の内部スペーサ層１３０上において最大長さを有することができる。
【0047】
このように、例示的な実施形態において、第４チャネル層１４４は全て除去されてもよく、第４チャネル層１４４が除去された程度は様々に変更されてもよい。
【0048】
図５は、例示的な実施形態に係る半導体素子を示す平面図である。
【0049】
図６は、例示的な実施形態に係る半導体素子を示す断面図である。図６は、図５の半導体素子を切断線ＩＩＩ－ＩＩＩ’及びＩＶ－ＩＶ’に沿って切断した断面図を示す。説明の便宜上、図５では、半導体素子の一部の構成要素のみを示している。
【0050】
図５及び図６を参照すると、半導体素子１００ｄは、第１及び第２領域Ｒ１、Ｒ２を含むことができる。第１及び第２領域Ｒ１、Ｒ２は、互いに隣接又は離隔した領域であってもよい。第１領域Ｒ１には、第１活性領域１０５Ａ、第１ソース／ドレイン領域１５０Ａ、及び第１コンタクトプラグ１８０Ａが配置され、第２領域Ｒ２には、第２活性領域１０５Ｂ、第２ソース／ドレイン領域１５０Ｂ、及び第２コンタクトプラグ１８０Ｂが配置されることができる。ゲート構造物１６０を含むその他の構成は、第１及び第２領域Ｒ１、Ｒ２にそれぞれ配置されることができる。例えば、第１領域Ｒ１はｐＦＥＴが配置された領域であり、第２領域Ｒ２はｎＦＥＴが配置された領域であることができる。他の実施形態において、第１及び第２領域Ｒ１、Ｒ２は、同じ導電型を有しながらも電気的特性の異なるトランジスタが配置される領域であってもよい。
【0051】
第１及び第２活性領域１０５Ａ、１０５Ｂは、不純物を含むウェル（ｗｅｌｌ）領域をそれぞれ含むことができる。例えば、ｐＦＥＴが配置される第１領域Ｒ１の第１活性領域１０５Ａにおいて、上記ウェル領域は、リン（Ｐ）、ヒ素（Ａｓ）、又はアンチモン（Ｓｂ）のようなｎ型不純物を含むことができる。ｎＦＥＴが配置される第２領域Ｒ２の第２活性領域１０５Ｂにおいて、上記ウェル領域は、ホウ素（Ｂ）、ガリウム（Ｇａ）、又はアルミニウム（Ａｌ）のようなｐ型不純物を含むことができる。
【0052】
第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂは同一又は異なる内部構造を有することができる。第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂは互いに異なる物質を含むことができる。例えば、第１ソース／ドレイン領域１５０Ａのゲルマニウム（Ｇｅ）濃度は、第２ソース／ドレイン領域１５０Ｂのゲルマニウム（Ｇｅ）濃度より高くてもよい。例えば、第１ソース／ドレイン領域１５０Ａはシリコンゲルマニウム（ＳｉＧｅ）エピタキシャル層を含み、第２ソース／ドレイン領域１５０Ｂはシリコン（Ｓｉ）エピタキシャル層を含むことができる。一部の実施形態において、第２ソース／ドレイン領域１５０Ｂはシリコンゲルマニウム（ＳｉＧｅ）エピタキシャル層を含まなくてもよい。第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂは、互いに異なる導電型の不純物を含むことができる。例えば、第１ソース／ドレイン領域１５０Ａは上記ｐ型不純物を含み、第２ソース／ドレイン領域１５０Ｂは上記ｎ型不純物を含むことができる。
【0053】
第１及び第２領域Ｒ１、Ｒ２において、チャネル構造物１４０は互いに同じ構造を有することができる。チャネル構造物１４０において、最上部の第４チャネル層１４４は、図１～図３を参照して上述したように、ｘ方向に離隔したチャネル部１４４Ｐ１、１４４Ｐ２を含むことができる。
【0054】
第１及び第２コンタクトプラグ１８０Ａ、１８０Ｂは、互いに異なる深さに第１及び第２ソース／ドレイン領域１５０Ａ、１５０Ｂをそれぞれリセスして配置されることができる。第１コンタクトプラグ１８０Ａは第１ソース／ドレイン領域１５０Ａを第１深さＤ１にリセスし、第２コンタクトプラグ１８０Ｂは第２ソース／ドレイン領域１５０Ｂを第１深さＤ１より小さい第２深さＤ２にリセスして配置されることができる。このようなリセス深さの差は、第１ソース／ドレイン領域１５０Ａと第２ソース／ドレイン領域１５０Ｂとの物質の差異によるものであり得る。本実施形態において、第１コンタクトプラグ１８０Ａが相対的に深くリセスされても、実質的に最上部の第４チャネル層１４４をトランジスタのチャネル領域として利用しないため、半導体素子１００で要求される電気的特性には影響を与えないことができる。これにより、第１コンタクトプラグ１８０Ａの形成工程が相対的に容易になり得る。
【0055】
【0056】
図７ａを参照すると、半導体素子１００ｅの第１及び第２領域Ｒ１、Ｒ２において、チャネル構造物１４０、１４０ｅは互いに異なる構造を有することができる。第１領域Ｒ１においてチャネル構造物１４０の第４チャネル層１４４は、図６の実施形態と同様にチャネル部１４４Ｐ１、１４４Ｐ２を含むことができる。第２領域Ｒ２においてチャネル構造物１４０ｅの第４チャネル層１４４ｅは、第１領域Ｒ１のチャネル構造物１４０とは異なり、一つの層で配置されることができる。第４チャネル層１４４ｅは、チャネル部１４４Ｐ１、１４４Ｐ２を含まず、第１～第３チャネル層１４１、１４２、１４３と同じ形態を有することができる。これにより、第４チャネル層１４４ｅは、上部のゲート電極層１６５のｘ方向に沿った中心領域と垂直に重なることができる。
【0057】
図７ｂを参照すると、半導体素子１００ｆの第１及び第２領域Ｒ１、Ｒ２において、チャネル構造物１４０ｆ、１４０は互いに異なる構造を有することができる。第１領域Ｒ１においてチャネル構造物１４０ｆの第３チャネル層１４３は、上述した第４チャネル層１４４と同様に、互いに離隔したチャネル部１４３Ｐ１、１４３Ｐ２を含むことができる。第２領域Ｒ２においてチャネル構造物１４０の第４チャネル層１４４は、図６の実施形態と同様にチャネル部１４４Ｐ１、１４４Ｐ２を含むことができる。
【0058】
チャネル構造物１４０ｆの第３チャネル層１４３のチャネル部１４３Ｐ１、１４３Ｐ２については、第４チャネル層１４４のチャネル部１４４Ｐ１、１４４Ｐ２に対する説明が同様に適用されることができる。例示的な実施形態において、このようにチャネル部で配置されるチャネル層の個数は様々に変更されてもよい。
【0059】
図７ａ及び図７ｂの実施形態では、第１領域Ｒ１と第２領域Ｒ２の実質的なチャネル層の個数が異なることができる。「実質的なチャネル層」とは、例えば、所定の長さ以上の長さを有するチャネル層又は一つの層で配置されるチャネル層を意味することができる。例えば、第１領域Ｒ１であるｐＦＥＴ領域のトランジスタにおいて所定の長さを有するチャネル層の個数が、第２領域Ｒ２であるｎＦＥＴ領域のトランジスタにおいて所定の長さを有するチャネル層の個数より少なくてもよい。この場合、ｐＦＥＴ領域により半導体素子１００ｅ、１００ｆのキャパシタンス利得（ｃａｐａｃｉｔａｎｃｅ ｇａｉｎ）を確保することができ、第１コンタクトプラグ１８０Ａの形成工程の工程マージンも確保することができる。
【0060】
【0061】
図８を参照すると、半導体素子１００ｇは、図２の実施形態とは異なり、内部スペーサ層１３０を含まなくてもよい。この場合、ソース／ドレイン領域１５０は、内部スペーサ層１３０が省略された領域に拡張した形状を有することができる。ゲート電極層１６５は、ゲート誘電層１６２によってソース／ドレイン領域１５０と離隔することができる。他の実施形態において、ソース／ドレイン領域１５０は、内部スペーサ層１３０が省略された領域に拡張せず、ゲート電極層１６５がｘ方向に沿って拡張して配置されることもできる。
【0062】
このような構造によれば、内部スペーサ層１３０が省略され、ソース／ドレイン領域１５０の成長時にソース／ドレイン領域１５０がより向上した結晶性を有することができる。一部の実施形態において、半導体素子１００ｇの一部のトランジスタでのみ内部スペーサ層１３０が省略されることもできる。
【0063】
図９は、例示的な実施形態に係る半導体素子を示す断面図である。
【0064】
図９を参照すると、半導体素子１００ｈにおいて、ゲート構造物１６０は第１及び第２ゲート構造物１６０Ａ、１６０Ｂを含むことができ、半導体素子１００ｈはライナー層１１２をさらに含むことができる。
【0065】
第１ゲート構造物１６０ａについては、図２を参照して上述した説明を同様に適用することができる。第２ゲート構造物１６０Ｂは、ｘ方向に沿った断面において、垂直中心軸を基準として左右の領域が互いに非対称的な形状を有することができる。第２ゲート構造物１６０Ｂは、トランジスタを構成するゲート構造物であってもよく、又はトランジスタを構成しないダミーゲート構造物であってもよい。
【0066】
第２ゲート構造物１６０Ｂは活性領域１５０の端部と交差することができる。第２ゲート構造物１６０Ｂは、活性領域１５０の端部からｘ方向で素子分離層１１０に向かって外側に突出して配置されることができる。第２ゲート構造物１６０Ｂは、少なくとも一部が素子分離層１１０と接触することができる。第２ゲート構造物１６０Ｂは、素子分離層１１０に向かって下に突出した領域を含むことができる。これにより、第２ゲート構造物１６０Ｂの下端は、第１ゲート構造物１６０Ａの下端より低いレベルに位置することができる。このような第２ゲート構造物１６０Ｂの形状は、第４チャネル層１４４を一部除去する工程の際に、素子分離層１１０の一部が共に除去されることによるものであり得る。第２ゲート構造物１６０Ｂの下端が活性領域１０５の上面から下に延びた深さＤ３は、実施形態において様々に変更されてもよい。
【0067】
第２ゲート構造物１６０Ｂのゲート電極層１６５のそれぞれは、ｘ方向に沿って互いに隣接する内側領域及び外側領域を含むことができる。上記内側領域は、第１ゲート構造物１６０Ａのゲート電極層１６５と類似の形状を有することができる。上記外側領域は、ゲート電極層１６５がｚ方向に沿って連続的に延びる領域であり得る。上記外側領域において、ゲート電極層１６５は、第１～第３チャネル層１４１、１４２、１４３の間の領域と第３チャネル層１４３の上部の領域とが互いに連結された形状を有することができる。ゲート電極層１６５は、上記外側領域において、素子分離層１１０に向かって下に突出した領域を有することができる。
【0068】
第２ゲート構造物１６０Ｂにおいて、素子分離層１１０に隣接したそれぞれの一側のゲートスペーサ層１６４は、チャネル構造物１４０の側面を通過して下に延びることができ、少なくとも一部が素子分離層１１０と接触することができる。第２ゲート構造物１６０Ｂにおいて、ゲート電極層１６５の素子分離層１１０に隣接した側面上には内部スペーサ層１３０が配置されなくてもよい。
【0069】
第２ゲート構造物１６０Ｂによって囲まれるチャネル構造物１４０ｈは、第１ゲート構造物１６０Ａによって囲まれるチャネル構造物１４０の左側領域又は右側領域に対応する形状を有することができる。これにより、チャネル構造物１４０ｈは、第４チャネル層１４４をなすチャネル部１４４Ｐ１、１４４Ｐ２のうちいずれか一つを含むことができ、チャネル構造物１４０ｈの第１～第３チャネル層１４１、１４２、１４３は、ｘ方向に沿って相対的に短く延びる形態を有することができる。チャネル構造物１４０ｈにおいて、ｘ方向に沿った第１～第３チャネル層１４１、１４２、１４３の長さは、第４チャネル層１４４の長さより長くてもよいが、これに限定されるものではない。
【0070】
ライナー層１１２は、素子分離層１１０が位置するトレンチの内側壁に沿って位置することができ、相対的に薄い厚さで延びることができる。ライナー層１１２は、例えば、上記トレンチの形成後に基板１０１の露出した表面をキュアリング（ｃｕｒｉｎｇ）するための層であり得る。ライナー層１１２は、素子分離層１１０とは異なる絶縁性物質を含むことができ、例えば、シリコン窒化物又はシリコン酸窒化物を含むことができる。ライナー層１１２の上端は、第２ゲート構造物１６０Ｂのゲート誘電層１６２と接触することができる。
【0071】
一部の実施形態において、半導体素子１００ｈは、他の実施形態の半導体素子の一領域にさらに配置されることができる。
【0072】
図１０ａ～図１０ｉは、例示的な実施形態に係る半導体素子の製造方法を説明するための工程順序に従って示した図である。図１０ａ～図１０ｉでは、図２の半導体素子を製造するための製造方法の一実施形態について説明する。
【0073】
図１０ａを参照すると、基板１０１上に犠牲層１２０及び第１～第４チャネル層１４１、１４２、１４３、１４４を交互に積層することができる。
【0074】
犠牲層１２０は後続工程を通じて、図２に示すように、第４チャネル層１４４の下のゲート誘電層１６２及びゲート電極層１６５に入れ替わる層であってもよい。犠牲層１２０は、第１～第４チャネル層１４１、１４２、１４３、１４４に対してそれぞれエッチング選択性を有する物質からなることができる。第１～第４チャネル層１４１、１４２、１４３、１４４は犠牲層１２０とは異なる物質を含むことができる。犠牲層１２０及び第１～第４チャネル層１４１、１４２、１４３、１４４は、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうち少なくとも一つを含む半導体物質を含むが、互いに異なる物質を含むことができ、また、不純物を含んでもよく、含まなくてもよい。例えば、犠牲層１２０はシリコンゲルマニウム（ＳｉＧｅ）を含み、第１～第４チャネル層１４１、１４２、１４３、１４４はシリコン（Ｓｉ）を含むことができる。
【0075】
犠牲層１２０及び第１～第４チャネル層１４１、１４２、１４３、１４４は、エピテキシャル成長工程を行うことにより形成されることができる。犠牲層１２０と交互に積層されるチャネル層の層数は、実施形態において様々に変更されてもよい。
【0076】
図１０ｂを参照すると、カバー絶縁層１０７を形成し、犠牲層１２０、第１～第４チャネル層１４１、１４２、１４３、１４４、及び基板１０１を一部除去して活性領域１０５を含む活性構造物を形成し、素子分離層１１０を形成することができる。
【0077】
カバー絶縁層１０７は、第４チャネル層１４４の上面を覆うように形成されることができる。一部の実施形態において、カバー絶縁層１０７は積層された複数の絶縁層を含むことができる。カバー絶縁層１０７の厚さは実施形態において様々に変更されてもよい。
【0078】
上記活性構造物は、活性領域１０５、犠牲層１２０、及び第１～第４チャネル層１４１、１４２、１４３、１４４を含むことができる。上記活性構造物は、一方向、例えば、ｘ方向に延びるライン形態で形成されることができ、ｙ方向で隣接する活性構造物と互いに離隔して形成されることができる。上記活性構造物のｙ方向に沿った側面は互いに共面をなし、一直線上に位置することができる。
【0079】
活性領域１０５、犠牲層１２０、及び第１～第４チャネル層１４１、１４２、１４３、１４４のそれぞれの一部が除去された領域には、絶縁物質を埋め込んだ後、活性領域１０５が突出するように上記絶縁物質を一部除去することにより、素子分離層１１０が形成されることができる。素子分離層１１０の上面は、活性領域１０５の上面よりも低く形成されてもよい。
【0080】
図１０ｃを参照すると、上記活性構造物上に犠牲ゲート構造物２００及びゲートスペーサ層１６４を形成することができる。
【0081】
犠牲ゲート構造物２００のそれぞれは、後続工程を通じて、図２に示すように、チャネル構造物１４０上においてゲート誘電層１６２及びゲート電極層１６５が配置される領域に形成される犠牲構造物であってもよい。犠牲ゲート構造物２００は、上記活性構造物と交差して一方向に延びるライン形態を有することができる。犠牲ゲート構造物２００は、例えば、ｙ方向に延びることができる。犠牲ゲート構造物２００のそれぞれは、順次に積層される第１及び第２犠牲ゲート層２０２、２０５及びマスクパターン層２０６を含むことができる。第１及び第２犠牲ゲート層２０２、２０５は、マスクパターン層２０６を用いてパターニングされることができる。
【0082】
第１及び第２犠牲ゲート層２０２、２０５は、それぞれ絶縁層及び導電層であってもよいが、これに限定されず、第１及び第２犠牲ゲート層２０２、２０５が一つの層で形成されてもよい。例えば、第１犠牲ゲート層２０２はシリコン酸化物を含み、第２犠牲ゲート層２０５はポリシリコンを含むことができる。マスクパターン層２０６は、シリコン酸化物及び／又はシリコン窒化物を含むことができる。
【0083】
ゲートスペーサ層１６４は、犠牲ゲート構造物２００の両側壁上に形成されることができる。ゲートスペーサ層１６４は低誘電率物質からなることができ、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮのうち少なくとも一つを含むことができる。ゲートスペーサ層１６４の形成時に、犠牲ゲート構造物２００及びゲートスペーサ層１６４の外側からカバー絶縁層１０７が除去されることができる。但し、一部の実施形態において、カバー絶縁層１０７は以後の工程段階で除去されてもよい。
【0084】
図１０ｄを参照すると、犠牲ゲート構造物２００から露出した犠牲層１２０及び第１～第４チャネル層１４１、１４２、１４３、１４４を一部除去してリセス領域ＲＣを形成し、犠牲層１２０を一部除去することができる。
【0085】
犠牲ゲート構造物２００及びゲートスペーサ層１６４をマスクとして用いて、露出した犠牲層１２０の一部及び第１～第４チャネル層１４１、１４２、１４３、１４４の一部を除去し、リセス領域ＲＣを形成することができる。これにより、第１～第４チャネル層１４１、１４２、１４３、１４４は、ｘ方向に沿って限定された長さを有するチャネル構造物１４０をなすことができる。
【0086】
犠牲層１２０は、例えば、湿式エッチング工程によってチャネル構造物１４０に対して選択的にエッチングされ、ｘ方向に沿った側面から所定の深さで除去されることができる。犠牲層１２０は、上記のような側面エッチングによって内側に凹んだ側面を有することができる。但し、犠牲層１２０の側面の具体的な形状は、図１０ｄに示したものに限定されない。
【0087】
図１０ｅを参照すると、内部スペーサ層１３０を形成し、リセス領域ＲＣにソース／ドレイン領域１５０を形成することができる。
【0088】
内部スペーサ層１３０は、犠牲層１２０が一部除去された領域に絶縁物質を埋め込み、チャネル構造物１４０の外側に蒸着された上記絶縁物質を除去することにより形成することができる。内部スペーサ層１３０は、ゲートスペーサ層１６４と同じ物質で形成されることができるが、これに限定されるものではない。例えば、内部スペーサ層１３０は、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、及びＳｉＢＮのうち少なくとも一つを含むことができる。
【0089】
ソース／ドレイン領域１５０は、活性領域１０５及びチャネル構造物１４０の側面から、例えば、選択的エピタキシャル工程によって成長して形成されることができる。ソース／ドレイン領域１５０は、インサイチュ（ｉｎ－ｓｉｔｕ）ドーピング又はエックスサイチュ（ｅｘ－ｓｉｔｕ）ドーピングによって不純物を含むことができる。一部の実施形態において、ソース／ドレイン領域１５０は、互いに異なるドーピング元素及び／又はドーピング濃度を有する複数の層を含むことができる。
【0090】
図１０ｆを参照すると、層間絶縁層１９０を形成し、犠牲ゲート構造物２００を除去することができる。
【0091】
層間絶縁層１９０は、犠牲ゲート構造物２００及びソース／ドレイン領域１５０を覆う絶縁膜を形成し、平坦化工程を行い、マスクパターン層２０６を露出させることにより形成されることができる。上記平坦化工程中に、マスクパターン層２０６は少なくとも一部が除去されることができる。
【0092】
犠牲ゲート構造物２００は、ゲートスペーサ層１６４、層間絶縁層１９０、及びチャネル構造物１４０に対して選択的に除去されることができる。犠牲ゲート構造物２００が除去された後、第１犠牲ゲート層２０２の下に形成されていたカバー絶縁層１０７の一部も露出して除去されることができる。これにより、上部ギャップ領域ＵＲが形成されることができ、上部ギャップ領域ＵＲを介して第４チャネル層１４４の上面が露出することができる。
【0093】
図１０ｇを参照すると、マスク層ＭＬを形成し、第４チャネル層１４４のそれぞれの少なくとも一部を除去することができる。
【0094】
マスク層ＭＬは、第４チャネル層１４４を露出させるように層間絶縁層１９０及びゲートスペーサ層１６４上に形成されることができる。マスク層ＭＬは、フォトレジスト層及びハードマスク層のうち少なくとも一つを含むことができる。
【0095】
第４チャネル層１４４は、エッチング工程によって少なくとも一部が除去されて互いに離隔したチャネル部１４４Ｐ１、１４４Ｐ２が形成されることができる。上記エッチング工程は、例えば、乾式エッチング工程であってもよい。上記エッチング工程は、犠牲層１２０に対して選択性を有するように行われ、最上部の犠牲層１２０上の第４チャネル層１４４のみを選択的に少なくとも一部除去することができる。
【0096】
本段階におけるマスク層ＭＬのアライメント形態、上記エッチング工程条件等に応じて、図４ａ～図４ｃの実施形態の半導体素子１００ａ、１００ｂ、１００ｃが製造されることができる。また、図９の実施形態の半導体素子１００ｈの場合、本段階における第４チャネル層１４４の除去工程時に、活性領域１０５の端部に隣接した領域において素子分離層１１０の一部がリセスされることができる。
【0097】
図１０ｈを参照すると、マスク層ＭＬを除去し、犠牲層１２０を除去することができる。
【0098】
犠牲層１２０は、ゲートスペーサ層１６４、層間絶縁層１９０、及びチャネル構造物１４０に対して選択的に除去されることができる。これにより、下部ギャップ領域ＬＲを形成することができる。例えば、犠牲層１２０がシリコンゲルマニウム（ＳｉＧｅ）を含み、チャネル構造物１４０がシリコン（Ｓｉ）を含む場合、犠牲層１２０は湿式エッチング工程を行ってチャネル構造物１４０に対して選択的に除去されることができる。上記除去工程中に、ソース／ドレイン領域１５０は、層間絶縁層１９０及び内部スペーサ層１３０によって保護されることができる。
【0099】
図１０ｉを参照すると、ゲート構造物１６０を形成することができる。
【0100】
ゲート構造物１６０は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを充填するように形成することができる。ゲート誘電層１６２は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲの内表面をコンフォーマルに覆うように形成されることができる。ゲート電極層１６５は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを完全に埋め込むように形成した後、ゲート誘電層１６２及びゲートスペーサ層１６４と共に上部ギャップ領域ＵＲにおいて上部から所定の深さで除去されることができる。このとき、層間絶縁層１９０の一部も共に除去されることができるが、これに限定されるものではない。これにより、ゲート誘電層１６２、ゲート電極層１６５、及びゲートスペーサ層１６４をそれぞれ含むゲート構造物１６０が形成されることができる。
【0101】
次に、図２を共に参照すると、コンタクトプラグ１８０を形成することができる。
【0102】
まず、ゲート構造物１６０上に層間絶縁層１９０をさらに形成することができる。層間絶縁層１９０をパターニングしてソース／ドレイン領域１５０を露出させるコンタクトホールを形成することができる。次に、上記コンタクトホール内に導電性物質を充填してコンタクトプラグ１８０を形成することができる。
【0103】
具体的に、上記コンタクトホール内にバリア層を形成する物質を蒸着した後、シリサイド工程を行い、下端にシリサイド層のような金属－半導体化合物層を形成することができる。次に、上記コンタクトホールを充填するように導電性物質を蒸着して、コンタクトプラグ１８０を形成することができる。これにより、図１～図３の半導体素子１００が製造されることができる。
【0104】
図１１ａ～図１１ｃは、例示的な実施形態に係る半導体素子の製造方法を説明するために、工程順序に従って示した図である。図１１ａ～図１１ｃでは、図２の半導体素子を製造するための製造方法の一実施形態について説明する。
【0105】
図１１ａを参照すると、基板１０１上に犠牲層１２０及び第１～第４チャネル層１４１、１４２、１４３、１４４を交互に積層し、マスク層ＭＬａを形成した後、第４チャネル層１４４の一部を除去することができる。
【0106】
犠牲層１２０及び第１～第４チャネル層１４１、１４２、１４３、１４４は、図１０ａを参照して上述したものと同じ工程で形成することができる。マスク層ＭＬａは、第４チャネル層１４４が除去されるべき領域、例えば、ゲート電極層１６５（図２参照）に対応する領域を露出させるようにパターニングされて形成されることができる。第４チャネル層１４４は、露出した領域から一部が除去されて複数の層をなすことができる。上記除去工程は、例えば、乾式エッチング工程を含むことができる。
【0107】
図１１ｂを参照すると、カバー絶縁層１０７ａを形成し、活性領域１０５を含む活性構造物及び素子分離層１１０を形成した後、犠牲ゲート構造物２００及びゲートスペーサ層１６４を形成することができる。
【0108】
カバー絶縁層１０７ａは、第４チャネル層１４４の間の領域及び上面を覆うように形成されることができる。一部の実施形態において、カバー絶縁層１０７は積層された複数の絶縁層を含むことができる。
【0109】
上記活性構造物及び素子分離層１１０は、図１０ｂを参照して上述したものと同じ工程で形成することができる。犠牲ゲート構造物２００及びゲートスペーサ層１６４は、図１０ｃを参照して上述したものと同じ工程で形成することができる。犠牲ゲート構造物２００は、第４チャネル層１４４が除去された領域上に形成されることができる。
【0110】
【0111】
次に、図１０ｅを参照して上述したように、内部スペーサ層１３０を形成し、リセス領域ＲＣにソース／ドレイン領域１５０を形成し、図１０ｆを参照して上述したように、層間絶縁層１９０を形成し、犠牲ゲート構造物２００を除去することができる。次に、図１０ｈを参照して上述したように、犠牲層１２０を除去した後、図１０ｉを参照して上述したように、ゲート構造物１６０を形成した後、コンタクトプラグ１８０を形成することができる。これにより、図１～図３の半導体素子１００が製造されることができる。
【0112】
本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定されるものとする。よって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野における通常の知識を有する者により様々な形態の置換、変形及び変更、そして実施形態の組み合わせが可能であり、これも本発明の範囲に属すると言える。
【符号の説明】
【0113】
１０１：基板
１０５：活性領域
１０７：カバー絶縁層
１１０：素子分離層
１２０：犠牲層
１３０：内部スペーサ層
１４０：チャネル構造物
１４１、１４２、１４３、１４４：第１～第４チャネル層
１４４Ｐ１、１４４Ｐ２：チャネル部
１５０：ソース／ドレイン領域
１６０：ゲート構造物
１６２：ゲート誘電層
１６４：ゲートスペーサ層
１６５：ゲート電極層
１８０：コンタクトプラグ
１９０：層間絶縁層
１０５：活性領域
１０７：カバー絶縁層
１１０：素子分離層
１２０：犠牲層
１３０：内部スペーサ層
１４０：チャネル構造物
１４１、１４２、１４３、１４４：第１～第４チャネル層
１４４Ｐ１、１４４Ｐ２：チャネル部
１５０：ソース／ドレイン領域
１６０：ゲート構造物
１６２：ゲート誘電層
１６４：ゲートスペーサ層
１６５：ゲート電極層
１８０：コンタクトプラグ
１９０：層間絶縁層
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図4c】
【図5】
【図6】
【図7a】
【図7b】
【図8】
【図9】
【図10a】
【図10b】
【図10c】
【図10d】
【図10e】
【図10f】
【図10g】
【図10h】
【図10i】
【図11a】
【図11b】
【図11c】