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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024032669
(43)【公開日】2024-03-12
(54)【発明の名称】半導体パッケージ
(51)【国際特許分類】
H01L 25/07 20060101AFI20240305BHJP
【ＦＩ】
H01L25/08 C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023128342
(22)【出願日】2023-08-07
(31)【優先権主張番号】10-2022-0108654
(32)【優先日】2022-08-29
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】李 仁
(72)【発明者】
【氏名】金 兌 泳
(57)【要約】 （修正有）
【課題】複数の半導体チップを含む半導体パッケージを提供する。
【解決手段】半導体パッケージ１０００は、ベース基板２１０と、ベース基板上に実装された第１半導体チップ１１０と、第１半導体チップ上に実装された第２半導体チップ１２０と、を備え、第１半導体チップは、第１方向に第１ピッチ間隔を有して第２方向に第２ピッチ間隔を有するように配列された第１導電性連結構造体を含み、第２半導体チップは、第１方向に第１ピッチ間隔を有して第２方向に第２ピッチ間隔を有するように配列された第２導電性連結構造体を含み、第１導電性連結構造体は、第１電源連結構造体１１５Ｐ、第１接地連結構造体１１５Ｇ及び第１ダミー構造体１１５Ｄを含み、第１電源連結構造体のうち、第１方向に隣接する２つの第１電源連結構造体間及び第２方向に隣接する２つの第１電源連結構造体間には、第１接地連結構造体又は第１ダミー構造体が配置される。
【選択図】図３
【解決手段】半導体パッケージ１０００は、ベース基板２１０と、ベース基板上に実装された第１半導体チップ１１０と、第１半導体チップ上に実装された第２半導体チップ１２０と、を備え、第１半導体チップは、第１方向に第１ピッチ間隔を有して第２方向に第２ピッチ間隔を有するように配列された第１導電性連結構造体を含み、第２半導体チップは、第１方向に第１ピッチ間隔を有して第２方向に第２ピッチ間隔を有するように配列された第２導電性連結構造体を含み、第１導電性連結構造体は、第１電源連結構造体１１５Ｐ、第１接地連結構造体１１５Ｇ及び第１ダミー構造体１１５Ｄを含み、第１電源連結構造体のうち、第１方向に隣接する２つの第１電源連結構造体間及び第２方向に隣接する２つの第１電源連結構造体間には、第１接地連結構造体又は第１ダミー構造体が配置される。
【選択図】図３
【特許請求の範囲】
【請求項1】
ベース基板と、
前記ベース基板上に実装され、第１基板と、前記第１基板を貫通し、第１方向に第１ピッチ間隔を有して前記第１方向に直交する第２方向に第２ピッチ間隔を有するように配列された第１導電性連結構造体とを含む第１半導体チップと、
前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通し、前記第１方向に前記第１ピッチ間隔を有して前記第２方向に前記第２ピッチ間隔を有するように配列された第２導電性連結構造体とを含む第２半導体チップと、を備え、
前記第１導電性連結構造体は、第１電源連結構造体、第１接地連結構造体、及び第１ダミー構造体を含み、
前記第１電源連結構造体のうちの前記第１方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第１電源連結構造体のうちの前記第２方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置されることを特徴とする半導体パッケージ。
前記ベース基板上に実装され、第１基板と、前記第１基板を貫通し、第１方向に第１ピッチ間隔を有して前記第１方向に直交する第２方向に第２ピッチ間隔を有するように配列された第１導電性連結構造体とを含む第１半導体チップと、
前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通し、前記第１方向に前記第１ピッチ間隔を有して前記第２方向に前記第２ピッチ間隔を有するように配列された第２導電性連結構造体とを含む第２半導体チップと、を備え、
前記第１導電性連結構造体は、第１電源連結構造体、第１接地連結構造体、及び第１ダミー構造体を含み、
前記第１電源連結構造体のうちの前記第１方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第１電源連結構造体のうちの前記第２方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置されることを特徴とする半導体パッケージ。
【請求項2】
前記第１電源連結構造体は、前記第１半導体チップの第１電源回路パターンに電気的に連結され、
前記第１接地連結構造体は、前記第１半導体チップの第１接地回路パターンに電気的に連結され、
前記第１ダミー構造体は、前記第１電源回路パターン及び前記第１接地回路パターンから電気的に絶縁されることを特徴とする請求項１に記載の半導体パッケージ。
前記第１接地連結構造体は、前記第１半導体チップの第１接地回路パターンに電気的に連結され、
前記第１ダミー構造体は、前記第１電源回路パターン及び前記第１接地回路パターンから電気的に絶縁されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項3】
前記第１電源連結構造体の各々は、前記第１基板を貫通する第１電源貫通電極、前記第１電源貫通電極の上部に連結された第１電源上部パッド、及び前記第１電源貫通電極の下部に連結された第１電源下部パッドを含み、
前記第１接地連結構造体の各々は、前記第１基板を貫通する第１接地貫通電極、前記第１接地貫通電極の上部に連結された第１接地上部パッド、及び前記第１接地貫通電極の下部に連結された第１接地下部パッドを含み、
前記第１ダミー連結構造体の各々は、前記第１基板を貫通する第１ダミー貫通電極、前記第１ダミー貫通電極の上部に連結された第１ダミー上部パッド、及び前記第１ダミー貫通電極の下部に連結された第１ダミー下部パッドを含むことを特徴とする請求項１に記載の半導体パッケージ。
前記第１接地連結構造体の各々は、前記第１基板を貫通する第１接地貫通電極、前記第１接地貫通電極の上部に連結された第１接地上部パッド、及び前記第１接地貫通電極の下部に連結された第１接地下部パッドを含み、
前記第１ダミー連結構造体の各々は、前記第１基板を貫通する第１ダミー貫通電極、前記第１ダミー貫通電極の上部に連結された第１ダミー上部パッド、及び前記第１ダミー貫通電極の下部に連結された第１ダミー下部パッドを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項4】
前記第２導電性連結構造体は、第２電源連結構造体、第２接地連結構造体、及び第２ダミー構造体を含み、
前記第２電源連結構造体は、前記第１電源連結構造体又は前記第１ダミー構造体に前記第３方向に整列され、
前記第２接地連結構造体は、前記第１接地連結構造体又は前記第１ダミー構造体に前記第３方向に整列されることを特徴とする請求項１に記載の半導体パッケージ。
前記第２電源連結構造体は、前記第１電源連結構造体又は前記第１ダミー構造体に前記第３方向に整列され、
前記第２接地連結構造体は、前記第１接地連結構造体又は前記第１ダミー構造体に前記第３方向に整列されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項5】
前記第２電源連結構造体のうちの前記第１方向に隣接する２つの第２電源連結構造体間には、前記第２接地連結構造体のうちのいずれか１つ又は前記第２ダミー構造体のうちのいずれか１つが配置され、
前記第２電源連結構造体のうちの前記第２方向に隣接する２つの第２電源連結構造体間には、前記第２接地連結構造体のうちのいずれか１つ又は前記第２ダミー構造体のうちのいずれか１つが配置されることを特徴とする請求項４に記載の半導体パッケージ。
前記第２電源連結構造体のうちの前記第２方向に隣接する２つの第２電源連結構造体間には、前記第２接地連結構造体のうちのいずれか１つ又は前記第２ダミー構造体のうちのいずれか１つが配置されることを特徴とする請求項４に記載の半導体パッケージ。
【請求項6】
前記第２電源連結構造体の半分以上は、前記第１電源連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結され、
前記第２接地連結構造体の半分以上は、前記第１接地連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結されることを特徴とする請求項４に記載の半導体パッケージ。
前記第２接地連結構造体の半分以上は、前記第１接地連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結されることを特徴とする請求項４に記載の半導体パッケージ。
【請求項7】
前記第２導電性連結構造体のレイアウトは、前記第１導電性連結構造体のレイアウトと同一であることを特徴とする請求項４に記載の半導体パッケージ。
【請求項8】
前記第１半導体チップの前記第１方向への長さは、前記第２半導体チップの前記第１方向への長さと同一であり、
前記第１半導体チップの前記第２方向への長さは、前記第２半導体チップの前記第２方向への長さと同一であり、
前記第２半導体チップは、前記第１半導体チップのエッジから前記第１方向に第１オフセット距離ほど突出し、
前記第１オフセット距離は、前記第１ピッチ間隔の２倍であることを特徴とする請求項７に記載の半導体パッケージ。
前記第１半導体チップの前記第２方向への長さは、前記第２半導体チップの前記第２方向への長さと同一であり、
前記第２半導体チップは、前記第１半導体チップのエッジから前記第１方向に第１オフセット距離ほど突出し、
前記第１オフセット距離は、前記第１ピッチ間隔の２倍であることを特徴とする請求項７に記載の半導体パッケージ。
【請求項9】
前記第２導電性連結構造体のレイアウトは、前記第１導電性連結構造体のレイアウトと回転対称であることを特徴とする請求項４に記載の半導体パッケージ。
【請求項10】
前記第１半導体チップの前記第１方向への長さは、前記第２半導体チップの前記第１方向への長さと同一であり、
前記第１半導体チップの前記第２方向への長さは、前記第２半導体チップの前記第２方向への長さと同一であり、
前記第２半導体チップは、前記第１半導体チップのエッジから前記第１方向に第１オフセット距離ほど突出し、
前記第１オフセット距離は、前記第１ピッチ間隔と同一であることを特徴とする請求項９に記載の半導体パッケージ。
前記第１半導体チップの前記第２方向への長さは、前記第２半導体チップの前記第２方向への長さと同一であり、
前記第２半導体チップは、前記第１半導体チップのエッジから前記第１方向に第１オフセット距離ほど突出し、
前記第１オフセット距離は、前記第１ピッチ間隔と同一であることを特徴とする請求項９に記載の半導体パッケージ。
【請求項11】
前記第１導電性連結構造体のレイアウトにおいて、前記第１方向及び前記第２方向に交差する対角方向に配列された構造体は、同種の構造体であるか、前記第１電源連結構造体のうちの一部と前記第１ダミー構造体のうちの一部との組み合わせであるか、又は前記第１接地連結構造体のうちの一部と前記第１ダミー構造体のうちの他の一部との組み合わせであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項12】
前記第１導電性連結構造体と前記第２導電性連結構造体との間に配置された導電性バンプを更に含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項13】
前記第１半導体チップは、
前記第１基板を貫通して前記第１半導体チップの第１入出力回路パターンに電気的に連結される第１入出力連結構造体と、
前記第１基板を貫通して前記第１入出力回路パターンから電気的に絶縁される第１入出力ダミー構造体と、を更に含み、
前記第２半導体チップは、
前記第２基板を貫通して前記第２半導体チップの第２入出力回路パターンに電気的に連結される第２入出力連結構造体と、
前記第２基板を貫通して前記第２入出力回路パターンから電気的に絶縁される第２入出力ダミー構造体と、を更に含み、
前記第１入出力連結構造体は、前記ベース基板の第１チャネルパッドに電気的に連結され、
前記第２入出力連結構造体は、前記第１入出力ダミー構造体を通じて前記ベース基板の第２チャネルパッドに電気的に連結されることを特徴とする請求項１に記載の半導体パッケージ。
前記第１基板を貫通して前記第１半導体チップの第１入出力回路パターンに電気的に連結される第１入出力連結構造体と、
前記第１基板を貫通して前記第１入出力回路パターンから電気的に絶縁される第１入出力ダミー構造体と、を更に含み、
前記第２半導体チップは、
前記第２基板を貫通して前記第２半導体チップの第２入出力回路パターンに電気的に連結される第２入出力連結構造体と、
前記第２基板を貫通して前記第２入出力回路パターンから電気的に絶縁される第２入出力ダミー構造体と、を更に含み、
前記第１入出力連結構造体は、前記ベース基板の第１チャネルパッドに電気的に連結され、
前記第２入出力連結構造体は、前記第１入出力ダミー構造体を通じて前記ベース基板の第２チャネルパッドに電気的に連結されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項14】
前記第１入出力連結構造体、前記第１入出力ダミー構造体、前記第２入出力連結構造体、及び前記第２入出力ダミー構造体は、それぞれ前記第２方向に配列され、
前記第１入出力ダミー構造体は、前記第１入出力連結構造体から前記第１方向に離隔され、
前記第２入出力ダミー構造体は、前記第２入出力連結構造体から前記第１方向に離隔されることを特徴とする請求項１３に記載の半導体パッケージ。
前記第１入出力ダミー構造体は、前記第１入出力連結構造体から前記第１方向に離隔され、
前記第２入出力ダミー構造体は、前記第２入出力連結構造体から前記第１方向に離隔されることを特徴とする請求項１３に記載の半導体パッケージ。
【請求項15】
前記第１入出力連結構造体及び前記第１入出力ダミー構造体は、前記第１半導体チップの中心部に配置され、
前記第１導電性連結構造体は、前記第１半導体チップの中心部を挟んで、前記第１方向に離隔される前記第１半導体チップの第１エッジ部及び第２エッジ部に配置されることを特徴とする請求項１４に記載の半導体パッケージ。
前記第１導電性連結構造体は、前記第１半導体チップの中心部を挟んで、前記第１方向に離隔される前記第１半導体チップの第１エッジ部及び第２エッジ部に配置されることを特徴とする請求項１４に記載の半導体パッケージ。
【請求項16】
ベース基板と、
前記ベース基板上に実装され、第１基板と、前記第１基板を貫通して互いに直交する第１方向及び第２方向に配列された第１導電性連結構造体とを含む第１半導体チップと、
前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通して前記第１方向及び前記第２方向に配列された第２導電性連結構造体とを含む第２半導体チップと、を備え、
前記第１導電性連結構造体は、第１電源連結構造体、第１接地連結構造体、及び第１ダミー構造体を含み、
前記第１電源連結構造体の各々から前記第１方向に第１距離にある構造体は、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、
前記第１電源連結構造体の各々から前記第２方向に第２距離にある構造体は、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、
前記第１接地連結構造体の各々から前記第１方向に前記第１距離にある構造体は、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、
前記第１接地連結構造体の各々から前記第２方向に前記第２距離にある構造体は、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、
前記第２導電性連結構造体は、
前記第１電源連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結される第２電源連結構造体と、
前記第１接地連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結される第２接地連結構造体と、
第２ダミー構造体と、を含むことを特徴とする半導体パッケージ。
前記ベース基板上に実装され、第１基板と、前記第１基板を貫通して互いに直交する第１方向及び第２方向に配列された第１導電性連結構造体とを含む第１半導体チップと、
前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通して前記第１方向及び前記第２方向に配列された第２導電性連結構造体とを含む第２半導体チップと、を備え、
前記第１導電性連結構造体は、第１電源連結構造体、第１接地連結構造体、及び第１ダミー構造体を含み、
前記第１電源連結構造体の各々から前記第１方向に第１距離にある構造体は、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、
前記第１電源連結構造体の各々から前記第２方向に第２距離にある構造体は、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、
前記第１接地連結構造体の各々から前記第１方向に前記第１距離にある構造体は、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、
前記第１接地連結構造体の各々から前記第２方向に前記第２距離にある構造体は、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、
前記第２導電性連結構造体は、
前記第１電源連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結される第２電源連結構造体と、
前記第１接地連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結される第２接地連結構造体と、
第２ダミー構造体と、を含むことを特徴とする半導体パッケージ。
【請求項17】
前記第１半導体チップの前記第１方向への長さは、前記第２半導体チップの前記第１方向への長さと同一であり、
前記第１半導体チップの前記第２方向への長さは、前記第２半導体チップの前記第２方向への長さと同一であり、
前記第２半導体チップは、前記第１半導体チップのエッジから前記第１方向に第１オフセット距離ほど突出し、
前記第１導電性連結構造体は、前記第１方向に第１ピッチ間隔を有し、前記第２方向に第２ピッチ間隔を有するように配列され、
前記第２導電性連結構造体は、前記第１方向に前記第１ピッチ間隔を有し、前記第２方向に前記第２ピッチ間隔を有するように配列されることを特徴とする請求項１６に記載の半導体パッケージ。
前記第１半導体チップの前記第２方向への長さは、前記第２半導体チップの前記第２方向への長さと同一であり、
前記第２半導体チップは、前記第１半導体チップのエッジから前記第１方向に第１オフセット距離ほど突出し、
前記第１導電性連結構造体は、前記第１方向に第１ピッチ間隔を有し、前記第２方向に第２ピッチ間隔を有するように配列され、
前記第２導電性連結構造体は、前記第１方向に前記第１ピッチ間隔を有し、前記第２方向に前記第２ピッチ間隔を有するように配列されることを特徴とする請求項１６に記載の半導体パッケージ。
【請求項18】
前記第２導電性連結構造体のレイアウトは、前記第１導電性連結構造体のレイアウトと同一であり、
前記第１オフセット距離は、前記第１距離の偶数倍であることを特徴とする請求項１７に記載の半導体パッケージ。
前記第１オフセット距離は、前記第１距離の偶数倍であることを特徴とする請求項１７に記載の半導体パッケージ。
【請求項19】
前記第２導電性連結構造体のレイアウトは、前記第１導電性連結構造体のレイアウトと回転対称であり、
前記第１オフセット距離は、前記第１距離の奇数倍であることを特徴とする請求項１７に記載の半導体パッケージ。
前記第１オフセット距離は、前記第１距離の奇数倍であることを特徴とする請求項１７に記載の半導体パッケージ。
【請求項20】
第１基板と、前記第１基板を貫通する第１入出力チャネル構造体と、前記第１基板を貫通し、第１方向に第１ピッチ間隔を有して前記第１方向に直交する第２方向に第２ピッチ間隔を有するように配列された第１電源／接地連結構造体とを含む第１半導体チップと、
前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通する第２入出力チャネル構造体と、前記第２基板を貫通し、前記第１方向に前記第１ピッチ間隔を有して前記第２方向に前記第２ピッチ間隔を有するように配列された第２電源／接地連結構造体とを含む第２半導体チップと、を備え、
前記第１電源／接地連結構造体は、
前記第１半導体チップの第１電源回路パターンに電気的に連結される第１電源連結構造体と、
前記第１半導体チップの第１接地回路パターンに電気的に連結される第１接地連結構造体と、
前記第１電源回路パターン及び前記第１接地回路パターンから電気的に絶縁される第１ダミー構造体と、を含み、
前記第２電源／接地連結構造体は、
前記第２半導体チップの第２電源回路パターンに電気的に連結される第２電源連結構造体と、
前記第２半導体チップの第２接地回路パターンに電気的に連結される第２接地連結構造体と、
前記第２電源回路パターン及び前記第２接地回路パターンから電気的に絶縁される第２ダミー構造体と、を含み、
前記第１電源連結構造体のうちの前記第１方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第１電源連結構造体のうちの前記第２方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第１接地連結構造体のうちの前記第１方向に隣接する２つの第１接地連結構造体間には、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第１接地連結構造体のうちの前記第２方向に隣接する２つの第１接地連結構造体間には、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第２電源連結構造体は、前記第１電源連結構造体又は前記第１ダミー構造体に前記第３方向に整列され、
前記第２接地連結構造体は、前記第１接地連結構造体又は前記第１ダミー構造体に前記第３方向に整列され、
前記第１入出力チャネル構造体は、第１入出力回路パターンに電気的に連結される第１入出力連結構造体、及び前記第１入出力回路パターンから電気的に絶縁される第１入出力ダミー構造体を含み、
前記第２入出力チャネル構造体は、前記第１入出力ダミー構造体に前記第３方向に整列されることを特徴とする半導体パッケージ。
前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通する第２入出力チャネル構造体と、前記第２基板を貫通し、前記第１方向に前記第１ピッチ間隔を有して前記第２方向に前記第２ピッチ間隔を有するように配列された第２電源／接地連結構造体とを含む第２半導体チップと、を備え、
前記第１電源／接地連結構造体は、
前記第１半導体チップの第１電源回路パターンに電気的に連結される第１電源連結構造体と、
前記第１半導体チップの第１接地回路パターンに電気的に連結される第１接地連結構造体と、
前記第１電源回路パターン及び前記第１接地回路パターンから電気的に絶縁される第１ダミー構造体と、を含み、
前記第２電源／接地連結構造体は、
前記第２半導体チップの第２電源回路パターンに電気的に連結される第２電源連結構造体と、
前記第２半導体チップの第２接地回路パターンに電気的に連結される第２接地連結構造体と、
前記第２電源回路パターン及び前記第２接地回路パターンから電気的に絶縁される第２ダミー構造体と、を含み、
前記第１電源連結構造体のうちの前記第１方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第１電源連結構造体のうちの前記第２方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第１接地連結構造体のうちの前記第１方向に隣接する２つの第１接地連結構造体間には、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第１接地連結構造体のうちの前記第２方向に隣接する２つの第１接地連結構造体間には、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、
前記第２電源連結構造体は、前記第１電源連結構造体又は前記第１ダミー構造体に前記第３方向に整列され、
前記第２接地連結構造体は、前記第１接地連結構造体又は前記第１ダミー構造体に前記第３方向に整列され、
前記第１入出力チャネル構造体は、第１入出力回路パターンに電気的に連結される第１入出力連結構造体、及び前記第１入出力回路パターンから電気的に絶縁される第１入出力ダミー構造体を含み、
前記第２入出力チャネル構造体は、前記第１入出力ダミー構造体に前記第３方向に整列されることを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに係り、より詳しくは、複数の半導体チップを含む半導体パッケージに関する。
【背景技術】
【0002】
電子産業の飛躍的な発展及びユーザの要求によって、電子機器は、より一層小型化、多機能化、及び大容量化されている。これにより、複数の半導体チップを含む半導体パッケージが要求されている。例えば、１つのパッケージ基板上に複数の種類の半導体チップを並べて実装したり、１つのパッケージ基板上に半導体チップ及び／又はパッケージを積層したりする方法が利用されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－７４０３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、複数の半導体チップを含む半導体パッケージを提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、ベース基板と、前記ベース基板上に実装され、第１基板と、前記第１基板を貫通し、第１方向に第１ピッチ間隔を有して前記第１方向に直交する第２方向に第２ピッチ間隔を有するように配列された第１導電性連結構造体とを含む第１半導体チップと、前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通し、前記第１方向に前記第１ピッチ間隔を有して前記第２方向に前記第２ピッチ間隔を有するように配列された第２導電性連結構造体とを含む第２半導体チップと、を備え、前記第１導電性連結構造体は、第１電源連結構造体、第１接地連結構造体、及び第１ダミー構造体を含み、前記第１電源連結構造体のうちの前記第１方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、前記第１電源連結構造体のうちの前記第２方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置される。
【0006】
上記目的を達成するためになされた本発明他の態様による半導体パッケージは、ベース基板と、前記ベース基板上に実装され、第１基板と、前記第１基板を貫通して互いに直交する第１方向及び第２方向に配列された第１導電性連結構造体とを含む第１半導体チップと、前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通して前記第１方向及び前記第２方向に配列された第２導電性連結構造体とを含む第２半導体チップと、を備え、前記第１導電性連結構造体は、第１電源連結構造体、第１接地連結構造体、及び第１ダミー構造体を含み、前記第１電源連結構造体の各々から前記第１方向に第１距離にある構造体は、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、前記第１電源連結構造体の各々から前記第２方向に第２距離にある構造体は、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、前記第１接地連結構造体の各々から前記第１方向に前記第１距離にある構造体は、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、前記第１接地連結構造体の各々から前記第２方向に前記第２距離にある構造体は、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つであり、前記第２導電性連結構造体は、前記第１電源連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結される第２電源連結構造体と、前記第１接地連結構造体又は前記第１ダミー構造体を通じて前記ベース基板に電気的に連結される第２接地連結構造体と、第２ダミー構造体と、を含む。
【0007】
上記目的を達成するためになされた本発明の更に他の態様による半導体パッケージは、第１基板と、前記第１基板を貫通する第１入出力チャネル構造体と、前記第１基板を貫通し、第１方向に第１ピッチ間隔を有して前記第１方向に直交する第２方向に第２ピッチ間隔を有するように配列された第１電源／接地連結構造体とを含む第１半導体チップと、前記第１半導体チップ上に、前記第１方向及び前記第２方向に垂直な第３方向に実装され、第２基板と、前記第２基板を貫通する第２入出力チャネル構造体と、前記第２基板を貫通し、前記第１方向に前記第１ピッチ間隔を有して前記第２方向に前記第２ピッチ間隔を有するように配列された第２電源／接地連結構造体とを含む第２半導体チップと、を備え、前記第１電源／接地連結構造体は、前記第１半導体チップの第１電源回路パターンに電気的に連結される第１電源連結構造体と、前記第１半導体チップの第１接地回路パターンに電気的に連結される第１接地連結構造体と、前記第１電源回路パターン及び前記第１接地回路パターンから電気的に絶縁される第１ダミー構造体と、を含み、前記第２電源／接地連結構造体は、前記第２半導体チップの第２電源回路パターンに電気的に連結される第２電源連結構造体と、前記第２半導体チップの第２接地回路パターンに電気的に連結される第２接地連結構造体と、前記第２電源回路パターン及び前記第２接地回路パターンから電気的に絶縁される第２ダミー構造体と、を含み、前記第１電源連結構造体のうちの前記第１方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、前記第１電源連結構造体のうちの前記第２方向に隣接する２つの第１電源連結構造体間には、前記第１接地連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、前記第１接地連結構造体のうちの前記第１方向に隣接する２つの第１接地連結構造体間には、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、前記第１接地連結構造体のうちの前記第２方向に隣接する２つの第１接地連結構造体間には、前記第１電源連結構造体のうちのいずれか１つ又は前記第１ダミー構造体のうちのいずれか１つが配置され、前記第２電源連結構造体は、前記第１電源連結構造体又は前記第１ダミー構造体に前記第３方向に整列され、前記第２接地連結構造体は、前記第１接地連結構造体又は前記第１ダミー構造体に前記第３方向に整列され、前記第１入出力チャネル構造体は、第１入出力回路パターンに電気的に連結される第１入出力連結構造体、及び前記第１入出力回路パターンから電気的に絶縁される第１入出力ダミー構造体を含み、前記第２入出力チャネル構造体は、前記第１入出力ダミー構造体に前記第３方向に整列される。
【発明の効果】
【0008】
本発明によれば、半導体パッケージは、オフセット積層方式によって積層され、及び／又は回転対称構造を有する第１半導体チップ及び第２半導体チップを含み、第１半導体チップ及び第２半導体チップは、互いに異なる入出力チャネルラインを通じてパッケージ基板に連結され、更に第１半導体チップ及び第２半導体チップを互いに異なる入出力チャネルラインに連結すると共に、第１半導体チップ及び第２半導体チップの電源／接地連結構造体のレイアウトを通じて第１半導体チップ及び第２半導体チップに対する電源信号供給ライン及び接地信号供給ラインを併合することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による半導体パッケージを示す平面図である。
【図6A】本発明の一実施形態による半導体パッケージの製造方法を示す図である。
【図6B】本発明の一実施形態による半導体パッケージの製造方法を示す図である。
【図6C】本発明の一実施形態による半導体パッケージの製造方法を示す図である。
【図7】本発明の一実施形態による半導体パッケージの他の例を示す平面図である。
【図11】本発明の一実施形態による半導体パッケージの更に他の例を示す平面図である。
【図14】本発明の一実施形態による半導体パッケージの一部を示す図であり、第１半導体チップの第１電源／接地連結構造体のレイアウト及び第２半導体チップの第２電源／接地連結構造体のレイアウトを概略的に示す斜視図である。
【図15】本発明の一実施形態による半導体パッケージの一部を示す図であり、第１半導体チップの第１電源／接地連結構造体のレイアウト及び第２半導体チップの第２電源／接地連結構造体のレイアウトの他の例を概略的に示す斜視図である。
【発明を実施するための形態】
【0010】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、それらに関する重複説明は省略する。
【0011】
【0012】
図１～図３を参照すると、半導体パッケージ１０００は、ベース基板２１０と、ベース基板２１０上に垂直方向（例えば、Ｚ方向）に互いに積層された複数の半導体チップ（例えば、少なくとも１つの第１半導体チップ１１０及び少なくとも１つの第２半導体チップ１２０）とを含む。
【0013】
ベース基板２１０は、概ね平板状又はパネル状を有する。ベース基板２１０は互いに反対になる上面及び下面を含み、上面及び下面はそれぞれ平面である。以下、水平方向（例えば、Ｘ方向及び／又はＹ方向）はベース基板２１０の上面に平行な方向として定義され、垂直方向（例えば、Ｚ方向）はベース基板２１０の上面に垂直な方向として定義され、水平幅は水平方向（例えば、Ｘ方向及び／又はＹ方向）に沿う長さとして定義される。
【0014】
例えば、ベース基板２１０は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）、インターポーザ、又は集積回路を含む半導体チップである。例えば、ベース基板２１０は、印刷回路基板であり、コア絶縁層２１１、上部基板パッド２１２、及び下部基板パッド２１３を含む。
【0015】
上部基板パッド２１２はコア絶縁層２１１の上面上に提供され、下部基板パッド２１３はコア絶縁層２１１の下面上に提供される。コア絶縁層２１１の内部には、上部基板パッド２１２と下部基板パッド２１３とを電気的に連結するように構成された内部配線が設けられる。例えば、上部基板パッド２１２及び下部基板パッド２１３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、レニウム（Ｒｅ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ルテニウム（Ｒｕ）のような金属又はそれらの合金を含む。
【0016】
ベース基板２１０は、下部基板パッド２１３に付着された外部連結端子を含む。外部連結端子は、ベース基板２１０と外部機器とを電気的及び物理的に連結するように構成される。外部連結端子は、例えばソルダーボール又はソルダーバンプで形成される。外部連結端子は、電源信号（ｐｏｗｅｒ ｓｉｇｎａｌ）を伝送するように構成された電源外部連結端子２２０Ｐ、接地信号（ｇｒｏｕｎｄ ｓｉｇｎａｌ）を伝送するように構成された接地外部連結端子２２０Ｇ、第１入出力チャネル信号を伝送するための第１チャネル外部連結端子２２０Ｃ１、及び第２入出力チャネル信号を伝送するための第２チャネル外部連結端子２２０Ｃ２を含む。ベース基板２１０の上部基板パッド２１２は、電源外部連結端子２２０Ｐに電気的に連結される電源基板パッド、接地外部連結端子２２０Ｇに電気的に連結される接地基板パッド、第１チャネル外部連結端子２２０Ｃ１に電気的に連結される第１チャネル基板パッド、及び第２チャネル外部連結端子２２０Ｃ２に電気的に連結される第２チャネル基板パッドを含む。
【0017】
一実施形態において、半導体パッケージ１０００に含まれる複数の半導体チップは、同一機能を行うように構成された同種の半導体チップであり、同種の集積回路を含む。一実施形態において、半導体パッケージ１０００に含まれる複数の半導体チップは、メモリチップである。メモリチップは、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリチップであるか、或いはＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又はＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような不揮発性半導体チップである。一部の実施形態において、複数の半導体チップは、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）ＤＲＡＭチップである。一実施形態において、半導体パッケージ１０００に含まれる複数の半導体チップは、ロジックチップである。ロジックチップは、例えば中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ：ＣＰＵ）チップ、グラフィック処理装置（ｇｒａｐｈｉｃ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ：ＧＰＵ）チップ、又はアプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ：ＡＰ）チップである。
【0018】
一実施形態において、半導体パッケージ１０００に含まれる複数の半導体チップはそれぞれ異なる機能を行うように構成された異種の半導体チップを含み、異種の半導体チップはそれぞれ異なる種類の集積回路を含む。例えば、複数の半導体チップのうちの少なくとも１つはメモリチップであり、少なくとも他の１つはロジックチップである。
【0019】
一実施形態において、半導体パッケージ１０００は、ベース基板２１０上に実装された１以上の第１半導体チップ１１０と、第１半導体チップ１１０上に実装された１以上の第２半導体チップ１２０とを含む。第１半導体チップ１１０はベース基板２１０に対して第１入出力チャネル信号を送受信するように構成されたチップとして定義され、少なくとも１つの第２半導体チップ１２０はベース基板２１０に対して第１入出力チャネル信号から分離された第２入出力チャネル信号を送受信するように構成されたチップとして定義される。図１では、半導体パッケージ１０００が、垂直方向（例えば、Ｚ方向）に積層及び整列された２つの第１半導体チップ１１０と、垂直方向（例えば、Ｚ方向）に積層及び整列された２つの第２半導体チップ１２０とを含むものとして示している。しかし、第１半導体チップ１１０の個数及び第２半導体チップ１２０の個数は、例示的なものであり、第１半導体チップ１１０の個数は１又は３以上であり得、第２半導体チップ１２０の個数は１又は３以上であり得る。
【0020】
第１半導体チップ１１０は、フェイスダウン（ｆａｃｅ－ｄｏｗｎ）方式によりベース基板２１０又は他の第１半導体チップ１１０上に実装される。第１半導体チップ１１０は、第１連結バンプ１９１を通じてベース基板２１０上に実装され、第２連結バンプ１９２を通じて他の第１半導体チップ１１０上に実装される。第２半導体チップ１２０は、フェイスダウン方式により第１半導体チップ１１０又は他の第２半導体チップ１２０上に実装される。第２半導体チップ１２０は、第３連結バンプ１９３を通じて第１半導体チップ１１０上に実装され、第４連結バンプ１９４を通じて他の第２半導体チップ１２０上に実装される。例えば、第１～第４連結バンプ（導電性バンプ）（１９１、１９２、１９３、１９４）は、導電性物質、例えばソルダーを含む。
【0021】
一部の実施形態において、２つの第１半導体チップ１１０は、直接ボンディング（ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ）方式、例えば銅・ツー・銅（Ｃｕ－ｔｏ－Ｃｕ）直接ボンディング方式、又はハイブリッド直接ボンディング方式によって結合されることで、第２連結バンプ１９２は省略可能である。第１半導体チップ１１０と第２半導体チップ１２０とは、直接ボンディング方式によって結合されることで、第３連結バンプ１９３は省略可能である。２つの第２半導体チップ１２０は、直接ボンディング方式によって結合されることで、第４連結バンプ１９４は省略可能である。
【0022】
第１半導体チップ１１０及び第２半導体チップ１２０は、互いに同一の寸法（ｄｉｍｅｎｓｉｏｎ）を有する。第１半導体チップ１１０及び第２半導体チップ１２０は、互いに同一の第１水平方向（例えば、Ｘ方向）に沿う水平幅、互いに同一の第２水平方向（例えば、Ｙ方向）に沿う水平幅、及び互いに同一の垂直方向（例えば、Ｚ方向）に沿う長さを有する。
【0023】
２つの第１半導体チップ１１０は、垂直方向（例えば、Ｚ方向）に整列され、２つの第１半導体チップ１１０のフットプリントは互いに同一である。２つの第１半導体チップ１１０の側面は、垂直方向（例えば、Ｚ方向）に整列される。２つの第２半導体チップ１２０は垂直方向（例えば、Ｚ方向）に整列され、２つの第２半導体チップ１２０のフットプリントは互いに同一である。２つの第２半導体チップ１２０の側面は、垂直方向（例えば、Ｚ方向）に整列される。
【0024】
一実施形態において、第２半導体チップ１２０は、第１半導体チップ１１０上にオフセット積層（ｏｆｆｓｅｔ ｓｔａｃｋ）方式又はシフト積層（ｓｈｉｆｔ ｓｔａｃｋ）方式によって積層される。即ち、第２半導体チップ１２０は第１半導体チップ１１０上に側方向にオフセットされて積層され、第２半導体チップ１２０の一部は第１半導体チップ１１０から側方向に突出する。一実施形態において、第２半導体チップ１２０は第１半導体チップ１１０上に第１水平方向（例えば、Ｘ方向）にオフセットされて積層され、第２半導体チップ１２０の一部は第１半導体チップ１１０から第１水平方向（例えば、Ｘ方向）に突出する。例えば、第２半導体チップ１２０のエッジと第１半導体チップ１１０のエッジとのオフセット距離ＯＤは、１００μｍ～４００μｍである。一実施形態において、第２半導体チップ１２０は、第１半導体チップ１１０上に第１水平方向（例えば、Ｘ方向）及び第２水平方向（例えば、Ｙ方向）にオフセットされて積層される。
【0025】
第１半導体チップ１１０は、第１半導体基板（第１基板）１１１、第１半導体基板１１１を垂直方向（例えば、Ｚ方向）に貫通する導電性の第１入出力チャネル構造体１１３、及び第１半導体基板１１１を垂直方向（例えば、Ｚ方向）に貫通する導電性の第１電源／接地連結構造体（第１導電性連結構造体）１１５を含む。第１入出力チャネル構造体１１３は、第１半導体チップ１１０と外部機器との間で第１入出力チャネル信号（例えば、入出力データ信号、アドレス（ａｄｄｒｅｓｓ）信号、クロック（ｃｌｏｃｋ）信号）を伝送するように構成される。第１電源／接地連結構造体１１５は、外部機器から第１半導体チップ１１０に提供される電源信号及び接地信号を伝送するように構成される。
【0026】
一実施形態において、第１入出力チャネル構造体１１３は、第１半導体チップ１１０の中心部ＣＲ１に二次元アレイ形態に配置される。即ち、第１入出力チャネル構造体１１３のレイアウトは、２以上のロウ（ｒｏｗ）及び２以上のカラム（ｃｏｌｕｍｎ）を有する。以下、第１水平方向（例えば、Ｘ方向）に沿って配列された構造体は構造体のレイアウトの１つのロウを構成し、第２水平方向（例えば、Ｙ方向）に沿って配列された構造体は構造体のレイアウトの１つのカラムを構成するものとして定義する。第１入出力チャネル構造体１１３は、第１入出力連結構造体１１３Ｈ及び第１入出力ダミー構造体１１３Ｄを含む。第１入出力連結構造体１１３Ｈは、第１半導体チップ１１０の入出力回路パターンに電気的に連結される。第１入出力ダミー構造体１１３Ｄは、第１半導体チップ１１０の入出力回路パターンから電気的に絶縁（ｉｓｏｌａｔｉｏｎ）される。一実施形態において、第１入出力連結構造体１１３Ｈは第２水平方向（例えば、Ｙ方向）に沿って配列されて１つのカラムを構成し、第１入出力ダミー構造体１１３Ｄは第２水平方向（例えば、Ｙ方向）に沿って配列されて１つのカラムを構成する。ここで、第１入出力連結構造体１１３Ｈのカラムと第１入出力ダミー構造体１１３Ｄのカラムとは、第１水平方向（例えば、Ｘ方向）に離隔される。第１入出力チャネル構造体１１３の１つのロウにおいて、１つの第１入出力連結構造体１１３Ｈ及び１つの第１入出力ダミー構造体１１３Ｄが交互に配置される。
【0027】
一実施形態において、第１電源／接地連結構造体１１５は、第１半導体チップ１１０の中心部ＣＲ１の一側（例えば、左側）にある第１エッジ部ＥＲ１＿１、及び第１半導体チップ１１０の中心部ＣＲ１の他側（例えば、右側）にある第２エッジ部ＥＲ１＿２にそれぞれ配置される。第１エッジ部ＥＲ１＿１及び第２エッジ部ＥＲ１＿２は、中心部ＣＲ１を挟んで第１水平方向（例えば、Ｘ方向）に離隔される。第１電源／接地連結構造体１１５は、第１半導体チップ１１０の電源回路パターンに電気的に連結される第１電源連結構造体１１５Ｐ、第１半導体チップ１１０の接地回路パターンに電気的に連結される第１接地連結構造体１１５Ｇ、並びに第１半導体チップ１１０の電源回路パターン及び接地回路パターンの両方から電気的に絶縁される第１ダミー構造体１１５Ｄを含む。
【0028】
例えば、第１電源／接地連結構造体１１５は第１半導体チップ１１０の第１エッジ部ＥＲ１＿１で第１～第３グループ（Ｍ１＿１、Ｍ１＿２、Ｍ１＿３）を構成し、第１半導体チップ１１０の第２エッジ部ＥＲ１＿２で第４～第６グループ（Ｍ１＿４、Ｍ１＿５、Ｍ１＿６）を構成する。第１電源／接地連結構造体１１５の第１～第６グループ（Ｍ１＿１～Ｍ１＿６）のそれぞれにおいて、第１電源／接地連結構造体１１５のレイアウトは、２以上のロウ及び２以上のカラムを有する。第１電源／接地連結構造体１１５の第１～第６グループ（Ｍ１＿１～Ｍ１＿６）のそれぞれにおいて、第１電源／接地連結構造体１１５は、第１水平方向（例えば、Ｘ方向）に第１ピッチ（ｐｉｔｃｈ）間隔Ｐ１で離隔され、第２水平方向（例えば、Ｙ方向）に第２ピッチ間隔Ｐ２で離隔される。第１ピッチ間隔Ｐ１と第２ピッチ間隔Ｐ２とは、互いに同一であるか又は互いに異なる。ここで、第１ピッチ間隔Ｐ１は第１水平方向（例えば、Ｘ方向）に隣接する２つの構造体の中心間の距離として定義され、第２ピッチ間隔Ｐ２は第２水平方向（例えば、Ｙ方向）に隣接する２つの構造体の中心間の距離として定義される。第１ピッチ間隔Ｐ１は、第１水平方向（例えば、Ｘ方向）に隣接する第１入出力連結構造体１１３Ｈと第１入出力ダミー構造体１１３Ｄとのピッチ間隔、及び後述する第１水平方向（例えば、Ｘ方向）に隣接する第２入出力連結構造体１２３Ｈと第２入出力ダミー構造体１２３Ｄとのピッチ間隔と同一である。
【0029】
第１電源／接地連結構造体１１５の第１～第６グループ（Ｍ１＿１～Ｍ１＿６）のそれぞれにおいて、第１電源／接地連結構造体１１５のレイアウトは、互いに同一である。ここで、同一レイアウトを有するということは、特定のロウ及びカラムを構成する構造体の種類及び順序が同一であることを意味する。第１電源／接地連結構造体１１５の第１～第６グループ（Ｍ１＿１～Ｍ１＿６）のそれぞれにおいて、第１電源連結構造体１１５Ｐの個数及び配置、第１接地連結構造体１１５Ｇの個数及び配置、並びに第１ダミー構造体１１５Ｄの個数及び配置は、互いに同一である。
【0030】
第２半導体チップ１２０は、第２半導体基板（第２基板）１２１、第２半導体基板１２１を垂直方向（例えば、Ｚ方向）に貫通する導電性の第２入出力チャネル構造体１２３、及び第２半導体基板１２１を垂直方向（例えば、Ｚ方向）に貫通する導電性の第２電源／接地連結構造体（第２導電性連結構造体）１２５を含む。第２入出力チャネル構造体１２３は第３連結バンプ１９３の一部を通じて第１入出力チャネル構造体１１３に電気的及び物理的に連結され、第２電源／接地連結構造体１２５は第３連結バンプ１９３の他の一部を通じて第１電源／接地連結構造体１１５に電気的及び物理的に連結される。第２入出力チャネル構造体１２３は、第２半導体チップ１２０と外部機器との間で第２入出力チャネル信号（例えば、入出力データ信号、アドレス信号、クロック信号）を伝送するように構成される。第２電源／接地連結構造体１２５は、外部機器から第２半導体チップ１２０に提供される電源信号及び接地信号を伝送するように構成される。
【0031】
一実施形態において、第２入出力チャネル構造体１２３は、第２半導体チップ１２０の中心部ＣＲ２に二次元アレイ形態に配置される。即ち、第２入出力チャネル構造体１２３のレイアウトは、２以上のロウ及び２以上のカラムを有する。第２入出力チャネル構造体１２３は、第２入出力連結構造体１２３Ｈ及び第２入出力ダミー構造体１２３Ｄを含む。第２入出力連結構造体１２３Ｈは、第２半導体チップ１２０の入出力回路パターンに電気的に連結される。第２入出力ダミー構造体１２３Ｄは、第２半導体チップ１２０の入出力回路パターンから電気的に絶縁される。一実施形態において、第２入出力連結構造体１２３Ｈは第２水平方向（例えば、Ｙ方向）に沿って配列されて１つのカラムを構成し、第２入出力ダミー構造体１２３Ｄは第２水平方向（例えば、Ｙ方向）に沿って配列されて１つのカラムを構成する。ここで、第２入出力連結構造体１２３Ｈのカラムと第２入出力ダミー構造体１２３Ｄのカラムとは、第２水平方向（例えば、Ｙ方向）に離隔される。第２入出力チャネル構造体１２３の１つのロウにおいて、１つの第２入出力連結構造体１２３Ｈ及び１つの第２入出力ダミー構造体１２３Ｄが交互に配置される。
【0032】
一実施形態において、第２電源／接地連結構造体１２５は、第２半導体チップ１２０の中心部ＣＲ２の一側（例えば、左側）にある第１エッジ部ＥＲ２＿１、及び第２半導体チップ１２０の中心部ＣＲ２の他側（例えば、右側）にある第２エッジ部ＥＲ２＿２にそれぞれ配置される。第１エッジ部ＥＲ２＿１及び第２エッジ部ＥＲ２＿２は、中心部ＣＲ２を挟んで第１水平方向（例えば、Ｘ方向）に離隔される。第２電源／接地連結構造体１２５は、第２半導体チップ１２０の電源回路パターンに電気的に連結される第２電源連結構造体１２５Ｐ、第２半導体チップ１２０の接地回路パターンに電気的に連結される第２接地連結構造体１２５Ｇ、並びに第２半導体チップ１２０の電源回路パターン及び接地回路パターンの両方から電気的に絶縁される第２ダミー構造体１２５Ｄを含む。
【0033】
例えば、第２電源／接地連結構造体１２５は第２半導体チップ１２０の第１エッジ部ＥＲ２＿１で第１～第３グループ（Ｍ２＿１、Ｍ２＿２、Ｍ２＿３）を構成し、第２半導体チップ１２０の第２エッジ部ＥＲ２＿２で第４～第６グループ（Ｍ２＿４、Ｍ２＿５、Ｍ２＿６）を構成する。第２電源／接地連結構造体１２５の第１～第６グループ（Ｍ２＿１～Ｍ２＿６）のそれぞれにおいて、第２電源／接地連結構造体１２５のレイアウトは、２以上のロウ及び２以上のカラムを有する。第２電源／接地連結構造体１２５の第１～第６グループ（Ｍ２＿１～Ｍ２＿６）のそれぞれにおいて、第２電源／接地連結構造体１２５は、第１水平方向（例えば、Ｘ方向）に第１ピッチ間隔Ｐ１で離隔され、第２水平方向（例えば、Ｙ方向）に第２ピッチ間隔Ｐ２で離隔される。
【0034】
第２電源／接地連結構造体１２５の第１～第６グループ（Ｍ２＿１～Ｍ２＿６）のそれぞれにおいて、第２電源／接地連結構造体１２５のレイアウトは、互いに同一である。第２電源／接地連結構造体１２５の第１～第６グループ（Ｍ２＿１～Ｍ２＿６）のそれぞれにおいて、第２電源連結構造体１２５Ｐの個数及び配置、第２接地連結構造体１２５Ｇの個数及び配置、並びに第２ダミー構造体１２５Ｄの個数及び配置は、互いに同一である。
【0035】
第２半導体チップ１２０の第２入出力連結構造体１２３Ｈは、第１半導体チップ１１０の第１入出力ダミー構造体１１３Ｄに垂直方向（例えば、Ｚ方向）に整列され、第１半導体チップ１１０の第１入出力ダミー構造体１１３Ｄに電気的に連結される。第２半導体チップ１２０の第２入出力ダミー構造体１２３Ｄは、第１半導体チップ１１０の第１入出力連結構造体１１３Ｈに垂直方向（例えば、Ｚ方向）に整列され、第１半導体チップ１１０の第１入出力連結構造体１１３Ｈに電気的に連結される。第２半導体チップ１２０の第２入出力連結構造体１２３Ｈは、第１半導体チップ１１０の第１入出力ダミー構造体１１３Ｄ及びベース基板２１０を通じて第２チャネル外部連結端子２２０Ｃ２に電気的に連結される。第２半導体チップ１２０と外部機器とは、第２半導体チップ１２０の第２入出力連結構造体１２３Ｈを通じて第２入出力チャネル信号を送受信するように構成される。第１入出力ダミー構造体１１３Ｄは第１半導体チップ１１０の入出力回路パターンから電気的に絶縁されるため、第２入出力チャネル信号は第１半導体チップ１１０の集積回路に対して送受信されない。第１半導体チップ１１０の第１入出力連結構造体１１３Ｈは、ベース基板２１０を通じて第１チャネル外部連結端子２２０Ｃ１に電気的に連結される。第１半導体チップ１１０と外部機器とは、第１半導体チップ１１０の第１入出力連結構造体１１３Ｈを通じて第１入出力チャネル信号を送受信するように構成される。第２入出力ダミー構造体１２３Ｄは第２半導体チップ１２０の入出力回路パターンから電気的に絶縁されるため、第１入出力チャネル信号は第２半導体チップ１２０の集積回路に対して送受信されない。
【0036】
第２半導体チップ１２０の第２電源連結構造体１２５Ｐは、第１半導体チップ１１０の第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄに垂直方向（例えば、Ｚ方向）に整列され、第１半導体チップ１１０の第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄに電気的に連結される。例えば、第２半導体チップ１２０の第２電源連結構造体１２５Ｐの一部は第１半導体チップ１１０の第１電源連結構造体１１５Ｐに電気的に連結され、第２半導体チップ１２０の第２電源連結構造体１２５Ｐの他の一部は第１半導体チップ１１０の第１ダミー構造体１１５Ｄに電気的に連結される。第２半導体チップ１２０の第２電源連結構造体１２５Ｐの一部は第１半導体チップ１１０の第１電源連結構造体１１５Ｐ及びベース基板２１０を通じて電源外部連結端子２２０Ｐの一部に電気的に連結され、第２半導体チップ１２０の第２電源連結構造体１２５Ｐの他の一部は第１半導体チップ１１０の第１ダミー構造体１１５Ｄ及びベース基板２１０を通じて電源外部連結端子２２０Ｐの他の一部に電気的に連結される。外部機器から提供される電源信号は、第１電源連結構造体１１５Ｐ及び第２電源連結構造体１２５Ｐを通じて、又は第１ダミー構造体１１５Ｄ及び第２電源連結構造体１２５Ｐを通じて、第２半導体チップ１２０に提供される。第１半導体チップ１１０の第１電源連結構造体１１５Ｐは、ベース基板２１０を通じて電源外部連結端子２２０Ｐに電気的に連結される。外部機器から提供される電源信号は、第１電源連結構造体１１５Ｐを通じて第１半導体チップ１１０に提供される。
【0037】
第２半導体チップ１２０の第２接地連結構造体１２５Ｇは、第１半導体チップ１１０の第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄに垂直方向（例えば、Ｚ方向）に整列され、第１半導体チップ１１０の第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄに電気的に連結される。例えば、第２半導体チップ１２０の第２接地連結構造体１２５Ｇの一部は第１半導体チップ１１０の第１接地連結構造体１１５Ｇに電気的に連結され、第２半導体チップ１２０の第２接地連結構造体１２５Ｇの他の一部は第１半導体チップ１１０の第１ダミー構造体１１５Ｄに電気的に連結される。第２半導体チップ１２０の第２接地連結構造体１２５Ｇの一部は第１半導体チップ１１０の第１接地連結構造体１１５Ｇ及びベース基板２１０を通じて接地外部連結端子２２０Ｇの一部に電気的に連結され、第２半導体チップ１２０の第２接地連結構造体１２５Ｇの他の一部は第１半導体チップ１１０の第１ダミー構造体１１５Ｄ及びベース基板２１０を通じて接地外部連結端子２２０Ｇの他の一部に電気的に連結される。外部機器から提供される接地信号は、第１接地連結構造体１１５Ｇ及び第２接地連結構造体１２５Ｇを通じて、又は第１ダミー構造体１１５Ｄ及び第２接地連結構造体１２５Ｇを通じて、第２半導体チップ１２０に提供される。第１半導体チップ１１０の第１接地連結構造体１１５Ｇは、ベース基板２１０を通じて接地外部連結端子２２０Ｇに電気的に連結される。外部機器から提供される接地信号は、第１接地連結構造体１１５Ｇを通じて第１半導体チップ１１０に提供される。
【0038】
一実施形態において、第２半導体チップ１２０は、第１半導体チップ１１０と回転対称（ｒｏｔａｔｉｏｎａｌ ｓｙｍｍｅｔｒｙ）である。例えば、第２半導体チップ１２０を垂直方向（例えば、Ｚ方向）に平行な方向を回転軸として１８０゜回転した場合、第１半導体チップ１１０と第２半導体チップ１２０とは、基準平面（例えば、ＸＹ平面）に対してミラー対称構造を有する。第２半導体チップ１２０の第２入出力チャネル構造体１２３のレイアウトは第１半導体チップ１１０の第１入出力チャネル構造体１１３のレイアウトと回転対称であり、第２半導体チップ１２０の第２電源／接地連結構造体１２５のレイアウトは第１半導体チップ１１０の第１電源／接地連結構造体１１５のレイアウトと回転対称である。例えば、第２半導体チップ１２０を垂直方向（例えば、Ｚ方向）に平行な方向を回転軸として１８０゜回転した場合、第２半導体チップ１２０の第２入出力チャネル構造体１２３のレイアウトは第１半導体チップ１１０の第１入出力チャネル構造体１１３のレイアウトとミラー対称であり、第２半導体チップ１２０の第２電源／接地連結構造体１２５のレイアウトは第１半導体チップ１１０の第１電源／接地連結構造体１１５のレイアウトとミラー対称である。
【0039】
一実施形態として、第１電源／接地連結構造体１１５のレイアウトにおいて、第１電源連結構造体１１５Ｐのうちの第１水平方向（例えば、Ｘ方向）に隣接する２つの第１電源連結構造体１１５Ｐ間、及び第１電源連結構造体１１５Ｐのうちの第２水平方向（例えば、Ｙ方向）に隣接する２つの第１電源連結構造体１１５Ｐ間には、第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄが配置され、第１接地連結構造体１１５Ｇのうちの第１水平方向（例えば、Ｘ方向）に隣接する２つの第１接地連結構造体１１５Ｇ間、及び第１接地連結構造体１１５Ｇのうちの第２水平方向（例えば、Ｙ方向）に隣接する２つの第１接地連結構造体１１５Ｇ間には、第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄが配置される。この場合、第１電源／接地連結構造体１１５のレイアウトにおいて、第１水平方向（例えば、Ｘ方向）及び第２水平方向（例えば、Ｙ方向）のそれぞれに垂直な対角方向に沿って配列された構造体は、いずれも第１電源連結構造体１１５Ｐであるか、いずれも第１接地連結構造体１１５Ｇであるか、第１電源連結構造体１１５Ｐと第１ダミー構造体１１５Ｄとの組み合わせであるか、又は第１接地連結構造体１１５Ｇと第１ダミー構造体１１５Ｄとの組み合わせである。
【0040】
第１電源／接地連結構造体１１５のレイアウトと回転対称である第２電源／接地連結構造体１２５のレイアウトにおいても、第２電源連結構造体１２５Ｐのうちの第１水平方向（例えば、Ｘ方向）に隣接する２つの第２電源連結構造体１２５Ｐ間、及び第２電源連結構造体１２５Ｐのうちの第２水平方向（例えば、Ｙ方向）に隣接する２つの第２電源連結構造体１２５Ｐ間には、第２接地連結構造体１２５Ｇ又は第２ダミー構造体１２５Ｄが配置され、第２接地連結構造体１２５Ｇのうちの第１水平方向（例えば、Ｘ方向）に隣接する２つの第２接地連結構造体１２５Ｇ間、及び第２水平方向（例えば、Ｙ方向）に隣接する２つの第２接地連結構造体１２５Ｇ間には、第２電源連結構造体１２５Ｐ又は第２ダミー構造体１２５Ｄが配置される。この場合、第２電源／接地連結構造体１２５のレイアウトにおいて、第１水平方向（例えば、Ｘ方向）及び第２水平方向（例えば、Ｙ方向）のそれぞれに垂直な対角方向に沿って配列された構造体は、いずれも第２電源連結構造体１２５Ｐであるか、いずれも第２接地連結構造体１２５Ｇであるか、第２電源連結構造体１２５Ｐと第２ダミー構造体１２５Ｄとの組み合わせであるか、又は第２接地連結構造体１２５Ｇと第２ダミー構造体１２５Ｄとの組み合わせである。
【0041】
半導体パッケージ１０００は、ベース基板２１０上に配置されて、第１半導体チップ１１０及び第２半導体チップ１２０を覆うモールディング層を更に含む。モールディング層は、例えばエポキシモールディングコンパウンドによって形成される。
【0042】
【0043】
図４Ａ～図４Ｃを図１～図３と共に参照すると、第１半導体チップ１１０は、第１半導体基板１１１及び第１半導体素子層１１２を含む。第１半導体基板１１１は、互いに反対になる上面及び下面を含む。第１半導体基板１１１の下面は第１半導体基板１１１の活性面であり、第１半導体基板１１１の上面は第１半導体基板１１１の非活性面である。第１半導体基板１１１は、半導体ウェーハで形成される。第１半導体基板１１１は、例えばシリコン（Ｓｉ）を含む。第１半導体素子層１１２は、第１半導体基板１１１の下面上に形成される。第１半導体素子層１１２は、第１集積回路１１６、配線及び第１絶縁層１１２１を含む。第１集積回路１１６は、例えばメモリ回路、ロジック回路、及び／又はそれらの組み合わせを含む。
【0044】
第１入出力連結構造体１１３Ｈは、第１半導体基板１１１を垂直方向（例えば、Ｚ方向）に貫通する第１入出力貫通電極３１１Ｈ、第１半導体基板１１１の上面上に提供されて第１入出力貫通電極３１１Ｈの上部に連結された第１入出力上部パッド３１２Ｈ、及び第１半導体基板１１１の下面下に配置されて第１入出力貫通電極３１１Ｈの下部に電気的に連結される第１入出力下部パッド３１３Ｈを含む。第１入出力連結構造体１１３Ｈは、第１半導体素子層１１２に提供された第１入出力回路パターン３１４Ｈを通じて第１集積回路１１６に電気的に連結される。
【0045】
第１入出力ダミー構造体１１３Ｄは、第１半導体基板１１１を垂直方向（例えば、Ｚ方向）に貫通する第１入出力ダミー貫通電極３１１Ｄ、第１半導体基板１１１の上面上に提供されて第１入出力ダミー貫通電極３１１Ｄの上部に連結された第１入出力ダミー上部パッド３１２Ｄ、及び第１半導体基板１１１の下面下に配置されて第１入出力ダミー貫通電極３１１Ｄの下部に電気的に連結される第１入出力ダミー下部パッド３１３Ｄを含む。第１入出力ダミー構造体１１３Ｄは、第１入出力回路パターン３１４Ｈ及び第１集積回路１１６から電気的に絶縁される。
【0046】
平面視において、第１入出力貫通電極３１１Ｈ、第１入出力上部パッド３１２Ｈ、第１入出力下部パッド３１３Ｈ、第１入出力ダミー貫通電極３１１Ｄ、第１入出力ダミー上部パッド３１２Ｄ、及び第１入出力ダミー下部パッド３１３Ｄは、それぞれ円状又は四角形のような多角形状を有する。
【0047】
第２半導体チップ１２０は、第２半導体基板１２１及び第２半導体素子層１２２を含む。第２半導体基板１２１は、互いに反対になる上面及び下面を含む。第２半導体基板１２１の下面は第２半導体基板１２１の活性面であり、第２半導体基板１２１の上面は第２半導体基板１２１の非活性面である。第２半導体基板１２１の物質は、第１半導体チップ１１０の物質と同一である。第２半導体素子層１２２は、第２半導体基板１２１の下面上に形成される。第２半導体素子層１２２は、第２集積回路２１６、配線及び第２絶縁層１２２１を含む。第２集積回路２１６は、第１集積回路１１６と同種の集積回路を含む。
【0048】
第２入出力連結構造体１２３Ｈは、第２半導体基板１２１を垂直方向（例えば、Ｚ方向）に貫通する第２入出力貫通電極３２１Ｈ、第２半導体基板１２１の上面上に提供されて第２入出力貫通電極３２１Ｈの上部に連結された第２入出力上部パッド３２２Ｈ、及び第２半導体基板１２１の下面下に配置されて第２入出力貫通電極３２１Ｈの下部に電気的に連結される第２入出力下部パッド３２３Ｈを含む。第２入出力連結構造体１２３Ｈは、第２半導体素子層１２２に提供された第２電源回路パターン３４４Ｐに電気的に連結される。第２入出力連結構造体１２３Ｈは、第２半導体素子層１２２に提供された第２入出力回路パターン３２４Ｈを通じて第２集積回路２１６に電気的に連結される。
【0049】
第２入出力ダミー構造体１２３Ｄは、第２半導体基板１２１を垂直方向（例えば、Ｚ方向）に貫通する第２入出力ダミー貫通電極３２１Ｄ、第２半導体基板１２１の上面上に提供されて第２入出力ダミー貫通電極３２１Ｄの上部に連結された第２入出力ダミー上部パッド３２２Ｄ、及び第２半導体基板１２１の下面下に配置されて第２入出力ダミー貫通電極３２１Ｄの下部に電気的に連結される第２入出力ダミー下部パッド３２３Ｄを含む。第２入出力ダミー構造体１２３Ｄは、第２入出力回路パターン３２４Ｈ及び第２集積回路２１６から電気的に絶縁される。
【0050】
平面視において、第２入出力貫通電極３２１Ｈ、第２入出力上部パッド３２２Ｈ、第２入出力下部パッド３２３Ｈ、第２入出力ダミー貫通電極３２１Ｄ、第２入出力ダミー上部パッド３２２Ｄ、及び第２入出力ダミー下部パッド３２３Ｄは、それぞれ円状又は四角形のような多角形状を有する。
【0051】
【0052】
図５Ａ～図５Ｃを図１～図３と共に参照すると、第１電源連結構造体１１５Ｐは、第１半導体基板１１１を垂直方向（例えば、Ｚ方向）に貫通する第１電源貫通電極３３１Ｐ、第１半導体基板１１１の上面上に提供されて第１電源貫通電極３３１Ｐの上部に連結された第１電源上部パッド３３２Ｐ、及び第１半導体基板１１１の下面下に配置されて第１電源貫通電極３３１Ｐの下部に電気的に連結される第１電源下部パッド３３３Ｐを含む。第１電源連結構造体１１５Ｐは、第１半導体素子層１１２に提供された第１電源回路パターン３３４Ｐに電気的に連結される。外部から提供された電源信号は、第１電源連結構造体１１５Ｐ及び第１電源回路パターン３３４Ｐを通じて第１集積回路１１６のような第１半導体チップ１１０に提供された個々の素子に提供される。
【0053】
第１接地連結構造体１１５Ｇは、第１半導体基板１１１を垂直方向（例えば、Ｚ方向）に貫通する第１接地貫通電極３３１Ｇ、第１半導体基板１１１の上面上に提供されて第１接地貫通電極３３１Ｇの上部に連結された第１接地上部パッド３３２Ｇ、及び第１半導体基板１１１の下面下に配置されて第１接地貫通電極３３１Ｇの下部に電気的に連結される第１接地下部パッド３３３Ｇを含む。第１接地連結構造体１１５Ｇは、第１半導体素子層１１２に提供された第１接地回路パターン３３４Ｇに電気的に連結される。外部から提供された接地信号は、第１接地連結構造体１１５Ｇ及び第１接地回路パターン３３４Ｇを通じて第１集積回路１１６のような第１半導体チップ１１０に提供された個々の素子に提供される。
【0054】
第１ダミー構造体１１５Ｄは、第１半導体基板１１１を垂直方向（例えば、Ｚ方向）に貫通する第１ダミー貫通電極３３１Ｄ、第１半導体基板１１１の上面上に提供されて第１ダミー貫通電極３３１Ｄの上部に連結された第１ダミー上部パッド３３２Ｄ、及び第１半導体基板１１１の下面下に配置されて第１ダミー貫通電極３３１Ｄの下部に電気的に連結される第１ダミー下部パッド３３３Ｄを含む。第１ダミー構造体１１５Ｄは、第１電源回路パターン３３４Ｐ及び第１接地回路パターン３３４Ｇから電気的に絶縁される。
【0055】
平面視において、第１電源貫通電極３３１Ｐ、第１電源上部パッド３３２Ｐ、第１電源下部パッド３３３Ｐ、第１接地貫通電極３３１Ｇ、第１接地上部パッド３３２Ｇ、第１接地下部パッド３３３Ｇ、第１ダミー貫通電極３３１Ｄ、第１ダミー上部パッド３３２Ｄ、及び第１ダミー下部パッド３３３Ｄは、それぞれ円状又は四角形のような多角形状を有する。
【0056】
第２電源連結構造体１２５Ｐは、第２半導体基板１２１を垂直方向（例えば、Ｚ方向）に貫通する第２電源貫通電極３４１Ｐ、第２半導体基板１２１の上面上に提供されて第２電源貫通電極３４１Ｐの上部に連結された第２電源上部パッド３４２Ｐ、及び第２半導体基板１２１の下面下に配置されて第２電源貫通電極３４１Ｐの下部に電気的に連結される第２電源下部パッド３４３Ｐを含む。第２電源連結構造体１２５Ｐは、第２半導体素子層１２２に提供された第２電源回路パターン３４４Ｐに電気的に連結される。外部から提供された電源信号は、第２電源連結構造体１２５Ｐ及び第２電源回路パターン３４４Ｐを通じて第２集積回路２１６のような第２半導体チップ１２０に提供された個々の素子に提供される。
【0057】
第２接地連結構造体１２５Ｇは、第２半導体基板１２１を垂直方向（例えば、Ｚ方向）に貫通する第２接地貫通電極３４１Ｇ、第２半導体基板１２１の上面上に提供されて第２接地貫通電極３４１Ｇの上部に連結された第２接地上部パッド３４２Ｇ、及び第２半導体基板１２１の下面下に配置されて第２接地貫通電極３４１Ｇの下部に電気的に連結される第２接地下部パッド３４３Ｇを含む。第２接地連結構造体１２５Ｇは、第２半導体素子層１２２に提供された第２接地回路パターン３４４Ｇに電気的に連結される。外部から提供された接地信号は、第２接地連結構造体１２５Ｇ及び第２接地回路パターン３４４Ｇを通じて第２集積回路２１６のような第２半導体チップ１２０に提供された個々の素子に提供される。
【0058】
第２ダミー構造体１２５Ｄは、第２半導体基板１２１を垂直方向（例えば、Ｚ方向）に貫通する第２ダミー貫通電極３４１Ｄ、第２半導体基板１２１の上面上に提供されて第２ダミー貫通電極３４１Ｄの上部に連結された第２ダミー上部パッド３４２Ｄ、及び第２半導体基板１２１の下面下に配置されて第２ダミー貫通電極３４１Ｄの下部に電気的に連結される第２ダミー下部パッド３４３Ｄを含む。第２ダミー構造体１２５Ｄは、第２電源回路パターン３４４Ｐ及び第２接地回路パターン３４４Ｇから電気的に絶縁される。
【0059】
平面視において、第２電源貫通電極３４１Ｐ、第２電源上部パッド３４２Ｐ、第２電源下部パッド３４３Ｐ、第２接地貫通電極３４１Ｇ、第２接地上部パッド３４２Ｇ、第２接地下部パッド３４３Ｇ、第２ダミー貫通電極３４１Ｄ、第２ダミー上部パッド３４２Ｄ、及び第２ダミー下部パッド３４３Ｄは、それぞれ円状又は四角形のような多角形状を有する。
【0060】
【0061】
図６Ａを参照すると、半導体チップＣＨＰが形成されている半導体ウェーハＷＦを準備する。半導体チップＣＨＰは、同一構造を有し、同一機能を行うように構成される。半導体ウェーハＷＦのカッティングラインＣＬを切断して、半導体ウェーハＷＦを多数の半導体チップＣＨＰに分離する。半導体チップＣＨＰは、図１～図３に示した第１半導体チップ１１０及び第２半導体チップ１２０に該当する。
【0062】
図６Ｂを参照すると、同一方向に配向された２つの第１半導体チップ１１０をベース基板２１０上に順に実装する。２つの第１半導体チップ１１０のうちの下部の第１半導体チップ１１０は第１連結バンプ１９１を通じてベース基板２１０上に実装され、２つの第１半導体チップ１１０のうちの上部の第１半導体チップ１１０は第２連結バンプ１９２を通じて下部の第１半導体チップ１１０上に実装される。
【0063】
図６Ａ及び図６Ｃを参照すると、同一方向に配向された２つの第２半導体チップ１２０を上部の第１半導体チップ１１０上に順に実装する。第２半導体チップ１２０は、第１半導体チップ１１０と回転対称をなすように配向される。例えば、第１半導体チップ１１０が予め決定された基準方向に対して第１角度をなす場合、第２半導体チップ１２０は、基準方向に対して、第１角度と１８０゜との和である第２角度をなす。２つの第１半導体チップ１１０のうちの下部の第１半導体チップ１１０は第３連結バンプ１９３を通じて上部の第１半導体チップ１１０上に実装され、２つの第２半導体チップ１２０のうちの上部の第２半導体チップ１２０は第４連結バンプ１９４を通じて下部の第２半導体チップ１２０上に実装される。第２半導体チップ１２０は、第２入出力チャネル構造体１２３のそれぞれが対応する第１入出力チャネル構造体１１３のそれぞれに連結され、第２電源／接地連結構造体１２５のそれぞれが対応する第１電源／接地連結構造体１１５に連結されるように、第１半導体チップ１１０上に側方向にオフセットされて積層される。
【0064】
第２半導体チップ１２０を第１半導体チップ１１０上に実装した後、モールディング工程を遂行し、ベース基板２１０上に第１半導体チップ１１０及び第２半導体チップ１２０を覆うモールディング層を形成する。
【0065】
図７は、本発明の一実施形態による半導体パッケージ１００１の他の例を示す平面図である。図８は、図７に示した第１半導体チップ１１０ａを示す平面図である。図９は、図７のＩＸ－ＩＸ’線に沿った断面図である。図１０は、図７に示した第１半導体チップ１１０ａの第１電源／接地連結構造体１１５のレイアウト５１０及び第２半導体チップ１２０ａの第２電源／接地連結構造体１２５のレイアウト５２０を概略的に示す斜視図である。
【0066】
【0067】
図７～図１０を参照すると、第１電源／接地連結構造体１１５のレイアウト５１０において、第１電源連結構造体１１５Ｐのうちの第１水平方向（例えば、Ｘ方向）に隣接する２つの第１電源連結構造体１１５Ｐ間、及び第１電源連結構造体１１５Ｐのうちの第２水平方向（例えば、Ｙ方向）に隣接する２つの第１電源連結構造体１１５Ｐ間には、第１接地連結構造体１１５Ｇのうちのいずれか１つ、又は第１ダミー構造体１１５Ｄのうちのいずれか１つが配置され、第１接地連結構造体１１５Ｇのうちの第１水平方向（例えば、Ｘ方向）に隣接する２つの第１接地連結構造体１１５Ｇ間、及び第１接地連結構造体１１５Ｇのうちの第２水平方向（例えば、Ｙ方向）に隣接する２つの第１接地連結構造体１１５Ｇ間には、第１電源連結構造体１１５Ｐのうちのいずれか１つ、又は第１ダミー構造体１１５Ｄのうちのいずれか１つが配置される。
【0068】
一実施形態として、第１電源／接地連結構造体１１５のレイアウト５１０において、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１で離隔された２つの構造体は互いに異なる種類の構造体であり、第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２で離隔された２つの構造体は互いに異なる種類の構造体である。第１距離Ｄ１は第１ピッチ間隔Ｐ１のＮ倍（Ｎは、自然数）であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２のＭ倍（Ｍは、自然数）である。第１距離Ｄ１は該当する２つの構造体の中心間の第１水平方向（例えば、Ｘ方向）への距離を意味し、第２距離Ｄ２は該当する２つの構造体の中心間の第２水平方向（例えば、Ｙ方向）への距離を意味する。
【0069】
図７～図１０において、第１距離Ｄ１は第１ピッチ間隔Ｐ１の奇数倍であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２の奇数倍である。例えば、第１電源連結構造体１１５Ｐから、第１水平方向（例えば、Ｘ方向）に第１ピッチ間隔Ｐ１と同一の第１距離Ｄ１にある構造体、及び第２水平方向（例えば、Ｙ方向）に第２ピッチ間隔Ｐ２と同一の第２距離Ｄ２にある構造体は、第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄである。例えば、第１接地連結構造体１１５Ｇから、第１水平方向（例えば、Ｘ方向）に第１ピッチ間隔Ｐ１と同一の第１距離Ｄ１にある構造体、及び第２水平方向（例えば、Ｙ方向）に第２ピッチ間隔Ｐ２と同一の第２距離Ｄ２にある構造体は、第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄである。
【0070】
第２半導体チップ１２０ａの第２電源／接地連結構造体１２５のレイアウト５２０は、第１半導体チップ１１０ａの第１電源／接地連結構造体１１５のレイアウト５１０と互いに同一である。
【0071】
第２電源／接地連結構造体１２５のレイアウト５２０において、第２電源連結構造体１２５Ｐのうちの第１水平方向（例えば、Ｘ方向）に隣接する２つの第１電源連結構造体１１５Ｐ間、及び第２電源連結構造体１２５Ｐのうちの第２水平方向（例えば、Ｙ方向）に隣接する２つの第２電源連結構造体１２５Ｐ間には、第２接地連結構造体１２５Ｇのうちのいずれか１つ、又は第２ダミー構造体１２５Ｄのうちのいずれか１つが配置され、第２接地連結構造体１２５Ｇのうちの第１水平方向（例えば、Ｘ方向）に隣接する２つの第２接地連結構造体１２５Ｇ間、及び第２接地連結構造体１２５Ｇのうちの第２水平方向（例えば、Ｙ方向）に隣接する２つの第２接地連結構造体１２５Ｇ間には、第２電源連結構造体１２５Ｐのうちのいずれか１つ、又は第２ダミー構造体１２５Ｄのうちのいずれか１つが配置される。
【0072】
一実施形態において、第２電源／接地連結構造体１２５のレイアウト５２０において、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１で離隔された２つの構造体は互いに異なる種類の構造体であり、第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２で離隔された２つの構造体は互いに異なる種類の構造体である。例えば、第２電源連結構造体１２５Ｐから、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１にある構造体、及び第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２にある構造体は、第２接地連結構造体１２５Ｇ又は第２ダミー構造体１２５Ｄである。例えば、第２接地連結構造体１２５Ｇから、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１にある構造体、及び第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２にある構造体は、第２電源連結構造体１２５Ｐ又は第２ダミー構造体１２５Ｄである。
【0073】
第２半導体チップ１２０ａは、第１半導体チップ１１０ａ上にオフセット積層方式によって積層される。例えば、第２半導体チップ１２０ａが第１半導体チップ１１０ａ上に第１水平方向（例えば、Ｘ方向）にオフセットされて積層され、第２半導体チップ１２０ａの一部分は、第１半導体チップ１１０ａから第１水平方向（例えば、Ｘ方向）に突出する。
【0074】
一実施形態において、第２半導体チップ１２０ａが第１半導体チップ１１０ａのエッジから第１水平方向（例えば、Ｘ方向）にオフセットされた距離であるオフセット距離ＯＤ１は、第１ピッチ間隔Ｐ１の偶数倍である。例えば、オフセット距離ＯＤ１は、第１ピッチ間隔Ｐ１の２倍である。この場合、第２入出力連結構造体１２３Ｈは、第１入出力連結構造体１１３Ｈ又は第１入出力ダミー構造体１１３Ｄを通じてベース基板２１０に電気的に連結される。また、第２電源連結構造体１２５Ｐは第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結され、第２接地連結構造体１２５Ｇは第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結される。
【0075】
第２半導体チップ１２０ａが第１半導体チップ１１０ａのエッジから第１水平方向（例えば、Ｘ方向）にオフセットされた場合、第２電源／接地連結構造体１２５のうちの一部は、第１電源／接地連結構造体１１５に連結されない。一実施形態において、第２半導体チップ１２０ａに対する電源信号及び接地信号の十分な供給のために、第２電源連結構造体１２５Ｐのうちの半分以上は第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結され、第２接地連結構造体１２５Ｇのうちの半分以上は第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結される。
【0076】
図１１は、本発明の一実施形態による半導体パッケージ１００２の更に他の例を示す平面図である。図１２は、図１１のＸＩＩ－ＸＩＩ’線に沿った断面図である。図１３は、図１１に示した第１半導体チップ１１０ａの第１電源／接地連結構造体１１５のレイアウト５１０及び第２半導体チップ１２０ａの第２電源／接地連結構造体１２５のレイアウト５２０ａを概略的に示す斜視図である。
【0077】
【0078】
図１１～図１３を参照すると、第２半導体チップ１２０ａは、第１半導体チップ１１０ａと回転対称である。例えば、第２半導体チップ１２０ａを垂直方向（例えば、Ｚ方向）に平行な方向を回転軸として１８０゜回転した場合、第１半導体チップ１１０ａと第２半導体チップ１２０ａとは、第１水平方向（例えば、Ｘ方向）及び第２水平方向（例えば、Ｙ方向）に平行な基準平面（例えば、ＸＹ平面）に対してミラー対称構造を有する。第１半導体チップ１１０ａの第１電源／接地連結構造体１１５のレイアウト５１０は、図７～図１０に示した第１半導体チップ１１０ａの第１電源／接地連結構造体１１５のレイアウト５１０と同一であり、第２半導体チップ１２０ａの第１電源／接地連結構造体１１５のレイアウト５２０ａは、図７～図１０に示した第２半導体チップ１２０ａの第２電源／接地連結構造体１２５のレイアウト５２０と回転対称である。
【0079】
一実施形態において、第２半導体チップ１２０ａは、第１半導体チップ１１０ａ上にオフセット積層方式によって積層され、且つ第１半導体チップ１１０ａと回転対称である。第２半導体チップ１２０ａが第１半導体チップ１１０ａのエッジから第１水平方向（例えば、Ｘ方向）にオフセットされた距離であるオフセット距離ＯＤ２は、第１ピッチ間隔Ｐ１の奇数倍である。例えば、オフセット距離ＯＤ２は、第１ピッチ間隔Ｐ１の１倍である。この場合、第２入出力連結構造体１２３Ｈは、第１入出力連結構造体１１３Ｈ又は第１入出力ダミー構造体１１３Ｄを通じてベース基板２１０に電気的に連結される。また、第２電源連結構造体１２５Ｐは第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結され、第２接地連結構造体１２５Ｇは第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結される。
【0080】
第２半導体チップ１２０ａが第１半導体チップ１１０ａのエッジから第１水平方向（例えば、Ｘ方向）にオフセットされた場合、第２電源／接地連結構造体１２５のうちの一部は、第１電源／接地連結構造体１１５に連結されない。一実施形態において、第２半導体チップ１２０ａに対する電源信号及び接地信号の十分な供給のために、第２電源連結構造体１２５Ｐのうちの半分以上は第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結され、第２接地連結構造体１２５Ｇのうちの半分以上は第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結される。
【0081】
図１４は、本発明の一実施形態による半導体パッケージの一部を示す図であり、第１半導体チップ１１０ｂの第１電源／接地連結構造体１１５のレイアウト５１２及び第２半導体チップ１２０ｂの第２電源／接地連結構造体１２５のレイアウト５２２を概略的に示す斜視図である。以下、図７～図１０を参照して説明した半導体パッケージ１００１との相違点を中心に、図１４に示した半導体パッケージについて説明する。
【0082】
図１４を参照すると、第１電源／接地連結構造体１１５のレイアウト５１２において、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１で離隔された２つの構造体は互いに異なる種類の構造体であり、第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２で離隔された２つの構造体は互いに異なる種類の構造体である。第１距離Ｄ１は第１ピッチ間隔Ｐ１のＮ倍（Ｎは、自然数）であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２のＭ倍（Ｍは、自然数）である。図１４において、第１距離Ｄ１は第１ピッチ間隔Ｐ１の２倍であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２の２倍である。例えば、第１電源連結構造体１１５Ｐから、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１にある構造体、及び第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２にある構造体は、第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄである。例えば、第１接地連結構造体１１５Ｇから、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１にある構造体、及び第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２にある構造体は、第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄである。
【0083】
一実施形態において、第１電源／接地連結構造体１１５のレイアウト５１２の１つのロウ及びカラムのそれぞれは、連続して配置されたＰ個（Ｐは、２以上の自然数）の第１電源連結構造体１１５Ｐ、連続して配置されたＰ個の第１接地連結構造体１１５Ｇ、及び／又は連続して配置されたＰ個の第１ダミー構造体１１５Ｄを含む。この場合、第１距離Ｄ１は第１ピッチ間隔Ｐ１のＰ倍であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２のＰ倍である。例えば、図１４では、第１電源／接地連結構造体１１５のレイアウト５１２の１つのロウ及びカラムのそれぞれが、連続して配置された２つの第１電源連結構造体１１５Ｐ、連続して配置された２つの第１接地連結構造体１１５Ｇ、及び／又は連続して配置された２つの第１ダミー構造体１１５Ｄを含むことを示している。この場合、第１距離Ｄ１は第１ピッチ間隔Ｐ１の２倍であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２の２倍である。
【0084】
第２半導体チップ１２０ｂの第２電源／接地連結構造体１２５のレイアウト５２２は、第１半導体チップ１１０ｂの第１電源／接地連結構造体１１５のレイアウト５１２と互いに同一である。
【0085】
一実施形態として、第２電源／接地連結構造体１２５のレイアウト５２２において、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１で離隔された２つの構造体は互いに異なる種類の構造体であり、第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２で離隔された２つの構造体は互いに異なる種類の構造体である。第１距離Ｄ１は第１ピッチ間隔Ｐ１のＮ倍（Ｎは、自然数）であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２のＭ倍（Ｍは、自然数）である。図１４において、第１距離Ｄ１は第１ピッチ間隔Ｐ１の２倍であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２の２倍である。例えば、第２電源連結構造体１２５Ｐから、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１にある構造体、及び第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２にある構造体は、第２接地連結構造体１２５Ｇ又は第２ダミー構造体１２５Ｄである。例えば、第２接地連結構造体１２５Ｇから、第１水平方向（例えば、Ｘ方向）に第１距離Ｄ１にある構造体、及び第２水平方向（例えば、Ｙ方向）に第２距離Ｄ２にある構造体は、第２電源連結構造体１２５Ｐ又は第２ダミー構造体１２５Ｄである。
【0086】
一実施形態において、第２電源／接地連結構造体１２５のレイアウト５２２の１つのロウ及びカラムのそれぞれは、連続して配置されたＰ個（Ｐは、２以上の自然数）の第２電源連結構造体１２５Ｐ、連続して配置されたＰ個の第２接地連結構造体１２５Ｇ、及び／又は連続して配置されたＰ個の第２ダミー構造体１２５Ｄを含む。この場合、第１距離Ｄ１は第１ピッチ間隔Ｐ１のＰ倍であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２のＰ倍である。例えば、図１４では、第２電源／接地連結構造体１２５のレイアウト５２２の１つのロウ及びカラムのそれぞれが、連続して配置された２つの第２電源連結構造体１２５Ｐ、連続して配置された２つの第２接地連結構造体１２５Ｇ、及び／又は連続して配置された２つの第２ダミー構造体１２５Ｄを含むことを示している。この場合、第１距離Ｄ１は第１ピッチ間隔Ｐ１の２倍であり、第２距離Ｄ２は第２ピッチ間隔Ｐ２の２倍である。
【0087】
第２半導体チップ１２０ｂは、第１半導体チップ１１０ｂ上にオフセット積層方式によって積層される。例えば、第２半導体チップ１２０ｂが第１半導体チップ１１０ｂ上に第１水平方向（例えば、Ｘ方向）にオフセットされて積層され、第２半導体チップ１２０ｂの一部分は、第１半導体チップ１１０ｂから第１水平方向（例えば、Ｘ方向）に突出する。
【0088】
一実施形態において、第２半導体チップ１２０ｂが第１半導体チップ１１０ｂのエッジから第１水平方向（例えば、Ｘ方向）にオフセットされた距離であるオフセット距離ＯＤ３は、第１距離Ｄ１の偶数倍である。例えば、オフセット距離ＯＤ３は、第１距離Ｄ１の２倍である。この場合、第２入出力連結構造体１２３Ｈは、第１入出力連結構造体１１３Ｈ又は第１入出力ダミー構造体１１３Ｄを通じてベース基板２１０に電気的に連結される。また、第２電源連結構造体１２５Ｐは第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結され、第２接地連結構造体１２５Ｇは第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結される。
【0089】
図１５は、本発明の一実施形態による半導体パッケージの一部を示す図であり、第１半導体チップ１１０ｂの第１電源／接地連結構造体１１５のレイアウト５１２及び第２半導体チップ１２０ｂの第２電源／接地連結構造体１２５のレイアウト５２２ａの他の例を概略的に示す斜視図である。以下、図１４を参照して説明した半導体パッケージとの相違点を中心に、図１５に示した半導体パッケージについて説明する。
【0090】
図１５を参照すると、第２半導体チップ１２０ｂは、第１半導体チップ１１０ｂと回転対称である。例えば、第２半導体チップ１２０ｂを垂直方向（例えば、Ｚ方向）に平行な方向を回転軸として１８０゜回転した場合、第１半導体チップ１１０ｂと第２半導体チップ１２０ｂとは、第１水平方向（例えば、Ｘ方向）及び第２水平方向（例えば、Ｙ方向）に平行な基準平面（例えば、ＸＹ平面）に対してミラー対称構造を有する。第１半導体チップ１１０ｂの第１電源／接地連結構造体１１５のレイアウト５１２は、図１４に示した第１半導体チップ１１０ｂの第１電源／接地連結構造体１１５のレイアウト５１２と同一であり、第２半導体チップ１２０ｂの第１電源／接地連結構造体１１５のレイアウト５２２ａは、図１４に示した第２半導体チップ１２０ｂの第２電源／接地連結構造体１２５のレイアウト５２２と回転対称である。
【0091】
一実施形態において、第２半導体チップ１２０ｂは、第１半導体チップ１１０ｂ上にオフセット積層方式によって積層され、且つ第１半導体チップ１１０ｂと回転対称である。第２半導体チップ１２０ｂが第１半導体チップ１１０ｂのエッジから第１水平方向（例えば、Ｘ方向）にオフセットされた距離であるオフセット距離ＯＤ４は、第１距離Ｄ１の奇数倍である。例えば、オフセット距離ＯＤ４は、第１距離Ｄ１の１倍である。この場合、第２入出力連結構造体１２３Ｈは、第１入出力連結構造体１１３Ｈ又は第１入出力ダミー構造体１１３Ｄを通じてベース基板２１０に電気的に連結される。また、第２電源連結構造体１２５Ｐは第１電源連結構造体１１５Ｐ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結され、第２接地連結構造体１２５Ｇは第１接地連結構造体１１５Ｇ又は第１ダミー構造体１１５Ｄを通じてベース基板２１０に電気的に連結される。
【0092】
本発明の一実施形態によると、半導体パッケージは、オフセット積層方式によって積層され、及び／又は回転対称構造を有する第１半導体チップ及び第２半導体チップを含み、第１半導体チップ及び第２半導体チップは、互いに異なる入出力チャネルラインを通じてベース基板に連結される。更に、第１半導体チップ及び第２半導体チップを互いに異なる入出力チャネルラインに連結すると共に、第１半導体チップ及び第２半導体チップの電源／接地連結構造体のレイアウトを通じて第１半導体チップ及び第２半導体チップに対する電源信号供給ライン及び接地信号供給ラインを併合（ｍｅｒｇｅ）する。
【0093】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術思想から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0094】
１１０、１１０ａ、１１０ｂ 第１半導体チップ
１１１、１２１ 第１、第２（半導体）基板
１１２、１２２ 第１、第２半導体素子層
１１３、１２３ 第１、第２入出力チャネル構造体
１１３Ｄ、１２３Ｄ 第１、第２入出力ダミー構造体
１１３Ｈ、１２３Ｈ 第１、第２入出力連結構造体
１１５、１２５ 第１、第２電源／接地連結構造体（導電性連結構造体）
１１５Ｄ、１２５Ｄ 第１、第２ダミー構造体
１１５Ｇ、１２５Ｇ 第１、第２接地連結構造体
１１５Ｐ、１２５Ｐ 第１、第２電源連結構造体
１１６、２１６ 第１、第２集積回路
１２０、１２０ａ、１２０ｂ 第２半導体チップ
１９１～１９４ 第１～第４連結バンプ（導電性バンプ）
２１０ ベース基板
２１１ コア絶縁層
２１２、２１３ 上部、下部基板パッド
２２０Ｃ１、２２０Ｃ２ 第１、第２チャネル外部連結端子
２２０Ｇ 接地外部連結端子
２２０Ｐ 電源外部連結端子
３１１Ｄ、３２１Ｄ 第１、第２入出力ダミー貫通電極
３１１Ｈ、３２１Ｈ 第１、第２入出力貫通電極
３１２Ｄ、３２２Ｄ 第１、第２入出力ダミー上部パッド
３１２Ｈ、３２２Ｈ 第１、第２入出力上部パッド
３１３Ｄ、３２３Ｄ 第１、第２入出力ダミー下部パッド
３１３Ｈ、３２３Ｈ 第１、第２入出力回路パターン
３１４Ｈ、３２４Ｈ 第１、第２入出力回路パターン
３３１Ｄ、３４１Ｄ 第１、第２ダミー貫通電極
３３１Ｇ、３４１Ｇ 第１、第２接地貫通電極
３３１Ｐ、３４１Ｐ 第１、第２電源貫通電極
３３２Ｄ、３４２Ｄ 第１、第２ダミー上部パッド
３３２Ｇ、３４２Ｇ 第１、第２接地上部パッド
３３２Ｐ、３４２Ｐ 第１、第２電源上部パッド
３３３Ｄ、３４３Ｄ 第１、第２ダミー下部パッド
３３３Ｇ、３４３Ｇ 第１、第２接地下部パッド
３３３Ｐ、３４３Ｐ 第１、第２電源下部
３３４Ｇ、３４４Ｇ 第１、第２接地回路パターン
３３４Ｐ、３４４Ｐ 第１、第２電源回路パターン
５１０、５１２ 第１電源／接地連結構造体のレイアウト
５２０、５２０ａ、５２２、５２２ａ 第２電源／接地連結構造体のレイアウト
１０００、１００１、１００２ 半導体パッケージ
１１２１ 配線及び第１絶縁層
１２２１ 配線及び第２絶縁層
ＣＨＰ 半導体チップ
ＣＬ カッティングライン
ＣＲ１、ＣＲ２ 第１、第２半導体チップの中心部
ＥＲ１＿１、ＥＲ２＿１ 第１エッジ部
ＥＲ１＿２、ＥＲ２＿２ 第２エッジ部
Ｍ１＿１～Ｍ１＿６ 第１～第６グループ
Ｍ２＿１～Ｍ２＿６ 第１～第６グループ
ＯＤ、ＯＤ１、ＯＤ２、ＯＤ３、ＯＤ４ オフセット距離
ＷＦ 半導体ウェーハ
１１１、１２１ 第１、第２（半導体）基板
１１２、１２２ 第１、第２半導体素子層
１１３、１２３ 第１、第２入出力チャネル構造体
１１３Ｄ、１２３Ｄ 第１、第２入出力ダミー構造体
１１３Ｈ、１２３Ｈ 第１、第２入出力連結構造体
１１５、１２５ 第１、第２電源／接地連結構造体（導電性連結構造体）
１１５Ｄ、１２５Ｄ 第１、第２ダミー構造体
１１５Ｇ、１２５Ｇ 第１、第２接地連結構造体
１１５Ｐ、１２５Ｐ 第１、第２電源連結構造体
１１６、２１６ 第１、第２集積回路
１２０、１２０ａ、１２０ｂ 第２半導体チップ
１９１～１９４ 第１～第４連結バンプ（導電性バンプ）
２１０ ベース基板
２１１ コア絶縁層
２１２、２１３ 上部、下部基板パッド
２２０Ｃ１、２２０Ｃ２ 第１、第２チャネル外部連結端子
２２０Ｇ 接地外部連結端子
２２０Ｐ 電源外部連結端子
３１１Ｄ、３２１Ｄ 第１、第２入出力ダミー貫通電極
３１１Ｈ、３２１Ｈ 第１、第２入出力貫通電極
３１２Ｄ、３２２Ｄ 第１、第２入出力ダミー上部パッド
３１２Ｈ、３２２Ｈ 第１、第２入出力上部パッド
３１３Ｄ、３２３Ｄ 第１、第２入出力ダミー下部パッド
３１３Ｈ、３２３Ｈ 第１、第２入出力回路パターン
３１４Ｈ、３２４Ｈ 第１、第２入出力回路パターン
３３１Ｄ、３４１Ｄ 第１、第２ダミー貫通電極
３３１Ｇ、３４１Ｇ 第１、第２接地貫通電極
３３１Ｐ、３４１Ｐ 第１、第２電源貫通電極
３３２Ｄ、３４２Ｄ 第１、第２ダミー上部パッド
３３２Ｇ、３４２Ｇ 第１、第２接地上部パッド
３３２Ｐ、３４２Ｐ 第１、第２電源上部パッド
３３３Ｄ、３４３Ｄ 第１、第２ダミー下部パッド
３３３Ｇ、３４３Ｇ 第１、第２接地下部パッド
３３３Ｐ、３４３Ｐ 第１、第２電源下部
３３４Ｇ、３４４Ｇ 第１、第２接地回路パターン
３３４Ｐ、３４４Ｐ 第１、第２電源回路パターン
５１０、５１２ 第１電源／接地連結構造体のレイアウト
５２０、５２０ａ、５２２、５２２ａ 第２電源／接地連結構造体のレイアウト
１０００、１００１、１００２ 半導体パッケージ
１１２１ 配線及び第１絶縁層
１２２１ 配線及び第２絶縁層
ＣＨＰ 半導体チップ
ＣＬ カッティングライン
ＣＲ１、ＣＲ２ 第１、第２半導体チップの中心部
ＥＲ１＿１、ＥＲ２＿１ 第１エッジ部
ＥＲ１＿２、ＥＲ２＿２ 第２エッジ部
Ｍ１＿１～Ｍ１＿６ 第１～第６グループ
Ｍ２＿１～Ｍ２＿６ 第１～第６グループ
ＯＤ、ＯＤ１、ＯＤ２、ＯＤ３、ＯＤ４ オフセット距離
ＷＦ 半導体ウェーハ
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】