特開 2024-32677 ゲート誘電体を改良したＳＩＣを基礎とする電子装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024032677

(43)【公開日】2024-03-12

(54)【発明の名称】ゲート誘電体を改良したＳＩＣを基礎とする電子装置及びその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240305BHJP

   H01L 29/12 20060101ALI20240305BHJP

   H01L 29/872 20060101ALI20240305BHJP

   H01L 21/336 20060101ALI20240305BHJP

   H01L 21/329 20060101ALI20240305BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652T

H01L29/86 301D

H01L29/86 301F

H01L29/78 658F

H01L29/86 301P

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2023135813

(22)【出願日】2023-08-23

(31)【優先権主張番号】102022000017730

(32)【優先日】2022-08-29

(33)【優先権主張国・地域又は機関】IT

(71)【出願人】

【識別番号】591002692

【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．

【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．

(74)【代理人】

【識別番号】100076185

【弁理士】

【氏名又は名称】小橋 正明

(72)【発明者】

【氏名】パトリク フィオレンツァ

(72)【発明者】

【氏名】ファブリヅィオ ロッカフォルテ

(72)【発明者】

【氏名】エドアルド ザネッティ

(72)【発明者】

【氏名】マリオ ジウセッペ サッジーオ

(57)【要約】

【課題】 従来技術の欠点を解消した電子装置及びその製造方法を提供する
【解決手段】 電子装置（２０，６０）は、第１方向（Ｚ）に沿って互いに反対側の第１面（４８ａ，６８ａ）と第２面（４８ｂ、６８ｂ）とを有しており特にシリコンカーバイドＳｉＣからなる半導体ボディ（４８，６８）、及び電気的絶縁領域（５２，８０）によって該半導体ボディ（４８，６８）から絶縁されている該第１面（４８ｂ、６８ｂ）における電気的端子（Ｇ；８２，７４）を有している。該電気的絶縁領域は多層であり、該半導体ボディと接触しているシリコン酸化物からなる第１絶縁層（１０２）と、該第１絶縁層（１０２）上のハフニウム酸化物からなる第２絶縁層（１０４）と、該第２絶縁層（１０４）上のアルミニウム酸化物からなる第３絶縁層（１０６）とを包含している。
【選択図】 図１

【特許請求の範囲】

【請求項1】

電子装置（２０，６０）において、
第１方向（Ｚ）に沿って互いに反対側の第１面（４８ａ，６８ａ）及び第２面（４８ｂ，６８ｂ）を有しており特にシリコンカーバイドからなる半導体ボディ（４８，６８）、
導電層（５３）と電気的絶縁領域（５２，８０）とを包含しており該電気的絶縁領域が（５２，８０）が該半導体ボディ（４８，６８）と該導電層（５３）との間に延在している該第１面（４８ｂ，６８ｂ）における電気的端子（Ｇ；８２，７４）、
を有しており、前記電気的絶縁領域（５２，８０）が多層であって、
該半導体ボディと接触しており、第１バンドギャップ値及び第１厚さを有しており、該半導体ボディ（４８，６８）から来る電荷キャリアによって使用中にトンネル効果によって横断される構成とされている第１絶縁層（１０２）と、
該第１バンドギャップ値よりも一層低い第２バンドギャップ値及び該第１厚さよりも一層大きな第２厚さを有しており、前記電荷キャリアに対しての電位井戸を形成する構成とされている前記第１絶縁層（１０２）上の第２絶縁層（１０４）と、
該第１及び第２バンドギャップ値の間の第３バンドギャップ値及び該第２厚さよりも一層大きな第３厚さを有している該第２絶縁層（１０４）上の第３絶縁層（１０６）と、
を包含している電子装置。

【請求項2】

該第１絶縁層（１０２）が０．５ｎｍと１ｎｍとの間の厚さを有しており、
該第２絶縁層（１０４）が１．５ｎｍと２．５ｎｍとの間の厚さを有しており、
該第３絶縁層（１０６）が１０ｎｍと１００ｎｍとの間の厚さを有している、
請求項１に記載の電子装置。

【請求項3】

該第１絶縁層（１０２）がＳｉＮ、ＳｉＯ_２ＡｌＮの内の一つからなり、
該第２絶縁層（１０４）がＨｆＯ_２ＨｆＳｉＯ_ｘＺｒＯ２，ＺｒＳｉＯ_ｘ内の一つからなり、
該第３絶縁層（１０６）がアルミニウム酸化物とハフニウム酸化物からなる２個又はそれ以上の交番する層を包含している、
請求項１又は２に記載の電子装置。

【請求項4】

該第３絶縁層（１０６）が、Ａｌ_２３びＨｆＯ_２２個又はそれ以上の交番する層、又はＡｌＳｉＯ_ｘびＨｆＳｉＯ_ｘ２個又はそれ以上の交番する層を包含している請求項３に記載の電子装置。

【請求項5】

使用中に電流を収容する構成とされている前記半導体ボディ（４８，６８）におけるチャンネル領域（３８，３６；６９，７０）を更に包含しており、前記電気的絶縁領域（５２，８０）が前記チャンネル領域において延在している先行する請求項の内の何れか１項に記載の電子装置。

【請求項6】

正の界面電荷を画定する前記第１面（４８ａ，６８ａ）において正の電荷キャリアを有しており、前記電気的絶縁領域（５２，８０）が、前記正の界面電荷を少なくとも部分的に平衡させるように負の電荷を発生させる電子のトラップ状態を有するような態様で構成されている請求項５に記載の電子装置。

【請求項7】

前記電子装置が表面端子（Ｓ，２６，５９）とドレイン端子（Ｄ，２７）とを有するＭＯＳＦＥＴであって、
前記電気的端子が該ＭＯＳＦＥＴのゲート端子（Ｇ，５３）であって、該導電層がゲートメタリゼーション（５３）であり、且つ該電気的絶縁領域（５２）が、全体として、ゲート誘電体を形成している、先行する請求項の内のいずれか１項に記載の電子装置（２０）

【請求項8】

前記電子装置がダイオードであり且つ
該半導体ボディ（６８）の第２面（６８ｂ）を延在しているカソード端子（７２）と、
該第１面(６８ａ)から該第２面（６８ｂ）へ向かって延在している少なくとも１個のトレンチ（７３）であって、前記電気的絶縁領域（８０）が前記トレンチ（７３）内に延在している該トレンチと、
を包含しており、
前記電気的端子が該ダイオードのアノード端子（８２）を形成しており且つ前記トレンチ（７３）内に延在する一部（８２）を有している金属層を包含しており、
前記電気的絶縁層領域（８０）が該アノード端子（７４）の前記一部（８２）と該半導体ボディ（６８）との間に延在している、
請求項１乃至６の内の何れかの１項に記載の電子装置（６０）。

【請求項9】

該ダイオードが、該アノード端子（７４）と前記トレンチ（７３）に対して横方向の該半導体ボディ（６８）との間の電気的コンタクト領域によって形成されている少なくとも１個の金属－半導体接合を有しているショットキーダイオードである請求項８に記載の電子装置（６０）。

【請求項10】

電子装置（２０，６０）を製造する方法において、
第１方向（Ｚ）に沿って互いに反対側の第１面（４８ａ，６８ａ）及び第２面（４８ｂ，６８ｂ）を有しており特にシリコンカーバイドからなる半導体ボディ（４８，６８）を提供するステップ、
導電層（５３）及び該導電層（５３）と該半導体ボディ（４８，６８）との間の電気的絶縁領域（５２，８０）を形成することを包含している該第１面（４８ｂ，６８ｂ）に電気的端子（Ｇ；８２，７４）を形成するステップであって、該電気的端子（Ｇ；８２，７４）を該半導体ボディ（４８，６８）から電気的に絶縁させる構成とさせる該電気的端子を形成するステップ、
を包含しており、前記電気的絶縁領域（５２，８０）を形成する該ステップが、
第１バンドギャップ値及び第１厚さを有しており該半導体ボディ（４８，６８）から来る電荷キャリアによって使用中にトンネル効果によって横断される構成とされている第１絶縁層（１０２）を該半導体ボディと接触して形成すること、
該第１バンドギャップ値よりも一層低い第２バンドギャップ値及び該第１厚さよりも一層大きな第２厚さを有しており前記電荷キャリアに対する電位井戸を形成する構成とされている第２絶縁層（１０４）を該第１絶縁層（１０２）上に形成すること、及び
該第１及び第２バンドギャップ値の間の第３バンドギャップ値及び該第２厚さよりも一層大きな第３厚さを有している第３絶縁層（１０６）を該第２絶縁層（１０４）上に形成すること、
を包含して多層を形成することを包含している方法。

【請求項11】

該第１絶縁層（１０２）が０．５ｎｍと１ｎｍとの間の厚さを有しており、
該第２絶縁層（１０４）が１．５ｎｍと２．５ｎｍとの間の厚さを有しており、
該第３絶縁層（１０６）が１０ｎｍと１００ｎｍとの間の厚さを有している、
請求項１０に記載の方法。

【請求項12】

該第１絶縁層（１０２）がＳｉＮ、ＳｉＯ_２ＡｌＮの内の一つからなり、
該第２絶縁層（１０４）がＨｆＯ_２ＨｆＳｉＯ_ｘＺｒＯ_２ＺｒＳｉＯ_ｘ内の一つからなり、
該第３絶縁層（１０６）がアルミニウム酸化物とハフニウム酸化物の２個又はそれ以上の交番する層を包含している、
請求項９又は１０に記載の方法。

【請求項13】

該第３絶縁層（１０６）が、Ａｌ_２３びＨｆＯ_２２個又はそれ以上の交番する層、又はＡｌＳｉＯ_ｘびＨｆＳｉＯ_ｘ２個又はそれ以上の交番する層、を包含している請求項１２に記載の方法。

【請求項14】

該第２及び第３絶縁層（１０４，１０６）を形成することがＡＬＤ技術による夫々の付着を実施することを包含している請求項１０乃至１３の内のいずれか１項に記載の方法。

【請求項15】

使用中に電流を収容する構成とされたチャンネル領域（３８，３６；６９，７０）を前記半導体ボディ（４８；６８）内に更に有しており、
前記電気的絶縁領域（５２，８０）が前記チャンネル領域に形成される、
請求項１０乃至１４の内のいずれか１項に記載の方法。

【請求項16】

前記電子装置がＭＯＳＦＥＴであって、
該製造ステップが、該ＭＯＳＦＥＴのソース端子（Ｓ、２６，５９）及びドレイン端子（Ｄ，２７）を形成することを更に包含しており、
前記電気的端子が該ＭＯＳＦＥＴのゲート端子（Ｇ，５３）であり、該導電層（５３）がゲートメタリゼーション（５３）であり、且つ該電気的絶縁領域（５２）が、全体として、ゲート誘電体を形成している、
請求項１０乃至１５の内のいずれか１項に記載の方法。

【請求項17】

前記電子装置がダイオードであって、該製造ステップが、更に、
該半導体ボディ（６８）の第２面（６８ｂ）に延在するカソード端子（７２）を形成すること、
該第１面（６８ａ）から該第２面（６８ｂ）へ延在する少なくとも１個のトレンチ（７３）であって前記電気的絶縁領域（８０）が前記トレンチ（７３）内に延在している該トレンチ（７３）を形成すること、
を包含しており、
前記電気的端子が該ダイオードのアノード端子（７４）であり且つ前記トレンチ（７３）内に延在する一部（８２）を有している金属層を包含しており、
前記電気的絶縁領域（８０）が該アノード端子（７４）の前記一部（８２）と該半導体ボディ（６８）との間に延在している、
請求項１０乃至１６の内のいずれか１項に記載の方法（６０）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子装置、特にパワーＭＯＳＦＥＴ及びショットキーダイオード、及び該電子装置の製造方法に関するものである。

【背景技術】

【0002】

既知の如く、ワイドバンドギャップを有している半導体物質、特にバンドギャップの高い値と、低オン状態抵抗（Ｒ_ＯＮと、熱伝導率の高い値と、高い動作周波数と、電荷キャリアの高い飽和速度とを有している半導体物質は、特に電気的適用例において、ダイオード又はトランジスタ等の電子部品を製造するために理想的である。この様な特性を有しており且つ電子部品を製造するために使用されるべく適合されている物質は、シリコンカーバイド（ＳｉＣ）である。特に、シリコンカーバイドは、その異なるポリタイプ（例えば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）において、上述した特性に関してシリコンより好適である。

【0003】

シリコンカーバイドで提供される電子装置は、シリコン基板で提供される同様の装置と比較して、導通における低い出力抵抗や、低い漏洩電流や、高い動作周波数等の更なる利点を有している。特に、ＳｉＣショットキーダイオードは一層高いスイッチング性能を示しており、ＳｉＣ電子装置を特に高周波数適用例に好適なものとしている。

【0004】

多数の科学論文でもシリコンカーバイド（ＳｉＣ）ＭＯＳＦＥＴ装置の良好なスイッチング性能を報告している。産業的観点からは、スイッチング性能に加えて、ＳｉＣＭＯＳＦＥＴ装置は、良好な構造的堅牢性も有しており、そのことはパワーシステムにおいて望ましい特性である。

【0005】

ＳｉＣ（特に、４Ｈ－ＳｉＣ）ＭＯＳＦＥＴ装置における関連する構造要素は、ゲート誘電体（又は酸化物）である。ゲート誘電体の特性（誘電率、固定電荷等）及び誘電体／ＳｉＣ界面品質（界面状態密度Ｄ_ｉｔ近界面酸化物トラップ（ｎｅａｒ ｉｎｔｅｒｆａｃｅ ｏｘｉｄｅ ｔｒａｐｓ）ＮＩＯＴ）は、電界効果チャンネル移動度μ_ＦＥオン状態抵抗、及びスレッシュホールド電圧Ｖ_ｔｈのＭＯＳＦＥＴの重要なパラメータについて顕著な影響を有している。したがって、ＳｉＣＭＯＳＦＥＴの性能を十分に利用するためには、ゲート誘電体の最適化は前提条件である。

【0006】

更に、ＭＯＳＦＥＴを設計する場合に、オン状態抵抗が減少する場合のＶ_ｔｈ不所望な低下を解消するための解決手段を見出すべきである。特に、低オン状態抵抗を維持しながらＶ_ｔｈ増加させる解決手段が望ましい。

【0007】

シリコン酸化物（ＳｉＯ_２は、ＳｉＣの熱酸化による製造の容易性に起因して、ゲート誘電体として市販のＳｉＣＭＯＳＦＥＴにおいて一般的に使用されている。しかしながら、ＳｉＣの酸化率はシリコンの酸化率よりも一層低いし、且つ界面状態密度は、ＳｉＯ_２Ｓｉ積層体のものよりも約２乃至３桁一層高い。界面状態密度Ｄ_ｉｔ減少させ且つＳｉＯ_２ゲート誘電体として使用する４Ｈ－ＳｉＣＭＯＳＦＥＴのチャンネル移動度μ_ＦＥ改善させるために、窒素（Ｎ_２、ＮＯ）が豊富な環境において、酸化後アニーリング（ＰＯＡ）又は付着後アニーリング（ＰＤＡ）の工程が典型的に実施される。しかしながら、ＳｉＣの熱酸化、及びＰＯＡ及びＰＤＡプロセスは、典型的に、高い温度（１１００℃を越える）と長いアニーリング時間（幾つかの場合には、最大で８時間）を必要とする。更に、これらの処理全ては、ＮＯ又はＮ_２での高温アニーリング期間中に発生する不可避的な界面再結晶化の結果としてＳｉＯ_２ＳｉＣ界面において「無秩序」領域の形成となる。この無秩序界面は、チャンネル移動度及びスレッシュホールド電圧（Ｖ_ｔｈの両方に悪影響を有しているＳｉＯ_ｘＣの非化学量論欠陥の存在によって特性付けられる。

【0008】

更に、４Ｈ－ＳｉＣと比較してＳｉＯ_２誘電率が低いために、高電圧動作条件下において、ＳｉＯ_２側の電界はＳｉＣのものよりも約２．５倍一層高い。従って、電界が４Ｈ－ＳｉＣの臨界電界（約３乃至４ＭＶ／ｃｍ）に到達すると、ガウスの法則によれば、ＳｉＯ_２ート誘電体は約２．３倍一層大きな電界、即ち約７乃至９ＭＶ／ｃｍに露呈されることとなる。従って、そのＳｉＯ_２電体は、高ストレス及び貧信頼性条件下にさらされることとなる。

【0009】

本発明者等に既知の一つの解決法によれば、ＳｉＣ酸化のために必要なサーマルバジェットを減少させるために、ＣＶＤによって付着させたＳｉＯ_２をＳｉＯ_２ＯＳＦＥＴにおけるゲート絶縁体として使用する場合がある。

【0010】

本発明者等に既知の一つの解決法によれば、ゲート絶縁体における電界を弱めるために高誘電率の誘電体（Ａｌ_２３ＨｆＯ_２Ｌａ_２３）が提案されている。しかしながら、このプロセスにおいては、界面においてＳｉＯ_２が形成されて、ＭＯＳＣＡＰ（金属酸化物半導体キャパシタ）において電圧Ｖ_ＦＢフラットバンド電圧）の不安定性を発生させる場合がある炭素関連欠陥（空格子、格子間原子、Ｃ－Ｃ二量体、炭素クラスター、等）を形成することとなる場合がある。

【0011】

本発明者等に既知の一つの解決法によれば、ＳｉＣＭＯＳＦＥＴにおけるＶ_ｔｈを調節するためにゲート絶縁体としてＡｌ_２３が提案されている。特に、ＳｉＣＭＯＳＦＥＴにおけるオン状態におけるＶ_ｔｈを増加させるために、高ｋ絶縁体（「高ｋ」物質として知られている）を使用することが可能である。しかしながら、高ｋ誘電体の組込は、ＳｉＣ装置におけるコンタクトを形成するために必要とされるサーマルバジェット（＞８００℃）においての結晶化現象に影響されやすいことによって制限されている。更に、誘電率が増加すると絶縁体のバンドギャップが減少し、その結果、単純な高ｋの選択は、通常、ＳｉＣとの小さなバンドオフセットを発生し、その結果、高漏洩電流を発生させることとなる。

【発明の概要】

【発明が解決しようとする課題】

【0012】

従って、上述した問題に対する解決策を提供することの必要性が存在している。

【課題を解決するための手段】

【0013】

本発明によれば、特許請求の範囲に定義されるように、電子装置及びその製造方法が提供される。

【0014】

本発明をより良く理解するために、添付の図面を参照して、純粋に非制限的な例によって、本発明の好適な実施例について以下に説明する。

【図面の簡単な説明】

【0015】

【図1】本発明の１側面に基づくＭＯＳＦＥＴ装置を例示する横断面図。

【図2】本発明の１側面に基づく図１の装置のゲート誘電体を形成している積層体を例示している拡大詳細図。

【図3】図１の装置の製造プロセスの夫々のステップを例示しているブロック図。

【図4】本発明の更なる側面に基づくショットキーダイオードを例示している横断面図。

【発明を実施するための形態】

【0016】

図１は、本発明の１側面に基づく、トランジスタ２０、特に縦型チャンネルＭＯＳＦＥＴ、更により詳細には、パワーＭＯＳＦＥＴを、Ｘ，Ｙ，Ｚ軸からなるカーテシアン（３軸）参照系における断面図で例示している。トランジスタ２０は、使用中にバイアス用電圧Ｖ_ＧＳ結合可能なゲート端子Ｇ（制御端子を形成）と、ソース領域２６（Ｎ型注入領域）及びソースメタリゼーション５９（例えば、ニッケルからなり、ソース領域２６とオーミック電気的コンタクトを形成している）を包含している第１導通端子Ｓと、第２導通端子Ｄ即ちドレイン領域Ｄ（例えばニッケルからなるドレインメタリゼーション２７を包含しており、オーミック電気的コンタクトを形成している）とを有している。使用において、適宜のバイアス印加によって、多数キャリア（ここでは、電子）の導電性チャンネルがソース領域２６とドレイン領域２７との間に確立される。

【0017】

より詳細には、トランジスタ２０は、特にＳｉＣからなり、Ｚ軸の方向に沿って互いに反対側の第１及び第２面４８ａ，４８ｂを有している。特に、本実施例においては、「半導体ボディ」という用語は、ベース基板上に成長させた一つ又はそれ以上のエピタキシャル層を有する場合のある構造的要素又は固体ボディのことを意味している。特に、図１は、ドリフト層として作用しその上に延在しているエピタキシャル的に成長された構造層３８を具備しているベース基板３６を包含している半導体ボディ４８を例示している。基板３６は第１導電型、ここではＮ型、及び、例えば、１×１０^１８ｃｍ^３５×１０^１９ｃｍ^３の間のドーピングを有している。構造層３６は、第１導電型、ここではＮ型と、例えば１×１０^１４ｃｍ^３５×１０^１６ｃｍ^３の間である基板３６のものよりも一層低いドーピングとを有している。

【0018】

本発明の１側面によれば、半導体ボディ４８のポリタイプは、シリコンカーバイドの立方晶ポリタイプ、即ち３Ｃ－ＳｉＣである。代替的に且つ本発明の更なる側面によれば、半導体ボディ４８のポリタイプは４Ｈ－ＳｉＣである。しかしながら、本発明は、更なる且つ異なるシリコンカーバイドポリタイプにも適用性を見出す。

【0019】

ゲート端子Ｇが、半導体ボディ４８の第１面４８ａ上を延在しており、第１導電型とは反対の第２導電型を有しているボディ領域４５（ここでは、Ｐ型注入領域）が、第１面４８ａに（面して）おいて、半導体ボディ４８内に（より特定的には構造層３８内に）延在しており、第１導電型を有するソース領域２６が第１表面４８ａにおいて（面して）ボディ領域４５内に延在しており、及びドレインメタリゼーション２７が半導体ボディ４８の第２面４８ｂにおいて延在している。従って、トランジスタ２０は、垂直導通型（即ち、導通チャンネルがＺ軸に沿っての主要方向に沿って延在している）である。

【0020】

ゲート端子Ｇは、ゲートメタリゼーション５３と、ゲート誘電体５２とを包含している。ゲートメタリゼーション５３はゲート誘電体５２上を延在している。

【0021】

本発明によれば、ゲート誘電体５２は積層体１００であって、複数個の重畳された層を包含しており、それは図２に例示しており且つ図２を参照して以下に説明する。

【0022】

絶縁性、即ち誘電体の層５６がゲート領域２４上を延在しており、且つ、特に、二酸化シリコン（ＳｉＯ_２又はシリコン窒化物（ＳｉＮ）からなり、そのＺ軸に沿って測った厚さは０．５μｍと１．５μｍとの間である。更に、特に金属物質、例えばアルミニウムからなりＺ軸に沿って測った厚さが０．５μｍと２μｍとの間であるソース端子５８が、絶縁層５６の近傍に延在している。

【0023】

ソース端子５８は、オプションとして、オーミックコンタクト５９を介して、ソースコンタクト２６とコンタクトするまで延在している。

【0024】

例えばＴｉ／Ｎｉ／Ａｕからなりゲート端子Ｄを形成している金属層２７が、半導体ボディ４８の第２面４８ｂ上を延在している。例えばニッケルシリサイドからなり不図示であるオーミックコンタクトを可能とするインターフェース層が、半導体ボディ４８と金属層２７との間に存在することが可能である。

【0025】

ゲート誘電体５２に関し図２を参照すると、全体としてゲート誘電体５２を形成している積層体は、使用期間中に、ゲート誘電体内側（特に、層１０４内に）負電荷密度を誘起させる（増加させる）高密度の電子トラップを有するような態様で構成されている。特に、積層体１００は、絶縁性の多層であって、それは、少なくとも、ボディ４８の半導体物質（例えば、ＳｉＣ）の伝導帯のエネルギ的に近接した（例えば、０ｅＶと２ｅＶとの間）エネルギレベルを有している。

【0026】

特に、積層体１００は、特に、シリコン酸化物（ＳｉＯ_２からなりＺに沿って０．５ｎｍと５ｎｍとの間の厚さを有している第１絶縁層１０２と、特にハフニウム酸化物（ＨｆＯ_２からなりＺに沿って０．５ｎｍと５ｎｍとの間の厚さを有している該第１絶縁層１０２上の第２絶縁層１０４と、特にアルミニウムを含有する合金（例えば、Ａｌ_２３ＡｌＮ、ＡｌＯＮ）からなりＺに沿って１０ｎｍと１００ｎｍとの間の厚さを有している該第２絶縁層１０４上の第３絶縁層１０６と、を包含している。１実施例においては、第３絶縁層１０６は、複数個（例えば、２個）のサブ層１０６ａ，１０６ｂから構成されており、サブ層１０６ａはアルミニウム酸化物（例えば、Ａｌ_２３からなり且つサブ層１０６ｂはハフニウム酸化物（例えば、ＨｆＯ_２からなる。

【0027】

上述したことの変形例も可能であり、特に、第１絶縁層１０２は、代替的に、Ａｌ_２３ＳｉＮ、又はＡｌＮから構成することが可能であり、第２絶縁層１０４は、代替的に、ＨｆＳｉＯ_２ＺｒＯ_２ＺｒＳｉＯ_ｘら構成することが可能であり、第３絶縁層１０６のサブ層１０６ａは、代替的に、ＡｌＳｉＯ_ｘら構成することが可能であり、及び／又はサブ層１０６ｂは、代替的に、ＨｆＳｉＯ_ｘら構成することが可能である。

【0028】

絶縁層１０２は、半導体ボディ４８からの電子のトンネル動作を可能とさせるために減少させた厚さを有しており、且つ絶縁層１０４のバンドギャップよりも一層大きなバンドギャップを有している。絶縁層１０２は、従って、電位の井戸に閉じ込められており該井戸によって許容される状態によって制限される数でありＭＯＳＦＥＴ２０の正のＶ_ｔｈ発生させる電子によるトンネル効果によって横断することが可能な厚さを有している。

【0029】

電荷に対するトラップとして作用する該層は、減少したバンドギャップを有する絶縁層１０４であり、それは、絶縁層１０２と絶縁層１０６との間に量子井戸を形成している。１実施例においては、該ハフニウム酸化物が、片側が絶縁層１０２によって及び反対側が絶縁層１０６によって閉じ込められる電子に対する電位井戸を表す。

【0030】

絶縁層１０６は、絶縁層１０４のバンドギャップよりも一層大きなバンドギャップを有するように構成されている。層１０６は、前述したように２個（又は複数個）のサブ層１０６ａ及び１０６ｂを有しているので、それは高いバンドギャップ（例えば、７ｅＶと９ｅＶとの間である場合があるＡｌ_２３バンドギャップ）と高い誘電定数（例えば、約２０であるＨｆＯ_２誘電定数）という利点を結合させることを可能とする。

【0031】

１実施例においては、第１絶縁層１０２は第１ハンドギャップ値と第１厚さとを有しており、第２絶縁層１０４は該第１バンドギャップ値よりも一層低い第２バンドギャップ値と該第１厚さよりも一層大きな第２厚さを有しており、及び第３絶縁層１０６は該第１及び第２バンドギャップ値の間の第３バンドギャップ値と該第２厚さよりも一層大きな第３厚さを有している。

【0032】

１実施例においては、第１絶縁層１０２は０．５ｎｍと１ｎｍ、極値を含む、との間の厚さと７ｅＶと９ｅＶ、極値を含む、との間のバンドギャップとを有していて絶縁層１０２はＳｉＯ_２又はこの層について上述した物質の内の一つからなり、第２絶縁層１０４は１．５ｎｍと２．５ｎｍ、極値を含む、との間の厚さと４ｅＶと６ｅＶ、極値を含む、との間のバンドギャップとを有していて絶縁層１０４はＨｆＯ_２はこの層について上述した物質の内の一つからなり、第３絶縁層１０６は１０ｎｍと１００ｎｍ、極値を含む、との間の厚さと７ｅＶと８．５ｅＶ、極値を含む、との間のバンドギャップとを有していて絶縁層１０６は層１０６ａと層１０６ｂとからなるか又は互いに交番させた複数個の層１０６ａと１０６ｂの連続体からなる多層である。

【0033】

本発明に基づく積層体１００は、高ｋ物質からなる単一層又は本書に記載したもの以外の１組のサブ層に関して、絶縁層１０６の高いバンドギャップの利点と絶縁層１０４の高い誘電定数の利点とを結合させることを可能とする。

【0034】

積層体１００は、それを形成する物質が非晶質（非結晶性）である場合に、安定であり且つ前述した特性を有している。更なる付加的な利点は、ここに提案する構成は、シリコン酸化物のみのゲート誘電体と比較して一層高い容量を有しており、一層高いＲＣ定数を有することを可能とし、その結果、ＭＯＳＦＥＴ装置２０の高速スイッチングによって誘起されるリンギング現象を制限することである。

【0035】

図３のフローチャートを参照して、ＭＯＳＦＥＴ装置２０の製造ステップについて説明するが、特に積層体１００の形成について参照を行う。

【0036】

ステップ２００は、基板３６を設けることや、基板３６上にエピタキシャル層３８（エピタキシーにより）を形成することを包含する半導体ボディ４８を形成するための幾つかの工程を包含しているが、それらの工程は既知のものであるから詳細な説明は割愛する。

【0037】

次いで、ステップ２０２において、注入領域４５（ボディウエル）及び２５（ソース領域）を形成するためのドーピング種の注入が実施される。次いでボディ４５及びソース２６の注入領域のドーパントの活性化のためのアニーリングステップが実施される（例えば、１６００℃と１８００℃との間の温度において）。

【0038】

次いで、ステップ２０４において、本方法は、ソース５９及びドレイン２７のメタリゼーション（夫々のオーミックコンタクトを形成する）の形成に進む。このステップは、ソース／ボディ注入物においての金属層（典型的には、Ｎｉ，Ｔｉ，又はＮｉ／Ｔｉの組み合わせ）を付着することを包含している。このステップに続いて適宜の高温アニーリングが行われる（１分乃至１２０分の時間期間に対して８００℃と１２００℃との間での迅速熱処理）。このことは、半導体ボディ４８（本実施例においては、ＳｉＣからなる）中に存在するシリコンと付着した金属との間の化学反応によってオーミックコンタクト（例えば、該金属層がＮｉからなる場合には、ニッケルシリサイドＮｉ_２ｉ）が形成されることを可能とさせる。実際に、付着した金属は、それが半導体ボディ４８の表面金属と接触している箇所において反応をして、オーミックコンタクトを形成する。

【0039】

次いで、ステップ２０６において、積層体１００を形成するための処理が行われる。

【0040】

特に、ソースメタリゼーション５９の間の半導体ボディ４８上（より詳細には、エピタキシャル層３８上）にシリコン酸化物層を付着させることによって第１絶縁層１０２が形成される。このステップは、熱酸化によるか又は酸化溶液（Ｈ_２２中に浸漬させることによって実施することが可能である。このステップは、温度に依存して３０秒と５分の間の時間での９００℃と１４００℃との間の温度で実施される。過酸化水素の水溶液内の浸漬は、最大で１２０分に到達する場合のある期間の間室温（２５℃）から最大で８０－９０℃の間の範囲の温度で実施することが可能である。

【0041】

代替的に、絶縁層１０２は、ＡＬＤ（原子層付着）技術によって付着させることが可能である。

【0042】

次いで、第２絶縁層１０４を第１絶縁層１０２の上に形成させるが、それもＡＬＤ技術によって行うことが可能である。１実施例において、第２絶縁層１０４はＨｆＯ_２らなり且つ以下の表に示したパラメータを使用して、熱処理又はプラスマによって付着させることが可能である。

【表1】

次いで、第３絶縁層１０６を第２絶縁層１０４の上に形成するが、これもＡＬＤ技術によって行うことが可能である。１実施例において、第３絶縁層１０６はＡｌ_２３らなり、且つ以下の表に基づくパラメータを使用して熱処理又はプラズマによって付着させることが可能である。

【表2】

ＡＬＤによる付着に対する代替案として、絶縁層１０２，１０４，１０６の内の一つ又は全てをＣＶＤ技術又は反応性イオンスパッタリングによって付着させることが可能である。

【0043】

次いで、ステップ２０８において、酸素を含む環境におけるか又はアルゴン及び／又は窒素等の不活性環境において、付着後アニーリングステップを実施する。

【0044】

最後に、ステップ２１０において、ＭＯＳＦＥＴ２０の形成を完成するための残りの工程を実施するが、該工程としては、それ自体既知の態様でのゲート導電性端子（ゲートメタリゼーション５３及び絶縁層５６）の形成を包含している。ソース端子の形成も完了してメタリゼーション５８を形成する。

【0045】

ゲート誘電体（積層体１００）を参照すると、それは高密度の電子トラップを有するような態様で構成される。

【0046】

更なる特定的処置が電子トラップの形成を可能とさせる場合がある。その様な処置は以下のものを包含している。

【0047】

ａ．酸素空孔を増加させるための還元環境においてのアニーリング処理（例えば、Ｎ_２Ａｒ、ＮＨ_３中からのガスでのチャンバー内において）。

【0048】

ｂ．該絶縁層内の電荷の蓄積を許容するためにゲート誘電体への電圧の印加（例えば、正の電圧）。

【0049】

ｃ．陰性原子種（例えば、フッ素）の導入を介してのインサイチュ、即ちその場でのドーピング。

【0050】

上述したことの結果としてのゲート誘電体内で発生する負電荷が、チャンネル抵抗が減少する場合に装置のスレッシュホールド電圧Ｖ_ｔｈ減少することを補償する。従って、高いスレッシュホールド電圧Ｖ_ｔｈ低いＲ_ＯＮを有するＭＯＳＦＥＴ装置が得られる。

【0051】

図４は、ショットキー装置（ダイオード）６０を軸Ｘ，Ｙ，Ｚからなるカーテシアン（３軸）参照系における横断面図で示している。

【0052】

ショットキー装置６０は、特にＳｉＣであり且つより詳細には３Ｃ－ＳｉＣからなる半導体ボディ６８を包含しているが、本書に記載することはその他のＳｉＣポリタイプ、例えば４Ｈ－ＳｉＣにも適用される。半導体ボディ６８は、Ｚ軸の方向に沿って互いに反対側の第１及び第２面６８ａ、６８ｂを有している。特に、本実施例においては、「半導体ボディ」という用語は、ベース基板上に成長された一つ又はそれ以上のエピタキシャル層を有する場合のある構造要素を意味している。図４は、１実施例に基づいて、ドリフト層として作用し上側に延在しているエピタキシャル的に成長された構造層７０を具備しているべース基板６９を包含している半導体ボディ６８を例示している。基板６９は、第１導電型、ここではＮ型、と、例えば１×１０^１８ｃｍ^３５×１０^１９ｃｍ^３間のドーピングとを有している。構造層７０は、第１導電型と、基板６９のドーピングよりも一層低い、例えば１×１０^１４ｃｍ^３１×１０^１７ｃｍ^３の間のドーピングとを有している。

【0053】

ショットキー装置６０は、更に、半導体ボディ６８の第２面６８ｂ上を延在している金属物質からなるカソード端子７２と、半導体ボディ６８の第１面６８ａ上を延在している金属物質からなるアノード端子７４とを包含している。使用において、適宜のバイアス印加によって、該アノード端子と該カソード端子との間に導電性チャンネルが確立される。

【0054】

ショットキー装置６０は、Ｚ軸に平行な主要方向に沿って、半導体ボディ６８内に、特にドリフト層７０内に深さが延在している１個又はそれ以上のトレンチ７３を有している。例示的には、各トレンチ７３は、第１面６８ａから第２面６８ｂへ向かって測定され１００ｎｍと１０００ｎｍとの間の値を有している深さｄ１を有している。複数のトレンチ７３が存在する場合には、各トレンチ７３は、構造層７０の一部から、Ｘ軸の方向に沿って、すぐ隣のトレンチ７３から離隔されている。構造層７０のこの部分はＸ軸の方向に沿って範囲ｄ２を有しており、それは、例えば、１００ｎｍと５０００ｎｍとの間の値を有している。

【0055】

各トレンチ７３は、誘電体又は絶縁層８０によって部分的に充填されており、それは各夫々のトレンチ７３の側壁及び底部を被覆している。更に、各トレンチ７３の充填は、トレンチ７３内に入り込み及び／又は被覆するアノード端子７４の導電性部分８２によって完成される。従って、該部分８２の各々は、夫々の絶縁層８０によって構造層７０から絶縁される。

【0056】

絶縁層８０は、前述した且つ同じ処理ステップ（図３のステップ２０６において記載した）に従って形成した積層体１００と同じタイプの多層、即ち積層体である。更に、絶縁層８０は誘電体層５２（積層体１００）を参照して説明したことと同様の態様で、即ち、多数キャリア（ここでは、電子）に対して多数のトラップを提供するような態様で、構成される。

【0057】

ショットキー接合７１が、ドリフト層７０とアノードメタリゼーション７４の金属層との間の界面に存在する複数個の金属－半導体接合によって形成される。特に、ショットキー接合７１（半導体－金属）は、アノードメタリゼーション７４の夫々の部分と直接電気的接触しているドリフト層（Ｎ型）の部分によって形成される。

【0058】

絶縁層６０における正味の負電荷の存在は、構造層７０との界面において平衡を可能とし、従ってダイオード６０の阻止特性を最適化させることを可能とする。特に、表面空乏層は、ダイオードのスイッチオン電圧とショットキーコンタクト上の負バイアスに対する阻止特性の両方を修正することによって最適化させることが可能である。

【0059】

本発明に基づく本発明の特性を吟味することによって、本発明の利点は明らかである。

【0060】

本発明によれば、ゲート端子の製造のために必要なサーマルバジェットを減少させこと、ゲート誘電体の信頼性を増加させること、Ｒ_ＯＮ減少させ且つＶ_ｔｈ増加させることが可能である。これらの利点は、少なくとも部分的に、その特性を上述したプロセスによって調節させることが可能な高誘電率高ｋゲート誘電体に起因して得られるものである。

【0061】

以上、本発明の具体的実施例に基づいて詳細に説明したが、本発明はこれらの具体的実施例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形及び修正を行うことが可能であることは勿論である。

【0062】

例えば、本発明は、３Ｃ－ＳｉＣ又は４Ｈ－ＳｉＣ以外のＳｉＣポリタイプに基づく装置で、一般的には、トランジスタ及びダイオード、へ適用することが可能である。

【0063】

更に、本発明は、ＳｉＣ以外の物質で、例えばＧａＮ及びＡｌＧａＮ／ＧａＮ（通常オフＨＥＭＴ）に基づく装置へ適用することが可能である。

【0064】

更に、本発明は、上述した特定の実施例において記載したもの以外の種々の電子装置で、例えば、ＶＭＯＳ（縦型チャンネルＭＯＳ）、ＤＭＯＳ（拡散ＭＯＳ）、ＣＭＯＳ（相補的ＭＯＳ）等の装置にも適用可能である。

【0065】

本発明は、更に、水平チャンネル装置にも適用可能である。

【図1】

【図2】

【図3】

【図4】