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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024032684
(43)【公開日】2024-03-12
(54)【発明の名称】半導体装置及びデータ格納システム
(51)【国際特許分類】
H10B 43/50 20230101AFI20240305BHJP
H10B 43/27 20230101ALI20240305BHJP
H01L 21/8234 20060101ALI20240305BHJP
H01L 21/336 20060101ALI20240305BHJP
H10B 41/27 20230101ALI20240305BHJP
H10B 41/50 20230101ALI20240305BHJP
H01L 21/768 20060101ALN20240305BHJP
【ＦＩ】
H10B43/50
H10B43/27
H01L27/088 E
H01L29/78 371
H01L27/088 D
H10B41/27
H10B41/50
H01L21/90 A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023137601
(22)【出願日】2023-08-25
(31)【優先権主張番号】10-2022-0108556
(32)【優先日】2022-08-29
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】鄭 ▲みん▼奎
(72)【発明者】
【氏名】李 相在
(72)【発明者】
【氏名】金 承允
(72)【発明者】
【氏名】沈 載煌
【テーマコード（参考）】
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
5F033JJ08
5F033JJ11
5F033JJ18
5F033JJ19
5F033JJ20
5F033JJ21
5F033JJ32
5F033JJ33
5F033JJ34
5F033NN06
5F033NN07
5F033NN38
5F033RR04
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BA20
5F048BB05
5F048BB08
5F048BB09
5F048BB11
5F048BC03
5F048BC18
5F048BD07
5F048BF02
5F048BF03
5F048BF06
5F048BF07
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
(57)【要約】 （修正有）
【課題】集積度を上げ信頼性のある半導体装置及びデータ格納システムを提供する。
【解決手段】半導体素子１は、下部積層構造物ＧＳ１、下部積層構造物を貫通する下部パッドキャッピングパターンＰＣ１ａ、ｂ及び下部バッファキャッピングパターンＢＣ１ａ、ｂ、を含む第１構造物ＳＴ１と、中間積層構造物ＧＳ２と、中間積層構造物を貫通する中間パッドキャッピングパターンＰＣ２ａ、ｂと、を含む第２構造物ＳＴ２と、第１、第２構造物を貫通するゲートコンタクトプラグＧＣと、を含む。下部ゲート層は、下部パッドキャッピングパターンによって覆われる下部ゲートパッドを含み、中間ゲート層は、中間パッドキャッピングパターンによって覆われる中間ゲートパッドを含む。下部パッドキャッピングパターンは、下部バッファキャッピングパターンと同じレベルに配置され、第中間パッドキャッピングパターンは、第下部バッファキャッピングパターンと垂直に重なる。
【選択図】図２ｂ
【解決手段】半導体素子１は、下部積層構造物ＧＳ１、下部積層構造物を貫通する下部パッドキャッピングパターンＰＣ１ａ、ｂ及び下部バッファキャッピングパターンＢＣ１ａ、ｂ、を含む第１構造物ＳＴ１と、中間積層構造物ＧＳ２と、中間積層構造物を貫通する中間パッドキャッピングパターンＰＣ２ａ、ｂと、を含む第２構造物ＳＴ２と、第１、第２構造物を貫通するゲートコンタクトプラグＧＣと、を含む。下部ゲート層は、下部パッドキャッピングパターンによって覆われる下部ゲートパッドを含み、中間ゲート層は、中間パッドキャッピングパターンによって覆われる中間ゲートパッドを含む。下部パッドキャッピングパターンは、下部バッファキャッピングパターンと同じレベルに配置され、第中間パッドキャッピングパターンは、第下部バッファキャッピングパターンと垂直に重なる。
【選択図】図２ｂ
【特許請求の範囲】
【請求項1】
第１構造物と、
前記第１構造物上の第２構造物と、
前記第１及び第２構造物を貫通するゲートコンタクトプラグと、を含み、
前記第１構造物は、
交互に積層された第１ゲート層及び第１絶縁層を含む第１積層構造物と、
前記第１積層構造物の少なくとも第１部分を貫通する第１パッドキャッピングパターンと、
前記第１積層構造物の少なくとも第２部分を貫通し、前記第１パッドキャッピングパターンから離隔した第１バッファキャッピングパターンと、を含み、
前記第２構造物は、
交互に積層された第２ゲート層及び第２絶縁層を含む第２積層構造物と、
前記第２積層構造物の少なくとも一部を貫通する第２パッドキャッピングパターンと、を含み、
前記第１ゲート層は、前記第１パッドキャッピングパターンによって覆われる第１ゲートパッドを含み、
前記第２ゲート層は、前記第２パッドキャッピングパターンによって覆われる第２ゲートパッドを含み、
前記第１パッドキャッピングパターンの少なくとも一部は、前記第１バッファキャッピングパターンと同じレベルに配置され、
前記第２パッドキャッピングパターンの少なくとも一部は、前記第１バッファキャッピングパターンと垂直に重なる、半導体装置。
前記第１構造物上の第２構造物と、
前記第１及び第２構造物を貫通するゲートコンタクトプラグと、を含み、
前記第１構造物は、
交互に積層された第１ゲート層及び第１絶縁層を含む第１積層構造物と、
前記第１積層構造物の少なくとも第１部分を貫通する第１パッドキャッピングパターンと、
前記第１積層構造物の少なくとも第２部分を貫通し、前記第１パッドキャッピングパターンから離隔した第１バッファキャッピングパターンと、を含み、
前記第２構造物は、
交互に積層された第２ゲート層及び第２絶縁層を含む第２積層構造物と、
前記第２積層構造物の少なくとも一部を貫通する第２パッドキャッピングパターンと、を含み、
前記第１ゲート層は、前記第１パッドキャッピングパターンによって覆われる第１ゲートパッドを含み、
前記第２ゲート層は、前記第２パッドキャッピングパターンによって覆われる第２ゲートパッドを含み、
前記第１パッドキャッピングパターンの少なくとも一部は、前記第１バッファキャッピングパターンと同じレベルに配置され、
前記第２パッドキャッピングパターンの少なくとも一部は、前記第１バッファキャッピングパターンと垂直に重なる、半導体装置。
【請求項2】
前記ゲートコンタクトプラグは、
前記第１及び第２構造物を貫通し、前記第１ゲート層の前記第１ゲートパッドと電気的に連結され、前記第２ゲート層と電気的に絶縁される第１ゲートコンタクトプラグと、
前記第１及び第２構造物を貫通し、前記第２ゲート層の前記第２ゲートパッドと電気的に連結され、前記第１ゲート層と電気的に絶縁される第２ゲートコンタクトプラグと、を含み、
前記第１ゲートコンタクトプラグは、前記第１ゲートパッドと接触する部分から上方に延長されて前記第１パッドキャッピングパターン及び前記第２ゲート層を貫通し、前記第２パッドキャッピングパターン及び前記第２ゲート層から離隔し、
前記第２ゲートコンタクトプラグは、前記第２ゲートパッドと接触する部分から下方に延長されて前記第１バッファキャッピングパターン、及び前記第１バッファキャッピングパターンの下方の前記第１ゲート層を貫通し、前記第１ゲート層から離隔している、請求項１に記載の半導体装置。
前記第１及び第２構造物を貫通し、前記第１ゲート層の前記第１ゲートパッドと電気的に連結され、前記第２ゲート層と電気的に絶縁される第１ゲートコンタクトプラグと、
前記第１及び第２構造物を貫通し、前記第２ゲート層の前記第２ゲートパッドと電気的に連結され、前記第１ゲート層と電気的に絶縁される第２ゲートコンタクトプラグと、を含み、
前記第１ゲートコンタクトプラグは、前記第１ゲートパッドと接触する部分から上方に延長されて前記第１パッドキャッピングパターン及び前記第２ゲート層を貫通し、前記第２パッドキャッピングパターン及び前記第２ゲート層から離隔し、
前記第２ゲートコンタクトプラグは、前記第２ゲートパッドと接触する部分から下方に延長されて前記第１バッファキャッピングパターン、及び前記第１バッファキャッピングパターンの下方の前記第１ゲート層を貫通し、前記第１ゲート層から離隔している、請求項１に記載の半導体装置。
【請求項3】
前記第１ゲートコンタクトプラグのうちの１つの第１コンタクトプラグは、第１下部プラグ部分、及び前記第１下部プラグ部分上で前記第１下部プラグ部分と接合された第１上部プラグ部分を含み、
前記第２ゲートコンタクトプラグのうちの１つの第２コンタクトプラグは、第２下部プラグ部分、及び前記第２下部プラグ部分上で前記第２下部プラグ部分と接合された第２上部プラグ部分を含み、
前記第１下部プラグ部分は、前記第１ゲート層を貫通する部分を含み、
前記第１上部プラグ部分は、前記第２ゲート層を貫通する部分を含み、
前記第２下部プラグ部分は、前記第１ゲート層を貫通する部分を含み、
前記第２上部プラグ部分は、前記第２パッドキャッピングパターンを貫通する第１部分を含む、請求項２に記載の半導体装置。
前記第２ゲートコンタクトプラグのうちの１つの第２コンタクトプラグは、第２下部プラグ部分、及び前記第２下部プラグ部分上で前記第２下部プラグ部分と接合された第２上部プラグ部分を含み、
前記第１下部プラグ部分は、前記第１ゲート層を貫通する部分を含み、
前記第１上部プラグ部分は、前記第２ゲート層を貫通する部分を含み、
前記第２下部プラグ部分は、前記第１ゲート層を貫通する部分を含み、
前記第２上部プラグ部分は、前記第２パッドキャッピングパターンを貫通する第１部分を含む、請求項２に記載の半導体装置。
【請求項4】
前記第２上部プラグ部分の前記第２パッドキャッピングパターンを貫通する前記第１部分の最大幅は、前記第１上部プラグ部分の最大幅よりも大きい、請求項３に記載の半導体装置。
【請求項5】
前記第２下部プラグ部分の上部領域の幅は、前記第２上部プラグ部分の下部領域の幅よりも小さい、請求項３に記載の半導体装置。
【請求項6】
前記第１下部プラグ部分の上部領域の幅は、前記第１上部プラグ部分の下部領域の幅よりも小さい、請求項５に記載の半導体装置。
【請求項7】
前記第２上部プラグ部分は、前記第２パッドキャッピングパターンを貫通する前記第１部分から前記第１バッファキャッピングパターンの内部まで延長される、請求項３に記載の半導体装置。
【請求項8】
前記第２下部プラグ部分と前記第２上部プラグ部分との間の接合領域は、前記第１ゲート層のうちの最上位の第１ゲート層よりも低いレベルに位置する、請求項３に記載の半導体装置。
【請求項9】
前記第２下部プラグ部分と前記第２上部プラグ部分との間の接合領域の少なくとも一部は、前記第１下部プラグ部分と前記第１上部プラグ部分との間の接合領域よりも低いレベルに位置する、請求項３に記載の半導体装置。
【請求項10】
前記第２下部プラグ部分の第１垂直中心軸と前記第２上部プラグ部分の第２垂直中心軸は誤整列され、
前記第２上部プラグ部分の前記第２垂直中心軸を基準としたとき、前記第２下部プラグ部分と前記第２上部プラグ部分との間の接合領域は、前記第２垂直中心軸の第１側に位置する第１接合領域、及び前記第２垂直中心軸の第２側に位置する第２接合領域を含み、
前記第２垂直中心軸の前記第１側と前記第２垂直中心軸の前記第２側は互いに対向し、
前記第１接合領域は、前記第２接合領域よりも高いレベルに位置する、請求項３に記載の半導体装置。
前記第２上部プラグ部分の前記第２垂直中心軸を基準としたとき、前記第２下部プラグ部分と前記第２上部プラグ部分との間の接合領域は、前記第２垂直中心軸の第１側に位置する第１接合領域、及び前記第２垂直中心軸の第２側に位置する第２接合領域を含み、
前記第２垂直中心軸の前記第１側と前記第２垂直中心軸の前記第２側は互いに対向し、
前記第１接合領域は、前記第２接合領域よりも高いレベルに位置する、請求項３に記載の半導体装置。
【請求項11】
前記第２上部プラグ部分は、前記第２垂直中心軸の前記第１側に位置する第１下端、及び前記第２垂直中心軸の前記第２側に位置する第２下端を含み、
前記第２上部プラグ部分の前記第１下端及び前記第２下端は、互いに異なるレベルに位置する、請求項１０に記載の半導体装置。
前記第２上部プラグ部分の前記第１下端及び前記第２下端は、互いに異なるレベルに位置する、請求項１０に記載の半導体装置。
【請求項12】
前記第２上部プラグ部分において、前記第１下端は、前記第２下端よりも高いレベルに位置する、請求項１１に記載の半導体装置。
【請求項13】
前記第２上部プラグ部分において、
前記第１下端は、前記第１接合領域よりも低いレベルに位置し、前記第２接合領域よりも高いレベルに位置し、
前記第２下端は、前記第２接合領域よりも低いレベルに位置する、請求項１２に記載の半導体装置。
前記第１下端は、前記第１接合領域よりも低いレベルに位置し、前記第２接合領域よりも高いレベルに位置し、
前記第２下端は、前記第２接合領域よりも低いレベルに位置する、請求項１２に記載の半導体装置。
【請求項14】
前記第２上部プラグ部分において、
前記第１下端及び前記第２下端は、前記第１接合領域及び前記第２接合領域よりも低いレベルに位置する、請求項１２に記載の半導体装置。
前記第１下端及び前記第２下端は、前記第１接合領域及び前記第２接合領域よりも低いレベルに位置する、請求項１２に記載の半導体装置。
【請求項15】
それぞれの前記ゲートコンタクトプラグは、少なくとも１つの物質層を含み、
前記第１ゲートコンタクトプラグのそれぞれの前記少なくとも１つの物質層は、前記第１下部プラグ部分の下部領域から前記第１上部プラグ部分の上部領域まで延長され、
前記第２ゲートコンタクトプラグのそれぞれの前記少なくとも１つの物質層は、前記第２下部プラグ部分の下部領域から前記第２上部プラグ部分の上部領域まで延長される、請求項３に記載の半導体装置。
前記第１ゲートコンタクトプラグのそれぞれの前記少なくとも１つの物質層は、前記第１下部プラグ部分の下部領域から前記第１上部プラグ部分の上部領域まで延長され、
前記第２ゲートコンタクトプラグのそれぞれの前記少なくとも１つの物質層は、前記第２下部プラグ部分の下部領域から前記第２上部プラグ部分の上部領域まで延長される、請求項３に記載の半導体装置。
【請求項16】
前記第１ゲートコンタクトプラグのそれぞれは、前記第１下部プラグ部分から水平方向に突出し、前記第１ゲート層の第１ゲートパッドと接触する第１水平拡張部をさらに含み、
前記第２ゲートコンタクトプラグのそれぞれは、前記第２上部プラグ部分から水平方向に突出し、前記第２ゲート層の第２ゲートパッドと接触する第２水平拡張部をさらに含む、請求項３に記載の半導体装置。
前記第２ゲートコンタクトプラグのそれぞれは、前記第２上部プラグ部分から水平方向に突出し、前記第２ゲート層の第２ゲートパッドと接触する第２水平拡張部をさらに含む、請求項３に記載の半導体装置。
【請求項17】
周辺回路構造物と、
前記周辺回路構造物上のソース構造物と、
前記第１及び第２積層構造物を貫通し、前記ソース構造物と電気的に連結される垂直メモリ構造物と、をさらに含む、請求項１に記載の半導体装置。
前記周辺回路構造物上のソース構造物と、
前記第１及び第２積層構造物を貫通し、前記ソース構造物と電気的に連結される垂直メモリ構造物と、をさらに含む、請求項１に記載の半導体装置。
【請求項18】
第１構造物と、
前記第１構造物上の第２構造物と、
前記第２構造物上の第３構造物と、
メモリセルアレイ領域内で前記第１、第２、第３構造物を貫通する垂直メモリ構造物と、
前記メモリセルアレイ領域と隣接する連結領域内で、前記第１、第２、第３構造物を貫通するゲートコンタクトプラグと、を含み、
前記第１構造物は、
交互に積層された下部ゲート層及び下部絶縁層を含む下部積層構造物と、
前記下部積層構造物の少なくとも第１部分を貫通する第１下部パッドキャッピングパターンと、
前記下部積層構造物の少なくとも第２部分を貫通し、前記第１下部パッドキャッピングパターンから離隔した第１下部バッファキャッピングパターンと、を含み、
前記第２構造物は、
交互に積層された中間ゲート層及び中間絶縁層を含む中間積層構造物と、
前記中間積層構造物の少なくとも一部を貫通する第１中間パッドキャッピングパターンと、を含み、
前記第３構造物は、
交互に積層された上部ゲート層及び上部絶縁層を含む上部積層構造物と、
前記上部積層構造物の少なくとも一部を貫通する第１上部パッドキャッピングパターンと、を含み、
前記下部ゲート層は、前記第１下部パッドキャッピングパターンによって覆われる第１下部ゲートパッドを含み、
前記中間ゲート層は、前記第１中間パッドキャッピングパターンによって覆われる第１中間ゲートパッドを含み、
前記上部ゲート層は、前記第１上部パッドキャッピングパターンによって覆われる第１上部ゲートパッドを含み、
前記第１下部パッドキャッピングパターンの少なくとも一部は、前記第１下部バッファキャッピングパターンと同じレベルに配置され、
前記第１中間パッドキャッピングパターンの少なくとも一部は、前記第１下部バッファキャッピングパターンと垂直に重なる、半導体装置。
前記第１構造物上の第２構造物と、
前記第２構造物上の第３構造物と、
メモリセルアレイ領域内で前記第１、第２、第３構造物を貫通する垂直メモリ構造物と、
前記メモリセルアレイ領域と隣接する連結領域内で、前記第１、第２、第３構造物を貫通するゲートコンタクトプラグと、を含み、
前記第１構造物は、
交互に積層された下部ゲート層及び下部絶縁層を含む下部積層構造物と、
前記下部積層構造物の少なくとも第１部分を貫通する第１下部パッドキャッピングパターンと、
前記下部積層構造物の少なくとも第２部分を貫通し、前記第１下部パッドキャッピングパターンから離隔した第１下部バッファキャッピングパターンと、を含み、
前記第２構造物は、
交互に積層された中間ゲート層及び中間絶縁層を含む中間積層構造物と、
前記中間積層構造物の少なくとも一部を貫通する第１中間パッドキャッピングパターンと、を含み、
前記第３構造物は、
交互に積層された上部ゲート層及び上部絶縁層を含む上部積層構造物と、
前記上部積層構造物の少なくとも一部を貫通する第１上部パッドキャッピングパターンと、を含み、
前記下部ゲート層は、前記第１下部パッドキャッピングパターンによって覆われる第１下部ゲートパッドを含み、
前記中間ゲート層は、前記第１中間パッドキャッピングパターンによって覆われる第１中間ゲートパッドを含み、
前記上部ゲート層は、前記第１上部パッドキャッピングパターンによって覆われる第１上部ゲートパッドを含み、
前記第１下部パッドキャッピングパターンの少なくとも一部は、前記第１下部バッファキャッピングパターンと同じレベルに配置され、
前記第１中間パッドキャッピングパターンの少なくとも一部は、前記第１下部バッファキャッピングパターンと垂直に重なる、半導体装置。
【請求項19】
前記第１構造物は、前記下部積層構造物の少なくとも一部を貫通する第２下部パッドキャッピングパターンをさらに含み、
前記第２構造物は、
前記中間積層構造物の少なくとも一部を貫通する第２中間パッドキャッピングパターンと、
前記中間積層構造物の少なくとも一部を貫通し、前記第１中間パッドキャッピングパターンから離隔した中間バッファキャッピングパターンをさらに含み、
前記第３構造物は、
前記上部積層構造物の少なくとも一部を貫通する第２上部パッドキャッピングパターンをさらに含み、
前記下部ゲート層は、前記第２下部パッドキャッピングパターンによって覆われる第２下部ゲートパッドをさらに含み、
前記中間ゲート層は、前記第２中間パッドキャッピングパターンによって覆われる第２中間ゲートパッドを含み、
前記上部ゲート層は、前記第２上部パッドキャッピングパターンによって覆われる第２上部ゲートパッドを含み、
前記第２下部ゲートパッドは、前記第１下部ゲートパッドとは異なるレベルに配置され、
前記第２中間ゲートパッドは、前記第１中間ゲートパッドとは異なるレベルに配置され、
前記第２上部ゲートパッドは、前記第１上部ゲートパッドとは異なるレベルに配置され、
前記ゲートコンタクトプラグは、
前記第１下部ゲートパッドと電気的に連結され、前記第１下部パッドキャッピングパターンを貫通する第１下部ゲートコンタクトプラグと、
前記第２下部ゲートパッドと電気的に連結され、前記第２下部パッドキャッピングパターンを貫通する第２下部ゲートコンタクトプラグと、
前記第１中間ゲートパッドと電気的に連結され、前記第１中間パッドキャッピングパターン及び前記第１下部バッファキャッピングパターンを貫通する第１中間ゲートコンタクトプラグと、
前記第２中間ゲートパッドと電気的に連結され、前記第２中間パッドキャッピングパターンを貫通する第２中間ゲートコンタクトプラグと、
前記第１上部ゲートパッドと電気的に連結され、前記第１上部パッドキャッピングパターン及び前記中間バッファキャッピングパターンを貫通する第１上部ゲートコンタクトプラグと、
前記第２上部ゲートパッドと電気的に連結され、前記第２上部パッドキャッピングパターンを貫通する第２上部ゲートコンタクトプラグと、を含む、請求項１８に記載の半導体装置。
前記第２構造物は、
前記中間積層構造物の少なくとも一部を貫通する第２中間パッドキャッピングパターンと、
前記中間積層構造物の少なくとも一部を貫通し、前記第１中間パッドキャッピングパターンから離隔した中間バッファキャッピングパターンをさらに含み、
前記第３構造物は、
前記上部積層構造物の少なくとも一部を貫通する第２上部パッドキャッピングパターンをさらに含み、
前記下部ゲート層は、前記第２下部パッドキャッピングパターンによって覆われる第２下部ゲートパッドをさらに含み、
前記中間ゲート層は、前記第２中間パッドキャッピングパターンによって覆われる第２中間ゲートパッドを含み、
前記上部ゲート層は、前記第２上部パッドキャッピングパターンによって覆われる第２上部ゲートパッドを含み、
前記第２下部ゲートパッドは、前記第１下部ゲートパッドとは異なるレベルに配置され、
前記第２中間ゲートパッドは、前記第１中間ゲートパッドとは異なるレベルに配置され、
前記第２上部ゲートパッドは、前記第１上部ゲートパッドとは異なるレベルに配置され、
前記ゲートコンタクトプラグは、
前記第１下部ゲートパッドと電気的に連結され、前記第１下部パッドキャッピングパターンを貫通する第１下部ゲートコンタクトプラグと、
前記第２下部ゲートパッドと電気的に連結され、前記第２下部パッドキャッピングパターンを貫通する第２下部ゲートコンタクトプラグと、
前記第１中間ゲートパッドと電気的に連結され、前記第１中間パッドキャッピングパターン及び前記第１下部バッファキャッピングパターンを貫通する第１中間ゲートコンタクトプラグと、
前記第２中間ゲートパッドと電気的に連結され、前記第２中間パッドキャッピングパターンを貫通する第２中間ゲートコンタクトプラグと、
前記第１上部ゲートパッドと電気的に連結され、前記第１上部パッドキャッピングパターン及び前記中間バッファキャッピングパターンを貫通する第１上部ゲートコンタクトプラグと、
前記第２上部ゲートパッドと電気的に連結され、前記第２上部パッドキャッピングパターンを貫通する第２上部ゲートコンタクトプラグと、を含む、請求項１８に記載の半導体装置。
【請求項20】
入出力パッドを含む半導体装置と、
前記入出力パッドを介して前記半導体装置と電気的に連結されるように構成され、前記半導体装置を制御するコントローラと、を含み、
前記半導体装置は、
第１構造物と、
前記第１構造物上の第２構造物と、
前記第１及び第２構造物を貫通するゲートコンタクトプラグと、を含み、
前記第１構造物は、
交互に積層された第１ゲート層及び第１絶縁層を含む第１積層構造物と、
前記第１積層構造物の少なくとも第１部分を貫通する第１パッドキャッピングパターンと、
前記第１積層構造物の少なくとも第２部分を貫通し、前記第１パッドキャッピングパターンから離隔した第１バッファキャッピングパターンと、を含み、
前記第２構造物は、
交互に積層された第２ゲート層及び第２絶縁層を含む第２積層構造物と、
前記第２積層構造物の少なくとも一部を貫通する第２パッドキャッピングパターンと、を含み、
前記第１ゲート層は、前記第１パッドキャッピングパターンによって覆われる第１ゲートパッドを含み、
前記第２ゲート層は、前記第２パッドキャッピングパターンによって覆われる第２ゲートパッドを含み、
前記第１パッドキャッピングパターンの少なくとも一部は、前記第１バッファキャッピングパターンと同じレベルに配置され、
前記第２パッドキャッピングパターンの少なくとも一部は、前記第１バッファキャッピングパターンと垂直に重なる、データ格納システム。
前記入出力パッドを介して前記半導体装置と電気的に連結されるように構成され、前記半導体装置を制御するコントローラと、を含み、
前記半導体装置は、
第１構造物と、
前記第１構造物上の第２構造物と、
前記第１及び第２構造物を貫通するゲートコンタクトプラグと、を含み、
前記第１構造物は、
交互に積層された第１ゲート層及び第１絶縁層を含む第１積層構造物と、
前記第１積層構造物の少なくとも第１部分を貫通する第１パッドキャッピングパターンと、
前記第１積層構造物の少なくとも第２部分を貫通し、前記第１パッドキャッピングパターンから離隔した第１バッファキャッピングパターンと、を含み、
前記第２構造物は、
交互に積層された第２ゲート層及び第２絶縁層を含む第２積層構造物と、
前記第２積層構造物の少なくとも一部を貫通する第２パッドキャッピングパターンと、を含み、
前記第１ゲート層は、前記第１パッドキャッピングパターンによって覆われる第１ゲートパッドを含み、
前記第２ゲート層は、前記第２パッドキャッピングパターンによって覆われる第２ゲートパッドを含み、
前記第１パッドキャッピングパターンの少なくとも一部は、前記第１バッファキャッピングパターンと同じレベルに配置され、
前記第２パッドキャッピングパターンの少なくとも一部は、前記第１バッファキャッピングパターンと垂直に重なる、データ格納システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びこれを含むデータ格納システムに関する。
【背景技術】
【0002】
データ格納を必要とする電子システムにおいて、高容量のデータを格納できる半導体装置が求められている。これに伴い、半導体装置のデータ格納容量を増加させることができる方案についての研究が進みつつある。例えば、半導体装置のデータ格納容量を増加させる方法の一つとして、二次元的に配列されるメモリセルの代わりに、三次元的に配列されるメモリセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的思想が達成しようとする技術的課題の一つは、集積度を上げることができ、信頼性のある半導体装置を提供することである。
【0004】
本発明の技術的思想が達成しようとする技術的課題のもう一つは、上記半導体装置を含むデータ格納システムを提供することである。
【課題を解決するための手段】
【0005】
本発明の技術的思想の一実施形態による半導体装置を提供する。この半導体装置は、第１構造物と、上記第１構造物上の第２構造物と、上記第１及び第２構造物を貫通するゲートコンタクトプラグと、を含む。上記第１構造物は、交互に積層された第１ゲート層及び第１絶縁層を含む第１積層構造物と、上記第１積層構造物の少なくとも一部を貫通する第１パッドキャッピングパターンと、上記第１積層構造物の少なくとも一部を貫通し、上記第１パッドキャッピングパターンから離隔した第１バッファキャッピングパターンと、を含む。上記第２構造物は、交互に積層された第２ゲート層及び第２絶縁層を含む第２積層構造物と、上記第２積層構造物の少なくとも一部を貫通する第２パッドキャッピングパターンと、を含む。上記第１ゲート層は上記第１パッドキャッピングパターンによって覆われる第１ゲートパッドを含み、上記第２ゲート層は上記第２パッドキャッピングパターンによって覆われる第２ゲートパッドを含む。上記第１パッドキャッピングパターンの少なくとも一部は上記第１バッファキャッピングパターンと同じレベルに配置され、上記第２パッドキャッピングパターンの少なくとも一部は上記第１バッファキャッピングパターンと垂直に重なる。
【0006】
本発明の技術的思想の一実施形態による半導体装置を提供する。この半導体装置は、第１構造物と、上記第１構造物上の第２構造物と、上記第２構造物上の第３構造物と、メモリセルアレイ領域内で上記第１、第２、第３構造物を貫通する垂直メモリ構造物と、上記メモリセルアレイ領域と隣接する連結領域内で、上記第１、第２、第３構造物を貫通するゲートコンタクトプラグと、を含む。上記第１構造物は、交互に積層された下部ゲート層及び下部絶縁層を含む下部積層構造物と、上記第１積層構造物の少なくとも一部を貫通する第１下部パッドキャッピングパターンと、上記第１積層構造物の少なくとも一部を貫通し、上記第１下部パッドキャッピングパターンから離隔した第１下部バッファキャッピングパターンと、を含む。上記第２構造物は、交互に積層された中間ゲート層及び中間絶縁層を含む中間積層構造物と、上記中間積層構造物の少なくとも一部を貫通する第１中間パッドキャッピングパターンと、を含む。上記第３構造物は、交互に積層された上部ゲート層及び上部絶縁層を含む上部積層構造物と、上記上部積層構造物の少なくとも一部を貫通する第１上部パッドキャッピングパターンと、を含む。上記下部ゲート層は上記第１下部パッドキャッピングパターンによって覆われる第１下部ゲートパッドを含み、上記中間ゲート層は上記第１中間パッドキャッピングパターンによって覆われる第１中間ゲートパッドを含み、上記上部ゲート層は上記第１上部パッドキャッピングパターンによって覆われる第１上部ゲートパッドを含み、上記第１下部パッドキャッピングパターンの少なくとも一部は上記第１下部バッファキャッピングパターンと同じレベルに配置され、上記第１中間パッドキャッピングパターンの少なくとも一部は上記第１下部バッファキャッピングパターンと垂直に重なる。
【0007】
本発明の技術的思想の一実施形態によるデータ格納システムを提供する。このデータ格納システムは、入出力パッドを含む半導体装置と、上記入出力パッドを介して上記半導体装置と電気的に連結され、上記半導体装置を制御するコントローラと、を含む。上記半導体装置は、第１構造物と、上記第１構造物上の第２構造物と、上記第１及び第２構造物を貫通するゲートコンタクトプラグと、を含む。上記第１構造物は、交互に積層された第１ゲート層及び第１絶縁層を含む第１積層構造物と、上記第１積層構造物の少なくとも一部を貫通する第１パッドキャッピングパターンと、上記第１積層構造物の少なくとも一部を貫通し、上記第１パッドキャッピングパターンから離隔した第１バッファキャッピングパターンと、を含む。上記第２構造物は、交互に積層された第２ゲート層及び第２絶縁層を含む第２積層構造物と、上記第２積層構造物の少なくとも一部を貫通する第２パッドキャッピングパターンと、を含む。上記第１ゲート層は上記第１パッドキャッピングパターンによって覆われる第１ゲートパッドを含み、上記第２ゲート層は上記第２パッドキャッピングパターンによって覆われる第２ゲートパッドを含み、上記第１パッドキャッピングパターンの少なくとも一部は上記第１バッファキャッピングパターンと同じレベルに配置され、上記第２パッドキャッピングパターンの少なくとも一部は上記第１バッファキャッピングパターンと垂直に重なる。
【発明の効果】
【0008】
実施形態によると、垂直に積層される複数の構造物のうち、下部構造物又は中間構造物はバッファキャッピングパターンを含むことができ、上記複数の構造物を貫通するゲートコンタクトプラグの一部は上記バッファキャッピングパターンを貫通することができる。上記複数の構造物のそれぞれは交互に積層されたゲート層及び層間絶縁層を含むことができ、上記ゲートコンタクトプラグは上記ゲート層のゲートパッドと電気的に連結されることができる。上記バッファキャッピングパターンは上記複数の構造物を貫通するゲートコンタクトプラグに対する信頼性を向上させることができる。これによって、集積度を上げることができ、信頼性のある半導体装置を提供することができる。
【0009】
本発明の多様かつ有益な長所及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図2a】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図2b】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図3a】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図3b】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図3c】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図3d】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図3e】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図4】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図5a】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図5b】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図5c】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図6a】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図6b】本発明の一実施形態による半導体装置の例示的な例を概念的に示した図面である。
【図7】本発明の一実施形態による半導体装置の変形例を概念的に示した部分拡大断面図である。
【図8a】本発明の一実施形態による半導体装置の変形例を概念的に示した部分拡大断面図である。
【図8b】本発明の一実施形態による半導体装置の変形例を概念的に示した部分拡大断面図である。
【図9】本発明の一実施形態による半導体装置の変形例を概念的に示した部分拡大断面図である。
【図10】本発明の一実施形態による半導体装置の変形例を概念的に示した部分拡大断面図である。
【図11】本発明の一実施形態による半導体装置の変形例を概念的に示した部分拡大断面図である。
【図12】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図13a】本発明の一実施形態による半導体装置の変形例を概念的に示した図面である。
【図13b】本発明の一実施形態による半導体装置の変形例を概念的に示した図面である。
【図13c】本発明の一実施形態による半導体装置の変形例を概念的に示した図面である。
【図14】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図15】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図16a】本発明の一実施形態による半導体装置の変形例を概念的に示した図面である。
【図16b】本発明の一実施形態による半導体装置の変形例を概念的に示した図面である。
【図17a】本発明の一実施形態による半導体装置の変形例を概念的に示した図面である。
【図17b】本発明の一実施形態による半導体装置の変形例を概念的に示した図面である。
【図18】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図19】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図20a】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図20b】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図20c】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図21a】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図21b】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図22】本発明の一実施形態による半導体装置の変形例を概念的に示した断面図である。
【図23a】本発明の一実施形態による半導体装置の形成方法を概略的に示した工程フローチャートである。
【図23b】本発明の一実施形態による半導体装置の形成方法を概略的に示した工程フローチャートである。
【図23c】本発明の一実施形態による半導体装置の形成方法を概略的に示した工程フローチャートである。
【図24】本発明の例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した図面である。
【図25】本発明の例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した斜視図である。
【図26】本発明の例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した断面図である。
【発明を実施するための形態】
【0011】
以下において、『上部』、『中間』、及び『下部』などの用語は、他の用語、例えば、『第１』、『第２』、及び『第３』などの用語に代わって明細書の構成要素を説明するために使用されてもよい。『第１』、『第１下部』、『第１中間』、『第１上部』、『第２』、『第２下部』、『第２中間』、『第２上部』、『第３』、『第３下部』、『第３中間』、及び『第３上部』などの用語は、多様な構成要素を説明するために使用されることができるが、これらの構成要素は上記用語によって限定されるものではない。例えば、『第１構成要素』は『第２構成要素』と名付けられることができる。同様に、『第２下部構成要素』は『第１構成要素』と名付けられることができ、『第２上部構成要素』は『第１構成要素』と名付けられることができる。
【0012】
先ず、図１、図２ａ、図２ｂ、図３ａから図３ｅ、図４、図５ａから図５ｃ、図６ａ、及び図６ｂを参照して、本発明の一実施形態による半導体装置の例示的な例について説明する。図１から図６ｅにおいて、図１は、本発明の一実施形態による半導体装置の例示的な例を概念的に示したトップビューであり、図２ａは、図１のＩ－Ｉ’線に沿った領域を概念的に示した断面図であり、図２ｂは、図１のＩＩ－ＩＩ’線に沿った領域を概念的に示した断面図であり、図３ａは、図２ａの‘Ａａ’で表示された領域を拡大した部分拡大図であり、図３ｂは、図２ａの‘Ａｂ’で表示された領域を拡大した部分拡大図であり、図３ｃは、図２ａの‘Ａｃ’で表示された領域を拡大した部分拡大図であり、図３ｄは、図２ｂの‘Ｂａ’及び‘Ｂｂ’で表示された領域を拡大した部分拡大図であり、図３ｅは、図２ｂの‘Ｂｃ’で表示された領域を拡大した部分拡大図であり、図４は、図１のＩＩＩ－ＩＩＩ’線に沿った領域を概念的に示した断面図であり、図５ａは、図２ｂの‘Ｄａ’で表示された領域を拡大した部分拡大図であり、図５ｂは、図２ｂの‘Ｄｂ’で表示された領域を拡大した部分拡大図であり、図５ｃは、図２ｂの‘Ｄｃ’で表示された領域を拡大した部分拡大図であり、図６ａは、本発明の一実施形態による半導体装置の例示的な例を概念的に示したトップビューであり、図６ｂは、図６ａのＩＶ－ＩＶ’線に沿った領域を概念的に示した断面図である。
【0013】
【0014】
【0015】
上記下部構造物ＬＳは、ソース構造物ＳＳを含むことができる。上記ソース構造物ＳＳは、Ｎ型の導電型を有するポリシリコンを含むことができる。
【0016】
上記下部構造物ＬＳは、基板ＳＵＢ、及び上記基板ＳＵＢ上の周辺回路構造物ＰＥＲＩをさらに含むことができる。
【0017】
上記基板ＳＵＢは、半導体基板とすることができる。例えば、上記基板ＳＵＢは、単結晶シリコンを含む半導体基板とすることができる。上記周辺回路構造物ＰＥＲＩは、周辺トランジスタなどのような周辺回路を含むことができる。上記ソース構造物ＳＳは、上記周辺回路構造物ＰＥＲＩ上に配置されることができる。
【0018】
上記上部構造物ＵＳは、上記基板ＳＵＢの上部面に垂直な垂直方向Ｚに積層された複数の構造物ＳＴ、及び上記複数の構造物ＳＴ上の上部配線領域ＩＳを含むことができる。
【0019】
上記半導体装置１は、メモリセルアレイ領域ＭＡ、及び上記メモリセルアレイ領域ＭＡの少なくとも一側に配置される連結領域ＣＡを含むことができる。上記メモリセルアレイ領域ＭＡは、情報を格納するメモリセルが３次元的に配列される領域とすることができる。上記連結領域ＣＡは、延長領域、コンタクト領域、パッド領域、又は階段領域と称されてもよい。
【0020】
上記複数の構造物ＳＴは、上記メモリセルアレイ領域ＭＡ及び上記連結領域ＣＡ内に配置されることができる。
【0021】
上記複数の構造物ＳＴは、第１構造物ＳＴ１、及び上記第１構造物ＳＴ１上の第２構造物ＳＴ２を含むことができる。上記複数の構造物ＳＴは、上記第２構造物ＳＴ２上の第３構造物ＳＴ３をさらに含むことができる。
【0022】
実施形態において、上記第１構造物ＳＴ１は下部構造物と称し、上記第２構造物ＳＴ２は中間構造物と称し、上記第３構造物ＳＴ３は上部構造物と称して説明する。
【0023】
上記下部構造物ＳＴ１は、下部積層構造物ＧＳ１を含むことができる。上記中間構造物ＳＴ２は、中間積層構造物ＧＳ２を含むことができる。上記上部構造物ＳＴ３は、上部積層構造物ＧＳ３を含むことができる。
【0024】
上記下部積層構造物ＧＳ１は、上記垂直方向Ｚに交互に積層された下部層間絶縁層ＩＬＤ１及び下部ゲート層ＧＬ１を含むことができる。上記下部層間絶縁層ＩＬＤ１は、最下位の下部層間絶縁層、最上位の下部層間絶縁層ＩＬＤ１＿Ｕ、及び上記最下位の下部層間絶縁層と上記最上位の下部層間絶縁層ＩＬＤ１＿Ｕとの間の下部層間絶縁層ＩＬＤ１＿Ｍを含むことができる。上記下部層間絶縁層ＩＬＤ１及び上記下部ゲート層ＧＬ１のうちの最下位層は最下位の下部層間絶縁層とすることができ、最上位層は最上位の下部層間絶縁層ＩＬＤ１＿Ｕとすることができる。
【0025】
上記中間積層構造物ＧＳ２は、交互に積層された中間層間絶縁層ＩＬＤ２及び中間ゲート層ＧＬ２を含むことができる。上記中間層間絶縁層ＩＬＤ２は、最下位の中間層間絶縁層ＩＬＤ２＿Ｌ、最上位の中間層間絶縁層ＩＬＤ２＿Ｕ、及び上記最下位の中間層間絶縁層ＩＬＤ２＿Ｌと上記最上位の中間層間絶縁層ＩＬＤ２＿Ｕとの間の中間層間絶縁層ＩＬＤ２＿Ｍを含むことができる。上記中間層間絶縁層ＩＬＤ２及び上記中間ゲート層ＧＬ２のうちの最下位層は最下位の中間層間絶縁層ＩＬＤ２＿Ｌとすることができ、最上位層は最上位の中間層間絶縁層ＩＬＤ２＿Ｕとすることができる。
【0026】
上記上部積層構造物ＧＳ３は、交互に積層された上部層間絶縁層ＩＬＤ３及び上部ゲート層ＧＬ３を含むことができる。上記上部層間絶縁層ＩＬＤ３は、最下位の上部層間絶縁層ＩＬＤ３＿Ｌ、最上位の上部層間絶縁層ＩＬＤ３＿Ｕ、及び上記最下位の上部層間絶縁層ＩＬＤ３＿Ｌと上記最上位の上部層間絶縁層ＩＬＤ３＿Ｕとの間の上部層間絶縁層ＩＬＤ３＿Ｍを含むことができる。上記上部層間絶縁層ＩＬＤ３及び上記上部ゲート層ＧＬ３のうちの最下位層は最下位の上部層間絶縁層ＩＬＤ３＿Ｌとすることができ、最上位層は最上位の上部層間絶縁層ＩＬＤ３＿Ｕとすることができる。
【0027】
一実施形態において、上記下部、中間、及び上部層間絶縁層ＩＬＤ１、ＩＬＤ２、ＩＬＤ３のそれぞれは、シリコン酸化物などのような絶縁性物質を含むことができる。
【0028】
一実施形態において、上記下部、中間、及び上部ゲート層ＧＬ１、ＧＬ２、ＧＬ３のそれぞれは、ゲート電極を含むことができる。上記下部、中間、及び上部ゲート層ＧＬ１、ＧＬ２、ＧＬ３のそれぞれは、上記ゲート電極の上部面及び下部面を覆い、上記ゲート電極の側面の少なくとも一部を覆うゲート誘電体層をさらに含むことができる。
【0029】
上記下部積層構造物ＧＳ１は、少なくとも１つの下部パッドリセス領域ＰＲ１ａ、ＰＲ１ｂ、及び少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂを含むことができる。
【0030】
上記少なくとも１つの下部パッドリセス領域ＰＲ１ａ、ＰＲ１ｂ、及び上記少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂは上記連結領域ＣＡ内に配置されることができる。
【0031】
上記下部積層構造物ＧＳ１において、上記少なくとも１つの下部パッドリセス領域ＰＲ１ａ、ＰＲ１ｂは、上部がオープン形状になるようにすることができる。上記少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂは、上部がオープン形状になるようにすることができる。
【0032】
上記少なくとも１つの下部パッドリセス領域ＰＲ１ａ、ＰＲ１ｂは、第１下部パッドリセス領域ＰＲ１ａ及び上記第１下部パッドリセス領域ＰＲ１ａよりも上記メモリセルアレイ領域ＭＡから遠く離れた第２下部パッドリセス領域ＰＲ１ｂを含むことができる。
【0033】
上記第１下部パッドリセス領域ＰＲ１ａは、第１下部ゲートパッド領域ＧＰ１ａ及び第１ダミー側壁ＰＲ＿Ｓｄ１ａを含むことができる。上記第２下部パッドリセス領域ＰＲ１ｂは、第２下部ゲートパッド領域ＧＰ１ｂ及び第２ダミー側壁ＰＲ＿Ｓｄ１ｂ、ＰＲ＿Ｓｄ１ｃ、ＰＲ＿Ｓｄ１ｄを含むことができる。
【0034】
上記第１下部ゲートパッド領域ＧＰ１ａは、上記メモリセルアレイ領域ＭＡから遠ざかる方向に第１平均勾配で低くなる階段状とすることができる。
【0035】
上記第１ダミー側壁ＰＲ＿Ｓｄ１ａは、上記メモリセルアレイ領域ＭＡに向かう方向に上記第１平均勾配よりも大きい第２平均勾配で低くなる階段状とすることができる。上記第１ダミー側壁ＰＲ＿Ｓｄ１ａは、上記第１下部ゲートパッド領域ＧＰ１ａよりも急な傾斜を有することができる。上記第１ダミー側壁ＰＲ＿Ｓｄ１ａ及び上記第１下部ゲートパッド領域ＧＰ１ａは、互いに向かい合って、実質的に同じ高さレベルに配置されることができる。上記第１ダミー側壁ＰＲ＿Ｓｄ１ａと上記第１下部ゲートパッド領域ＧＰ１ａとの間の距離は、上から下に行くほど狭くなることができる。
【0036】
上記第２下部ゲートパッド領域ＧＰ１ｂは、上記第１下部ゲートパッド領域ＧＰ１ａと実質的に同じ階段状とすることができる。上記第２下部ゲートパッド領域ＧＰ１ｂは、上記メモリセルアレイ領域ＭＡから遠ざかる方向に第１平均勾配で低くなる階段状とすることができる。
【0037】
上記第２下部パッドリセス領域ＰＲ１ｂの上記第２ダミー側壁ＰＲ＿Ｓｄ１ｂ、ＰＲ＿Ｓｄ１ｃ、ＰＲ＿Ｓｄ１ｄは、第１ダミー部分ＰＲ＿Ｓｄ１ｂ、第２ダミー部分ＰＲ＿Ｓｄ１ｃ、及び第３ダミー部分ＰＲ＿Ｓｄ１ｄを含むことができる。
【0038】
上記第１ダミー部分ＰＲ＿Ｓｄ１ｂは、上記第１ダミー側壁ＰＲ＿Ｓｄ１ａと実質的に同じ形状とすることができる。例えば、上記第１ダミー部分ＰＲ＿Ｓｄ１ｂは、上記メモリセルアレイ領域ＭＡに向かう方向に上記第２平均勾配で低くなる階段状とすることができる。上記第１ダミー部分ＰＲ＿Ｓｄ１ｂは、上記第２下部ゲートパッド領域ＧＰ１ｂよりも急な傾斜を有することができる。上記第１ダミー部分ＰＲ＿Ｓｄ１ｂ及び上記第２下部ゲートパッド領域ＧＰ１ｂは、互いに向かい合って、実質的に同じ高さレベルに配置されることができる。上記第１ダミー部分ＰＲ＿Ｓｄ１ｂと上記第２下部ゲートパッド領域ＧＰ１ｂとの間の距離は、上から下に行くほど狭くなることができる。
【0039】
上記第２ダミー部分ＰＲ＿Ｓｄ１ｃは、上記第１ダミー部分ＰＲ＿Ｓｄ１ｂよりも高いレベルで上記第１ダミー部分ＰＲ＿Ｓｄ１ｂと隣接し、上記第１ダミー部分ＰＲ＿Ｓｄ１ｂの勾配よりも急な勾配を有することができる。
【0040】
上記第３ダミー部分ＰＲ＿Ｓｄ１ｄは、上記第２下部ゲートパッド領域ＧＰ１ｂよりも高いレベルで上記第２下部ゲートパッド領域ＧＰ１ｂと隣接し、上記第２ダミー部分ＰＲ＿Ｓｄ１ｃと向かい合うことができる。上記第３ダミー部分ＰＲ＿Ｓｄ１ｄは、上記第１ダミー部分ＰＲ＿Ｓｄ１ｂの勾配よりも急な勾配を有することができる。上記第２ダミー部分ＰＲ＿Ｓｄ１ｃと上記第３ダミー部分ＰＲ＿Ｓｄ１ｄとの間の距離は、上から下に行くほど狭くなることができる。上記第２ダミー部分ＰＲ＿Ｓｄ１ｃと上記第３ダミー部分ＰＲ＿Ｓｄ１ｄとの間の最小距離は、上記第１ダミー部分ＰＲ＿Ｓｄ１ｂと上記第２下部ゲートパッド領域ＧＰ１ｂとの間の最大距離と同じか又はそれよりも大きいことがある。上記第２ダミー部分ＰＲ＿Ｓｄ１ｃ及び上記第３ダミー部分ＰＲ＿Ｓｄ１ｄは、上記第１ダミー側壁ＰＲ＿Ｓｄ１ａ及び上記第１下部ゲートパッド領域ＧＰ１ａと実質的に同じレベルに配置されることができる。
【0041】
上記第１下部ゲートパッド領域ＧＰ１ａ及び上記第２下部ゲートパッド領域ＧＰ１ｂは、上記下部ゲート層ＧＬ１のゲートパッドを含むことができる。
【0042】
上記第１下部ゲートパッド領域ＧＰ１ａ及び上記第２下部ゲートパッド領域ＧＰ１ｂの少なくとも１つは、第１上部パッドＰｂ１＿Ｕ、上記第１上部パッドＰｂ１＿Ｕよりも低いレベルの第１階段パッドグループＰｂ１＿Ｓ、及び上記第１階段パッドグループＰｂ１＿Ｓの間に配置される１つ以上の第１中間パッドＰｂ１＿Ｍを含むことができる。上記第１下部ゲートパッド領域ＧＰ１ａ及び上記第２下部ゲートパッド領域ＧＰ１ｂの少なくとも１つは、上記第１階段パッドグループＰｂ１＿Ｓよりも低いレベルの第１下部パッドＰｂ１＿Ｌをさらに含むことができる。
【0043】
上記第１下部ゲートパッド領域ＧＰ１ａの上記第１下部パッドＰｂ１＿Ｌは、上記第１下部パッドリセス領域ＰＲ１ａの底面に配置されることができる。
【0044】
上記第１階段パッドグループＰｂ１＿Ｓは、第１水平方向Ｘに低くなる階段状に配列されるゲートパッドを含むことができる。上記第１水平方向Ｘは、上記基板ＳＵＢの上部面と平行であり、上記メモリセルアレイ領域ＭＡから上記連結領域ＣＡに向かう方向とすることができる。
【0045】
上記第１階段パッドグループＰｂ１＿Ｓには「ｎ」個が配置されることができ、上記１つ以上の第１中間パッドＰｂ１＿Ｍには「ｎ－１」個が配置されることができる。上記「ｎ」は、２又は２よりも大きい自然数とすることができる。
【0046】
一実施形態において、上記１つ以上の第１中間パッドＰｂ１＿Ｍは複数個とすることができる。以下では、複数個の上記第１中間パッドＰｂ１＿Ｍを中心に説明する。
【0047】
それぞれの上記第１中間パッドＰｂ１＿Ｍは、互いに隣接する上記第１階段パッドグループＰｂ１＿Ｓの間に配置されることができる。例えば、互いに隣接する上記第１階段パッドグループＰｂ１＿Ｓの間に１つの第１中間パッドＰｂ１＿Ｍが配置されることができる。上記第１中間パッドＰｂ１＿Ｍのそれぞれの上記第１水平方向Ｘの幅は、上記第１階段パッドグループＰｂ１＿Ｓのゲートパッドのそれぞれの上記第１水平方向Ｘの幅よりも大きいことがある。
【0048】
上記少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂは、互いに同じレベルに配置される第１下部バッファリセス領域ＢＲ１ａ及び第２下部バッファリセス領域ＢＲ１ｂを含むことができる。上記第１下部バッファリセス領域ＢＲ１ａ及び上記第２下部バッファリセス領域ＢＲ１ｂは、実質的に同じ又は類似の形状とすることができる。
【0049】
上記第１下部バッファリセス領域ＢＲ１ａ及び上記第２下部バッファリセス領域ＢＲ１ｂのそれぞれは、底面ＢＲ＿Ｌ及び側壁ＢＲ＿Ｓを含むことができる。上記側壁ＢＲ＿Ｓは、上記底面ＢＲ＿Ｌに向かう方向に徐々に低くなる階段状とすることができる。
【0050】
上記少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂにおいて、上記底面ＢＲ＿Ｌは、上記第１下部パッドリセス領域ＰＲ１ａの底面よりも高いレベルとすることができる。
【0051】
上記少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂにおいて、上記底面ＢＲ＿Ｌは、上記第１下部ゲートパッド領域ＧＰ１ａの上記第１中間パッドＰｂ１＿Ｍのうちの最上部の第１中間パッドと実質的に同じ又は類似のレベルに配置されることができる。
【0052】
上記少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂにおいて、上記底面ＢＲ＿Ｌは、上記第１階段パッドグループＰｂ１＿Ｓのうちの最上位の第１階段パッドグループと次に上位の第１階段パッドグループとの間のレベルに配置されることができる。
【0053】
上記下部構造物ＳＴ１は、上記少なくとも１つの下部パッドリセス領域ＰＲ１ａ、ＰＲ１ｂ上の少なくとも１つの下部パッドキャッピングパターンＰＣ１ａ、ＰＣ１ｂ、及び上記少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂ上の少なくとも１つの下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂをさらに含むことができる。上記少なくとも１つの下部パッドキャッピングパターンＰＣ１ａ、ＰＣ１ｂは、上記少なくとも１つの下部パッドリセス領域ＰＲ１ａ、ＰＲ１ｂを埋めることができ、上記少なくとも１つの下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂは、上記少なくとも１つの下部バッファリセス領域ＢＲ１ａ、ＢＲ１ｂを埋めることができる。
【0054】
上記少なくとも１つの下部パッドキャッピングパターンＰＣ１ａ、ＰＣ１ｂ及び上記少なくとも１つの下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂは、互いに同じ絶縁性物質で形成されることができる。例えば、上記少なくとも１つの下部パッドキャッピングパターンＰＣ１ａ、ＰＣ１ｂ及び上記少なくとも１つの下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂは、シリコン酸化物などのような絶縁性物質を含むことができる。
【0055】
上記少なくとも１つの下部パッドキャッピングパターンＰＣ１ａ、ＰＣ１ｂは、上記第１下部パッドリセス領域ＰＲ１ａ上で上記第１下部パッドリセス領域ＰＲ１ａを埋める第１下部パッドキャッピングパターンＰＣ１ａ、及び上記第２下部パッドリセス領域ＰＲ１ｂ上で上記第２下部パッドリセス領域ＰＲ１ｂを埋める第２下部パッドキャッピングパターンＰＣ１ｂを含むことができる。
【0056】
上記第２下部パッドキャッピングパターンＰＣ１ｂの上記垂直方向Ｚの最大厚さは、上記第１下部パッドキャッピングパターンＰＣ１ａの上記垂直方向Ｚの最大厚さよりも大きいことがある。
【0057】
上記少なくとも１つの下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂは、上記第１下部バッファリセス領域ＢＲ１ａ上で上記第１下部バッファリセス領域ＢＲ１ａを埋める第１下部バッファキャッピングパターンＢＣ１ａ、及び上記第２下部バッファリセス領域ＢＲ１ｂ上で上記第２下部バッファリセス領域ＢＲ１ｂを埋める第２下部バッファキャッピングパターンＢＣ１ｂを含むことができる。
【0058】
上記第１下部バッファキャッピングパターンＢＣ１ａ及び上記第２下部バッファキャッピングパターンＢＣ１ｂは、互いに同じ厚さを有することができる。上記第１下部バッファキャッピングパターンＢＣ１ａ及び上記第２下部バッファキャッピングパターンＢＣ１ｂのそれぞれの厚さは、上記第１下部パッドキャッピングパターンＰＣ１ａの上記垂直方向Ｚの最大厚さよりも小さいことがある。
【0059】
上記中間積層構造物ＧＳ２は、少なくとも１つの中間パッドリセス領域ＰＲ２ａ、ＰＲ２ｂ、及び少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂを含むことができる。
【0060】
上記少なくとも１つの中間パッドリセス領域ＰＲ２ａ、ＰＲ２ｂ、及び上記少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂは、上記連結領域ＣＡ内に配置されることができる。
【0061】
上記中間積層構造物ＧＳ２において、上記少なくとも１つの中間パッドリセス領域ＰＲ２ａ、ＰＲ２ｂは、上部がオープン形状になるようにすることができる。上記少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂは、上部がオープン形状になるようにすることができる。
【0062】
上記少なくとも１つの中間パッドリセス領域ＰＲ２ａ、ＰＲ２ｂは、第１中間パッドリセス領域ＰＲ２ａ、及び上記第１中間パッドリセス領域ＰＲ２ａよりも上記メモリセルアレイ領域ＭＡから遠く離れた第２中間パッドリセス領域ＰＲ２ｂを含むことができる。
【0063】
上記第１中間パッドリセス領域ＰＲ２ａは、第１中間ゲートパッド領域ＧＰ２ａ及び第１ダミー側壁ＰＲ＿Ｓｄ２ａを含むことができる。上記第２中間パッドリセス領域ＰＲ２ｂは、第２中間ゲートパッド領域ＧＰ２ｂ及び第２ダミー側壁ＰＲ＿Ｓｄ２ｂ、ＰＲ＿Ｓｄ２ｃ、ＰＲ＿Ｓｄ２ｄを含むことができる。
【0064】
上記第１中間ゲートパッド領域ＧＰ２ａは、上記第１下部ゲートパッド領域ＧＰ１ａと実質的に同じ勾配で低くなる階段状とすることができる。
【0065】
上記第１中間パッドリセス領域ＰＲ２ａの上記第１ダミー側壁ＰＲ＿Ｓｄ２ａは、上記第１下部パッドリセス領域ＰＲ１ａの上記第１ダミー側壁ＰＲ＿Ｓｄ１ａと実質的に同じ勾配で低くなる階段状とすることができる。上記第１ダミー側壁ＰＲ＿Ｓｄ２ａは、上記第１中間ゲートパッド領域ＧＰ２ａよりも急な傾斜を有することができる。上記第１ダミー側壁ＰＲ＿Ｓｄ２ａ及び上記第１中間ゲートパッド領域ＧＰ２ａは、互いに向かい合って、実質的に同じ高さレベルに配置されることができる。上記第１ダミー側壁ＰＲ＿Ｓｄ２ａと上記第１中間ゲートパッド領域ＧＰ２ａとの間の距離は、上から下に行くほど狭くなることができる。
【0066】
上記第２中間ゲートパッド領域ＧＰ２ｂは、上記第１中間ゲートパッド領域ＧＰ２ａと実質的に同じ階段状とすることができる。
【0067】
上記第１中間パッドリセス領域ＰＲ２ａの上記第２ダミー側壁ＰＲ＿Ｓｄ２ｂ、ＰＲ＿Ｓｄ２ｃ、ＰＲ＿Ｓｄ２ｄは、第１ダミー部分ＰＲ＿Ｓｄ２ｂ、第２ダミー部分ＰＲ＿Ｓｄ２ｃ、及び第３ダミー部分ＰＲ＿Ｓｄ２ｄを含むことができる。
【0068】
上記第１ダミー部分ＰＲ＿Ｓｄ２ｂは、上記第１ダミー側壁ＰＲ＿Ｓｄ２ａと実質的に同じ形状とすることができる。例えば、上記第１ダミー部分ＰＲ＿Ｓｄ２ｂは、上記メモリセルアレイ領域ＭＡに向かう方向に上記第２平均勾配で低くなる階段状とすることができる。上記第１ダミー部分ＰＲ＿Ｓｄ２ｂは、上記第２中間ゲートパッド領域ＧＰ２ｂよりも急な傾斜を有することができる。上記第１ダミー部分ＰＲ＿Ｓｄ２ｂ及び上記第２中間ゲートパッド領域ＧＰ２ｂは、互いに向かい合って、実質的に同じ高さレベルに配置されることができる。上記第１ダミー部分ＰＲ＿Ｓｄ２ｂと上記第２中間ゲートパッド領域ＧＰ２ｂとの間の距離は、上から下に行くほど狭くなることができる。
【0069】
上記第２ダミー部分ＰＲ＿Ｓｄ２ｃは、上記第１ダミー部分ＰＲ＿Ｓｄ２ｂよりも高いレベルで上記第１ダミー部分ＰＲ＿Ｓｄ２ｂと隣接し、上記第１ダミー部分ＰＲ＿Ｓｄ２ｂの勾配よりも急な勾配を有することができる。
【0070】
上記第３ダミー部分ＰＲ＿Ｓｄ２ｄは、上記第２中間ゲートパッド領域ＧＰ２ｂよりも高いレベルで上記第２中間ゲートパッド領域ＧＰ２ｂと隣接し、上記第２ダミー部分ＰＲ＿Ｓｄ２ｃと向かい合うことができる。上記第３ダミー部分ＰＲ＿Ｓｄ２ｄは、上記第１ダミー部分ＰＲ＿Ｓｄ２ｂの勾配よりも急な勾配を有することができる。上記第２ダミー部分ＰＲ＿Ｓｄ２ｃと上記第３ダミー部分ＰＲ＿Ｓｄ２ｄとの間の距離は、上から下に行くほど狭くなることができる。上記第２ダミー部分ＰＲ＿Ｓｄ２ｃと上記第３ダミー部分ＰＲ＿Ｓｄ２ｄとの間の最小距離は、上記第１ダミー部分ＰＲ＿Ｓｄ２ｂと上記第２中間ゲートパッド領域ＧＰ２ｂとの間の最大距離と同じか又はそれよりも大きいことがある。上記第２ダミー部分ＰＲ＿Ｓｄ２ｃ及び上記第３ダミー部分ＰＲ＿Ｓｄ２ｄは、上記第１ダ及びと上記第１中間ゲートパッド領域ＧＰ２ａと実質的に同じレベルに配置されることができる。
【0071】
上記第１中間ゲートパッド領域ＧＰ２ａ及び上記第２中間ゲートパッド領域ＧＰ２ｂは、上記中間ゲート層ＧＬ２のゲートパッドを含むことができる。
【0072】
上記第１中間ゲートパッド領域ＧＰ２ａ及び上記第２中間ゲートパッド領域ＧＰ２ｂの少なくとも１つは、第２上部パッドＰｂ２＿Ｕ、上記第２上部パッドＰｂ２＿Ｕよりも低いレベルの第２階段パッドグループＰｂ２＿Ｓ、及び上記第２階段パッドグループＰｂ２＿Ｓの間に配置される１つ以上の第２中間パッドＰｂ２＿Ｍを含むことができる。上記第１中間ゲートパッド領域ＧＰ２ａ及び上記第２中間ゲートパッド領域ＧＰ２ｂの少なくとも１つは、上記第２階段パッドグループＰｂ２＿Ｓよりも低いレベルの第２下部パッドＰｂ２＿Ｌをさらに含むことができる。
【0073】
上記第１中間ゲートパッド領域ＧＰ２ａの上記第２下部パッドＰｂ２＿Ｌは、上記第１中間パッドリセス領域ＰＲ２ａの底面に配置されることができる。
【0074】
上記第２階段パッドグループＰｂ２＿Ｓは、上記第１水平方向Ｘに低くなる階段状に配列されるゲートパッドを含むことができる。
【0075】
上記第１階段パッドグループＰｂ１＿Ｓには「ｎ」個が配置されることができ、上記第２階段パッドグループＰｂ２＿Ｓには「ｍ」個が配置されることができ、上記１つ以上の第２中間パッドＰｂ２＿Ｍには「ｍ－１」個が配置されることができる。
【0076】
上記「ｍ」は上記「ｎ」とは異なる自然数とすることができる。例えば、上記「ｍ」は上記「ｎ」より小さい自然数とすることができる。例えば、上記「ｎ」は「ｍ＋１」とすることができる。例えば、上記第１階段パッドグループＰｂ１＿Ｓには「４」個が配置されることができ、上記第２階段パッドグループＰｂ２＿Ｓには「３」個が配置されることができるが、実施形態はこれに限定されない。例えば、上記第１階段パッドグループＰｂ１＿Ｓには「５」個が配置されることができ、上記第２階段パッドグループＰｂ２＿Ｓには「４」個が配置されることができる。
【0077】
一実施形態において、上記１つ以上の第２中間パッドＰｂ２＿Ｍは複数個とすることができる。以下では、複数個の上記第２中間パッドＰｂ２＿Ｍを中心に説明する。
【0078】
それぞれの上記第２中間パッドＰｂ２＿Ｍは、互いに隣接する上記第２階段パッドグループＰｂ２＿Ｓの間に配置されることができる。例えば、互いに隣接する上記第２階段パッドグループＰｂ２＿Ｓの間に１つの第２中間パッドＰｂ２＿Ｍが配置されることができる。上記第２中間パッドＰｂ２＿Ｍのそれぞれの上記第１水平方向Ｘの幅は、上記第２階段パッドグループＰｂ２＿Ｓのゲートパッドのそれぞれの上記第１水平方向Ｘの幅よりも大きいことがある。
【0079】
上記少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂは、互いに同じレベルに配置される第１中間バッファリセス領域ＢＲ２ａ及び第２中間バッファリセス領域ＢＲ２ｂを含むことができる。上記第１中間バッファリセス領域ＢＲ２ａ及び上記第２中間バッファリセス領域ＢＲ２ｂは、実質的に同じ又は類似の形状とすることができる。
【0080】
上記第１中間バッファリセス領域ＢＲ２ａ及び上記第２中間バッファリセス領域ＢＲ２ｂはそれぞれ、底面ＢＲ＿Ｌ及び側壁ＢＲ＿Ｓを含むことができる。上記側壁ＢＲ＿Ｓは、上記底面ＢＲ＿Ｌに向かう方向に徐々に低くなる階段状とすることができる。
【0081】
上記少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂにおいて、上記底面ＢＲ＿Ｌは、上記第１中間パッドリセス領域ＰＲ２ａの底面よりも高いレベルとすることができる。
【0082】
上記少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂにおいて、上記底面ＢＲ＿Ｌは、上記第１中間ゲートパッド領域ＧＰ２ａの上記第２中間パッドＰｂ２＿Ｍのうちの最上部の第２中間パッドを含む第２ゲート層と実質的に同じ又は類似のレベルに配置されることができる。
【0083】
上記少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂにおいて、上記底面ＢＲ＿Ｌは、上記第２階段パッドグループＰｂ２＿Ｓのうちの最上位の第２階段パッドグループと次に上位の第２階段パッドグループとの間のレベルに配置されることができる。
【0084】
上記中間構造物ＳＴ２は、上記少なくとも１つの中間パッドリセス領域ＰＲ２ａ、ＰＲ２ｂ上の少なくとも１つの中間パッドキャッピングパターンＰＣ２ａ、ＰＣ２ｂ、及び上記少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂ上の少なくとも１つの中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂをさらに含むことができる。
【0085】
上記少なくとも１つの中間パッドキャッピングパターンＰＣ２ａ、ＰＣ２ｂは、上記少なくとも１つの中間パッドリセス領域ＰＲ２ａ、ＰＲ２ｂを埋めることができ、上記少なくとも１つの中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂは、上記少なくとも１つの中間バッファリセス領域ＢＲ２ａ、ＢＲ２ｂを埋めることができる。
【0086】
上記少なくとも１つの中間パッドキャッピングパターンＰＣ２ａ、ＰＣ２ｂ及び上記少なくとも１つの中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂは、互いに同じ絶縁性物質で形成されることができる。例えば、上記少なくとも１つの中間パッドキャッピングパターンＰＣ２ａ、ＰＣ２ｂ及び上記少なくとも１つの中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂは、シリコン酸化物などのような絶縁性物質を含むことができる。
【0087】
上記少なくとも１つの中間パッドキャッピングパターンＰＣ２ａ、ＰＣ２ｂは、上記第１中間パッドリセス領域ＰＲ２ａ上で上記第１中間パッドリセス領域ＰＲ２ａを埋める第１中間パッドキャッピングパターンＰＣ２ａ、及び上記第２中間パッドリセス領域ＰＲ２ｂ上で上記第２中間パッドリセス領域ＰＲ２ｂを埋める第２中間パッドキャッピングパターンＰＣ２ｂを含むことができる。
【0088】
上記第２中間パッドキャッピングパターンＰＣ２ｂの上記垂直方向Ｚの最大厚さは、上記第１中間パッドキャッピングパターンＰＣ２ａの上記垂直方向Ｚの最大厚さよりも大きいことがある。
【0089】
上記少なくとも１つの中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂは、上記第１中間バッファリセス領域ＢＲ２ａ上で上記第１中間バッファリセス領域ＢＲ２ａを埋める第１中間バッファキャッピングパターンＢＣ２ａ、及び上記第２中間バッファリセス領域ＢＲ２ｂ上で上記第２中間バッファリセス領域ＢＲ２ｂを埋める第２中間バッファキャッピングパターンＢＣ２ｂを含むことができる。
【0090】
上記第１中間バッファキャッピングパターンＢＣ２ａ及び上記第２中間バッファキャッピングパターンＢＣ２ｂは、互いに同じ厚さを有することができる。上記第１中間バッファキャッピングパターンＢＣ２ａ及び上記第２中間バッファキャッピングパターンＢＣ２ｂのそれぞれの厚さは、上記第１中間パッドキャッピングパターンＰＣ２ａの上記垂直方向Ｚの最大厚さよりも小さいことがある。
【0091】
上記第１下部バッファリセス領域ＢＲ１ａ及び上記第１下部バッファキャッピングパターンＢＣ１ａは、上記第１中間パッドリセス領域ＰＲ２ａ及び上記第１中間パッドキャッピングパターンＰＣ２ａと垂直に重なることができる。上記第２下部バッファリセス領域ＢＲ１ｂ及び上記第２下部バッファキャッピングパターンＢＣ１ｂは、上記第２中間パッドリセス領域ＰＲ２ｂ及び上記第２中間パッドキャッピングパターンＰＣ２ｂと垂直に重なることができる。
【0092】
上記上部積層構造物ＧＳ３は、第１上部積層構造物ＧＳ３ａ、及び上記第１上部積層構造物ＧＳ３ａ上の第２上部積層構造物ＧＳ３ｂを含むことができる。
【0093】
上記第１上部積層構造物ＧＳ３ａは、少なくとも１つの上部パッドリセス領域ＰＲ３ａ、ＰＲ３ｂを含むことができる。上記少なくとも１つの中間パッドリセス領域ＰＲ３ａ、ＰＲ３ｂは、上記連結領域ＣＡ内に配置されることができる。
【0094】
上記第１上部積層構造物ＧＳ３ａにおいて、上記少なくとも１つの上部パッドリセス領域ＰＲ３ａ、ＰＲ３ｂは、上部がオープン形状になるようにすることができる。上記少なくとも１つの上部パッドリセス領域ＰＲ３ａ、ＰＲ３ｂは、第１上部パッドリセス領域ＰＲ３ａ、及び上記第１上部パッドリセス領域ＰＲ３ａよりも上記メモリセルアレイ領域ＭＡから遠く離れた第２上部パッドリセス領域ＰＲ３ｂを含むことができる。
【0095】
上記第１上部パッドリセス領域ＰＲ３ａは、第１上部ゲートパッド領域ＧＰ３ａ及び第１ダミー側壁ＰＲ＿Ｓｄ３ａを含むことができる。上記第２上部パッドリセス領域ＰＲ３ｂは、第２上部ゲートパッド領域ＧＰ３ｂ及び第２ダミー側壁ＰＲ＿Ｓｄ３ｂ、ＰＲ＿Ｓｄ３ｃ、ＰＲ＿Ｓｄ３ｄを含むことができる。
【0096】
上記第１上部ゲートパッド領域ＧＰ３ａは、上記第１中間ゲートパッド領域ＧＰ２ａと実質的に同じ勾配で低くなる階段状とすることができる。
【0097】
上記第１上部パッドリセス領域ＰＲ３ａの上記第１ダミー側壁ＰＲ＿Ｓｄ３ａは、上記第１中間パッドリセス領域ＰＲ２ａの上記第１ダミー側壁ＰＲ＿Ｓｄ２ａと実質的に同じ勾配で低くなる階段状とすることができる。上記第１ダミー側壁ＰＲ＿Ｓｄ３ａは、上記第１上部ゲートパッド領域ＧＰ３ａよりも急な傾斜を有することができる。上記第１ダミー側壁ＰＲ＿Ｓｄ３ａ及び上記第１上部ゲートパッド領域ＧＰ３ａは、互いに向かい合って、実質的に同じ高さレベルに配置されることができる。上記第１ダミー側壁ＰＲ＿Ｓｄ３ａと上記第１上部ゲートパッド領域ＧＰ３ａとの間の距離は、上から下に行くほど狭くなることができる。
【0098】
上記第２上部ゲートパッド領域ＧＰ３ｂは、上記第１上部ゲートパッド領域ＧＰ３ａと実質的に同じ階段状とすることができる。
【0099】
上記第２上部パッドリセス領域ＰＲ３ｂの上記第２ダミー側壁ＰＲ＿Ｓｄ３ｂ、ＰＲ＿Ｓｄ３ｃ、ＰＲ＿Ｓｄ３ｄは、第１ダミー部分ＰＲ＿Ｓｄ３ｂ、第２ダミー部分ＰＲ＿Ｓｄ３ｃ、及び第３ダミー部分ＰＲ＿Ｓｄ３ｄを含むことができる。
【0100】
上記第１ダミー部分ＰＲ＿Ｓｄ３ｂは、上記第１ダミー側壁ＰＲ＿Ｓｄ３ａと実質的に同じ形状とすることができる。例えば、上記第１ダミー部分ＰＲ＿Ｓｄ３ｂは、上記メモリセルアレイ領域ＭＡに向かう方向に上記第２平均勾配で低くなる階段状とすることができる。上記第１ダミー部分ＰＲ＿Ｓｄ３ｂは、上記第２上部ゲートパッド領域ＧＰ３ｂよりも急な傾斜を有することができる。上記第１ダミー部分ＰＲ＿Ｓｄ３ｂ及び上記第２上部ゲートパッド領域ＧＰ３ｂは、互いに向かい合って、実質的に同じ高さレベルに配置されることができる。上記第１ダミー部分ＰＲ＿Ｓｄ３ｂと上記第２上部ゲートパッド領域ＧＰ３ｂとの間の距離は、上から下に行くほど狭くなることができる。
【0101】
上記第２ダミー部分ＰＲ＿Ｓｄ３ｃは、上記第１ダミー部分ＰＲ＿Ｓｄ３ｂよりも高いレベルで上記第１ダミー部分ＰＲ＿Ｓｄ３ｂと隣接し、上記第１ダミー部分ＰＲ＿Ｓｄ３ｂの勾配よりも急な勾配を有することができる。
【0102】
上記第３ダミー部分ＰＲ＿Ｓｄ３ｄは、上記第２上部ゲートパッド領域ＧＰ３ｂよりも高いレベルで上記第２上部ゲートパッド領域ＧＰ３ｂと隣接し、上記第２ダミー部分ＰＲ＿Ｓｄ３ｃと向かい合うことができる。上記第３ダミー部分ＰＲ＿Ｓｄ３ｄは、上記第１ダミー部分ＰＲ＿Ｓｄ３ｂの勾配よりも急な勾配を有することができる。上記第２ダミー部分ＰＲ＿Ｓｄ３ｃと上記第３ダミー部分ＰＲ＿Ｓｄ３ｄとの間の距離は、上から下に行くほど狭くなることができる。上記第２ダミー部分ＰＲ＿Ｓｄ３ｃと上記第３ダミー部分ＰＲ＿Ｓｄ３ｄとの間の最小距離は、上記第１ダミー部分ＰＲ＿Ｓｄ３ｂと上記第２上部ゲートパッド領域ＧＰ３ｂとの間の最大距離と同じか又はそれよりも大きいことがある。上記第２ダミー部分ＰＲ＿Ｓｄ３ｃ及び上記第３ダミー部分ＰＲ＿Ｓｄ３ｄは、上記第１ダミー側壁ＰＲ＿Ｓｄ３ａ及び上記第１上部ゲートパッド領域ＧＰ３ａと実質的に同じレベルに配置されることができる。
【0103】
上記第１上部ゲートパッド領域ＧＰ３ａ及び上記第２上部ゲートパッド領域ＧＰ３ｂの少なくとも１つは、第３上部パッドＰｂ３＿Ｕ、上記第３上部パッドＰｂ３＿Ｕよりも低いレベルの第３階段パッドグループＰｂ３＿Ｓ、及び上記第３階段パッドグループＰｂ３＿Ｓの間に配置される１つ以上の第３中間パッドＰｂ３＿Ｍを含むことができる。
【0104】
上記第１上部ゲートパッド領域ＧＰ３３ａ及び上記第２上部ゲートパッド領域ＧＰ３ｂの少なくとも１つは、上記第３階段パッドグループＰｂ３＿Ｓよりも低いレベルの第３下部パッドＰｂ３＿Ｌをさらに含むことができる。
【0105】
上記第１上部ゲートパッド領域ＧＰ３ａの上記第２下部パッドＰｂ３＿Ｌは、上記第１上部パッドリセス領域ＰＲ３ａの底面に配置されることができる。
【0106】
上記第３階段パッドグループＰｂ３＿Ｓは、上記第１水平方向Ｘに低くなる階段状に配列されるゲートパッドを含むことができる。
【0107】
上記第１階段パッドグループＰｂ１＿Ｓには「ｎ」個が配置されることができ、上記第２階段パッドグループＰｂ２＿Ｓには「ｍ」個が配置されることができ、上記第３階段パッドグループＰｂ３＿Ｓには「ｍ」個が配置されることができる。
【0108】
上記１つ以上の第３中間パッドＰｂ３＿Ｍには「ｍ－１」個が配置されることができる。上記「ｍ」は上記「ｎ」よりも大きい自然数とすることができる。例えば、上記「ｍ」は「ｎ－１」とすることができる。例えば、上記第１階段パッドグループＰｂ１＿Ｓには「４」個が配置されることができ、上記第２階段パッドグループＰｂ２＿Ｓには「３」個が配置されることができ、上記第３階段パッドグループＰｂ３＿Ｓには「３」個が配置されることができるが、実施形態はこれに限定されない。例えば、上記第１階段パッドグループＰｂ１＿Ｓには「５」個が配置されることができ、上記第２階段パッドグループＰｂ２＿Ｓには「４」個が配置されることができ、上記第３階段パッドグループＰｂ３＿Ｓには「４」個が配置されることができる。
【0109】
一実施形態において、上記１つ以上の第３中間パッドＰｂ３＿Ｍは複数個とすることができる。以下では、複数個の上記第３中間パッドＰｂ３＿Ｍを中心に説明する。
【0110】
それぞれの上記第３中間パッドＰｂ３＿Ｍは、互いに隣接する上記第３階段パッドグループＰｂ３＿Ｓの間に配置されることができる。例えば、互いに隣接する上記第３階段パッドグループＰｂ３＿Ｓの間に１つの第３中間パッドＰｂ３＿Ｍが配置されることができる。上記第３中間パッドＰｂ３＿Ｍのそれぞれの上記第１水平方向Ｘの幅は、上記第３階段パッドグループＰｂ３＿Ｓのゲートパッドのそれぞれの上記第１水平方向Ｘの幅よりも大きいことがある。
【0111】
上記第２上部積層構造物ＧＳ３ｂは、上記少なくとも１つの上部パッドリセス領域ＰＲ３ａ、ＰＲ３ｂを露出させることができる。上記上部積層構造物ＧＳ３ｂは、第３上部パッドリセス領域ＰＲ３ｃをさらに含むことができる。上記第３上部パッドリセス領域ＰＲ３ｃは、上記メモリセルアレイ領域ＭＡから遠ざかる方向に低くなる階段状のゲートパッド領域ＧＰ＿Ｕ、及び上記メモリセルアレイ領域ＭＡに近づく方向に低くなる階段状のダミーパッド領域ＧＰ＿Ｄを含むことができる。
【0112】
上記上部構造物ＳＴ３は、上記少なくとも１つの上部パッドリセス領域ＰＲ３ａ、ＰＲ３ｂ上の少なくとも１つの上部パッドキャッピングパターンＰＣ３ａ、ＰＣ３ｂをさらに含むことができる。上記少なくとも１つの上部パッドキャッピングパターンＰＣ３ａ、ＰＣ３ｂは、上記少なくとも１つの上部パッドリセス領域ＰＲ３ａ、ＰＲ３ｂを埋めることができる。上記少なくとも１つの上部パッドキャッピングパターンＰＣ３ａ、ＰＣ３ｂは、シリコン酸化物などのような絶縁性物質を含むことができる。上記少なくとも１つの上部パッドキャッピングパターンＰＣ３ａ、ＰＣ３ｂは、上記第１上部パッドリセス領域ＰＲ３ａ上で上記第１上部パッドリセス領域ＰＲ３ａを埋める第１上部パッドキャッピングパターンＰＣ３ａ、及び上記第２上部パッドリセス領域ＰＲ３ｂ上で上記第２上部パッドリセス領域ＰＲ３ｂを埋める第２上部パッドキャッピングパターンＰＣ３ｂを含むことができる。上記第２上部パッドキャッピングパターンＰＣ３ｂの上記垂直方向Ｚの最大厚さは、上記第１上部パッドキャッピングパターンＰＣ３ａの上記垂直方向Ｚの最大厚さよりも大きいことがある。
【0113】
上記上部構造物ＳＴ３は、上記第３上部パッドリセス領域ＰＲ３ｃ上で上記第３上部パッドリセス領域ＰＲ３ｃを埋める第３パッドキャッピングパターンＰＣ３ｃをさらに含むことができる。
【0114】
上記第１中間バッファリセス領域ＢＲ２ａ及び上記第１中間バッファキャッピングパターンＢＣ２ａは、上記第１上部パッドリセス領域ＰＲ３ａ及び上記第１上部パッドキャッピングパターンＰＣ３ａと垂直に重なることができる。上記第２中間バッファリセス領域ＢＲ２ｂ及び上記第２中間バッファキャッピングパターンＢＣ２ｂは、上記第２上部パッドリセス領域ＰＲ３ｂ及び上記第２上部パッドキャッピングパターンＰＣ３ｂと垂直に重なることができる。
【0115】
上記上部積層構造物ＧＳ３の第３ゲート層ＧＬ３のゲートパッドは、上記第１及び第２上部ゲートパッド領域ＧＰ３ａ、ＧＰ３ｂを構成することができ、上記第２上部積層構造物ＧＳ３の第３ゲート層ＧＬ３のゲートパッドは、上記第３上部ゲートパッド領域ＧＰ＿Ｕを構成することができる。
【0116】
上記第３ゲート層ＧＬ３のうち、上記第１上部積層構造物ＧＳ３ａの第３ゲート層は、第１上部ゲート層ＧＬ３＿Ｌと称されて説明されることができ、上記第２上部積層構造物ＧＳ３ｂの第３ゲート層は、第２及び第３上部ゲート層ＧＬ３＿Ｕａ、ＧＬ３＿Ｕｂと称されて説明されることができる。
【0117】
上記第２及び第３上部ゲート層ＧＬ３＿Ｕａ、ＧＬ３＿Ｕｂのうち、上記第２上部ゲート層ＧＬ３＿Ｕａは、上記メモリセルアレイ領域ＭＡから上記連結領域ＣＡ内に延長されることができ、上記第３上部ゲート層ＧＬ３＿Ｕｂは、上記第２上部ゲート層ＧＬ３＿Ｕａから離隔することができ、上記連結領域ＣＡ内に配置されることができる。上記第３上部ゲート層ＧＬ３＿Ｕｂは、電気的に孤立したダミー上部ゲート層と称されてもよい。
【0118】
上記第１構造物ＳＴ１において、上記第１下部パッドキャッピングパターンＰＣ１ａ、上記第１下部バッファキャッピングパターンＢＣ１ａ、上記第２下部バッファキャッピングパターンＢＣ１ｂ、及び上記第２下部パッドキャッピングパターンＰＣ１ｂは、上記メモリセルアレイ領域ＭＡから遠ざかる方向、即ち、上記第１水平方向Ｘに順次配列しながら互いに離隔することができる。上記第１下部パッドキャッピングパターンＰＣ１ａ、上記第１下部バッファキャッピングパターンＢＣ１ａ、上記第２下部バッファキャッピングパターンＢＣ１ｂ、及び上記第２下部パッドキャッピングパターンＰＣ１ｂはそれぞれ、上記下部積層構造物ＧＳ１の上部面から下方に延長される形状とすることができる。上記第１下部バッファキャッピングパターンＢＣ１ａ及び上記第２下部バッファキャッピングパターンＢＣ１ｂの下部面は、互いに同じレベルに配置されることができ、上記第１下部パッドキャッピングパターンＰＣ１ａの下端よりも高いレベルに配置されることができる。上記第１下部パッドキャッピングパターンＰＣ１ａと上記第１下部バッファキャッピングパターンＢＣ１ａとの間に上記第１ゲート層ＧＬ１の一部が配置されることができ、上記第１下部バッファキャッピングパターンＢＣ１ａと上記第２下部バッファキャッピングパターンＢＣ１ｂとの間に上記第１ゲート層ＧＬ１の一部が配置されることができ、上記第２下部バッファキャッピングパターンＢＣ１ｂと上記第２下部パッドキャッピングパターンＰＣ１ｂとの間に上記第１ゲート層ＧＬ１の一部が配置されることができる。
【0119】
上記第２構造物ＳＴ２において、上記第１中間パッドキャッピングパターンＰＣ２ａ、上記第１中間バッファキャッピングパターンＢＣ２ａ、上記第２中間バッファキャッピングパターンＢＣ２ｂ、及び上記第２中間パッドキャッピングパターンＰＣ２ｂは、上記第１水平方向Ｘに順次配列しながら互いに離隔することができる。上記第１中間パッドキャッピングパターンＰＣ２ａ、上記第１中間バッファキャッピングパターンＢＣ２ａ、上記第２中間バッファキャッピングパターンＢＣ２ｂ、及び上記第２中間パッドキャッピングパターンＰＣ２ｂはそれぞれ、上記中間積層構造物ＧＳ２の上部面から下方に延長される形状とすることができる。上記第１中間バッファキャッピングパターンＢＣ２ａ及び上記第２中間バッファキャッピングパターンＢＣ２ｂの下部面は、互いに同じレベルに配置されることができ、上記第１中間パッドキャッピングパターンＰＣ２ａの下端よりも高いレベルに配置されることができる。上記第１中間パッドキャッピングパターンＰＣ２ａと上記第１中間バッファキャッピングパターンＢＣ２ａとの間に上記第２ゲート層ＧＬ２の一部が配置されることができ、上記第１中間バッファキャッピングパターンＢＣ２ａと上記第２中間バッファキャッピングパターンＢＣ２ｂとの間に上記第２ゲート層ＧＬ２の一部が配置されることができ、上記第２中間バッファキャッピングパターンＢＣ２ｂと上記第２中間パッドキャッピングパターンＰＣ２ｂとの間に上記第２ゲート層ＧＬ２の一部が配置されることができる。
【0120】
上記第３構造物ＳＴ３において、上記第３上部パッドキャッピングパターンＰＣ３ｃ、上記第１上部パッドキャッピングパターンＰＣ３ａ、及び上記第２上部パッドキャッピングパターンＰＣ３ｂは、上記第１水平方向Ｘに順次配列されることができる。上記第１上部パッドキャッピングパターンＰＣ３ａと上記第２上部パッドキャッピングパターンＰＣ３ｂとの間に上記第１上部ゲート層ＧＬ３＿Ｌの一部が配置されることができる。
【0121】
全ての実施形態によると、それぞれの上記複数の構造物ＳＴにおいて、互いに離隔したパターンの間には、交互に積層された層間絶縁層及びゲート層が配置されることができる。例えば、上記第１構造物ＳＴ１内において、上記第１下部パッドキャッピングパターンＰＣ１ａ及び上記第１下部バッファキャッピングパターンＢＣ１ａは、交互に積層された上記第１下部ゲート層ＧＬ１及び上記下部層間絶縁層ＩＬＤ１によって互いに離隔することができる。即ち、上記第１下部パッドキャッピングパターンＰＣ１ａと上記第１下部バッファキャッピングパターンＢＣ１ａとの間に上記第１下部ゲート層ＧＬ１及び上記下部層間絶縁層ＩＬＤ１が配置されることができる。したがって、上記第１構造物ＳＴ１内において、上記パターンＰＣ１ａ、ＢＣ１ａ、ＢＣ１ｂ、ＰＣ１ｂのうち互いに隣接したパターンは、交互に積層された上記第１層間絶縁層ＩＬＤ１及び上記第１ゲート層ＧＬ１によって互いに離隔することができる。同様に、上記第２構造物ＳＴ２内において、上記パターンＰＣ２ａ、ＢＣ２ａ、ＢＣ２ｂ、ＰＣ２ｂは、交互に積層された上記第２層間絶縁層ＩＬＤ２及び上記第２ゲート層ＧＬ２によって互いに離隔することができ、上記第２構造物ＳＴ１内において、上記パターンＰＣ３ａ、ＰＣ３ｂは、交互に積層された上記第３層間絶縁層ＩＬＤ３及び上記第３ゲート層ＧＬ３によって互いに離隔することができる。
【0122】
上記第１から第３ゲート層ＧＬ１、ＧＬ２、ＧＬ３は、下部ゲート層、上記下部ゲート層上の中間ゲート層、及び上記中間ゲート層上の上部ゲート層を含むことができる。上記下部ゲート層は、下部選択ゲート電極及び下部消去制御ゲート電極を含むことができる。上記中間ゲート層は、ワードラインを含むことができる。上記上部ゲート層は、上部選択ゲート電極及び上部消去制御ゲート電極を含むことができる。
【0123】
上記第１ゲート層ＧＬ１は、上記下部ゲート層と、上記中間ゲート層の一部を構成することができる。上記第２ゲート層ＧＬ２は、上記中間ゲート層の一部を構成することができる。上記第３ゲート層ＧＬ３のうち上記第１上部ゲート層ＧＬ３＿Ｌは、上記中間ゲート層の一部を構成することができ、上記第２上部ゲート層ＧＬ３＿Ｕａは、上記上部ゲート層を構成することができる。したがって、上記第１ゲート層ＧＬ１は、上記下部選択ゲート電極及び上記下部消去制御ゲート電極とともに、上記ワードラインの一部を含むことができ、上記第２ゲート層ＧＬ２は、上記ワードラインの一部を含むことができ、上記第１上部ゲート層ＧＬ３＿Ｌは、上記ワードラインの一部を含むことができ、上記第２上部ゲート層ＧＬ３＿Ｕａは、上記上部選択ゲート電極及び上記上部消去制御ゲート電極を含むことができる。
【0124】
上記半導体装置１は、上記メモリセルアレイ領域ＭＡ内で上記積層構造物ＧＳ１、ＧＳ２、ＧＳ３を貫通する垂直メモリ構造物ＶＣをさらに含むことができる。上記垂直メモリ構造物ＶＣは、上記積層構造物ＧＳ１、ＧＳ２、ＧＳ３を貫通する上記ソース構造物ＳＳと電気的に連結されることができる。上記垂直メモリ構造物ＶＣは、垂直チャネル構造物と称されてもよい。
【0125】
上記半導体装置１は、少なくとも上記構造物ＳＴを貫通するコンタクトプラグＧＣ、ＰＣａをさらに含むことができる。上記コンタクトプラグＧＣ、ＰＣａは、上記連結領域ＣＡ内に配置されることができる。上記コンタクトプラグＧＣ、ＰＣａは、上記構造物ＳＴ及び上記ソース構造物ＳＳを貫通して上記周辺回路構造物ＰＥＲＩ内に延長されることができる。
【0126】
上記コンタクトプラグＧＣ、ＰＣａは、ゲートコンタクトプラグＧＣ、ＧＣａ及び第１周辺コンタクトプラグＰＣａを含むことができる。
【0127】
上記ゲートコンタクトプラグＧＣ、ＧＣａは、第１ゲートコンタクトプラグＧＣ及び第２ゲートコンタクトプラグＧＣａを含むことができる。
【0128】
上記下部積層構造物ＧＳ１は第１分離絶縁層ＳＰ１をさらに含むことができ、上記中間積層構造物ＧＳ２は第２分離絶縁層ＳＰ２をさらに含むことができ、上記上部積層構造物ＧＳ３は第３分離絶縁層ＳＰ３をさらに含むことができる。
【0129】
上記第１分離絶縁層ＳＰ１は、上記第１ゲート層ＧＬ１のうち上記第１ゲートコンタクトプラグＧＣと電気的に連結されていない第１ゲート層ＧＬ１と、上記第１ゲートコンタクトプラグＧＣとの間に配置されることができる。上記第２分離絶縁層ＳＰ２は、上記第２ゲート層ＧＬ２のうち上記第１ゲートコンタクトプラグＧＣと電気的に連結されていない第２ゲート層ＧＬ２と、上記第１ゲートコンタクトプラグＧＣとの間に配置されることができる。上記第３分離絶縁層ＳＰ３は、上記第３ゲート層ＧＬ３のうち上記第１ゲートコンタクトプラグＧＣと電気的に連結されていない第３ゲート層ＧＬ３と、上記第１ゲートコンタクトプラグＧＣとの間に配置されることができる。上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３は、シリコン酸化物などのような絶縁性物質で形成されることができる。
【0130】
上記第１ゲートコンタクトプラグＧＣは、上記下部積層構造物ＧＳ１、上記中間積層構造物ＧＳ２、及び上記第１上部積層構造物ＧＳ３ａの上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３＿Ｌのゲートパッドと電気的に連結されることができる。上記第１ゲートコンタクトプラグＧＣは、上記下部積層構造物ＧＳ１、上記中間積層構造物ＧＳ２、及び上記第１上部積層構造物ＧＳ３ａの上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３＿ＬのゲートパッドＧＰを貫通しながら上記下部積層構造物ＧＳ１、上記中間積層構造物ＧＳ２、及び上記第１上部積層構造物ＧＳ３ａの上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３＿ＬのゲートパッドＧＰと接触することができる。
【0131】
上記第１ゲートコンタクトプラグＧＣは、上記下部積層構造物ＧＳ１、上記中間積層構造物ＧＳ２、及び上記第１上部積層構造物ＧＳ３ａの上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３＿ＬのゲートパッドＧＰとそれぞれ接触する水平拡張部ＰＥを含むことができる。上記第１ゲートコンタクトプラグＧＣのうち１つの第１ゲートコンタクトプラグの上記水平拡張部ＰＥは、上記ゲートパッドＧＰのうち１つのゲートパッドと接触することができる。上記水平拡張部ＰＥは、上記ゲートパッドＧＰを貫通しながら接触する形状とすることができる。例えば、上記水平拡張部ＰＥの側面は、上記ゲートパッドＧＰと接触することができる。１つの上記第１ゲートコンタクトプラグＰＥにおいて、上記水平拡張部ＰＥは、上記第１ゲートコンタクトプラグＰＥの中心から上記ゲートパッドＧＰに向かう方向に延長又は突出した部分とすることができる。
【0132】
上記第２ゲートコンタクトプラグＧＣａは、上記第２上部積層構造物ＧＳ３ｂの上記第２上部ゲート層ＧＬ３＿Ｕａのゲートパッドと電気的に連結されることができる。上記第２ゲートコンタクトプラグＧＣａは、上記第２上部積層構造物ＧＳ３ｂの上記第２上部ゲート層ＧＬ３＿Ｕａのゲートパッド上で上記第２上部積層構造物ＧＳ３ｂの上記第２上部ゲート層ＧＬ３＿Ｕａのゲートパッドと接触することができる。
【0133】
上記第１ゲートコンタクトプラグＧＣは、実質的に互いに同じ高さに配置されることができる。例えば、上記第１ゲートコンタクトプラグＧＣは、実質的に互いに同じレベルに位置する上端、及び実質的に互いに同じレベルに位置する下端を有することができる。
【0134】
上記第１ゲートコンタクトプラグＧＣは、上記メモリセルアレイ領域ＭＡから遠ざかる上記第１方向Ｘに順次配列される第１下部ゲートコンタクトプラグＧＣ１ａ、第１中間ゲートコンタクトプラグＧＣ２ａ、第１上部ゲートコンタクトプラグＧＣ３ａ、第２上部ゲートコンタクトプラグＧＣ３ｂ、第２中間ゲートコンタクトプラグＧＣ２ｂ、及び第２下部ゲートコンタクトプラグＧＣ１ｂを含むことができる。
【0135】
上記第１下部ゲートコンタクトプラグＧＣ１ａは、上記下部積層構造物ＧＳ１、上記第１下部パッドキャッピングパターンＰＣ１ａ、上記中間積層構造物ＧＳ２、及び上記上部積層構造物ＧＳ３を貫通することができ、上記下部積層構造物ＧＳ１の上記第１下部パッドリセス領域ＰＲ１ａの上記第１下部ゲートパッド領域ＧＰ１ａのゲートパッドと電気的に連結されることができ、残りのゲート層及び上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３によって電気的に絶縁、即ち離隔することができる。上記第２下部ゲートコンタクトプラグＧＣ１ｂは、上記下部積層構造物ＧＳ１、上記第２下部パッドキャッピングパターンＰＣ１ｂ、上記中間積層構造物ＧＳ２、及び上記上部積層構造物ＧＳ３を貫通することができ、上記下部積層構造物ＧＳ１の上記第２下部パッドリセス領域ＰＲ１ｂの上記第２下部ゲートパッド領域ＧＰ１ｂのゲートパッドと電気的に連結されることができ、残りのゲート層及び上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３によって電気的に絶縁、即ち離隔することができる。上記第１及び第２下部ゲートコンタクトプラグＧＣ１ａ、ＧＣ１ｂは、上記第１及び第２下部ゲートパッド領域ＧＰ１ａ、ＧＰ１ｂのゲートパッドを介して上記下部ゲート層ＧＬ１と電気的に連結されることができ、上記中間及び上部ゲート層ＧＬ２、ＧＬ３と電気的に絶縁されることができる。
【0136】
上記第１中間ゲートコンタクトプラグＧＣ２ａは、上記下部積層構造物ＧＳ１、上記第１下部バッファキャッピングパターンＢＣ１ａ、上記中間積層構造物ＧＳ２、上記第１中間パッドキャッピングパターンＰＣ２ａ、及び上記上部積層構造物ＧＳ３を貫通することができ、上記中間積層構造物ＧＳ２の上記第１中間パッドリセス領域ＰＲ２ａの上記第１中間ゲートパッド領域ＧＰ２ａのゲートパッドＧＰ２ａと電気的に連結されることができ、残りのゲート層及び上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３によって電気的に絶縁、即ち離隔することができる。上記第２中間ゲートコンタクトプラグＧＣ２ｂは、上記下部積層構造物ＧＳ１、上記第２下部バッファキャッピングパターンＢＣ１ｂ、上記中間積層構造物ＧＳ２、上記第２中間パッドキャッピングパターンＰＣ２ｂ、及び上記上部積層構造物ＧＳ３を貫通することができ、上記中間積層構造物ＧＳ２の上記第２中間パッドリセス領域ＰＲ２ｂの上記第２中間ゲートパッド領域ＧＰ２ｂのゲートパッドと電気的に連結されることができ、残りのゲート層及び上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３によって電気的に絶縁、即ち離隔することができる。上記第１及び第２中間ゲートコンタクトプラグＧＣ２ａ、ＧＣ２ｂは、上記第１及び第２中間ゲートパッド領域ＧＰ２ａ、ＧＰ２ｂのゲートパッドを介して上記中間ゲート層ＧＬ２と電気的に連結されることができ、上記下部及び上部ゲート層ＧＬ１、ＧＬ３と電気的に絶縁されることができる。
【0137】
上記第１上部ゲートコンタクトプラグＧＣ３ａは、上記下部積層構造物ＧＳ１、上記中間積層構造物ＧＳ２、上記第１中間バッファキャッピングパターンＢＣ２ａ、上記上部積層構造物ＧＳ３、及び上記第１上部パッドキャッピングパターンＰＣ３ａを貫通することができ、上記第１上部積層構造物ＧＳ３ａの上記第１上部パッドリセス領域ＰＲ３ａの上記第１上部ゲートパッド領域ＧＰ３ａのゲートパッドと電気的に連結されることができ、残りのゲート層及び上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３によって電気的に絶縁、即ち離隔することができる。上記第２上部ゲートコンタクトプラグＧＣ３ｂは、上記下部積層構造物ＧＳ１、上記中間積層構造物ＧＳ２、上記第２中間バッファキャッピングパターンＢＣ２ｂ、上記上部積層構造物ＧＳ３、及び上記第２上部パッドキャッピングパターンＰＣ３ｂを貫通することができ、上記第１上部積層構造物ＧＳ３ａの上記第２上部パッドリセス領域ＰＲ３ｂの上記第２上部ゲートパッド領域ＧＰ３ｂのゲートパッドと電気的に連結されることができ、残りのゲート層及び上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３によって電気的に絶縁、即ち離隔することができる。上記第１及び第２上部ゲートコンタクトプラグＧＣ３ａ、ＧＣ３ｂは、上記第１及び第２上部ゲートパッド領域ＧＰ３ａ、ＧＰ３ｂのゲートパッドを介して上記第１上部ゲート層ＧＬ３＿Ｌと電気的に連結されることができ、上記下部及び中間ゲート層ＧＬ１、ＧＬ２、及び上記第２及び第３上部ゲート層ＧＬ３＿Ｕａ、ＧＬ３＿Ｕｂと電気的に絶縁されることができる。
【0138】
上記第１ゲートコンタクトプラグＧＣのそれぞれは、一体をなして形成されることができる。例えば、上記第１ゲートコンタクトプラグＧＣのそれぞれは、下部領域から上部領域まで延長される少なくとも１つの物質層を含むことができる。
【0139】
上記第１ゲートコンタクトプラグＧＣのそれぞれは、下部プラグ部分Ｐ＿１、上記下部プラグ部分Ｐ＿１上の中間プラグ部分Ｐ＿２、上記中間プラグ部分Ｐ＿２上の上部プラグ部分Ｐ＿３、上記下部プラグ部分Ｐ＿１と上記中間プラグ部分Ｐ＿２との間の下部接合領域ＢＰ＿Ｌ、及び上記中間プラグ部分Ｐ＿２と上記上部プラグ部分Ｐ＿３との間の上部接合領域ＢＰ＿Ｕを含むことができる。
【0140】
それぞれの上記第１ゲートコンタクトプラグＧＣにおいて、上記下部プラグ部分Ｐ＿１の上部領域の幅及び上記中間プラグ部分Ｐ＿２の下部領域の幅が互いに異なることができ、上記中間プラグ部分Ｐ＿２の上部領域の幅及び上記上部プラグ部分Ｐ＿３の下部領域の幅は互いに異なることができる。それぞれの上記第１ゲートコンタクトプラグＧＣにおいて、上記下部プラグ部分Ｐ＿１の上部領域の幅及び上記中間プラグ部分Ｐ＿２の下部領域の幅が互いに異なることによって、上記下部接合領域ＢＰ＿Ｌで下部折曲部（ｂｅｎｄｉｎｇ ｐｏｒｔｉｏｎ）が形成されることができ、上記上部接合領域ＢＰ＿Ｕで上部折曲部が形成されることができる。上記下部接合領域ＢＰ＿Ｌは、上記第１ゲートコンタクトプラグＧＣのそれぞれの側面の下部折曲部と称されることができ、上記上部接合領域ＢＰ＿Ｕは、上記第１ゲートコンタクトプラグＧＣのそれぞれの側面の上部折曲部と称されることができる。上記第１ゲートコンタクトプラグＧＣのそれぞれの側面は、上記下部折曲部ＢＰ＿Ｌ及び上記上部折曲部ＢＰ＿Ｕを含むものとして説明されることができる。
【0141】
図１から図４のうち、図４を中心に参照すると、上記下部構造物ＬＳの上記周辺回路構造物ＰＥＲＩは、上記基板ＳＵＢ上で周辺活性領域３ａを限定するフィールド領域３ｂ、上記基板ＳＵＢ上の周辺回路素子９、上記基板ＳＵＢ上で上記周辺回路素子９と電気的に連結される周辺配線構造物１５、上記基板ＳＵＢ上で上記周辺回路素子９、及び上記周辺配線構造物１５を覆う周辺絶縁構造物１８を含むことができる。
【0142】
上記周辺回路素子９は、上記周辺活性領域３ａ上のゲート９ａ、及び上記ゲート９ａの両側に隣接する上記周辺活性領域３ａ内の周辺ソース／ドレイン９ｂを含む周辺トランジスタを含むことができる。上記周辺配線構造物１５は、多層配線構造とすることができる。
【0143】
上記ソース構造物ＳＳは、第１層２１、上記第１層２１上の第２層２３ａ、及び上記第２層２３ａ上の第３層２５を含むことができる。上記第１から第３層２１、３ａ、２５の少なくとも１つは、共通ソース（ｃｏｍｍｏｎ ｓｏｕｒｃｅ）とすることができる。上記第１から第３層２１、３ａ、２５の少なくとも１つは、ドープシリコン、例えば、Ｎ型の導電型を有するポリシリコンを含むことができる。上記第１層２１は、金属層及びポリシリコン層の少なくとも１つを含むことができる。上記第２層２３ａは、ポリシリコン層を含むことができる。上記第３層２３ａは、ポリシリコン層を含むことができる。
【0144】
上記垂直メモリ構造物ＶＣは、下部垂直部分ＶＣ＿Ｌ、上記下部垂直部分ＶＣ＿Ｌ上の中間垂直部分ＶＣ＿Ｍ、上記中間垂直部分ＶＣ＿Ｍ上の上部垂直部分ＶＣ＿Ｕ、上記下部垂直部分ＶＣ＿Ｌと上記中間垂直部分ＶＣ＿Ｍとの間の下部接合領域ＶＣ＿Ｂ１、及び上記中間垂直部分ＶＣ＿Ｍと上記上部垂直部分ＶＣ＿Ｕとの間の上部接合領域ＶＣ＿Ｂ２を含むことができる。
【0145】
上記垂直メモリ構造物ＶＣにおいて、上記下部垂直部分ＶＣ＿Ｌの上部領域の幅及び上記中間垂直部分ＶＣ＿Ｍの下部領域の幅が互いに異なることができ、上記中間垂直部分ＶＣ＿Ｍの上部領域の幅及び上記上部垂直部分ＶＣ＿Ｕの下部領域の幅は互いに異なることができる。
【0146】
上記垂直メモリ構造物ＶＣにおいて、上記下部垂直部分ＶＣ＿Ｌの上部領域の幅及び上記中間垂直部分ＶＣ＿Ｍの下部領域の幅が互いに異なることによって、上記下部接合領域ＶＣ＿Ｂ１で下部折曲部（ｂｅｎｄｉｎｇ ｐｏｒｔｉｏｎ）が形成されることができ、上記上部接合領域ＶＣ＿Ｂ２で上部折曲部が形成されることができる。上記下部接合領域ＶＣ＿Ｂ１は、上記垂直メモリ構造物ＶＣの側面の下部折曲部と称されることができ、上記上部接合領域ＶＣ＿Ｂ２は、上記垂直メモリ構造物ＶＣの側面の上部折曲部と称されることができる。上記垂直メモリ構造物ＶＣの側面は、上記下部折曲部ＶＣ＿Ｂ１及び上記上部折曲部ＶＣ＿Ｂ２を含むものとして説明されることができる。
【0147】
上記垂直メモリ構造物ＶＣは、絶縁性コア領域５６、上記絶縁性コア領域５６の側面及び底面を覆うチャネル層５３、上記絶縁性コア領域５６上で上記チャネル層５３と接触するパッドパターン５９、及び少なくとも上記チャネル層５３の外側面を覆う情報格納構造物５０を含むことができる。上記情報格納構造物５０は、第１誘電体層５０ａ、第２誘電体層５０ｃ、及び上記第１及び第２誘電体層５０ａ、５０ｃの間の情報格納層５０ｂを含むことができる。上記第１誘電体層５０ａは、上記情報格納層５０ｂと上記チャネル層５３との間に介在することができる。
【0148】
上記絶縁性コア領域５６は、上記下部垂直部分ＶＣ＿Ｌ内から上記上部垂直部分ＶＣ＿Ｕまで連続的に延長されることができる。上記チャネル層６３は、上記下部垂直部分ＶＣ＿Ｌ内から上記上部垂直部分ＶＣ＿Ｕまで連続的に延長されることができる。上記情報格納構造物５０の少なくとも一部は、上記下部垂直部分ＶＣ＿Ｌ内から上記上部垂直部分ＶＣ＿Ｕまで連続的に延長されることができる。
【0149】
上記絶縁性コア領域５６は、シリコン酸化物、例えば、原子層蒸着工程によって形成されることができるシリコン酸化物、又は内部にボイドが形成されたシリコン酸化物を含むことができる。上記第１誘電体層５０ａは、シリコン酸化物又は不純物がドープされたシリコン酸化物を含むことができる。上記第２誘電体層５０ｃは、シリコン酸化物及び高誘電体の少なくとも１つを含むことができる。
【0150】
一例において、上記情報格納層５０ｂは、電荷（ｃｈａｒｇｅ）をトラップして情報を格納できる物質、例えば、シリコン窒化物を含むことができる。上記情報格納層５０ｂは、フラッシュメモリ素子のような半導体装置において、情報を格納できる情報格納領域を含むことができる。
【0151】
他の例において、上記情報格納層５０ｂは注入された電荷を用いて情報を格納できるフローティングゲートに代替されることができる。
【0152】
他の例において、上記情報格納構造物５０は、酸素空孔濃度変化による抵抗変化を用いて情報を格納する可変抵抗物質層、相変化による抵抗変化を用いて情報を格納する相変化物質層、及び強誘電体を用いて情報を格納する強誘電体物質層の少なくとも１つを含む情報格納構造物に代替されることができる。
【0153】
上記チャネル層５３は、シリコン層を含むことができる。例えば、上記チャネル層５３の少なくとも一部は、非ドープシリコン層を含むことができる。
【0154】
上記パッドパターン５９は、ドープポリシリコン、金属窒化物（例えば、ＴｉＮなど）、金属（例えば、Ｗなど）、及び金属－半導体化合物（例えば、ＴｉＳｉなど）の少なくとも１つを含むことができる。
【0155】
一例において、上記パッドパターン５９は、上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３のうちの最上位ゲート層よりも高いレベルに配置されることができる。
【0156】
一例において、上記パッドパターン５９の少なくとも一部は、上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３のうちの最上位ゲート層の少なくとも一部と同じレベルに配置されることができる。
【0157】
上記メモリセルアレイ領域ＭＡ内に配置される上記垂直メモリ構造物ＶＣは、上記下部、中間、及び上部積層構造物ＧＳ１、ＧＳ２、ＧＳ３を貫通して上記ソース構造物ＳＳ内に延長されることができる。上記垂直メモリ構造物ＶＣは、上記ソース構造物ＳＳと接触することができる。例えば、上記垂直メモリ構造物ＶＣは、上記第３層２５及び上記第２層２３ａを順次貫通して上記第１層２１内に延長されることができる。
【0158】
上記第１、第２、及び第３層２１、３ａ、２５の少なくとも１つは、上記チャネル層５３と接触することができる。例えば、上記第２層２３ａは、上記情報格納構造物５０を貫通して上記チャネル層５３と接触することができる。上記第２層２３ａと接触する上記チャネル層５３の部分は、上記第２層２３ａと同じ導電型、例えば、Ｎ型の導電型を有するシリコン層とすることができる。
【0159】
上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３のそれぞれは、第１層ＧＬａ及び第２層ＧＬｂを含むことができる。上記第１層ＧＬａは、上記第２層ＧＬｂの上部面及び下部面を覆い、上記垂直メモリ構造物ＶＣと上記第２層ＧＬｂとの間に延長されることができる。
【0160】
例示的な例において、上記第１層ＧＬａは、誘電体物質を含むことができ、上記第２層ＧＬｂは、導電性物質を含むことができる。例えば、上記第１層ＧＬａは、ＡｌＯなどのような高誘電体（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ）を含むことができ、上記第２層ＧＬｂは、ＴｉＮ、ＷＮ、Ｔｉ、又はＷなどのような導電性物質を含むことができる。
【0161】
他の例において、上記第１層ＧＬａは、第１導電性物質（例えば、ＴｉＮ又はＷなど）を含むことができ、上記第２層ＧＬｂは、上記第１導電性物質とは異なる第２導電性物質（例えば、Ｔｉ又はＷなど）を含むことができる。
【0162】
さらに他の例において、上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３のそれぞれは、ドープポリシリコン、金属－半導体化合物（例えば、ＴｉＳｉ、ＴａＳｉ、ＣｏＳｉ、ＮｉＳｉ、又はＷＳｉ）、金属窒化物（例えば、ＴｉＮ、ＴａＮ、又はＷＮ）、又は金属（例えば、Ｔｉ又はＷ）で形成されることができる。
【0163】
上記下部ゲート層ＧＬ１、上記中間ゲート層ＧＬ２、及び上記第１上部ゲート層ＧＬ３＿Ｌは、下部ゲート電極、及び上記下部ゲート電極上の中間ゲート電極を含むことができ、上記第２上部ゲート層ＧＬ３＿Ｕａは、上部ゲート電極を含むことができる。
【0164】
上記下部ゲート層ＧＬ１は、上記中間ゲート電極の一部と、上記中間ゲート電極の下方に配置される上記下部ゲート電極と、を含むことができる。
【0165】
上記下部ゲート層ＧＬ１のうち上記下部ゲート電極は、下部選択ゲート電極を含むことができる。上記下部ゲート層ＧＬ１のうち上記下部ゲート電極は、下部選択ゲート電極の下方の下部消去制御ゲート電極をさらに含むことができる。
【0166】
上記下部ゲート層ＧＬ１、上記中間ゲート層ＧＬ２、及び上記第１上部ゲート層ＧＬ３＿Ｌの上記中間ゲート電極は、ワードラインを含むことができる。
【0167】
上記第２上部ゲート層ＧＬ３＿Ｕａの上記上部ゲート電極は、上部選択ゲート電極を含むことができる。上記第２上部ゲート層ＧＬ３＿Ｕａの上記上部ゲート電極は、上部消去制御ゲート電極をさらに含むことができる。
【0168】
一例において、上記第２上部ゲート層ＧＬ３＿Ｕａのうち上記上部選択ゲート電極は、上記上部消去制御ゲート電極の下方に配置されることができる。
【0169】
他の例において、上記第２上部ゲート層ＧＬ３＿Ｕａのうち上記上部選択ゲート電極は、上記上部消去制御ゲート電極上に配置されることができる。
【0170】
上記半導体装置１は、上記第２上部ゲート層ＧＬ３＿Ｕａを貫通するストリング分離パターン６０をさらに含むことができる。上記第２上部ゲート層ＧＬ３＿Ｕａは、上記ストリング分離パターン６０によって上記第１方向Ｘと垂直な第２方向Ｙとに分離することができる。上記ストリング分離パターン６０は、シリコン酸化物などのような絶縁性物質を含むことができる。
【0171】
上記上部配線領域ＩＳは、上部絶縁層８０、上記上部絶縁層８０を貫通するビットラインコンタクトプラグ８６、及び上記上部絶縁層８０上に配置されて上記ビットラインコンタクトプラグ８６と電気的に連結されるビットラインＢＬを含むことができる。上記ビットラインＢＬは、上記第２方向Ｙに延長されるライン状とすることができる。
【0172】
上記半導体装置１は、上記複数の構造物ＳＴを貫通する分離構造物８３をさらに含むことができる。上記分離構造物８３は、メモリブロックを定義することができる。上記分離構造物８３の少なくとも一部は、上記第１方向Ｘに延長されるライン状とすることができる。
【0173】
一例において、上記分離構造物８３のそれぞれは、シリコン酸化物などのような絶縁性物質で形成されることができる。
【0174】
他の例において、上記分離構造物８３のそれぞれは、上記ソース構造物ＳＳと電気的に連結される導電性パターン、及び上記導電性パターンの側面上の絶縁性スペーサを含むことができる。
【0175】
次に、図５ａから図５ｃを参照して、本発明の一実施形態による半導体装置の例示的な例について説明する。図５ａは、図２ｂの‘Ｃａ’の矢印で表示される領域を概念的に示した部分拡大図であって、上記第２中間ゲートコンタクトプラグＧＣ２ｂのうちの１つの第２中間ゲートコンタクトプラグＧＣ２ｂを中心に示すことができ、図５ｂは、図２ｂの‘Ｃｂ’の矢印で表示される領域を概念的に示した部分拡大図であって、上記第２上部ゲートコンタクトプラグＧＣ３ｂのうちの１つの第２上部ゲートコンタクトプラグＧＣ３ｂを中心に示すことができ、図５ｃは、図２ｂの‘Ｃｃ’の矢印で表示される領域を概念的に示した部分拡大図であって、上記第１下部ゲートコンタクトプラグＧＣ１ａのうちの１つの第１下部ゲートコンタクトプラグＧＣ１ａを中心に示すことができる。
【0176】
図１から図４に加えて、図５ａから図５ｃを参照すると、上記第１ゲートコンタクトプラグＧＣのそれぞれは、上述したような上記下部プラグ部分Ｐ＿１、上記中間プラグ部分Ｐ＿２、上記上部プラグ部分Ｐ＿３、上記下部接合領域ＢＰ＿Ｌ、及び上記上部接合領域ＢＰ＿Ｕを含むことができる。
【0177】
上記第１ゲートコンタクトプラグＧＣのそれぞれは、上記下部プラグ部分Ｐ＿１から下方に延長されて上記ソース構造物ＳＳを貫通する第１下部部分Ｐ＿Ｓ、及び上記第１下部部分Ｐ＿Ｓから下方に延長されて上記周辺配線構造物１５の周辺パッド１５Ｐと電気的に連結される第２下部部分Ｐ＿Ｌａをさらに含むことができる。それぞれの第１ゲートコンタクトプラグＧＣにおいて、上記第１下部部分Ｐ＿Ｓの幅は、上記下部プラグ部分Ｐ＿１の幅及び上記第２下部部分Ｐ＿Ｌａの幅よりも大きいことがある。したがって、上記第１ゲートコンタクトプラグＧＣのそれぞれの側面は、上記第１下部部分Ｐ＿Ｓの側面と上記下部プラグ部分Ｐ＿１の側面との間の折曲部、及び上記第１下部部分Ｐ＿Ｓの側面と上記第２下部部分Ｐ＿Ｌａの側面との間の折曲部を含むことができる。
【0178】
上記第１ゲートコンタクトプラグＧＣのそれぞれは、上記上部プラグ部分Ｐ＿３から上記上部絶縁層８０内に延長された上部部分Ｐ＿Ｕをさらに含むことができる。それぞれの第１ゲートコンタクトプラグＧＣにおいて、上記上部部分Ｐ＿Ｕの幅は、上記上部プラグ部分Ｐ＿３の幅とは異なることがある。例えば、上記上部部分Ｐ＿Ｕの幅は、上記上部プラグ部分Ｐ＿３の幅よりも大きいことがある。したがって、上記第１ゲートコンタクトプラグＧＣのそれぞれの側面は、上記上部部分Ｐ＿Ｕの側面と上記上部プラグ部分Ｐ＿３の側面との間の折曲部をさらに含むことができる。
【0179】
上記第１ゲートコンタクトプラグＧＣのそれぞれは、上記第１ゲートコンタクトプラグＧＣのそれぞれの下部領域から上部領域まで延長される少なくとも１つの物質層を含むことができる。例えば、上記第１ゲートコンタクトプラグＧＣのそれぞれは、第１導電性物質層ＧＣｐ、及び上記第１導電性物質層Ｇ＿Ｃｐの側面及び下部面を覆う第２導電性物質層ＧＣｂを含むことができる。上記第２導電性物質層ＧＣｂは、バリア層とすることができる。上記第１導電性物質層ＧＣｐの物質は、上記第２導電性物質層ＧＣｂの物質とは異なることがある。上記第１導電性物質層ＧＣｐは、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）の少なくとも１つを含むことができ、上記第２導電性物質層ＧＣｂは、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン窒化物（ＷＮ）、及びそれらの組み合わせの少なくとも１つを含むことができる。
【0180】
上記第１導電性物質層Ｇ＿Ｃｐの下端は、上記第１から第３ゲート層ＧＬ１、ＧＬ２のうちの最下位ゲート層よりも低いレベルに配置されることができ、上記第１導電性物質層Ｇ＿Ｃｐの上端は、上記第１から第３ゲート層ＧＬ１、ＧＬ２のうちの最上位ゲート層よりも高いレベルに配置されることができる。
【0181】
上記第１導電性物質層Ｇ＿Ｃｐは、上記第１ゲートコンタクトプラグＧＣのそれぞれの下部領域から上部領域まで延長されることができる。
【0182】
上記半導体装置１は、上記第１下部部分Ｐ＿Ｓの側面を取り囲み、上記第１下部部分Ｐ＿Ｓと上記ソース／構造物ＳＳを離隔させる絶縁層３０をさらに含むことができる。上記絶縁層３０は、シリコン酸化物などのような絶縁性物質を含むことができる。
【0183】
上記連結領域ＣＡ内において、上記ソース構造物ＳＳは、上記第１層２１、上記第３層２５、及び上記第１層２１と上記第３層２５との間の第４層２３ｂを含むことができる。上記第４層２３ｂは、単一絶縁層又は多重絶縁層で形成されることができる。例えば、上記第４層２３ｂは、順次積層されたシリコン酸化物層、シリコン窒化物層、及びシリコン酸化物層を含むことができる。
【0184】
上記ソース構造物ＳＳにおいて、上記第１層２１及び上記第３層２５は、上記メモリセルアレイ領域ＭＡ及び上記連結領域ＣＡ内に配置されることができ、上記第２層２３ａは、上記メモリセルアレイ領域ＭＡ内に配置されることができ、上記第４層２３ｂは、上記連結領域ＣＡ内に配置されることができる。
【0185】
それぞれの第１ゲートコンタクトプラグＧＣにおいて、上記水平拡張部ＰＥは、上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３の少なくとも１つの分離絶縁層よりも小さい幅を有することができる。
【0186】
明細書全般に亘って、『Ａ構成要素は、Ｂ部分、Ｂ部分上のＣ部分、及びＢ部分とＣ部分との間の「接合領域」を含む』という形式の表現において、Ｂ部分及びＣ部分は、一体をなして形成されることができ、接合領域は、Ｂ部分の側面とＣ部分の側面とが垂直整列されていないために発生する場合があるＢ部分の側面とＣ部分の側面との間の領域と理解されることができる。例えば、Ａ構成要素は、少なくとも１つの物質層を含むことができ、かかる少なくとも１つの物質層は、Ｂ部分の下部領域からＣ部分の上部領域まで連続的に延長されることができる。
【0187】
次に、図６ａ及び図６ｂを参照して、本発明の一実施形態による半導体装置１の例示的な例について説明する。図６ａは、上述した上記メモリセルアレイ領域ＭＡ、及び上記メモリセルアレイ領域ＭＡの上記第２方向Ｙに位置する貫通領域ＴＡを概念的に示したトップビューであり、図６ｂは、図６ａのＩＶ－ＩＶ’線に沿った領域を概念的に示した断面図である。
【0188】
【0189】
上記下部、中間、及び上部積層構造物ＧＳ１、ＧＳ２、ＧＳ３は、上記メモリセルアレイ領域ＭＡ内に配置されることができ、上記メモリセルアレイ領域ＭＡに隣接する上記貫通領域ＴＡの一部に配置されることができる。
【0190】
上記貫通領域ＴＡは、貫通絶縁領域ＴＨをさらに含むことができる。上記貫通絶縁領域ＴＨは、上記下部、中間、及び上部ゲート層ＧＬ１、ＧＬ２、ＧＬ３と同じレベルに配置される下部、中間、及び上部水平層ＭＬ１、ＭＬ２、ＭＬ３を含むことができる。上記下部、中間、及び上部水平層ＭＬ１、ＭＬ２、ＭＬ３は、上記下部、中間、及び上部層間絶縁層ＩＬＤ１、ＩＬＤ２、ＩＬＤ３とは異なる絶縁性物質、例えば、シリコン窒化物を含むことができる。
【0191】
上記下部、中間、及び上部積層構造物ＧＳ１、ＧＳ２、ＧＳ３の上記下部、中間、及び上部層間絶縁層ＩＬＤ１、ＩＬＤ２、ＩＬＤ３は、上記貫通絶縁領域ＴＨ内に延長されることができる。したがって、上記貫通絶縁領域ＴＨは、上記下部、中間、及び上部水平絶縁層ＭＬ１、ＭＬ２、ＭＬ３と上記下部、中間、及び上部層間絶縁層ＩＬＤ１、ＩＬＤ２、ＩＬＤ３とを含むことができる。したがって、上記貫通絶縁領域ＴＨ内において、上記下部積層構造物ＧＳ１は、交互に繰り返し積層された上記下部層間絶縁層ＩＬＤ１及び上記下部水平層ＭＬ１を含むことができ、上記中間積層構造物ＧＳ２は、交互に繰り返し積層された上記中間層間絶縁層ＩＬＤ２及び上記中間水平層ＭＬ２を含むことができ、上記上部積層構造物ＧＳ３は、交互に繰り返し積層された上記上部層間絶縁層ＩＬＤ３及び上記上部水平層ＭＬ３を含むことができる。
【0192】
上記貫通領域ＴＡは、少なくとも上記貫通絶縁領域ＴＨを貫通する第２周辺コンタクトプラグＰＣをさらに含むことができる。上記第２周辺コンタクトプラグＰＣは、上記下部、中間、及び上部水平絶縁層ＭＬ１、ＭＬ２、ＭＬ３によって上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３から離隔することができる。
【0193】
上記第２周辺コンタクトプラグＰＣは、上記貫通絶縁領域ＴＨ内の上記下部積層構造物ＧＳ１を貫通する下部プラグ部分ＰＣ＿１、上記貫通絶縁領域ＴＨ内の上記中間積層構造物ＧＳ２を貫通する中間プラグ部分ＰＣ＿２、上記貫通絶縁領域ＴＨ内の上記上部積層構造物ＧＳ３を貫通する上部プラグ部分ＰＣ＿３、上記下部プラグ部分ＰＣ＿１と上記中間プラグ部分ＰＣ＿２との間の下部接合領域ＰＣ＿Ｂ１、及び上記中間プラグ部分ＰＣ＿２と上記上部プラグ部分ＰＣ＿３との間の上部接合領域ＰＣ＿Ｂ２を含むことができる。上記周辺コンタクトプラグＰＣの側面は、上記下部接合領域ＰＣ＿Ｂ１で折曲部を有することができ、上記上部接合領域ＰＣ＿Ｂ１で折曲部を有することができる。
【0194】
上記第２周辺コンタクトプラグＰＣは、上記下部プラグ部分ＰＣ＿１から下方に延長されて上記ソース構造物ＳＳを貫通する第１下部部分ＰＣ＿Ｓ、及び上記第１下部部分ＰＣ＿Ｓから下方に延長されて上記周辺配線構造物１５の周辺パッド１５Ｐと電気的に連結される第２下部部分ＰＣ＿Ｌａをさらに含むことができる。上記第１下部部分ＰＣ＿Ｓは、上記絶縁層３０によって上記ソース構造物ＳＳから離隔することができる。
【0195】
上記第２周辺コンタクトプラグＰＣにおいて、上記第１下部部分ＰＣ＿Ｓの幅は、上記下部プラグ部分ＰＣ＿１の幅及び上記第２下部部分ＰＣ＿Ｌａの幅よりも大きいことがある。したがって、上記周辺コンタクトプラグＰＣの側面は、上記第１下部部分ＰＣ＿Ｓの側面と上記下部プラグ部分ＰＣ＿１の側面との間の折曲部、及び上記第１下部部分ＰＣ＿Ｓの側面と上記第２下部部分ＰＣ＿Ｌａの側面との間の折曲部を含むことができる。
【0196】
上記第２周辺コンタクトプラグＰＣは、上記上部プラグ部分ＰＣ＿３から上記上部絶縁層８０内に延長された上部部分ＰＣ＿Ｕをさらに含むことができる。上記周辺コンタクトプラグＰＣにおいて、上記上部部分ＰＣ＿Ｕの幅は、上記上部プラグ部分ＰＣ＿３の幅とは異なることがある。例えば、上記上部部分ＰＣ＿Ｕの幅は、上記上部プラグ部分ＰＣ＿３の幅よりも大きいことがある。したがって、上記周辺コンタクトプラグＰＣの側面は、上記上部部分ＰＣ＿Ｕの側面と上記上部プラグ部分ＰＣ＿３の側面との間の折曲部をさらに含むことができる。
【0197】
上記第２周辺コンタクトプラグＰＣは、上記第１ゲートコンタクトプラグＧＣと実質的に同じレベルに配置されることができ、上記第１ゲートコンタクトプラグＧＣと同じ物質で形成されることができる。
【0198】
上述した上記第１周辺コンタクトプラグ（図２ｂのＰＣａ）のそれぞれは、上記第２周辺コンタクトプラグＰＣの構造と実質的に同じ構造を有することができる。上記第１周辺コンタクトプラグ（図２ｂのＰＣａ）のそれぞれは、上記第２周辺コンタクトプラグＰＣと同様に、上記下部、中間、及び上部水平絶縁層ＭＬ１、ＭＬ２、ＭＬ３によって上記ゲート層ＧＬ１、ＧＬ２、ＧＬ３から離隔することができる。
【0199】
上記ビットラインＢＬは、上記メモリセルアレイ領域ＭＡから上記貫通領域ＴＡ内に延長されることができる。
【0200】
上記半導体装置１は、上記ビットラインＢＬと上記周辺コンタクトプラグＰＣとの間で、上記ビットラインＢＬと上記周辺コンタクトプラグＰＣを電気的に連結するプラグ８９をさらに含むことができる。したがって、上記垂直メモリ構造物ＶＣは、上記ビットラインＢＬ及び上記周辺コンタクトプラグＰＣを介して、上記周辺回路構造物ＰＥＲＩ内の周辺回路と電気的に連結されることができる。
【0201】
以下では、上述した実施形態の構成要素の多様な変形例について説明する。以下で説明する上述した実施形態の構成要素の多様な変形例は、変形される構成要素又は代替される構成要素を中心に説明する。また、以下で説明する変形又は代替可能な構成要素については、以下の図面を参照して説明するが、変形又は代替可能な構成要素は互いに組み合わせられるか、又は、上述した構成要素と組み合わせられて本発明の実施形態による半導体素子を構成することができる。
【0202】
上記の図５ａから図５ｃを参照して説明したように、それぞれの第１ゲートコンタクトプラグＧＣにおいて、上記水平拡張部ＰＥは、上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３の少なくとも１つの分離絶縁層よりも小さい幅を有することができるが、実施形態はこれに限定されない。それぞれの第１ゲートコンタクトプラグＧＣにおいて、上記水平拡張部ＰＥが上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３の少なくとも１つの分離絶縁層と同じか又はそれよりも大きい幅を有するように変形される例について、図７を参照して説明する。図７は、図２ｂの‘Ｃｃ’の矢印で表示される領域を概念的に示した部分拡大図であって、上記第１下部ゲートコンタクトプラグＧＣ１ａのうちの１つの第１下部ゲートコンタクトプラグＧＣ１ａを中心に示すことができ、上述した上記第１ゲートコンタクトプラグＧＣの変形例を示すことができる。
【0203】
変形例において、図７を参照すると、図５ａから図５ｃを参照して説明したそれぞれの第１ゲートコンタクトプラグＧＣの上記水平拡張部ＰＥは、上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３の少なくとも１つの分離絶縁層と同じか又はそれよりも大きい幅を有する水平拡張部ＰＥ’に変形されることができる。
【0204】
次に、図８ａ、図８ｂ、図９、及び図１０を参照して、上記の図５ａから図５ｃを参照して上述した上記第１ゲートコンタクトプラグＧＣの多様な変形例について説明する。図８ａは、図５ａの断面図に対応できる断面図であって、図５ａの上記第２中間ゲートコンタクトプラグＧＣ２ｂを代替できる第２中間ゲートコンタクトプラグＧＣ２ｂａを説明するための概念的な断面図であり、図８ｂは、図５ｂに対応できる断面図であって、図５ｂにおける上記第２上部ゲートコンタクトプラグＧＣ３ｂを代替できる第２上部ゲートコンタクトプラグＧＣ３ｂａを説明するための概念的な断面図であり、図９は、図８ａの断面図に対応できる断面図であって、図８ａの上記第２中間ゲートコンタクトプラグＧＣ２ｂａを代替できる第２中間ゲートコンタクトプラグＧＣ２ｂｂを説明するための概念的な断面図であり、図１０は、図９ｂの上記第２上部ゲートコンタクトプラグＧＣ３ｂａを代替できる第２上部ゲートコンタクトプラグＧＣ３ｂｂを説明するための概念的な断面図である。
【0205】
変形例において、図８ａを参照すると、図５ａにおける上記第２中間ゲートコンタクトプラグ（図５ａのＧＣ２ｂ）は、図８ａにおける第２中間ゲートコンタクトプラグＧＣ２ｂａに変形されることができる。例えば、図５ａの上記第２中間ゲートコンタクトプラグ（図５ａのＧＣ２ｂ）の上記中間プラグ部分Ｐ＿２は、図８ａのように幅が増加した中間プラグ部分ＧＣ２＿Ｐ２ａに変形されることができ、図５ａの上記第２中間ゲートコンタクトプラグ（図５ａのＧＣ２ｂ）の上記下部プラグ部分Ｐ＿１は、図８ａのように上記中間プラグ部分ＧＣ２＿Ｐ２ａと接合される下部プラグ部分ＧＣ２＿Ｐ１ａに変形されることができ、図５ａの上記第２中間ゲートコンタクトプラグ（図５ａのＧＣ２ｂ）の上記上部プラグ部分Ｐ＿３は、図８ａのように上記中間プラグ部分ＧＣ２＿Ｐ２ａと接合される上部プラグ部分ＧＣ２＿Ｐ３ａに変形されることができる。したがって、上記第２中間ゲートコンタクトプラグＧＣ２ｂａは、上記下部プラグ部分ＧＣ２＿Ｐ１ａ、上記中間プラグ部分ＧＣ２＿Ｐ２ａ、上記上部プラグ部分ＧＣ２＿Ｐ３ａ、上記下部プラグ部分ＧＣ２＿Ｐ１ａと上記中間プラグ部分ＧＣ２＿Ｐ２ａとの間の下部接合領域ＧＣ２＿Ｂ１ａｂ、及び上記中間プラグ部分ＧＣ２＿Ｐ２ａと上記上部プラグ部分ＧＣ２＿Ｐ３ａとの間の上部接合領域ＧＣ２＿Ｂ２ａを含むことができる。
【0206】
上記中間プラグ部分ＧＣ２＿Ｐ２ａの下部領域の幅は、上記下部プラグ部分ＧＣ２＿Ｐ１ａの上部領域の幅よりも大きいことがある。上記中間プラグ部分ＧＣ２＿Ｐ２ａの最大幅は、上記下部プラグ部分ＧＣ２＿Ｐ１ａの最小幅よりも約１．５倍以上とすることができる。上記中間プラグ部分ＧＣ２＿Ｐ２ａの最大幅は、上記下部プラグ部分ＧＣ２＿Ｐ１ａの最小幅よりも約２倍以上とすることができる。上記中間プラグ部分ＧＣ２＿Ｐ２ａの上部領域の幅は、上記上部プラグ部分ＧＣ２＿Ｐ３ａの下部領域の幅よりも大きいことがある。上記中間プラグ部分ＧＣ２＿Ｐ２ａの最大幅は、上記上部プラグ部分ＧＣ２＿Ｐ３ａの最小幅よりも１．５倍以上とすることができる。上記中間プラグ部分ＧＣ２＿Ｐ２ａの最大幅は、上記上部プラグ部分ＧＣ２＿Ｐ３ａの最小幅よりも２倍以上とすることができる。
【0207】
上記中間プラグ部分ＧＣ２＿Ｐ２ａの下端ＧＣ２＿Ｂ１ａａは、上記下部接合領域ＧＣ２＿Ｂ１ａｂよりも低いレベルに位置することができる。上記中間プラグ部分ＧＣ２＿Ｐ２ａの下端ＧＣ２＿Ｂ１ａａは、上記下部プラグ部分ＧＣ２＿Ｐ１ａの上部領域から離隔し、上記下部プラグ部分ＧＣ２＿Ｐ１ａの上部領域を取り囲む形状とすることができる。
【0208】
上記中間プラグ部分ＧＣ２＿Ｐ２ａの下端ＧＣ２＿Ｂ１ａａは、上記第２中間ゲートコンタクトプラグＧＣ２ｂａの側面の第１折曲部（ｂｅｎｄｉｎｇ ｐｏｒｔｉｏｎ）とすることができ、上記下部プラグ部分ＧＣ２＿Ｐ１ａの側面の上端又は上記下部接合領域ＧＣ２＿Ｂ１ａｂは、上記第２中間ゲートコンタクトプラグＧＣ２ｂａの側面の第２折曲部とすることができる。
【0209】
上記中間プラグ部分ＧＣ２＿Ｐ２ａの下端ＧＣ２＿Ｂ１ａａ及び上記下部接合領域ＧＣ２＿Ｂ１ａｂの少なくとも１つは、上記第２下部バッファキャッピングパターンＢＣ１ｂ内に位置することができる。したがって、上記中間プラグ部分ＧＣ２＿Ｐ２ａの下端ＧＣ２＿Ｂ１ａａ及び上記下部接合領域ＧＣ２＿Ｂ１ａｂの少なくとも１つは、上記第２下部バッファキャッピングパターンＢＣ１ｂの上部面よりも低いレベルに位置することができ、上記第２下部バッファキャッピングパターンＢＣ１ｂの下部面よりも高いレベルに位置することができる。
【0210】
上記中間プラグ部分ＧＣ２＿Ｐ２ａの下端ＧＣ２＿Ｂ１ａａ及び上記下部接合領域ＧＣ２＿Ｂ１ａｂの少なくとも１つは、上記第２下部バッファキャッピングパターンＢＣ１ｂと垂直に重ならない上記第１ゲート層ＧＬ１のうちの最上位の第１ゲート層よりも低いレベルに位置することができる。上記中間プラグ部分ＧＣ２＿Ｐ２ａの下端ＧＣ２＿Ｂ１ａａ及び上記下部接合領域ＧＣ２＿Ｂ１ａｂの少なくとも１つは、上記第２下部バッファキャッピングパターンＢＣ１ｂと垂直に重ならない上記第１ゲート層ＧＬ１のうちの次に上位の第１ゲート層よりも低いレベルに位置することができる。
【0211】
【0212】
【0213】
実施形態によると、上記下部接合領域ＧＣ２＿Ｂ１ａｂが上記第１ゲート層ＧＬ１のうちの最上位の第１ゲート層よりも低いレベルに形成される場合に、上記第２下部バッファキャッピングパターンＢＣ１ｂは、上記第２中間ゲートコンタクトプラグＧＣ２ｂａと上記第１ゲート層ＧＬ１との間に電気的ショート又は漏れ電流が発生することを防止することができる。
【0214】
変形例において、図８ｂを参照すると、図５ｂにおける上記第２上部ゲートコンタクトプラグ（図５ｂのＧＣ３ｂ）は、図８ｂにおける第２上部ゲートコンタクトプラグＧＣ３ｂａに変形されることができる。例えば、図５ｂの上記第２上部ゲートコンタクトプラグ（図５ｂのＧＣ３ｂ）の上記上部プラグ部分Ｐ＿３は、図８ｂのように幅が増加した上部プラグ部分ＧＣ３＿Ｐ３ａに変形されることができ、図５ｂの上記第２上部ゲートコンタクトプラグ（図５ｂのＧＣ３ｂ）の上記中間プラグ部分Ｐ＿２は、図８ｂのように上記上部プラグ部分ＧＣ３＿Ｐ３ａと接合される中間プラグ部分ＧＣ３＿Ｐ２ａに変形されることができる。したがって、上記第２上部ゲートコンタクトプラグＧＣ３＿Ｐ３ａは、上記中間プラグ部分ＧＣ３＿Ｐ２ａ及び上記上部プラグ部分ＧＣ３＿Ｐ３ａを含むことができる。上記第２上部ゲートコンタクトプラグＧＣ３＿Ｐ３ａは、図５ｂの上記第２上部ゲートコンタクトプラグ（図５ｂのＧＣ３ｂ）の上記下部プラグ部分Ｐ＿１と実質的に同じ下部プラグ部分ＧＣ３＿Ｐ１ａをさらに含むことができる。したがって、上記第２上部ゲートコンタクトプラグＧＣ３＿Ｐ３ａは、上記下部プラグ部分ＧＣ３＿Ｐ１ａ、上記中間プラグ部分ＧＣ３＿Ｐ２ａ、上記上部プラグ部分ＧＣ３＿Ｐ３ａ、上記下部プラグ部分ＧＣ３＿Ｐ１ａと上記中間プラグ部分ＧＣ３＿Ｐ２ａとの間の下部接合領域ＧＣ３＿Ｂ１、及び上記中間プラグ部分ＧＣ３＿Ｐ２ａと上記上部プラグ部分ＧＣ３＿Ｐ３ａとの間の上部接合領域ＧＣ３＿Ｂ２ａｂを含むことができる。上記下部接合領域ＧＣ３＿Ｂ１は、図５ｂの上記第２上部ゲートコンタクトプラグ（図５ｂのＧＣ３ｂ）の上記下部接合領域（図５ｂのＢＰ＿Ｌ）と実質的に同一とすることができる。
【0215】
上記上部プラグ部分ＧＣ３＿Ｐ３ａの下部領域の幅は、上記中間プラグ部分ＧＣ３＿Ｐ２ａの上部領域の幅よりも大きいことがある。上記上部プラグ部分ＧＣ３＿Ｐ３ａの最大幅は、上記中間プラグ部分ＧＣ３＿Ｐ２ａの最小幅よりも約１．５倍以上とすることができる。上記上部プラグ部分ＧＣ３＿Ｐ３ａの最大幅は、上記中間プラグ部分ＧＣ３＿Ｐ２ａの最小幅よりも約２倍以上とすることができる。
【0216】
上記上部プラグ部分ＧＣ３＿Ｐ３ａの下端ＧＣ３＿Ｂ２ａａは、上記中間プラグ部分ＧＣ３＿Ｐ２ａの上端及び上記上部接合領域ＧＣ３＿Ｂ２ａｂよりも低いレベルに位置することができる。上記上部プラグ部分ＧＣ３＿Ｐ３ａの下端ＧＣ３＿Ｂ２ａａは、上記中間プラグ部分ＧＣ３＿Ｐ２ａの上部領域から離隔し、上記中間プラグ部分ＧＣ３＿Ｐ２ａの上部領域を取り囲むように配置されることができる。
【0217】
上記上部プラグ部分ＧＣ３＿Ｐ３ａの下端ＧＣ３＿Ｂ２ａａは、上記第２上部ゲートコンタクトプラグＧＣ３ｂａの側面の第１折曲部（ｂｅｎｄｉｎｇ ｐｏｒｔｉｏｎ）とすることができ、上記中間プラグ部分ＧＣ３＿Ｐ２ａの側面の上端又は上記上部接合領域ＧＣ３＿Ｂ２ａｂは、上記第２上部ゲートコンタクトプラグＧＣ３ｂａの側面の第２折曲部とすることができる。
【0218】
上記上部プラグ部分ＧＣ３＿Ｐ３ａの下端ＧＣ３＿Ｂ２ａａ及び上記上部接合領域ＧＣ３＿Ｂ２ａｂは、上記第２中間バッファキャッピングパターンＢＣ２ｂ内に位置することができる。したがって、上記上部プラグ部分ＧＣ３＿Ｐ３ａの下端ＧＣ３＿Ｂ２ａａ及び上記上部接合領域ＧＣ３＿Ｂ２ａｂは、上記第２中間バッファキャッピングパターンＢＣ２ｂの上部面よりも低いレベルに位置することができ、上記第２中間バッファキャッピングパターンＢＣ２ｂの下部面よりも高いレベルに位置することができる。
【0219】
上記上部プラグ部分ＧＣ３＿Ｐ３ａの下端ＧＣ３＿Ｂ２ａａ及び上記上部接合領域ＧＣ３＿Ｂ２ａｂの少なくとも１つは、上記第２中間バッファキャッピングパターンＢＣ２ｂと垂直に重ならない上記第２ゲート層ＧＬ２のうちの最上位の第２ゲート層よりも低いレベルに位置することができる。上記上部プラグ部分ＧＣ３＿Ｐ３ａの下端ＧＣ３＿Ｂ２ａａ及び上記上部接合領域ＧＣ３＿Ｂ２ａｂの少なくとも１つは、上記第２中間バッファキャッピングパターンＢＣ２ｂと垂直に重ならない上記第２ゲート層ＧＬ２のうちの次に上位の第２ゲート層よりも低いレベルに位置することができる。
【0220】
変形例において、図９を参照すると、図８ａにおける上記第２中間ゲートコンタクトプラグ（図８ａのＧＣｂａ）は、図９における第２中間ゲートコンタクトプラグＧＣ２ｂｂに変形されることができる。図８ａにおける上記中間プラグ部分（図８ａのＧＣ２＿Ｐ２ａ）は、図９のように、ある水平方向にシフトされた中間プラグ部分ＧＣ２＿Ｐ２ａ’に変形されることができ、図８ａにおける上記下部プラグ部分ＧＣ２＿Ｐ１ａは、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’と接合される下部プラグ部分ＧＣ＿Ｐ１ａ’に変形されることができ、図８ａにおける上記上部プラグ部分ＧＣ２＿Ｐ３ａは、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’と接合される上部プラグ部分ＧＣ＿Ｐ３ａ’に変形されることができる。したがって、上記第２中間ゲートコンタクトプラグＧＣ２ｂｂは、上記下部プラグ部分ＧＣ＿Ｐ１ａ’、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’、上記上部プラグ部分ＧＣ＿Ｐ３ａ’、上記下部プラグ部分ＧＣ＿Ｐ１ａ’と上記中間プラグ部分ＧＣ２＿Ｐ２ａ’との間の下部接合領域ＧＣ２＿Ｂ１ａａ１、ＧＣ２＿Ｂ１ａａ２、ＧＣ２＿Ｂ１ａｂ１、ＧＣ２＿Ｂａｂ２、及び上記中間プラグ部分ＧＣ２＿Ｐ２ａ’と上記上部プラグ部分ＧＣ＿Ｐ３ａ’との間の上部接合領域ＧＣ２＿Ｂ２ａ’を含むことができる。
【0221】
上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の垂直中心軸Ｃｚ２ａは、上記上部プラグ部分ＧＣ２＿Ｐ３ａ’の垂直中心軸Ｃｚ１ａ又は上記下部プラグ部分ＧＣ＿Ｐ１ａ’の垂直中心軸Ｃｚ１ａと誤整列（ｍｉｓａｌｉｇｎｅｄ：位置ずれ）される場合がある。例えば、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の垂直中心軸Ｃｚ２ａは、上記上部プラグ部分ＧＣ２＿Ｐ３ａ’の垂直中心軸Ｃｚ１ａ又は上記下部プラグ部分ＧＣ＿Ｐ１ａ’の垂直中心軸Ｃｚ１ａからある一方向にシフトされることがある。
【0222】
上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記垂直中心軸Ｃｚ２ａを基準としたとき、上記下部接合領域ＧＣ２＿Ｂ１ａｂ１、ＧＣ２＿Ｂ１ａｂ２は、上記垂直中心軸Ｃｚ２ａの第１側に位置する第１下部接合領域ＧＣ２＿Ｂ１ａｂ１、及び上記垂直中心軸Ｃｚ２ａの第２側に位置する第２下部接合領域ＧＣ２＿Ｂ１ａｂ２を含むことができる。ここで、上記垂直中心軸Ｃｚ２ａの上記第１側及び上記第２側は、互いに対向することができる。上記第１下部接合領域ＧＣ２＿Ｂ１ａｂ１は、上記第２下部接合領域ＧＣ２＿Ｂ１ａｂ２よりも高いレベルに位置することができる。
【0223】
上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記垂直中心軸Ｃｚ２ａを基準としたとき、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’は、上記垂直中心軸Ｃｚ２ａの上記第１側に位置する第１下端ＧＣ２＿Ｂ１ａａ１、及び上記垂直中心軸Ｃｚ２ａの上記第２側に位置する第２下端ＧＣ２＿Ｂ１ａａ２を含むことができる。
【0224】
一例において、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’で、上記垂直中心軸Ｃｚ２ａの上記第１下端ＧＣ２＿Ｂ１ａａ１は、上記第１下部接合領域ＧＣ２＿Ｂ１ａｂ１よりも低いレベルに位置することができ、上記第２下部接合領域ＧＣ２＿Ｂ１ａｂ２よりも高いレベルに位置することができる。
【0225】
他の例において、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’で、上記垂直中心軸Ｃｚ２ａの上記第１下端ＧＣ２＿Ｂ１ａａ１は、上記第１下部接合領域ＧＣ２＿Ｂ１ａｂ１及び上記第２下部接合領域ＧＣ２＿Ｂ１ａｂ２よりも低いレベルに位置することができる。
【0226】
上記垂直中心軸Ｃｚ２ａの上記第１側で、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記第１下端ＧＣ２＿Ｂ１ａａ１は、上記第２中間ゲートコンタクトプラグＧＣ２ｂｂの側面の第１折曲部（ｂｅｎｄｉｎｇ ｐｏｒｔｉｏｎ）とすることができ、上記第１下部接合領域ＧＣ２＿Ｂ１ａｂ１は、上記第２中間ゲートコンタクトプラグＧＣ２ｂｂの側面の第２折曲部とすることができる。上記垂直中心軸Ｃｚ２ａの上記第２側で、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記第２下端ＧＣ２＿Ｂ１ａａ２は、上記第２中間ゲートコンタクトプラグＧＣ２ｂｂの側面の第３折曲部とすることができ、上記第２下部接合領域ＧＣ２＿Ｂ１ａｂ２は、上記第２中間ゲートコンタクトプラグＧＣ２ｂｂの側面の第４折曲部とすることができる。ここで、上記第１から第４折曲部の間の高さレベルの関係は、上述した上記第１下端ＧＣ２＿Ｂ１ａａ１、上記第１下部接合領域ＧＣ２＿Ｂ１ａｂ１、上記第２下端ＧＣ２＿Ｂ１ａａ２、及び上記第２下部接合領域ＧＣ２＿Ｂ１ａｂ１の間の高さレベルの関係と同一とすることができる。
【0227】
上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記第１及び第２下端ＧＣ２＿Ｂ１ａａ１、ＧＣ２＿Ｂ１ａａ２、及び上記第１及び第２下部接合領域ＧＣ２＿Ｂ１ａｂ１、ＧＣ２＿Ｂ１ａｂ２の少なくとも１つは、上記第２下部バッファキャッピングパターンＢＣ１ｂ内に位置することができる。例えば、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記第１及び第２下端ＧＣ２＿Ｂ１ａａ１、ＧＣ２＿Ｂ１ａａ２、及び上記第１及び第２下部接合領域ＧＣ２＿Ｂ１ａｂ１、ＧＣ２＿Ｂ１ａｂ２は、上記第２下部バッファキャッピングパターンＢＣ１ｂ内に位置することができる。したがって、上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記第１及び第２下端ＧＣ２＿Ｂ１ａａ１、ＧＣ２＿Ｂ１ａａ２、及び上記第１及び第２下部接合領域ＧＣ２＿Ｂ１ａｂ１、ＧＣ２＿Ｂ１ａｂ２は、上記第２下部バッファキャッピングパターンＢＣ１ｂの上部面よりも低いレベルに位置することができ、上記第２下部バッファキャッピングパターンＢＣ１ｂの下部面よりも高いレベルに位置することができる。
【0228】
上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記第１及び第２下端ＧＣ２＿Ｂ１ａａ１、ＧＣ２＿Ｂ１ａａ２、及び上記第１及び第２下部接合領域ＧＣ２＿Ｂ１ａｂ１、ＧＣ２＿Ｂ１ａｂ２は、上記第２下部バッファキャッピングパターンＢＣ１ｂと垂直に重ならない上記第１ゲート層ＧＬ１のうちの最上位の第１ゲート層よりも低いレベルに位置することができる。上記中間プラグ部分ＧＣ２＿Ｐ２ａ’の上記第１及び第２下端ＧＣ２＿Ｂ１ａａ１、ＧＣ２＿Ｂ１ａａ２、及び上記第１及び第２下部接合領域ＧＣ２＿Ｂ１ａｂ１、ＧＣ２＿Ｂ１ａｂ２は、上記第２下部バッファキャッピングパターンＢＣ１ｂと垂直に重ならない上記第１ゲート層ＧＬ１のうちの次に上位の第１ゲート層よりも低いレベルに位置することができる。
【0229】
変形例において、図１０を参照すると、図８ｂにおける上記第２上部ゲートコンタクトプラグ（図８ｂのＧＣ３ｂａ）は、図１０における第２上部ゲートコンタクトプラグＧＣ３ｂｂに変形されることができる。例えば、図８ｂの上記第２上部ゲートコンタクトプラグ（図８ｂのＧＣ３ｂａ）の上記上部プラグ部分ＧＣ３＿Ｐ３ａは、図１０のように、ある水平方向にシフトされた（ｓｈｉｆｔｅｄ）上部プラグ部分ＧＣ３＿Ｐ３ａ’に変形されることができ、図８ｂの上記第２上部ゲートコンタクトプラグ（図８ｂのＧＣ３ｂａ）の上記中間プラグ部分ＧＣ３＿Ｐ２ａは、図１０のように、上記上部プラグ部分ＧＣ３＿Ｐ３ａ’と接合される中間プラグ部分ＧＣ３＿Ｐ２ａ’に変形されることができる。したがって、上記第２上部ゲートコンタクトプラグＧＣ３＿Ｐ３ａ’は、上記中間プラグ部分ＧＣ３＿Ｐ２ａ’及び上記上部プラグ部分ＧＣ３＿Ｐ３ａ’を含むことができる。上記第２上部ゲートコンタクトプラグＧＣ３＿Ｐ３ａ’は、図８ｂの上記第２上部ゲートコンタクトプラグＧＣ３ｂａの上記下部プラグ部分ＧＣ３＿Ｐ１ａと実質的に同じ下部プラグ部分ＧＣ３＿Ｐ１ａをさらに含むことができる。したがって、上記第２上部ゲートコンタクトプラグＧＣ３＿Ｐ３ａ’は、上記下部プラグ部分ＧＣ３＿Ｐ１ａ、上記中間プラグ部分ＧＣ３＿Ｐ２ａ’、上記上部プラグ部分ＧＣ３＿Ｐ３ａ’、上記下部プラグ部分ＧＣ３＿Ｐ１ａと上記中間プラグ部分ＧＣ３＿Ｐ２ａとの間の下部接合領域ＧＣ３＿Ｂ１、及び上記中間プラグ部分ＧＣ３＿Ｐ２ａ’と上記上部プラグ部分ＧＣ３＿Ｐ３ａ’との間の上部接合領域ＧＣ３＿Ｂ２ａｂ１、ＧＣ３＿Ｂ２ａｂ２を含むことができる。上記下部接合領域ＧＣ３＿Ｂ１は、図８ｂの上記第２上部ゲートコンタクトプラグ（図８ｂのＧＣ３ｂａ）の上記下部接合領域（図８ｂのＧＣ３＿Ｂ１）と実質的に同一とすることができる。
【0230】
上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の垂直中心軸Ｃｚ２ｂは、上記中間プラグ部分ＧＣ３＿Ｐ２ａ’の垂直中心軸Ｃｚ１ｂと誤整列される場合がある。例えば、上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の垂直中心軸Ｃｚ２ｂは、上記中間プラグ部分ＧＣ３＿Ｐ２ａ’の垂直中心軸Ｃｚ１ｂからある一方向にシフトされることがある。
【0231】
上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の下部領域の幅は、上記中間プラグ部分ＧＣ３＿Ｐ２ａ’の上部領域の幅よりも大きいことがある。上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の最大幅は、上記中間プラグ部分ＧＣ３＿Ｐ２ａ’の最小幅よりも約１．５倍以上とすることができる。上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の最大幅は、上記中間プラグ部分ＧＣ３＿Ｐ２ａ’の最小幅よりも約２倍以上とすることができる。
【0232】
上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の上記垂直中心軸Ｃｚ２ｂを基準としたとき、上記上部接合領域ＧＣ３＿Ｂ２ａｂ１、ＧＣ３＿Ｂ２ａｂ２は、上記垂直中心軸Ｃｚ２ａの第１側に位置する第１上部接合領域ＧＣ３＿Ｂ２ａｂ１、及び上記垂直中心軸Ｃｚ２ａの第２側に位置する第２上部接合領域ＧＣ３＿Ｂ２ａｂ２を含むことができる。ここで、上記垂直中心軸Ｃｚ２ｂの上記第１側及び上記第２側は、互いに対向することができる。上記第１上部接合領域ＧＣ３＿Ｂ２ａｂ１は、上記第２上部接合領域ＧＣ３＿Ｂ２ａｂ２よりも高いレベルに位置することができる。
【0233】
上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の上記垂直中心軸Ｃｚ２ｂを基準としたとき、上記上部プラグ部分ＧＣ３＿Ｐ３ａ’は、上記垂直中心軸Ｃｚ２ｂの上記第１側に位置する第１下端ＧＣ３＿Ｂ２ａａ１、及び上記垂直中心軸Ｃｚ２ｂの上記第２側に位置する第２下端ＧＣ３＿Ｂ２ａａ２を含むことができる。
【0234】
一例において、上記上部プラグ部分ＧＣ３＿Ｐ３ａ’で、上記垂直中心軸Ｃｚ２ｂの上記第１下端ＧＣ３＿Ｂ２ａａ１は、上記第１上部接合領域ＧＣ３＿Ｂ２ａｂ１よりも低いレベルに位置することができ、上記第２上部接合領域ＧＣ３＿Ｂ２ａｂ２よりも高いレベルに位置することができる。
【0235】
他の例において、上記上部プラグ部分ＧＣ３＿Ｐ３ａ’で、上記垂直中心軸Ｃｚ２ｂの上記第１下端ＧＣ３＿Ｂ２ａａ１は、上記第１上部接合領域ＧＣ３＿Ｂ２ａｂ１及び上記第２上部接合領域ＧＣ３＿Ｂ２ａｂ２よりも低いレベルに位置することができる。
【0236】
上記垂直中心軸Ｃｚ２ｂの上記第１側で、上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の上記第１下端ＧＣ３＿Ｂ２ａａ１は、上記第２上部ゲートコンタクトプラグＧＣ３ｂｂの側面の第１折曲部（ｂｅｎｄｉｎｇ ｐｏｒｔｉｏｎ）とすることができ、上記第１上部接合領域ＧＣ３＿Ｂ２ａｂ１は、上記第２上部ゲートコンタクトプラグＧＣ３ｂｂの側面の第２折曲部とすることができる。上記垂直中心軸Ｃｚ２ｂの上記第２側で、上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の上記第２下端ＧＣ３＿Ｂ２ａａ２は、上記第２上部ゲートコンタクトプラグＧＣ３ｂｂの側面の第３折曲部とすることができ、上記第２上部接合領域ＧＣ３＿Ｂ２ａｂ２は、上記第２上部ゲートコンタクトプラグＧＣ３ｂｂの側面の第４折曲部とすることができる。ここで、上記第１から第４折曲部の間の高さレベルの関係は、上述した上記第１下端ＧＣ３＿Ｂ２ａａ１、上記第１上部接合領域ＧＣ３＿Ｂ２ａｂ１、上記第２下端ＧＣ３＿Ｂ２ａａ２、及び上記第２上部接合領域ＧＣ３＿Ｂ２ａｂ１の間の高さレベルの関係と同一とすることができる。
【0237】
上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の上記第１及び第２下端ＧＣ３＿Ｂ２ａａ１、ＧＣ３＿Ｂ２ａａ２、及び上記第１及び第２上部接合領域ＧＣ３＿Ｂ２ａｂ１、ＧＣ３＿Ｂ２ａｂ２の少なくとも１つは、上記第２中間バッファキャッピングパターンＢＣ２ｂ内に位置することができる。上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の上記第１及び第２下端ＧＣ３＿Ｂ２ａａ１、ＧＣ３＿Ｂ２ａａ２、及び上記第１及び第２上部接合領域ＧＣ３＿Ｂ２ａｂ１、ＧＣ３＿Ｂ２ａｂ２の少なくとも１つは、上記第２中間バッファキャッピングパターンＢＣ２ｂの上部面よりも低いレベルに位置することができ、上記第２中間バッファキャッピングパターンＢＣ２ｂの下部面よりも高いレベルに位置することができる。
【0238】
上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の上記第１及び第２下端ＧＣ３＿Ｂ２ａａ１、ＧＣ３＿Ｂ２ａａ２、及び上記第１及び第２上部接合領域ＧＣ３＿Ｂ２ａｂ１、ＧＣ３＿Ｂ２ａｂ２の少なくとも１つは、上記第２中間バッファキャッピングパターンＢＣ２ｂと垂直に重ならない上記第２ゲート層ＧＬ２のうちの最上位の第２ゲート層よりも低いレベルに位置することができる。上記上部プラグ部分ＧＣ３＿Ｐ３ａ’の上記第１及び第２下端ＧＣ３＿Ｂ２ａａ１、ＧＣ３＿Ｂ２ａａ２、及び上記第１及び第２上部接合領域ＧＣ３＿Ｂ２ａｂ１、ＧＣ３＿Ｂ２ａｂ２の少なくとも１つは、上記第２中間バッファキャッピングパターンＢＣ２ｂと垂直に重ならない上記第２ゲート層ＧＬ２のうちの次に上位の第２ゲート層よりも低いレベルに位置することができる。
【0239】
次に、図１１を参照して、上記第１ゲートコンタクトプラグＧＣのそれぞれの下部領域の変形例について説明する。図１１は、上述した上記下部構造物ＬＳの一部、及び上記第１ゲートコンタクトプラグＧＣのそれぞれの一部を概念的に示した部分拡大断面図である。ここで、上記第１ゲートコンタクトプラグＧＣのうちの１つの第１ゲートコンタクトプラグＧＣ及び図５ａの断面構造で変形された構成要素を中心に説明する。
【0240】
変形例において、図１１を参照すると、上記第１ゲートコンタクトプラグＧＣにおいて、上述した上記第１下部部分（図５ａのＰ＿Ｓ）は、上記第１ゲートコンタクトプラグＧＣの上記下部プラグ部分Ｐ＿１から延長され、上記下部プラグ部分Ｐ＿１の側面と整列された側面を有する第１下部部分Ｐ＿Ｓ’に変形されることができ、上述した上記第２下部部分（図５ａのＰ＿Ｌａ）は、上記第１下部部分Ｐ＿Ｓ’よりも大きい幅を有する第２下部部分Ｐ＿Ｌａ’に変形されることができる。上記第２下部部分Ｐ＿Ｌａ’は、上記ソース構造物ＳＳよりも低いレベルに配置されることができ、上記周辺パッド１５Ｐと接触しながら電気的に連結されることができる。
【0241】
【0242】
変形例において、図１２を参照すると、図２ｂ及び図３ｅで説明した上記第２ゲートコンタクトプラグ（図３ｅのＧＣａ）は、図１２のように、上記積層構造物ＧＳ１、ＧＳ２、ＧＳ３、及び上記ソース構造物ＳＳを貫通して上記周辺回路構造物ＰＥＲＩ内に延長される第２ゲートコンタクトプラグＰＣ２ａ’に変形されることができる。上記第２ゲートコンタクトプラグＰＣ２ａ’は、上記第２上部積層構造物ＧＳ３ｂの第２上部ゲート層のゲートパッドと接触して電気的に連結されることができ、上述した上記第１ゲートコンタクトプラグ（図５ａから図５ｃ、図１１のＧＣ）と実質的に同じ又は類似の構造とすることができる。したがって、上記第２ゲートコンタクトプラグＰＣ２ａ’と接触する上記第２上部積層構造物ＧＳ３ｂの第２上部ゲート層のゲートパッドは、上記第２ゲートコンタクトプラグＰＣ２ａ’と接触する上記ゲートパッドＧＰと実質的に同じ又は類似の形状とすることができ、上記第２ゲートコンタクトプラグＰＣ２ａ’は、上記第２ゲートコンタクトプラグＰＣ２ａ’と接触しない残りのゲート層と上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３と実質的に同じ分離絶縁層によって電気的に絶縁されることができる。
【0243】
次に、図１３ａから図１３ｃを参照して、上述した上記第２上部積層構造物ＧＳ３ｂの変形例について説明する。図１３ａは、図１のＩ－Ｉ’線に沿った領域を概念的に示した断面図であり、図１３ｂは、図１のＩＩ－ＩＩ’線に沿った領域を概念的に示した断面図であり、図１３ｃは、図１３ａの‘Ｂｄ’で表示された領域を拡大した部分拡大図である。
【0244】
図１３ａ、図１３ｂ、及び図１３ｃを参照すると、上記第２上部積層構造物ＧＳ３ｂは、上記上部ゲート層ＧＬ３上に配置され、順次積層された絶縁層ＩＬＤ４及び上部ゲートパターンＳＳＬ、ＳＳＬｄをさらに含むことができる。
【0245】
順次積層された上記絶縁層ＩＬＤ４及び上記上部ゲートパターンＳＳＬ、ＳＳＬｄは、上記上部ゲート層ＧＬ３のうちの最上位の上部ゲート層上に配置されることができ、順次積層された上記絶縁層ＩＬＤ４及び上記上部ゲートパターンＳＳＬ、ＳＳＬｄは、キャッピング絶縁層ＰＣ＿Ｕ’によって覆われることができる。
【0246】
上記上部ゲートパターンＳＳＬ、ＳＳＬｄは、ドープポリシリコン、金属窒化物（例えば、ＴｉＮ、ＷＮ、又はＴａＮなど）、金属（例えば、Ｗ又はＭｏなど）、及び金属－半導体化合物（例えば、ＴｉＳｉ、ＴａＮ、ＷＳｉ、ＣｏＳｉ、又はＮｉＳｉなど）の少なくとも１つを含むことができる。
【0247】
上記上部ゲートパターンＳＳＬ、ＳＳＬｄは、上記メモリセルアレイ領域ＭＡ内に配置され、上記連結領域ＣＡ内に延長されるストリング選択ゲートラインＳＳＬ及び上記連結領域ＣＡ内で上記ストリング選択ゲートラインＳＳＬから離隔するダミーゲートパターンＳＳＬｄを含むことができる。
【0248】
上記第１ゲートコンタクトプラグＧＣ１ａ及び上記第１周辺コンタクトプラグＰＣａは、上記ダミーゲートパターンＳＳＬｄを貫通することができ、上記ダミーゲートパターンＳＳＬｄから離隔することができる。
【0249】
上記半導体装置１は、上記連結領域ＣＡ内で上記ストリング選択ゲートラインＳＳＬのゲートパッドＧＰ＿Ｕａ上に配置され、上記ストリング選択ゲートラインＳＳＬの上記ゲートパッドＧＰ＿Ｕａと接触して電気的に連結されるコンタクトプラグＰＣ２ｂをさらに含むことができる。
【0250】
図１３ｂ及び図１３ｃは、図２ｂ及び図３ｅのような上記第２ゲートコンタクトプラグ（図３ｅのＧＣａ）を図示しているが、実施形態はこれに限定されない。例えば、図１３ｂ及び図１３ｃに図示された上記第２ゲートコンタクトプラグ（図３ｅのＧＣａ）は、図１２で説明したように変形された上記第２ゲートコンタクトプラグＰＣ２ａ’に代替されることができる。
【0251】
【0252】
変形例において、図１４を参照すると、上述した第１上部積層構造物（図２ａ及び図２ｂのＧＳ３ａ）及び上記第２上部積層構造物（図２ａ及び図２ｂのＧＳ３ｂ）を含む上記上部積層構造物ＧＳ３は、上記第２上部積層構造物ＧＳ３ｂが省略されて上記第１上部積層構造物（図２ａ及び図２ｂのＧＳ３ａ）で構成された上部積層構造物ＧＳ３に代替されることができる。上記上部積層構造物ＧＳ３の上部ゲート層は、上部ワードライン及び上記上部ワードライン上の上部選択ゲートを構成することができる。
【0253】
【0254】
変形例において、図１５を参照すると、上述した上記上部構造物ＵＳの上記下部積層構造物ＧＳ１は、第３下部バッファリセス領域ＢＲ１ｃ及び第４下部バッファリセス領域ＢＲ１ｄをさらに含むことができ、上記上部構造物ＵＳの上記第１構造物ＳＴ１は、上記第３下部バッファリセス領域ＢＲ１ｃ上の第３下部バッファキャッピングパターンＢＣ１ｃ、及び上記第４下部バッファリセス領域ＢＲ１ｄ上の第４下部バッファキャッピングパターンＢＣ１ｄをさらに含むことができる。上記第１から第４下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄは、互いに離隔することができ、実質的に同じ形状又は同じ構造とすることができる。
【0255】
上記第３下部バッファキャッピングパターンＢＣ１ｃは、上記第１上部パッドキャッピングパターンＰＣ３ａ及び上記第１中間バッファキャッピングパターンＢＣ２ａと垂直に重なることができる。上記第４下部バッファキャッピングパターンＢＣ１ｄは、上記第２上部パッドキャッピングパターンＰＣ３ｂ及び上記第２中間バッファキャッピングパターンＢＣ２ｂと垂直に重なることができる。
【0256】
上述した上記第１上部ゲートコンタクトプラグ（図２ｂのＧＣ３ａ）のそれぞれは、上記第３下部バッファキャッピングパターンＢＣ１ｃを貫通する部分を含むことができる。上述した上記第２上部ゲートコンタクトプラグ（図２ｂのＧＣ３ｂ）のそれぞれは、上記第４下部バッファキャッピングパターンＢＣ１ｄを貫通する部分を含むことができる。
【0257】
次に、図１６ａ及び図１６ｂを参照して、上述した上記バッファリセス領域（図１５のＢＲ１ａ、ＢＲ１ｂ、ＢＲ１ｃ、ＢＲ１ｄ、ＢＲ２ａ、ＢＲ２ｂ）及び上記バッファキャッピングパターン（図１５のＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄ、ＢＣ２ａ、ＢＣ２ｂ）の変形例について説明する。図１６ａは、図１５に図示された上記バッファリセス領域（図１５のＢＲ１ａ、ＢＲ１ｂ、ＢＲ１ｃ、ＢＲ１ｄ、ＢＲ２ａ、ＢＲ２ｂ）及び上記バッファキャッピングパターン（図１５のＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄ、ＢＣ２ａ、ＢＣ２ｂ）の変形例を概念的に示した断面図であり、図１６ｂは、図１６ａの‘Ｃａ’で表示された領域を概念的に示した部分拡大図である。
【0258】
変形例において、図１６ａ及び図１６ｂを参照すると、上述した上記バッファリセス領域（図１５のＢＲ１ａ、ＢＲ１ｂ、ＢＲ１ｃ、ＢＲ１ｄ、ＢＲ２ａ、ＢＲ２ｂ）は、さらに深くなったバッファリセス領域ＢＲ１ａ’、ＢＲ１ｂ’、ＢＲ１ｃ’、ＢＲ１ｄ’、ＢＲ２ａ’、ＢＲ２ｂ’に変形されることができ、上述した上記バッファキャッピングパターン（図１５のＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄ、ＢＣ２ａ、ＢＣ２ｂ）は、厚さが増加したバッファキャッピングパターンＢＣ１ａ’、ＢＣ１ｂ’、ＢＣ１ｃ’、ＢＣ１ｄ’、ＢＣ２ａ’、ＢＣ２ｂ’に変形されることができる。上記バッファリセス領域ＢＲ１ａ’、ＢＲ１ｂ’、ＢＲ１ｃ’、ＢＲ１ｄ’、ＢＲ２ａ’、ＢＲ２ｂ’は、実質的に同じ又は類似の形状とすることができ、上記バッファキャッピングパターンＢＣ１ａ’、ＢＣ１ｂ’、ＢＣ１ｃ’、ＢＣ１ｄ’、ＢＣ２ａ’、ＢＣ２ｂ’は、実質的に同じ又は類似の形状とすることができる。例えば、上記第１中間バッファリセス領域ＢＲ２ａ’は、底面ＢＲ＿Ｌ’及び側壁ＢＲ＿Ｓ’を含むことができる。上記側壁ＢＲ＿Ｓ’は、上記底面ＢＲ＿Ｌ’に向かう方向に徐々に低くなる階段状とすることができ、上記第１中間バッファリセス領域ＢＲ２ａ’の上記底面ＢＲ＿Ｌ’は、上記第２中間パッドＰ２＿Ｍのうちの最上位の第２中間パッドよりも低いレベルに位置する第２中間パッドを含む第２ゲート層と実質的に同じ又は類似のレベルに配置されることができる。上記底面ＢＲ＿Ｌ’は、上記第２階段パッドグループＰｂ２＿Ｓのうちの次に上位の第２階段パッドグループと最上位の第２階段パッドグループとの間のレベルに配置されることができる。
【0259】
次に、図１７ａ及び図１７ｂを参照して、上述した上記バッファリセス領域（図１５のＢＲ１ａ、ＢＲ１ｂ、ＢＲ１ｃ、ＢＲ１ｄ、ＢＲ２ａ、ＢＲ２ｂ）及び上記バッファキャッピングパターン（図１５のＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄ、ＢＣ２ａ、ＢＣ２ｂ）の変形例について説明する。図１７ａは、図１５に図示された上記バッファリセス領域（図１５のＢＲ１ａ、ＢＲ１ｂ、ＢＲ１ｃ、ＢＲ１ｄ、ＢＲ２ａ、ＢＲ２ｂ）及び上記バッファキャッピングパターン（図１５のＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄ、ＢＣ２ａ、ＢＣ２ｂ）の変形例を概念的に示した断面図であり、図１７ｂは、図１７ａの‘Ｄａ’で表示された領域を概念的に示した部分拡大図である。
【0260】
変形例において、図１７ａ及び図１７ｂを参照すると、上述した上記バッファリセス領域（図１５のＢＲ１ａ、ＢＲ１ｂ、ＢＲ１ｃ、ＢＲ１ｄ、ＢＲ２ａ、ＢＲ２ｂ）は、さらに深くなったバッファリセス領域ＢＲ１ａ”、ＢＲ１ｂ”、ＢＲ１ｃ”、ＢＲ１ｄ”、ＢＲ２ａ”、ＢＲ２ｂ”に変形されることができ、上述した上記バッファキャッピングパターン（図１５のＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄ、ＢＣ２ａ、ＢＣ２ｂ）は、厚さが増加したバッファキャッピングパターン（ＢＣ１ａ”、ＢＣ１ｂ”、ＢＣ１ｃ”、ＢＣ１ｄ”、ＢＣ２ａ”、ＢＣ２ｂ”）に変形されることができる。上記バッファリセス領域ＢＲ１ａ”、ＢＲ１ｂ”、ＢＲ１ｃ”、ＢＲ１ｄ”、ＢＲ２ａ”、ＢＲ２ｂ”は、実質的に同じ又は類似の形状とすることができ、上記バッファキャッピングパターンＢＣ１ａ”、ＢＣ１ｂ”、ＢＣ１ｃ”、ＢＣ１ｄ”、ＢＣ２ａ”、ＢＣ２ｂ”は、実質的に同じ又は類似の形状とすることができる。例えば、上記第１中間バッファリセス領域ＢＲ２ａ”は、底面ＢＲ＿Ｌ”及び側壁ＢＲ＿Ｓ”を含むことができる。上記側壁ＢＲ＿Ｓ”は、上記底面ＢＲ＿Ｌ”に向かう方向に徐々に低くなる階段状とすることができ、上記第１中間バッファリセス領域ＢＲ２ａ”の上記底面ＢＲ＿Ｌ”により露出する上記第２ゲート層は上記第２下部パッドＰｂ２＿Ｌを含む第２ゲート層とすることができる。上記第１中間パッドキャッピングパターンＰＣ２ａの厚さ及び上記第１中間バッファキャッピングパターンＢＣ２ａ”の厚さは、実質的に同一とすることができる。
【0261】
上記第１下部パッドキャッピングパターンＰＣ１ａと上記第１から第４下部バッファキャッピングパターンＢＣ１ａ”、ＢＣ１ｂ”、ＢＣ１ｃ”、ＢＣ１ｄ”は、実質的に同じ厚さを有することができ、上記第１中間パッドキャッピングパターンＰＣ２ａと上記第１及び第２中間バッファキャッピングパターンＢＣ２ａ”、ＢＣ２ｂ”は、実質的に同じ厚さを有することができる。
【0262】
【0263】
変形例において図１８を参照すると、図２ａ及び図２ｂのような上記下部構造物ＳＴ１において上述した上記第１下部バッファキャッピングパターンＢＣ１ａが省略され、図２ａ及び図２ｂのような上記中間構造物ＳＴ２において上記第１中間バッファキャッピングパターンＢＣ１ａが省略されることができる。同様に、図１５、図１６ａ、及び図１７ａにおいて、上記第１、第３、及び第４下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ａ’、ＢＣ１ａ”、ＢＣ１ｃ、ＢＣ１ｃ’、ＢＣ１ｃ”、ＢＣ１ｄ、ＢＣ１ｄ’、ＢＣ１ｄ”が省略され、上記第１中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ａ’、ＢＣ２ａ”が省略されることができる。
【0264】
【0265】
変形例において図１９を参照すると、図２ａ、図２ｂ、及び図１５で説明した上記第１方向Ｘに互いに離隔しながら順次配列される上記第１中間パッドキャッピングパターンＰＣ２ａ、上記第１中間バッファキャッピングパターンＢＣ２ａ、上記第２中間バッファキャッピングパターンＢＣ２ｂ、及び上記第２中間パッドキャッピングパターンＰＣ２ｂは、図１９のように、上記第１方向Ｘに互いに離隔しながら順次配列される第１中間パッドキャッピングパターンＰＣ２ａ、第１中間バッファキャッピングパターンＢＣ２ａ、第２中間パッドキャッピングパターンＰＣ２ｂ’、及び第２中間バッファキャッピングパターンＢＣ２ｂ’に変形されることができる。
【0266】
上記第２中間パッドキャッピングパターンＰＣ２ｂ’は、図２ａ、図２ｂ、及び図１５で説明した上記第２中間パッドキャッピングパターンＰＣ２ｂと実質的に同じ形状及び構造とすることができ、上記第２中間バッファキャッピングパターンＢＣ２ｂ’は、図２ａ、図２ｂ、及び図１５で説明した上記第２中間バッファキャッピングパターンＢＣ２ｂと実質的に同じ形状及び構造とすることができる。
【0267】
上記第２中間パッドキャッピングパターンＰＣ２ｂ’は、図１５で説明した上記第１から第４下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄのうち、上記第４下部バッファキャッピングパターンＢＣ１ｄと垂直に重なることができる。
【0268】
図２ａ、図２ｂ、及び図１５で説明した上記第２上部パッドキャッピングパターンＰＣ３ｂは、上記第２中間バッファキャッピングパターンＢＣ２ｂ’と垂直に重なるようにシフトされた第２上部パッドキャッピングパターンＰＣ３ｂ’に代替されることができる。上記第２上部パッドキャッピングパターンＰＣ３ｂ’は、上記第２中間バッファキャッピングパターンＢＣ２ｂ’、及び図１５で説明した上記第１から第４下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄのうち、上記第２下部バッファキャッピングパターンＢＣ１ｂと垂直に重なることができる。
【0269】
上記メモリセルアレイ領域ＭＡと上記第２上部パッドキャッピングパターンＰＣ３ｂ’との間の距離は、上記メモリセルアレイ領域ＭＡと上記第２中間パッドキャッピングパターンＰＣ２ｂ’との間の距離よりも大きいことがある。
【0270】
【0271】
変形例において図２０ａを参照すると、図１９における上記第１から第４下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄのうち、上記第１、第２、及び第３下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃが省略され、上記第１下部バッファキャッピングパターンＢＣ１ａは残存することができる。図１９における上記第１及び第２中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂのうち、上記第１中間バッファキャッピングパターンＢＣ２ａが省略され、上記第２中間バッファキャッピングパターンＢＣ２ｂは残存することができる。
【0272】
【0273】
変形例において図２０ｂを参照すると、図２０ａにおける上記第１下部バッファキャッピングパターンＢＣ１ａは、図１６ａのように、厚さが増加した上記第１下部バッファキャッピングパターンＢＣ１ａ’に変形されることができ、図２０ａにおける上記第２中間バッファキャッピングパターンＢＣ２ｂは、図１６ａのように、厚さが増加した上記第２中間バッファキャッピングパターンＢＣ２ｂ’に変形されることができる。
【0274】
【0275】
変形例において図２０ｃを参照すると、図２０ａにおける上記第１下部バッファキャッピングパターンＢＣ１ａは、図１７ａのように、厚さが増加した上記第１下部バッファキャッピングパターンＢＣ１ａ”に変形されることができ、図２０ａにおける上記第２中間バッファキャッピングパターンＢＣ２ｂは、図１７ａのように、厚さが増加した上記第２中間バッファキャッピングパターンＢＣ２ｂ”に変形されることができる。
【0276】
【0277】
変形例において図２１ａを参照すると、図１９における上記第１から第４下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄは、図１６ａのように、厚さが増加した第１から第４下部バッファキャッピングパターンＢＣ１ａ’、ＢＣ１ｂ’、ＢＣ１ｃ’、ＢＣ１ｄ’に変形されることができ、図１９における上記第１及び第２中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂは、図１６ａのように、厚さが増加した第１及び第２中間バッファキャッピングパターンＢＣ２ａ’、ＢＣ２ｂ’に変形されることができる。
【0278】
【0279】
変形例において図２１ｂを参照すると、図１９における上記第１から第４下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃ、ＢＣ１ｄは、図１７ａのように、厚さが増加した第１から第４下部バッファキャッピングパターンＢＣ１ａ”、ＢＣ１ｂ”、ＢＣ１ｃ”、ＢＣ１ｄ”に変形されることができ、図１９における上記第１及び第２中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂは、図１７ａのように、厚さが増加した第１及び第２中間バッファキャッピングパターンＢＣ２ａ”、ＢＣ２ｂ”に変形されることができる。
【0280】
【0281】
変形例において図２２を参照すると、上記の図１から図２１ｂの実施形態において、上記周辺回路構造物ＰＥＲＩを含む上記下部構造物ＬＳは、図２２のように、上記複数の構造物ＳＴ上に配置される下部構造物ＬＳ’に代替されることができる。ここで、上記下部構造物ＬＳ’は、周辺構造物の用語に代えて説明されることができる。上記周辺構造物ＬＳ’は、上記複数の構造物ＳＴと垂直に重なることができる。上記周辺構造物ＬＳ’は、上記ゲートコンタクトプラグＧＣと接触して電気的に連結される連結構造物ＩＳ’、上記連結構造物ＩＳ’上の配線構造物ＰＥＲＩ’、及び上記配線構造物ＰＥＲＩ’上の基板ＳＵＢ’を含むことができる。上記垂直メモリ構造物ＶＣは、上記複数の構造物ＳＴの下方の上記ソース構造物ＳＳ’の共通ソースと接触して電気的に連結されることができる。上記ゲートコンタクトプラグＧＣは、上記ソース構造物ＳＳ’の共通ソースと電気的に絶縁されることができる。
【0282】
上記配線構造物ＰＥＲＩ’の一部は、ウェーハ接合工程によって接合された金属間ボンディングによって接合されることができる。上記配線構造物ＰＥＲＩ’は、周辺トランジスタなどのような周辺回路及び周辺回路配線を含むことができ、上記基板ＳＵＢは、半導体基板とすることができる。
【0283】
次に、図２３ａから図２３ｃを参照して、本発明の一実施形態による半導体装置の形成方法の例示的な例について説明する。図２３ａから図２３ｃは、本発明の一実施形態による半導体装置の形成方法を説明するための概略的な工程フローチャートである。
【0284】
【0285】
上記第１モールド構造物を形成することができる（Ｓ１５）。上記第１モールド構造物は、上記下部構造物ＬＳ上に形成されることができる。上記第１モールド構造物は、交互に繰り返し積層される下部層間絶縁層及び下部犠牲ゲート層を含むことができる。
【0286】
上記第１モールド構造物をパターニングして、少なくとも１つのパッドリセス領域及び少なくとも１つのバッファリセス領域を形成することができる（Ｓ２０）。上記少なくとも１つのパッドリセス領域を埋める少なくとも１つのパッドキャッピングパターン、及び上記少なくとも１つのバッファリセス領域を埋める少なくとも１つのバッファキャッピングパターンを同時に形成することができる（Ｓ２５）。上記少なくとも１つのパッドキャッピングパターンは、上述した少なくとも１つの下部パッドキャッピングパターン（図２ａ及び図２ｂのＰＣ１ａ、ＰＣ１ｂ）とすることができ、上記少なくとも１つのバッファキャッピングパターンは、上述した上記少なくとも１つの下部バッファキャッピングパターンＢＣ１ａ、ＢＣ１ｂとすることができる。
【0287】
第１犠牲垂直構造物を形成することができる（Ｓ３０）。上記第１犠牲垂直構造物は、上記第１モールド構造物、上記少なくとも１つのパッドキャッピングパターン、及び上記少なくとも１つのバッファキャッピングパターンを含む下部構造物を貫通することができる。
【0288】
第２モールド構造物を形成することができる（Ｓ３５）。上記第２モールド構造物は、上記第１犠牲垂直構造物及び上記下部構造物上に形成されることができる。上記第２モールド構造物は、交互に繰り返し積層される中間層間絶縁層及び中間犠牲ゲート層を含むことができる。
【0289】
上記第２モールド構造物をパターニングして、少なくとも１つのパッドリセス領域及び少なくとも１つのバッファリセス領域を形成することができる（Ｓ４０）。上記少なくとも１つのパッドリセス領域を埋める少なくとも１つのパッドキャッピングパターン、及び上記少なくとも１つのバッファリセス領域を埋める少なくとも１つのバッファキャッピングパターンを同時に形成することができる（Ｓ４５）。上記少なくとも１つのパッドキャッピングパターンは、上述した少なくとも１つの中間パッドキャッピングパターン（図２ａ及び図２ｂのＰＣ２ａ、ＰＣ２ｂ）とすることができ、上記少なくとも１つのバッファキャッピングパターンは、上述した上記少なくとも１つの中間バッファキャッピングパターンＢＣ２ａ、ＢＣ２ｂとすることができる。
【0290】
第２犠牲垂直構造物を形成することができる（Ｓ５０）。上記第２犠牲垂直構造物は、上記第２モールド構造物、上記少なくとも１つのパッドキャッピングパターン、及び上記少なくとも１つのバッファキャッピングパターンを含む中間構造物を貫通することができ、上記第１犠牲垂直構造物と垂直に重なって接触することができる。
【0291】
図２３ａから図２３ｃのうち図２３ｂを参照すると、第３モールド構造物を形成することができる（Ｓ５５）。上記第３モールド構造物は、上記第２犠牲垂直構造物及び上記中間構造物上に形成されることができる。上記第３モールド構造物は、交互に繰り返し積層される上部層間絶縁層及び上部犠牲ゲート層を含むことができる。
【0292】
上記第３モールド構造物をパターニングして、少なくとも１つのパッドリセス領域を形成することができる（Ｓ６０）。上記少なくとも１つのパッドリセス領域を埋める少なくとも１つのパッドキャッピングパターンを形成することができる（Ｓ６５）。上記少なくとも１つのパッドキャッピングパターンは、上述した少なくとも１つの上部パッドキャッピングパターン（図２ａ及び図２ｂのＰＣ３ａ、ＰＣ３ｂ）とすることができる。
【0293】
第３犠牲垂直構造物を形成することができる（Ｓ７０）。上記第３犠牲垂直構造物は、上記第３モールド構造物及び上記少なくとも１つのパッドキャッピングパターンを含む上部構造物を貫通することができ、上記第２犠牲垂直構造物と垂直に重なって接触することができる。
【0294】
上記第１から第３垂直構造物のうち、メモリセルアレイ領域内の第１から第３犠牲垂直構造物を垂直メモリ構造物に代替することができる（Ｓ７５）。上記垂直メモリ構造物は、図２ｂ及び図４における上記垂直メモリ構造物ＶＣとすることができる。
【0295】
図２３ａから図２３ｃのうち図２３ｃを参照すると、上記第１から第３垂直構造物のうち、連結領域内の第１から第３犠牲垂直構造物を除去して予備ホールを形成することができる（Ｓ８０）。上記予備ホールを拡張して貫通ホールを形成することができる（Ｓ８５）。上記貫通ホール内に分離絶縁層及びコンタクトプラグを形成することができる（Ｓ９０）。上記分離絶縁層は、図３ｄ、及び図５ａから図５ｃにおける上記第１から第３分離絶縁層ＳＰ１、ＳＰ２、ＳＰ３とすることができ、上記コンタクトプラグは、図１から図６ｂにおける上記第１ゲートコンタクトプラグＧＣ、及び上記第１及び第２周辺コンタクトプラグＰＣａ、ＰＣとすることができる。
【0296】
分離トレンチを形成することができる（Ｓ９５）。上記分離トレンチは、上記第１から第３モールド構造物を横切って上記犠牲ゲート層を露出させることができる。上記第１から第３モールド構造物の上記犠牲ゲート層をゲート層に代替することができる（Ｓ１０５）。上記ゲート層は、上述した上記下部ゲート層ＧＬ１、上記中間ゲート層ＧＬ２、及び上記上部ゲート層ＧＬ３を含む上記ゲート層ＧＬとすることができる。上記分離トレンチを埋める分離構造物を形成することができる（Ｓ１１０）。上記分離構造物は、上述した上記分離構造物８３とすることができる。配線工程を行うことができる（Ｓ１１５）。上記配線工程は、上述した上記ビットラインＢＬを含む上記上部配線領域ＩＳを形成するための工程とすることができる。
【0297】
【0298】
図２４は、本発明の例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した図面である。
【0299】
図２４を参照すると、本発明の例示的な実施形態によるデータ格納システム１０００は、半導体装置１１００、及び上記半導体装置１１００と電気的に連結されて上記半導体装置１１００を制御するコントローラ１２００を含むことができる。上記データ格納システム１０００は、半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）、又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）とすることができる。例えば、データ格納システム１０００は、上記半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピュータシステム、医療装置、又は通信装置とすることができる。
【0300】
実施形態において、上記データ格納システム１０００は、データを格納する電子システムとすることができる。
【0301】
上記半導体装置１１００は、非揮発性メモリ装置とすることができる。例えば、上記半導体装置１１１０は、図１から図２２を参照して上述した実施形態のいずれかによる半導体装置１とすることができる。上記半導体装置１１００は、第１構造物１１００Ｆ、及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含むことができる。
【0302】
上記第１構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジッグ回路１１３０を含む周辺回路構造物とすることができる。例えば、上記第１構造物１１００Ｆは、上述した上記周辺回路構造物ＰＥＲＩを含むことができる。上述した上記周辺回路素子（図４の９又は図５ａの９）は、デコーダ回路１１１０、ページバッファ１１２０、及びロジッグ回路１１３０を構成できるトランジスタとすることができる。
【0303】
上記第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及び上記ビットラインＢＬと上記共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリ構造物とすることができる。
【0304】
上記第２構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、上記共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、上記ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むことができる。上記下部トランジスタＬＴ１、ＬＴ２の個数及び上記上部トランジスタＵＴ１、ＵＴ２の個数は、実施形態によって多様に変形されることができる。
【0305】
【0306】
例示的な実施形態において、上記上部トランジスタＵＴ１、ＵＴ２は、ストリング選択トランジスタを含むことができ、上記下部トランジスタＬＴ１、ＬＴ２は、接地選択トランジスタを含むことができる。上記ゲート下部ラインＬＬ１、ＬＬ２はそれぞれ、下部トランジスタＬＴ１、ＬＴ２のゲート電極とすることができる。上記ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極とすることができ、上記ゲート上部ラインＵＬ１、ＵＬ２はそれぞれ、上部トランジスタＵＴ１、ＵＴ２のゲート電極とすることができる。
【0307】
上述した上記ゲート層ＧＬは、上記ゲート下部ラインＬＬ１、ＬＬ２、上記ワードラインＷＬ、及び上記ゲート上部ラインＵＬ１、ＵＬ２を構成することができる。
【0308】
上記共通ソースラインＣＳＬ、上記第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び上記第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、上記第１構造物１１００Ｆ内から上記第２構造物１１００Ｓまで延長される第１連結配線１１１５を介して上記デコーダ回路１１１０と電気的に連結されることができる。
【0309】
上記ビットラインＢＬは、上記第１構造物１１００Ｆ内から上記第２構造物１１００Ｓまで延長される第２連結配線１１２５を介して上記ページバッファ１１２０と電気的に連結されることができる。上記ビットラインＢＬは、上述した上記ビットライン（図４のＢＬ）とすることができる。
【0310】
上記第１構造物１１００Ｆにおいて、上記デコーダ回路１１１０及び上記ページバッファ１１２０は、上記複数のメモリセルトランジスタＭＣＴの少なくとも１つの選択メモリセルトランジスタＭＣＴに対する制御動作を行うことができる。上記デコーダ回路１１１０及び上記ページバッファ１１２０は、ロジッグ回路１１３０によって制御されることができる。
【0311】
上記半導体装置１０００は、入出力パッド１１０１をさらに含むことができる。上記半導体装置１０００は、上記ロジッグ回路１１３０と電気的に連結される上記入出力パッド１１０１を介して、上記コントローラ１２００と通信することができる。上記入出力パッド１１０１は、上記第１構造物１１００Ｆ内から上記第２構造物１１００Ｓまで延長される入出力連結配線１１３５を介して上記ロジッグ回路１１３０と電気的に連結されることができる。したがって、上記コントローラ１２００は、上記入出力パッド１１０１を介して上記半導体装置１０００と電気的に連結され、上記半導体装置１０００を制御することができる。
【0312】
上記コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含むことができる。実施形態によって、上記データ格納システム１０００は、複数の半導体装置１１００を含むことができ、この場合、上記コントローラ１２００は、上記複数の半導体装置１０００を制御することができる。
【0313】
上記プロセッサ１２１０は、上記コントローラ１２００を含む上記データ格納システム１０００の全般の動作を制御することができる。上記プロセッサ１２１０は、所定のファームウェアによって動作することができ、上記ＮＡＮＤコントローラ１２２０を制御して上記半導体装置１１００にアクセスすることができる。上記ＮＡＮＤコントローラ１２２０は、上記半導体装置１１００との通信を処理するＮＡＮＤインターフェース１２２１を含むことができる。上記ＮＡＮＤインターフェース１２２１を介して、上記半導体装置１１００を制御するための制御命令、上記半導体装置１１００の上記メモリセルトランジスタＭＣＴに記録しようとするデータ、上記半導体装置１１００の上記メモリセルトランジスタＭＣＴから読み込もうとするデータなどが伝送されることができる。上記ホストインターフェース１２３０は、上記データ格納システム１０００と外部ホストとの間の通信機能を提供することができる。上記ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、上記プロセッサ１２１０は制御命令に応答して上記半導体装置１１００を制御することができる。
【0314】
図２５は、本発明の例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した斜視図である。
【0315】
図２５を参照すると、本発明の例示的な実施形態によるデータ格納システム２０００は、メイン基板２００１、上記メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含むことができる。上記半導体パッケージ２００３及び上記ＤＲＡＭ２００４は、上記メイン基板２００１に形成される配線パターン２００５によって上記コントローラ２００２と互いに連結されることができる。
【0316】
上記メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含むことができる。上記コネクタ２００６において上記複数のピンの個数及び配置は、上記データ格納システム２０００と上記外部ホストとの間の通信インターフェースによって変わることができる。例示的な実施形態において、上記データ格納システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインターフェースのうちいずれか１つによって外部ホストと通信することができる。例示的な実施形態において、上記データ格納システム２０００は、上記コネクタ２００６を介して外部ホストから供給される電源によって動作することができる。上記データ格納システム２０００は、上記外部ホストから供給される電源を上記コントローラ２００２及び上記半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含んでもよい。
【0317】
上記コントローラ２００２は、上記半導体パッケージ２００３にデータを記録するか、又は、上記半導体パッケージ２００３からデータを読み込むことができ、上記データ格納システム２０００の動作速度を改善することができる。
【0318】
上記ＤＲＡＭ２００４は、データ格納空間である上記半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリとすることができる。上記データ格納システム２０００に含まれる上記ＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、上記半導体パッケージ２００３に対する制御動作において仮にデータを格納するための空間を提供することもできる。上記データ格納システム２０００に上記ＤＲＡＭ２００４が含まれる場合、上記コントローラ２００２は、上記半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの他に、上記ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。
【0319】
上記半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。上記第１及び第２半導体パッケージ２００３ａ、２００３ｂはそれぞれ、複数の半導体チップ２２００を含む半導体パッケージとすることができる。上記半導体チップ２２００のそれぞれは、図１から図２２を参照して上述した実施形態のいずれかによる半導体装置を含むことができる。
【0320】
上記第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、上記半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、上記半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及び上記パッケージ基板２１００上で上記半導体チップ２２００と上記連結構造物２４００を覆うモールディング層２５００を含むことができる。
【0321】
上記パッケージ基板２１００は、パッケージ上部パッド２１３０を含む印刷回路基板とすることができる。それぞれの上記半導体チップ２２００は、入出力パッド２２１０を含むことができる。
【0322】
例示的な実施形態において、上記連結構造物２４００は、上記入出力パッド２２１０及び上記パッケージ上部パッド２１３０を電気的に連結するボンディングワイヤとすることができる。したがって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、上記半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に連結されることができ、上記パッケージ基板２１００の上記パッケージ上部パッド２１３０と電気的に連結されることができる。実施形態によれば、それぞれの上記第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、上記半導体チップ２２００は、ボンディングワイヤ方式の上記連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ，ＴＳＶ）を含む連結構造物によって互いに電気的に連結されてもよい。
【0323】
例示的な実施形態において、上記コントローラ２００２及び上記半導体チップ２２００は、一つのパッケージに含まれてもよい。例えば、上記メイン基板２００１とは異なる別途のインターポーザ基板に上記コントローラ２００２及び上記半導体チップ２２００が実装され、上記インターポーザ基板に形成される配線によって上記コントローラ２００２と上記半導体チップ２２００が互いに連結されてもよい。
【0324】
図２６は、本発明の例示的な実施形態による半導体パッケージを概略的に示した断面図である。図２６は、図２５の半導体パッケージ２００３の例示的な実施形態を説明し、図２５の半導体パッケージ２００３を切断線Ｖ－Ｖ’線に沿って切断した領域を概念的に示す。
【0325】
図２５及び図２６を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は、印刷回路基板とすることができる。パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０、パッケージ基板本体部２１２０の下面に配置されるか又は下面を介して露出する下部パッド２１２５、及びパッケージ基板本体部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に連結する内部配線２１３５を含むことができる。上部パッド２１３０は、連結構造物２４００と電気的に連結されることができる。下部パッド２１２５は、導電性連結部２８００を介してデータ格納システム２０００のメイン基板２０１０の配線パターン２００５に連結されることができる。
【0326】
半導体チップ２２００のそれぞれは、半導体基板３０１０及び半導体基板３０１０上に順次積層される第１構造物３１００及び第２構造物３２００を含むことができる。第１構造物３１００は、周辺配線３１１０を含む周辺回路領域を含むことができる。第２構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上の積層構造物３２１０、積層構造物３２１０を貫通するメモリチャネル構造物３２２０と分離構造物３２３０、メモリチャネル構造物３２２０と電気的に連結されるビットライン３２４０、及び積層構造物３２１０のワードラインＷＬと電気的に連結されるゲートコンタクトプラグ（図２ａの１０６）を含むことができる。上記第１構造物３１００は、図２４の上記第１構造物１１００Ｆを含むことができ、上記第２構造物３２００は、図２４の上記第２構造物１１００Ｓを含むことができる。
【0327】
上記半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０と電気的に連結され、第２構造物３２００内に延長される貫通配線３２４５を含むことができる。貫通配線３２４５は、積層構造物３２１０を貫通することができ、積層構造物３２１０の外側にさらに配置されることができる。
【0328】
上記半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０と電気的に連結され、第２構造物３２００内に延長される入出力連結配線３２６５、及び入出力連結配線３２６５と電気的に連結される入出力パッド（図２５の２２１０）をさらに含むことができる。
【0329】
図２６において、図面符号１で示される部分拡大部分は、図２５及び図２６の半導体チップ２２００が図２ａのような断面構造の部分拡大された部分を含むように変形可能なことを説明するためのものである。したがって、上記半導体チップ２２００のそれぞれは、図１から図２２を参照して上述した実施形態のいずれかによる半導体装置１を含むことができる。
【0330】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野において通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更せずに、他の具体的な形態で実施できることを理解可能であろう。そのため、以上で記述した実施形態には全ての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【0331】
１：半導体素子
ＭＣＡ：メモリセルアレイ領域
ＣＡ：連結領域（コンタクト領域、パッド領域）
ＬＳ：下部構造物
ＳＵＢ：基板
ＰＥＲＩ：周辺回路領域
ＳＳ：ソース構造物
ＵＳ：上部構造物
ＳＴ：複数の構造物
ＳＴ１：第１構造物
ＧＳ１：第１積層構造物（下部積層構造物）
ＧＬ１：第１ゲート層（＝下部ゲート層）
ＰＲ１ａ、ＰＲ１ｂ：下部パッドリセス領域
ＧＰ１ａ、ＧＰ１ｂ：下部ゲートパッド領域
ＢＲ１ａ、ＢＲ１ｂ：下部バッファリセス領域
ＰＣ１ａ、ＰＣ１ｂ：下部パッドキャッピングパターン
ＢＣ１ａ、ＢＣ１ｂ：下部バッファキャッピングパターン
ＳＴ２：第２構造物
ＧＳ２：第２積層構造物（中間積層構造物）
ＧＬ２：第２ゲート層（＝中間ゲート層）
ＰＲ２ａ、ＰＲ２ｂ：中間パッドリセス領域
ＢＲ２ａ、ＢＲ２ｂ：中間バッファリセス領域
ＰＣ２ａ、ＰＣ２ｂ：中間パッドキャッピングパターン
ＢＣ２ａ、ＢＣ２ｂ：中間バッファ絶縁パターン
ＳＴ３：第３構造物
ＧＳ３：第３積層構造物（上部積層構造物）
ＧＳ３ａ：第１上部積層構造物
ＧＳ３ｂ：第２上部積層構造物
ＧＬ３：第３ゲート層（＝上部ゲート層）
ＰＲ３ａ、ＰＲ３ｂ：上部パッドリセス領域
ＰＣ３ａ、ＰＣ３ｂ：上部パッドキャッピングパターン
ＩＳ：上部配線領域
ＧＣ：ゲートコンタクトプラグ
ＶＣ：垂直メモリ構造物
ＭＣＡ：メモリセルアレイ領域
ＣＡ：連結領域（コンタクト領域、パッド領域）
ＬＳ：下部構造物
ＳＵＢ：基板
ＰＥＲＩ：周辺回路領域
ＳＳ：ソース構造物
ＵＳ：上部構造物
ＳＴ：複数の構造物
ＳＴ１：第１構造物
ＧＳ１：第１積層構造物（下部積層構造物）
ＧＬ１：第１ゲート層（＝下部ゲート層）
ＰＲ１ａ、ＰＲ１ｂ：下部パッドリセス領域
ＧＰ１ａ、ＧＰ１ｂ：下部ゲートパッド領域
ＢＲ１ａ、ＢＲ１ｂ：下部バッファリセス領域
ＰＣ１ａ、ＰＣ１ｂ：下部パッドキャッピングパターン
ＢＣ１ａ、ＢＣ１ｂ：下部バッファキャッピングパターン
ＳＴ２：第２構造物
ＧＳ２：第２積層構造物（中間積層構造物）
ＧＬ２：第２ゲート層（＝中間ゲート層）
ＰＲ２ａ、ＰＲ２ｂ：中間パッドリセス領域
ＢＲ２ａ、ＢＲ２ｂ：中間バッファリセス領域
ＰＣ２ａ、ＰＣ２ｂ：中間パッドキャッピングパターン
ＢＣ２ａ、ＢＣ２ｂ：中間バッファ絶縁パターン
ＳＴ３：第３構造物
ＧＳ３：第３積層構造物（上部積層構造物）
ＧＳ３ａ：第１上部積層構造物
ＧＳ３ｂ：第２上部積層構造物
ＧＬ３：第３ゲート層（＝上部ゲート層）
ＰＲ３ａ、ＰＲ３ｂ：上部パッドリセス領域
ＰＣ３ａ、ＰＣ３ｂ：上部パッドキャッピングパターン
ＩＳ：上部配線領域
ＧＣ：ゲートコンタクトプラグ
ＶＣ：垂直メモリ構造物
【図1】
【図2a】
【図2b】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図4】
【図5a】
【図5b】
【図5c】
【図6a】
【図6b】
【図7】
【図8a】
【図8b】
【図9】
【図10】
【図11】
【図12】
【図13a】
【図13b】
【図13c】
【図14】
【図15】
【図16a】
【図16b】
【図17a】
【図17b】
【図18】
【図19】
【図20a】
【図20b】
【図20c】
【図21a】
【図21b】
【図22】
【図23a】
【図23b】
【図23c】
【図24】
【図25】
【図26】