特開 2024-32949 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024032949

(43)【公開日】2024-03-12

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240305BHJP

   H01L 29/78 20060101ALI20240305BHJP

   H01L 21/265 20060101ALI20240305BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 653A

H01L29/78 652J

H01L29/78 652H

H01L29/78 652M

H01L29/78 652Q

H01L29/78 658E

H01L21/265 R

H01L21/265 V

H01L29/78 652F

【審査請求】有

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2024014525

(22)【出願日】2024-02-02

(62)【分割の表示】P 2019182238の分割

【原出願日】2019-10-02

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】佐藤 真知子

(72)【発明者】

【氏名】下村 彰宏

(57)【要約】

【課題】半導体装置の面積の縮小を図る。
【解決手段】半導体装置は、半導体基材ＳＢの上に配置された第１導電型の第１不純物領域と、第１不純物領域上に配置された第２導電型の第２不純物領域とを有する。さらに、半導体装置は第２不純物領域から第１不純物領域に亘って形成される第１のゲートトレンチＧＴと第２のゲートトレンチＧＴを有する。第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとの間であって、第１不純物領域の内部には、底部の深さが第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとのそれぞれの底部の深さよりも深い第２導電型であるコラム領域ＣＲが形成される。さらに、半導体装置は第１のゲートトレンチＧＴの底部を覆い第１不純物領域に形成された第１導電型の第３不純物領域が形成される。第３不純物領域は第１のゲートトレンチＧＴとコラム領域ＣＲの間に配置される。
【選択図】図３

【特許請求の範囲】

【請求項1】

以下の工程を含む半導体装置の製造方法：
（ａ）半導体基材を準備する工程；
（ｂ）前記（ａ）工程の後、前記半導体基材上に、第１不純物領域を形成する工程；
（ｃ）前記（ｂ）工程の後、前記第１不純物領域に、第１ゲートトレンチと第２ゲートトレンチとを形成する工程；
（ｄ）前記（ｃ）工程の後、断面視において前記第１ゲートトレンチおよび前記第２ゲートトレンチのそれぞれの底部を覆うように、前記第１不純物領域に、第２不純物領域を形成する工程；
（ｅ）前記（ｄ）工程の後、前記第１ゲートトレンチおよび前記第２ゲートトレンチのそれぞれの内壁上に、ゲート絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記第１ゲートトレンチおよび前記第２ゲートトレンチのそれぞれの内部に、前記ゲート絶縁膜を介してゲート電極を形成する工程；
（ｇ）前記（ｆ）工程の後、前記第１不純物領域のうちの前記第１ゲートトレンチと前記第２ゲートトレンチとの間に位置する領域に、第３不純物領域とソース領域とを形成する工程；
（ｈ）前記（ｇ）工程の後、断面視において、その底部が前記第１ゲートトレンチおよび前記第２ゲートトレンチのそれぞれの前記底部よりも深い位置に位置するように、かつ、前記第２不純物領域が前記第１ゲートトレンチおよび前記第２ゲートトレンチのそれぞれとコラム領域との間に位置するように、前記第１不純物領域に、かつ、前記第３不純物領域のそれぞれの下方に、前記コラム領域を形成する工程、
ここで、
前記第１不純物領域、前記第２不純物領域、および前記ソース領域のそれぞれは、第１導電型の不純物領域であり、
前記第３不純物領域および前記コラム領域のそれぞれは、前記第１導電型とは異なる第２導電型の不純物領域であり、
前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度より高く、
前記（ｈ）工程では、断面視において、前記コラム領域が前記第１ゲートトレンチおよび前記第２ゲートトレンチのそれぞれの直下に位置する部分を有するように、かつ、前記第２不純物領域の底面が前記第１不純物領域と接するように、前記コラム領域を形成する。

【請求項2】

請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程では、エピタキシャル成長法によって前記第１不純物領域を形成する、半導体装置の製造方法。

【請求項3】

請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第２不純物領域が前記第１ゲートトレンチおよび前記第２ゲートトレンチのそれぞれの底面と前記底面に繋がる側面と接するように、前記第２不純物領域を形成する、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、例えば、パワーＭＯＳ半導体素子を備えた半導体装置の製造方法に好適に利用できるものである。

【背景技術】

【0002】

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子において、耐圧を向上させるための構造として、スーパージャンクション（super-junction：ＳＪ）と称されるＰＮ接合の構造がある。例えばｎ型のＭＯＳＦＥＴの場合、ｎ型のドリフト領域内にｐ型のコラム領域ＣＲを交互に配置することで、ｐ型のコラム領域ＣＲの周囲を空乏化させ、耐圧を向上させることができる。

【0003】

このようなＳＪ構造でオン抵抗を低くする場合、ゲートトレンチＧＴのピッチの縮小が必要となる。図２は比較例の課題を示すための断面図である。ゲートトレンチＧＴピッチを縮小することにより、コラム領域ＣＲがゲートトレンチＧＴと接し、電流経路を阻害する。これにより、オン抵抗が上昇する。

【0004】

このコラム領域ＣＲの形成方法としては、イオン注入が用いられる。しかし、イオン注入マスクの微細化には限界があり、また、イオン注入された不純物はその後の熱処理により拡散するためコラム領域ＣＲがゲートトレンチＧＴに接しないように対策する必要がある。

【0005】

特許文献１には、ｎ型のＭＯＳＦＥＴの場合、ｎ型のドリフト領域内にｐ型のコラム領域ＣＲを２次元的に配置することで、ｐ型のコラム領域ＣＲの周囲を空乏化させ、耐圧を向上できることが記載されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１０－０１６３０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

課題は、ゲートトレンチのピッチを縮小することにより、コラム領域の横方向に広がった部分がゲートトレンチと接してしまい、電流経路を阻害することである。すなわち、半導体装置の特性向上の観点から、改善の余地がある。

【0008】

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

一実施の形態に係る半導体装置は、半導体基材と、半導体基材上に形成された第１導電型の第１不純物領域と、第１不純物領域上に形成された第２導電型の第２不純物領域と、第２不純物領域から前記第１不純物領域に亘って形成された第１のゲートトレンチおよび第２のゲートトレンチと、第１のゲートトレンチと第２のゲートトレンチのそれぞれの内部に、ゲート絶縁膜を介して形成されたゲート電極と、第１のゲートトレンチと第２のゲートトレンチの間において第１不純物領域の内部に形成され、その底部の深さが第１のゲートトレンチと第２のゲートトレンチの底部の深さよりも深い第２導電型であるコラム領域と、第１のゲートトレンチの底部を覆い第１不純物領域に形成された第１導電型の第３不純物領域と、を有し、第３不純物領域は第１のゲートトレンチとコラム領域との間に形成されるものである。

【0010】

実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基材を準備する。半導体基材上に、エピタキシャル成長法によって、第１導電型の第１不純物領域（ドリフト領域）を形成する。第１不純物領域の内部に亘って第１のゲートトレンチと第２のゲートトレンチとを形成する。イオン注入を行い、第１のゲートトレンチの底部を覆う第１不純物領域に第１導電型の第３不純物領域（コラム制御領域）を形成する。第１のゲートトレンチと第２のゲートトレンチのそれぞれの内壁上に、ゲート絶縁膜を形成する。第１のゲートトレンチと第２のゲートトレンチのそれぞれの内部に、ゲート絶縁膜を介してゲート電極を埋め込む。第１不純物領域の下方に、第１不純物領域を残し、第２導電型の第２不純物領域（ベース領域）と第１導電型のソース領域をこの順に形成する。第１のゲートトレンチと第２のゲートトレンチとの間における第１不純物領域の内部に、イオン注入によって、その底部の深さが第１のゲートトレンチと第２のゲートトレンチとのそれぞれの底部の深さよりも深い第２導電型のコラム領域を形成する。

【発明の効果】

【0011】

実施の形態に係る半導体装置の製造方法によれば、半導体装置の特性を向上できる。

【図面の簡単な説明】

【0012】

【図1】図１は、実施の形態１に係る半導体チップの平面図である。

【図2】図２は、比較例に係る半導体装置を説明するための部分断面図である。

【図3】図３は、実施の形態１に係る半導体装置の部分断面図である。

【図4】図４は、実施の形態１において、半導体装置の製造方法の一工程を示す部分断面図である。

【図5】図５は、実施の形態１において、図４に示す工程の後に行われる工程を示す部分断面図である。

【図6】図６は、実施の形態１において、図５に示す工程の後に行われる工程を示す部分断面図である。

【図7】図７は、実施の形態１において、図６に示す工程の後に行われる工程を示す部分断面図である。

【図8】図８は、実施の形態１において、図７に示す工程の後に行われる工程を示す部分断面図である。

【図9】図９は、実施の形態１において、図８に示す工程の後に行われる工程を示す部分断面図である。

【図10】図１０は、実施の形態１において、図９に示す工程の後に行われる工程を示す部分断面図である。

【図11】図１１は、実施の形態１に係る半導体装置の部分平面図である。

【図12】図１２は、実施の形態１に係る半導体装置の部分平面図の変形例である。

【図13】図１３は、実施の形態１に係る半導体装置の部分平面図の変形例である。

【図14】図１４は、実施の形態２に係る半導体装置の部分断面図である。

【図15】図１５は、実施の形態２において、半導体装置の製造方法の一工程を示す部分断面図である。

【図16】図１６は、実施の形態２において、図１５に示す工程の後に行われる工程を示す部分断面図である。

【図17】図１７は、実施の形態２において、図１６に示す工程の後に行われる工程を示す部分断面図である。

【図18】図１８は、実施の形態２において、図１７に示す工程の後に行われる工程を示す部分断面図である。

【図19】図１９は、実施の形態２において、図１８に示す工程の後に行われる工程を示す部分断面図である。

【図20】図２０は、実施の形態２において、図１９に示す工程の後に行われる工程を示す部分断面図である。

【図21】図２１は、実施の形態２において、図２０に示す工程の後に行われる工程を示す部分断面図である。

【図22】図２２は、実施の形態２において、図２１に示す工程の後に行われる工程を示す部分断面図である。

【発明を実施するための形態】

【0013】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0014】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0015】

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

【0016】

（実施の形態１）
実施の形態１の半導体装置は、半導体チップに形成されたパワーＭＯＳＦＥＴを含む。パワーＭＯＳＦＥＴは、ソース、ドレインおよびゲートを有する。

【0017】

＜関連技術＞
まず、関連技術におけるパワーＭＯＳＦＥＴを有する半導体装置について説明する。ここで、関連技術とは、本願発明者が検討した技術であり、公知技術を意味するものではない。

【0018】

図２は、関連技術における半導体装置ＳＤＶ（図１参照）の部分断面図である。

【0019】

図２に示すように、ｎ型のドリフト領域ＤＲＲ内にｐ型のコラム領域ＣＲを２次元的に配置することで、ｐ型のコラム領域ＣＲの周囲を空乏化させて耐圧を向上させている。

【0020】

半導体基材ＳＢの上には、第１導電型の第１不純物領域（ドリフト領域ＤＲＲ）が配置される。第１不純物領域（ドリフト領域ＤＲＲ）上には、第２導電型の第２不純物領域（ベース領域ＢＲ）と、第２不純物領域（ベース領域ＢＲ）から第１不純物領域（ドリフト領域ＤＲＲ）に亘って形成される第１のゲートトレンチＧＴと第２のゲートトレンチＧＴが配置されている。第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとのそれぞれの内部に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥが配置される。第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとの間に、第１不純物領域（ドリフト領域ＤＲＲ）の内部に形成され、その底部の深さが複数のゲートトレンチＧＴの底部の深さよりも深い第２導電型であるコラム領域ＣＲが配置される。以下、複数のゲートトレンチＧＴは、互いに同様の構成のため、主として、１つのゲートトレンチＧＴについてのみ説明する。

【0021】

オン抵抗を低くする手段として、ゲートトレンチＧＴのピッチを縮小することが考えられる。しかし、ゲートトレンチＧＴのピッチを縮小すると、コラム領域ＣＲがゲートトレンチＧＴと接し、電流経路を阻害する。これにより、オン抵抗が上昇する。

【0022】

本発明者の検討によれば、関連技術の半導体装置には、改善の余地が有ることが判明した。以下では、この改善の余地について説明する。

【0023】

＜半導体装置の構造＞
実施の形態１に係る半導体装置の一例についてその断面構造を説明する。図３に示すように、半導体装置では、ゲートトレンチＧＴ近傍にコラム制御領域ＣＳＲを配置する。

【0024】

半導体基材ＳＢの上には、第１導電型の第１不純物領域（ドリフト領域ＤＲＲ）が配置される。第１不純物領域（ドリフト領域ＤＲＲ）上には、第２導電型の第２不純物領域（ベース領域ＢＲ）と、第２不純物領域（ベース領域ＢＲ）から第１不純物領域（ドリフト領域ＤＲＲ）に亘って形成された第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとが配置される。第１のゲートトレンチＧＴと第２のゲートトレンチＧＴのそれぞれの内部に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥが配置される。第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとの間において、第１不純物領域（ドリフト領域ＤＲＲ）の内部に形成され、その底部の深さが第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとのそれぞれの底部の深さよりも深い第２導電型であるコラム領域ＣＲが配置される。第１のゲートトレンチＧＴの底部を覆い第１不純物領域（ドリフト領域ＤＲＲ）に形成された第１導電型の第３不純物領域（コラム制御領域ＣＳＲ）が配置される。第３不純物領域（コラム制御領域ＣＳＲ）は第１のゲートトレンチＧＴとコラム領域ＣＲの間に配置される。第３不純物領域（コラム制御領域ＣＳＲ）は第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとのそれぞれの底面およびそれらの底面に繋がる側面に接している。また、第３不純物領域（コラム制御領域ＣＳＲ）の底面は第１不純物領域（ドリフト領域ＤＲＲ）に接している。

【0025】

第３不純物領域（コラム制御領域ＣＳＲ）の不純物濃度は、第１不純物領域（ドリフト領域ＤＲＲ）の不純物濃度より高い。

【0026】

また、コラム領域ＣＲは、平面視において第３不純物領域（コラム制御領域ＣＳＲ）と重なっている。

【0027】

図１は、実施の形態１に係る半導体装置ＳＤＶの平面図である。図１に示すように、半導体装置ＳＤＶは、シリコン（Ｓｉ）の単結晶を用いた半導体基板ＳＵＢ（図３参照）を有している。さらに、半導体基板ＳＵＢは、ＭＯＳＦＥＴを有する素子領域ＳＡと、素子領域ＳＡの外側に位置する外周領域ＯＡを有している。素子領域ＳＡの上面にはソース電極が設けられる。外周領域ＯＡの一部の上面にはゲート配線ＬＧが配置され、ゲート配線ＬＧは外周領域ＯＡの一部の上面に配置されたゲート電極ＧＥに接続される。半導体基板ＳＵＢの裏面にはドレイン電極ＤＥが設けられる。図１の素子領域ＳＡに示すＡ―Ａ断面が図３となる。

【0028】

次に、上述した半導体装置の製造方法の一例について説明する。まず、例えば、シリコン（Ｓｉ）の単結晶からなる半導体基材ＳＢが用意される。半導体基材ＳＢは、例えば、リン（Ｐ）やヒ素（Ａｓ）がドープされた半導体基材である。半導体基材ＳＢの不純物濃度は、例えば、１×１０^１９～１×１０^２０／ｃｍ^３程度である。次に、図４に示すように、半導体基材ＳＢ上に、エピタキシャル成長法によって、第１導電型の第１不純物領域（ドリフト領域ＤＲＲ）が形成される。第１不純物領域（ドリフト領域ＤＲＲ）は、例えば、リン（Ｐ）またはヒ素（Ａｓ）等をドープしながらシリコンをエピタキシャル成長させる。第１不純物領域（ドリフト領域ＤＲＲ）の不純物濃度は、例えば、１×１０^１６～１×１０^１７／ｃｍ^３程度である。

【0029】

次に、図５に示すように、フォトリソグラフィとシリコンエッチングにより、第１不純物領域（ドリフト領域ＤＲＲ）の内部に亘って複数のゲートトレンチＧＴが形成される。

【0030】

次に、図６に示すように、イオン注入により、ゲートトレンチＧＴの底部を覆うように、第１不純物領域に第１導電型の第３不純物領域（コラム制御領域ＣＳＲ）を形成する。第３不純物領域は、例えば、ヒ素（Ａｓ）またはリン（Ｐ）のイオン注入により形成する。ここで、イオン注入の角度は適宜選択可能である。イオン注入の角度、すなわち、垂線からの角度（Ｔｉｌｔ角度）は、例えば０～４５度である。特に、垂線からの角度が０～２３度であることによって、効率的にゲートトレンチＧＴ底部にコラム制御領域ＣＳＲを形成できる。イオン種がヒ素の場合、注入エネルギーは、例えば、５～２００ｋｅＶである。特に、注入エネルギーが２０～６０ｋｅＶであることによって、効率的にゲートトレンチＧＴ近傍にコラム制御領域ＣＳＲを形成することができる。また、イオン種がリンの場合、注入エネルギーは５～１００ｋｅＶである。特に、リンの注入エネルギーが５～３０ｋｅＶであることによって、効率的にゲートトレンチＧＴ近傍にコラム制御領域ＣＳＲを形成することができる。第３不純物領域（コラム制御領域ＣＳＲ）の不純物濃度は、例えば、１×１０^１６～１×１０^１７／ｃｍ^３程度である。イオン注入の後、フッ酸等のウェットエッチングを行い、注入ダメージ層を除去する。

【0031】

次に、図７に示すように、複数のゲートトレンチＧＴのそれぞれの内壁上に、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの形成は、例えば熱酸化により行う。この熱酸化により形成される熱酸化膜はトレンチ上部の半導体基板上にも形成される。

【0032】

次に、図８に示すように、複数のゲートトレンチＧＴのそれぞれの内部に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを埋め込む。例えばＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン層を形成し、ゲートトレンチＧＴ内にこのポリシリコン層を埋め込む。続いて、ドライエッチング等により、半導体基板ＳＵＢ上にあるポリシリコン層を除去する。

【0033】

次に、図９に示すように、第１不純物領域（ドリフト領域ＤＲＲ）の下方に第１不純物領域を残し、上方側に第２導電型の第２不純物領域（ベース領域ＢＲ）と第１導電型のソース領域ＳＲとをこの順に形成する。第２不純物領域（ベース領域ＢＲ）は、フォトリソグラフィを行い、例えばボロン（Ｂ）または二フッ化ヒ素（ＢＦ_２）のイオン注入により形成する。第２不純物領域（ベース領域ＢＲ）の不純物濃度は、例えば、１×１０^１６～１×１０^１７／ｃｍ^３程度である。ソース領域ＳＲは、フォトリソグラフィを行い、例えばヒ素（Ａｓ）やリン（Ｐ）のイオン注入により形成する。ソース領域ＳＲの不純物濃度は、例えば、１×１０^２０～１×１０^２１／ｃｍ^３程度である。

【0034】

次に、図１０に示すように、第１のゲートゲートトレンチＧＴと第２のゲートトレンチＧＴとの間における第１不純物領域の内部に、イオン注入によって、その底部の深さが第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとのそれぞれの底部の深さよりも深い第２導電型であるコラム領域ＣＲを形成する。コラム領域ＣＲは、フォトリソグラフィを行い、例えば、ボロン（Ｂ）または二フッ化ヒ素（ＢＦ_２）のイオン注入により形成する。ここで、このイオン注入は、複数回に分けて、それぞれエネルギーまたはドーズ量などを変更して行ってもよい。コラム領域ＣＲの不純物濃度は、例えば、１×１０^１６～１×１０^１７／ｃｍ^３程度である。

【0035】

次に、図３に示すように、層間絶縁膜ＩＦを形成する。層間絶縁膜ＩＦは、例えばＣＶＤ法によりＢＰＳＧ（Boron Phosphorous Silicon Glass）またはプラズマ酸化膜などの絶縁膜を堆積して形成する。次に、ソースコンタクトＳＣＴを形成する。ソースコンタクトＳＣＴは、フォトリソグラフィを行い、層間絶縁膜ＩＦをドライエッチングして形成する。次に、コンタクト領域ＢＤＲを形成する。コンタクト領域ＢＤＲは、ソースコンタクトＳＣＴを介して、例えばボロン（Ｂ）または二フッ化ヒ素（ＢＦ_２）のイオン注入により形成する。コンタクト領域ＢＤＲの不純物濃度は、例えば、５×１０^１８～１×１０^２０／ｃｍ^３程度である。当該不純物濃度の最適な範囲は、例えば、１×１０^１９～５×１０^１９／ｃｍ^３程度である。なお、層間絶縁膜ＩＦのドライエッチングに続いて、半導体基板ＳＵＢのドライエッチングを行ってもよい。この場合は、ソース領域ＳＲを貫通し、第２不純物領域（ベース領域ＢＲ）に達するように形成される。次に、ソースコンタクトプラグを形成する。ソースコンタクトプラグは、ソースコンタクトＳＣＴ内に、例えばＣＶＤ法によりチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを形成後、タングステン（Ｗ）膜を埋め込み、層間絶縁膜ＩＦ上のタングステン膜をＣＭＰ（Chemical Mechanical Polishing）で除去して形成する。次に、ソース配線ＬＳを形成する。ソース配線ＬＳは、例えば、スパッタ法で層間絶縁膜ＩＦ上にアルミニウム（Ａｌ）膜を形成し、フォトリソグラフィ、ドライエッチングでアルミニウム膜をパターニングして形成する。この後、ドレイン電極ＤＥを形成する。ドレイン電極ＤＥは、半導体装置ＳＤＶの厚さを所定の厚さに研削し、裏面に、例えばスパッタ法でチタン－ニッケル－銀（Ｔｉ－Ｎｉ－Ａｇ）等の層を形成する。

【0036】

図１１に、図１の素子領域ＳＡの部分平面図を示す。図１１では、ゲートトレンチＧＴと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、ソースコンタクトＳＣＴと、コラム領域ＣＲとの配置を図示している。ゲートトレンチＧＴは、素子領域ＳＡ内においてストライプ状に形成されている。ソースコンタクトＳＣＴは、互いに離間されたゲートトレンチＧＴ間の中央に配置され、ストライプ状に形成されている。コラム領域ＣＲは、互いに離間されたゲートトレンチＧＴ間の中央、つまりソースコンタクトＳＣＴの下部に配置されている。また、コラム領域ＣＲの平面形状は円形もしくは四角形のドットであり、複数のコラム領域ＣＲのそれぞれは、互いに離間して配置されている。図１１では、コラム領域ＣＲは、四角形のドットで示しているが、千鳥配置されている場合もある（図１２参照）。またドットの配置は正方配置だけでなく、ゲートトレンチＧＴと平行したストライプ状に形成されている場合もある（図１３参照）。

【0037】

実施の形態１の効果について説明する。比較のために、比較例について説明する。図２に示す比較例に係る半導体装置ＳＤＶでは、ゲートトレンチＧＴピッチを縮小することにより、コラム領域ＣＲがゲートトレンチＧＴと接し、電流経路を阻害する。このように、比較例ではゲートトレンチＧＴピッチの縮小に起因して電流経路を阻害され、半導体装置の性能が低下するという改善の余地がある。

【0038】

比較例に係る半導体装置ＳＤＶに対して、上述した半導体装置ＳＤＶでは、ゲートトレンチＧＴの底部を覆う第１不純物領域に第１導電型の第３不純物領域（コラム制御領域ＣＳＲ）を形成しており、平面視において、コラム領域ＣＲは、第３不純物領域（コラム制御領域ＣＳＲ）と重なっているため、ゲートトレンチＧＴピッチを縮小しても、コラム領域ＣＲがゲートトレンチＧＴと接することなく、電流経路を阻害することがない。このため、ゲートトレンチＧＴピッチを縮小することができ、チップ面積を縮小できる。

【0039】

また、第１不純物領域（ドリフト領域ＤＲＲ）の一部がより不純物濃度の高い第３不純物領域（コラム制御領域ＣＳＲ）になるため、抵抗値が下がる効果もあり、オン抵抗も小さくすることができる。

【0040】

（実施の形態２）
実施の形態１では、ゲートトレンチＧＴ形成後に第３不純物領域（コラム制御領域ＣＳＲ）を形成する場合について説明した（図３参照）。ここでは、ゲートトレンチＧＴ形成前にコラム制御領域ＣＳＲを形成しておき、ゲートトレンチＧＴ形成時にゲートトレンチＧＴ底部がコラム制御領域ＣＳＲに達する様にゲートトレンチＧＴを形成する場合について説明する（図１６～図１７参照）。

【0041】

実施の形態２に係る半導体装置ＳＤＶの一例についてその断面構造について説明する。図１４に示すように、ゲートトレンチＧＴの底部を覆い多段構造のｎ^－型のコラム制御領域ＣＳＲをゲートトレンチＧＴとコラム領域ＣＲとの間に配置する。

【0042】

半導体基材ＳＢ上には、第１導電型の第１不純物領域（ドリフト領域ＤＲＲ）が配置される。第１不純物領域（ドリフト領域ＤＲＲ）上には、第２導電型の第２不純物領域（ベース領域ＢＲ）と、第２不純物領域（ベース領域ＢＲ）から前記第１不純物領域（ドリフト領域ＤＲＲ）に亘って形成される第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとが配置される。第１のゲートトレンチＧＴと前記第２のゲートトレンチＧＴとのそれぞれの内部に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥが配置される。第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとの間において第１不純物領域（ドリフト領域ＤＲＲ）の内部に形成され、その底部の深さが第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとのそれぞれの底部の深さよりも深い第２導電型であるコラム領域ＣＲが配置される。第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとのそれぞれの底部を覆い第１不純物領域（ドリフト領域ＤＲＲ）に形成された第１導電型の第３不純物領域（コラム制御領域ＣＳＲ）が配置される。第３不純物領域（コラム制御領域ＣＳＲ）はゲートトレンチＧＴとコラム領域ＣＲとの間に配置される。第３不純物領域（コラム制御領域ＣＳＲ）は前記半導体基材ＳＢに向かって延びる多段構造である。第３不純物領域（コラム制御領域ＣＳＲ）は第１のゲートトレンチＧＴと第２のゲートトレンチＧＴとのそれぞれの底面およびそれらの底面に繋がる側面に接している。また、第３不純物領域（コラム制御領域ＣＳＲ）の底面は第１不純物領域（ドリフト領域ＤＲＲ）に接している。

【0043】

第３不純物領域（コラム制御領域ＣＳＲ）の不純物濃度は、第１不純物領域（ドリフト領域ＤＲＲ）の不純物濃度より高い。

【0044】

また、コラム領域ＣＲは、平面視において第３不純物領域（コラム制御領域ＣＳＲ）と重なっている。

【0045】

図１は、実施の形態１に係る半導体装置ＳＤＶの平面図である。図１に示すように、半導体装置ＳＤＶは、シリコン（Ｓｉ）等の単結晶を用いた半導体基板ＳＵＢ（図１４参照）を有している。さらに、半導体基板ＳＵＢは、ＭＯＳＦＥＴを有する素子領域ＳＡと、素子領域ＳＡの外側に位置する外周領域ＯＡを有している。素子領域ＳＡの上面にはソース電極が設けられる。外周領域ＯＡの一部の上面にはゲート配線ＬＧが配置され、ゲート配線ＬＧは外周領域ＯＡの一部の上面に配置されたゲート電極ＧＥに接続される。半導体基板ＳＵＢの裏面にはドレイン電極ＤＥが設けられる。図１の素子領域ＳＡに示すＡ―Ａ断面が図１４となる。

【0046】

次に、上述した半導体装置の製造方法の一例について簡単に説明する。まず、シリコン（Ｓｉ）等の単結晶等からなる半導体基材ＳＢが用意される。半導体基材ＳＢは、例えばリン（Ｐ）またはヒ素（Ａｓ）等がドープされ、不純物濃度は、例えば、１×１０^１９～１×１０^２０／ｃｍ^３程度である。次に、図１５に示すように、前記半導体基材ＳＢ上に、エピタキシャル成長法によって、第１導電型の第１不純物領域（ドリフト領域ＤＲＲ）が形成される。例えばリン（Ｐ）またはヒ素（Ａｓ）等をドープしながらシリコンをエピタキシャル成長させる。第１不純物領域（ドリフト領域ＤＲＲ）の不純物濃度は、例えば、１×１０^１６～１×１０^１７／ｃｍ^３程度である。

【0047】

次に、図１６に示すように、第１不純物領域（ドリフト領域ＤＲＲ）の内部に、イオン注入によって、第１導電型の複数の第３不純物領域（コラム制御領域ＣＳＲ）を形成する。第３不純物領域（コラム制御領域ＣＳＲ）は、フォトリソグラフィを行い、例えばリン（Ｐ）またはヒ素（Ａｓ）のイオン注入により形成する。イオン注入は、複数回に分けて、それぞれエネルギーまたはドーズ量などを変更して行ってもよい。イオン注入の角度、すなわち、垂線からの注入角度（Ｔｉｌｔ角度）は０～１０度が好適である。第３不純物領域（コラム制御領域ＣＳＲ）の不純物濃度は、例えば、１×１０^１６～１×１０^１７／ｃｍ^３程度である。

【0048】

次に、図１７に示すように、フォトリソグラフィとシリコンエッチングにより第１不純物領域（ドリフト領域ＤＲＲ）に複数の第３不純物領域（コラム制御領域ＣＳＲ）に達する複数のゲートトレンチＧＴを形成する。

【0049】

次に、図１８に示すように、複数のゲートトレンチＧＴのそれぞれの内壁上に、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの形成は、例えば熱酸化により行う。この熱酸化により形成される熱酸化膜はトレンチ上部の半導体基板上にも形成される。

【0050】

次に、図１９に示すように、複数のゲートトレンチＧＴのそれぞれの内部に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを埋め込む。ゲート電極ＧＥは、例えば、ＣＶＤ法によりポリシリコン層を形成し、ゲートトレンチＧＴ内にこのポリシリコン層を埋め込むことにより形成される。続いて、ドライエッチング等により、半導体基板ＳＵＢ上にあるポリシリコン層を除去する。

【0051】

次に、図２０に示すように、前記第１不純物領域（ドリフト領域ＤＲＲ）内の下方に第１不純物領域（ドリフト領域ＤＲＲ）を残し、前記第１不純物領域内の上方に第２導電型の第２不純物領域（ベース領域ＢＲ）を形成する。第２不純物領域（ベース領域ＢＲ）は、フォトリソグラフィを行い、例えばボロン（Ｂ）または二フッ化ヒ素（ＢＦ_２）のイオン注入により形成する。第２不純物領域（ベース領域ＢＲ）の不純物濃度は、例えば、１×１０^１６～１×１０^１７／ｃｍ^３程度である。

【0052】

次に、図２１に示すように、第２不純物領域（ベース領域ＢＲ）上に第１導電型のソース領域ＳＲを形成する。ソース領域ＳＲは、フォトリソグラフィを行い、例えばヒ素（Ａｓ）またはリン（Ｐ）のイオン注入により形成する。ソース領域ＳＲの不純物濃度は、例えば、１×１０^２０～１×１０^２１／ｃｍ^３程度である。

【0053】

この後、図２２に示すように、複数のゲートトレンチＧＴのそれぞれの間における第１不純物領域の内部に、イオン注入によって、その底部の深さが前記複数のゲートトレンチＧＴの底部の深さよりも深い第２導電型である複数のコラム領域ＣＲを形成する。コラム領域ＣＲは、フォトリソグラフィを行い、例えばボロン（Ｂ）または二フッ化ヒ素（ＢＦ_２）のイオン注入により形成する。ここで、このイオン注入は、複数回に分けて、それぞれエネルギーまたはドーズ量などを変更して行ってもよい。コラム領域ＣＲの不純物濃度は、例えば、１×１０^１６～１×１０^１７／ｃｍ^３程度である。

【0054】

次に、図１４に示すように、層間絶縁膜ＩＦを形成する。層間絶縁膜ＩＦは、例えばＣＶＤ法によりＢＰＳＧまたはプラズマ酸化膜の絶縁膜を堆積して形成する。次に、ソースコンタクトＳＣＴを形成する。ソースコンタクトＳＣＴは、フォトリソグラフィを行い、層間絶縁膜ＩＦをドライエッチングして形成する。次に、コンタクト領域ＢＤＲを形成する。コンタクト領域ＢＤＲは、ソースコンタクトＳＣＴを介して、例えばボロン（Ｂ）または二フッ化ヒ素（ＢＦ_２）のイオン注入により形成する。コンタクト領域ＢＤＲの不純物濃度は、例えば、５×１０^１８～１×１０^２０／ｃｍ^３程度である。当該不純物濃度の最適な範囲は、例えば、１×１０^１９～５×１０^１９／ｃｍ^３程度である。なお、層間絶縁膜ＩＦのドライエッチングに続いて、半導体基板ＳＵＢのドライエッチングを行ってもよい。この場合は、ソース領域ＳＲを貫通し、第２不純物領域（ベース領域ＢＲ）に達すように形成される。次に、ソースコンタクトプラグを形成する。ソースコンタクトプラグは、ソースコンタクトＳＣＴに、例えばＣＶＤ法によりチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを形成後、タングステン（Ｗ）膜を埋め込み、層間絶縁膜ＩＦ上のタングステン膜をＣＭＰで除去して形成する。次に、ソース配線ＬＳを形成する。ソース配線ＬＳは、例えば、スパッタ法で層間絶縁膜ＩＦ上にアルミニウム（Ａｌ）膜を形成し、フォトリソグラフィ、ドライエッチングでアルミニウム膜をパターニングして形成する。この後、ドレイン電極ＤＥを形成する。ドレイン電極ＤＥは、半導体装置ＳＤＶの厚さを所定の厚さに研削し、裏面に、例えばスパッタ法でチタン－ニッケル－銀（Ｔｉ－Ｎｉ－Ａｇ）等の層を形成する。

【0055】

図１１に図１の素子領域ＳＡの部分平面図を示す。図１１では、ゲートトレンチＧＴと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、ソースコンタクトＳＣＴと、コラム領域ＣＲの配置を図示している。ゲートトレンチＧＴは、素子領域ＳＡ内においてストライプ状に形成されている。ソースコンタクトＳＣＴは、互いに離間されたゲートトレンチＧＴ間の中央に配置され、ストライプ状に形成されている。コラム領域ＣＲは、互いに離間されたゲートトレンチＧＴ間の中央、つまりソースコンタクトＳＣＴの下部に配置される。また、コラム領域ＣＲの平面形状は円形もしくは四角形のドットであり、複数のコラム領域ＣＲのそれぞれは、互いに離間して配置されている。図１１では、コラム領域ＣＲは、四角形のドットで示しているが、千鳥配置されている場合もある（図１２参照）。またドットの配置は正方配置だけでなく、ゲートトレンチＧＴと平行したストライプ状に形成されている場合もある（図１３参照）。

【0056】

実施の形態２の効果について説明する。比較のために、比較例について説明する。図２に示す比較例に係る半導体装置ＳＤＶでは、ゲートトレンチＧＴピッチを縮小することにより、コラム領域ＣＲがゲートトレンチＧＴと接し、電流経路を阻害する。

【0057】

比較例に係る半導体装置ＳＤＶに対して、上述した半導体装置ＳＤＶでは、ゲートトレンチＧＴの底部を覆う第１不純物領域（ドリフト領域ＤＲＲ）に第１導電型の第３不純物領域（コラム制御領域ＣＳＲ）を形成しているため、ゲートトレンチＧＴピッチを縮小しても、コラム領域ＣＲがゲートトレンチＧＴと接することなく、電流経路を阻害することがない。このため、ゲートトレンチＧＴピッチを縮小することができ、チップ面積を縮小することができる。

【0058】

（実施の形態３）
実施の形態３は、実施の形態１と実施の形態２との変形例である。本実施の形態３の半導体装置の部分平面図は、実施の形態１での説明に用いた図１２に示す構造と同様である。また、ゲートトレンチＧＴはストライプ状である。ソースコンタクトＳＣＴは、互いに離間されたトレンチ間の中央に配置され、ストライプ状である。コラム領域ＣＲは、互いに離間されたゲートトレンチＧＴ間の中央、つまりソースコンタクトＳＣＴの下部に配置され、ストライプ状である。断面図は図３あるいは図１４と同じである。ゲートトレンチＧＴは、半導体基板ＳＵＢの主表面から裏面に向かって、ソース領域ＳＲおよびベース領域ＢＲを貫通し、コラム領域ＣＲを経て、ドリフト領域ＤＲＲに達するように形成されている。コラム制御領域ＣＳＲの不純物濃度はドリフト領域ＤＲＲの不純物濃度より高い。コラム制御領域ＣＳＲはコラム領域ＣＲと接している。実施の形態３に係るストライプ状のコラム領域ＣＲであっても、コラム制御領域ＣＳＲにより、ゲートトレンチＧＴとの接触を防ぐことができる。また、ドリフト領域ＤＲＲの一部が、より不純物濃度の高いコラム制御領域ＣＳＲになるため、抵抗値が下がる効果もあり、オン抵抗も小さくすることができる。

【0059】

（実施の形態４）
実施の形態４は、実施の形態１と実施の形態２との変形例である。本実施の形態４の半導体装置の部分平面図は、実施の形態１での説明に用いた図１２に示す構造と同様である。また、ゲートトレンチＧＴは、ストライプ状である。ソースコンタクトＳＣＴは、互いに離間されたゲートトレンチＧＴ間の中央に配置され、ストライプ状である。コラム領域ＣＲは、互いに離間されたゲートトレンチＧＴ間の中央、つまりソースコンタクトＳＣＴの下部に配置され、円状もしくは四角形状で互いに離間して、かつ千鳥配置で配置される。断面図は図３あるいは図１４と同じである。ゲートトレンチＧＴは、半導体基板の主表面から裏面に向かって、ソース領域ＳＲおよびベース領域ＢＲを貫通し、コラム制御領域ＣＳＲを経て、ドリフト領域ＤＲＲに達するように形成されている。コラム制御領域ＣＳＲの不純物濃度はドリフト領域ＤＲＲの不純物濃度より高い。コラム制御領域ＣＳＲはコラム領域ＣＲと接している。実施の形態４に係る千鳥配置で互いに離間されたコラム領域ＣＲであっても、コラム制御領域ＣＳＲにより、ゲートトレンチＧＴとの接触を防ぐことができる。また、ドリフト領域ＤＲＲの一部が、より不純物濃度の高いコラム制御領域ＣＳＲになるため、抵抗値が下がる効果もあり、オン抵抗も小さくすることができる。

【0060】

なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。

【0061】

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。上記実施の形態に記載された内容の一部を以下に記載する。

【0062】

［付記１］
（ａ）半導体基材を準備する工程、
（ｂ）前記半導体基材上に、エピタキシャル成長法によって、第１導電型の第１不純物領域を形成する工程、
（ｃ）前記第１不純物領域の内部に、イオン注入によって、第１導電型の第１の第２不純物領域と第２の第２不純物領域とを形成する工程、
（ｄ）前記第１不純物領域に前記第１の第２不純物領域に達する第１のゲートトレンチと第２の第２不純物領域に達する第２のゲートトレンチとを形成する工程、
（ｅ）前記第１のゲートトレンチと第２のゲートトレンチとのそれぞれの内壁上に、ゲート絶縁膜を形成する工程、
（ｆ）前記第１のゲートトレンチと第２のゲートトレンチとのそれぞれの内部に、前記ゲート絶縁膜を介してゲート電極を埋め込む工程、
（ｇ）前記第１不純物領域内の下方に前記第１不純物領域を残し、前記第１不純物領域内の上方に第２導電型の第３不純物領域と第１導電型のソース領域とをこの順に形成する工程、
（ｈ）前記第１のゲートトレンチと第２のゲートトレンチとの間における前記第１不純物領域の内部に、イオン注入によって、その底部の深さが前記第１のゲートトレンチと第２のゲートトレンチとのそれぞれの底部の深さよりも深い第２導電型であるコラム領域を形成する工程を有する、半導体装置の製造方法。

【0063】

［付記２］
付記１記載の半導体装置の製造方法において、
前記第２不純物領域の不純物濃度は前記第１不純物領域の不純物濃度より高い、半導体装置の製造方法。

【0064】

［付記３］
付記１記載の半導体装置の製造方法において、
前記コラム領域は、平面視において前記第２不純物領域と重なっている、半導体装置の製造方法。

【符号の説明】

【0065】

ＳＤＶ 半導体装置
ＳＡ 素子領域
ＯＡ 外周領域
ＳＵＢ 半導体基板
ＳＢ 半導体基材
ＳＲ ソース領域
ＢＤＲ コンタクト領域
ＢＲ ベース領域
ＣＲ コラム領域
ＤＲＲ ドリフト領域
ＣＳＲ コラム制御領域
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＬＧ ゲート配線
ＬＳ ソース配線
ＳＣＴ ソースコンタクト
ＩＦ 層間絶縁膜
ＧＴ ゲートトレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】