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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024033031
(43)【公開日】2024-03-13
(54)【発明の名称】多層配線基板および多層配線基板の製造方法
(51)【国際特許分類】
H05K 3/46 20060101AFI20240306BHJP
H05K 1/16 20060101ALI20240306BHJP
H01G 4/33 20060101ALI20240306BHJP
H01G 4/30 20060101ALI20240306BHJP
【ＦＩ】
H05K3/46 Q
H05K1/16 D
H01G4/33 102
H01G4/30 540
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022136387
(22)【出願日】2022-08-30
(71)【出願人】
【識別番号】000003193
【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社
(74)【代理人】
【識別番号】110000062
【氏名又は名称】弁理士法人第一国際特許事務所
(72)【発明者】
【氏名】梅村 優樹
【テーマコード（参考）】
4E351
5E001
5E082
5E316
【Ｆターム（参考）】
4E351AA03
4E351AA04
4E351AA13
4E351BB03
4E351BB32
4E351CC03
4E351DD04
4E351DD41
4E351DD44
4E351DD45
4E351GG06
4E351GG20
5E001AB01
5E001AC09
5E001AH03
5E001AJ01
5E082AB01
5E082BC35
5E082EE05
5E082EE26
5E082EE37
5E082FF05
5E082FG03
5E082FG25
5E082FG26
5E082FG27
5E082FG42
5E316AA02
5E316CC09
5E316CC10
5E316CC16
5E316CC32
5E316DD02
5E316DD03
5E316DD17
5E316DD22
5E316DD32
5E316DD33
5E316EE31
5E316FF04
5E316GG15
5E316GG17
5E316GG22
5E316HH01
5E316HH40
5E316JJ14
(57)【要約】
【課題】本発明では、キャパシタを一素子で高精度に回路基板内に構成し、かつ耐電圧に優れたキャパシタ構造を形成する技術を提供することを目的とする。
【解決手段】代表的な本発明の多層配線基板の一つは、キャパシタを内蔵する多層配線基板であって、前記キャパシタのうちの少なくとも一つは、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、前記下電極は、前記コア基板上に配置され、前記上電極は、前記コア基板の面の法線方向において、前記誘電体層および前記下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から前記コア基板の面内の下電極と重ならない部分まで延在する部分とを有し、前記下電極は、断面視において、傾きｄｚ／ｄｘが０．０２ｕｍ／ｕｍ以上かつ０．５ｕｍ／ｕｍ以下である傾斜部を有する。
【選択図】図４Ｆ
【解決手段】代表的な本発明の多層配線基板の一つは、キャパシタを内蔵する多層配線基板であって、前記キャパシタのうちの少なくとも一つは、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、前記下電極は、前記コア基板上に配置され、前記上電極は、前記コア基板の面の法線方向において、前記誘電体層および前記下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から前記コア基板の面内の下電極と重ならない部分まで延在する部分とを有し、前記下電極は、断面視において、傾きｄｚ／ｄｘが０．０２ｕｍ／ｕｍ以上かつ０．５ｕｍ／ｕｍ以下である傾斜部を有する。
【選択図】図４Ｆ
【特許請求の範囲】
【請求項1】
キャパシタを内蔵する多層配線基板であって、
前記キャパシタのうちの少なくとも一つは、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、
前記下電極は、前記コア基板上に配置され、
前記上電極は、前記コア基板の面の法線方向において、前記誘電体層および前記下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から前記コア基板の面内の下電極と重ならない部分まで延在する部分とを有し、
前記下電極は、断面視において、傾きｄｚ／ｄｘが０．０２ｕｍ／ｕｍ以上かつ０．５ｕｍ／ｕｍ以下である傾斜部を有することを特徴とした多層配線基板。
前記キャパシタのうちの少なくとも一つは、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、
前記下電極は、前記コア基板上に配置され、
前記上電極は、前記コア基板の面の法線方向において、前記誘電体層および前記下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から前記コア基板の面内の下電極と重ならない部分まで延在する部分とを有し、
前記下電極は、断面視において、傾きｄｚ／ｄｘが０．０２ｕｍ／ｕｍ以上かつ０．５ｕｍ／ｕｍ以下である傾斜部を有することを特徴とした多層配線基板。
【請求項2】
請求項１に記載の多層配線基板であって、
前記誘電体層の膜厚が、２００ｎｍ以上かつ２０００ｎｍ以下であることを特徴とする多層配線基板。
前記誘電体層の膜厚が、２００ｎｍ以上かつ２０００ｎｍ以下であることを特徴とする多層配線基板。
【請求項3】
請求項１に記載の多層配線基板であって、
前記誘電体層の抵抗値が、１．０×１０１０Ωｃｍ以上であることを特徴とする多層配線基板。
前記誘電体層の抵抗値が、１．０×１０１０Ωｃｍ以上であることを特徴とする多層配線基板。
【請求項4】
請求項１に記載の多層配線基板であって、
前記コア基板がガラス基板であることを特徴とする多層配線基板。
前記コア基板がガラス基板であることを特徴とする多層配線基板。
【請求項5】
請求項１に記載の多層配線基板であって、
前記上電極および前記下電極がＣｕによって構成されることを特徴とする多層配線基板。
前記上電極および前記下電極がＣｕによって構成されることを特徴とする多層配線基板。
【請求項6】
キャパシタを内蔵する多層配線基板の製造方法であって、
スパッタ法によりＣｕ膜をガラス基板に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去することで下電極を形成する工程と、
誘電体膜を形成する工程と、
スパッタ法によりＣｕ膜を誘電体膜上に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去することで上電極を形成する工程と、
を有することを特徴とする多層配線基板の製造方法。
スパッタ法によりＣｕ膜をガラス基板に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去することで下電極を形成する工程と、
誘電体膜を形成する工程と、
スパッタ法によりＣｕ膜を誘電体膜上に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去することで上電極を形成する工程と、
を有することを特徴とする多層配線基板の製造方法。
【請求項7】
請求項６に記載の多層配線基板の製造方法であって
前記下電極を形成する工程において、前記Ｃｕ膜とフォトリソグラフィに用いるレジストとの密着強度が０．１ｋｇｆ／ｃｍ以上０．５ｋｇｆ／ｃｍ以下であることを特徴としたキャパシタを内蔵する多層配線基板の製造方法である。
前記下電極を形成する工程において、前記Ｃｕ膜とフォトリソグラフィに用いるレジストとの密着強度が０．１ｋｇｆ／ｃｍ以上０．５ｋｇｆ／ｃｍ以下であることを特徴としたキャパシタを内蔵する多層配線基板の製造方法である。
【請求項8】
請求項６に記載の多層配線基板の製造方法であって、
前記下電極を形成する工程における前記Ｃｕ膜を形成する前に、密着層を前記ガラス基板に形成する工程を含むことを特徴とする多層配線基板の製造方法。
前記下電極を形成する工程における前記Ｃｕ膜を形成する前に、密着層を前記ガラス基板に形成する工程を含むことを特徴とする多層配線基板の製造方法。
【請求項9】
請求項６に記載の多層配線基板の製造方法であって、
前記下電極を形成する工程において、
ウエットエッチングのエッチングレートを０．３ｕｍ／ｍｉｎ以上１．０ｕｍ／ｍｉｎ以下の範囲にし、エッチングする時間を膜厚／エッチングレート×１．２以上膜厚／エッチングレート×１．７以下の範囲にすることを特徴としたキャパシタを内蔵する多層配線基板の製造方法。
前記下電極を形成する工程において、
ウエットエッチングのエッチングレートを０．３ｕｍ／ｍｉｎ以上１．０ｕｍ／ｍｉｎ以下の範囲にし、エッチングする時間を膜厚／エッチングレート×１．２以上膜厚／エッチングレート×１．７以下の範囲にすることを特徴としたキャパシタを内蔵する多層配線基板の製造方法。
【請求項10】
請求項６に記載の多層配線基板の製造方法であって、
キャパシタを無機絶縁膜で覆う工程と、無機絶縁膜を開口し別の層と導通を得る工程と、配線を形成する工程と、有機絶縁膜を形成する工程を有することを特徴とした多層基板の製造方法。
キャパシタを無機絶縁膜で覆う工程と、無機絶縁膜を開口し別の層と導通を得る工程と、配線を形成する工程と、有機絶縁膜を形成する工程を有することを特徴とした多層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多層配線基板および多層配線基板の製造方法に関する。
【背景技術】
【0002】
近年、移動体通信において、通信帯域を従来の７５０ＭＨｚ～２．５ＧＨｚから３．５ＧＨｚ～６ＧＨｚ（Ｓｕｂ６ＧＨｚ帯）まで拡張する第５世代通信規格の普及が進められている。第５世代通信規格においては、同期技術として、帯域幅５００ＭＨｚ～９００ＭＨｚの広帯域ＴＤＤ方式が採用されている。このような周波数の要件を満たすため、インダクタとキャパシタを使って電気的な共振を利用するＬＣフィルタが用いられる。周波数フィルタは周波数帯ごとに設ける必要があり、また実装面積も大きいことから、通信モジュールの小型化および薄型化を妨げる一因となっている。
【0003】
これまでに、インダクタやキャパシタ等の受動部品を、配線基板内に内蔵することによって、基板表面を占有する部品を削減し、配線基板を小型化および薄型化する技術が提案されている。特許文献１には、ガラス基板表面にキャパシタを、ガラス基板内にインダクタの一部を形成することで、ＬＣフィルタを構成し、１．４ＧＨｚで分波を行うダイプレクサを実現する技術が開示されている。また、特許文献２には、ガラス基板上に形成するキャパシタ構造を実現する技術が開示されている。
【0004】
特許文献１および２に示されるように、複数の素子を用いてキャパシタを形成することは、素子間の接続部の配線抵抗および寄生容量による特性低下や、加工バラツキの重畳によるキャパシタの容量値のバラツキ、実装面積の増大といった観点では改善の余地がある。特許文献３では、従来に比べより小さい容量値のキャパシタを、一素子で高精度に回路基板内に構成し、性能、実装性、生産性に優れた多層配線基板および多層配線基板を有するモジュールを提供すること方法を提案している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第５９８２５８５号公報
【特許文献2】特表２０１８－５３４７６３号公報
【特許文献3】特開２０２１－１９０６６１
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献３に開示された技術を用いる場合、従来に比べより小さい容量値のキャパシタを、一素子で高精度に回路基板内に構成することはできるが、耐電圧が問題となる。誘電体を挟んで段差のできた部分に配線を引き回す為、膜の不均一が発生しやすく、耐電圧が低下する。このような点について検討は十分にされていない。
【0007】
そこで、本発明では、キャパシタを一素子で高精度に回路基板内に構成し、かつ耐電圧に優れたキャパシタ構造を形成する技術を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記の課題を解決するために、代表的な本発明の多層配線基板の一つは、キャパシタを内蔵する多層配線基板であって、前記キャパシタのうちの少なくとも一つは、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、前記下電極は、前記コア基板上に配置され、前記上電極は、前記コア基板の面の法線方向において、前記誘電体層および前記下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から前記コア基板の面内の下電極と重ならない部分まで延在する部分とを有し、前記下電極は、断面視において、傾きｄｚ／ｄｘが０．０２ｕｍ／ｕｍ以上かつ０．５ｕｍ／ｕｍ以下である傾斜部を有する。
【発明の効果】
【0009】
本発明によれば、キャパシタを一素子で高精度に回路基板内に構成し、かつ耐電圧に優れたキャパシタ構造を形成する技術を提供することができる。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
以下、図面を参照して、本発明の実施形態について説明する。なお、この実施形態により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付して示している。
【0012】
図面において示す各構成要素の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面に開示された位置、大きさ、形状、範囲などに限定されない。
【0013】
なお、本開示において、「面」とは、板状部材の面のみならず、板状部材に含まれる層について、板状部材の面と略平行な層の界面も指すことがある。また、「上面」、「下面」とは、板状部材や板状部材に含まれる層を図示した場合の、図面上の上方又は下方に示される面を意味する。なお、「上面」、「下面」については、「第１面」、「第２面」と称することもある。
【0014】
また、「側面」とは、板状部材や板状部材に含まれる層における面や層の厚みの部分を意味する。さらに、面の一部及び側面を合わせて「端部」ということがある。
また、「上方」とは、板状部材又は層を水平に載置した場合の垂直上方の方向を意味する。さらに、「上方」及びこれと反対の「下方」については、これらを「Ｚ軸プラス方向」、「Ｚ軸マイナス方向」ということがあり、水平方向については、「Ｘ軸方向」、「Ｙ軸方向」ということがある。
また、「上方」とは、板状部材又は層を水平に載置した場合の垂直上方の方向を意味する。さらに、「上方」及びこれと反対の「下方」については、これらを「Ｚ軸プラス方向」、「Ｚ軸マイナス方向」ということがあり、水平方向については、「Ｘ軸方向」、「Ｙ軸方向」ということがある。
【0015】
また、「ガラス基板に設けた貫通電極」とは、ガラス基板を多層配線基板の一部として用いる場合に、ガラス基板の第１面及び第２面を電気的に導通するために設けた導電経路を意味し、必ずしも、ガラス基板を単一の導電材料で完全に貫通している必要はない。第１面からの導電通路と第２面からの導電通路が接続されていれば、貫通電極に含まれる。さらに、貫通電極の形態は、貫通孔（有底のものも、完全な貫通のもののいずれの形態も含む）を導電材料で埋め込んだフィルド型でもよいし、貫通孔の側壁部分のみを導電材料で覆ったコンフォーマルのいずれをも含む。
【0016】
また、「平面形状」、「平面視」とは、上方から面又は層を視認した場合の形状を意味する。さらに、「断面形状」、「断面視」とは、板状部材又は層を特定の方向で切断した場合の水平方向から視認した場合の形状を意味する。
【0017】
【0018】
図１は、従来例におけるキャパシタ構造を示す図である。図１は、第１配線Ｌ１ａと第２配線Ｌ２ａを交差するように配置させた場合を示す。図１（ａ）は平面図を模式的に示す図であり、図１（ｂ）は図１（ａ）の線Ｃａに沿う断面図を模式的に示す図である。ここでは、ガラス基板Ｇａ上に、第１配線Ｌ１ａ、誘電体層ＤＬａ、第２配線Ｌ２ａが、順に重ねて形成されている。第１配線Ｌ１ａとガラス基板Ｇａの間には、接着層ＡＬaが形成されている。図１（ａ）の平面図においては、第１配線Ｌ１ａの第１電極Ｌ１ａｐと第２配線Ｌ２ａの第２電極Ｌ２ａｐが最表面に表れている。
【0019】
図１に示されるキャパシタ構造では、耐電圧が問題となる。図１（ｂ）の点線で囲まれた領域Ｒａは、耐電圧のリスク、つまりリーク電流が発生する可能性がある箇所である。領域Ｒａにおいて、誘電体層ＤＬａを挟んで段差のできた部分に第２配線Ｌ２ａを引き回し、第１配線Ｌ２ａと誘電体層ＤＬａと第２配線Ｌ２ａの間で誘電体を挟み込む構造を形成している。このような構造においては、誘電体層ＤＬａは不均一な膜になりやすい。このため、耐電圧が低下する。
【0020】
図２は、従来例におけるキャパシタ構造の他の構造を示す図である。図２は、第１配線Ｌ１が延びる方向と第２配線Ｌ２が延びる方向を同じにして、配線の端部をずらすように配置させた場合を示す。図２（ａ）は平面図を模式的に示す図であり、図２（ｂ）は図２（ａ）の線Ｃ２に沿う断面図を模式的に示す図である。ここでは、ガラス基板Ｇｂ上に、第１配線Ｌ１ｂ、誘電体層ＤＬｂ、第２配線Ｌ２ｂが、順に重ねて形成されている。第１配線Ｌ１ｂとガラス基板Ｇｂの間には、接着層ＡＬｂが形成されている。
【0021】
図２に示されるキャパシタ構造においても、図１の場合と同様に耐電圧が問題となる。図２（ｂ）の点線で囲まれた領域Ｒｂは、耐電圧のリスク、つまりリーク電流が発生する可能性がある箇所である。領域Ｒｂにおいて、誘電体層ＤＬｂを挟んで段差のできた部分に第２配線Ｌ２ｂを引き回、第１配線Ｌ２ａと誘電体層ＤＬａと第２配線Ｌ２ａの間で誘電体を挟み込む構造を形成している。このような構造においては、誘電体層ＤＬａは不均一な膜になりやすい。このため、耐電圧が低下する。
【0022】
【0023】
図３（ａ）は、従来のキャパシタ構造の形成工程において、誘電体層が形成される前の構造を示す図である。ここでは、ガラス基板Ｇｃ上に接着層ＡＬｃと第１配線Ｌ１ｃが形成されている。
【0024】
図３（ｂ）は、従来のキャパシタ構造の形成工程において、誘電体層を形成する工程を模式的に示す図である。ここで、誘電体層を形成する際は、一般的には、例えばプラズマＣＶＤによりＳｉＮ、ＳｉＯ２、ＴａＯｘ等を形成する方法が採用される。プラズマＣＶＤは直進性の高いプロセスである。このため、誘電体を成膜すると、矢印に示される方向には成膜がされやすくなるが、第１配線Ｌ１ｃ側壁に成膜がされにくい。
【0025】
図３（ｃ）は、従来のキャパシタ構造の形成工程において、誘電体層を形成する工程後の構造を模式的に示す図である。第１配線層Ｌ１ｃの上面およびガラス基板Ｇｃの上面に形成される膜は膜厚が均一で安定して形成される。これに対し、第１配線層Ｌ１ｃの側面に形成される膜は、膜厚が薄い傾向があり、また膜厚のばらつきも大きく、安定した膜が形成されにくい。
【0026】
図３（ｄ）は、従来のキャパシタ構造の形成工程において、第２配線Ｌ２ｃが形成された構造を示す。第１電極Ｌ１ｃの側面におけるキャパシタ構造が形成された領域Ｒｃにおいて、誘電体層ＤＬｃは十分な膜厚を得にくく、さらには欠陥も発生しやすくなる場合もある。このような構造が形成されるため、キャパシタ構造の耐電圧が低下し、リーク電流の発生や、場合によってはショートが発生する。
【0027】
［第１実施形態］
図４Ａから図４Ｆを参照して、第１実施形態に係るキャパシタ構造の形成方法を説明する。キャパシタ構造は、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、下電極は、コア基板上に配置され、上電極は、前記コア基板の面の法線方向において、誘電体層および下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から面内の下電極と重ならない部分まで延在する部分とを有している。第１実施形態において、コア基板としてガラス基板を用いる。
図４Ａから図４Ｆを参照して、第１実施形態に係るキャパシタ構造の形成方法を説明する。キャパシタ構造は、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、下電極は、コア基板上に配置され、上電極は、前記コア基板の面の法線方向において、誘電体層および下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から面内の下電極と重ならない部分まで延在する部分とを有している。第１実施形態において、コア基板としてガラス基板を用いる。
【0028】
図４Ａは、第１実施形態において下電極を形成する工程を示す図である。ここでは、ガラス基板１上に、ｄ、導電層３が形成される。密着層２は、ガラス基板１と導電層３の間の密着性を高めるために形成されている。
【0029】
図４Ｂは、第１実施形態においてレジストを形成する工程を示す図である。レジスト４は、所望の下電極の形状が形成されるようにパターニングがされている。レジストのパターニングは、例えばフォトリソグラフィによって行われる。
【0030】
図４Ｃは、第１実施形態において下電極を形成する工程を示す図である。例えばウエットエッチングによって、導電層３および密着層２がエッチングされる。下電極５は、導電層３のうちエッチングを経て残った部分である。ここに示されるように、下電極５は、上面の端部の角が取れて傾斜している。これは直進性のあるプラズマエッチングに代えて、等方性のウエットエッチングを行ったためである。これには、導電層３とレジスト４の間の密着度とエッチングレート等の条件が必要である。これについては後述する。
【0031】
図４Ｄは、第１実施形態においてレジストを剥離する工程を示す図である。レジストの種類に合わせて、剥離液が選択される。これにより、下電極５は、断面視において、上面に傾斜部Ｓｌを持つ形状となる。傾斜部Ｓｌの傾斜角ｄｚ／ｄｘは、０．０２ｕｍ／ｕｍ以上０．５ｕｍ／ｕｍ以下の範囲とすることが望ましい。
【0032】
なお、傾斜部Ｓｌの傾斜角ｄｚ／ｄｘの範囲の上限は、０．５ｕｍ／ｕｍ以下、さらに望ましくは０．３ｕｍ／ｕｍ以下とするのが望ましい。これは本構成の製造プロセスにおいて、パターニング用のドライフィルムレジストが導電層３のエッチングによる形状変化に十分追従できず、ドライフィルムレジストと導電層３の間に隙間もしくは密着の不十分な箇所が発生する。その場所からエッチング液が侵入し、導電層３が必要以上にエッチングされてしまうためである。レジストの追従性については、レジストの種類にもよるが、一定の角度よりも大きい傾斜部においては隙間の発生もしくは密着の不安定な箇所が発生し、下電極５の形状ばらつきの原因となる。また、傾斜角の大きな領域においては角度のばらつきが発生した際の傾斜部の誘電体膜厚のばらつきが大きくなり個体ごとの容量ばらつきの原因となる。
【0033】
また、傾斜角ｄｚ／ｄｘの下限について、０．０２ｕｍ／ｕｍ未満であると、下電極５の形成ばらつきが発生し、容量ばらつきが大きくなる。下電極５をエッチングしてパターニングする際に導電層３の端部は薄い膜がエッチングされるような状態となり、Ｃｕの結晶状態等によっては島状にＣｕが残る領域が発生する。傾斜角が大きすぎるとこの領域が広くなり、またこの領域の制御は困難であるため、容量ばらつきの原因となる。
【0034】
図４Ｅは、第１実施形態において誘電体層を形成する工程を示す図である。誘電体層６は例えばスパッタによって形成される。下電極５の上面に傾斜部が形成されているため、誘電体層６は下電極５の上に十分な膜厚を有するように形成される。また、下電極５の上面から側壁にわたって、膜厚の安定した誘電体層６が得られるので、キャパシタ構造の耐電圧が向上する。
【0035】
図４Ｆは、第１実施形態において密着層および上電極を形成する工程を示す図である。密着層７と第２電極８はそれぞれスパッタ法などを用いてガラス基板１上に形成され、フォトリソグラフィ法によって所定の形状となるようにパターニングされる。
【0036】
（レジストの密着性）
ここで、図５を参照して、導電層３とレジスト４の間の密着性について説明する。図５は、第１実施形態の下電極を形成する工程を説明する図である。図５（ａ）は、ウエットエッチングが行われる前の状態を示す。レジスト４はフォトリソグラフィ法により下電極を形成するためにパターニングされており、ここでは開口部が形成されている。
ここで、図５を参照して、導電層３とレジスト４の間の密着性について説明する。図５は、第１実施形態の下電極を形成する工程を説明する図である。図５（ａ）は、ウエットエッチングが行われる前の状態を示す。レジスト４はフォトリソグラフィ法により下電極を形成するためにパターニングされており、ここでは開口部が形成されている。
【0037】
図５（ｂ）は導電層３とレジスト４の間の密着性が所定値より大きい場合を示す。エッチング液が開口部に到達すると、等方的にエッチングが進行する。導電層３の厚さ（Ｚ軸方向）の部分のエッチングの進行が早く、密着層２側の界面およびレジスト４側の界面の部分のエッチングは進行が遅い。
【0038】
図５（ｃ）は、導電層３とレジスト４の間の密着性が所定値以下である場合を示す。この場合、導電層３のレジスト４の界面にエッチング液が侵入し、先行的にエッチングが進む。このようにすること、上面に曲線形状を有する下電極５を形成することができる。
【0039】
【0040】
図６（ａ１）は、密着層がない場合のウエットエッチング工程後の構造を示す図である。図６（ａ２）は、密着層がない場合に誘電体層および上電極が形成される構造を示す図である。図６（ａ２）において、誘電体層と上電極との間の密着層は表示が省略されている。密着層がない場合、ウエットエッチング工程においてガラス基板１と導電層３の間にエッチング液が侵入し、領域Ｒｐに示されるようにガラス基板１側の導電層３の界面が先行してエッチングされ、いわゆるアンダーカットが発生する。誘電体層６は領域Ｒｐにも形成されてしまうように、アンダーカットが発生すると誘電体層６の成膜が不安定になり、キャパシタの耐電圧が低下する原因になる。
【0041】
図６（ｂ１）は、密着層がある場合のウエットエッチング工程後の構造を示す図である。図６（ｂ２）は、密着層がある場合に誘電体層および上電極が形成される構造を示す図である。図６（ｂ２）において、誘電体層と上電極との間の密着層は表示が省略されている。密着層があるため、ウエットエッチング工程においてガラス基板１と導電層３の間にエッチング液が侵入することがない。導電層３とガラス基板１との間の密着を維持したまま、ウエットエッチング工程を通じて下電極５を形成することができる。アンダーカットが発生しないため、誘電体層６を安定して形成することができる。
【0042】
なお、密着層のガラス基板１に形成する場合、前処理として水酸化カリウムを含む洗浄液を用いガラスを洗浄しておく。それから、密着層として例えばＴｉ、Ｃｒ、パラジウム膜等の導電性の層を形成し、その上にＣｕを成膜することで密着性に優れ、かつ導電率の高い下電極を形成することができる。
【0043】
（下電極の他の例）
下電極５として上面に曲線形状を有するものを示したが、下電極の形状はこれに限定されない。図７は、下電極の他の形状を示す図である。図７（ａ）は逆テーパー形状、図７（ｂ）はアンダーカット形状、図７（ｃ）は丸みを帯びた形状、図７（ｄ）はくびれ形状である。いずれの形状も、エッチング条件を変更することによって実現することが可能である。また、誘電体層を形成する場合、成膜の不安定を解消することができる。
下電極５として上面に曲線形状を有するものを示したが、下電極の形状はこれに限定されない。図７は、下電極の他の形状を示す図である。図７（ａ）は逆テーパー形状、図７（ｂ）はアンダーカット形状、図７（ｃ）は丸みを帯びた形状、図７（ｄ）はくびれ形状である。いずれの形状も、エッチング条件を変更することによって実現することが可能である。また、誘電体層を形成する場合、成膜の不安定を解消することができる。
【0044】
［実施例］
図８Ａから図８Ｏを参照して、第１実施形態にかかるキャパシタ構造を有する多層配線基板の製造方法を説明する。図８Ａから図８Ｏにおいては、多層配線基板の断面形状を模式的に示している。多層配線基板はキャパシタを内蔵し、すくなくとも１つは第１実施形態に係るキャパシタ構造を有する。
図８Ａから図８Ｏを参照して、第１実施形態にかかるキャパシタ構造を有する多層配線基板の製造方法を説明する。図８Ａから図８Ｏにおいては、多層配線基板の断面形状を模式的に示している。多層配線基板はキャパシタを内蔵し、すくなくとも１つは第１実施形態に係るキャパシタ構造を有する。
【0045】
図８Ａは、ガラス基板１０に第１支持体１２を接着する工程を示す図である。第１接着層１１を使用して、ガラス基板１０に第１支持体１２を貼り合わせ、ガラス基板１０、第１接着層１１、第１支持体１２からなる積層構造体を形成する。
【0046】
第１接着層１１は、ガラス基板１０に対して第１支持体を仮固定するための接着層である。ガラス基板１０に第１支持体１２を貼り合わせるためには、例えば、ラミネーター、真空加圧プレス、減圧貼り合わせ機等を使用することができる。ガラス基板１０としてはＡＧＣ製の無アルカリガラスＥＮ－Ａ１の１５０ｕｍ厚を用いた。また第１支持体１２には同ガラスの５００ｕｍ厚のものを用いた。多層配線基板に用いる基材には、ガラス基板を用いることが望ましく、さらには無アルカリガラスであることがより望ましい。ガラスであることで、平坦な面が得られ平坦な下電極を得られる。また、所望の抵抗値を得る為の誘電体を成膜する温度に耐えうることができるためである。また、無アルカリガラスであるとイオンマイグレーションを抑制し、誘電体とガラスの界面からのリークを抑制でき、耐電圧に優れたキャパシタを含む多層配線基板を形成することができる。第１実施形態はこれらに限定されるわけではない。また第１支持体１２はガラス基板１０と同程度の平坦性および熱膨張係数を有するものが望ましいが、これらに限定されるわけではない。
【0047】
図８Ｂは、レーザ改質部を形成する工程を示す図である。積層構造体に対し、レーザを照射し、貫通孔の起点となるレーザ改質部１３を形成する。レーザ改質部１３は、ガラス基板１０に対し、例えば垂直方向、つまりガラス基板１０法線方向に延在し、ガラス基板１０の面内であればほぼ所望の位置に形成することができる。
【0048】
次に図８Ｃから図８〇を参照して、第１配線層（下電極）を形成する工程を説明する。第１配線層を形成する工程は、要約すると、スパッタ法によりＣｕ膜をガラス基板に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去する工程である。図８Ｃは、密着層１４および導電層１５を形成する工程を示す図である。
【0049】
まず、前処理として水酸化カリウムを含む洗浄液を用いガラス基板１０の第１支持体１２が形成されている面に対向する面を洗浄し、ガラス基板上にスパッタ法にて密着層１４としてクロム膜を５０ｎｍ形成した。なお、密着層１４としてはＴｉ、Ｎｉ等他の金属を用いてもよく、厚みは１０ｎｍ以上１，０００ｎｍ以下の範囲に形成することができる。なお密着層１４の厚みは３０ｎｍ以上１００ｎｍ以下であるとなおよい。密着層１４が薄いと連続膜が得られず密着性にばらつきが発生し、厚いと密着層１４の厚み方向の形状制御が困難となり、いずれの場合でも耐電圧低下の要因となり得るためである。なお、密着層１４の厚みは、これに限定されるものではない。
【0050】
その後、導電層１５としてＣｕ膜を１ｕｍ厚でスパッタ法にて形成した。導電層１５の膜厚は、厚すぎると所望の傾斜を確保するために線幅を太くする必要が出てくる。また、薄すぎると配線抵抗、すなわちＥＳＲ（等価直列抵抗：Equivalent Series Resistance）の原因となる。このため、導電層１５の膜厚は、５０ｎｍ以上５ｕｍ以下が望ましい。さらに望ましくは２００ｎｍ以上２ｕｍ以下である。Ｃｕ膜の表面粗さＳｑ（二乗平均平方根高さ）は３０ｎｍであった。なお導電層１５の膜厚は、これに限定されるものではない。
【0051】
なお、第１実施形態では導電層１５の他にも電極の材料としてＣｕを用いる。これは、導電率の高いＣｕを電極として用いることで、寄生抵抗が小さくなり、特性に優れたキャパシタを得ることができるためである。
【0052】
続いて、導電層１５の表面を６％の硫酸で処理した。なお表面処理についてはこれに限定されるものではなく、表面粗さ・レジストとの密着性の観点から適宜選択して良い。例えば微粗化処理、化学密着によりレジストとの密着性を向上させる処理などがある。
【0053】
図８Ｄは、レジストを形成する工程を示す図である。日立化成社製のドライフィルムレジスト（ＤＦＲ）ＲＤ１２１５を用いてフォトリソグラフィによりレジストのパターニングを実施した。一般的には、ドライフィルムレジストを用いるが、液体のレジストを使用しても構わない。導電層１５上に形成したレジスト層に露光および現像し、所望のパターンを有するレジスト１６を形成した。なお、このときのＤＦＲの密着強度は、０．２ｋｇｆ／ｃｍであった。
【0054】
ここで、後述するウエットエッチングにてパターンを形成する際、一般的には等方的にエッチングが進行する。しかし、レジスト１６と導電層１５といったように２種類の膜を含む場合に行われるパターンエッチングにおいては、２種類の膜の境界部分にエッチング液が侵入し、エッチング液が侵入した箇所から先行的にエッチングが進行する。導電層１５とレジスト１６の間の密着強度を制御することで、下電極の上面の傾斜を制御することができる。
【0055】
なお、密着強度が０．５ｋｇｆ／ｃｍ以上である場合、境界部分において先行的なエッチングは進行せず、十分な傾斜が得られない。また、０．１ｋｇｆ／ｃｍ以下である場合、境界部分のエッチングが進行しすぎてしまい、導電層１５の配線幅が細い場合にレジストが剥離してしまう。したがって、密着強度は０．１ｋｇｆ／ｃｍ以上０．５ｋｇｆ／ｃｍ以下の範囲であることが望ましい。
【0056】
なお、密着力の測定は室温下、１ｍｍ／ｍｉｎの速度、剥離角度９０°の条件で引き剥がしたときの荷重を測定して求めることができる。測定は、例えば、ＴＳＥ社製のＡＣ－５０Ｃ－ＳＬ等の引っ張り試験機を使用して実施することができる。
また、密着力を制御する方法は、スパッタ膜の表面粗さを変える方法、レジストを選択する方法、レジスト形成する前に表面処理を用いる方法などがあるが限定されるものではない。例えばスパッタ膜の表面粗さＳｑを１０～１００ｎｍとし、アクリル系樹脂、エチレングリコ－ルモノメチルエ－テル、Ｎ，Ｎ－ジメチルホルムアミド、スチレン等を含むドライフィルムレジストを用い、スパッタ膜の表面を６％の硫酸で処理することで所望の密着力を得ることができる。
また、密着力を制御する方法は、スパッタ膜の表面粗さを変える方法、レジストを選択する方法、レジスト形成する前に表面処理を用いる方法などがあるが限定されるものではない。例えばスパッタ膜の表面粗さＳｑを１０～１００ｎｍとし、アクリル系樹脂、エチレングリコ－ルモノメチルエ－テル、Ｎ，Ｎ－ジメチルホルムアミド、スチレン等を含むドライフィルムレジストを用い、スパッタ膜の表面を６％の硫酸で処理することで所望の密着力を得ることができる。
【0057】
図８Ｅは、下電極を形成する工程を示す図である。ここでは、エッチングにより、導電層１５のパターニングを実施した。硫酸、過酸化水素を含むエッチング液を用い、スプレー処理によりエッチング液を塗布した。エッチングレートを０．７ｕｍ／ｍｉｎに制御し、エッチングする時間を膜厚／エッチングレート×１．５倍とした。このとき下電極の端部の断面形状の傾きｄｚ／ｄｘは０．１ｕｍ／ｕｍであった。一定の傾斜角を超えた箇所が存在すると、上電極の形状が不安定となり、くびれが生じ、容量精度が低下する。
【0058】
なお、エッチングレートに関し、エッチングレートを１．０ｕｍ／ｍｉｎ以下にすることでレジストと導電層１５の間の境界箇所へのエッチングを促進し、傾斜を得ることができた。０．３ｕｍ／ｍｉｎ以下では傾斜が大きくなりすぎ、場合によってはプロセス中にレジストが剥離してしまう。エッチング時間を制御することでガラスと下電極界面のアンダーカットを抑制することができる。エッチング時間が短すぎると、残渣が発生し、場合によってはショートが発生する。またショートに至らない場合であっても寄生容量の原因となり、容量精度ばらつきの原因となる。このような観点から、ウエットエッチングのエッチングレートは０．３ｕｍ／ｍｉｎ以上１．０ｕｍ／ｍｉｎ以下の範囲とし、エッチングする時間は膜厚／エッチングレート×１．２以上膜厚／エッチングレート×１．７以下の範囲とすることが望ましい。
【0059】
次にＤＦＲを剥離して、パターニングされた密着層１４および導電層１５によって構成される第１配線層（下電極）を出現させる。ＤＦＲの剥離には三菱ガス化学社製のアミン系剥離液Ｒ－１００を用いたが、剥離方法および剥離液は限定されるものではない。
【0060】
図８Ｆは、誘電体層を形成する工程を示す図である。誘電体層１７は、プラズマＣＶＤ装置を用いてＳｉＮｘ膜を８００ｎｍの膜厚で成膜することによって形成される。
【0061】
なお、誘電体の種類は限定されるものではないが、誘電体層１７の抵抗値が、１．０×１０１０Ωｃｍ以上であることが望ましい。誘電体膜を高抵抗の膜とすることで耐電圧を担保できる。誘電体としては他にもＳｉＯｘ、Ｔａ２Ｏ３を用いることができる。
【0062】
また、誘電体層１７の膜厚は、２００ｎｍ以上２０００ｎｍ以下が望ましい。傾斜を有した下電極であっても、表面に微細な凹凸および粗さを有しておりその程度は面内・基板間で異なる。誘電体層１７の膜厚を２００ｎｍ以上とすることで凹凸および粗さの影響を抑制することができ、耐電圧に優れたキャパシタを含む多層配線基板を安定して製造することができる。２０００ｎｍ以上では誘電体にクラックが発生しやすくなり、容量ばらつきの原因や、場合によっては耐電圧の低下につながる。また、多層配線基板において誘電体は別の層との接続を阻害する為、必要な箇所以外を除去（エッチング）する必要がある。必要以上に誘電体層１７を厚くする場合、エッチングする際に時間を要し、製造コストの増大につながる。
【0063】
なお、誘電体の抵抗値は成膜方法、同一の成膜方法であっても用いるガスの種類や、電力、成膜圧力、温度によって変動する。例えばプラズマＣＶＤにて０．５ＫＷ～２．５ｋＷの出力にてＮＨ３とＳｉＨ４を含むガスを用い、１００℃～３５０℃の範囲で成膜することや、０．５ｋＷ～２．５ｋＷの出力にてＮ２ＯとＳｉＨ４を含むガスを用い、１００℃～３５０℃の範囲で成膜すること所望の誘電体膜を得ることができる。
【0064】
また、誘電体の抵抗値は体積固有抵抗値である。誘電体層の体積固有抵抗の測定方法は、ガラスにＴｉ／Ｃｕスパッタ膜を成膜しフォトリソグラフィによりパターニングし、誘電体の下電極となる部分と測定電極を形成する。誘電体層および導電層３を成膜し、フォトリソグラフィによりパターニングすることで上電極となる部分と測定電極を形成する。ドライエッチングにより測定電極上の誘電体を除去し、電極に挟まれた誘電体を得ることができる。電極に挟まれた誘電体の面積は１ｍｍ□とし、誘電体層の膜厚は４００ｎｍを形成する。パラメータ・アナライザ（例えばケースレー４２００Ａ）にて電圧と電流の関係を測定し抵抗値（Ω）を得て、面積と膜厚との関係から体積固有抵抗値（Ωｃｍ）を得ることができる。
【0065】
次に第２配線層（上電極）を形成する。第２配線層を形成する工程は、要約すると、スパッタ法によりＣｕ膜を誘電体膜上に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去する工程である。図８Ｇは、第２配線層の形成工程を示す図である。図８Ｇは、要約すると、キャパシタを無機絶縁膜で覆う工程と、無機絶縁膜を開口し別の層と導通を得る工程と、配線を形成する工程を示す。
【0066】
まず、誘電体層１７上にスパッタ法にて密着層１８としてＴｉ膜を５０ｎｍ形成した。なお、密着層１８としては他にＣｒ、Ｎｉ等でもよく、厚みは１０ｎｍ以上１，０００ｎｍ以下の範囲で形成することができる。また、密着層１８は設けなくてもよい。なお密着層１８の厚みは３０ｎｍ以上１００ｎｍ以下であると望ましい。密着層１８は薄いと連続膜が得られず密着性にばらつきが発生し、厚いと密着層の厚み方向の形状制御が困難となり、耐電圧低下の要因となり得る。
【0067】
その後、導電層１９としてＣｕ膜を１ｕｍ厚でスパッタ法にて形成した。導電層１９の膜厚は限定されるものではないが、厚すぎるとプロセスコストの増大につながり、薄すぎると配線抵抗、ＥＳＲの原因となるため、５０ｎｍ以上１０ｕｍ以下が望ましい。さらに望ましくは２００ｎｍ以上５ｕｍ以下である。
【0068】
次にスパッタ膜の表面を６％の硫酸で処理し、次に、ＤＦＲ（ＲＤ１２１５）を塗布してフォトリソグラフィを行いレジストのパターニングを実施する。エッチングにより導電層１９のパターニングを実施した後、ＤＦＲを剥離し、パターニングされた密着層１８および導電層１９から構成される第２配線層を出現させる。
【0069】
なお、第１配線層（下電極）と第２配線層（上電極）は、平面視した場合、重なるように配置される。言い換えると、第１配線層（下電極）と第２配線層（上電極）は垂直方向、つまりガラス基板１０の面の法線方向において、交差する、つまり重なる部分を有するように配置される。第１配線層（下電極）と第２配線層（上電極）が交差した箇所にキャパシタを形成し、配線自体は面内に引き回すことによって、上下にある層との導通を得ることが容易になる。また、キャパシタの上下に層間接続のためのビアを配置せずに済むため、小さい容量値のキャパシタを、一素子で高精度に配置することができる。
【0070】
次に絶縁層２０を形成した。絶縁膜１９としてはプラズマＣＶＤ装置にてＳｉＮｘ膜を８００ｎｍ成膜した。なお絶縁膜１９については上記に限定されるものではなく、例えば絶縁樹脂を用いてもよい。その場合は後述する層間導通を得るプロセスについても材料に適した方法を取ればよい。望ましくはキャパシタを無機絶縁膜（ＳｉＮ、ＳｉＯ、ＴａＯｘ）で覆うことによって、樹脂に比べ寄生抵抗が小さくなりキャパシタ特性が向上する。また耐湿性が向上し、吸湿によるキャパシタ特性の劣化を抑制できる。
【0071】
次に層間導通を得る為に絶縁層２０の一部をエッチングした。フォトリソグラフィを用いてパターニングし、ドライエッチングプロセスにて絶縁層２０の一部を除去しエッチング開口部Ａｐを設けた。
【0072】
図８Ｈは、第３配線層を形成する工程を示す図である。絶縁層２０にスパッタ法にて給電用のシード層２１を形成し、レジストによるパターン形成を行う。２μｍ以上２０μｍ以下のめっき処理をする。その後、不要となったレジストパターンを剥離し、シード層２１を除去し、第３配線層２２を形成した。
【0073】
図８Ｉは、絶縁樹脂層２３を形成する工程を示す。図８Ｉは、有機絶縁膜を形成する工程を示すとも言うことができる。絶縁樹脂層２３は、エポキシ系樹脂、ポリイミド系樹脂、ポリアミド系樹脂の少なくとも一種類以上を含み、シリカ、酸化チタン、ウレタン等のフィラーを含む材料であり、液状、もしくはフィルム状の材料であることが望ましい。例えば、シリカフィラーを含んだエポキシ樹脂である有機絶縁樹脂である。。液状樹脂の場合は、スピンコート法、フィルム状樹脂の場合は、真空ラミネーターを用いて、真空下で加熱および加圧を行って絶縁樹脂層を形成することができる。絶縁樹脂層２３の材料は、必要に応じて適宜選択することができる。仮に無機材料を用いる場合、多層配線基板を構成するとインダクタや配線の厚みを確保するのが難しく、また脆くなるため機械強度が低下する。そのため、絶縁樹脂を用いた絶縁樹脂層２３を形成することが望ましい。
【0074】
図８Ｊは、第２支持体を接着する工程を示す図である。積層構造体上に第２接着層２４を形成し、第２接着層２４を用いて第２支持体２５を接着した。
【0075】
第２接着層２４については、第１接着層１１と同様にＵＶ光などの光を吸収して発熱、昇華、または変質によって剥離可能となる樹脂、熱によって発泡により剥離可能となる樹脂、もしくは、コア基板、第１支持体１２を仮固定する官能基を含む材料等から、適宜選択することができるが、第１接着層１１と異なる材料であることが望ましい。
【0076】
図８Ｋは、第１支持体を剥離する工程を示す図である。第１支持体１２を剥離し、また第１接着層１１を除去する。第１支持体１２を剥離するにあたっては、第１接着層１１に使用した材料に応じて、ＵＶ光の照射、加熱処理、物理剥離等から使用材料に応じた適宜の剥離方式を選択することができる。
【0077】
図８Ｌは、ガラス基板に貫通孔を形成する工程を示す図である。ガラス基板１０のレーザ改質部１３をエッチングで選択的に除去し、貫通孔２６を形成する。エッチングはフッ化水素水溶液を使用した湿式エッチングが適している。エッチングの方法はこれに限定されない。
【0078】
図８Ｍは、第４配線層を形成する工程および絶縁樹脂層を形成する工程を示す図である。貫通孔２６およびガラス基板１０表面に給電用のシード層を形成し、レジストによるパターン形成を行う。２μｍ以上２０μｍ以下のめっき処理をした後に、不要となったレジストパターンを剥離し、シード層を除去し、第４配線層２７を形成した。第４配線層２７を形成した後、絶縁樹脂層２８を形成した。
【0079】
図８Ｎは、第２支持体２５を剥離する工程を示す図である。第２支持体２５を剥離し、また第２接着層２４を除去する。第２支持体２５を剥離するにあたっては、第２接着層２４に使用した材料に応じて、ＵＶ光の照射、加熱処理、物理剥離等から使用材料に応じた適宜の剥離方式を選択することができる。
【0080】
図８Ｏは、ビルドアップ層を形成する工程を示す図である。絶縁樹脂層２３および２８にレーザでビアを形成した後、ビア上にシード層を形成し、その後、セミアディティブ工法（すなわち、レジストパターン形成、めっき処理、レジスト剥離、シード層除去、絶縁樹脂層の形成を含む一連の工程）を用い、ビルドアップ層２９を形成する。なお、ビルドアップ層２９内には、少なくとも１層以上の配線層が積層されており、必要に応じて、適宜の層数を設定することができる。
【0081】
次に、ソルダーレジスト等の外層保護膜を形成した後に、半導体素子用接合パッド３０および基板用接合パッド３１を形成する。Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、ＩＴ、ＯＳＰ（水溶性プリフラックス）等の表面処理を施し、必要に応じて半導体素子接合用のはんだ、基板接合用はんだを形成し、多層配線基板を完成させる。
【0082】
（実施例と比較例）
第１実施形態の実施例として下電極の端部の断面形状の傾きと誘電体抵抗値、誘電体厚の異なるキャパシタを作成し、容量をＬＣＲメーターにて、耐電圧をパラメータアナライザにて評価、比較した。容量値については平均値（Ａｖｅ．）と標準偏差（σ）を算出し、ばらつき３σ／Ａｖｅ．を比較した。１基板に形成された複数のキャパシタ構造について、次の評価値を取得した。
第１実施形態の実施例として下電極の端部の断面形状の傾きと誘電体抵抗値、誘電体厚の異なるキャパシタを作成し、容量をＬＣＲメーターにて、耐電圧をパラメータアナライザにて評価、比較した。容量値については平均値（Ａｖｅ．）と標準偏差（σ）を算出し、ばらつき３σ／Ａｖｅ．を比較した。１基板に形成された複数のキャパシタ構造について、次の評価値を取得した。
【0083】
耐電圧評価方法について、条件は次の通りである。
・測定装置 ：パラメータアナライザ（４２００Ａ－ＳＣＳ型 ケースレー製）
・試験電圧 ：１５Ｖ
・印可時間 ：５秒間
・測定項目 ：電流値 Ｉ（Ａ）
・判定基準 ：電流値（充放電電流） ５０ｍＡ以下
また、容量ばらつき評価方法については、条件は次のとおりである。
・測定装置 ： ＬＣＲメーター（４２８７Ａ キーサイトテクノロジー製）
・測定周波数：１ＭＨｚ
・判定基準 ：ばらつき３σ（シグマ）／Ａｖｅ．（平均値） ０．０３ 以下
・測定装置 ：パラメータアナライザ（４２００Ａ－ＳＣＳ型 ケースレー製）
・試験電圧 ：１５Ｖ
・印可時間 ：５秒間
・測定項目 ：電流値 Ｉ（Ａ）
・判定基準 ：電流値（充放電電流） ５０ｍＡ以下
また、容量ばらつき評価方法については、条件は次のとおりである。
・測定装置 ： ＬＣＲメーター（４２８７Ａ キーサイトテクノロジー製）
・測定周波数：１ＭＨｚ
・判定基準 ：ばらつき３σ（シグマ）／Ａｖｅ．（平均値） ０．０３ 以下
【0084】
【表1】
【0085】
項目「判定」〇は、ばらつきおよび耐電圧の点で所定の水準を満たすことができた場合を示す。実施例１から実施例１６に示されるように、下電極の傾斜部の傾きｄｚ／ｄｘが０．５ｕｍ／ｕｍ以下である場合かつ誘電体の膜厚容量が２００ｎｍ以上２０００ｎｍ以下である場合、キャパシタ容量のばらつきが抑えることができ、かつ耐電圧の低下を抑えることができた。
【0086】
（作用・効果）
スパッタ法にて下電極を形成することで平坦な電極面を得られ、フォトリソグラフィによる電極形状形成によりキャパシタを一素子で高精度に形成でき、ウエットエッチングによりパターン形成することで配線端部の形状を制御し傾斜を形成することができる。傾斜を有した下電極上に誘電体を形成することで耐電圧が向上する。上電極をスパッタ法によるＣｕ膜形成とフォトリソグラフィ、ウエットエッチングにて形成することでキャパシタ構造が得られる。スパッタ膜へのウエットエッチングを用いることで小さい容量値のキャパシタを、高精度に形成することができる。
このように、本発明では、キャパシタ一素子で高精度に回路基板内に構成し、かつ耐電圧に優れたキャパシタ構造を形成することができる。
スパッタ法にて下電極を形成することで平坦な電極面を得られ、フォトリソグラフィによる電極形状形成によりキャパシタを一素子で高精度に形成でき、ウエットエッチングによりパターン形成することで配線端部の形状を制御し傾斜を形成することができる。傾斜を有した下電極上に誘電体を形成することで耐電圧が向上する。上電極をスパッタ法によるＣｕ膜形成とフォトリソグラフィ、ウエットエッチングにて形成することでキャパシタ構造が得られる。スパッタ膜へのウエットエッチングを用いることで小さい容量値のキャパシタを、高精度に形成することができる。
このように、本発明では、キャパシタ一素子で高精度に回路基板内に構成し、かつ耐電圧に優れたキャパシタ構造を形成することができる。
【0087】
以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【0088】
本開示は次の態様も含む。
（態様１）
キャパシタを内蔵する多層配線基板であって、
前記キャパシタのうちの少なくとも一つは、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、
前記下電極は、前記コア基板上に配置され、
前記上電極は、前記コア基板の面の法線方向において、前記誘電体層および前記下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から前記コア基板の面内の下電極と重ならない部分まで延在する部分とを有し、
前記下電極は、断面視において、傾きｄｚ／ｄｘが０．０２ｕｍ／ｕｍ以上かつ０．５ｕｍ／ｕｍ以下である傾斜部を有することを特徴とした多層配線基板。
（態様２）
態様１に記載の多層配線基板であって、
前記誘電体層の膜厚が、２００ｎｍ以上かつ２０００ｎｍ以下であることを特徴とする多層配線基板。
（態様３）
態様１または２に記載の多層配線基板であって、
前記誘電体層の抵抗値が、１．０×１０１０Ωｃｍ以上であることを特徴とする多層配線基板。
（態様４）
態様１から３のいずれか１つに記載の多層配線基板であって、
前記コア基板がガラス基板であることを特徴とする多層配線基板。
（態様５）
態様１から４のいずれか１つに記載の多層配線基板であって、
前記上電極および前記下電極がＣｕによって構成されることを特徴とする多層配線基板。
（態様６）
キャパシタを内蔵する多層配線基板の製造方法であって、
スパッタ法によりＣｕ膜をガラス基板に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去することで下電極を形成する工程と、
誘電体膜を形成する工程と、
スパッタ法によりＣｕ膜を誘電体膜上に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去することで上電極を形成する工程と、
を有することを特徴とする多層配線基板の製造方法。
（態様７）
態様６に記載の多層配線基板の製造方法であって
前記下電極を形成する工程において、前記Ｃｕ膜とフォトリソグラフィに用いるレジストとの密着強度が０．１ｋｇｆ／ｃｍ以上０．５ｋｇｆ／ｃｍ以下であることを特徴としたキャパシタを内蔵する多層配線基板の製造方法である。
（態様８）
態様６または７に記載の多層配線基板の製造方法であって、
前記下電極を形成する工程における前記Ｃｕ膜を形成する前に、密着層を前記ガラス基板に形成する工程を含むことを特徴とする多層配線基板の製造方法。
（態様９）
態様６から８のいずれか１つに記載の多層配線基板の製造方法であって、
前記下電極を形成する工程において、
ウエットエッチングのエッチングレートを０．３ｕｍ／ｍｉｎ以上１．０ｕｍ／ｍｉｎ以下の範囲にし、エッチングする時間を膜厚／エッチングレート×１．２以上膜厚／エッチングレート×１．７以下の範囲にすることを特徴としたキャパシタを内蔵する多層配線基板の製造方法。
（態様１０）
態様６から９のいずれか１つに記載の多層配線基板の製造方法であって、
キャパシタを無機絶縁膜で覆う工程と、無機絶縁膜を開口し別の層と導通を得る工程と、配線を形成する工程と、有機絶縁膜を形成する工程を有することを特徴とした多層基板の製造方法。
（態様１）
キャパシタを内蔵する多層配線基板であって、
前記キャパシタのうちの少なくとも一つは、コア基板に近い方から順に下電極、誘電体層および上電極が設けられることによって構成されており、
前記下電極は、前記コア基板上に配置され、
前記上電極は、前記コア基板の面の法線方向において、前記誘電体層および前記下電極と重なることによってキャパシタを構成する部分と、キャパシタを構成する部分から前記コア基板の面内の下電極と重ならない部分まで延在する部分とを有し、
前記下電極は、断面視において、傾きｄｚ／ｄｘが０．０２ｕｍ／ｕｍ以上かつ０．５ｕｍ／ｕｍ以下である傾斜部を有することを特徴とした多層配線基板。
（態様２）
態様１に記載の多層配線基板であって、
前記誘電体層の膜厚が、２００ｎｍ以上かつ２０００ｎｍ以下であることを特徴とする多層配線基板。
（態様３）
態様１または２に記載の多層配線基板であって、
前記誘電体層の抵抗値が、１．０×１０１０Ωｃｍ以上であることを特徴とする多層配線基板。
（態様４）
態様１から３のいずれか１つに記載の多層配線基板であって、
前記コア基板がガラス基板であることを特徴とする多層配線基板。
（態様５）
態様１から４のいずれか１つに記載の多層配線基板であって、
前記上電極および前記下電極がＣｕによって構成されることを特徴とする多層配線基板。
（態様６）
キャパシタを内蔵する多層配線基板の製造方法であって、
スパッタ法によりＣｕ膜をガラス基板に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去することで下電極を形成する工程と、
誘電体膜を形成する工程と、
スパッタ法によりＣｕ膜を誘電体膜上に形成し、フォトリソグラフィにより所望のパターンを形成し、ウエットエッチングにより不要なＣｕ膜を除去することで上電極を形成する工程と、
を有することを特徴とする多層配線基板の製造方法。
（態様７）
態様６に記載の多層配線基板の製造方法であって
前記下電極を形成する工程において、前記Ｃｕ膜とフォトリソグラフィに用いるレジストとの密着強度が０．１ｋｇｆ／ｃｍ以上０．５ｋｇｆ／ｃｍ以下であることを特徴としたキャパシタを内蔵する多層配線基板の製造方法である。
（態様８）
態様６または７に記載の多層配線基板の製造方法であって、
前記下電極を形成する工程における前記Ｃｕ膜を形成する前に、密着層を前記ガラス基板に形成する工程を含むことを特徴とする多層配線基板の製造方法。
（態様９）
態様６から８のいずれか１つに記載の多層配線基板の製造方法であって、
前記下電極を形成する工程において、
ウエットエッチングのエッチングレートを０．３ｕｍ／ｍｉｎ以上１．０ｕｍ／ｍｉｎ以下の範囲にし、エッチングする時間を膜厚／エッチングレート×１．２以上膜厚／エッチングレート×１．７以下の範囲にすることを特徴としたキャパシタを内蔵する多層配線基板の製造方法。
（態様１０）
態様６から９のいずれか１つに記載の多層配線基板の製造方法であって、
キャパシタを無機絶縁膜で覆う工程と、無機絶縁膜を開口し別の層と導通を得る工程と、配線を形成する工程と、有機絶縁膜を形成する工程を有することを特徴とした多層基板の製造方法。
【符号の説明】
【0089】
１、１０：ガラス基板
２、７、１４、１８：密着層
３、１５、１９：導電層
４、１６：レジスト
５：下電極
６、１７：誘電体層
１１：第１接着層
１２：第１支持体
１３：レーザ改質部
２０：絶縁層
２１：シード層
２３、２８：絶縁樹脂層
２４：第２接着層
２５：第２支持体
２６：貫通孔
２７：第４配線層
２９：ビルドアップ層
３０：半導体素子用接合パッド
３１：基板用接合パッド
ＡＬa、ＡＬｂ：接着層
Ａｐ：エッチング開口部
ＤＬａ、ＤＬｂ、ＤＬｃ：誘電体層
Ｇａ、Ｇｂ、Ｇｃ：ガラス基板
２、７、１４、１８：密着層
３、１５、１９：導電層
４、１６：レジスト
５：下電極
６、１７：誘電体層
１１：第１接着層
１２：第１支持体
１３：レーザ改質部
２０：絶縁層
２１：シード層
２３、２８：絶縁樹脂層
２４：第２接着層
２５：第２支持体
２６：貫通孔
２７：第４配線層
２９：ビルドアップ層
３０：半導体素子用接合パッド
３１：基板用接合パッド
ＡＬa、ＡＬｂ：接着層
Ａｐ：エッチング開口部
ＤＬａ、ＤＬｂ、ＤＬｃ：誘電体層
Ｇａ、Ｇｂ、Ｇｃ：ガラス基板
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図8L】
【図8M】
【図8N】
【図8O】