特開 2024-3305 スイッチ駆動回路、電源制御装置、スイッチング電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024003305

(43)【公開日】2024-01-15

(54)【発明の名称】スイッチ駆動回路、電源制御装置、スイッチング電源

(51)【国際特許分類】

   H02M 3/28 20060101AFI20240105BHJP

   H02M 1/00 20070101ALI20240105BHJP

   H02M 1/08 20060101ALI20240105BHJP

【ＦＩ】

H02M3/28 H

H02M3/28 E

H02M1/00 F

H02M1/08 A

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022102348

(22)【出願日】2022-06-27

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】佐藤 好則

【テーマコード（参考）】

5H730

5H740

【Ｆターム（参考）】

5H730AA02

5H730AS01

5H730AS13

5H730BB43

5H730BB57

5H730CC01

5H730DD04

5H730DD41

5H730EE57

5H730FD11

5H730FD26

5H730FD41

5H730XX02

5H730XX03

5H730XX04

5H730XX13

5H730XX15

5H730XX19

5H730XX22

5H730XX26

5H730XX28

5H730XX32

5H730XX33

5H730XX35

5H730XX38

5H730XX42

5H740BA12

5H740BB01

5H740BB08

5H740BB10

5H740BC02

5H740JB01

5H740KK01

5H740MM02

5H740MM03

5H740MM12

(57)【要約】

【課題】低ノイズのスイッチ駆動回路を提供する。
【解決手段】スイッチ駆動回路１７は、Ｎチャネル型のスイッチ素子１１をオフするときにスイッチ素子１１の制御端からシンク電流ＩＬを引き抜いてスイッチ素子１１の制御端に印加される駆動電圧Ｇ１を低下させるように構成されたシンク電流源１７１と、駆動電圧Ｇ１の低下中において駆動電圧Ｇ１が高いほどシンク電流ＩＬの電流値を大きくして駆動電圧Ｇ１が低いほどシンク電流ＩＬの電流値を小さくするように構成されたシンク電流調整部１７２と、を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

Ｎチャネル型のスイッチ素子をオフするときに前記スイッチ素子の制御端からシンク電流を引き抜いて前記スイッチ素子の制御端に印加される駆動電圧を低下させるように構成されたシンク電流源と、
前記駆動電圧の低下中において前記駆動電圧が高いほど前記シンク電流の電流値を大きくして前記駆動電圧が低いほど前記シンク電流の電流値を小さくするように構成されたシンク電流調整部と、
を備える、スイッチ駆動回路。

【請求項2】

前記シンク電流源は、
所定の基準電流を生成するように構成された基準電流源と、
前記基準電流から複数の単位電流を生成するように構成されたカレントミラーと、
前記シンク電流調整部から出力される調整信号に応じた数だけ前記複数の単位電流を足し合わせて前記シンク電流を生成するように構成された電流加算部と、
を含む、請求項１に記載のスイッチ駆動回路。

【請求項3】

前記シンク電流調整部は、それぞれ異なる閾値を持ち前記駆動電圧に応じて出力論理が切り替わるように構成された複数のインバータを含み、前記複数のインバータそれぞれの出力信号を前記調整信号として出力する、請求項２に記載のスイッチ駆動回路。

【請求項4】

前記複数のインバータは、それぞれ異なる閾値が相関を持つように単一の半導体基板に形成されている、請求項３に記載のスイッチ駆動回路。

【請求項5】

前記複数のインバータそれぞれの閾値のうち、少なくとも一つの閾値は、前記スイッチ素子のプラトー電圧よりも高い電圧値に設定されており、少なくとも一つの別の閾値は、前記スイッチ素子の前記プラトー電圧よりも低い電圧値に設定されている、請求項３に記載のスイッチ駆動回路。

【請求項6】

前記スイッチ素子の制御端と前記シンク電流源の出力端との間に接続されるように構成された抵抗をさらに含む、請求項１に記載のスイッチ駆動回路。

【請求項7】

請求項１～６のいずれか一項に記載のスイッチ駆動回路と、
帰還電圧に応じて前記スイッチ駆動回路を制御するように構成された帰還制御回路と、
を備える、電源制御装置。

【請求項8】

請求項７に記載の電源制御装置を備え、前記スイッチ素子をオン／オフすることにより入力電圧から出力電圧を生成する、スイッチング電源。

【請求項9】

トランスを備えるフライバック型であり、前記スイッチ素子の一端は、前記トランスの一次巻線に接続されている、請求項８に記載のスイッチング電源。

【請求項10】

前記帰還制御回路は、前記スイッチ素子のオフ期間に前記スイッチ素子の前記一端に現れるスイッチ電圧をサンプリングすることにより前記帰還電圧を生成するように構成された帰還電圧生成回路を含む、請求項９に記載のスイッチング電源。

【請求項11】

前記帰還電圧生成回路は、前記シンク電流の引き下げが完了した時点、又は、その時点から一定の遅延時間が経過した時点で、前記スイッチ電圧のサンプリングを開始するように構成されたサンプル／ホールド回路を含む、請求項１０に記載のスイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、スイッチ駆動回路、電源制御装置及びスイッチング電源に関する。

【背景技術】

【0002】

スイッチング電源は、様々なアプリケーションに搭載されている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２２－６５４３５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来のスイッチング電源は、低ノイズ化について検討の余地があった。

【課題を解決するための手段】

【0006】

例えば、本明細書中に開示されているスイッチ駆動回路は、Ｎチャネル型のスイッチ素子をオフするときに前記スイッチ素子の制御端からシンク電流を引き抜いて前記スイッチ素子の制御端に印加される駆動電圧を低下させるように構成されたシンク電流源と、前記駆動電圧の低下中において前記駆動電圧が高いほど前記シンク電流の電流値を大きくして前記駆動電圧が低いほど前記シンク電流の電流値を小さくするように構成されたシンク電流調整部と、を備える。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示によれば、低ノイズのスイッチ駆動回路及びこれを用いた電源制御装置並びにスイッチング電源を提供することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１は、スイッチング電源の全体構成を示す図である。

【図2】図２は、半導体装置の一構成例を示す図である。

【図3】図３は、ターンオフ挙動の一例を示す図である。

【図4】図４は、出力帰還制御の一例を示す図である。

【図5】図５は、スイッチ駆動回路の第１構成例を示す図である。

【図6】図６は、シンク電流調整動作の一例を示す図である。

【図7】図７は、スイッチ駆動回路の第２構成例を示す図である。

【発明を実施するための形態】

【0010】

図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、一次回路系（ＧＮＤ１系）と二次回路系（ＧＮＤ２系）との間を電気的に絶縁しつつ一次回路系に供給される直流入力電圧Ｖｉｎを所望の直流出力電圧Ｖｏｕｔに変換して二次回路系に供給する絶縁型ＤＣ／ＤＣコンバータ（いわゆるフライバック電源）である。

【0011】

スイッチング電源１が搭載されるアプリケーションとしては、車載機器（例えば電動コンプレッサ及び主機インバータ）、民生機器及び産業機械などを挙げることができる。

【0012】

本図に即して述べると、スイッチング電源１は、半導体装置１０と、これに外付けされる種々のディスクリート部品（キャパシタＣ１～Ｃ４、ダイオードＤ１～Ｄ３、抵抗Ｒ１～Ｒ７、及び、トランスＴＲ）と、を備える。

【0013】

ダイオードＤ１は、ツェナダイオードであってもよい。ダイオードＤ２及びＤ３は、ショットキーバリアダイオードであってもよい。

【0014】

トランスＴＲは、一次回路系と二次回路系との間を電気的に絶縁しつつ、互いに磁気結合された一次巻線Ｌｐ（巻数Ｎｐ）と二次巻線Ｌｓ（巻数Ｎｓ）を含む。巻数Ｎｐ及びＮｓについては、所望の直流出力電圧Ｖｏｕｔ（＝Ｖｉｎ×（Ｎｓ／Ｎｐ）×（Ｔｏｎ／Ｔｏｆｆ）、ただし、Ｔｏｎ及びＴｏｆｆは、後出するスイッチ素子１１のオン期間及びオフ期間）が得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏｕｔは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏｕｔは高くなる。

【0015】

なお、スイッチング電源１に交流入力電圧Ｖａｃが供給される場合には、交流入力電圧Ｖａｃを直流入力電圧Ｖｉｎに変換する整流回路（ダイオードブリッジなど）を前段に設けてもよい。

【0016】

半導体装置１０は、いわゆる電源制御ＩＣであり、一次回路系に設けられてスイッチング電源１の制御主体となる。なお、半導体装置１０は、装置外部との電気的な接続を確立するための手段として複数の外部端子（本図に即して述べると、電源端子ＶＩＮ、スイッチ端子ＳＷ、帰還端子ＦＢ、イネーブル端子ＥＮ、負荷補償端子ＬＣＯＭＰ、基準端子ＲＥＦ、及び、接地端子ＧＮＤ）を備えている。

【0017】

もちろん、半導体装置１０には、必要に応じて上記以外の外部端子を適宜設けても構わない。半導体装置１０の内部構成については、後ほど説明する。

【0018】

半導体装置１０の外部接続について説明する。半導体装置１０の電源端子ＶＩＮと、ダイオードＤ１のアノードと、キャパシタＣ１及びＣ３それぞれの第１端と、抵抗Ｒ１の第１端と、トランスＴＲの一次巻線Ｌｐの第１端（巻終端）は、いずれも直流入力電圧Ｖｉｎの印加端に接続されている。抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、いずれも半導体装置１０のイネーブル端子ＥＮに接続されている。キャパシタＣ１及び抵抗Ｒ２それぞれの第２端は、いずれも一次回路系の接地端ＧＮＤ１に接続されている。

【0019】

ダイオードＤ１のカソードは、ダイオードＤ２のカソードに接続されている。キャパシタＣ３の第２端は、抵抗Ｒ５の第１端に接続されている。抵抗Ｒ６の第１端は、半導体装置１０の帰還端子ＦＢに接続されている。ダイオードＤ２のアノードと、抵抗Ｒ５及びＲ６それぞれの第２端と、トランスＴＲの一次巻線Ｌｐの第２端（巻始端）は、いずれも半導体装置１０のスイッチ端子ＳＷに接続されている。

【0020】

このように接続されたダイオードＤ１並びにＤ２、キャパシタＣ３及び抵抗Ｒ５は、トランスＴＲの一次巻線Ｌｐに流れる一次電流Ｉｐが遮断されたときに生じるサージ電圧を抑制するためのスナバ回路（クランパ回路の一種）を形成している。

【0021】

半導体装置１０の負荷補償端子ＬＣＯＭＰは、キャパシタＣ２及び抵抗Ｒ３それぞれの第１端に接続されている。半導体装置１０の基準端子ＲＥＦは、抵抗Ｒ４の第１端に接続されている。半導体装置１０の接地端子ＧＮＤ、キャパシタＣ２の第２端、及び、抵抗Ｒ３並びにＲ４それぞれの第２端は、いずれも接地端ＧＮＤ１に接続されている。

【0022】

トランスＴＲの二次巻線Ｌｓの第１端（巻始端）は、ダイオードＤ３のアノードに接続されている。ダイオードＤ３のカソードとキャパシタＣ４及び抵抗Ｒ７それぞれの第１端は、いずれも直流出力電圧Ｖｏｕｔの印加端に接続されている。トランスＴＲの二次巻線Ｌｓの第２端（巻終端）と、キャパシタＣ４及び抵抗Ｒ７それぞれの第１端は、いずれも二次回路系の接地端ＧＮＤ２に接続されている。

【0023】

このように接続されたダイオードＤ３及びキャパシタＣ４は、トランスＴＲの二次巻線Ｌｓに現れる誘起電圧を整流及び平滑して直流出力電圧Ｖｏｕｔを生成するための整流平滑回路を形成している。

【0024】

＜半導体装置＞
図２は、半導体装置１０の一構成例を示す図である。本構成例の半導体装置１０は、スイッチ素子１１と、帰還電圧生成回路１２と、ソフトスタート回路１３と、コンパレータ１４と、コントローラ１５と、スイッチ駆動回路１６と、最大周波数設定回路１７と、負荷補償回路１８と、スペクトラム拡散回路１９と、内部レギュレータ１Ａと、低入力保護回路１Ｂと、過熱保護回路１Ｃと、短絡／オープン保護回路１Ｄと、過電流／天絡保護回路１Ｅと、を集積化して成る。

【0025】

スイッチ素子１１は、直流入力電圧Ｖｉｎの印加端からトランスＴＲの一次巻線Ｌｐを介して接地端ＧＮＤ１に至る電流経路を、ゲート駆動信号Ｇ１（＝駆動電圧に相当）に応じて導通／遮断することにより、一次巻線Ｌｐに流れる一次電流Ｉｐをオン／オフする。

【0026】

なお、本図においては、スイッチ素子１１の一例として、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］が用いられている。この場合、スイッチ素子１１のドレインは、スイッチ端子ＳＷ（延いてはトランスＴＲの一次巻線Ｌｐの第２端（巻始端））に接続される。一方、スイッチ素子のソースは、接地端子ＧＮＤに接続される。スイッチ素子１１は、ゲート駆動信号Ｇ１がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ１がローレベルであるときにオフ状態となる。

【0027】

また、スイッチ素子１１として、ＧａＮデバイス又はＳｉＣデバイスを用いてもよい。

【0028】

帰還電圧生成回路１２は、スイッチ素子１１のオフ期間Ｔｏｆｆにおいて、帰還端子ＦＢの端子電圧（延いてはスイッチ素子１１のドレインに現れるスイッチ電圧Ｖｓｗ）をサンプリングすることにより帰還電圧Ｖ１を生成する。本図に即して述べると、帰還電圧生成回路１２は、電圧検出回路１２１と、サンプル／ホールド回路１２２と、を含む。

【0029】

電圧検出回路１２１は、電源端子ＶＩＮ及び帰還端子ＦＢの端子間電圧（＝Ｖｉｎ－Ｖｓｗ）に応じたモニタ電流ＩＲＥＦを基準端子ＲＥＦに流すことにより、モニタ電圧Ｖ０（＝ＩＲＥＦ×Ｒ４）を生成する。なお、スイッチ素子１１のオフ期間Ｔｏｆｆに得られるスイッチ電圧Ｖｓｗは、トランスＴＲのフライバック電圧（延いては直流出力電圧Ｖｏｕｔの情報）を含む。従って、スイッチ電圧Ｖｓｗをモニタすることにより、フォトカプラなどを用いることなく、一次回路系のみで出力帰還制御を行うことが可能となる。

【0030】

サンプル／ホールド回路１２２は、所定のタイミングでモニタ電圧Ｖ０をサンプリングすることにより帰還電圧Ｖ１を生成する。

【0031】

ソフトスタート回路１３は、半導体装置１０の起動時に０Ｖから緩やかに上昇するソフトスタート電圧Ｖ３を生成する。なお、ソフトスタート回路１３は、低入力保護、過熱保護及び短絡／オープン保護のいずれか一つが掛かった時点でソフトスタート電圧Ｖ３を０Ｖにリセットする。

【0032】

コンパレータ１４は、非反転入力端（＋）に入力される帰還電圧Ｖ１と、２つの反転入力端（－）にそれぞれ入力される基準電圧Ｖ２及びソフトスタート電圧Ｖ３の低い方とを比較して比較信号Ｓ０を生成する。基準電圧Ｖ２は、例えばパルス信号を鈍らせたスロープ波形であってもよい。比較信号Ｓ０は、帰還電圧Ｖ１が基準電圧Ｖ２よりも高いときにハイレベルとなり、帰還電圧Ｖ１が基準電圧Ｖ２よりも低いときにローレベルとなる。

【0033】

コントローラ１５は、比較信号Ｓ０に応じてスイッチ素子１１のオン／オフ制御を行うようにゲート制御信号Ｓ１を生成する。例えば、コントローラ１５は、比較信号Ｓ０のパルスエッジ（例えば立下りエッジ）をトリガとしてスイッチ素子１１のオンタイミングを決定する。また、コントローラ１５は、スイッチ素子１１をオンしてから所定のオン期間Ｔｏｎが経過したことをトリガとしてスイッチ素子１１のオフタイミングを決定する。なお、コントローラ１５は、各種の異常検出時（例えば、短絡／オープン異常又は過電流／天絡異常の検出時）にスイッチ素子１１を強制的にオフ状態とする機能も備えている。

【0034】

スイッチ駆動回路１６は、ゲート制御信号Ｓ１に応じてスイッチ素子１１のゲート駆動信号Ｇ１を生成する。例えば、スイッチ駆動回路１６は、ゲート制御信号Ｓ１がローレベルであるときにゲート駆動信号Ｇ１をハイレベルとしてスイッチ素子１１をオン状態とする。また、スイッチ駆動回路１６は、ゲート制御信号Ｓ１がハイレベルであるときにゲート駆動信号Ｇ１をローレベルとしてスイッチ素子１１をオフ状態とする。

【0035】

最大周波数設定回路１７は、スイッチング周波数ｆｓｗ（＝１／Ｔｓｗ＝１／（Ｔｏｎ＋Ｔｏｆｆ））の最大値を設定するようにコントローラ１５を制御する。

【0036】

負荷補償回路１８は、スイッチ素子１１（延いてはトランスＴＲの一次巻線Ｌｐ）に流れる一次電流Ｉｐに応じた補正電流ＩＲＥＦＣＯＭＰを生成し、これをモニタ電流ＩＲＥＦに足し合わせることにより、ダイオードＤ３に生じる順方向降下電圧Ｖｆの変化を補償する。なお、補正電流ＩＲＥＦＣＯＭＰは、負荷補償端子ＬＣＯＭＰに外付けされる抵抗Ｒ３及びキャパシタＣ２により任意に調整することが可能である。

【0037】

スペクトラム拡散回路１９は、スイッチング周波数ｆｓｗを周期的に又は乱数的にスペクトラム拡散するようにコントローラ１５を制御する。

【0038】

内部レギュレータ１Ａは、電源端子ＶＩＮに印加される直流入力電圧Ｖｉｎから所定の内部電源電圧Ｖｒｅｇを生成する。なお、内部レギュレータ１Ａは、例えば、イネーブル端子ＥＮがハイレベルであるときにイネーブル状態となり、イネーブル端子ＥＮがローレベルであるときにディセーブル状態となる。

【0039】

低入力保護回路１Ｂは、電源端子ＶＩＮに印加される直流入力電圧Ｖｉｎの低入力状態（いわゆるＵＶＬＯ［under-voltage locked out］状態）を検出し、その検出結果をソフトスタート回路１３に出力する。なお、低入力保護回路１Ｂは、例えば、イネーブル端子ＥＮがハイレベルであるときにイネーブル状態となり、イネーブル端子ＥＮがローレベルであるときにディセーブル状態となる。

【0040】

過熱保護回路１Ｃは、半導体装置１０（特にスイッチ素子１１）の過熱状態を検出し、その検出結果をソフトスタート回路１３に出力する。

【0041】

短絡／オープン保護回路１Ｄは、基準端子ＲＥＦに印加されるモニタ電圧Ｖ０を監視することにより、基準端子ＲＥＦの短絡／オープン異常を検出し、その検出結果をソフトスタート回路１３及びコントローラ１５それぞれに出力する。

【0042】

過電流／天絡保護回路１Ｅは、スイッチ素子１１（延いてはトランスＴＲの一次巻線Ｌｐ）に流れる一次電流Ｉｐを監視することにより、一次電流Ｉｐの過電流状態又はスイッチ端子ＳＷの天絡状態を検出し、その検出結果をコントローラ１５に出力する。

【0043】

なお、上記した各種機能ブロックのうち、少なくとも帰還電圧生成回路１２、コンパレータ１４及びコントローラ１５は、帰還電圧Ｖ１に応じてスイッチ駆動回路１６を制御する帰還制御回路の構成要素として理解され得る。

【0044】

＜基本動作＞
スイッチング電源１の基本動作について簡単に説明する。スイッチ素子１１のオン期間Ｔｏｎには、直流入力電圧Ｖｉｎの印加端から一次巻線Ｌｐ及びスイッチ素子１１を介して接地端ＧＮＤ１に向けた一次電流Ｉｐが流れる。従って、一次巻線Ｌｐに電気エネルギが蓄えられる。

【0045】

一方、スイッチ素子１１のオフ期間Ｔｏｆｆには、一次巻線Ｌｐと磁気結合された二次巻線Ｌｓに誘起電圧が発生し、二次巻線ＬｓからダイオードＤ３及びキャパシタＣ４を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、二次巻線Ｌｓの誘起電圧を整流及び平滑した直流出力電圧Ｖｏｕｔが出力される。

【0046】

以降も、スイッチ素子１１がオン／オフされることにより、上記と同様のスイッチング出力動作が繰り返される。

【0047】

このように、本実施形態のスイッチング電源１によれば、一次回路系と二次回路系との間を電気的に絶縁しつつ、直流入力電圧Ｖｉｎから所望の直流出力電圧Ｖｏｕｔを生成することができる。

【0048】

＜直流出力電圧Ｖｏｕｔの計算＞
ところで、スイッチング電源１で生成される直流出力電圧Ｖｏｕｔは、次の（１ａ）式又は（１ｂ）式で算出することができる。

【0049】

【数1】

【0050】

なお、（１ａ）式は、負荷補償端子ＬＣＯＭＰが接地端ＧＮＤ１にショートされている場合（すなわちＩＲＥＦＣＯＭＰ＝０である場合）に相当する。一方、（１ｂ）式は、負荷補償端子ＬＣＯＭＰを用いてダイオードＤ３の順方向降下電圧Ｖｆを補償する場合に相当する。また、両式中における符号ＶＩＮＴＲＥＦは、半導体装置１０の内部で設定される基準電圧（例えば０．５４Ｖ）である。

【0051】

上記した直流出力電圧Ｖｏｕｔの誤差要因としては、抵抗比（Ｒ６／Ｒ４）及び巻線比（Ｎｓ／Ｎｐ）のばらつきに加えて、ダイオードＤ３の順方向降下電圧Ｖｆの変化（＝温度及び負荷電流による誤差）が挙げられる。また、スイッチング電源１の軽負荷時には、トランスＴＲの二次巻線Ｌｓに生じるサージ電圧がキャパシタＣ４に充電されることにより、直流出力電圧Ｖｏｕｔの上昇を生じ得る。なお、このような直流出力電圧Ｖｏｕｔの上昇は、キャパシタＣ４の大容量化又は出力抵抗の追加により低減することができる。

【0052】

＜ターンオフ挙動＞
図３は、スイッチ素子１１のターンオフ挙動の一例を示す図であり、上から順に、ゲート駆動信号Ｇ１とスイッチ電圧Ｖｓｗが描写されている。本図で示すように、ゲート駆動信号Ｇ１がハイレベルからローレベルに立ち下がり、スイッチ素子１１がオン状態からオフ状態に切り替わるタイミング、つまり、スイッチ電圧Ｖｓｗがローレベルからハイレベルに立ち上がるタイミングでは、スイッチ電圧Ｖｓｗにリンギング（サージ）が生じる。

【0053】

＜出力帰還制御＞
図４は、半導体装置１０による出力帰還制御の一例を示す図であり、上から順に、直流出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ、モニタ電圧Ｖ０、サンプル／ホールド回路１２２の動作状態、帰還電圧Ｖ１、基準電圧Ｖ２及びゲート駆動信号Ｇ１が描写されている。

【0054】

時刻ｔ１において、ゲート駆動信号Ｇ１がハイレベルからローレベルに立ち下げられると、スイッチ素子１１がオン状態からオフ状態に切り替わる。その結果、スイッチ電圧Ｖｓｗがローレベルからハイレベルに上昇する。このとき、直流出力電圧Ｖｏｕｔは、低下から上昇に転じる。

【0055】

スイッチ素子１１のオフ期間Ｔｏｆｆ（＝時刻ｔ１～ｔ４）には、電源端子ＶＩＮと帰還端子ＦＢの端子間電圧（＝Ｖｉｎ－Ｖｓｗ）に応じたモニタ電圧Ｖ０が生成される。モニタ電圧Ｖ０は、スイッチ電圧Ｖｓｗに含まれるトランスＴＲのフライバック電圧（延いては直流出力電圧Ｖｏｕｔの情報）に相当する。

【0056】

時刻ｔ２～ｔ３では、モニタ電圧Ｖ０のサンプル／ホールド処理により帰還電圧Ｖ１が生成（更新）される。

【0057】

時刻ｔ４において、スロープ波形の基準電圧Ｖ２が帰還電圧Ｖ１よりも高くなり、ゲート駆動信号Ｇ１がローレベルからハイレベルに立ち上げられると、スイッチ素子１１がオフ状態からオン状態に切り替わる。その結果、スイッチ電圧Ｖｓｗがハイレベルからローレベルに低下する。このとき、直流出力電圧Ｖｏｕｔは、上昇から低下に転じる。

【0058】

時刻ｔ４以降も上記一連の出力帰還制御が繰り返される。その結果、帰還電圧Ｖ１が所定の基準電圧ＶＩＮＴＲＥＦ（例えば０．５４Ｖ）と一致するように直流出力電圧Ｖｏｕｔが安定化される。

【0059】

ところで、本図で示すように、スイッチ電圧Ｖｓｗがローレベルからハイレベルに立ち上がるタイミング（＝時刻ｔ１）では、トランスＴＲの漏れインダクタンスにより、スイッチ電圧Ｖｓｗにリンギング（サージ）が発生する。このような挙動は、先出の図３でも説明した通りである。

【0060】

そのため、出力帰還制御に支障を来さないように、電圧検出回路１２１では、遅延時間Ｔ３（本図では時刻ｔ１～ｔ２、例えば最大２７０ｎｓ）の設定により、スイッチ電圧Ｖｓｗのリンギング（サージ）を除去してモニタ電圧Ｖ０を生成することが望ましい。

【0061】

また、半導体装置１０では、サンプル／ホールド回路１２２で安定したモニタ電圧Ｖ０の電圧値を読み取ることができるように、スイッチ素子１１のターンオフタイミングを起点として、サンプリングマスク期間Ｔ１（本図では時刻ｔ１～ｔ２、例えば最小１５０ｎｓ）とサンプリング終了時間Ｔ２（本図では時刻ｔ１～ｔ３、例えば最小３００ｎｓ）が設定されている。

【0062】

サンプリングマスク期間Ｔ１では、サンプル／ホールド回路１２２によるモニタ電圧Ｖ０のサンプリング処理が内部的にマスクされる。サンプリング終了時間Ｔ２は、モニタ電圧Ｖ０のサンプリング終了タイミング（＝ホールドタイミング）を決定する。従って、モニタ電圧Ｖ０のサンプリング処理は、サンプリングマスク期間Ｔ１が満了してからサンプリング終了時間Ｔ２が経過するまで実施される（本図では時刻ｔ２～ｔ３）。

【0063】

ただし、サンプリング終了時間Ｔ２の経過後もスイッチ電圧Ｖｓｗのリンギング（サージ）が残っている場合には、帰還電圧Ｖ１が安定しないおそれがある。このような状況に陥ると、一次回路系のみで出力帰還制御を行う絶縁型のスイッチング電源１では、スイッチング挙動が不安定となり、延いては、直流出力電圧Ｖｏｕｔが不安定となり得る。このような不具合を回避するためには、スイッチ電圧Ｖｓｗのリンギング（サージ）をサンプリング終了時間Ｔ２未満に制限しなければならない。

【0064】

また、一次回路系のみで出力帰還制御を行う絶縁型のスイッチング電源１に限らず、スイッチング回路全般において、低ＥＭＩ［electro-magnetic interference］は重要な課題の一つである。また、スイッチ電圧Ｖｓｗのリンギング（サージ）が大きいと、これに耐え得るようにスイッチ素子１１のドレイン・ソース間耐圧を高めなければならない。

【0065】

これらの課題を鑑みると、スイッチ電圧Ｖｓｗのリンギング（サージ）自体を低減することが重要である。以下では、スイッチ駆動回路１６による低ノイズ化を提案する。

【0066】

＜スイッチ駆動回路（第１構成例）＞
図５は、スイッチ駆動回路１６の第１構成例を示す図である。第１構成例のスイッチ駆動回路１６は、基準電流源ＣＳと、ドライバＤＲＶＨ及びＤＲＶＬと、トランジスタＮ１～Ｎ６（ＮＭＯＳＦＥＴ）と、トランジスタＰ１～Ｐ１２（ＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、を含む。

【0067】

トランジスタＰ１のソースは、内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ１及びＮ１それぞれのドレインは、いずれもスイッチ素子１１のゲート（＝ゲート駆動信号Ｇ１の印加端）に接続されている。トランジスタＰ１のゲートは、ドライバＤＲＶＨの出力端（＝上側ゲート駆動信号ＧＨの印加端）に接続されている。トランジスタＮ１のゲートは、ドライバＤＲＶＬの出力端（＝下側ゲート駆動信号ＧＬの印加端）に接続されている。

【0068】

トランジスタＰ２～Ｐ６それぞれのソースは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ２～Ｐ６それぞれのゲートは、いずれもトランジスタＰ２のドレインに接続されている。トランジスタＰ２のドレインは、基準電流源ＣＳの第１端に接続されている。基準電流源ＣＳの第２端は、接地端子ＧＮＤに接続されている。

【0069】

トランジスタＰ７～Ｐ９それぞれのソースは、それぞれ、トランジスタＰ３～Ｐ５それぞれのドレインに接続されている。トランジスタＰ７～Ｐ９それぞれのゲートは、それぞれ、調整信号Ｇ７～Ｇ９の印加端に接続されている。トランジスタＰ６～Ｐ９それぞれのドレインは、いずれもトランジスタＮ２のドレインに接続されている。トランジスタＮ２及びＮ３それぞれのゲートは、いずれもトランジスタＮ２のドレインに接続されている。トランジスタＮ３のドレインは、トランジスタＮ１のソースに接続されている。トランジスタＮ２及びＮ３それぞれのソースは、いずれも接地端子ＧＮＤに接続されている。

【0070】

トランジスタＰ１０～Ｐ１２それぞれのソースは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ１０～Ｐ１２それぞれのゲート及びトランジスタＮ４～Ｎ６それぞれのゲートは、いずれもスイッチ素子１１のゲート（＝ゲート駆動信号Ｇ１の印加端）に接続されている。

【0071】

トランジスタＰ１０及びＮ４それぞれのドレインは、いずれもトランジスタＰ９のゲート（＝調整信号Ｇ９の印加端）に接続されている。トランジスタＰ１１及びＮ５それぞれのドレインは、いずれもトランジスタＰ８のゲート（＝調整信号Ｇ８の印加端）に接続されている。トランジスタＰ１２及びＮ６それぞれのドレインは、いずれもトランジスタＰ７のゲート（＝調整信号Ｇ７の印加端）に接続されている。トランジスタＮ４～Ｎ６それぞれのソースは、いずれも接地端子ＧＮＤに接続されている。

【0072】

ドライバＤＲＶＨ及びＤＲＶＬは、それぞれ、ゲート制御信号Ｓ１に応じて上側ゲート駆動信号ＧＨ及び下側ゲート駆動信号ＧＬを生成する。上側ゲート駆動信号ＧＨ及び下側ゲート駆動信号ＧＬは、ゲート制御信号Ｓ１がハイレベルであるときにいずれもハイレベルとなり、ゲート制御信号Ｓ１がローレベルであるときにいずれもローレベルとなる。

【0073】

従って、ゲート制御信号Ｓ１がローレベルであるときには、トランジスタＰ１がオン状態となり、トランジスタＮ１がオフ状態となる。その結果、ゲート駆動信号Ｇ１がハイレベルとなるので、スイッチ素子１１がオン状態となる。

【0074】

一方、ゲート制御信号Ｓ１がハイレベルであるときには、トランジスタＰ１がオフ状態となり、トランジスタＮ１がオン状態となる。その結果、ゲート駆動信号Ｇ１がローレベルとなるので、スイッチ素子１１がオフ状態となる。

【0075】

上記構成要素のうち、基準電流源ＣＳ、トランジスタＰ２～Ｐ９、及び、トランジスタＮ２並びにＮ３は、Ｎチャネル型のスイッチ素子１１をオフするときにスイッチ素子１１のゲートからシンク電流ＩＬを引き抜いてスイッチ素子１１のゲートに印加されるゲート駆動信号Ｇ１を低下させるシンク電流源１６１を形成している。

【0076】

なお、基準電流源ＣＳは、所定の基準電流Ｉ０を生成する。

【0077】

トランジスタＰ２～Ｐ６は、基準電流Ｉ０から複数の単位電流Ｉ１～Ｉ４を生成するカレントミラーＣＭを形成している。なお、複数の単位電流Ｉ１～Ｉ４は、同一の電流値であってもよいし、異なる電流値であってもよい。

【0078】

トランジスタＰ７～Ｐ９、Ｎ２及びＮ３は、調整信号Ｇ７～Ｇ９に応じた数だけ複数の単位電流Ｉ１～Ｉ４を足し合わせた加算電流Ｉ５を生成し、これをミラーすることによりシンク電流ＩＬを生成する電流加算部ＡＤＤを形成している。なお、トランジスタＮ２及びＮ３４それぞれのゲートと接地端子ＧＮＤとの間にキャパシタを挿入してもよい。

【0079】

調整信号Ｇ７～Ｇ９がいずれもローレベルであるときには、トランジスタＰ７～Ｐ９がいずれもオン状態となる。従って、加算電流Ｉ５は、単位電流Ｉ１～Ｉ４を全て足し合わせた電流値（＝Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）となる。このとき、シンク電流ＩＬは、これが取り得る最大値となる。

【0080】

調整信号Ｇ７及びＧ８がローレベルで調整信号Ｇ９がハイレベルであるときには、トランジスタＰ７及びＰ８がオン状態でトランジスタＰ９がオフ状態となる。従って、加算電流Ｉ５は、単位電流Ｉ１、Ｉ２及びＩ４を足し合わせた電流値（＝Ｉ１＋Ｉ２＋Ｉ４）となる。このとき、シンク電流ＩＬは、最大値から１段階引き下げられた状態となる。

【0081】

調整信号Ｇ７がローレベルで調整信号Ｇ８及びＧ９がハイレベルであるときには、トランジスタＰ７がオン状態でトランジスタＰ８及びＰ９がオフ状態となる。従って、加算電流Ｉ５は、単位電流Ｉ１及びＩ４を足し合わせた電流値（＝Ｉ１＋Ｉ４）となる。このとき、シンク電流ＩＬは、最大値から２段階引き下げられた状態となる。

【0082】

調整信号Ｇ７～Ｇ９がいずれもハイレベルであるときには、トランジスタＰ７～Ｐ９がいずれもオフ状態となる。従って、加算電流Ｉ５は、単位電流Ｉ４と等しくなる。このとき、シンク電流ＩＬは、これが取り得る最小値となる。

【0083】

また、上記構成要素のうち、トランジスタＰ１０～Ｐ１２及びＮ４～Ｎ６は、ゲート駆動信号Ｇ１の低下中においてゲート駆動信号Ｇ１が高いほどシンク電流ＩＬの電流値を大きくしてゲート駆動信号Ｇ１が低いほどシンク電流ＩＬの電流値を小さくするシンク電流調整部１６２を形成している。

【0084】

トランジスタＰ１０及びＮ４は、インバータＩＮＶ１を形成している。インバータＩＮＶ１は、閾値Ｖｔｈ１を持ちゲート駆動信号Ｇ１に応じて出力論理が切り替わる。なお、インバータＩＮＶ１の出力信号は、先出の調整信号Ｇ９として出力される。従って、調整信号Ｇ９は、ゲート駆動信号Ｇ１が閾値Ｖｔｈ１よりも高いときにローレベルとなり、ゲート駆動信号Ｇ１が閾値Ｖｔｈ１よりも低いときにハイレベルとなる。

【0085】

トランジスタＰ１１及びＮ５は、インバータＩＮＶ２を形成している。インバータＩＮＶ２は、閾値Ｖｔｈ１とは異なる閾値Ｖｔｈ２（例えばＶｔｈ２＜Ｖｔｈ１）を持ち、ゲート駆動信号Ｇ１に応じて出力論理が切り替わる。なお、インバータＩＮＶ２の出力信号は、先出の調整信号Ｇ８として出力される。従って、調整信号Ｇ８は、ゲート駆動信号Ｇ１が閾値Ｖｔｈ２よりも高いときにローレベルとなり、ゲート駆動信号Ｇ１が閾値Ｖｔｈ２よりも低いときにハイレベルとなる。

【0086】

トランジスタＰ１２及びＮ６は、インバータＩＮＶ３を形成している。インバータＩＮＶ３は、閾値Ｖｔｈ１及びＶｔｈ２のいずれとも異なる閾値Ｖｔｈ３（例えばＶｔｈ３＜Ｖｔｈ２）を持ち、ゲート駆動信号Ｇ１に応じて出力論理が切り替わる。なお、インバータＩＮＶ３の出力信号は、先出の調整信号Ｇ７として出力される。従って、調整信号Ｇ７は、ゲート駆動信号Ｇ１が閾値Ｖｔｈ３よりも高いときにローレベルとなり、ゲート駆動信号Ｇ１が閾値Ｖｔｈ３よりも低いときにハイレベルとなる。

【0087】

インバータＩＮＶ１～ＩＮＶ３それぞれの閾値Ｖｔｈ１～Ｖｔｈ３を調整する手法としては、例えば、トランジスタＰ１０～Ｐ１２及びトランジスタＮ４～Ｎ６それぞれのチャネルサイズ（Ｗ／Ｌ［width/length］）を任意に設計すればよい。

【0088】

なお、インバータＩＮＶ１～ＩＮＶ３は、それぞれ異なる閾値Ｖｔｈ１～Ｖｔｈ３が相関を持つように、単一の半導体基板に形成しておくとよい。このような構成であれば、閾値Ｖｔｈ１～Ｖｔｈ３それぞれに製造ばらつきが生じたとしても、そのばらつき特性が一致する。従って、閾値Ｖｔｈ１～Ｖｔｈ３それぞれの高低関係が崩れにくくなる。

【0089】

＜シンク電流調整動作＞
図６は、スイッチ駆動回路１６におけるシンク電流調整動作の一例を示す図であり、上から順に、ゲート駆動信号Ｇ１及びスイッチ電圧Ｖｓｗが描写されている。なお、本図中の破線は対策前の挙動（＝シンク電流源１６１及びシンク電流調整部１６２が設けられていない一般的な構成の場合）を示しており、本図中の実線は対策後の挙動を示している。

【0090】

なお、インバータＩＮＶ１の閾値Ｖｔｈ１は、スイッチ素子１１のプラトー電圧Ｖｐよりも高い電圧値に設定されている。また、インバータＩＮＶ２及びＩＮＶ３それぞれの閾値Ｖｔｈ２及びＶｔｈ３は、それぞれ、スイッチ素子１１のプラトー電圧Ｖｐよりも低い電圧値に設定されている。

【0091】

時刻ｔ１１において、ゲート駆動信号Ｇ１がハイレベルから低下し始めると、スイッチ素子１１のターンオフ遷移期間となる。このとき、ゲート駆動信号Ｇ１は、閾値Ｖｔｈ１よりも高い状態である。従って、調整信号Ｇ７～Ｇ９がいずれもローレベルとなる。その結果、シンク電流ＩＬは、これが取り得る最大値に設定される。すなわち、ターンオフ遷移期間の開始当初には、ゲート駆動信号Ｇ１が最も大きい低下速度（スルーレート）で急峻に引き下げられる。

【0092】

時刻ｔ１２において、ゲート駆動信号Ｇ１が閾値Ｖｔｈ１を下回ると、調整信号Ｇ９がハイレベルとなる。その結果、シンク電流ＩＬは、これが取り得る最大値から１段階引き下げられる。すなわち、ゲート駆動信号Ｇ１は、プラトー電圧Ｖｐまで低下する前にその低下速度（スルーレート）が１段階緩やかとなる。

【0093】

時刻ｔ１３において、ゲート駆動信号Ｇ２が閾値Ｖｔｈ２を下回ると、調整信号Ｇ９に続いて調整信号Ｇ８もハイレベルとなる。その結果、シンク電流ＩＬは、これが取り得る最大値から２段階引き下げられる。すなわち、ゲート駆動信号Ｇ１は、プラトー電圧Ｖｐを下回った後にその低下速度（スルーレート）がさらに１段階緩やかとなる。

【0094】

時刻ｔ１４において、ゲート駆動信号Ｇ２が閾値Ｖｔｈ３を下回ると、調整信号Ｇ９及びＧ８に続いて調整信号Ｇ７もハイレベルとなる。その結果、シンク電流ＩＬは、これが取り得る最小値まで引き下げられる。すなわち、ターンオフ遷移期間の終了前には、ゲート駆動信号Ｇ１が最も小さい低下速度（スルーレート）で緩やかに引き下げられる。

【0095】

上記一連のシンク電流調整動作によれば、スイッチ素子１１のターンオフ時に生じるスイッチ電圧Ｖｓｗのリンギング（サージ）を大幅に低減することが可能となる。従って、スイッチ電圧Ｖｓｗを精度良く検出することができるようになるので、出力帰還制御の安定性を高めることが可能となる。

【0096】

なお、帰還電圧生成回路１２は、シンク電流ＩＬの引き下げが完了した時点、又は、その時点から一定の遅延時間が経過した時点で、スイッチ電圧Ｖｓｗ（延いてはモニタ電圧Ｖ０）のサンプリングを開始してもよい。このようなサンプリングタイミングの設定により、安定したモニタ電圧Ｖ０の電圧値を読み取ることが可能となる。

【0097】

また、上記一連のシンク電流調整動作によれば、スイッチング電源１の低ＥＭＩ化及びスイッチ素子１１の低耐圧化も実現することができる。さらに、スイッチング損失（特に無効電流とサージ電圧との乗算成分）を低減する効果についても期待することができる。

【0098】

なお、スイッチ素子１１のターンオフ遷移期間に一定のシンク電流ＩＬを引き抜く構成とするだけでも、スイッチ電圧Ｖｓｗのリンギング（サージ）を抑えることはできる。ただし、そのような構成では、スイッチング速度が一律的に遅くなり、ゲート駆動信号Ｇ１の波形が鈍るので、スイッチ素子１１の正常駆動に支障を来すおそれがある。

【0099】

一方、上記一連のシンク電流調整動作によれば、スイッチ素子１１のターンオフ遷移期間において、開始当初は大きいシンク電流ＩＬで急峻にゲート駆動信号Ｇ１が引き下げられ、その後にシンク電流ＩＬが段階的に絞られてゲート駆動信号Ｇ１の低下速度が緩やかとされる。従って、スイッチング速度の低下を最小限に抑えつつ、スイッチ電圧Ｖｓｗのリンギング（サージ）を低減することが可能となる。

【0100】

＜スイッチ駆動回路（第２構成例）＞
図７は、スイッチ駆動回路１６の第２構成例を示す図である。第２構成例のスイッチ駆動回路１６は、先出の第１構成例（図５）を基本としつつ、さらに、抵抗ＲＧを含む。

【0101】

抵抗ＲＧは、スイッチ素子１１のゲートと、トランジスタＰ１及びＮ１それぞれのドレイン（＝シンク電流源１６１の出力端に相当）との間に接続されている。従って、シンク電流ＩＬの電流値と抵抗ＲＧの抵抗値により、ゲート駆動信号Ｇ１のスルーレートを調整することが可能となる。

【0102】

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0103】

例えば、本明細書中に開示されているスイッチ駆動回路は、Ｎチャネル型のスイッチ素子をオフするときに前記スイッチ素子の制御端からシンク電流を引き抜いて前記スイッチ素子の制御端に印加される駆動電圧を低下させるように構成されたシンク電流源と、前記駆動電圧の低下中において前記駆動電圧が高いほど前記シンク電流の電流値を大きくして前記駆動電圧が低いほど前記シンク電流の電流値を小さくするように構成されたシンク電流調整部と、を備える構成（第１の構成）とされている。

【0104】

なお、上記第１の構成によるスイッチ駆動回路において、前記シンク電流源は、所定の基準電流を生成するように構成された基準電流源と、前記基準電流から複数の単位電流を生成するように構成されたカレントミラーと、前記シンク電流調整部から出力される調整信号に応じた数だけ前記複数の単位電流を足し合わせて前記シンク電流を生成するように構成された電流加算部と、を含む構成（第２の構成）にしてもよい。

【0105】

また、上記第２の構成によるスイッチ駆動回路において、前記シンク電流調整部は、それぞれ異なる閾値を持ち前記駆動電圧に応じて出力論理が切り替わるように構成された複数のインバータを含み、前記複数のインバータそれぞれの出力信号を前記調整信号として出力する構成（第３の構成）にしてもよい。

【0106】

また、上記第３の構成によるスイッチ駆動回路において、前記複数のインバータは、それぞれ異なる閾値が相関を持つように単一の半導体基板に形成されている構成（第４の構成）にしてもよい。

【0107】

また、上記第３又は第４の構成によるスイッチ駆動回路において、前記複数のインバータそれぞれの閾値のうち、少なくとも一つの閾値は、前記スイッチ素子のプラトー電圧よりも高い電圧値に設定されており、少なくとも一つの別の閾値は、前記スイッチ素子の前記プラトー電圧よりも低い電圧値に設定されている構成（第５の構成）にしてもよい。

【0108】

また、上記第１～第５いずれかの構成によるスイッチ駆動回路は、前記スイッチ素子の制御端と前記シンク電流源の出力端との間に接続されるように構成された抵抗をさらに含む構成（第６の構成）にしてもよい。

【0109】

また、例えば、本明細書中に開示されている電源制御装置は、上記第１～第６いずれかの構成によるスイッチ駆動回路と、帰還電圧に応じて前記スイッチ駆動回路を制御するように構成された帰還制御回路と、を備える構成（第７の構成）とされている。

【0110】

また、例えば、本明細書中に開示されているスイッチング電源は、上記第７の構成による電源制御装置を備え、前記スイッチ素子をオン／オフすることにより入力電圧から出力電圧を生成する構成（第８の構成）とされている。

【0111】

なお、上記第８の構成によるスイッチング電源は、トランスを備えるフライバック型であり、前記スイッチ素子の一端は、前記トランスの一次巻線に接続されている構成（第９の構成）にしてもよい。

【0112】

また、上記第９の構成によるスイッチング電源において、前記帰還制御回路は、前記スイッチ素子のオフ期間に前記スイッチ素子の前記一端に現れるスイッチ電圧をサンプリングすることにより前記帰還電圧を生成するように構成された帰還電圧生成回路を含む構成（第１０の構成）にしてもよい。

【0113】

また、上記第１０の構成によるスイッチング電源において、前記帰還電圧生成回路は、前記シンク電流の引き下げが完了した時点、又は、その時点から一定の遅延時間が経過した時点で前記スイッチ電圧のサンプリングを開始する構成（第１１の構成）にしてもよい。

【0114】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

【0115】

例えば、上記実施形態では、ゲート駆動信号Ｇ１と閾値Ｖｔｈ１～Ｖｔｈ３との比較結果に応じてシンク電流ＩＬの切替制御を行う例を挙げたが、例えば、ターンオフ開始からの経過時間に応じてシンク電流ＩＬの切替制御を行ってもよい。

【0116】

また、上記実施形態では、絶縁型（フライバック型）のＤＣ／ＤＣコンバータを例示したが、非絶縁型（降圧型、昇圧型、昇降圧型など）であってもよいし、ＡＣ／ＤＣコンバータであってもよい。

【0117】

このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解され得る。

【符号の説明】

【0118】

１ スイッチング電源
１０ 半導体装置
１１ スイッチ素子（ＮＭＯＳＦＥＴ）
１２ 帰還電圧生成回路
１２１ 電圧検出回路
１２２ サンプル／ホールド回路
１３ ソフトスタート回路
１４ コンパレータ
１５ コントローラ
１６ スイッチ駆動回路
１６１ シンク電流源
１６２ シンク電流調整部
１７ 最大周波数設定回路
１８ 負荷補償回路
１９ スペクトラム拡散回路
１Ａ 内部レギュレータ
１Ｂ 低入力保護回路
１Ｃ 過熱保護回路
１Ｄ 短絡／オープン保護回路
１Ｅ 過電流／天絡保護回路
Ｃ１～Ｃ４ キャパシタ
ＣＳ 基準電流源
Ｄ１～Ｄ３ ダイオード
ＤＲＶＨ、ＤＲＶＬ ドライバ
ＥＮ イネーブル端子
ＦＢ 帰還端子
ＧＮＤ 接地端子
ＩＮＶ１～ＩＮＶ３ インバータ
ＬＣＯＭＰ 負荷補償端子
Ｌｐ 一次巻線
Ｌｓ 二次巻線
Ｎ１～Ｎ６ トランジスタ（ＮＭＯＳＦＥＴ）
Ｐ１～Ｐ１２ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ１～Ｒ７、ＲＧ 抵抗
ＲＥＦ 基準端子
ＳＷ スイッチ端子
ＴＲ トランス
ＶＩＮ 電源端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】