(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024033482
(43)【公開日】2024-03-13
(54)【発明の名称】差動入力回路及び増幅器
(51)【国際特許分類】
H03F 3/45 20060101AFI20240306BHJP
【FI】
H03F3/45 210
【審査請求】未請求
【請求項の数】7
【出願形態】OL
(21)【出願番号】P 2022137078
(22)【出願日】2022-08-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】浅川 将輝
【テーマコード(参考)】
5J500
【Fターム(参考)】
5J500AA01
5J500AA12
5J500AA51
5J500AC22
5J500AC54
5J500AF10
5J500AF15
5J500AF18
5J500AH10
5J500AH17
5J500AH19
5J500AK05
5J500AK09
5J500AK17
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5J500AK47
5J500AM21
5J500AT01
5J500AT02
5J500AT06
5J500DN02
5J500DN22
5J500DN23
5J500DN24
5J500DP02
(57)【要約】
【課題】動作安定性に優れた差動入力回路を提供する。
【解決手段】差動入力回路(1B)は、Pチャネル型FET差動入力対(Q1、Q2)と、Nチャネル型FET差動入力対(Q3、Q4)と、第1電圧が印加されるように構成された第1電源ライン(LN1)と、前記第1電圧より低い第2電圧が印加されるように構成された第2電源ライン(LN2)と、第1Pチャネル型FET(Q5)と、前記第1電源ラインと前記Pチャネル型FET差動入力対及び前記第1Pチャネル型FETとの間に設けられる定電流源(CS1)と、前記第1Pチャネル型FET及び前記Nチャネル型FET差動入力対と前記第2電源ラインとの間に設けられるカレントミラー回路(Q6、Q7)と、前記第1Pチャネル型FETのゲートに、二値化されたロジック信号を供給するように構成されたロジック回路(N1)と、を有する。
【選択図】
図3
【特許請求の範囲】
【請求項1】
Pチャネル型電界効果トランジスタ差動入力対と、
Nチャネル型電界効果トランジスタ差動入力対と、
第1電圧が印加されるように構成された第1電源ラインと、
前記第1電圧より低い第2電圧が印加されるように構成された第2電源ラインと、
第1Pチャネル型電界効果トランジスタと、
前記第1電源ラインと前記Pチャネル型電界効果トランジスタ差動入力対及び前記第1Pチャネル型電界効果トランジスタとの間に設けられる定電流源と、
前記第1Pチャネル型電界効果トランジスタ及び前記Nチャネル型電界効果トランジスタ差動入力対と前記第2電源ラインとの間に設けられるカレントミラー回路と、
前記第1Pチャネル型電界効果トランジスタのゲートに、二値化されたロジック信号を供給するように構成されたロジック回路と、
を有する、差動入力回路。
【請求項2】
前記ロジック信号のハイレベルは前記第1電圧であり、前記ロジック信号のローレベルは前記第2電圧である、請求項1に記載の差動入力回路。
【請求項3】
第1入力電圧と基準電圧とを比較するように構成された第1コンパレータと、
第2入力電圧と前記基準電圧とを比較するように構成された第2コンパレータと、を有し、
前記ロジック回路は、前記第1コンパレータの出力及び前記第2コンパレータの出力を受け取るように構成される、請求項1に記載の差動入力回路。
【請求項4】
前記ロジック回路は、NANDゲートである、請求項3に記載の差動入力回路。
【請求項5】
第2Pチャネル型電界効果トランジスタをさらに有し、
前記基準電圧は、前記第1電圧と前記第2Pチャネル型電界効果トランジスタの特性とに応じた値である、請求項3に記載の差動入力回路。
【請求項6】
前記基準電圧は、前記第1電圧と前記第2Pチャネル型電界効果トランジスタのゲート・ソース間電圧とに応じた値である、請求項5に記載の差動入力回路。
【請求項7】
請求項1~6のいずれか一項に記載の差動入力回路を有する、増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書中に開示されている発明は、差動入力回路及び当該差動入力回路を有する増幅器に関する。
【背景技術】
【0002】
従来、Rail to Rail入力を実現することができる差動入力回路として、
図10に示す差動入力回路が知られている(例えば非特許文献1参照)。
【0003】
図10に示す差動入力回路は、入力端子T11及びT12と、PMOS(P-channel Metal Oxide Semiconductor)トランジスタQ11及びQ12によって構成されるPMOS差動入力対と、NMOS(N-channel Metal Oxide Semiconductor)トランジスタQ13及びQ14によって構成されるNMOS差動入力対と、を有する。入力端子T11は、PMOSトランジスタQ11及びNMOSトランジスタQ13の各ゲートに接続される。入力端子T12は、PMOSトランジスタQ12及びNMOSトランジスタQ14の各ゲートに接続される。
【0004】
図10に示す差動入力回路は、電圧VDDが印加されるように構成された電源ラインLN11と、電圧VDDより低い電圧VSSが印加されるように構成された電源ラインLN12と、電源ラインLN11とPMOS差動入力対との間に設けられる定電流源CS11と、NMOS差動入力対と電源ラインLN12との間に設けられる定電流源CS12と、をさらに有する。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】谷口研二著,「LSI設計者のためのCMOSアナログ回路入門」,第3版,CQ出版株式会社,2005年9月1日,p.202
【発明の概要】
【発明が解決しようとする課題】
【0006】
図10に示す差動入力回路は、回路構成が単純であるというメリットを有する。しかしながら、
図10に示す差動入力回路は、
図11に示すようにPMOS差動入力対及びNMOS差動入力対が同時に動作する同相入力電圧の領域R1があるため、同相入力電圧に応じた増幅率の変化が大きくなってしまい、動作安定性が悪化する。
【課題を解決するための手段】
【0007】
本明細書中に開示されている差動入力回路は、Pチャネル型電界効果トランジスタ差動入力対と、Nチャネル型電界効果トランジスタ差動入力対と、第1電圧が印加されるように構成された第1電源ラインと、前記第1電圧より低い第2電圧が印加されるように構成された第2電源ラインと、第1Pチャネル型電界効果トランジスタと、前記第1電源ラインと前記Pチャネル型電界効果トランジスタ差動入力対及び前記第1Pチャネル型電界効果トランジスタとの間に設けられる定電流源と、前記第1Pチャネル型電界効果トランジスタ及び前記Nチャネル型電界効果トランジスタ差動入力対と前記第2電源ラインとの間に設けられるカレントミラー回路と、前記第1Pチャネル型電界効果トランジスタのゲートに、二値化されたロジック信号を供給するように構成されたロジック回路と、を有する。
【0008】
本明細書中に開示されている増幅器は、上記構成の差動入力回路を有する。
【発明の効果】
【0009】
本明細書中に開示されている発明によれば、動作安定性に優れた差動入力回路及び当該差動入力回路を有する増幅器を実現することができる。
【図面の簡単な説明】
【0010】
【
図1】
図1は、比較例に係る増幅器を示す図である。
【
図2】
図2は、
図1に示す増幅器に設けられる差動入力回路でのPMOS差動入力対及びNMOS差動入力対の各動作範囲を示す図である。
【
図3】
図3は、実施形態に係る増幅器を示す図である。
【
図4】
図4は、
図1に示す増幅器及び
図3に示す増幅器の位相余裕特性を示す図である。
【
図5】
図5は、
図1に示す増幅器に設けられる差動入力回路の電流特性を示す図である。
【
図6】
図6は、
図3に示す増幅器に設けられる差動入力回路の電流特性を示す図である。
【
図7】
図7は、
図1に示す増幅器及び
図3に示す増幅器の出力電圧特性を示す図である。
【
図8】
図8は、
図1に示す増幅器に設けられる差動入力回路の電流特性を示す図である。
【
図9】
図9は、
図3に示す増幅器に設けられる差動入力回路の電流特性を示す図である。
【
図11】
図11は、
図10に示す差動入力回路でのPMOS差動入力対及びNMOS差動入力対の各動作範囲を示す図である。
【発明を実施するための形態】
【0011】
本明細書において、MOSトランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「P型、N型、又は真性の半導体層」の少なくとも3層からなる電界効果トランジスタをいう。つまり、MOSトランジスタのゲートの構造は、金属、酸化物、及び半導体の3層構造に限定されない。
【0012】
本明細書において、定電流源とは、定電流を出力する電流源をいう。本明細書において、定電流とは、理想的な状態において一定である電流を意味しており、実際には温度変化等により僅かに変動し得る電流である。
【0013】
<増幅器(比較例)>
図1は、比較例(=後出の実施形態と対比される一般的な構成例)に係る増幅器を示す図である。
【0014】
比較例に係る増幅器A1は、差動入力回路1Aと、利得回路2と、出力回路3と、を有する。利得回路2は、差動入力回路1Aの後段に設けられる。出力回路3は、利得回路2の後段に設けられる。
【0015】
差動入力回路1Aは、入力端子T1及びT2と、PMOSトランジスタQ1及びQ2によって構成されるPMOS差動入力対と、NMOSトランジスタQ3及びQ4によって構成されるNMOS差動入力対と、を有する。入力端子T11は、PMOSトランジスタQ1及びNMOSトランジスタQ33の各ゲートに接続される。入力端子T2は、PMOSトランジスタQ2及びNMOSトランジスタQ4の各ゲートに接続される。
【0016】
差動入力回路1Aは、電源ラインLN1と、電源ラインLN2と、PMOSトランジスタQ5と、定電流源CS1と、NMOSトランジスタQ6及びQ7によって構成されるカレントミラー回路と、をさらに有する。
【0017】
電源ラインLN1は、電圧VDDが印加されるように構成される。電源ラインLN2と、電圧VDDより低い電圧VSSが印加されるように構成される。
【0018】
定電流源CS1は、PMOSトランジスタQ5と、電源ラインLN1とPMOS差動入力対及びPMOSトランジスタQ5との間に設けられる。定電流源CS1の第1端は、電源ラインLN1に接続される。定電流源CS1の第2端は、PMOSトランジスタQ1、Q2、及びQ5の各ソースに接続される。
【0019】
NMOSトランジスタQ6及びQ7によって構成されるカレントミラー回路は、PMOSトランジスタQ5及びNMOS差動入力対と電源ラインLN2との間に設けられる。NMOSトランジスタQ6のゲート及びドレインとNMOSトランジスタQ7のゲートは、PMOSトランジスタQ5のドレインに接続される。NMOSトランジスタQ7のドレインは、NMOSトランジスタQ3及びQ4の各ドレインに接続される。NMOSトランジスタQ6及びQ7の各ソースは、電源ラインLN2に接続される。
【0020】
差動入力回路1Aは、PMOSトランジスタQ8と、定電流源CS2と、をさらに有する。PMOSトランジスタQ8のソースは、電源ラインLN1に接続される。PMOSトランジスタQ8のゲート及びドレインは、PMOSトランジスタQ5のゲート及び定電流源CS2の第1端に接続される。定電流源CS2の第2端は電源ラインLN2に接続される。
【0021】
PMOSトランジスタQ8及び定電流源CS2は、基準電圧VREFを生成し、基準電圧VREFをPMOSトランジスタQ5のゲートに供給するように構成される。基準電圧VREFは、電圧VDDとPMOSトランジスタQ8の特性とに応じた値になる。詳細には、基準電圧VREFは、電圧VDDとPMOSトランジスタQ8のゲート・ソース間電圧とに応じた値になる。これにより、基準電圧VREFを差動入力回路1A内のPMOSトランジスタの特性に応じた値に設定することが可能となる。
【0022】
差動入力回路1Aでは、
図2に示すように同相入力電圧が基準電圧VREFより小さいときにPMOS差動入力対が動作し、同相入力電圧が基準電圧VREFより大きいときにNMOS差動入力対が動作する。つまり、差動入力回路1Aでは、PMOS差動入力対及びNMOS差動入力対が同時に動作する同相入力電圧の領域が存在しない。したがって、差動入力回路1Aは、
図10に示す差動入力回路よりも動作安定性に優れている。
【0023】
しかしながら、差動入力回路1Aは、同相入力電圧が基準電圧VREFと一致又は略一致している場合、定電流源CS1から出力される電流をPMOS差動入力対とNMOS差動入力対とで分け合うことになるため、増幅率が安定せず、動作安定性が悪化する。
【0024】
NMOS差動入力対に供給できる電流の大きさは、PMOSトランジスタQ5の電流能力によって制限される。PMOSトランジスタQ5の電流能力は、PMOSトランジスタQ5のサイズとPMOSトランジスタQ5のゲート・ソース間電圧とに依存する。差動入力回路1Aでは、PMOSトランジスタQ5のゲート電圧が基準電圧VREFになるため、PMOSトランジスタQ5のゲート・ソース間電圧を大きくすることができない。したがって、差動入力回路1Aでは、PMOSトランジスタQ5のサイズを大きくする必要がある。
【0025】
しかしながら、PMOSトランジスタQ5のサイズが大きくなると、PMOSトランジスタQ5のゲート・ソース間寄生容量及びゲート・ドレイン間寄生容量が大きくなり、PMOS差動入力対の動作とNMOS差動入力対の動作との高速切り替えが実現できなくなる。
【0026】
上記の考察に鑑み、以下では、差動入力回路1Aよりも動作安定性に優れた差動入力回路の新規な実施形態を提案する。
【0027】
<増幅器(実施形態)>
図3は、実施形態に係る増幅器を示す図である。なお、
図3において、
図1と同一の部分には同一の符号を付し、詳細な説明を省略する。
【0028】
実施形態に係る増幅器A2は、差動入力回路1Bと、利得回路2と、出力回路3と、を有する。利得回路2は、差動入力回路1Bの後段に設けられる。出力回路3は、利得回路2の後段に設けられる。
【0029】
差動入力回路1Bは、差動入力回路1A(
図1参照)にコンパレータC1及びC2と、NANDゲートN1と、が追加された構成である。
【0030】
コンパレータC1の非反転入力端子は、入力端子T1に接続される。コンパレータC1の反転入力端子は、基準電圧VREFが供給される。コンパレータC2の非反転入力端子は、入力端子T2に接続される。コンパレータC2の反転入力端子は、基準電圧VREFが供給される。
【0031】
コンパレータC1の出力端子は、NANDゲートN1の第1入力端子に接続される。コンパレータC2の出力端子は、NANDゲートN1の第2入力端子に接続される。NANDゲートN1の出力端子は、PMOSトランジスタQ5のゲートに接続される。同相入力電圧が基準電圧VREFより小さい場合、NANDゲートN1は、ハイレベル(=電圧VDD)のロジック信号をPMOSトランジスタQ5のゲートに供給する。一方、同相入力電圧が基準電圧VREFより大きい場合、NANDゲートN1は、ローレベル(=電圧VSS)のロジック信号をPMOSトランジスタQ5のゲートに供給する。
【0032】
差動入力回路1Bでは、差動入力回路1Aと同様に、
図2に示すように同相入力電圧が基準電圧VREFより小さいときにPMOS差動入力対が動作し、同相入力電圧が基準電圧VREFより大きいときにNMOS差動入力対が動作する。つまり、差動入力回路1Bでは、差動入力回路1Aと同様に、PMOS差動入力対及びNMOS差動入力対が同時に動作する同相入力電圧の領域が存在しない。したがって、差動入力回路1Bは、差動入力回路1Aと同様に、
図10に示す差動入力回路よりも動作安定性に優れている。
【0033】
また、差動入力回路1Bでは、PMOSトランジスタQ5がNANDゲートN1から出力されるロジック信号によってオン/オフ制御される。したがって、差動入力回路1Bでは、定電流源CS1から出力される電流をPMOS差動入力対とNMOS差動入力対とで分け合う同相入力電圧の領域が存在しない。その結果、差動入力回路1Bは、同相入力電圧が基準電圧VREFと一致又は略一致している場合でも、動作安定性が悪化しない。
【0034】
また、差動入力回路1Bは、差動入力回路1Aと異なり、PMOSトランジスタQ5をオンにするときのPMOSトランジスタQ5のゲート電圧が電圧VSSであるため、PMOSトランジスタQ5をオンにするときのゲート・ソース間電圧を大きくすることができる。したがって、差動入力回路1Bでは、PMOSトランジスタQ5のサイズを小さくすることができる。
【0035】
差動入力回路1Bは、PMOSトランジスタQ5のサイズを小さくできるため、PMOSトランジスタQ5のゲート・ソース間寄生容量及びゲート・ドレイン間寄生容量が小さくなり、PMOS差動入力対の動作とNMOS差動入力対の動作との高速切り替えが実現できる。
【0036】
差動入力回路1Bは、差動入力回路1Aに対してコンパレータC1及びC2と、NANDゲートN1と、が追加される構成であるため、回路面積の増大が懸念されるが、上述した通りPMOSトランジスタQ5のサイズを小さくできるため、差動入力回路1Aと比較して回路面積が大幅に増大することはない。
【0037】
<比較例と実施形態との比較結果>
図4は、比較例に係る増幅器A1及び実施形態に係る増幅器A2の位相余裕特性を示す図である。
図4において縦軸は位相余裕を表しており横軸は同相入力電圧を表している。
図4において比較例に係る増幅器A1の位相余裕特性は点線で描写されており実施形態に係る増幅器A2の位相余裕特性は実線で描写されている。
図4中の一点鎖線は、同相入力電圧が基準電圧VREFと一致する場合を表している。
【0038】
比較例に係る増幅器A1は、同相入力電圧が基準電圧VREFと一致又は略一致している場合に、位相余裕が小さくなり、動作安定性が悪化する。一方、実施形態に係る増幅器A2は、同相入力電圧が基準電圧VREFと一致又は略一致している場合でも、位相余裕がほとんど小さくならず、動作安定性が悪化しない。
【0039】
図5は、差動入力回路1Aの電流特性を示す図である。
図5において縦軸は差動入力対を流れる電流を表しており横軸は同相入力電圧を表している。
図5においてPMOS差動入力対を流れる電流の特性は実線で描写されておりNMOS差動入力対を流れる電流の特性は点線で描写されている。
図5中の一点鎖線は、同相入力電圧が基準電圧VREFと一致する場合を表している。
【0040】
差動入力回路1Aでは、PMOS差動入力対とNMOS差動入力対とで電流を分け合う同相入力電圧の領域が存在する。
【0041】
図6は、差動入力回路1Bの電流特性を示す図である。
図6において縦軸は差動入力対を流れる電流を表しており横軸は同相入力電圧を表している。
図6においてPMOS差動入力対を流れる電流の特性は実線で描写されておりNMOS差動入力対を流れる電流の特性は点線で描写されている。
図6中の一点鎖線は、同相入力電圧が基準電圧VREFと一致する場合を表している。
【0042】
差動入力回路1Bでは、PMOS差動入力対とNMOS差動入力対とで電流を分け合う同相入力電圧の領域が存在しない。
【0043】
図7は、比較例に係る増幅器A1及び実施形態に係る増幅器A2の出力電圧特性を示す図である。
図7において縦軸は増幅器の出力電圧を表しており横軸は時間を表している。
図7において比較例に係る増幅器A1の出力電圧の特性は点線で描写されており実施形態に係る増幅器A2の出力電圧の特性は実線で描写されている。
図7中の一点鎖線は、入力端子(反転入力端子)T2を出力と接続したボルテージフォロア回路において、入力端子(非反転入力端子)T1に電圧VSSを印加する第1状態から入力端子(非反転入力端子)T1に電圧VDDを印加する第2状態に切り替えるタイミングを表している。
【0044】
比較例に係る増幅器A1では、出力電圧の上昇が一時的に停滞する。これより、入力端子(非反転入力端子)T1に電圧VSSを印加する第1状態から入力端子(非反転入力端子)T1に電圧VDDを印加する第2状態に切り替わる場合の出力電圧のスルーレートが遅くなる。一方、実施形態に係る増幅器A2では、出力電圧の上昇が停滞しない。これより、入力端子(非反転入力端子)T1に電圧VSSを印加する第1状態から入力端子(非反転入力端子)T1に電圧VDDを印加する第2状態に切り替わる場合の出力電圧のスルーレートが速くなる。
【0045】
図8は、差動入力回路1Aの電流特性を示す図である。
図8において縦軸は差動入力対を流れる電流を表しており横軸は時間を表している。
図8においてPMOS差動入力対を流れる電流の特性は実線で描写されておりNMOS差動入力対を流れる電流の特性は点線で描写されている。
図8中の一点鎖線は、入力端子(反転入力端子)T2を出力と接続したボルテージフォロア回路において、入力端子(非反転入力端子)T1に電圧VSSを印加する第1状態から入力端子(非反転入力端子)T1に電圧VDDを印加する第2状態に切り替えるタイミングを表している。
【0046】
差動入力回路1Aでは、入力端子(非反転入力端子)T1に電圧VSSを印加する第1状態から入力端子(非反転入力端子)T1に電圧VDDを印加する第2状態に切り替わる場合に、PMOS差動入力対及びNMOS差動入力対の両方に電流が流れていない時間が存在する。これにより、比較例に係る増幅器A1では、出力電圧の上昇が一時的に停滞する。
【0047】
図9は、差動入力回路1Bの電流特性を示す図である。
図9において縦軸は差動入力対を流れる電流を表しており横軸は時間を表している。
図9においてPMOS差動入力対を流れる電流の特性は実線で描写されておりNMOS差動入力対を流れる電流の特性は点線で描写されている。
図9中の一点鎖線は、入力端子(反転入力端子)T2を出力と接続したボルテージフォロア回路において、入力端子(非反転入力端子)T1に電圧VSSを印加する第1状態から入力端子(非反転入力端子)T1に電圧VDDを印加する第2状態に切り替えるタイミングを表している。
【0048】
差動入力回路1Aでは、入力端子(非反転入力端子)T1に電圧VSSを印加する第1状態から入力端子(非反転入力端子)T1に電圧VDDを印加する第2状態に切り替わる場合に、PMOS差動入力対及びNMOS差動入力対の両方に電流が流れていない時間が存在しない。これにより、実施形態に係る増幅器A2では、出力電圧の上昇が停滞しない。
【0049】
<その他>
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。
【0050】
例えば上述した実施形態では、MOSトランジスタが用いられたが、MOSトランジスタの代わりにジャンクション型電界効果トランジスタが用いられてもよい。
【0051】
<付記>
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0052】
本開示の差動入力回路(1B)は、Pチャネル型電界効果トランジスタ差動入力対(Q1、Q2)と、Nチャネル型電界効果トランジスタ差動入力対(Q3、Q4)と、第1電圧が印加されるように構成された第1電源ライン(LN1)と、前記第1電圧より低い第2電圧が印加されるように構成された第2電源ライン(LN2)と、第1Pチャネル型電界効果トランジスタ(Q5)と、前記第1電源ラインと前記Pチャネル型電界効果トランジスタ差動入力対及び前記第1Pチャネル型電界効果トランジスタとの間に設けられる定電流源(CS1)と、前記第1Pチャネル型電界効果トランジスタ及び前記Nチャネル型電界効果トランジスタ差動入力対と前記第2電源ラインとの間に設けられるカレントミラー回路(Q6、Q7)と、前記第1Pチャネル型電界効果トランジスタのゲートに、二値化されたロジック信号を供給するように構成されたロジック回路(N1)と、を有する構成(第1の構成)である。
【0053】
上記第1の構成の差動入力回路において、前記ロジック信号のハイレベルは前記第1電圧であり、前記ロジック信号のローレベルは前記第2電圧である構成(第2の構成)であってもよい。
【0054】
上記第1又は第2の構成の差動入力回路において、第1入力電圧と基準電圧とを比較するように構成された第1コンパレータ(C1)と、第2入力電圧と前記基準電圧とを比較するように構成された第2コンパレータ(C2)と、を有し、前記ロジック回路は、前記第1コンパレータの出力及び前記第2コンパレータの出力を受け取るように構成される構成(第3の構成)であってもよい。
【0055】
上記第3の構成の差動入力回路において、前記ロジック回路は、NANDゲートである構成(第4の構成)であってもよい。
【0056】
上記第3又は第4の構成の差動入力回路において、第2Pチャネル型電界効果トランジスタ(Q8)をさらに有し、前記基準電圧は、前記第1電圧と前記第2Pチャネル型電界効果トランジスタの特性とに応じた値である構成(第5の構成)であってもよい。
【0057】
上記第5の構成の差動入力回路において、前記基準電圧は、前記第1電圧と前記第2Pチャネル型電界効果トランジスタのゲート・ソース間電圧とに応じた値である構成(第6の構成)であってもよい。
【0058】
本開示の増幅器(A2)は、上記第1~第6いずれかの構成の差動入力回路を有する構成(第7の構成)である。
【符号の説明】
【0059】
1A、1B 差動入力回路
2 利得回路
3 出力回路
A1 比較例に係る増幅器
A2 実施形態に係る増幅器
CS1、CS2、CS11、CS12 定電流源
LN1、LN2、LN11、LN12 電源ライン
Q1、Q2、Q5、Q8、Q11、Q12 PMOSトランジスタ
Q3、Q4、Q6、Q7、Q13、Q14 NMOSトランジスタ
T1、T2、T11、T12 入力端子