特開 2024-33956 表示装置および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024033956

(43)【公開日】2024-03-13

(54)【発明の名称】表示装置および電子機器

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240306BHJP

   H10K 59/123 20230101ALI20240306BHJP

   H10K 59/124 20230101ALI20240306BHJP

   H10K 59/82 20230101ALI20240306BHJP

   H10K 77/10 20230101ALI20240306BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 365

H10K59/123

H10K59/124

H10K59/82

H10K77/10

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022137897

(22)【出願日】2022-08-31

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】110003177

【氏名又は名称】弁理士法人旺知国際特許事務所

(72)【発明者】

【氏名】児玉 拓海

【テーマコード（参考）】

3K107

5C094

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC33

3K107DD39

3K107EE04

3K107EE57

5C094AA04

5C094AA43

5C094BA03

5C094BA27

5C094CA19

5C094DB04

5C094FA01

5C094FA02

5C094FB19

5C094HA05

5C094HA08

(57)【要約】

【課題】画素ごとに容量ばらつきの発生を抑制する。
【解決手段】表示装置は、第１発光素子と、第２発光素子と、第１方向に沿って延在するドレイン・ソース領域、第１ゲート電極、および第１ドレイン・ソース領域を有し、前記第１発光素子に電流を供給する第１トランジスターと、前記第１ゲート電極と電気的に接続され、前記ドレイン・ソース領域と平面視で重なる第１容量電極と、前記ドレイン・ソース領域、第２ゲート電極、および第２ドレイン・ソース領域を有し、前記第２発光素子に電流を供給する第２トランジスターと、前記第２ゲート電極と電気的に接続され、前記ドレイン・ソース領域と平面視で重なる第２容量電極と、を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１発光素子と、
第２発光素子と、
第１方向に沿って延在するドレイン・ソース領域、第１ゲート電極、および第１ドレイン・ソース領域を有し、前記第１発光素子に電流を供給する第１トランジスターと、
前記第１ゲート電極と電気的に接続され、前記ドレイン・ソース領域と平面視で重なる第１容量電極と、
前記ドレイン・ソース領域、第２ゲート電極、および第２ドレイン・ソース領域を有し、前記第２発光素子に電流を供給する第２トランジスターと、
前記第２ゲート電極と電気的に接続され、前記ドレイン・ソース領域と平面視で重なる第２容量電極と、を備える、
ことを特徴とする表示装置。

【請求項2】

前記ドレイン・ソース領域から前記第１方向と交差する第２方向に突出する第１領域と、前記ドレイン・ソース領域から前記第２方向に突出し、前記第１領域と離間する第２領域と、を有し、
前記第１ゲート電極は、前記第１領域と平面視で重なり、
前記第１ドレイン・ソース領域は、前記第１領域に設けられ、
前記第２ゲート電極は、前記第２領域と平面視で重なり、
前記第２ドレイン・ソース領域は、前記第２領域に設けられる、
請求項１に記載の表示装置。

【請求項3】

前記第１方向に延び、前記ドレイン・ソース領域と電気的に接続された定電位配線を、さらに備え、
前記第１容量電極は、平面視で前記定電位配線と前記第１ゲート電極との間に配置される、
請求項１または２に記載の表示装置。

【請求項4】

平面視で、前記定電位配線と前記第１ゲート電極との間に、前記第１容量電極と前記ドレイン・ソース領域とが重ならない領域が設けられる、
請求項３に記載の表示装置。

【請求項5】

前記第１容量電極と前記第１ゲート電極とは、同層に設けられる、
請求項１に記載の表示装置。

【請求項6】

前記第１容量電極と前記第１ゲート電極とを電気的に接続する配線を、さらに有する、
請求項５に記載の表示装置。

【請求項7】

前記第１容量電極と前記第１ゲート電極とは、一体で形成される、
請求項５に記載の表示装置。

【請求項8】

請求項１に記載の表示装置と、
前記表示装置の動作を制御する制御部と、を有することを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置および電子機器に関する。

【背景技術】

【0002】

有機ＥＬ（エレクトロルミネッセンス）素子等の発光素子を有する表示装置が知られている。かかる表示装置の一例として、特許文献１に記載の有機エレクトロルミネッセンス装置が挙げられる。当該装置では、発光素子と、トランジスターと、容量素子とが画素ごとに設けられる。

【0003】

また、当該装置は、半導体基板にイオンを注入することで形成された能動領域と、能動領域に対して絶縁層を介して形成された容量電極と、を有する。当該能動領域を一方の電極とし、当該容量電極を他方の電極として、容量素子が構成される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－５７５１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の有機エレクトロルミネッセンス装置では、一方の電極として機能する能動領域と他方の電極として機能する容量電極とが画素ごとに個別に設けられている。このため、能動領域と容量電極との平面視での位置ずれが生じるおそれがある。すなわち、容量素子の一方の電極と他方の電極との平面視での位置ずれが生じるおそれがある。この結果、画素ごとに容量ばらつきが発生するおそれがある。

【課題を解決するための手段】

【0006】

以上の課題を解決するために、本発明の好適な態様に係る表示装置は、第１発光素子と、第２発光素子と、第１方向に沿って延在するドレイン・ソース領域、第１ゲート電極、および第１ドレイン・ソース領域を有し、前記第１発光素子に電流を供給する第１トランジスターと、前記第１ゲート電極と電気的に接続され、前記ドレイン・ソース領域と平面視で重なる第１容量電極と、前記ドレイン・ソース領域、第２ゲート電極、および第２ドレイン・ソース領域を有し、前記第２発光素子に電流を供給する第２トランジスターと、前記第２ゲート電極と電気的に接続され、前記ドレイン・ソース領域と平面視で重なる第２容量電極と、を備える。

【図面の簡単な説明】

【0007】

【図1】第１実施形態の表示装置を模式的に示す平面図である。

【図2】図１に示すサブ画素の等価回路図である。

【図3】駆動用トランジスターおよび容量素子の構成を示す断面図である。

【図4】半導体層を示す平面図である。

【図5】ゲート電極および容量電極の平面図である。

【図6】第１定電位配線等の各種配線の平面図である。

【図7】第２実施形態の駆動用トランジスターおよび容量素子の構成を示す断面図である。

【図8】半導体層を示す平面図である。

【図9】電極部の平面図である。

【図10】第１定電位配線等の各種配線の平面図である。

【図11】変形例の画素回路を説明するための平面図である。

【図12】変形例の画素回路を説明するための平面図である。

【図13】電子機器の一例である虚像表示装置の一部を模式的に示す図である。

【図14】電子機器の一例であるパーソナルコンピューターを示す斜視図である。

【発明を実施するための形態】

【0008】

以下、添付図面を参照しながら本発明に係る好適な実施形態を説明する。なお、図面において各部の寸法や縮尺は実際のものと適宜異なり、理解を容易にするために模式的に示す部分もある。また、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られない。

【0009】

１．第１実施形態
１－１．表示装置１００の基本構成
図１は、第１実施形態の表示装置１００を模式的に示す平面図である。なお、以下では、説明の便宜上、互いに直交するＸ軸、Ｙ軸およびＺ軸を適宜用いて説明する。また、Ｘ軸に沿う一方向をＸ１方向とし、Ｘ１方向とは反対の方向をＸ２方向とする。同様に、Ｙ軸に沿う一方向をＹ１方向とし、Ｙ１方向とは反対の方向をＹ２方向とする。Ｚ軸に沿う一方向をＺ１方向とし、Ｚ１方向とは反対の方向をＺ２方向とする。Ｚ１方向またはＺ２方向みることを「平面視」とする。また、Ｘ１方向またはＸ２方向は「第１方向」の例示であり、Ｙ１方向またはＹ２方向は第１方向に交差する「第２方向」の例示である。

【0010】

図１に示す表示装置１００は、有機ＥＬ（エレクトロルミネッセンス）を利用して画像を表示する。なお、画像には、文字情報のみを表示するものが含まれる。

【0011】

表示装置１００は、平面視で表示領域Ａ１０と周辺領域Ａ２０とに区分される。表示領域Ａ１０は、画像を表示する領域である。周辺領域Ａ２０は、周辺回路が配置される領域である。表示領域Ａ１０は、四角形状である。周辺領域Ａ２０は、表示領域Ａ１０を囲む四角形の枠状である。

【0012】

表示領域Ａ１０には、複数の画素Ｐが設けられる。各画素Ｐは、赤色の波長域の光が得られるサブ画素ＰＲと、緑色の波長域の光が得られるサブ画素ＰＧと、青色の波長域の光が得られるサブ画素ＰＢとを有する。サブ画素ＰＢ、サブ画素ＰＧおよびサブ画素ＰＲによって、カラー画像の１つの画素Ｐが構成される。以下では、サブ画素ＰＢ、サブ画素ＰＧおよびサブ画素ＰＲを区別しない場合、サブ画素Ｐ０と表記する。サブ画素Ｐ０は、独立して制御される最小単位である。複数のサブ画素Ｐ０は、Ｘ軸およびＹ軸に沿った行列状に配置される。また、表示領域Ａ１０には、Ｘ軸に沿って延びるＭ本の走査線１１と、Ｙ軸に沿って延びるＮ本の信号線１２とが設けられる。Ｍ本の走査線１１とＮ本の信号線１２との各交差に対応してサブ画素Ｐ０が形成される。なお、詳細な図示はしないが、表示領域Ａ１０のうち周辺領域Ａ２０に近い部分には、画像の表示に寄与しない複数のダミー画素が設けられる。

【0013】

周辺領域Ａ２０には、制御回路２０１と、走査線駆動回路２０２と、信号線駆動回路２０３と、複数の外部端子２０４とが設けられる。制御回路２０１は、画像の表示を制御する。制御回路２０１は、図示しない上位回路から供給される同期信号に基づいて制御信号を生成し、これを走査線駆動回路２０２および信号線駆動回路２０３に供給する。また、制御回路２０１は、図示しない上位回路から供給される画像データに基づいてアナログの画像信号を生成し、これを信号線駆動回路２０３に対して供給する。また、走査線駆動回路２０２は、Ｍ本の走査線１１に接続される。走査線駆動回路２０２は、制御信号に基づいてＭ本の走査線１１を１本毎に順次選択するための走査信号を生成し、Ｍ本の走査線１１に対して出力する。また、信号線駆動回路２０３は、Ｎ本の信号線１２に接続される。信号線駆動回路２０３は、画像信号および制御信号に基づいて、表示すべき階調に応じたデータ信号を生成し、Ｎ本の信号線１２に対して出力する。外部端子２０４には、図示しない、上位回路との電気的な接続を図るためのＦＰＣ（Flexible printed circuits）基板等が接続される。また、周辺領域Ａ２０には、図示しない電源回路が電気的に接続される。

【0014】

１－２．表示装置１００の電気的な構成
図２は、図１に示すサブ画素Ｐ０の等価回路図である。図２では、１つのサブ画素Ｐ０とこれに対応する要素とが代表的に図示される。図２に示すように、サブ画素Ｐ０は、発光素子２０と画素回路３０とを含む。

【0015】

発光素子２０は、第１定電位配線１３と第２定電位配線１４とを連結する経路上に配置される。第１定電位配線１３は、「定電位配線」に相当する。第１定電位配線１３には、図示しない電源回路から高位側の電源電位Ｖelが供給される。第２定電位配線１４には、図示しない電源回路から低位側の電源電位Ｖctが供給される。また、発光素子２０は、ＯＬＥＤ（有機発光ダイオード）で構成される。発光素子２０は、発光層２１と、画素電極２２と、共通電極２３とを含む。発光層２１は、発光材料を含み、画素電極２２と共通電極２３との間に介在する。画素電極２２が陽極として機能し、共通電極２３が陰極として機能する。画素電極２２は、サブ画素Ｐ０ごとに個別に形成され、他の画素電極２２とは独立して制御される。共通電極２３は、複数のサブ画素Ｐ０にわたり連続する。かかる発光素子２０は、画素電極２２から供給される正孔と、共通電極２３から供給される電子とが発光層２１で再結合する。これにより、発光層２１が発光する。

【0016】

画素回路３０は、駆動用トランジスター３１と、選択トランジスター３２と、容量素子３３とを有する。駆動用トランジスター３１は、ゲート-ソース間またはゲート-ドレイン間の電圧に応じた電流量の駆動電流を生成する。駆動用トランジスター３１は、第１定電位配線１３と第２定電位配線１４とを連結する経路上で発光素子２０に対して直列に配置される。具体的には、駆動用トランジスター３１のソースまたはドレインのうちの一方が、第１定電位配線１３に電気的に接続され、他方が、画素電極２２に電気的に接続される。

【0017】

選択トランジスター３２は、信号線１２と駆動用トランジスター３１のゲートとの導通および非導通を制御するスイッチとして機能する。選択トランジスター３２のゲートは、走査線１１に電気的に接続される。選択トランジスター３２のソースまたはドレインのうちの一方が、信号線１２に電気的に接続され、他方が、駆動用トランジスター３１のゲートに電気的に接続される。

【0018】

容量素子３３は、駆動用トランジスター３１のゲート-ソース間またはゲート-ドレイン間の電圧を保持する保持容量である。容量素子３３の一方の電極は、駆動用トランジスター３１のゲートに接続され、他方の電極は、第１定電位配線１３に接続される。

【0019】

かかる表示装置１００では、信号線駆動回路２０３は、サブ画素Ｐ０ごとに指定する階調に応じたデータ信号を書込期間ごとに複数の信号線１２に対して並列に供給する。走査線駆動回路２０２は、各走査線１１に走査信号を出力することで複数の走査線１１を書込期間ごとに順次選択する。走査線駆動回路２０２が選択した走査線１１に対応するサブ画素Ｐ０の選択トランジスター３２がオンすると、駆動用トランジスター３１のゲートにはデータ信号に応じた階調電位が供給され、容量素子３３には階調電位に応じた電圧が保持される。したがって、階調電位に応じた駆動電流が駆動用トランジスター３１から発光素子２０に供給される。以上のように各発光素子２０が階調電位に応じた輝度で発光することで、画像信号が指定する任意の画像が表示領域Ａ１０に表示される。また、書込期間が終了した後においても、容量素子３３に保持された電圧に応じた駆動電流が駆動用トランジスター３１から発光素子２０に供給される。このため、各発光素子２０は階調電位に応じた輝度での発光を維持する。

【0020】

１－３．駆動用トランジスター３１および容量素子３３の構成
以下では、表示装置１００が有する駆動用トランジスター３１および容量素子３３の具体的な構成について説明する。図３は、駆動用トランジスター３１および容量素子３３の構成を示す断面図である。図４、５および６には、図３に示す各層の平面図が図示されている。図４中のＩ－Ｉ‘線を含む断面、図５中のＪ－Ｊ‘線を含む断面、および図６中のＫ－Ｋ‘線を含む断面に対応した断面図が、図３に示される。

【0021】

図４、５および６は、１つの画素Ｐに着目した図である。図４、５および６には、１つの画素Ｐが有する３つのサブ画素Ｐ０が示される。３つのサブ画素Ｐ０は、例えば、サブ画素ＰＲ，ＰＧおよびＰＢである。以下では、３つのサブ画素Ｐ０は、図中の左から順に、第１サブ画素Ｐ１、第２サブ画素Ｐ２および第３サブ画素Ｐ３とする。また、第１サブ画素Ｐ１に設けられる駆動用トランジスター３１を第１トランジスター３１ａとし、第１サブ画素Ｐ１に設けられる容量素子３３を第１容量素子３３ａとする。第２サブ画素Ｐ２に設けられる駆動用トランジスター３１を第２トランジスター３１ｂとし、第２サブ画素Ｐ２に設けられる容量素子３３を第２容量素子３３ｂとする。第３サブ画素Ｐ３に設けられる駆動用トランジスター３１を第３トランジスター３１ｃとし、第３サブ画素Ｐ３に設けられる容量素子３３を第３容量素子３３ｃとする。また、本実施形態では、各駆動用トランジスター３１は、ＬＬＤ（Lightly Doped Drain）構造を含む。

【0022】

また、詳細な図示はしないが、第１サブ画素Ｐ１に設けられる発光素子２０を「第１発光素子」とする場合、第１トランジスター３１ａは、当該「第１発光素子」に電流を供給する。同様に、第２サブ画素Ｐ２に設けられる発光素子２０を「第２発光素子」とする場合、第２トランジスター３１ｂは、当該「第２発光素子」に電流を供給する。また、第３サブ画素Ｐ３に設けられる発光素子２０を「第３発光素子」とする場合、第３トランジスター３１ｃは、当該「第３発光素子」に電流を供給する。

【0023】

図３に示すように、表示装置１００は、基板４１と、複数の絶縁層４２、４３および４４とを有する。複数の絶縁層４２、４３および４４は、この順に基板４１上に積層される。基板４１は、例えば、シリコン等の半導体材料で形成される。絶縁層４２、４３および４４は、例えば、酸化シリコンまたは窒化シリコン等で形成される。また、基板４１には、半導体層３５が形成される。

【0024】

図４は、半導体層３５を示す平面図である。図４に示す半導体層３５は、３つのサブ画素Ｐ０で共通である。別の言い方をすると、各サブ画素Ｐ０の駆動用トランジスター３１が有するアクティブエリアは一体で形成される。

【0025】

半導体層３５は、ソース領域３５０と、第１領域３５１と、第２領域３５２と、第３領域３５３とを有する。ソース領域３５０は、Ｘ１方向に延びる。ソース領域３５０は、第１トランジスター３１ａのソースと第２トランジスター３１ｂのソースと第３トランジスター３１ｃのソースとを含む。すなわち、ソース領域３５０には、各サブ画素Ｐ０の駆動用トランジスター３１が有するソースが設けられる。ソース領域３５０は、特許請求の範囲でいう「ドレイン・ソース領域」に相当する。

【0026】

第１領域３５１、第２領域３５２および第３領域３５３は、ソース領域３５０からＹ２方向に延び、互いに離間する。第１領域３５１は、第１トランジスター３１ａの一部である。第２領域３５２は、第２トランジスター３１ｂの一部である。第３領域３５３は、第３トランジスター３１ｃの一部である。

【0027】

第１領域３５１には、第１トランジスター３１ａが有する第１ドレイン領域３５１１、第１チャネル領域３５１２、第１低濃度ソース領域３５１３および第１低濃度ドレイン領域３５１４が設けられる。第１低濃度ソース領域３５１３、第１チャネル領域３５１２、第１低濃度ドレイン領域３５１４および第１ドレイン領域３５１１は、ソース領域３５０からこの順に並ぶ。第１ドレイン領域３５１１は、特許請求の範囲でいう「第１ドレイン・ソース領域」に相当する。

【0028】

第２領域３５２には、第２トランジスター３１ｂが有する第２ドレイン領域３５２１、第２チャネル領域３５２２、第２低濃度ソース領域３５２３および第２低濃度ドレイン領域３５２４が設けられる。第２低濃度ソース領域３５２３、第２チャネル領域３５２２、第２低濃度ドレイン領域３５２４および第２ドレイン領域３５２１は、ソース領域３５０からこの順に並ぶ。第２ドレイン領域３５２１は、特許請求の範囲でいう「第２ドレイン・ソース領域」に相当する。

【0029】

第３領域３５３には、第３トランジスター３１ｃが有する第３ドレイン領域３５３１、第３チャネル領域３５３２、第３低濃度ソース領域３５３３および第３低濃度ドレイン領域３５３４が設けられる。第３低濃度ソース領域３５３３、第３チャネル領域３５３２、第３低濃度ドレイン領域３５３４および第３ドレイン領域３５３１は、ソース領域３５０からこの順に並ぶ。本実施形態において、駆動用トランジスター３１は、共通のソース領域３５０と、それぞれの駆動用トランジスター３１において第１ドレイン領域３５１１、第２ドレイン領域３５２１、第３ドレイン領域３５３１を有するが、ソース領域とドレイン領域は、逆であってもよい。

【0030】

かかる半導体層３５は、基板４１の表面に不純物をドープすることにより形成される。具体的には、半導体層３５はのうち第１チャネル領域３５１２、第２チャネル領域３５２２および第３チャネル領域３５３２を除く領域には、導電性を高める不純物がドープされる。また、第１低濃度ソース領域３５１３、第２低濃度ソース領域３５２３および第３低濃度ソース領域３５３３には、ソース領域３５０よりも低濃度の不純物がドープされる。第１低濃度ドレイン領域３５１４、第２低濃度ドレイン領域３５２４および第３低濃度ドレイン領域３５３４には、第１ドレイン領域３５１１、第２ドレイン領域３５２１および第３ドレイン領域３５３１よりも低濃度の不純物がドープされる。

【0031】

図３に示すように、絶縁層４２上には第１トランジスター３１ａが有する第１ゲート電極３１０ａが配置される。また、絶縁層４２上には第１容量電極３３０ａが配置される。したがって、第１容量電極３３０ａと第１ゲート電極３１０ａとは、同層に設けられる。同様に、図３には示さないが、絶縁層４２上には第２トランジスター３１ｂが有する第２ゲート電極３１０ｂと、第２容量電極３３０ｂとが配置される。したがって、第２容量電極３３０ｂと第２ゲート電極３１０ｂとは、同層に設けられる。また、絶縁層４２上には第３トランジスター３１ｃが有する第３ゲート電極３１０ｃと、第３容量電極３３０ｃとが配置される。したがって、第３容量電極３３０ｃと第３ゲート電極３１０ｃとは、同層に設けられる。なお、以下では、第１ゲート電極３１０ａ、第２ゲート電極３１０ｂおよび第３ゲート電極３１０ｃを区別しない場合、ゲート電極３１０と表記する。また、第１容量電極３３０ａ、第２容量電極３３０ｂおよび第３容量電極３３０ｃを区別しない場合、容量電極３３０と表記する。

【0032】

図５は、ゲート電極３１０および容量電極３３０の平面図である。図５に示すように、第１ゲート電極３１０ａは、平面視で第１領域３５１に重なる。具体的には、第１ゲート電極３１０ａは、平面視で第１チャネル領域３５１２に重なる。また、図示はしないが、第１ゲート電極３１０ａと第１チャネル領域３５１２との間には、ゲート絶縁膜が配置される。また、第２ゲート電極３１０ｂは、平面視で第２領域３５２に重なる。具体的には、第２ゲート電極３１０ｂは、平面視で第２チャネル領域３５２２に重なる。また、図示はしないは、第２ゲート電極３１０ｂと第２チャネル領域３５２２との間には、ゲート絶縁膜が配置される。また、第３ゲート電極３１０ｃは、平面視で第３領域３５３に重なる。具体的には、第３ゲート電極３１０ｃは、平面視で第３チャネル領域３５３２に重なる。また、図示はしないは、第３ゲート電極３１０ｃと第３チャネル領域３５３２との間には、ゲート絶縁膜が配置される。

【0033】

なお、前述の各ゲート絶縁膜は、例えば、熱酸化またはＣＶＤ法等で成膜される酸化ケイ素膜で構成される。また、ゲート電極３１０は、例えば、ポリシリコンに導電性を高める不純物がドープされることにより形成される。また、ゲート電極３１０は、タングステン、チタン、クロム、鉄よびアルミニウム等の金属、金属シリサイドおよび金属化合物の導電性を有する材料を用いて形成されてもよい。

【0034】

図５に示すように、第１容量電極３３０ａ、第２容量電極３３０ｂおよび第３容量電極３３０ｃは、互いに離間し、Ｘ１方向に並ぶ。したがって、第１容量電極３３０ａ、第２容量電極３３０ｂおよび第３容量電極３３０ｃは、ソース領域３５０が延びる方向と同じ方向に並ぶ。また、第１容量電極３３０ａ、第２容量電極３３０ｂおよび第３容量電極３３０ｃは、平面視で、ソース領域３５０と重なる。

【0035】

第１容量電極３３０ａは、平面視で第１ゲート電極３１０ａのＹ１方向に位置し、第１ゲート電極３１０ａと離間する。同様に、第２容量電極３３０ｂは、平面視で第２ゲート電極３１０ｂのＹ１方向に位置し、第２ゲート電極３１０ｂと離間する。第３容量電極３３０ｃは、平面視で第３ゲート電極３１０ｃのＹ１方向に位置し、第３ゲート電極３１０ｃと離間する。

【0036】

第１容量電極３３０ａとソース領域３５０とで、第１容量素子３３ａが形成される。第１容量電極３３０ａが上部電極として機能し、ソース領域３５０が下部電極として機能する。なお、図３に示す絶縁層４２のうち第１容量電極３３０ａとソース領域３５０との間の部分は、誘電体として機能する。同様に、第２容量電極３３０ｂとソース領域３５０とで、第２容量素子３３ｂが形成される。第２容量電極３３０ｂが上部電極として機能し、ソース領域３５０が下部電極として機能する。なお、絶縁層４２のうち第２容量電極３３０ｂとソース領域３５０との間の部分は、誘電体として機能する。また、第３容量電極３３０ｃとソース領域３５０とで、第３容量素子３３ｃが形成される。第３容量電極３３０ｃが上部電極として機能し、ソース領域３５０が下部電極として機能する。なお、絶縁層４２のうち第３容量電極３３０ｃとソース領域３５０との間の部分は、誘電体として機能する。

【0037】

容量電極３３０の材料としては、タングステン、チタン、クロム、鉄よびアルミニウム等の金属、金属窒化物ならびに金属シリサイド等の導電性を有する材料が挙げられる。

【0038】

図３に示すように、絶縁層４３上には、第１定電位配線１３等の各種配線が配置される。具体的には、絶縁層４３上には、第１定電位配線１３、接続配線１５、ゲート接続配線１６、およびドレイン接続配線１７がサブ画素Ｐ０ごとに設けられる。

【0039】

図６は、第１定電位配線１３等の各種配線の平面図である。図６に示すように、第１定電位配線１３は、Ｘ１方向に延びる。したがって、第１定電位配線１３は、ソース領域３５０が延びる方向と同じ方向に延びる。また、第１定電位配線１３は、平面視でソース領域３５０に重なる。第１定電位配線１３は、平面視で、容量電極３３０よりもＹ１方向に位置する。また、第１定電位配線１３は、複数のコンタクト５１を介してソース領域３５０に電気的に接続される。なお、コンタクト５１は、サブ画素Ｐ０ごとに設けられる。

【0040】

また、平面視で、第１定電位配線１３とゲート電極３１０との間には、ソース領域３５０と容量電極３３０とが重ならない領域３５Ｓが存在する。別の言い方をすると、ソース領域３５０のゲート電極３１０側の縁部は、容量電極３３０と重なっていない。

【0041】

また、接続配線１５は、第１定電位配線１３よりもＹ２方向に配置される。接続配線１５は、ゲート電極３１０と容量電極３３０とを電気的に接続するために用いられる。接続配線１５は、サブ画素Ｐ０ごとに設けられたコンタクト５２を介して容量電極３３０に電気的に接続される。また、接続配線１５は、サブ画素Ｐ０ごとに設けられたコンタクト５３を介してゲート電極３１０に電気的に接続される。したがって、第１容量電極３３０ａは、コンタクト５２、接続配線１５およびコンタクト５３を介して第１ゲート電極３１０ａに電気的に接続される。同様に、第２容量電極３３０ｂは、コンタクト５２、接続配線１５およびコンタクト５３を介して第２ゲート電極３１０ｂに電気的に接続される。第３容量電極３３０ｃは、コンタクト５２、接続配線１５およびコンタクト５３を介して第３ゲート電極３１０ｃに電気的に接続される。

【0042】

ゲート接続配線１６は、接続配線１５よりもＹ２方向に配置される。ゲート接続配線１６は、コンタクト５４を介してゲート電極３１０に電気的に接続される。図示の例では、ゲート接続配線１６は、平面視で、コンタクト５４からＸ２方向に延びた後、Ｙ２方向に延びる。図示はしないが、かかるゲート接続配線１６のコンタクト５４とは反対の端は、選択トランジスター３２に電気的に接続される。

【0043】

ドレイン接続配線１７は、ゲート接続配線１６に対してＸ１方向に配置される。第１サブ画素Ｐ１に設けられたドレイン接続配線１７は、コンタクト５４を介して第１ドレイン領域３５１１に電気的に接続される。詳細な図示はしないが、第１サブ画素Ｐ１に設けられたドレイン接続配線１７のコンタクト５４とは反対の端は、「第１発光素子」としての発光素子２０の画素電極２２に電気的に接続される。同様に、第２サブ画素Ｐ２に設けられたドレイン接続配線１７は、コンタクト５４を介して第２ドレイン領域３５２１に電気的に接続される。第２サブ画素Ｐ２に設けられたドレイン接続配線１７のコンタクト５４とは反対の端は、「第２発光素子」としての発光素子２０の画素電極２２に電気的に接続される。また、第３サブ画素Ｐ３に設けられたドレイン接続配線１７は、コンタクト５４を介して第３ドレイン領域３５３１に電気的に接続される。第３サブ画素Ｐ３に設けられたドレイン接続配線１７のコンタクト５４とは反対の端は、「第３発光素子」としての発光素子２０の画素電極２２に電気的に接続される。なお、図示はしないが、図３に示す絶縁層４４の上方には、サブ画素Ｐ０ごとに画素電極２２が配置される。

【0044】

以上説明のように、第１トランジスター３１ａは、ソース領域３５０、第１ゲート電極３１０ａ、および第１ドレイン領域３５１１を有する。また、第２トランジスター３１ｂは、ソース領域３５０、第２ゲート電極３１０ｂ、および第２ドレイン領域３５２１を有する。第３トランジスター３１ｃは、ソース領域３５０、第３ゲート電極３１０ｃ、および第３ドレイン領域３５３１を有する。ソース領域３５０は、第１方向であるＸ１方向に沿って延在しており、第１トランジスター３１ａと第２トランジスター３１ｂと第３トランジスター３１ｃとで共通である。

【0045】

また、前述のように、第１容量電極３３０ａは、ソース領域３５０と平面視で重なる。同様に、第２容量電極３３０ｂは、ソース領域３５０と平面視で重なる。第３容量電極３３０ｃは、ソース領域３５０と平面視で重なる。また、第１容量電極３３０ａとソース領域３５０とで、第１容量素子３３ａが形成される。第２容量電極３３０ｂとソース領域３５０とで、第２容量素子３３ｂが形成される。第３容量電極３３０ｃとソース領域３５０とで、第３容量素子３３ｃが形成される。

【0046】

前述のように、サブ画素Ｐ０ごとに容量電極３３０が設けられていることに対し、ソース領域３５０は、３つのサブ画素Ｐ０で共通である。このため、ソース領域３５０と、各容量電極３３０との平面的な位置ずれが低減される。すなわち、容量素子３３の一方の電極と他方の電極との平面的な位置ずれを低減することができる。よって、サブ画素Ｐ０ごとに容量ばらつきが発生するおそれを抑制することができる。

【0047】

また、前述のように、半導体層３５は、第１領域３５１と第２領域３５２と第３領域３５３とを有する。第１ドレイン領域３５１１は、第１領域３５１に設けられる。第２ドレイン領域３５２１は、第２領域３５２に設けられる。第３ドレイン領域３５３１は、第３領域３５３に設けられる。したがって、第１トランジスター３１ａのソースおよびドレインと、第２トランジスターのソースおよびドレインと、第２トランジスターのソースおよびドレインとは、同一の半導体層３５に形成されている。すなわち、各駆動用トランジスター３１のアクティブエリアが同一の半導体層３５で形成されている。

【0048】

また、第１ゲート電極３１０ａは、第１領域３５１と平面視で重なる。第２ゲート電極３１０ｂは、第２領域３５２と平面視で重なる。第３ゲート電極３１０ｃは、第３領域３５３と平面視で重なる。前述のように各駆動用トランジスター３１のアクティブエリアが同一の半導体層３５に設けられているため、第１ゲート電極３１０ａと第１領域３５１との平面的な位置ずれ、第２ゲート電極３１０ｂと第２領域３５２との平面的な位置ずれ、および第３ゲート電極３１０ｃと第３領域３５３との平面的な位置ずれを抑制し易くなる。したがって、第１ゲート電極３１０ａと第１チャネル領域３５１２との平面的な位置ずれ、第２ゲート電極３１０ｂと第２チャネル領域３５２２との平面的な位置ずれ、および第３ゲート電極３１０ｃと第３チャネル領域３５３２との平面的な位置ずれを抑制することができる。

【0049】

また、前述のように、第１定電位配線１３は、ソース領域３５０の延びる方向であるＸＸ１方向に延びており、コンタクト５１を介してソース領域３５０と電気的に接続される。第１定電位配線１３がソース領域３５０の延びる方向であるＸ１方向に延びていることで、サブ画素Ｐ０ごとに、第１定電位配線１３とソース領域３５０とを導通させ易くなる。

【0050】

また、各サブ画素Ｐ０において、容量電極３３０は、平面視で第１定電位配線１３とゲート電極３１０との間に配置される。このため、第１定電位配線１３が、各ゲート電極３１０と各容量電極３３０との間に配置される場合に比べ、ゲート電極３１０と容量電極３３０との接続配線１５を用いた電気的な接続が容易である。

【0051】

さらに、容量素子３３の一方の電極に相当する容量電極３３０が平面視で第１定電位配線１３とゲート電極３１０との間に配置されることに加え、第１定電位配線１３よりも下層に容量素子３３の他方の電極に相当するソース領域３５０が設けられる。ここで、第１定電位配線１３から駆動用トランジスター３１への電流の経路上に容量素子３３があると、電流が阻害されかねない。しかし、容量電極３３０、第１定電位配線１３、ゲート電極３１０およびソース領域３５０が前述の配置であることで、第１定電位配線１３から駆動用トランジスター３１への電流の経路が容量素子３３によって阻害されることが回避される。

【0052】

さらに、第１定電位配線１３とゲート電極３１０との間には、平面視で、容量電極３３０とソース領域３５０とが重ならない領域３５Ｓが設けられる。したがって、領域３５Ｓが存在するように容量電極３３０を配置することで、平面視で容量電極３３０の全域をソース領域３５０に確実に重ねることができる。つまり、容量電極３３０が平面視でソース領域３５０に包含された状態になる。このため、容量ばらつきが発生するおそれを効果的に抑制することができる。

【0053】

また、前述のように、容量電極３３０とゲート電極３１０とは、同層に設けられる。そして、容量電極３３０とゲート電極３１０とは、接続配線１５により電気的に接続される。本実施形態では、ホットキャリア対策として駆動用トランジスター３１は、ＬＤＤ構造を有する。このため、容量電極３３０とゲート電極３１０とが別個に形成され、これらが接続配線１５で電気的に接続されている。また、容量電極３３０とゲート電極３１０とが同層に設けられていることで、これらの電気的な接続が容易である。

【0054】

以上の表示装置１００によれば、容量ばらつきが発生するおそれを抑制することができる。よって、信頼性に優れ、かつ品質が良好な表示装置１００を提供することができる。

【0055】

２．第２実施形態
以下、第２実施形態について説明する。以下に例示する形態において作用や機能が前述の第１実施形態と同様である要素については、前述の第１実施形態の説明で使用した符号を流用して各々の詳細な説明を適宜に省略する。

【0056】

第２実施形態では、ゲート電極３１０と容量電極３３０とが一体的に形成されることが、主に第１実施形態と異なる。

【0057】

図７は、第２実施形態の駆動用トランジスター３１Ａおよび容量素子３３Ａの構成を示す断面図である。図８は、半導体層３５Ａを示す平面図である図９は、電極部３の平面図である。図１０は、第１定電位配線１３等の各種配線の平面図である。なお、駆動用トランジスター３１Ａおよび容量素子３３Ａについて、第１実施形態の駆動用トランジスター３１および容量素子３３と同様の事項は適宜に省略する。

【0058】

図７および図８に示すように、半導体層３５Ａは、ソース領域３５０と、第１領域３５１Ａと、第２領域３５２Ａと、第３領域３５３Ａとを有する。また、本実施形態では、各駆動用トランジスター３１は、ＳＤ（Single Drain）構造を含む。

【0059】

第１領域３５１Ａ、第２領域３５２Ａ、および第３領域３５３Ａは、ソース領域３５０からＹ２方向に延び、互いに離間する。第１領域３５１Ａは、第１トランジスター３１ａＡの一部である。第２領域３５２Ａは、第２トランジスター３１ｂＡの一部である。第３領域３５３は、第３トランジスター３１ｃＡの一部である。

【0060】

第１領域３５１Ａには、第１トランジスター３１ａＡが有する第１ドレイン領域３５１１および第１チャネル領域３５１２が設けられる。第１チャネル領域３５１２、および第１ドレイン領域３５１１は、ソース領域３５０からこの順に並ぶ。また、第２領域３５２Ａには、第２トランジスター３１ｂＡが有する第２ドレイン領域３５２１および第２チャネル領域３５２２が設けられる。第２チャネル領域３５２２、および第２ドレイン領域３５２１は、ソース領域３５０からこの順に並ぶ。また、第３領域３５３Ａには、第３トランジスター３１ｃが有する第３ドレイン領域３５３１および第３チャネル領域３５３２が設けられる。第３チャネル領域３５３２、および第３ドレイン領域３５３１は、ソース領域３５０からこの順に並ぶ。

【0061】

図７に示すように、絶縁層４２上には、電極部３が配置される。なお、図９に示すように、第１トランジスター３１ａを第１電極部３ａとし、第２トランジスター３１ｂを第２電極部３ｂとし、第３トランジスター３１ｃを第３電極部３ｃとする。第１電極部３ａ、第２電極部３ｂおよび第３電極部３ｃを区別しない場合、電極部３と表記する。

【0062】

図９に示すように、第１電極部３ａは、第１容量電極３３０ａおよび第１ゲート電極３１０ａを含み、これらは一体で形成される。第２電極部３ｂは、第２容量電極３３０ｂおよび第２ゲート電極３１０ｂを含み、これらは一体で形成される。第３電極部３ｃは、第３容量電極３３０ｃおよび第３ゲート電極３１０ｃを含み、これらは一体で形成される。本実施形態の半導体層３５Ａは、ＳＤ構造である。このため、容量電極３３０とゲート電極３１０とは、一体で形成されている。容量電極３３０とゲート電極３１０が一体で形成されることで、容量電極３３０とゲート電極３１０の形成が容易であり、各サブ画素Ｐ０の微小化が図り易い。

【0063】

電極部３は、ポリシリコンに導電性を高める不純物がドープされることにより形成される。また、電極部３は、タングステン、チタン、クロム、鉄よびアルミニウム等の金属、金属シリサイドおよび金属化合物の導電性を有する材料を用いて形成されてもよい。

【0064】

図７に示すように、絶縁層４３上には、第１定電位配線１３、ゲート接続配線１６、およびドレイン接続配線１７がサブ画素Ｐ０ごとに設けられる。前述のように、本実施形態では、容量電極３３０とゲート電極３１０とが一体で形成されている。このため、第１実施形態の接続配線１５を省略することができる。

【0065】

以上の本実施形態においても第１実施形態と同様に、サブ画素Ｐ０ごとに容量電極３３０が設けられていることに対し、ソース領域３５０は、３つのサブ画素Ｐ０で共通である。このため、ソース領域３５０と、各容量電極３３０との平面的な位置ずれが低減される。すなわち、容量素子３３の一方の電極と他方の電極との平面的ないずれを低減することができる。よって、サブ画素Ｐ０ごとに容量ばらつきが発生するおそれを抑制することができる。したがって、本実施形態においても、信頼性に優れ、かつ品質が良好な表示装置１００を提供することができる。

【0066】

３．変形例
前述の各実施形態は、例えば、以下に述べる各種の変形が可能である。また、各変形例を適宜組み合わせてもよい。

【0067】

前述の説明の画素回路３０の構成は一例であり、図２に示す構成以外であってもよい。図１１は、変形例の画素回路３０を説明するための平面図である。例えば、図１１に示す平面図のように画素回路３０は、画素電極２２と駆動用トランジスター３１との間の導通を制御する制御トランジスター３６をさらに備えてもよい。図示の例では、第１トランジスター３１ａのドレイン接続配線１７に、第１制御トランジスター３６ａが、第２トランジスター３１ｂのドレイン接続配線１７に、第２制御トランジスター３６ｂが、第３トランジスター３１ｃのドレイン接続配線１７に、第３制御トランジスター３６ｃが、それぞれ電気的に接続される。第１制御トランジスター３６ａ、第２制御トランジスター３６ｂおよび第３制御トランジスター３６ｃのそれぞれに、画素電極２２が電気的に接続されている。第１制御トランジスター３６ａ、第２制御トランジスター３６ｂ、および第３制御トランジスター３６ｃのそれぞれのゲート電極は共通であり、ゲート電極３１０と同層に制御線３７として設けられている。

【0068】

図１２は、変形例の画素回路３０を説明するための平面図である。また、例えば、図１２の平面図に示すように、第１定電位配線と駆動用トランジスター３１との間の導通を制御する制御用トランジスター３６Ａをさらに備えてもよい。図示の例では、半導体層３５と第１トランジスター３１ａとの間に第１制御トランジスター３６ａＡが、半導体層３５と第２トランジスター３１ｂとの間に第２制御トランジスター３６ｂＡが、半導体層３５と第３トランジスター３１ｃとの間に第３制御トランジスター３６ｃＡが、それぞれ電気的に接続されている。第１制御トランジスター３６ａＡ、第２制御トランジスター３６ｂＡ、および第３制御トランジスター３６ｃＡのそれぞれのゲート電極は共通であり、ゲート電極３１０と同層に制御線３７Ａとして設けられている。この場合、第１制御トランジスター３６ａＡ、第２制御トランジスター３６ｂＡ、第３制御トランジスター３６ｃＡのそれぞれは、共通のソース領域３５０を有する。また、図示はしないが、接続配線１５は、ゲート電極３１０に接続されず、駆動用トランジスター３１と制御用トランジスター３６Ａとが共有するドレイン・ソース領域３５４と電気的に接続されていてもよい。さらにこの場合、ドレイン・ソース領域３５４とゲート電極３１０との間に第４容量素子が電気的に接続されていてもよい。第４容量素子は、２つの容量電極を有し、一方の容量電極が、ゲート電極３１０に電気的に接続され、他方の容量電極が、ドレイン・ソース領域３５４に電気的に接続されていてもよい。また、他方の容量電極は、ドレイン・ソース領域３５４であってもよい。

【0069】

また、前述の説明では、１つの画素Ｐは３つのサブ画素Ｐ０を有するが、１つの画素Ｐが有するサブ画素Ｐ０の数は３つに限定されない。例えば、１つの画素Ｐは、４つのサブ画素Ｐ０を有してもよい。この場合、例えば、１つの画素Ｐは、サブ画素ＰＲ、サブ画素ＰＧおよびサブ画素ＰＢのいずれかを複数有してもよい。また、１つの画素Ｐが４つのサブ画素Ｐ０を有する場合、サブ画素Ｐ０の配列としては、ベイヤー配列等が挙げられる。サブ画素Ｐ０の配列は図１に示す例に限定されず任意である。

【0070】

また、前述の説明では、１つの画素Ｐでソース領域３５０が共通であったが、複数の画素Ｐでソース領域３５０が共通であってもよい。また、前述の説明では、複数の容量電極３３０の平面積は互いに等しいが、互いに異なっていてもよい。

【0071】

４．電子機器
前述の各実施形態または各変形例の表示装置１００は、各種の電子機器に適用することができる。

【0072】

４－１．ヘッドマウントディスプレイ
図１３は、電子機器の一例である虚像表示装置７００の一部を模式的に示す図である。図１３に示す虚像表示装置７００は、観察者の頭部に装着されて画像の表示を行うヘッドマウントディスプレイ（ＨＭＤ）である。虚像表示装置７００は、前述した表示装置１００と、コリメーター７１と、導光体７２と、第１反射型体積ホログラム７３と、第２反射型体積ホログラム７４と、制御部７９と、を備える。なお、表示装置１００から発せられる光は、映像光ＬＬとして発せられる。

【0073】

制御部７９は、例えばプロセッサーおよびメモリーを含み、表示装置１００の動作を制御する。コリメーター７１は、表示装置１００と導光体７２との間に配置される。コリメーター７１は、表示装置１００から出射された光を平行光にする。コリメーター７１は、コリメーターレンズ等で構成される。コリメーター７１で平行光に変換された光は、導光体７２に入射する。

【0074】

導光体７２は、平板状をなし、コリメーター７１を介して入射する光の方向と交差する方向に延在して配置される。導光体７２は、その内部で光を反射して導光する。導光体７２のコリメーター７１と対向する面７２１には、光が入射する光入射口と、光を発する光出射口が設けられる。導光体７２の面７２１とは反対の面７２２には、回折光学素子としての第１反射型体積ホログラム７３および回折光学素子としての第２反射型体積ホログラム７４が配置される。第１反射型体積ホログラム７３は、第２反射型体積ホログラム７４よりも光出射口側に設けられる。第１反射型体積ホログラム７３および第２反射型体積ホログラム７４は、所定の波長域に対応する干渉縞を有し、所定の波長域の光を回折反射させる。

【0075】

かかる構成の虚像表示装置７００では、光入射口から導光体７２内に入射した映像光ＬＬが、反射を繰り返して進み、光出射口から観察者の瞳ＥＹに導かれることで、映像光ＬＬにより形成された虚像で構成される画像を観察者が観察することができる。

【0076】

虚像表示装置７００は、前述の表示装置１００を備える。前述の表示装置１００は容量ばらつきが発生するおそれを抑制されている。このため、信頼性に優れており、品質が良好である。それゆえ、表示装置１００を備えることで、表示品質の高い虚像表示装置７００を提供することができる。

【0077】

４－２．パーソナルコンピューター
図１４は、本発明の電子機器の一例であるパーソナルコンピューター４００を示す斜視図である。図１４に示すパーソナルコンピューター４００は、表示装置１００と、電源スイッチ４０１およびキーボード４０２が設けられた本体部４０３と、制御部４０９とを備える。制御部４０９は、例えばプロセッサーおよびメモリーを含み、表示装置１００の動作を制御する。パーソナルコンピューター４００は、前述の表示装置１００は容量ばらつきが発生するおそれを抑制されている。このため、信頼性に優れており、品質が良好である。それゆえ、表示装置１００を備えることで、表示品質の高いパーソナルコンピューター４００を提供することができる。

【0078】

なお、表示装置１００を備える「電子機器」としては、図１３に例示した虚像表示装置７００および図１４に例示したパーソナルコンピューター４００の他、デジタルスコープ、デジタル双眼鏡、デジタルスチルカメラ、ビデオカメラなど眼に近接して配置する機器が挙げられる。また、表示装置１００を備える「電子機器」は、携帯電話機、スマートフォン、ＰＤＡ（Personal Digital Assistants）、カーナビゲーション装置、および車載用の表示部として適用される。さらに、表示装置１００を備える「電子機器」は、光を照らす照明、または光を用いたセンサーとして適用される。

【0079】

以上、本発明について図示の実施形態に基づいて説明したが、本発明は、これらに限定されるものではない。また、本発明の各部の構成は、前述した実施形態の同様の機能を発揮する任意の構成のものに置換することができ、また、任意の構成を付加することもできる。また、本発明は、前述した各実施形態の任意の構成同士を組み合わせるようにしてもよい。

【符号の説明】

【0080】

３…電極部、３ａ…第１電極部、３ｂ…第２電極部、３ｃ…第３電極部、１１…走査線、１２…信号線、１３…第１定電位配線、１４…第２定電位配線、１５…接続配線、１６…ゲート接続配線、１７…ドレイン接続配線、２０…発光素子、２１…発光層、２２…画素電極、２３…共通電極、３０…画素回路、３１…駆動用トランジスター、３１Ａ…駆動用トランジスター、３１ａ…第１トランジスター、３１ａＡ…第１トランジスター、３１ｂ…第２トランジスター、３１ｂＡ…第２トランジスター、３１ｃ…第３トランジスター、３１ｃＡ…第３トランジスター、３２…選択トランジスター、３３…容量素子、３３ａ…第１容量素子、３３ｂ…第２容量素子、３３ｃ…第３容量素子、３５…半導体層、３５Ａ…半導体層、３５Ｓ…領域、３６…制御用トランジスター、３６Ａ…制御用トランジスター、３６ａ…第１制御用トランジスター、３６ａＡ…第１制御用トランジスター、３６ｂ…第２制御用トランジスター、３６ｂＡ…第２制御用トランジスター、３６ｃ…第３制御用トランジスター、３６ｃＡ…第３制御用トランジスター、３７…制御線、３７Ａ…制御線、４１…基板、４２…絶縁層、４３…絶縁層、４４…絶縁層、５１…コンタクト、５２…コンタクト、５３…コンタクト、５４…コンタクト、７１…コリメーター、７２…導光体、７３…第１反射型体積ホログラム、７４…第２反射型体積ホログラム、７９…制御部、１００…表示装置、２０１…制御回路、２０２…走査線駆動回路、２０３…信号線駆動回路、２０４…外部端子、３１０…ゲート電極、３１０ａ…第１ゲート電極、３１０ｂ…第２ゲート電極、３１０ｃ…第３ゲート電極、３３０…容量電極、３３０ａ…第１容量電極、３３０ｂ…第２容量電極、３３０ｃ…第３容量電極、３５０…ソース領域、３５１…第１領域、３５１Ａ…第１領域、３５２…第２領域、３５２Ａ…第２領域、３５３…第３領域、３５３Ａ…第３領域、３５４…ドレイン・ソース領域、４００…パーソナルコンピューター、４０１…電源スイッチ、４０２…キーボード、４０３…本体部、４０９…制御部、７００…虚像表示装置、７２１…面、７２２…面、３５１１…第１ドレイン領域、３５１２…第１チャネル領域、３５１３…第１低濃度ソース領域、３５１４…第１低濃度ドレイン領域、３５２１…第２ドレイン領域、３５２２…第２チャネル領域、３５２３…第２低濃度ソース領域、３５２４…第２低濃度ドレイン領域、３５３１…第３ドレイン領域、３５３２…第３チャネル領域、３５３３…第３低濃度ソース領域、３５３４…第３低濃度ドレイン領域、Ａ１０…表示領域、Ａ２０…周辺領域、ＥＹ…瞳、ＬＬ…映像光、Ｐ…画素、Ｐ０…サブ画素、Ｐ１…第１サブ画素、Ｐ２…第２サブ画素、Ｐ３…第３サブ画素、ＰＢ…サブ画素、ＰＧ…サブ画素、ＰＲ…サブ画素。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】